DE1181459B - Multiplikationsschaltung fuer elektronische Zifferrechenmaschinen - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Internat. Kl.: G06f

Deutsche Kl.: 42 m-14

Nummer: 1181459

Aktenzeichen: N19751IX c / 42 m

Anmeldetag: 17. März 1961

Auslegetag: . 12. November 1964

Die Erfindung betrifft Multiplikationsschaltungen für elektronische Zifferrechenmaschinen, bei denen die Zahlen durch elektrische Impulsfolgen dargestellt sind. Sie ist insbesondere bei elektronischen Binärzifferrechenmaschinen und ähnlichen Anlagen verwendbar.

Es sind Multiplikationsschaltungen bekannt, bei welchen einzelne aufeinanderfolgende Partialprodukte in einem Sammler aufaddiert werden. Die Partialprodukte werden durch Multiplikation des einen Faktors, des sogenannten Multiplikanden, mit jeweils einer festgelegten Stellengruppe aufeinanderfolgender Ziffern des anderen Faktors, des sogenannten Multiplikators gebildet. Dieses Verfahren kann an Stelle des früher benutzten Multiplikationsverfahrens angewandt werden. Nach dem früheren Verfahren wurde der Multiplikand mit jeder einzelnen Ziffer des Multiplikators multipliziert, und die so gebildete Folge von Partialprodukten wurde addiert. Die Anwendung des oben beschriebenen »GruppenÄ-Multiplikationsverfahrens wurde dadurch ermöglicht, daß mehrere, verschiedene Vielfache des Multiplikanden darstellende Impulsfolgen erzeugt wurden, wobei dann die das gewünschte Vielfache darstellende Impulsfolge ausgewählt und zu dem Sammler durchgelassen wurde. Dieser Auswahlvorgang wurde jeweils von dem Wert der gerade verarbeiteten Ziffergruppe des Multiplikators bestimmt. Bei einem Ausführungsbeispiel wurden jeweils drei aufeinanderfolgende Binärziffern eines binär verschlüsselten Multiplikators gleichzeitig verarbeitet. Die durch diese Ziffergruppe dargestellte Dezimalzahl wurde mit Hilfe von Verknüpfungsschaltungen bestimmt. Die gewünschte Auswahl erfolgte durch geeignete Schaltglieder, welche die das gewünschte Vielfache darstellende Impulsfolge innerhalb der die verschiedenen Vielfachen des binären Multiplikanden darstellenden Impulsfolgen auswählten. Im einzelnen waren jeweils der Multiplikand selbst, sein zweifacher Wert, sein dreifacher Wert und ferner alle Vielfachen bis zum siebenfachen Wert des Multiplikanden verfügbar.

Die Erfindung ist auf die Schaffung einer verbesserten und vereinfachten Multiplikationsschaltung der oben beschriebenen allgemeinen Bauart gerichtet. Dabei soll der zur Bildung der verschiedenen Multiplikandenvielfachen erforderliche Schaltungsaufwand merklich vermindert werden. Durch die Erfindung lassen sich außerdem bei anderen, untergeordneten Schaltkreisen Materialeinsparungen erzielen.

Bei Multiplikationsverfahren, die mit bereitgestellten Multiplikandenvielfachen arbeiten und jeweils nur eine Ziffernstelle des Multiplikators verarbeiten, Multiplikationsschaltung für elektronische
Zifferrechenmaschinen

Anmelder:

International Business Machines Corporation,
New York, N. Y. (V. St. A.) .

Vertreter:

Dipl.-Ing. R. Holzer, Patentanwalt,

Augsburg, Philippine-Welser-Str. 14

Als Erfinder benannt:

Tom Kilburn, Urmston, Lancashire,

David Beverley George Edwards, Manchester

(Großbritannien)

Beanspruchte Priorität:.

Großbritannien vom 18. März I960 (9720)

ist es weiter bekannt, nur einen Teil der Gesamtzahl von Multiplikandenvielfachen zu bilden, die den möglichen Ziffernwerten einer Multiplikatorziffer entsprechen. Zu diesem Zweck wird für einen Teil der Multiplikatorziffern deren Komplement verwendet. Dieses Verfahren hat den Nachteil, daß ein Übertrag in die nächsthöhere Multiplikatorstelle erforderlich wird, und bringt deshalb eine Reihe von Fehlerquellen

. mit sich. Weiter ist es im allgemeinen dabei nötig, aus den Multiplikandenvielfachen, abhängig von den zu verarbeitenden Ziffern, zwei auszuwählen und für beide die unmittelbare oder komplernentäreBenutzung zu bestimmen.

Die erfindungsgemäße Multiplikationsschaltung macht ebenfalls von Multiplikandenvielfachen Gebrauch. Gemäß der Erfindung sind jedoch keine Komplementwerte einer verarbeiteten Multiplikatorziffer erforderlich, und die Veränderung später zu verarbeitender Multiplikatorziffern ist bei der erfindungsgemäßen Schaltung vermieden. Damit entfallen auch die Fehlerquellen eines solchen Verfahrens. Außerdem ist bei der Schaltung nach der Erfindung für jeden Multiplikationsvorgang die Auswahl nur eines einzigen Multiplikandenvielfachen erforderlich. Gegenstand der Erfindung ist demnach eine Multiplikationsschaltung für elektrische Zifferrechenmaschinen, bei der jeweils einer Multiplikatorziffer-

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gruppe entsprechende Multiplikandenvielfache mit dazwischen erfolgender Stellenverschiebung in einem Sammler addiert werden und bei der die Gesamtzahl der benutzten Multiplikandenvielfachen kleiner ist als der mögliche Höchstwert einer Multiplikatorziffergruppe, und eine derartige Multiplikationsschaltung ist nach der Erfindung dadurch gekennzeichnet, daß einem von den zwei Eingängen einer jeweils wahlweise entweder eine Addition oder eine Subtraktion durchführenden Recheneinheit während jeden Arbeitstaktes stets ein konstantes, etwa dem halben Höchstwert einer Multiplikatorziffergruppe entsprechendes Multiplikandenvielfaches zugeführt wird und daß dem anderen der beiden Eingänge ein von der jeweils vorliegenden Multiplikatorziffergruppe bestimmtes Multiplikandenvielfaches zugeleitet wird, daß ferner die genannte Recheneinheit abhängig von dem Wert der Multiplikatorziffergruppe entweder auf Addition oder auf Subtraktion eingestellt wird und daß das am Ausgang der Recheneinheit entstehende, vollständige Multiplikandenvielfache einem Sammler zum an sich bekannten stellenrichtigen Aufaddieren zu Partialproduktsummen zugeleitet wird.

Nach einer Ausführungsform der Erfindung entspricht die an dem anderen Eingang der Additions-Subtraktions-Recheneinheit liegende Impulsfolge einem ausgewählten Vielfachen des Multiplikanden. Das ausgewählte Vielfache entspricht etwa der Hälfte des größten Vielfachen, welches mittels der jeweils verarbeiteten Ziffergruppe des Multiplikators gebildet werden kann. Das an dem ersten Eingang der Additions-Subtraktions-Einheit anliegende Vielfache und das Additions-Subtraktions-Steuersignal werden dann jeweils so festgelegt, daß die Ausgangsimpulsfolge der Additions-Subtraktions-Einheit das genaue Partialprodukt darstellt, welches mittels der verarbeiteten Multiplikatorziffergruppe gebildet wird. Diese, ein Partialprodukt darstellende Impulsfolge wird sodann in einem Sammler mit einer das vorher gebildete Partialprodukt darstellenden Impulsfolge kombiniert, so daß man schließlich im Sammler eine Impulsfolge erhält, welche das gewünschte Endprodukt darstellt.

Bei einer weiteren bevorzugten Ausführungsform der Erfindung bildet die Additions-Subtraktions-Einheit einen Teil des Sammlers. Dabei liegt die die Summe der früher gebildeten Partialprodukte darstellende Impulsfolge an dem genannten anderen Eingang der Additions-Subtraktions-Einheit. Die Auswahl eines Multiplikandenvielfachen und die Steuerung der Additions-Subtraktions-Einheit erfolgt jeweils in Abhängigkeit von den verarbeiteten Zifferwerten einer jeden Multiplikatorziffergruppe und außerdem in Abhängigkeit von dem Wert der höchstwertigen Ziffer der in dem vorhergehenden Arbeitstakt verarbeiteten Multiplikatorziffergruppe.

Bei einem Ausführungsbeispiel der zuerst erwähnten Anordnung, bei welcher der binäre Multiplikator in jeweils gleichzeitig zu verarbeitende Dreierziffergruppen eingeteilt ist, müssen nur der Multiplikand d, sein zweifaches 2d, sein Dreifaches 3d und sein Vierfaches Ad gebildet werden. Der andere Eingang der umschaltbaren Additions-Subtraktions-Einheit erhält jeweils die dem Dreifachen des binären Multiplikanden entsprechende Impulsfolge. Es wird dann das jeweils erforderliche Vielfache des Multiplikanden an den ersten Eingang der Additions-Subtraktions-Einheit gelegt, während gleichzeitig ein Steuersignal die Arbeitsweise der Additions-Subtraktions-Einheit bestimmt. Wenn die Dreiergruppe des Multiplikators der Dezimalziffer 4 entspricht, wird die dem unveränderten Multiplikanden d entsprechende Impulsfolge ausgewählt und die Additions-Subtraktions-Einheit auf einen Additionsvorgang eingestellt. Wenn der Dezimalwert der betreffenden Dreierziffergruppe des Multiplikators 0 beträgt, wird die dem dreifachen

ίο Multiplikanden 3 d entsprechende Impulsfolge ausgewählt und die Additions-Subtraktions-Einheit auf einen Subtraktionsvorgang eingestellt. Hat die Dreiergruppe des Multiplikators den Dezimalwert 7, dann wird nach Einstellung der Additions-Subtraktions-Einheit für einen Additionsvorgang der vierfache Multiplikand Ad addiert. Für andere Zifferkombinationen gelten entsprechende Einstellungen.

Ein Ausführungsbeispiel nach der zweiten, bevorzugten Ausführungsform der Erfindung arbeitet mit

ao dreistelligen Ziffergruppen des Multiplikators, welche jeweils gleichzeitig verarbeitet werden. Es werden die Multiplikandenvielfachen d, 2 d, 3 d und 4 d gebildet. Die Auswahl der Vielfachen und die Steuerung der Additions-Subtraktions-Einheit wird nicht nur durch

as die zu verarbeitenden Zifferwerte der jeweiligen Dreierziffergruppe, sondern auch in Abhängigkeit von dem Binärwert »0« oder »1« der höchstwertigen Ziffer derjenigen Dreierziffergruppe des Multiplikators bestimmt, welche eine geringere Wertigkeit als die gerade verarbeitete Ziffergruppe hat. Wenn also die gerade verarbeitete Dreierziffergruppe den Binärwert 100 (Dezimalwert 4) hat und die höchstwertige Ziffer der vorangehenden Dreierziffergruppe eine »0« aufweist, dann wird der vierfache Wert des Multiplikanden Ad ausgewählt und die Additions-Subtraktions-Einheit auf einen Subtraktionsvorgang eingestellt. Wenn dagegen beim Auftreten derselben Dreierziffergruppe 100 die nächstniedrige Stelle den Zifferwert »1« hat, dann wird das dreifache Vielfache desMultiplikanden 3 d ausgewählt und die Additions-Subtraktions-Einheit auf einen Subtraktionsvorgang eingestellt.

Um das Wesen der Erfindung im einzelnen aufzuzeigen, sollen beispielsweise einige einfache Ausführungsformen der Erfindung, welche jeweils für Serienoder Parallelbetrieb bestimmt sind, an Hand der Zeichnungen erläutert werden. Es stellt dar

Fig. 1 ein Blockschema einer Ausführungsform der Erfindung, welche nach dem Serienverfahren arbeitet und dreistellige Multiplikatorziffergruppen für die einzelnen Arbeitstakte benutzt,

Fig. 2 ein Blockschema einer anderen Ausführungsform, welche jedoch nach dem Parallelverfahren arbeitet,

F i g. 3 ein Blockschaltbild einer weiteren Ausführungsform der Erfindung, welche wiederum dreistellige Ziffergruppen des Multiplikators in den einzelnen Arbeitstakten benutzt und für Serienbetrieb eingerichtet ist, und

F i g. 4 ein Blockschaltbild nochmals einer weiteren Ausführungsform, ähnlich derjenigen nach Fig. 3, jedoch für Parallelbetrieb.

Bei der nach dem Serienverfahren arbeitenden Ausführungsform der Erfindung nach F i g. 1 erscheint der Multiplikand d auf einer Eingangsschiene 10 in Form einer Impulsfolge, welche während eines jeden der aufeinanderfolgenden Arbeitstakte, in denen die Folge der Partialprodukte berechnet wird, wiederholt

wird. Die Sammelschiene 10 ist durch die Leitung 11 unmittelbar an einen UND-Kreis 21 und über einen Verzögerungskreis 13 und eine Leitung 12 an einen UND-Kreis 22 angeschlossen. Die Impulsfolge des Multiplikanden wird in dem Verzögerungskreis 13 um ein Zifferstellenintervall verzögert. Am Ausgang des Verzögerungskreises 13 kann das Zweifache des Multiplikanden, 2 d, abgenommen werden und als Eingangssignal zu einem Additionskreis 15 gelangen.

bekannten Ausführungsformen. Auch die umschaltbare Additions-Subtraktions-Recheneinheit 18 kann in an sich bekannter Weise aufgebaut sein.

Die Arbeitsweise dieses Ausführungsbeispiels der Erfindung ist durch die Betrachtung der folgenden Rechenbeispiele leicht verständlich. Wenn die Multiplikatorziffergruppe 000 (Dezimalwert 0) verarbeitet werden soll, wird der Ausgang des Kreises 29 erregt

tions-Recheneinheit 18 wird in ähnlicher Weise aus der jeweils in den Statisatoren gespeicherten Ziffergruppe abgeleitet. Die Schaltung ist so vorgenommen, daß eine Subtraktion jeweils dann erfolgt, wenn die 5 höchstwertige Ziffer der verarbeiteten Multiplikatorziffergruppe den Binärwert »0« hat. Eine Addition erfolgt dann, wenn diese höchstwertige Ziffer den Binärwert »1« hat.

Die Koinzidenzkreise 21 bis 31 sind in bekannter Am anderen Eingang desselben liegt unmittelbar io Weise aufgebaut, ebenso entsprechen die Verzögeüber die Sammelschiene 10 die Multiplikanden- rungskreise 13 und 17 und die Additionsschaltung 15 impulsfolge d an. Am Ausgang dieser Additionsschaltung erscheint die dem dreifachen Multiplikanden, 3d, entsprechende Impulsfolge. Diese ist durch
die Leitung 19 mit dem einen Eingang einer arithme- 15
tischen Recheneinheit 18 verbunden. In dieser
Recheneinheit werden normalerweise die an den
Eingängen erscheinenden binären Zahlenimpulsfolgen
addiert, jedoch kann die Recheneinheit durch ein geeignetes Steuersignal in einer Leitung 32 so umge- 20 und dadurch der Kreis 23 leitend, welcher die dem schaltet werden, daß eine Subtraktion durchgeführt Dreifachen des Multiplikanden, 3d, entsprechende wird. Die Ausgangsimpulsfoige der Additionsschal- Impulsfolge von der Additionsschaltung 15 zu der zu tung 15 (das Dreifache des Multiplikanden, 3d) er- dem zweiten Eingang der Additions-Subtraktionsscheint außerdem über die Leitung 14 am Eingang Einheit 18 führenden Leitung 20 durchläßt. Dieselbe eines weiteren UND-Kreises 23. Die Ausgangsimpuls- 25 Impulsfolge 3d gelangt auch unmittelbar über die folge des Verzögerungskreises 13 erregt außerdem Leitung 19 zu dem ersten Eingang der Recheneinheit eine weitere Verzögerungsstrecke 17, welche eine 18. Da die höchstwertige Ziffer der zu verarbeitenden weitere Verzögerung der Multiplikandenimpulsfolge Multiplikatorziffergruppe (Ot)O) den Binärwert 0 hat, um ein Zifferstellenintervall bewirkt. Die so erzeugte wird die Additions-Subtraktions-Einheit 18 über die Impulsfolge stellt den vierfachen Zahlenwert des 30 Leitung 32 in ihren Subtraktions-Schaltzustand umMultiplikanden, 4d, dar und erscheint über eine Lei- gelegt. Am Ausgang 33 erscheint daher als Wert des tung 16 am Eingang eines UND-Kreises 24. Die Partialproduktes die Zahl 3d—3d, also der Wert »0« Ausgänge der Kreise 21, 22, 23 und 24 sind an eine Wird die Multiplikatorziffergruppe 101 (Dezimalzweite Eingangsleitung 20 der umschaltbaren Addi- wert 5) verarbeitet, so wird der Kreis 28 erregt und tions-Subtraktions-Einheit 18 angeschlossen. Am 35 dadurch der Kreis 22 leitend. Es gelangt also die Ausgang 33 der letzteren erscheint eine das ge- dem zweifachen Multiplikanden, 2 d, entsprechende

Impulsfolge von der Verzögerungsstrecke 13 zu der Eingangsleitung 20 der Recheneinheit 18. Da die höchstwertige Ziffer der verarbeiteten Ziffergruppe 40 101 jetzt den Wert »1« hat, stellt die Steuerleitung 32 die Additions-Subtraktions-Recheneinheit 18 in ihre Additionsstellung um. Am Ausgang 33 erscheint daher das gewünschte Partialprodukt 3d+2d=5d. Dieses Partialprodukt gelangt über die Leitung 33 Ausgang, welche jeweils dann erregt sind, wenn die 45 zum Sammler, in welchem die einzelnen Partialpro-Ziffer den Wert »0« bzw. »1« hat. Jeweils eine solche dukte nacheinander so aufaddiert werden, wie sie durch Statisatoren festgehaltene Multiplikatorziffer- während der aufeinanderfolgenden Rechentakte entgruppe beeinflußt dann synchron mit dem auf der sprechend den verschiedenen, nacheinander verarbei-Eingangssammelschiene 10 erscheinenden Multipli- teten Multiplikatorziffergruppen erhalten werden, kandensignal jeweils einen von einer Anzahl weiterer 50 Dieser Sammler enthält eine weitere Additionsschal-UND-Kreise 25, 26, 27, 28, 29, 30 und 31. Die den tung 34, an deren einem Eingang die Leitung 33 jeweiligen UND-Kreis erregende Kombination von angeschlossen ist, ferner ein Schieberegister oder eine Zifferwerten ist unter den betreffenden Klammer- entsprechende Verzögerungsstrecke 35, deren Aussymbolen eingetragen, wobei die höchstwertige Ziffer gangsleitung 36 über eine Regenerationsschleife mit jeweils links angeordnet ist. Der Kreis 25 gibt dem- 55 dem zweiten Eingang der Additionsschaltung 34 vernach ein Ausgangssignal ab, wenn an seinen Ein- bunden ist. Die Regenerationsschleife enthält ein gangen die Zifferkombination 010 (Dezimalwert 2), Steuerglied 38 und einen Verzögerungskreis 39, in auftritt, der Kreis 26, wenn die Zifferkombination welchem die auf der Leitung 36 auftretenden Aus-100 (Dezimalwert 4) auftritt, und die weiteren Kreise gangssignale um drei Zifferstellen verzögert werden, 27, 28, 29, 30 und 31 geben jeweils ein Ausgangs- 60 so daß sie während des Ablaufs der Multiplikation signal ab, wenn die den Dezimalwerten 1, 5, 0, 6 jeweils um drei Zifferstellen nach rechts verschoben bzw. 7 entsprechenden Ziffergruppen auftreten. zu dem Eingang der Additionsschaltung 34 zurück-

Die Ausgänge der Kreise 25 und 26 sind an einen kommen. Die zurückkommenden Signale haben somit Steuereingang des Kreises 21 angeschlossen, die die richtige zeitliche Lage mit Bezug auf das nächst-Kreise 27 und 28 entsprechend an den Kreis 22, 65 folgende Partialprodukt, welches hinzuaddiert wird ebenso die Kreise 29 und 30 an den Kreis 23 und und als Ergebnis des betreffenden Arbeitstaktes auf der Kreis 31 an den Kreis 24. Das auf der Leitung 32 der Leitung 33 erscheint, wenn die nächstfolgende erscheinende Steuersignal für die Additions-Subtrak- Dreiziffergruppe des Multiplikators verarbeitet wird.

wünschte Partialprodukt darstellende Impulsfolge. Das Partialprodukt entspricht einer Multiplikation des Multiplikanden mit einer Dreierziffergruppe des Multiplikators.

Die einzelnen Dreierziffergruppen des Multiplikators werden jeweils in nicht dargestellten Statisatoren bekannter Bauart gespeichert. Die Statisatoren haben jeweils zwei Ausgänge, einen »0«- und einen »1«-

Fig. 2 zeigt ein entsprechendes Ausführungsbeispiel der Erfindung, welches nach dem Parallelverfahren arbeitet. Der Einfachheit halber ist die Schaltung für einen Multiplikanden mit nur vier Binärziffern dargestellt. Die Erweiterung der Schaltung für Zahlen mit mehr als vier Ziffern versteht sich von selbst.

Bei dieser Ausführungsform der Erfindung wird der Multiplikand d zunächst in einem geeigneten vielstufigen Register 40 einer an sich bekannten Bauart gespeichert. Dieses Register enthält aufeinanderfolgende bistabile Kippstufen 40°, 40¹, 40² und 40^s, welche jeweils durch zugehörige Eingangsleitungen 41°, 41¹, 41² und 41» angesteuert werden. Die Multiplikandenimpulsfolge d wird durch eine Gruppe paralleler Ausgangsleitungen 400 weiterübertragen. Ein zweites vielstufiges Register 42 wird zur Bildung des dem dreifachen Multiplikanden, 3 d, entsprechenden Signals benutzt. Dieses Register enthält geeignete Additions- und Stellenübertragskreise. Dadurch kann dieses Register unmittelbar in der dargestellten Weise mit dem Register 40 verbunden werden, so daß sogleich nach dem Erscheinen des Parallel-Multiplikandensignals auf den Eingangsleitungen 41°... 41³ des ersten Registers das dem dreifachen Multiplikandenwert, 3d, entsprechende Signal am Ausgang des zweiten Registers 42¹... 42³ auftritt. Zu dem zweiten Register wird die niedrigstwertige Zifferstelle des ersten Registers hinzuaddiert, um jeweils den vollständigen dreifachen Multiplikandenwert, 3d, zu erhalten. Die parallelen Ausgangsleitungen 401 führen also die dem dreifachen Multiplikanden, 3d, entsprechenden Signale.

Eine vielstufige Parallel-Additions-Subtraktions-Recheneinheit 33 einer geeigneten, an sich bekannten Bauart enthält sieben Stufen 43°, 43¹ ... 43⁶. Die Funktion dieser Recheneinheit wird in ähnlicher Weise wie bei der Recheneinheit 18 der F i g. 1 über die Leitung 45 durch ein Steuersignal eingestellt. Wenn der Leiter 45 kein Steuersignal führt, arbeitet die Recheneinheit 43 als Addierwerk. Sie kann jedoch durch ein an der Leitung 45 auftretendes Steuersignal als Subtraktionsschaltung umgeschaltet werden. Ein solches Steuersignal tritt nur dann auf, wenn die höchstwertige Zifferstelle der verarbeiteten Multiplikator-Dreierziffergruppe den Wert »0« hat.

Eine Anzahl UND-Kreise 52°, 52¹, 52², 52» wird jeweils durch parallel liegende Ausgänge von Koinzidenzkreisen 53 und 54 gesteuert. Diese UND-Kreise wiederum verbinden die verschiedenen Ausgangsleitungen der Leitergruppe 400 des Registers 40, welche das Multiplikandensignal d führen, jeweils mit einem Eingang einer der vier ersten Stufen 43°, 43¹, 43² und 43^s der Additions-Subtraktions-Recheneinheit 43. Eine weitere Anzahl UND-Kreise 55°, 55¹, 55² und 55³, welche durch parallel liegenden Ausgänge von Koinzidenzkreisen 56 und 57 gesteuert wird, stellt in ähnlicher Weise eine Verbindung derselben vier Registerausgangsleitungen der Gruppe 400 mit den vier Stufen 43¹, 43², 43» und 43⁴ der Additions-Subtraktions-Recheneinheit 43 her. Dabei werden die an den letztgenannten Stufen auftretenden Eingangsimpulse um eine Zifferstelle nach links verschoben, so daß man tatsächlich die dem zweifachen Multiplikanden, 2d, entsprechenden Impulse erhält. Eine weitere ähnliche Reihe UND-Kreise 61°, 61¹, 61² und 61³ wird über den Ausgang eines Koinzidenzkreises 62 gesteuert und schaltet die Ausgangsleiter 400 der genannten vier Stufen des Registers 40 zu den vier Stufen 43², 43³, 43⁴ und 43⁵ der Additions-Subtraktions-Recheneinheit 43 durch, wobei diese Eingangsimpulse um eine weitere Zifferstelle nach links verschoben sind, so daß sie dem vierfachen Multiplikanden, 4d, entsprechen.

Schließlich wird eine Reihe UND-Kreise 58°, 58¹... 58⁵ von den parallelen Ausgängen von Koinzidenzkreisen 59 und 60 gesteuert. Diese UND-Kreise

ίο verbinden über eine Leitergruppe 401, welche dem dreifachen Multiplikanden, 3d, entspricht, die Registerstufen 40°, 42¹, 42²... 42« mit den Stufen 43", 43¹, 43² ... 43⁵ der Additions-Subtraktions-Recheneinheit 43. Außerdem sind die entsprechenden Leiter dieser Leitergruppe 401 (entsprechend dem dreifachen Multiplikanden, 3d) unmittelbar mit den zweiten Eingängen jeweils einer der Stufe 43°, 43¹ ... 43⁵ der Additions - Subtraktions - Recheneinheit 43 verbunden.

Kreise 53, 54, 56, 57, 59, 60 und 62 dienen in analoger Weise wie die Kreise 25, 26... 31 der F i g. 1 zur Verknüpfung der jeweils verarbeiteten, in den Statisatoren gespeicherten Dreierziffergruppe des Multiplikators. Die Funktionsweise entspricht dem oben im Zusammenhang mit Fig. 1 beschriebenen Serienverfahren. Wenn also die gerade verarbeitete Dreierziffergruppe des Multiplikators die Ziffern 100 (Dezimalwert 4) hat, wird der Kreis 54 betätigt. Sein Ausgangsimpuls öffnet einen jeden der Kreise 52°, 52¹, 52² und 52³. Diese schalten die Leitergruppe 400 (Multiplikandensignal d) jeweils zu einem Eingang einer jeden der Stufen 43°, 43¹, 43² und 43^s der Additions-Subtraktions-Recheneinheit durch. Die Leitergruppe 401 (das dreifache Multiplikandensignal, 3d) ist an den jeweils zweiten Eingang derselben Stufen 43°.. . 43³ und ferner an die Stufen 43⁴ und 43⁵ angeschlossen. Das letztere erlaubt die Verarbeitung des dreifachen Multiplikanden, 3 d, mit einer größeren Zifferlänge. Da die höchstwertige Ziffer der Multiplikatorziffergruppe 100 den Wert »1« hat, befindet sich die Additions-Subtraktions-Recheneinheit 43 in ihrem Additionsschaltzustand, und man erhält auf den Ausgangsleitern 44°, 44¹ ... 44^e als Resultat den genauen Wert des Partialproduktes 3d+d=4d in Parallelform.

Die parallelen Ausgangsleitungen 44*, 44¹ ... 44^e der Additions-Subtraktions-Recheneinheit 43 sind jeweils an einen Eingang einer Reihe weiterer Additionskreise 63 angeschlossen. Der andere Eingang dieser Additionskreise 63 führt jeweils das dem Schaltzustand der entsprechenden Stufe eines Schieberegisters 64 entsprechende Signal »0« oder »1«. Der Ausgang eines jeden dieser Additionskreise ist wiederum mit derselben zugehörigen Stufe des Registers 64 verbunden. Beim Betrieb eines solchen kombinierten Schiebe- und Additionsregisters können auf den Eingangsleitungen 44°... 44* auftretende Eingangsimpulse unmittelbar zu dem vorhandenen Inhalt des Schieberegisters addiert werden. Das Schieberegister 64 gehört zum Sammler für das Endprodukt. Es wird jeweils eine Dreierziffergruppe des Multiplikators verarbeitet, wobei das Zwischenergebnis aus dem ausgewählten Multiplikandenvielfachen und dem fortwährend wirksamen Dreifach-Multiplikandensignal, 3d, in der Additions-Subtraktions-Recheneinheit 43 gebildet wird und wobei der übliche Ziffernübertrag durchgeführt wird. Ferner wird das in den einzelnen Stufen 43°... 43⁶ gebildete Signal

in bekannter Weise auf die Zwischenglieder der Additionsschaltung 63 übertragen, welche gleichzeitig durch die in den Stufen des Sammlerregisters 64 gespeicherten Signale beeinflußt werden. Diese Stufen führen sodann die Addition des Partialproduktes durch. Danach wird der Inhalt des Sammlerregisters 64 um drei Zifferstellen nach rechts verschoben, bevor im nächsten Arbeitstakt die folgende Dreierziffergruppe des Multiplikators verarbeitet wird. ίο

Jede der bisher beschriebenen Anordnungen benötigt zusätzlich zu der umschaltbaren Additions-Subtraktions-Recheneinheit eine Additionseinrichtung, welche im Sammler für die Addition der Partialprodukte Verwendung findet. Additionsschaltungen sind relativ kompliziert und teuer. Eine Einsparung des Addierwerkes im Sammler kann zusammen mit anderen wesentlichen Einsparungen im Falle einer im Parallelverfahren arbeitenden Maschine dadurch erreicht werden, daß die Auswahl der erforderlichen Vielfachen des Multiplikanden und die Steuerung der umschaltbaren Additions-Subtraktions-Recheneinheit nicht nur in Abhängigkeit von den gerade verarbeiteten Werten der jeweiligen Dreierziffergruppe des Multiplikators abhängt, sondern auch von dem Wert der höchstwertigen Ziffer der in dem vorangehenden Arbeitstakt verarbeiteten Dreierziffergruppe.

F i g. 3 zeigt eine nach dem Serienverfahren arbeitende Anordnung dieser zweiten Ausführungsform der Erfindung. Gleichwirkende Elemente sind mit denselben Bezugsziffern wie in Fig. 1 bezeichnet. Die Steuerung des UND-Kreises 21, in welchem unmittelbar der Multiplikand d verarbeitet wird, erfolgt in diesem Falle durch das Ausgangssignal jeweils eines von vier Koinzidenzkreisen 70, 71, 72 und 73. Diese dienen zur Verknüpfung der Multiplikatorziffern in der angegebenen Weise, wobei der jeweils rechts in Klammern stehende Wert jeweils den Wert der höchstwertigen Ziffer der in dem vorhergehenden Arbeitstakt verarbeiteten Dreierziffergruppe des Multiplikators angibt.

Über den Kreis 22 ist der zweifache Multiplikand, 2d, verfügbar. Dieser Kreis 22 wird in ähnlicher Weise durch das Ausgangssignal von vier UND-Kreisen 74, 75, 76 und 77 gesteuert, wobei die letzteren durch die angegebenen Zifferkombinationen des Multiplikatorsignals eingestellt werden. Der Kreis 23, über den der dreifache Multiplikand, 3d, abgenommen werden kann, wird vom Ausgang von vier UND-Kreisen 78, 79, 80 und 81 in der angegebenen Weise gesteuert. Der Kreis 24 schließlich, welcher dem vierfachen Multiplikandenwert, Ad, zugeordnet ist, ist mit dem Ausgang von zwei UND-Kreise 82, 83 verbunden und spricht beim Auftreten der angegebenen Multiplikatorziffersignale an. Die bei der Ausführungsform der Erfindung nach Fig. 1 benötigte Additionsschaltung 34 ist jetzt entbehrlich. Die Regenerationsschleife 37 des Schieberegisters 35 ist in diesem Fall an den zweiten Eingang der umschaltbaren Additions-Subtraktions-Recheneinheit 18 angeschlossen. Die letztere wird in Abhängigkeit von dem höchstwertigen Zifferbetrag der gerade verarbeiteten Multiplikator-Dreierziffergruppe gesteuert. Die Recheneinheit 18 wird durch die Steuerleitung 32 auf einen Subtraktionsvorgang eingestellt, wenn die genannte Ziffer den Wert »1« hat, während sie auf einen Additionsvorgang eingestellt wird, wenn diese Ziffer den Wert »0« hat.

Die Auswahl der Multiplikandenvielfachen und die Einstellung der Additions-Subtraktions-Recheneinheit erfolgt nach dem folgenden Schema:

55

Verarbeitete	0	0	Höchstwertige	Addition (+)	Multi
Multiplikator	0	0	Ziffer der zuvor	bzw. Sub	plikanden-
ziffergruppe	0	1	Ziffergruppe	traktion (—)	vielfache
0	0	1	0	I	0
0	1	0	1		d
0	1	0	0	+	d
0	1	1	1		2d
0	1	1	0		2d
0	0	0	1	+	3d
0	0	0	0	-j-	3d
0	0	TH	1	-j-	Ad
1	0	1	0	—	Ad
1	1	0	1	—	3d
1	1	0	0	—	3d
1	1	1	1	—	2d
1	1	1	0	—	2d
1	1	—	d
1	0	—	d
1	1	—	0

25 Im ersten Arbeitstakt dieser Ausführungsform der Erfindung werden zunächst die drei niedrigstwertigen Ziffern des Multiplikatorziffersignals verarbeitet. Dabei wird als Wert für die — nicht vorhandene — vorhergehende höchstwertige Ziffer immer der Wert 0 eingesetzt. Außerdem ist die Zahl der Arbeitstakte um einen vermehrt, um auch die höchstwertige Ziffer des Multiplikators als höchstwertige Ziffer einer »zuvor behandelten« Ziffergruppe verarbeiten zu können. Für die, in diesem zusätzlichen, letzten Arbeitstakt verwendete — nicht vorhandene — Multiplikator-Dreierziffergruppe wird die Ziffergruppe 000 eingesetzt. Die Schaltung der Additions-Subtraktions-Recheneinheit 18 schließt bekannte Rechenkreise ein, welche das Ausgangs-Produktsignal entsprechend einer jeden »!«-Übertragsziffer über die höchstwertige Zifferstelle des Eingangs-Multiplikandensignals hinaus verlängern. Die Arbeitsweise kann am besten mit Hilfe des folgenden numerischen Rechenbeispiels erklärt werden, wobei der Multiplikand D den Binärwert 001100100 (Dezimalwert 100) und der Multiplikator R den Binärwert 100101001 (Dezimalwert 297) hat.

l.Takt

Multiplikatorziffergruppe

001(0) = +d =

Rechtsverschiebung
um drei Stellen

001100100

001100100

2. Takt

Multiplikatorziffergruppe

101(0)= -3d =

Rechtsverschiebung
um drei Stellen .

0100101100
1111011100000100

1111011100000100

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3. Takt

Multiplikatorziffergruppe

100(1)= -3d =

Rechtsverschiebung
um drei Stellen

4. Takt

Multiplikatorziffergruppe

000(1)= +J =

0100101100

1111010110000000100

1111010110000000100

001100100

0000111010000000100

Man erhält also als Endprodukt den Binärwert 111010000000100 (Dezimalwert 29 700).

Ein nach den Parallelverfahren arbeitendes Ausführungsbeispiel, welches nach dieser zweiten Ausführungsform der Erfindung aufgebaut ist, ist in Fig. 4 dargestellt. Dabei führen entsprechende Elemente dieselben Bezugsziffern wie in Fig. 2. Diese Anordnung spart auch die weitere vielstufige Additionsstufe 42 der Ausführung nach F i g. 2 ein. Statt dessen findet ein einfaches vielstufiges Register 85 mit den verschiedenen Stufen 85° ... 85⁵ Verwendung, wobei in diesem Register der dreifache Multiplikand, 3d, mittels eines zusätzlichen vorhergehenden Arbeitstaktes gespeichert wird, in welchem die Vielfachen d und 2d des Registerinhaltes 40 in der umschaltbaren Additions-Subtraktions-Recheneinheit 43 kombiniert werden. Für die Durchführung dieses Rechentaktes werden über die Leitung 113 Schaltkreise 52»... 523 und 108° ... 108³ durch einen Steuerimpuls leitend gemacht. Das dem dreifachen Multiplikanden, 3d, entsprechende Ergebnis-Ausgangssignal der Recheneinheit 43 wird dann über die Leitergruppe 402 nach einem kurzzeitigen Öffnen der Schaltkreise 86°... 86⁵ durch ein Steuersignal in der Leitung 87 zu den einzelnen Stufen des Registers übertragen.

Gleichzeitig werden die Schaltkreise 165° .. . 165⁶ in den jeweiligen Ausgangsleitungen der Recheneinheit 43 gesperrt, um eine Registrierung dieses Vielfachen 3 d in dem Akkumulator zu verhindern.

Die Schaltkreise 52°... 52³, über welche das Vielfache d zugänglich ist, werden durch die Schaltkreise 92 und 93 gesteuert. Diese letzteren werden entsprechend den vier Multiplikatorzifferwerten eingestellt. Hierzu dienen einerseits die Koinzidenzkreise 100 ... 103, in denen die beiden höchstwertigen Ziffern der jeweils verarbeiteten Dreierziffergruppe überprüft werden, und andererseits weitere Koinzidenzkreise 104 ... 107, welche auf die niedrigstwertige Ziffer der jeweils verarbeiteten Dreierziffergruppe und auf die höchstwertige Ziffer der zuvor verarbeiteten Ziffergruppe ansprechen. Ähnlich werden die Schaltkreise 55° ... 55³, welche den zweifachen Multiplikandenwert, 2d, verarbeiten, durch die Koinzidenzstufen 94, 95, 96 und 97 eingestellt, wobei die letzteren von den vier Multiplikatorzifferwerten über die Schaltkreise 100 ... 107 gesteuert werden. Die Koinzidenzkreise 58°... 58⁵ zur Verarbeitung des dreifachen Multiplikanden, 3 d, werden ebenfalls durch die vier Multiplikatorzifferwerte über Koinzidenzkreise 90 und 91 gesteuert, während die letzte Gruppe von Koinzidenzkreisen 61° ... 61³ für die Verarbeitung des vierfachen Multiplikanden, 4d, über Koinzidenzstufen 98 und 99 eingestellt wird.
Die Additions-Subtraktions-Recheneinheit 43 bildet bei dieser Ausführungsform der Erfindung einen Teil des Sammlers. Dabei sind die Ausgänge der Registrierstufen 64° ... 64³ des Sammlers über eine Leitergruppe 403 mit den zweiten Eingängen der

ίο Stufen 43°.. . 43³ der umschaltbaren Additions-Subtraktions-Recheneinheit 43 verbunden. Wenn ein Steuerimpuls über eine Leitung 88 die Sammlerregistrierstufen 64° ... 64³ aufruft, treten an den Registerstufen Ausgangssignale auf, welche jeweils dem »1«- oder »0«-Zustand entsprechen. Gleichzeitig werden diese Registerstufen64° ... 64³ durch denselben Impuls auf 0 gestellt. Die Erregung der Leitung 88 erfolgt entweder gleichzeitig mit oder im Anschluß an die Übertragung des ausgewählten

ao Multiplikandenvielfachen zu den ersten Eingängen der Stufen 43° ... 43⁵. Die Sammlerregisterstufen 64°. .. 64³ am höchstwertigen Ende des Sammlers 164 brauchen keine Schieberegisterstufen zu sein. Die Stufen 164^m, 164™- ^l ... für die niederwertigeren Ziffern des Sammlers 164 bilden jedoch ein Schieberegister. Der Inhalt dieser Stufen wird im Takt mit Schiebesignalen auf der Steuerleitung 89 nach rechts verschoben. Der Inhalt dieser Registerstufen wird durch ein Steuersignal in der Leitung 89 jeweils am Ende eines Arbeitstaktes um drei Stellen nach rechts verschoben. Dieses Register muß für die doppelte Wortlänge vorgesehen sein. Nach Wunsch kann es auch dazu benutzt werden, zunächst den Multiplikator in der niederwertigen Registerhälfte zu speiehern, welche zum Beginn eines Multiplikationsvorganges immer leer ist. Die vier niedrigstwertigen Zifferstellen des Registers können dann für die Steuerung der Auswahl der Multiplikandenvielfachen und für die Steuerung der Additions-Subtraktions-Recheneinheit 43 verwendet werden. Die Ausgänge dieser Stufen 109. .. 112 geben dann an die verschiedenen Kreise 100 .. . 107 und an die Leitung 45 die erforderlichen Steuersignale ab. Die Ausgangssignale der Stufen 109 und 110 entsprechen den beiden höchstwertigen Zifferstellen der zu verarbeitenden Dreierziffergruppe. Das dem »!«-Zustand entsprechende Signal wird direkt an diesen Ausgängen abgenommen, während das dem »0«-Zustand entsprechende Signal in bekannter Weise über Umkehrstufen gebildet wird. In entsprechender Weise stellen die Ausgangssignale 111 und 112 jeweils die niedrigstwertige Ziffer der verarbeiteten Dreierziffergruppe bzw. höchstwertige Ziffer der zuvor verarbeiteten Ziffergruppe dar.

Ebenso wie bei der nach dem Serienverfahren arbeitenden Ausführungsform der Erfindung nach F i g. 3 wird für den ersten Arbeitstakt an die niedrigstwertige Dreierziffergruppe des Multiplikators eine Ziffer »0« als nicht vorhandene vierte Ziffer angefügt. Um andererseits alle vorhandenen Multiplikatorziffern verarbeiten zu können, wird an die normalerweise benötigten Arbeitstakte ein Abschlußtakt angefügt. Dabei wird für nicht mehr vorhandene Multiplikatorziffern die Zifferngruppe 000 eingefügt und zusammen mit der höchstwertigen Ziffer der zuvor verarbeiteten Ziffergruppe verarbeitet.

Die Stufe 43^s ... 4,3^s der Additions-Subtraktions-Recheneinheit 43 sind mit den Stufen 64°... 64^s des

stehenden Sammlerregisters in der Weise verbunden, daß die jeweiligen Ziffern der Partialprodukte um drei Stellen nach rechts verschoben werden, wenn sie in den Sammler eingespeist werden. Die Rechtsverschiebung um drei Stellen der restlichen Stufen 164^m, 164^m~¹ . .. des Sammlerregisters erfolgt jeweils dann, wenn die Zifferwerte der Stufen 64°... 64³ zu der Additions-Subtraktions-Recheneinheit 43 übertragen werden und wenn gleichzeitig eine Löschung dieser Stufen erfolgt. Alle sieben Stufen 164m-², 164m-¹ ... 64³ werden in Verbindung mit dem Abfragevorgang auf »0« gestellt, so daß sie das nächste Partialprodukt aufnehmen können. Die für eine Multiplikation erforderliche Gesamtzeit kann noch beträchtlich vermindert werden, wenn die Additions- oder Subtraktionszeiten und die Verschiebungszeiten einander überlappen. Durch die frühere Verschiebung der niederwertigen Ziffern des Akkumulatorregisters kann auch eine Decodierung der nächstfolgenden Multiplikatorziffergruppe, welche ao in den Endstufen des Registers 164 erscheint, schon während des vorhergehenden Additions-Subtraktions-Vorganges erfolgen.

Die Bausteine dieser Multiplikationsschaltung können auch weitgehend in einer entsprechenden Divisionsschaltung verwendet werden, bei welcher zwar die Quotientenziffern jeweils einzeln bestimmt werden, wobei jedoch nur jeweils nach drei Divisionstakten eine Rechtsverschiebung des Divisors um jeweils drei Zifferstellen erfolgt. Mit Hilfe derselben Schaltungen, mit denen die Multiplikandenvielfachen d, 2d, und Ad gebildet werden, kann man entsprechend in einfacher Weise die verschiedenen Vielfachenr, Ir und Ar des Dividenden errechnen, um die obenerwähnten Vorteile ausnutzen zu können. Nach diesem Divisionsverfahren wird zunächst der Wert Ar abgezogen und das Vorzeichen des Restes geprüft. Wenn dieses Vorzeichen positiv ist, wird eine »1« in das Quotientenregister eingeschrieben und danach der zweifache Divisor 2r ausgewählt und ebenso subtrahiert. Wenn dagegen das Vorzeichen negativ ist, wird eine »0« in das Quotientenregister eingeschrieben und der zweifache Divisorwert 2 r addiert. In jedem Fall wird das Vorzeichen des Restes überprüft und die Operation mit dem einfachen Divisor r wiederholt, bevor der Rest um drei Zifferstellen verschoben wird.

Selbstverständlich ist die vorliegende Erfindung nicht auf Einzelheiten der dargestellten Ausführungsbeispiele beschränkt. Die Zifferzahl in jeder gleich- zeitig verarbeiteten Mulitiplikatorziffergruppe kann größer oder kleiner als 3 sein. An Stelle des Vielfachen 3d als konstanten Eingangswert für die Recheneinheit der ersten dargelegten Ausführungsform der Erfindung kann auch ein anderes Viel- faches, beispielsweise Ad, als konstanter Eingangswert benutzt werden. Dann muß auch die Auswahl der Multiplikandenvielfachen und die Steuerung der Additions-Subtraktions-Recheneinheit in entsprechender Weise erfolgen.

Claims (6)

Patentansprüche:

1. Multiplikationsschaltung für elektrische Zifferrechenmaschinen, bei der jeweils einer Multiplikatorziffergruppe entsprechende Multiplikandenvielfache mit dazwischen erfolgender Stellenverschiebung in einem Sammler addiert werden und bei der die Gesamtzahl der benutzten Multiplikandenvielfachen kleiner ist als der mögliche Höchstwert einer Multiplikatorziffergruppe, dadurch gekennzeichnet, daß einem von den zwei Eingängen einer jeweils wahlweise entweder eine Addition oder eine Subtraktion durchführenden Recheneinheit während jeden Arbeitstaktes stets ein konstantes, etwa dem halben Höchstwert einer Multiplikatorziffergruppe entsprechendes Multiplikandenvielfaches zugeführt wird und daß dem anderen der beiden Eingänge ein von der jeweils vorliegenden Multiplikatorziffergruppe bestimmtes Multiplikandenvielfaches zugeleitet wird, daß ferner die genannte Recheneinheit abhängig von dem Wert der Multiplikatorziffergruppe entweder auf Addition oder auf Subtraktion eingestellt wird und daß das am Ausgang der Recheneinheit entstehende, vollständige Multiplikandenvielfache einem Sammler zum an sich bekannten stellenrichtigen Aufaddieren zu Partialproduktsummen zugeleitet wird.

2. Multiplikationsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Bildung der Partialprodukte aus Multiplikandenvielfachen und die Bildung der Partialproduktsummen durch dieselbe Recheneinheit erfolgt, indem diese abhängig von der höchstwertigen Ziffer der vorherigen Multiph'katorziffergruppe auf Addition oder Subtraktion eingestellt und ihr ein Multiplikandenvielfaches entsprechend dem Zahlenwert der vorliegenden Multiplikatorziffergruppe und entsprechend der höchstwertigen Ziffer der vorherigen Multiplikatorziffergruppe zugeführt wird und daß während eines zusätzlichen Multiplikationsschrittes zu dem stellenverschobenen Sammlerinhalt gegebenenfalls ein der höchstwertigen Ziffer der letzten Ziffergruppe des Multiplikators entsprechendes Multiplikandenvielfaches hinzuaddiert wird.

3. Multiplikationsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Recheneinheit einen Teil des ein Speicherregister enthaltenden Sammlers bildet, daß ferner der andere Eingang der Recheneinheit an das Speicherregister angeschlossen ist, wodurch die gespeicherten, die früher errechneten Partialprodukte darstellenden Signale zu der Recheneinheit gelangen, und daß schließlich die Auswahl des an den ersten Eingang der Recheneinheit zu legenden, das gewünschte Multiplikandenvielfache darstellenden Signals und die Steuerung der Additions-Subtraktions-Recheneinheit jeweils in Abhängigkeit von den jeweiligen Weiten der gerade verarbeiteten Multiplikatorziffergruppe und der höchstwertigen Ziffer der unmittelbar zuvor verarbeiteten Multiplikatorziffergruppe erfolgen.

4. Multiplikationsschaltung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die jeweils zur Verarbeitung gelangenden Multiplikatorziffergruppen jeweils aus drei aufeinanderfolgenden Ziffern bestehen und daß die Multiplikandenvielfachen durch Impulsfolgen dargestellt werden, welche dem einfachen, zweifachen, dreifachen und vielfachen Wert des Multiplikanden entsprechen.

5. Multiplikationsschaltung naeh den Ansprüchen 1 und 4, dadurch gekennzeichnet, daß ein Eingang der arithmetischen Recheneinheit

jeweils mit einer Impulsfolge beschickt wird, welche dem dreifachen Multiplikandenwert entspricht.

6. Nach dem Parallelverfahren arbeitende Multiplikationsschaltung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß der Sammler ein vielstufiges Schieberegister enthält und daß Verknüpfungsschaltkreise vorgesehen sind, welche mit einer feststehenden Anzahl der niedrigstwertigen Stufen des Schieberegisters verbunden sind, in welchen die Werte der aufeinanderfolgenden Multiplikatorziffergruppen je-

IO

weils überprüft werden, und daß das Multiplikatorsignal zu Anfang in das Schieberegister eingeschrieben ist.

In Betracht gezogene Druckschriften:

»The Annals of the Computation Laboratory of Harvard University«, Vol. XXVII, Cambridge, 1951, S. 203-204;

»Arithmetic Operations in Digital Computers«, D. van Nostrand Comp., Inc., New York, 1955, S. 251-252, 260 bis 263.

Hierzu 2 Blatt Zeichnungen

«9 727/355 11. M © Bundesdruckerei Berlin