DE1282337B - Programmgesteuerte elektronische Rechenanlage - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. α.:

G06f

Deutsche Kl.: 42 m3 -15/02

Nummer: 1282337

Aktenzeichen: P 12 82 337.9-53 (010688)

Anmeldetag: 2. März 1965

Auslegetag: 7. November 1968

Die Erfindung bezieht sich auf eine programmgesteuerte elektronische Rechenanlage, beispielsweise auf eine sogenannte Pult-Rechenanlage, mit einem Speicher zum Speichern eines eine Serie von Befehlen enthaltenden Programms und mit durch dieses Programm gesteuertem Schaltungskreis zum Übertragen eines vorbestimmten Befehls aus diesem Programmspeicher in einen Befehlsspeicher sowie mit beim Eingeben dieses Befehls in den Befehlsspeicher automatisch wirksamer Folgesteuereinheit zum Ausführen dieses Befehls.

Die bisher bekannten elektronischen Pult-Rechenanlagen lassen sich nicht mit Hilfe eines in ihrem internen Register gespeicherten Programms steuern, so daß die Anzahl und Vielseitigkeit der von ihnen durchführbaren verschiedenen Operationen strikt begrenzt ist. Demzufolge sind sie bei der Verarbeitung von Daten nicht leistungsfähiger als die mechanischen Pult-Rechenanlagen.

Einige der bekannten mittelgroßen Rechenanlagen besitzen die Fähigkeit, unter Steuerung durch ein in ihnen gespeichertes Simulator-Programm einen Pult-Rechner zu simulieren. Jedoch ist der Aufbau dieser Rechenanlagen so kompliziert, daß ihr Betrieb, wie bei mechanischen Rechenanlagen, unwirtschaftlich und schwierig ist.

Außerdem hat bei den bisher bekannten programmgesteuerten Rechenanlagen der Bedienende während der automatischen Ausführung des Programms keine ausreichende Kontrolle über den Betrieb der Rechenanlage.

Es ist die Aufgabe der Erfindung, diese Nachteile zu beheben. Zur Lösung dieser Aufgabe wird für eine Rechenanlage der eingangs genannten Gattung erfindungsgemäß vorgeschlagen, daß die Anlage einen Satz Steuertasten zum Eingeben dieses Befehls in den Befehlsspeicher enthält, so daß die Betätigung dieser Steuertasten von Hand die Folgesteuereinheit außerhalb der Steuerung durch das Programm automatisch wirksam macht.

Da demzufolge die Rechenanlage entweder unter Steuerung durch das gespeicherte Programm automatisch oder unter Steuerung durch das Tastenfeld von Hand arbeiten kann, wird die gestellte Aufgabe somit gelöst, und es werden durch die Erfindung weitere, bekannten Anlagen anhaftende Nachteile, wie sich aus der folgenden Beschreibung ergibt, beseitigt.

Eine Anlage gemäß der Erfindung, bei der in dem Programm zum Markieren des Anfangs besonderer Unterprogramme Bezugsstellen derart eingestellt werden, daß sie beim Eingeben eines Sprungbefehls Programmgesteuerte elektronische Rechenanlage

Anmelder:

Ing. C. Olivetti & C, S. p. A., Ivrea (Italien)

Vertreter:

Dipl.-Ing. R. Müller-Börner

und Dipl.-Ing. H.-H. Wey, Patentanwälte,

1000 Berlin 33, Podbielskiallee 68

Beanspruchte Priorität:

Italien vom 2. März 1964 (4933),

vom 2. Januar 1965 (27 367)

in den Befehlsspeicher auf eine entsprechende der Bezugsstellen des Programms springt und das betreffende Unterprogramm ausführt, ist vorzugsweise derart ausgebildet, daß die Steuertasten Unterprogrammtasten enthalten, die von Hand betätigbar sind, um diesen Sprungbefehl in den Befehlsspeicher einzugeben, so daß die Rechenanlage das entsprechende Unterprogramm automatisch ausführt, wobei die Steuerung dieser Steuertasten über die Rechenanlage bei Beendigung dieses Unterprogramms in ihre Ausgangsstellung zurückgeführt wird, wodurch eine automatische Ausführung ausgewählter Unterprogramme im Handbetrieb gegeben ist.

Erfindungsgemäß können die Steuertasten zum Eingeben von Programmbefehlen in den Programmspeicher abwechselnd einstellbar sein.

Weist die Anlage eine Bezeichnungseinrichtung für den Sprungbefehl auf, die mindestens eine ihm zugeordnete Bezugsstelle identifiziert, so enthält sie vorzugsweise eine logische Schaltung, die beim Eingeben des Sprungbefehls in den Befehlsspeicher wirksam wird, um die aufeinanderfolgenden Programmbefehle der Reihe nach abzutasten. Die Bezugsstelle ist bevorzugt ein Bezugsbefehl.

Ein Ausführungsbeispiel des Erfindungsgegenstandes ist an Hand der Zeichnungen erläutert.

Fig. la und Ib zeigen ein Blockdiagramm der Kreise der Rechenanlage gemäß der Erfindung;

F i g. 2 zeigt, wie F i g. 1 a und 1 b zusammenzufügen sind;

F i g. 3 ist ein Zeitdiagramm einiger Taktsignale der Rechenanlage nach Fig. la und 1 b;

809 630Π014

F i g. 4 zeigt ein bei einer Ausführungsform der Rechenanlage nach der Erfindung verwendetes Addierwerk;

F i g. 5 ist ein Kreis zur Steuerung der in der Rechenanlage verwendeten Markierungsbits;

F i g. 6 zeigt eine Gruppe bistabiler Schaltungen der Rechenanlage nach Fig. la und Ib;

F i g. 7 zeigt teilweise einen Kreis zur Taktsteuerung des Umschaltens von einem Zustand auf den

40 diese Signale entsprechend der Arbeitsweise des Rechners, entweder unverändert oder geändert, unter Beibehaltung ihrer vorherigen gegenseitigen Lage in die Verzögerungsleitung einschreibt. Somit ist klar, daß die einfache Verzögerungsleitung LDR in bezug auf den ihren Inhalt verarbeitenden Außenkreis einer Gruppe von zehn parallel arbeitenden Verzögerungsleitungen gleichwertig ist, die je ein einfaches Register enthalten und mit einer Ausgangsleitung

nächstfolgenden Zustand bei der Rechenanlage nach io LM, LN, LJ, LI, LE, LD, LQ, LU bzw. LZ sowie der Erfindung; einer Eingangsleitung SR, SM, SN, SJ, SI, SE, SD

F i g. 8 ist ein einige Zuständefolgen der Rechenanlage gemäß einer Ausführungsform der Erfindung veranschaulichendes Diagramm.

Allgemeine Beschreibung
Der Rechner nach der Erfindung besitzt einen aus

SQ, SU bzw. SZ versehen sind.

Diese versetzte Anordnung der Signale in der Verzögerungsleitung läßt es zu, daß alle Register des Rechners in einer einfachen, mit einem einfachen Lesewandler und einem einfachen Schreibwandler versehenen Verzögerungsleitung enthalten sind, so daß die Endkosten des Speichers die Kosten für eine Verzögerungsleitung mit nur einem Register nicht

einer magnetostriktiven Verzögerungsleitung LDR
bestehenden Speicher mit beispielsweise zehn Registern /, /, M, N, R, Q, U, Z, D, E, der mit einem 20 übersteigen. Darüber hinaus ist es, da die Impulseinen Leseverstärker 39 speisenden Lesewandler 38 Wiederholungsfrequenz in der Verzögerungsleitung und einem von einem Schreibverstärker 41 gespeisten zehnfach größer ist als in den anderen Kreisen des Schreibwandler 40 versehen ist. Rechners, möglich, gleichzeitig eine gute Ausnutzung Jedes Speicherregister besitzt beispielsweise zwei- der Speicherkapazität der Verzögerungsleitung zu undzwanzig Dezimalstellen mit je acht Binärstellen, 25 erreichen, während in den anderen Teilen des Rechso daß jedes Register bis zu zweiundzwanzig 8-Bit- ners langsam arbeitende Schaltkreise verwendet und

Zeichen speichern kann. Sowohl die Zeichen als auch die Bits werden in Reihe verarbeitet. Demzufolge läuft eine Reihe von 10-8-22 Binärsignalen in der Verzögerungsleitung LDR um.

Die auftretenden zehn ersten Binärsignale stellen das erste Bit der ersten Dezimalstelle des Registers R, N, M, J, I, Q, U, Z, D bzw. E dar, die darauffolgenden zehn nächsten Binärsignale stellen das zweite Bit der ersten Dezimalstelle der jeweiligen Register dar usw.

Wenn beispielsweise angenommen wird, daß diese Binärsignale in der Verzögerungsleitung so aufge-

somit die Kosten für die Rechenanlage erheblich herabgesetzt werden.

Da die Verzögerungsleitungsspeicherung in ihrer Art zyklisch ist, wird der Betrieb des Rechners in aufeinanderfolgende Speicherzyklen aufgeteilt, wobei jeder Zyklus zweiundzwanzig DigitperiodenCl bis C 22 enthält und jede Digitperiode in acht Bitperioden Tl bis T 8 aufgeteilt ist.

Ein Taktimpulsgenerator 44 erzeugt an den Ausgangsleitungen Π bis Γ 8 aufeinanderfolgende Taktimpulse, die je, wie in dem Zeitdiagramm nach F i g. 3 gezeigt, eine eine entsprechende Bitperiode anzeigende

rend der Ausgangsanschluß T 2 entsprechend während der gesamten zweiten Bitperiode jeder der zweiundzwanzig Digitperioden erregt ist usw.

Der Taktimpulsgenerator 44 ist, wie nachstehend noch näher erläutert, mit der Verzögerungsleitung LDR in der Weise synchronisiert, daß der Beginn der η-ten Gattungsbitperiode der m-ten Gattungsdigitperiode mit dem Zeitpunkt zusammenfällt, zu dem

zeichnet werden, daß sie um 1 Mikrosekunde von- Dauer haben. Mit anderen Worten, ist der Ausgangseinander getrennt sind, so sind die zu einem be- 40 anschluß Π während der gesamten ersten Bitperiode stimmten Register gehörenden Signale 10 Mikro- jeder der zweiundzwanzig Digitperioden erregt, wähsekunden voneinander getrennt, d. h., daß jedes Register eine Reihe von 8 - 22 um 10 Mikrosekunden
voneinander getrennte Binärsignale enthält, wobei die
zu den verschiedenen Registern gehörenden Binär- 45
signalreihen um 1 Mikrosekunde zueinander versetzt
sind.

Der Leseverstärker 39 speist einen Serien-Parallel-Umsetzer42, der über zehn gesonderte Ausgangsleitungen LR, LM, LN, LJ, LI, LE, LD, LQ, LU 5° die zehn in der η-ten Binärstelle der m-ten Dezimal- und LZ zehn gleichzeitige Signale erzeugt, die die in stelle der zehn Speicherregister eingelesenen zehn derselben Binärstelle derselben Dezimalstelle der Bits an den Ausgangsleitungen des Serien-Paralleljeweiligen zehn Register gespeicherten zehn Bits dar- Umsetzers 42 verfügbar zu werden beginnen. Diese stellen. Binärsignale werden in dem Umsetzer 42 für die ge-

Demzufolge sind zu einem gegebenen Zeitpunkt 55 samte Dauer der entsprechenden Bitperiode gespeizehn Signale, die das erste Bit der ersten Dezimal- chert. Während derselben Bitperiode werden die stelle der zehn Register darstellen, an den zehn Aus- durch Verarbeiten der zehn aus der Verzögerungsgangsleitungen gleichzeitig vorhanden; 10 Mikro- leitung LDR entnommenen Bits erzeugten zehn Bits Sekunden später sind zehn das zweite Bit der ersten darstellenden Signale dem Parallel-Serien-Umsetzer Dezimalstelle darstellende Signale an diesen Aus- 60 43 zugeführt und in die Verzögerungsleitung eingegangsleitungen vorhanden usw. schrieben.

Jede Gruppe aus zehn an den Ausgangsleitungen Im einzelnen erzeugt der Taktimpulsgenerator 44

des Umsetzers 42 gleichzeitig gelieferten Signalen im Verlauf jeder Bitperiode zehn Impulse Ml bis wird nach ihrer Verarbeitung einem Parallel-Serien- MIO (Fig. 3). Der Impuls Ml bestimmt die Lesezeit, Umsetzer 43 zugeführt, der den Schreibverstärker 41 65 d. h. den Zeitpunkt, zu dem der Serien-Parallel-Ummit diesen in ihrer vorherigen Reihenfolge um setzer 42 die zu der vorliegenden Bitperiode gehören-1 Mikrosekunde voneinander getrennt erneut ge- den Bits verfügbar zu machen beginnt, während der speicherten zehn Signalen speist, so daß der Wandler Impuls M 4 die Einschreibzeit, d. h. den Zeitpunkt

angibt, zu dem die verarbeitenden Bits zum Einschreiben in die Verzögerungsleitung LDR dem Parallel-Serien-Umsetzer 43 zugeführt werden.

Der Taktimpulsgenerator 44 besitzt einen Oszillator 45, der im Betrieb einen Impulsverteiler 46 mit Impulsen von der Frequenz der Impulse Ml bis MIO speist, wobei ein durch diesen Impulsverteiler gespeister Frequenzteiler 47 zum Erzeugen der Taktimpulse Tl bis Γ 8 eingerichtet ist.

Der Oszillator 45 ist nur in Betrieb, solange eine bistabile Schaltung A10 (Fi g. 6) erregt bleibt, die, wie nachstehend noch näher erläutert, durch in der Verzögerungsleitung LDR umlaufende Signale gesteuert wird.

Jede Dezimalstelle des Speichers LDR kann entweder ein Dezimaldigit oder einen Befehl enthalten. Im einzelnen können die Register/ und /, die als erstes bzw. zweites Befehlsregister bezeichnet sind, ein Programm speichern, das eine Folge von vierundvierzig in die zweiundzwanzig Dezimalstellen des Registers / bzw. / eingeschriebenen Befehlen enthält.

Die übrigen Register M, N, R, Z, U, Q, D, E sind normalerweise Zahlenregister, die je eine Zahl mit einer Höchstlänge von zweiundzwanzig Dezimaldigits speichern können. Jeder Befehl besteht aus acht jeweils in den Binärstellen Π bis Γ 8 einer bestimmten Dezimalstelle gespeicherten Bits B1 bis B 8. Die Bits BS bis B 8 stellen eine von sechzehn Operationen Fl bis F16 dar, während die Bitsßl bis B 4 im allgemeinen die Adresse eines Operanden darstellen, auf dem diese Operation ausgeführt werden soll.

Jedes Dezimaldigit wird entsprechend einem binärverschlüsselten Dezimalcode in dem Rechner mit Hilfe von vier Bits B5, B6, Bl, 58 dargestellt. In dem Verzögerungsleitungsspeicher LDR werden diese vier Bits in den letzten auftretenden vier Binärstellen T5, Γ6, Tl bzw. TS einer bestimmten Dezimalstelle aufgezeichnet, während die verbleibenden vier Binärstellen zum Speichern bestimmter Markierungsbits verwendet werden. Im einzelnen wird in dieser Dezimalstelle die Binärstelle Γ 4 zum Speichern eines Kommabits B 4 verwendet, das für die gesamte Ziffer einer Dezimalzahl mit Ausnahme der ersten ganzen Ziffer hinter dem Komma gleich »0« ist.

Die Binärstelle Γ 3 wird zum Speichern eines Vorzeichenbits B 3 verwendet, das für alle Dezimaldigits einer positiven Zahl gleich »0« und für alle Dezimaldigits einer negativen Zahl gleich »1« ist. Die Binärstelle Γ 2 wird zum Speichern eines Digit-Erkennungsbits B 2 verwendet, das in jeder durch ein Dezimaldigit einer Zahl besetzten Dezimalstelle gleich »1« und in jeder (nicht Null bedeutenden) unbesetzten Dezimalstelle gleich »0« ist.

Demzufolge erfordert die vollständige Darstellung eines Dezimaldigits in dem Speicher LDR die sieben Binärstellen Tl, T 3, T 4, T 5, T 6, T 7 und 78 einer gegebenen Dezimalstelle.

Die verbleibende Binärstelle Tl wird zum Speichern eines Markierungsbits B1 verwendet, dessen Bedeutung nicht unbedingt mit der in dieser Stelle gespeicherten Dezimalziffer in Beziehung zu stehen braucht.

In der nachfolgenden Beschreibung ist ein in einer Binärstelle α einer bestimmten Dezimalstelle eines Registers b gespeichertes Bit mit Bab bezeichnet, während das beim Entnehmen dieses Bits aus der Verzögerungsleitung erzielte Signal mit LBab bezeichnet ist.

Ein in der ersten Dezimalstelle Cl des Registers R gespeichertes Bit Ζ? Ii? = »1« wird am Anfang jedes Speicherzyklus zum Starten des Taktimpulsgenerators 44 verwendet; ein in der zweiundzwanzigsten Dezimalstelle C 22 des Registers E gespeichertes Bit BlE = »1« wird zum Anhalten des Generators 44 verwendet; ein in der η-ten Dezimalstelle des Registers N gespeichertes Bit BIN = »1« zeigt an, daß während der Durchführung eines Programms der nächstfolgende auszuführende Befehl der in dieser n-ten Dezimalstelle des Registers/ oder / gespeicherte Befehl ist; ein in der η-ten Dezimalstelle des Registers M gespeichertes Bit BlM = »1« zeigt an: daß beim Eingeben einer Zahl über das Tastenfeld in das Register M das nächste eingegebene Dezimaldigit in der (n— 1)-Dezimalstelle gespeichert werden soll, daß beim Eingeben eines Befehls über das Tastenfeld der nächstfolgende Befehl in der η-ten Dezimalstelle des Registers / oder / gespeichert werden soll; daß beim Drucken einer in einem aus den Registern der Verzögerungsleitung ausgewählten beliebigen Register gespeicherten Zahl das nächste zu druckende Digit das in der η-ten Dezimalstelle dieses Registers gespeicherte Digit ist; daß beim Addieren von zwei Zahlen das Digit der in der η-ten Dezimalstelle des Registers N gespeicherten Summe danach durch Addieren eines Fülldigits, wie nachstehend noch näher erläutert, korrigiert wird. Ein in der η-ten Dezimalstelle des Registers U gespeichertes Bit/?It/= »1« zeigt an, daß die Ausführung eines Hauptprogramms beim η-ten Befehl aus dem Register / oder / vor Beginn der Ausführung eines Unterprogramms unterbrochen worden ist. Deshalb werden die Markierungsbits BlR, BlE zur Darstellung feststehender Bezugsstellen in den verschiedenen Registern (Anfang bzw. Ende) verwendet; die Markierungsbits BIN, BlM und BlU stellen verstellbare Bezugsstellen in den Registern dar. Die Bits BIM werden bei Durchführung einer Addition außerdem dazu verwendet, für jede Dezimalstelle eine zu einer auf dieser Dezimalstelle durchgeführte oder durchzuführende Operation gehörende Information aufzuzeichnen.

Die Regenerierung sowie die Änderung und Verschiebung der Markierungsbits B1 erfolgen mit Hilfe eines Markierungsbit-Steuerkreises 37.

Die Rechenanlage nach der Erfindung enthält außerdem einen Binäraddierer 72, der mit zwei Eingangsleitungen 1 und 2 versehen ist zur gleichzeitigen Aufnahme von zwei zu addierenden Bits, die an der Ausgangsleitung 3 das Summenbit erzeugen. Im einzelnen enthält der Binäraddierer bei einer in F i g. 4 dargestellten ersten Ausführungsform eine Binäraddierschaltung 28, die an die Ausgangsleitungen 5 und Rb die Binärsumme bzw. den Binärübertrag liefern kann, die durch das Addieren von zwei der Eingangsleitung 49 bzw. der Eingangsleitung 50 zugleich zugeführten Bits und des aus der Addition des nächstvorherigen Bitpaares entstehenden vorherigen Binärübertragbits erzeugt werden, wobei das vorherige Binärübertragbit in einem aus einem bistabilen Kreis bestehenden Übertragbit-Speicher A S gespeichert wird. Die die beiden zu addierenden Bits darstellenden Signale dauern von dem Impuls Ml bis zu dem Impuls MIO der entsprechenden Bitperiode, und die das Summenbit 5 und das Übertragbit Rb darstellenden Signale treten mit ihnen im wesentlichen zugleich auf. Das vorherige Übertragbit wird in dem bistabilen Kreis A S von dem Impuls MIO der nächst-

vorherigen Bitperiode bis zu dem Impuls MIO der jetzigen Bitperiode gespeichert.

Das neue Übertragbit wird in einen bistabilen Kreis A 4 übertragen, in dem es gespeichert wird, bis der Impuls MIO das Übertragen des neuen Übertragbits in den bistabilen Kreis A 5 herbeiführt, wo es während der gesamten nächstfolgenden Bitperiode gespeichert wird, damit es während der Addition des nächstfolgenden Bitpaares zeitgerecht der Addierschaltung 48 zugeführt wird.

Die Eingangsleitung 1 des Binäraddierers 72 kann entweder unmittelbar über ein Gatter 52 oder über einen Umsetzer über ein Gatter 53 an die Eingangsleitung 49 der Addierschaltung 48 angeschlossen sein.

folge zeigt die bistabile Schaltung RF in erregtem Zustand an, daß eine sich aus der Addition der beiden bedeutendsten Dezimaldigits ergebende Endübertragung vorliegt.

Der Rechner ist außerdem mit einem Verschieberegister K mit acht Binärstufen Kl bis K8 versehen. Bei Aufnahme eines Verschiebeimpulses über den Anschluß 4 werden die in den Stufen K 2 bis K 8 gespeicherten Bits jeweils in die Stufen Kl bis Kl ίο verschoben, während die dann in den Eingangsleitungen 5, 6, 1, 8, 9, 10, 11, 12, 13 vorhandenen Bits jeweils in die Stufen Kl, K2, K3, KA, K5, K6, Kl, K8 und nochmals K8 übertragen werden.

Die durch den Impulsverteiler 46 (F i g. 1 b) er-

Somit ist klar, daß im ersteren Fall jedes Dezimal- 15 zeugten Impulse M 4 werden als Verschiebeimpulse digit ohne Änderung in den Addierer eingegeben für das Register K verwendet, das demzufolge wähwird, während im zweiten Fall, da dieses Digit in rend jeder Bitperiode einen Verschiebeimpuls, d. h. Binärverschlüsselung dargestellt ist, das Komplement während jeder Digitperiode acht Verschiebeimpulse, dieses Digits zu 15 in den Addierer eingegeben wird. aufnimmt. Der Inhalt jeder Stufe des Registers K Die Gatter 52 und 53 werden mit Hilfe eines Si- 20 bleibt von dem Impuls M 4 jeder Bitperiode bis zu gnalsSOÜTT gesteuert, das von einem Vorzeichenbit- dem Impuls M 4 der nächstfolgenden Bitperiode un-Verarbeitungskreis erzeugt wird, der nachstehend verändert. Somit ist klar, daß ein der Eingangsnoch näher zu beschreiben ist. leitung 13 des Registers K während einer bestimmten

Die Ausgangsleitung S der Addierschaltung 48 Bitperiode zugeführtes Bit an der Ausgangsleitung 14 kann an die Ausgangsleitung 3 des Addierers ent- 25 des Registers K nach acht Bitperioden, d. h. eine weder über ein Gatter 55 unmittelbar oder über ein Digitperiode später, verfügbar ist, so daß unter diesen Gatter 56 und einen Umsetzer 57 angeschlossen werden, der das Ergänzen der Dezimaldigits auf 15 bewirkt.

Eine bistabile Schaltung 58 wird über ein Gatter 59 30
durch jedes während der Bitperioden Γ6 und Tl an
der Ausgangsleitung S der Addierschaltung 48 auftretende Bit gleich »1« erregt und über einen Umsetzer
61 und ein Gatter 60 durch jedes während der Bitperiode Γ 8 an dieser Ausgangsleitung S auftretende 35 sen bleiben, wird das Register i£ in bezug auf die Bit gleich »0« enterregt. übrigen Register effektiv um eine Digitperiode ver-

Demzufolge zeigt bei Beendigung der Addition von längert. In diesem verlängerten Register X wird die zwei Dezimaldigits während der η-ten Gattungsdigit- aus der Verzögerungsleitung zugleich mit der n-ten periode der Umstand, daß die bistabile Schaltung 58 Dezimalstelle der übrigen Speicherregister, d. h. wähnach der letzten Bitperiode Γ 8 dieser Digitperiode 40 rend der η-ten Digitperiode seit des Entnehmens erregt bleibt, an, daß die Summenziffer größer ist als des den Taktimpulsgenerator 44 startenden Bits BlR, neun und kleiner als sechzehn, so daß ein Dezimal- entnommene Stelle üblicherweise als die «-te Deziübertrag auf die nächstfolgende Dezimalstelle erfol- malstelle· bezeichnet. Demzufolge wird der Inhalt des gen muß. Über ein Gatter 62 wird das das Vorhan- Registers X während jedes Speicherzyklus um eine densein dieses Dezimalübertrags anzeigende Aus- 45 Dezimalstelle verschoben, d. h. in bezug auf die gangssignal der bistabilen Schaltung 58 dem Über- anderen Register um eine Digitperiode verzögert, tragsspeicher A 5 zugeführt, der diesen Dezimalüber- Das Register K kann auf Grund seiner Fähigkeit,

trag in der nächstfolgenden Digitperiode C (n+1) in als Verzögerungsleitung zu wirken, gemäß den auf das Addierwerk 48 eingeben kann. Seite 198 des Werkes »Arithmetic Operations in Digi-

Ein Dezimalübertrag auf die nächstfolgende Dezi- 50 tal Computers« von R. K. Richard, 1955, dargemalstelle muß auch erfolgen, wenn im Verlauf der legten Grundsätzen außerdem als Zähler verwendet Bitperiode Γ 8 der jetzigen Digitperiode C η ein Bi- werden. Im einzelnen ist dieser Zähler, sofern seine närübertragi?&8 durch Addieren der beiden bedeu- Ausgangsleitung 13 und seine Eingangsleitung 14 an tendsten Bits B 8 erzeugt wird, da dieser Binärüber- die Ausgangsleitung 3 bzw. an die Eingangsleitung 1 trag anzeigt, daß die Summenziffer größer ist als 15. 55 des Binäraddierers 72 angeschlossen sind, während Die Übertragung des Dezimalübertrags erfolgt in die- die Eingangsleitung 2 des Addierers kein Signal aufsem Fall mit Hilfe der bistabilen Schaltungen A 4 und nimmt, in der Lage, aufeinanderfolgende Zählimpulse A S in der vorstehend beschriebenen Weise. zu zählen, die der bistabilen Übertragsspeichervor-

Demzufolge bedeutet in allen Fällen der Umstand, richtung A 5 entsprechend dem nachfolgenden Kritedaß die bistabile Schaltung A 5 nach der letzten Bit- 60 rium zugeführt werden. Indem die in dem Register K periode Γ8 dieser Digitperiode Cn erregt ist, daß ein enthaltenen acht Bits als eine Binärzahl mit acht Dezimalübertrag aus dieser Digitperiode Cn auf die Binärstellen angesehen werden, kann der bistabilen nächste Digitperiode C (n+1) erfolgen muß. Schaltung A 5 ein Zählimpuls zugeführt werden, so-

Sofern diese Digitperiode Cn die Digitperiode ist, bald die unbedeutendste Binärstelle über die Ausin der das letzte (und bedeutendste) Dezimaldigit 65 gangsleitung 14 aus dem Register K entnommen wird, der Digits der beiden zu addierenden Zahlen auftritt, Demzufolge sind die Zählimpulse zeitlich um eine wird dieser Dezimalübertrag über ein Gatter 63 in Digitperiode oder ein Mehrfaches von ihr voneineine bistabile Schaltung RF eingespeichert. Demzu- ander getrennt.

Bedingungen das Register if wie ein Verzögerungsleitungsabschnitt mit einer einer Digitperiode entsprechenden Länge wirkt.

Durch Anschließen des Speicherregisters Z und des Verschieberegisters K in einer geschlossenen Schleife, während alle übrigen Register mit ihren Ausgängen zum Bilden einer geschlossenen Schleife an ihre jeweiligen Eingänge unmittelbar angeschlos-

Außerdem kann das Register K als Pufferspeicher zum vorübergehenden Speichern einer Dezimalziffer oder des Adressenteils eines Befehls oder des Funktionsteils eines durch eine Druckeinheit 21 zu drukkenden Befehls wirken.

Beim Übertragen von Daten oder Befehlen aus dem Tastenpult 22 in den Verzögerungsleitungsspeicher LDR kann das Register K außerdem als Parallel-Serien-Umsetzer wirken.

Die Rechenanlage nach der Erfindung besitzt außerdem einen Befehlsspeicher 16 mit acht Binärstufen /1 bis /8 zum Speichern der jeweiligen Bits Bl bis B 8 eines Befehls.

Die die Adressierbits B1 bis B4 dieses Befehls enthaltenden ersten vier Stufen /1 bis /4 speisen einen Adressendecoder 17 mit acht Ausgangsleitungen Fl bis YS, von denen je eine einem der acht adressierbaren Speicherregister entspricht und die erregt sind, wenn die Kombination der vier genannten Bits die Adresse dieses Registers darstellt. Die Adresse ao des Registers M wird durch vier Bits gleich »0« dargestellt, so daß das Register M automatisch adressiert ist, wenn nicht ausdrücklich eine Adresse gegeben wird. Die die Funktionsbits B 5 bis BS des genannten Befehls enthaltenden übrigen vier Stufen/5 bis /8 speisen einen Funktionsdecoder 18 mit einem Satz Ausgänge Fl bis F16, die alle erregt sind, wenn die Kombination der Bits B 5 bis BS eine entsprechende Funktion darstellt.

Außerdem können die Ausgänge der Stufen/1 bis /4 und die Ausgangsleitungen der Stufen/5 bis /8 über das Gatter 19 bzw. das Gatter 20 an die Eingangsleitungen der jeweiligen Stufen K 5 bis KS des Registers K angeschlossen werden, um die in diesen Stufen gespeicherte Adresse bzw. die Funktion auszudrücken.

Ein Schaltungskreis 36 ist vorgesehen, um entsprechend verschiedenen nachstehend näher spezifizierten Mustern die zehn Speicherregister, den Binäraddierer 72, das Verschieberegister K und den Befehlsspeicher 16 wahlweise untereinander zu verbinden zum richtigen Steuern der Übertragung von Daten und Befehlen in die und aus den verschiedenen Teilen der Rechenanlage. Der Schaltungskreis 36 besteht aus einer Dioden-Matrix oder einer Transistor-NOR-Glieder-Matrix oder einer keine Speichereigenschaften aufweisenden gleichwertigen Schaltvorrichtung.

Außerdem wird durch den Schaltungskreis 36 die Auswahl der Speicherregister entsprechend der durch den Decoder 17 angezeigten vorliegenden Adresse vorgenommen.

Das Tastenpult 22 zum Eingeben der Daten und der Befehle und zur Steuerung der verschiedenen Funktionen des Rechners enthält ein Zahlentastenfeld 65 mit zehn Zifferntasten 0 bis 9, die dazu dienen, über das Pufferregister K Zahlen in das Speicherregister M einzuspeichern, wobei gemäß einer bevorzugten Ausführungsform das Register M das von dem Tastenfeld aus einzig zugängliche Speicherregister ist. Das Tastenpult 22 enthält außerdem ein Adressentastenfeld 68, das mit Tasten versehen ist, die je die Wahl eines entsprechenden Registers des Verzögerungsleitungsspeichers LDR steuern.

Das Tastenpult 22 enthält außerdem ein Funktionstastenfeld 69 mit Tasten, die je dem Funktionsteil eines der Befehle entsprechen, die der Rechner ausführen kann.

Die drei Tastenfelder 65, 68 und 69 steuern eine mechanische Decodereinrichtung, die aus Codierstäben besteht, die mit elektrischen Schaltern zusammenwirken, um an vier Leitungen Hl, H2, H3, H4 vier Binärsignale zu erzeugen, die entweder die vier Bits einer auf dem Tastenfeld 65 eingestellten Dezimalziffer oder die vier Bits einer auf dem Tastenfeld 68 eingestellten Adresse oder die vier Bits einer auf dem Tastenfeld 69 eingestellten Funktion darstellen, wobei die Decodereinrichtung außerdem eine Ausgangsleitung Gl oder G 2 oder G 3 erregen kann, um anzuzeigen, ob das Tastenfeld 65 oder das Tastenfeld 68 bzw. das Tastenfeld 69 benötigt worden ist.

Eine Kommataste 67 und eine Taste 66 für ein negatives algebraisches Vorzeichen erzeugen bei ihrer Betätigung unmittelbar ein Binärsignal in der Leitung V bzw. SN.

Einige der von der Rechenanlage nach der Erfindung ausführbaren Befehle sind nachstehend aufgeführt, wobei der Buchstabe Y das entsprechend der in dem Zeitfolgeumformer 16 festgehaltenen Adresse gewählte Register bedeutet:

Fl = Addition: Übertragen der in dem gewählten Register Y gespeicherten Zahl in das Register M, dann Addieren des Inhalts des Registers M zu dem Inhalt des Registers JV und Speichern des Ergebnisses in dem Register JV, d. h. symbolisch: Y-M; (N+M)—N;

F2 — Subtraktion: Entsprechend Y—M;

(N-M)-N;

F3 = Multiplikation: Y-M; (N ■ M)-N; F4 - Division: Y-M; (N: M)-N;

FS — Übertragen aus M; Übertragen des Inhalts des Registers M in das gewählte Register, d. h. N-Y;

F 6 = Übertragen in JV: Übertragen des Inhalts des gewählten Registers in das Register JV, d. h. Y-N;

FT- Austausch: Übertragen des Inhalts des gewählten Registers JV und umgekehrt, d. h. Y-N; N-Y;

FS = Drucken: Ausdrucken des Inhalts des gewählten Registers Y;

F9 = Drucken und Löschen: Ausdrucken des Inhalts des gewählten Registers Y und Löschen des Inhalts;

FlO = Programmstop: Anhalten der automatischen Ausführung des Programms und warten, bis der Bedienende Daten in das Tastenfeld eingibt; diese Daten in das gewählte Register Y einspeichern (danach kann entweder die automatische Programmausführung oder der Handbetrieb fortgesetzt werden);

FIl = Auszug aus dem Register/ eines der ersten durch die in dem vorliegenden Befehl enthaltenen Adresse spezifizierten ersten acht Zeichen und Übertragen dieses Zeichens in das Register M;

Sprung auf den in dem vorliegenden Befehl spezifizierten Programmbefehl, unbedingt;

F13 = Sprung, bedingt.

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Die Rechenanlage nach der Erfindung läßt sich wahlweise so einstellen, daß sie nach drei Arten, und zwar »von Hand«, »automatisch« und »Programmeinspeicherung« in Abhängigkeit davon, ob ein Schalter 23 mit drei Stellungen ein Signal PM, PA oder IP erzeugt, arbeitet.

Alle vorerwähnten Befehle können bei automatischem Betrieb ausgeführt werden, und die ersten neun Befehle können auch bei Handbetrieb ausgeführt werden.

Während des Programmeinspeicherungsbetriebes, bei dem das Signal IP auftritt, sind das Adressentastenfeld 68 und das Funktionstastenfeld 69 betätigbar zum Eingeben der Programmbefehle in die Regi-

der Rechner und wartet auf einen durch den Bedienenden über das Tastenfeld eingegebenen neuen Befehl.
Wie vorstehend erwähnt, wird das zum Aufnehmen der Daten über das Tastenfeld spezialisierte Register M, sofern keine Adressentaste betätigt wird, automatisch adressiert. Demzufolge kann der Bedienende, wenn er über das Tastenfeld einen der den vier arithmetischen Grundoperationen entsprechenden Befehl Fl, F2, F3, FA eingibt, wählen, das Adressentastenfeld nicht zu betätigen, sondern an Stelle dessen eine Zahl über das Zahlentastenfeld einzugeben. In diesem Fall wird die betreffende Operation nach der eingegebenen Zahl ausgeführt.

ster/ und / über das Pufferregister K. Zu diesem 15 Demzufolge kann während des Handbetriebes jede

blbi d i d i

Zweck können die Ausgänge Hl bis HA der Tastenfeld-Decodereinrichtung über das Gatter 24 jeweils an die Eingänge 8 bis 11 des Registers K angeschlossen werden. Während dieser Zeit ist das Tastenfeld 65 unwirksam (außer Betrieb).

Während des automatischen Betriebes, bei dem das vorher in den Speicher LDR eingespeicherte Programm ausgeführt wird, sind das Adressentastenfeld und das Funktionstastenfeld unwirksam.

beliebige der in dem Funktionstastenfeld 69 niedergedrückten Tasten entsprechende arithmetische Operation, entweder nach einer vorher über das Zahlentastenfeld 65 in das Register M eingegebenen Zahl oder nach einer in einem mit Hilfe des Adressentastenfeldes 68 gewählten Register gespeicherten Zahl ausgeführt werden.

Außerdem hat sich gezeigt, daß während des automatischen Betriebes die in den Befehlen spezifizierten Der automatische Betrieb besteht aus einer Folge 35 Funktionen nach den vorher in den Speicher eingevon Befehl-Substituierphasen und Befehl-Ausführ- speicherten Daten ausgeführt werden. Vor dem Einphasen. Im einzelnen wird während einer Substituier- drücken des Schaltknopfes AUT zum Starten der phase ein Befehl aus dem Programmregister /, / ex- automatischen Programmausführung kann der Bedietrahiert und in den Speicher 16 übertragen. Auf diese nende, nachdem er die Rechenlage auf Handbetrieb Phase folgt automatisch eine Ausführungsphase, in 30 eingestellt hat, jedes dieser Ausgangsdaten eingeben, der der Rechner unter Steuerung durch den gespeicherten Befehl diesen Befehl ausführt. Auf diese Ausführungsphase folgt automatisch eine Substituierphase für den nächstfolgenden Befehl, der extrahiert

und an Stelle des vorherigen Befehls gespeichert wird 35 die dem Übertragungsbefehl FS entsprechende Funkusw. Solange in dem Speicher 16 ein Befehl gespei- tionstaste niederdrückt,
chert wird, bleibt das durch den Adressenteil des
Befehls angegebene Zahlenregister fortlaufend gewählt, wobei die Decodereinrichtung 18 stetig das
dem Funktionsteil des Befehls entsprechende Funk- 40
tionssignal erzeugt. Während des automatischen Betriebes ist normalerweise auch das Zahlentastenfeld
außer Betrieb, da die Rechenanlage nach den vorher
in den Speicher eingespeicherten Daten arbeitet. Die-

indem er zunächst die Daten über das Zahlentastenfeld in das Register M eingibt, dann die Adressentaste niederdrückt, die dem Register entspricht, in dem die Daten gespeichert werden sollen, und dann

Die Rechenanlage nach der Erfindung enthält außerdem eine Gruppe bistabiler Schaltungen, die in F i g. 1 b mit Hilfe eines Kästchens 25 kollektiv und F i g. 6 im einzelnen dargestellt sind. Diese bistabilen Schaltungen werden unter anderem zum Speichern einiger innerer Zustände des Rechners verwendet, wobei die diese Zustände darstellenden Signale dieser bistabilen Schaltungen in dem Block-

ses Tastenfeld wird nur dann betätigt, wenn der zur 45 diagramm nach F i g. 1 kollektiv mit A bezeichnet Zeit gespeicherte Programmbefehl der Haltebefehl sind.

FlO ist. Es ist klar, daß dieser Befehl die Verarbei- Im einzelnen wird die bistabile Schaltung >4 O wäh-

tung von mehr Daten zuläßt als der Speicher der rend jedes Speicherzyklus beim Entnehmen der ein Rechenanlage enthalten kann. Digitanzeigebitß2 gleich »1« speichernden ersten

Beim Handbetrieb können das Zahlentastenfeld, 50 Binärstelle T 2 aus dem Register M erregt, worauf sie das Adressentastenfeld und das Funktionstastenfeld beim Entnehmen der ein Digitanzeigebit52 gleich alle wirksam, d. h. in Betrieb sein. Im einzelnen kön- »0« speichernden ersten Binärstelle Γ2 enterregt nen gemäß dieser Betriebsart das Adressentastenfeld wird, so daß die bistabile Schaltung A 0 während des und das Funktionstastenfeld von dem Bedienenden gesamten, beim Entnehmen der in dem Register M dazu verwendet werden, um zu bewirken, daß der 55 gespeicherten Zahl verstreichenden Zeitintervalls er-Rechner eine Folge von Operationen entsprechend regt bleibt. Mit anderen Worten zeigt die bistabile einer beliebigen, während des automatischen Betrie- Schaltung A 0 in jedem Speicherzyklus die Länge und bes ausgeführten Folge ausführt. Zu diesem Zweck die Lage der in dem Register M gespeicherten Zahl gibt der Bedienende über das Tastenfeld eine Adresse an. Es sei bemerkt, daß gemäß einem Merkmal der und eine Funktion ein, die demzufolge genau wie 60 Erfindung diese Länge und diese Lage völlig veränwährend einer Befehl-Substituierphase bei automati- derbar sind.

schem Betrieb über das Gatter 70 bzw. 71 in dem Die bistabilen Schaltungen A1 und A 2 sind in der

Speicher 16 festgehalten werden. Darüber hinaus wird Lage, eine entsprechende Anzeige der Länge und der durch dieses Eingeben in das Tastenfeld eine Befehl- Lage der in dem Register N bzw. Y gespeicherten Ausführphase eingeleitet, um diesen eingegebenen 65 Zahl zu geben, wobei Y das zur Zeit adressierte und

Befehl in einer der Ausführungsphase des automatischen Betriebes entsprechenden Weise auszuführen.
Nach Beendigung dieser Befehl-Ausführphase stoppt

gewählte Register bezeichnet. Zu diesem Zweck werden die bistabilen Schaltungen A1 und A 2 durch den Ausgang LN des Registers N bzw. durch den Aus-

gang L des gewählten Registers Y gesteuert. Die Ausgänge der bistabilen Schaltungen A O und A1 werden so kombiniert, daß sie ein Signal A 01 erzeugen, das während jedes Speicherzyklus von der Entnahmezeit des ersten Dezimaldigits aus den Dezimaldigits der Zahlen M und N bis zur Entnahmezeit des zuletzt auftretenden Dezimaldigits dieser Dezimaldigits andauert.

Die bistabile Schaltung A3 wird normalerweise zum unterscheidenden Anzeigen einer bestimmten Digitperiode verwendet, während der eine bestimmte Operation durchgeführt werden soll, wobei diese Anzeige insofern erzielt wird, als die bistabile Schaltung während der genannten Digitperiode erregt und während der anderen Digitperioden enterregt bleibt.

Die bistabile Schaltung Al wird normalerweise zum unterscheidenden Anzeigen eines bestimmten Speicherzyklus oder eines Teiles davon während des Betriebes der Eingangs- und Ausgangseinheiten der Rechenanlage verwendet.

Die bistabilen SchaltungenA6, AS, A9 werden zum Anzeigen von bestimmten Zuständen während der Ausführung bestimmter Befehle verwendet.

Die Funktion anderer bistabiler Schaltungen der Gruppe 25 wird später beschrieben.

Die Rechenanlage nach der Erfindung ist außerdem mit einer Folgesteuereinheit 26 mit einer Gruppe bistabiler Zustand-Anzeigeschaltungen Pl bis Pn versehen, die einzeln erregt werden, so daß sich der Rechner jederzeit in einem bestimmten, einer der zur Zeit erregten bistabilen Schaltungen Pl bis Pn entsprechenden Zustand befindet. Bei seinem Betrieb geht der Rechner durch eine Folge von Zuständen, wobei er in jedem Zustand bestimmte Grundoperationen ausführt. Die Folge dieser Zustände wird gemaß einem mit Hilfe einer logischen Schaltung 27 hergestellten Kriteriums bestimmt. Im einzelnen bestimmt diese Schaltung 27 auf Grund des durch die bistabilen Schaltungen Pl bis Pn über die Leitung P angezeigten augenblicklichen Zustandes der Rechenanlage, des zur Zeit in dem Speicher 16 gespeicherten und durch die Decodereinrichtung 18 über die Leitung F angezeigten Befehls und der durch die Gruppe von bistabilen Zustand-Festhalte-Schaltungen 25 über die Leitung A angezeigten augenblicklichen inneren Zustände der Rechenanlage, welcher Zustand folgen muß, und gibt eine Anzeige dieser Entscheidung durch Erregen des diesem Zustand entsprechenden Ausgangs 28. Darauf erzeugt eine Taktgeberschaltimg 29 einen Zustandswechsel-Taktimpuls MG, so daß eine der bistabilen Schaltungen P1 bis Pn entsprechend dem nächstfolgenden Zustand über das dem Ausgang 28 entsprechende Gatter 30 erregt wird, während alle verbleibenden bistabilen Zustands-Anzeigeschaltungen der Gruppe Pl bis Pn enterregt sind.

Eingeben einer Zahl in den Speicher
über das Tastenfeld

Auf den Zustand P 21 folgt der Zustand PO, in welchem die Daten über das Tastenfeld in den Speicher eingegeben werden können.

In dem Zustand PO verbindet der Schaltungskreis 36 das Speicherregister M ständig mit dem Verschieberegister K zum Bilden einer geschlossenen Schleife, so daß das Register M um eine Digitperiode verlängert wird. Währenddessen sind alle verbleibenden Register mit ihrem Ausgang unmittelbar an ihren jeweiligen Eingang angeschlossen, um eine geschlossene Schleife zu bilden, so daß ihr Inhalt fortlaufend wiedergewonnen wird, damit er während der nachfolgenden Speicherzyklen unverändert bleibt. Auch die Markierungsbits B1 dieser verbleibenden Register werden über den Steuerkreis 37 fortlaufend wiedergewonnen, so daß der gesamte Inhalt aller Register außer dem Register M während des Zustandes PO unverändert bleibt.

Das Taktsteuersignal MG, das das Umschalten des Rechners aus dem Zustand P 21 in den Zustand PO herbeiführt, stellt die bistabile Schaltung A 40 auf ihren Ausgangszustand zurück. Der Bedienende betätigt entweder die Minuszeichentaste 66 oder keine Taste in Abhängigkeit davon, ob die einzugebende Zahl negativ oder positiv ist. Im ersteren Fall bewirkt das durch die betätigte Taste erzeugte Signal SN, daß über ein Gatter 76 ein Negativzeichen-Bit j33 = »1« in die dritte Binärstelle aller Dezimalstellen des Registers M eingeschrieben wird. Darauf betätigt der Bedienende die der einzugebenden ersten Dezimalziffer entsprechende Zifferntaste. Dadurch erzeugen die dem Tastenfeld 22 zugeordneten elektrischen Kontakte die vier diese Dezimalziffer darstellenden Binärsignale Hl, H 2, H 3, H 4 und ein Signal Gl, das anzeigt, daß diese vier Signale zu einem über das Zahlentastenfeld 65 eingegebenen Zahlenzeichen gehören. Die Dauer dieses durch das Tastenfeld erzeugten gesamten Signals beträgt mehr als ein Speicherzyklus.

Der Anfang (die Vorderkante) des Signals Gl erregt die bistabile Schaltung A 7. Zu einem entweder vor oder hinter dieser Vorderkante auftretenden Zeitpunkt startet das in der Verzögerungsleitung umlaufende Synchronisierungsbitßlif? den Taktimpulsgenerator 44. Während des ersten durch den Generator 44 nach dem Erregen der bistabilen Vorrichtung A 7 erzeugten Taktimpulses Tl bewirkt der Impuls M 4 durch öffnen des Gatters 24, daß die Bits Hl, Hl, H3, H4 und Gl von dem Tastenpult 22 aus in die jeweiligen Stufen K4, K5, K6, K7 und Kl des Registers K übertragen werden. Da das Niederdrücken der Taste in dem Tastenpult 22 nicht mit dem Taktimpulsgenerator 44 synchronisiert ist, kann dieser erste Taktimpuls Tl mit der ersten Bitperiode irgendeiner Digitperiode C (n+1) der zweiundzwanzig Digitperioden des derzeitigen Speicherzyklus zusammenfallen. Demzufolge enthalten bei Beginn dieses Taktimpulses Tl die Stufen Kl bis KS des Registers K die jeweiligen Binärstellen Bl bis BS η-ten Dezimalstelle des Registers M. Bei dem Impuls M 4 dieser Bitperiode Tl werden die Bits der Binärstellen B 2 bis BS der η-ten Dezimalstelle und das Bit der ersten Binärstelle B1 der nächstfolgenden Dezimalstelle C (n = 1) in die jeweiligen Stufen Kl bis KS des Registers K übertragen. Bei dem gleichen Impuls M4 werden die Bits H1, Hl, H3, H4 und Gl aus dem Tastenpult 22 in das Register if eingegeben. Dadurch werden diese Bits in die Binärstellen B5, B6, Bl, BS bzw. Bl der η-ten Dezimalstelle Cn des Registers M eingeschrieben, von denen die vier erstgenannten Bits die eingegebene Ziffer darstellen und das fünfte Bit ein Ziffern-Anzeigebit ist. Wie vorstehend erklärt, ist die Binärstelle B 3 bereits durch ein Vorzeichenbit besetzt worden.

Demzufolge ist klar, daß das über das Tastenfeld eingegebene erste Digit ziellos in eine bestimmte n-te Dezimalstelle eingegeben wird, die die erste Dezi-

15 16

malstelle ist, die nach der Betätigung der entspre- Digit besetzten Stelle, aufgezeichneten Markierungschenden Taste zuerst den Lesewandler 38 und den bitBlM = »1« wird die bistabile Schaltung.43 er-Schreibwandler 40 erreicht. regt. Die bistabile Schaltung A 3 wird danach durch

Außerdem wird bei diesem Impuls M 4 der ersten den nächstfolgenden Taktimpuls Π enterregt, so daß Bitperiode Pl der Digitperiode C (n+1) der Aus- 5 sie nur während der «-ten Digitperiode erregt bleibt, gang SM des Markierungsbit-Steuerkreises 37 erregt, die beim Entnehmen dieses Markierungsbits B IM da der Ausgang des Gatters 78 erregt ist. Demzufolge =»1« aus der Verzögerungsleitung LDR beginnt, wird ein Markierungsbit B IM = 1 in die erste Bi- Es sei bemerkt, daß beim Entnehmen dieses Bits närstelle dieser «-ten Dezimalstelle des Registers M BlM = »1«, das am Anfang der «-ten Dezimalstelle unmittelbar vor der aus dem Tastenfeld eingegebenen io des Registers M liegt, sich die (n— l)-te Dezimal-Ziffer eingeschrieben. Darüber hinaus erregt der stelle gerade wieder in das Register M, d. h. am Be-Taktimpuls Tl die bistabile Schaltung A 3, die da- ginn der Verzögerungsleitung eingeschrieben worden nach durch den nächstfolgenden Impuls Tl ent- ist.

erregt wird und somit also nur während dieser Beim Entnehmen dieses Markierungsbits SlM

(«+l)-ten Digitperiode erregt bleibt, um die Digit- 15 führt der Impuls M4 durch Öffnen des Gatters 24 periode anzuzeigen, während der die auf dem Tasten- das Übertragen der Binärsignale Hl, H2, HZ, HA feld eingestellte Ziffer in das Register M eingegeben und Gl von dem Zahlentastenfeld 65 in die Stufen wird. KA, KS, K6, Kl bzw. Kl des Registers K herbei.

Der Taktimpuls TI der Digitperiode C (n+1) ent- Außerdem wird in dem Markierungsbit-Steuerkreis

erregt die bistabile Schaltung A 7, um zu verhindern, ao 37 das aus der «-ten Dezimalstelle des Registers M daß das Digit im nächstfolgenden Zyklus nochmals entnommene Bit SlM = »1« über das durch die biin das Register M eingegeben wird, so daß dieses stabile Schaltung A 3 geöffnete Gatter unmittelbar Digit trotz der Tatsache, daß die entsprechende Taste auf den Ausgang SM übertragen, statt schrittweise während mehr als einem Speicherzyklus nieder- durch das Register K geführt zu werden, gedrückt gehalten wird, nur einmal in das Register M 25 Demzufolge ist klar, daß das Markierungsbit B IM eingegeben wird. Somit ist also klar, daß die Auf- = »1« in der (n— l)-ten Dezimalstelle aufgezeichnet gäbe der bistabilen Schaltung A 7 in diesem Fall wird und daß das zweite auf dem Tastenfeld eingedarin besteht, beim Eingeben einer Ziffer über das stellte Digit ebenfalls in diese («—l)-te Stelle, d.h. Tastenfeld den ersten Speicherzyklus von den nach- in die Stelle eingeschrieben wird, die der Stelle, in folgenden Speicherzyklen zu unterscheiden. Außer- 30 die das erste Digit eingegeben worden ist, vorangeht, dem erregt derselbe Taktimpuls Γ2 die bistabile Somit ist also klar, daß das Markierungsbit SlM

Schaltung A 40, die also auch während des Einstel- „ = »1« aus der η-ten Dezimalstelle in die («—l)-te lens der nächsten Ziffern auf dem Tastenfeld erregt Dezimalstelle verschoben wird, so daß es jederzeit bleibt, um die zuerst eingestellten Digits von den __ bei Beginn des. zuletzt eingegebenen Digits wieder an nachfolgenden zu unterscheiden. Dies geschieht des- 35 seine Stelle gebracht werden kann, halb, weil das erste eingegebene Digit ziellos in eine Die bistabile Schaltung A 7 wird durch den nach

Dezimalstelle des Registers M eingeschrieben wird, dem Entnehmen des ersten Markierungsbits SlM während die nachfolgenden Digits entsprechend einer auftretenden ersten Taktimpuls Γ2 enterregt. Davorgeschriebenen Folge in die aufeinanderfolgenden durch wird während der nachfolgenden Speicher-Dezimalstellen des Registers M eingeschrieben wer- 40 Zyklen die Wiederholung des Übertragungsvorganden müssen. Der Zweck der bistabilen Schaltung^ 40 ges von dem Tastenfeld in das Register K für das auf liegt in der Bestimmung dieses Unterschiedes bei dem Tastenfeld eingestellte Digit verhindert, und die dem Digiteingebevorgang. Dieses erste eingegebene ersten und zweiten Digits laufen einschließlich des Digit läuft während der nachfolgenden Speicherzyk- derzeitig dem zweiten Digit zugeordneten Markielen in dem Register M und dem Register .K um, die, 45 rungsbitsSlM = »1« in der durch die Register K wie vorstehend erläutert, zu einer geschlossenen und M gebildeten geschlossenen Schleife um. Schleife miteinander verbunden sind. In dem Mar- Entsprechend werden die nachfolgenden Digits der

kierungsbit-Steuerkreis 37 wird bewirkt, daß auch die Zahl auf dem Tastenfeld eingestellt und in das Re-MarkierungsbitsSlM durch das Verschieberegister gisterM eingegeben. Im allgemeinen wird jedes neugestuft werden, da sie von dem Ausgang LM des Re- 50 eingegebene Digit in die der Stelle des zuletzt eingisters M auf den Eingang 13 des Registers K über- gegebenen Digits vorangehende Dezimalstelle eintragen werden, weil an Stelle des Gatters 80 das Gat- geschrieben, unter Berücksichtigung der Tatsache, ter79 geöffnet ist, so daß dieses Bit SlM = »1« in daß die Digits, beginnend mit dem bedeutendsten, der durch die erste eingegebene Ziffer besetzten «-ten eingegeben und, beginnend mit dem unbedeutendsten, Dezimalstelle aufgezeichnet bleibt, während das in 55 aus der Verzögerungsleitung entnommen und verder ersten Binärstelle der verbleibenden Dezimalstel- arbeitet werden.

len des Registers M aufgezeichnete Markierungsbit Außerdem wird jedesmal, wenn ein neues Digit

BlM = »0« bleibt. über das Tastenfeld eingegeben wird, das Markie-

Darauf wird das zweite Dezimaldigit der einzu- rungsbitSlM = »1« von dem zuletzt eingegebenen gebenden Zahl auf dem Tastenfeld eingestellt, die 60 Digit zu dem neu eingegebenen Digit verschoben, dafolglich die das Digit darstellenden Binärsignale #1, mit es möglich ist, die das zuletzt eingegebene Digit H2, H3, HA und das Signal Gl erzeugt. Wie vor- enthaltende Dezimalstelle folglich zu erkennen, stehend erörtert, haben diese Signale eine Dauer, die Es leuchtet ein, daß man in dieser Phase des Be-

mehr als einen Speicherzyklus beträgt. triebes der Rechenanlage infolge der Verwendung der

Wie bei dem ersten eingegebenen Digit erregt der 65 verschiebbaren Markierungsbits auf jegliche Digit-Anfang des Signals Gl die bistabile Schaltung A 7. zählvorrichtung verzichten kann. Beim Entnehmen des in der «-ten Dezimalstelle des Auch leuchtet ein, daß der Bedienende im Gegen-

Registers M, d. h. der durch das zuerst eingegebene satz zu den bisher bekannten Rechenanlagen auf

dem Tastenfeld jede beliebige Zahl einstellen kann, ohne sich um ihr Ausrichten zu kümmern.

Zum Eingeben des Kommas betätigt der Bedienende nach dem Eingeben des Ganzzahlendigits die Taste 67, so daß ein Signal V mit einer Dauer von einigen Speicherzyklen erzeugt wird. Da das Digitanzeigesignal Gl nicht vorhanden ist, ist die bistabile Schaltung^ 7 und folglich auch die bistabile Schaltung A 3 nicht erregt, so daß das das Tastenfeld mit

G 3 durch den Steuerkreis 29 verhindert. In dem nächstfolgenden Zustand führt die Rechenanlage den auf dem Tastenfeld eingestellten Befehl aus.

durchgeführt.

Zum Durchführen einer Addition werden während eines ersten Speicherzyklus, in dem sich der Rechner

Addition und Subtraktion

Die Addition und die Subtraktion von zwei in dem Register M bzw. JV gespeicherten Zahlen werden nach folgenden Regeln durchgeführt. Eine wirkliche Addition wird durchgeführt, wenn entweder die

dem Register K verbindende Gatter 24 geschlossen io Vorzeichen der Zahlen M und JV gleich sind (bistabile bleibt und die Vorrichtung zum Verschieben des Schaltung A 8 ist erregt) und der derzeitig festgehal-Markierungsbits J31M = »1« auf das nächstfolgende tene Befehl Fl (Addition) ist oder wenn die Vor-Dezimaldigit unwirksam ist. zeichen der Zahlen JV und M unterschiedlich sind

Beim Entnehmen des dem Ganzzahlendigit zu- (bistabile Schaltung A 8 ist enterregt) und der dergeordneten Bits BlM =»1«, das jetzt das zuletzt 15 zeitig festgehaltene Befehl Fl (Subtraktion) ist. In eingegebene Digit ist, aus dem Speicher LDR wird den anderen Fällen wird effektiv eine Subtraktion eine bistabile Schaltung A 80 erregt. Die bistabile
Schaltung A 80 wird danach durch den nächstfolgenden Taktimpuls 71 enterregt, so daß bei Annahme,
daß dieses Digit in eine bestimmte Dezimalstelle Cm 20 in dem Zustand P 5 befindet, die beiden Zahlen JV des Registers M eingegeben worden ist, diese bistabile und M digitweise zusammenaddiert, wobei auf die Schaltung während der gesamten Digitperiode Cm nächsthöhere Dezimalstelle ein Dezimalübertrag erregt bleibt. Demzufolge wird während der vierten übertragen wird, wenn das Summendigit entweder Bitperiode Γ4 dieser Digitperiode Cm ein Komma- größer ist als 15 oder zwischen 10 und 15 liegt, woanzeigebit B 4 = »1« über ein Gatter 81 in die Stufe 25 bei der erste Umstand durch das Vorhandensein K 8 des Registers K eingegeben. Dieses Komma- eines durch das Addieren der bedeutendsten Bits B 8 anzeigebit wird also in die durch das Ganzzahlen- erzeugten Binärendübertrags R 8 und der zweite Umdigit besetzte Binärstelle T 4 der Dezimalstelle ein- stand durch die Erregung der bistabilen Schaltung geschrieben. 58 angezeigt wird. Zu diesem Zweck ist der Ausgang

Vorstehend ist also erklärt worden, wie eine Zahl 30 der bistabilen Schaltung 58 während der Ausführung aus dem Tastenfeld 65 in das Register M des Spei- einer Addition mit der Summierschaltung 48 über cliers LDR eingegeben wird. ein Gatter 62 verbunden. Das durch das Zusammen-

Sofern der Bedienende in diesem Zustand PO an addieren von zwei Zahlen in der vorstehend erörter-Stelle einer Zahl auf dem Tastenfeld 65 eine Adresse ten Weise erzielte Ergebnis ist insofern nicht richtig, auf dem Tastenfeld einstellt, so daß an Stelle des Si- 35 als einige Digits des Ergebnisses größer als 9 sein gnals Gl das Signal G 2 erzeugt wird, werden die in können und somit in dem binärverschlüsselten Dezidiesem Fall diese Adresse darstellenden vier Bits malcode keine Bedeutung haben, so daß eine Grund- Hl, Hl, H 3, H 4 über das Gatter 70 in die jewei- zahlkorrektur von dem Binärcode zu dem Binärligen Stufen II, 12, 13, /4 des Befehlsspeichers 16 Dezimal-Code vorgenommen werden muß. Zu dieübertragen. Somit nimmt der Rechner über die De- 40 sem Zweck wird während des einzigen Speichercodereinrichtung 17 die Adresse Yl bis 78 des ge- zyklus, in dem sich der Rechner in dem dem Errechwählten Registers auf. nen der unkorrigierten Summe zugeteilten Zustand

Bei Handbetrieb folgt im Zustand PO auf das Ein- P 5 befindet, in jeder Dezimalstelle ein Markierungsgeben einer Zahl und die Auswahl eines Registers bit BlM aufgezeichnet, um die Art der an dem entstets das Eingeben einer Funktion über das Funk- 45 sprechenden Summendigit vorzunehmenden Grundtionstastenfeld 69. Die Betätigung des Tastenfeldes zahlkorrektur anzuzeigen, wobei im Verlauf eines 69 erzeugt ein Signal G 3, so daß die in diesem Fall nachfolgenden Speicherzyklus (in dem sich der Rechdie auf dem Tastenfeld eingestellte Funktion darstel- ner in dem Zustand P 6 befindet) diese Summe entlenden vier Bits Hl, Hl, H3, HA über ein Gatter 71 sprechend den durch die Markierungsbits gegebenen in die jeweiligen Stufen/5, 16, 11, /8 des Speichers 50 Anzeigen Digit für Digit korrigiert wird.
16 übertragen werden, so daß über die Decoderein- Im einzelnen wird bei der Addition während des

richtung 19 dem Rechner die auf dem Tastenfeld zweiten Speicherzyklus, in dem sich der Rechner in eingestellte Funktion Fl bis F16 angezeigt wird. dem Zustand P 6 befindet, jedes Digit der Summe von Außerdem erregt der Anfang des Signals G 3 ohne dem Binärcode auf den Binär-Dezimal-Code durch Rücksicht auf die Funktion eine bistabile Schaltung 55 Zuaddieren des Fülldigits + 6 zu jedem Digit des Er- A 6, so daß in dem Zustandswechsel-Taktsteuerkreis gebnisses, das in dem ersten Speicherzyklus (bei Er-29 die Vorderkante des bei Beginn des nächstfol- rechnen der unkorrigierten Summe) einen Dezimalgenden Speicherzyklus beim Anlaufen des Takt- übertrag erzeugt hatte, korrigiert,
impulsgenerators 44 erzeugten Signals A10 über ein Demzufolge wird die Addition innerhalb von zwei

Gatter 83 ein Taktsteuersignal MG erzeugt, das be- 60 Speicherzyklen durchgeführt, in welchen sich der wirkt, daß der Rechner auf den nächstfolgenden Zu- Rechner in dem Zustand P 5 bzw. P 6 befindet,
stand umschaltet, der entsprechend dem besonderen Zum Durchführen der Subtraktion während des

auf dem Tastenfeld eingestellten und in dem Befehls- ersten Speicherzyklus, in welchem sich der Rechner speicher 16 festgehaltenen derzeitigen Befehl be- in dem Zustand P 5 befindet, werden die Zahlen M stimmt wird. Dasselbe Signal MG enterregt die bista- 65 und JV zusammenaddiert, nachdem jedes Dezimalbile Schaltung A 6, die somit das unnötige Erzeugen digit der Zahl JV auf 15 ergänzt worden ist. Während weiterer Zustandswechsel-Taktsteuersignale MG in dieses Zyklus wird nur dann ein Dezimalübertrag den folgenden Speicherzyklen während des Signals von einer Stelle auf die nächsthöhere Stelle über-

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tragen, wenn das Summendigit für die erstgenannte ständig mit den beiden Eingängen 1 bzw. 2 des Stelle größer ist als 15 (dieser Umstand wird durch Binäraddierers 72, den Ausgang 3 des Addierers mit das Vorhandensein eines Binärendübertrags R 8 der dem Eingang 13 des Registers K und den Ausgang 14 höchsten Binärstelle Γ 8 dieser Stelle angezeigt), wo- des Registers K mit dem Eingang SN des Registers N. bei, sofern dieses Summendigit zwischen 10 und 15 5 Außerdem ist der Ausgang aller Speicherregister, mit liegt, kein Dezimalübertrag übertragen wird. Zu die- Ausnahme des Registers N, an den jeweiligen Einsem Zweck wird das Gatter 62 geschlossen gehalten, gang angeschlossen. Deshalb wird in diesem, einen um zu vermeiden, daß der Ausgang der bistabilen einzigen Speicherzyklus dauernden Zustand der Übertraganzeige-Schaltung 58 an die Summierschal- Inhalt des Registers M, ohne zerstört zu werden, zu tung 48 angeschlossen wird. Das Fehlen eines sich io dem Inhalt des Registers N hinzugezählt, wobei der aus der Addition der beiden bedeutendsten Dezimal- letztgenannte Inhalt in Abhängigkeit davon, ob das digits der Zahlen M bzw. N ergebenden Dezimal- Signal 50 TT oder ADD vorhanden ist, über die endübertrags RF zeigt in diesem Zustand an, daß Komplementiereinrichtung 34 Digit für Digit auf 15 die Zahl M kleiner ist als die ZahliV, während das ergänzt worden ist, wobei das Ergebnis über das Vorhandensein dieses Endübertrags anzeigt, daß die 15 Gatter 55 in das Register N eingeschrieben wird, Zahl N kleiner ist als die Zahl M. während der Inhalt aller anderen Register wieder-

Im ersteren Fall wird während des nachfolgenden gewonnen wird, damit er unverändert bleibt. Speicherzyklus (in dem sich der Rechner in dem Zu- Genauer ausgedrückt, besteht die Verbindung

stand P 6 befindet) die Grundzahlkorrektur durch- zwischen den Eingängen 1 und 2 des Addierers und geführt, indem entweder das Fülldigit +6 oder +0 20 den Ausgängen LM und LiV der Register M und N jedem Digit der unkorrigierten Summe in Abhängig- nur während der Bitperioden T5, Γ6, Tl und T8 keit davon, ob in dem Zustand P 5 beim Addieren jeder Digitperiode.

der beiden bedeutendsten Bits B8 der entsprechen- Während der verbleibenden Bitperioden Tl, T2,

den Dezimalstelle ein Binärübertrag R 8 erzeugt wor- T3 und TA verbindet der Schaltungskreis 36 den den ist oder nicht, zugezählt wird. Außerdem wird in 35 Ausgang des Registers iV unmittelbar mit dem Eindem Zustand P 6 jedes Digit der Summe bei semer gang des Registers K zum Umgehen des Addierers Korrektur erneut auf 15 ergänzt, so daß die Abzieh- 72, so daß die Bits Bl, B 2, B 3, B 4 jeder Dezimaloperation innerhalb der beiden Speicherzyklen zu stelle, die in dieser Phase unverändert zu haltende Ende geführt wird. Wenn dagegen die Zahl iV kleiner Markierungsbits sind, wiedergewonnen werden, ist als die Zahl M (dieser Umstand wird angedeutet 30 Dagegen werden während der Bitperioden Γ5, T6, durch das Vorhandensein des Endübertrags RF in T 1, T 8 der η-ten Gattungsdezimalstelle die jeweilidem Zustand P5), sind in dem Zustand P6 die jedem gen Bits BS, B6, Bl, B8 des entsprechenden Digit des unkorrigierten Ergebnisses hinzuzuaddieren- Dezimaldigits der Zahl M den jeweiligen Bits B S, B 6, den Fülldigits für die beiden vorerwähnten Fälle +0 Bl, B 8 des entsprechenden Dezimaldigits der ZahliV bzw. +10. Außerdem wird in dem Zustand P 6 das 35 hinzuaddiert (wobei die vier letztgenannten Bits beim Ergebnis nicht erneut ergänzt, sondern statt dessen Vorhandensein des SignalsSOTT durch den Inverter wird während eines neuen Speicherzyklus (in wel- 53 invertiert werden), wobei jedes Paar entsprechenchem der Rechner sich in dem Zustand P 7 befindet) der Bits zusammen mit dem durch das Addieren des die Zahl +1 dem korrigierten Ergebnis hinzuaddiert, nächstvorherigen Bitpaares erzeugten und in der indem so ein neues Ergebnis erzielt wird, das seiner- 40 bistabilen Schaltung A 5 festgehaltenen Binärüberseits während des nächsten Speicherzyklus (in wel- trags dem Addierer zugeführt werden, so daß der chem sich der Rechner in dem Zustand P 8 befindet) Addierer in jeder Digitperiode während der Bitvon dem Binär- auf den Binär-Dezimal-Code korn- perioden TS, T 6, Tl bzw. T 8 vier, je ein Dezimalgiert wird. Demzufolge wird in diesem Fall die Ope- digit der unkorrigierten Summe darstellende Bits erration in vier (den vier Zuständen P S, P 6, Pl bzw. 45 zeugt. Infolge der vorstehend erläuterten Verbindung P 8 entsprechenden) Speicherzyklen zu Ende geführt. des Registers wird dieses unkorrigierte Summendigit, Der Betrieb der Rechenanlage während der Addi- vorausgesetzt, daß es durch Addieren von zwei in tion und der Subtraktion ist nachstehend im ein- der n-ten Dezimalstelle der Register M bzw. iV gezelnen beschrieben. speicherten Summandendigits erzeugt worden ist, in

Nachdem die beiden Zahlen M und iV in bezug auf 50 der (n— l)-ten Dezimalstelle des Registers iV aufgeihr Komma in den Zuständen P 3 bzw. P14 aus- zeichnet.

gerichtet worden sind und nachdem die Vorzeichen Während dieser η-ten Gattungsdigitperiode, d. h.

der beiden Summanden im Zustand P 9 überprüft genauer am Ende ihrer letzten Bitperiode T 8, wird worden sind, schaltet die Rechenanlage auf den Zu- die den Binärübertrag festhaltende bistabile Schalstand P 5 um. Während dieses Zustandes gibt die 55 tung A 5 normalerweise in Abhängigkeit davon, ob bistabile Schaltung A 8 weiterhin eine Anzeige hin- die Summe des letzten Digitpaares B 8 einen Binärsichtlich der Übereinstimmung der wie in dem Zu- endübertrag R 8 erzeugt hat oder nicht, erregt oder stand P 9 bestimmten Vorzeichen der beiden nicht. Die bistabile Schaltung A 5 bleibt danach, wie Summanden, so daß in dem Zustand P 5 der Kreis 64 üblich, in erregtem Zustand, bis sie aus der bista-(Fig. 4) ein Signal SOTT erzeugt, wenn entweder 60 bilen Schaltung A4 den neuen Binärübertrag erhält, keine Vorzeichenübereinstimmung vorliegt und der der durch das Zusammenaddieren des nächstfolgenderzeitig gespeicherte Befehl Fl (Addition) ist oder den Bitpaares, dessen Bits in diesem Fall die ersten wenn eine Vorzeichenübereinstimmung vorliegt und Bits B 5 der nächstfolgenden Digitperiode C (n+1) der derzeitig festgehaltene Befehl Fl ist (Subtrak- sind. Demzufolge leuchtet ein, daß die bistabile tion), während in jedem anderen Fall der Kreis 64 65 Schaltung A 5 diesen Binärendübertrag RS der n-ten ein Signal ADD erzeugt. Dezimalstelle dem Binäraddierer 72 zuführen kann,

In dem Zustand P 5 verbindet der Schaltungskreis wenn der Addierer das erste Bitpaar B 5 der (n—l)-ten die Ausgänge LiV und LM der Register iV und M Dezimalstelle erhält. Da dieser Binärendübertrag

außerdem das Vorhandensein eines Dezimalübertrags anzeigt, ist klar, daß diese bistabile Schaltung A 5 außerdem den Dezimalübertrag zwischen diesen beiden Dezimalstellen übertragen kann. Dies kommt sowohl bei der Addition (Signal ADD ist vorhanden) als auch bei der Subtraktion (SignalsOTT ist vorhanden) vor. Außerdem ist bei der Addition, jedoch nicht bei der Subtraktion, das Gatter 62 während der unmittelbar auf die Bitperiode T 8 folgenden Bitperiode Tl geöffnet, um die bistabile Schaltung 58 mit der bistabilen Schaltung A 5 zu verbinden, so daß bei Addition, wenn der Addierer das erste Bitpaar B 5 der (n+l)-ten Dezimalstelle empfängt, die bistabile Schaltung A 5 dem Addierer einen Dezimalübertrag nicht nur zuführt, wenn das Summendigit in der «-ten Stelle größer war als 15, sondern auch, wenn dieses Summendigit zwischen 10 und 15 lag.

Deshalb zeigt in jedem Fall in dem Zustand P 5 die Tatsache, daß die bistabile Schaltung A 5 während der Bitperiode Tl (n+l)-ten Digitperiode erregt ist, an, daß ein Übertrag von der n-ten auf die (n+l)-te Dezimalstelle übertragen worden ist. In dieser Bitperiode Tl bewirkt der Markierungsbit-Steuerkreis 37, daß ein Markierungsbit BlM= »1« über ein Gatter 85 in die (n+l)-te Dezimalstelle des Registers M eingeschrieben wird, wenn dieser Dezimalübertrag in der n-ten Dezimalstelle erzeugt worden ist. Das gleiche erfolgt für jedes der aufeinanderfolgenden zu addierenden Digits. Es sei bemerkt, daß dieses Markierungsbit über das Gatter 85 effektiv in die richtige Stelle eingeschrieben wird, da das Einschreiben in das Register JV jetzt in bezug auf das Einschreiben in das Register M effektiv um eine Digitperiode verzögert ist auf Grund der Tatsache, daß in dem derzeitigen Zustand der Inhalt des Registers JV durch das Register JV und das Verschieberegister K umläuft, während der Inhalt des Registers M nur durch das Register M selbst umläuft.

Ferner sei bemerkt, daß infolge der vorerwähnten Verbindung der Register JV, K und M (das Register M ist mit seinem Eingang unmittelbar an seinen Ausgang angeschlossen, während das Register JV mit seinem Eingang und seinem Ausgang an den Ausgang bzw. den Eingang des eine Digitperiode langen Registers K angeschlossen ist) am Ende des einen einzigen Speicherzyklus dauernden ZustandesPS das in dem Register JV gespeicherte unkorrigierte Ergebnis der Addition als in bezug auf den Inhalt des Registers JV um eine Digitperiode verzögert auftritt.

Nur bei Subtraktion (SignalSOTT ist vorhanden) wird in der ersten Bitperiode Tl, die auf die Digitperiode folgt, in der das letzte (und bedeutendste) Dezimaldigitpaar der Zahlen M und JV addiert worden ist, das durch Addieren dieses letzten Dezimaldigitpaares erzeugte Dezimalübertragsignal, sofern überhaupt vorhanden, über das Gatter 63 geschickt, um die bistabile Schaltung RF zu erregen. Die bistabile Schaltung RF zeigt danach während der nachfolgenden Speicherzyklen das Vorhandensein dieses Endübertrags an, so daß der Umstand, daß diese bistabile Schaltung RF erregt oder nicht erregt ist, anzeigt, ob die Zahl JV kleiner als die Zahl M war oder nicht.

Es sei bemerkt, daß das Gatter 63 nur nach dem Verschwinden der die Länge und die Stelle der Zahl JV und M anzeigenden Signale Al und /4 0 geöffnet werden kann, so daß die bistabile Schaltung nur auf den durch das Addieren des letzten Digitpaares erzeugten Endübertrag anspricht.

Bei Beendigung dieses Summierungszyklus erzeugt die Vorderkante des Signals A 01 über das Gatter 87 in den Kreis 29 einen Zustandswechsel-Taktsteuerimpuls MG, der das Umschalten des Rechners auf den nächstfolgenden Zustand bewirkt. Dieser Zustand ist, wie durch die logische Schaltung 27 bestimmt, der Zustand P 6, der einen einzigen Speicherzyklus dauert und zum Korrigieren der Summe verbraucht wird.

Auf den Zustand P 5 folgt ohne Rücksicht auf die internen Bedingungen des Rechners stets der Zustand P 6.

In dem Zustand P 6 verbindet der Schaltungskreis 36 das Register M mit dem Register K zum Bilden einer geschlossenen Schleife, so daß der Inhalt des Registers M in bezug auf das Register JV um eine Dezimalstelle verzögert ist. Da im vorherigen Zustand

ao P 5 der Inhalt des Registers JV in bezug auf das Register M um den gleichen Betrag verzögert worden war, werden die beiden Zahlen M und JV also wieder in ihre vorherige Ausrichtung in bezug auf das Komma gespeichert. Außerdem verbindet der Schaltungskreis 36 die Eingänge 1 und 2 des Addierers mit dem Ausgang LN des Registers JV und mit dem Ausgang 32 eines Fülldigit-Generators 31 sowie den Ausgang 3 des Addierers mit dem Eingang SN des Registers JV. Wie vorstehend erläutert, wird das Markierungsgebiet BlM infolge der gegenseitigen Verschiebung der bei Beginn des Entnehmens der n-ten Dezimalstelle des Registers JV aus der Verzögerungsleitung in diesem Zustand in den Registern M und JV gespeicherten Zahlen aus der Verzögerungsleitung entnommen, wobei dieses Markierungsbit anzeigt, welche Art von Grundzahlkorrektur an diesem n-ten Digit der in dem Register JV gespeicherten unkorrigierten Summe vorzunehmen ist. Im einzelnen erregt das durch das Entnehmen dieses Markierungsbits aus dem Speicher LDR erzeugte Lesesignal LBlM die bistabile Schaltung A 7, oder es erregt sie nicht, je nachdem, ob sein Wert »1« oder »0« ist, wobei die bistabile Schaltung A 7 danach bei Beginn des nächstfolgenden Taktimpulses Tl enterregt wird, so daß während der gesamten n-ten Digitperiode die bistabile Schaltung A 7 anzeigt, welche Art von Korrektur an dem in dieser n-ten Stelle des Registers JV gespeicherten Summendigit vorzunehmen ist.
Im einzelnen ist bei Durchführung einer Addition (Signal ADD vorhanden) die bistabile Schaltung RF mit Sicherheit enterregt, da, wie vorstehend erörtert, das Vorhandensein eines während des ZustandesP5 durch das Zusammenaddieren des bedeutendsten Digitpaares erzeugten Endübertrags RF beim Addieren bedeutungslos ist.

Bei Addition wird im Zustand P6 der Ausgangs der Additionsschaltung 48 an den Ausgang 3 des Addierers 72 über das Gatter 35 angeschlossen, so daß die in diesem Zustand P 6 erzeugte korrigierte Summe nicht erneut ergänzt wird. Außerdem speist der Fülldigit-Generator 31, während er den Eingang 49 der Additionsschaltung 48 mit dem Digit der n-ten Dezimalstelle des Registers JV (unkorrigierte Summe) über das Gatter 52 speist, gleichzeitig den Eingang 2 mit dem Fülldigit 6, dessen Codedarstellung B 5 = 0, B6 = l, B7 = l, B8 = 0 über das Gatter 33 unter der Voraussetzung erzeugt wird, daß sich die bistabile Schaltung A 7 gleichzeitig in erregtem Zu-

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stand befindet. Wenn dagegen die bistabile Schaltung Umschalten des Rechners (s. Fig. 7) auf den nächstenterregt ist, speist der Generator 31 den Eingang 2 folgenden Zustand, der entweder, wie vorstehend mit dem Dezimaldigit 0, das durch vier Binärnullen erläutert, der Zustand F17 oder der Zustand P18 dargestellt wird. oder ein anderer Zustand ist.

Bei Subtraktion (Signal 50 TT vorhanden) und so- 5 Was das Vorzeichen des Ergebnisses betrifft, so fern im vorherigen Zustand P 5 kein Dezimalendüber- werden in dem Zustand P 6 die in dem Register N trag RF erzeugt worden ist, so daß in diesem Fall aufgezeichneten Vorzeichenbits ohne Änderung auch die bistabile Schaltung RF enterregt ist, ist in wiedergewonnen, sofern in dem Zustand P 5 kein dem Zustand P 6 der Ausgang S der Additions- Dezimalendübertrag RF erzeugt worden ist, während schaltung 48 über das Gatter 56 und den Inverter 57 ίο sie bei Vorhandensein des Endübertrags RF mit Hilfe an den Ausgang 3 des Binäraddierers 72 ange- nicht dargestellter bekannter Mittel invertiert werden, schlossen, so daß jedes Bit B5, B6, Bl B8 der bevor sie in die Verzögerungsleitung LDR eingekorrigierten Summe invertiert wird (und somit das schrieben werden.

durch die vier Bits dargestellte Dezimaldigit erneut Gemäß einer zweiten, in der Zeichnung nicht darauf 15 ergänzt wird), bevor es erneut in das 15 gestellten Ausführungsform der Rechenanlage nach Register N eingeschrieben wird. Die Grundzahl- der Erfindung, werden die Addition und die Subkorrektur der Summe erfolgt, indem man jedem Digit traktion nach folgenden Regeln durchgeführt: der unkorrigierten Summe entweder das Fülldigit 6 In einem ersten Speicherzyklus (in welchem sich

über das Gatter des Fülldigitgenerators 31 oder, wie der Rechner in dem Zustand P 40 befindet) wird im vorherigen Fall, 0 hinzuaddiert. ao nach dem Ergänzen jedes Digits der Zahl iV auf 15

Wenn dagegen bei Subtraktion das Signal RF vor- die Zahl M zu der Zahl N addiert zu dem einzigen handen ist, um anzuzeigen, daß in dem vorherigen Zweck, auf der Basis des Vorhandenseins eines Zustand P 5 ein Dezimalendübertrag erzeugt worden Dezimalendübertrags RF zu bestimmen, ob N größer war, wird die durch den Addierer 72 in dem Zustand ist als M oder nicht.

P 6 erzeugte korrigierte Summe ohne Ergänzung über 25 Der Betrieb des Rechners ist in diesem Zustand das Gatter 55 in das Register N eingeschrieben. P 40 im wesentlichen gleich dem Betrieb im Zustand Außerdem erzeugt der Fülldigit-Generator 31 in P 5 gemäß der ersten Ausführungsform bei Vordiesem Fall, während die Additionsschaltung 48 über handensein des Signals SOTT, mit der Ausnahme, das Gatter 52 mit den Bits B S, B 6, B 7, B 8 des in daß das Register iV jetzt nicht an das Register K, der rc-ten Gattungs-Digitperiode des Registers N ent- 30 sondern über den Addierer 72 an seinen Eingang haltenen unkorrigierten Summendigits gespeist wird, angeschlossen ist.

zugleich über das Gatter 34 die die Dezimalzahl 10 Während des zweiten Speicherzyklus (in welchem

darstellenden Bits B 5 = 0, B 6— 1, B 7 = 0, B 8 = 1, der Rechner sich in dem Zustand P50 befindet) wird sofern sich die bistabile Schaltung A 7 während dieser die Zahl M zu der Zahl N addiert, wobei die ver-Digitperiode in ihrem enterregten Zustand befindet. 35 schiedenen Digits der größeren der beiden Zahlen M Wenn dagegen die bistabile Schaltung A 7 erregt ist, und N in Abhängigkeit davon, ob eine Subtraktion wird das durch vier Binärnullen dargestellte Dezimal- oder eine Addition durchgeführt wird, auf 15 ergänzt digit 0 zugeführt. werden oder nicht. Zu diesem Zweck verbindet der

In allen drei vorerwähnten Fällen (Addition, Sub- Schaltkreis 36 in Abhängigkeit davon, ob das Signal traktion mit M kleiner als N, Subtraktion mit N 40 RF vorhanden ist oder nicht, entweder den Ausgang kleiner als M) erzeugt während des Zustandes P 6 die LN des Registers N und den Ausgang LM des Vorderkante des Signals A 01 über das Gatter 87 des Registers M mit dem Eingang 1 bzw. 2 des Addierers Kreises 29 einen Zustandswechsel-Taktsteuerimpuls 72, oder umgekehrt. In einem dritten Speicherzyklus MG, der bewirkt, daß die Rechenanlage auf den (in dem der Rechner sich in dem Zustand P 60 benächstfolgenden Zustand umschaltet. 45 findet) wird die Korrektur von dem Binärcode auf

So ist in den beiden ersten Fällen die Addition den Binär-Dezimal-Code vorgenommen, indem bzw. die Subtraktion beendet, so daß die logische jedem unkorrigierten Summendigit, das einen Binär-Schaltung27 als nächstfolgenden Zustand entweder endübertrag R8 erzeugt hat, das Fülldigit +6 und den Zustand P17 (Extrahieren des nächstfolgenden jedem sonstigen unkorrigierten Summendigit das Befehls), sofern die Rechenanlage auf automatischen so Fülldigit +0 zuaddiert wird. Bei Durchführung einer Betrieb eingestellt und der Befehl Fl (Addition) oder Subtraktion werden die Digits des Ergebnisses außer-F2 (Subtraktion) derzeitig gespeichert ist, oder den dem erneut auf 15 ergänzt.

Zustand F18 (Beginn des Ausdruckens des ersten Die an dem in Fig. 4 dargestellten Addierer vorSummanden) anzeigt, sofern der Rechner auf Hand- zunehmenden Änderungen, um ihn für den Betrieb betrieb eingestellt und der Befehl Fl (Addition) oder 55 gemäß den vorstehenden Regeln verwendbar zu F 2 (Subtraktion) derzeitig gespeichert ist. machen, liegen für den Fachmann auf der Hand.

Dagegen folgt im dritten Fall, in welchem die Aus dem Vorstehenden ist klar, daß, sobald der

bistabile Schaltung RF erregt bleibt, auf den Zustand Befehlsspeicher 16 den Befehl Y, Fl (Addition) P6 der Zustand P7, in welchem die Zahl +1 dem oder Y, Fl (Subtraktion) speichert, die Rechenin dem Register N gespeicherten Ergebnis hinzu- 60 anlage unter Steuerung durch den Folgesteuerkreis 26 addiert wird, und ein Zustand P 8, in welchem die automatisch durch eine Folge von Zuständen gehen Digits des so erzielten neuen Ergebnisses von dem kann, die gemäß der zweiten Ausführungsform des Binärcode auf den Binär-Dezimal-Code korrigiert Addierers der Rechenanlage in Fig. 8 schematisch werden, wobei der Betrieb des Rechners in den dargestellt ist.

Zuständen P 7 und F 8 ähnlich dem Betrieb in dem 65 Im einzelnen enthält, ausgehend entweder von dem Zustand P 5 bzw. P 6 ist. In dem Zustand P 8 bewirkt Zustand PO, in welchem der Befehl bei Handbetrieb die Vorderkante des Signals A 01, die anzeigt, daß auf dem Tastenfeld eingestellt wird, oder von dem keine weiteren Digits mehr zu addieren sind, das Zustand F17, in welchem bei automatischem Betrieb

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dieser Befehl aus dem Speicher LGiR extrahiert wird, gehend überprüft werden, wer von ihnen der

die Additions- (oder Subtraktions-) folge: größte ist (dies ist zwar nicht beim Multipli-

, „ ,„„· ,, , x,,-, zieren, jedoch beim Dividieren von Bedeutung);

den Zustand P2 in welchem der Inhalt des _{den (emen S}p_ei_cherzyklus dauernden) Zustand

durch diesen Befehl adressierten Registers Y in ₅ p^ _{welchem da}/_{Digit des in de}/_{von dem}

das Register M übertragen wird; _{Komma deg Multiplikanden} besetzten Dezimal-

die Zustände P 3 und P14, in welchen die in stelle gespeicherten Multiplikators um eine Ein-

dem Register M bzw. N gespeicherten Zahlen so heit vermindert wird, während der Multiplikator

ausgerichtet werden, daß ihr Komma in der selbst um eine Digitperiode verzögert (d. h. zu

ersten Dezimalstelle Cl liegt; io der bedeutendsten Stelle hin verschoben) wird;

den ZustandP9, in welchem die beiden Zahlen Jn (einen Speicherzyklus dauernden) Zustand

M und N dahingehend überprüft werden, ob ^PJ°'_c ^m. ^^el(*^em der Multiplikand M der m

ihre algebraischen Vorzeichen miteinander über- dem Speicher N gespeicherten Zahl hinzuaddiert

einstimmen; ^W1 ' . _c . , .. , , _Λ „ ,

»5 den (einen Speicherzyklus dauernden) Zustand

den Zustand P 40, in welchem die beiden Zahlen ρ 60, in welchem die Grundzahlkorrektur der in

M und N dahingehend überprüft werden, ob die dem vorherigen Zustand erhaltenen Summe vor-

Zahl M größer ist als die Zahl N oder nicht; genommen wird.

den Zustand P 50, in welchem die beiden Zahlen

M und N zusammenaddiert werden; ²° ^Aus diesem Zustand P 60 kehrt der Rechner in

λ τ λ τ,^_Λ · ι,. λ· ^ j ,_. den Zustand P 40 zurück, um die Teilfolge P 40, PlO, den Zustand P60, in welchem die Grundzahl- _{p50 pm m wiederholeri; die sofern} % _{das bedeu}.

korrektur der so erhaltenen Summe vorgenom- _{tendste Dezimaldigit des} Multiplikators ist, n-mal men wird. wiederholt wird. Es sei bemerkt, daß in den Zustän-Nach dieser Folge kehrt der Rechner, sofern er as den P10, P 50 bzw. P 60 die in den Registern R, N auf automatischen Betrieb eingestellt ist, automatisch und M gespeicherten Zahlen um eine Digitperiode in den Zustand P17 zurück, in welchem der nächst- verzögert, d. h. um eine Dezimalstelle zu der befolgende Befehl extrahiert wird. Wenn er dagegen auf deutendsten Stelle hin verschoben sind, so daß nach Handbetrieb eingestellt ist, geht er durch die Zu- jeder dieser Teilfolgen P 40, PlO, P 50, P 60 diese Ständefolge P18, P19, P 22, während der die Zahl Y 30 drei Zahlen in ihre vorherige Ausrichtung zurückausgedruckt wird, worauf er in den Zustand PO geführt werden. Nach der η-ten dieser Teilfolgen zurückkehrt, in welchem der nächstfolgende Befehl wird zum Verschieben des Multiplikators (Register 7?) auf dem Tastenfeld eingestellt wird. und des Teilprodukts (Register JV) um eine Dezimalstelle zur bedeutendsten Stelle hin eine verringerte,

Multiplikation und Division 35 die Zustände P 40, PlO, P 50 umfassende Teilfolge

Sofern der derzeitig in dem Speicher 16 gespei- ™*f??^hn· ^Indf Zustand P 50 dieser verringerten

cherte Befehl Y, Fd (Multiplikation) ist, verläuft die ^TeilfolS^e verbindet der Schaltkreis 36 im Ge-

Zuständefolge des Rechners, entweder von dem Zu- f ^ma% ^{zu d}f^m "°™^3ΐε" ^B.^etn(* ^de? *^ech™™ ^m

stand PO (bei Handbetrieb) oder von dem Zustand ί™. Zustand P50 das Register M nicht mit dem

P17 (automatischer Betrieb) ausgehend, über fol- ⁴° Addierer 72, so daß die Zahl N unverändert ver-

gende Zustände (Fig. 8b): schoben wird

^{v b} ' Danach werden, wie vorher erläutert, sofern das den Zustand P 2 (mit einer Dauer von einem zweitbedeutendste Digit des Multiplikators m ist, m Speicherzyklus), in welchem die in dem durch Teilfolgen P 40, PlO, P 50, P 60 ausgeführt usw.
diesen Befehl adressierten Register Y (Multi- 45 Durch nähere Überprüfung des Betriebes des plikand) gespeicherte Zahl in das Register M Rechners stellt man fest, daß in dem Zustand P 9 der übertragen wird; Multiplikator über einen Binärinverter aus dem Reden ZustandP3, in welchem die in dem Re- gisterN auf das Register!? übertragen wird, so daß gister M (Multiplikand) gespeicherte Zahl jedes Dezimaldigit des Multiplikators selbst auf 15 wiederholt verschoben wird, bis ihr das Komma- 50 ergänzt wird.

bit B 4 = »1.« enthaltendes erstes (unbedeutend- In dem Zustand P10 verbindet der Schaltkreis 36 stes) Ganzzahldigit die erste Dezimalstelle Cl den Ausgang LR des Registers R mit dem Eingang 1 des Registers M erreicht; des Addierers 72, dessen Ausgang an den Eingang den Zustand P14, in welchem die in dem Re- 13 des Registers £ angeschlossen ist, dessen Ausgister N (Multiplikator) gespeicherte Zahl 55 gang 14 wiederum mit dem Eingang Si? des Rewiederholt (für jeden Speicherzyklus um eine gistersi? verbunden ist, um eine geschlossene Digitperiode) verschoben wird, bis ihr bedeu- Schleife zu bilden. Wenn der zweite Eingang 2 des tendstes Digit die erste Dezimalstelle Cl des Addierers 72 kein Signal erhält, wird der Inhalt des Registers N erreicht; Registers R, ohne geändert zu werden, in dieser den (einen Speicherzyklus dauernden) Zustand 60 Schleife erneut in Umlauf gesetzt, so daß er in jedem P 9, in welchem die beiden miteinander zu mul- Speicherzyklus um eine Digitperiode verzögert wird, tiplizierenden Zahlen auf ihre Vorzeichenüber- Außerdem kann unter diesen Bedingungen die einstimmung überprüft werden, während der Schleife in der in der allgemeinen Beschreibung vor-Inhalt des Registers N (Multiplikator) in das her erklärten Weise als Zähler wirken, um die für Register R übertragen wird, damit das Register N 65 jedes Digit des Multiplikators durchgeführten anschließend das Produkt ansammeln kann; Addierzyklen zu zählen. Im einzelnen sei daran erden (einen Speicherzyklus dauernden) Zustand innert, daß es, damit die Schleife als Zähler wirken P 40, in welchem die beiden Operanden dahin- kann, notwendig ist, die den Binärübertrag spei-

chernde bistabile Schaltung A S in der Bitperiode, in der das in dem Zähler enthaltene unbedeutendste Bit dem Addierer zugeführt wird, mit einem Zählimpuls zu speisen (d. h. einen Binärübertrag zu simulieren). Im vorliegenden Fall ist dieses Bit das Bit Β 5 des Dezimaldigits des jetzt mit Hilfe der Zählimpulse zu ändernden Multiplikators. Im vorliegenden Fall wird beim Entnehmen des Kommabits B 4 = »1« aus dem Register M die bistabile Schaltung A S zum Nachbilden dieses Binärübertrages erregt, der dem Addierer 72 gleichzeitig mit dem ersten Bit B 5 dieses Digits des Multiplikators zugeführt wird, das, nachdem es auf 15 ergänzt worden ist, jetzt verarbeitet wird. Demzufolge wird das zuletzt erwähnte Digit sowohl während jeder Teilfolge aus den Zuständen P 40, PlO, P 50, P 60 als auch während jeder verringerten Teilfolge aus den Zuständen P 40, PlO, P 50 um eine Einheit vermehrt.

Demzufolge wird, sofern das Digit des jetzt in Betracht gezogenen Multiplikators η ist, dieses Digit des Multiplikators nach η Teilfolgen P 40, PlO, P 50, P 60 gleich 15. In der Zwischenzeit beginnt der Rechner diese Teilfolge nochmals zu wiederholen, so daß in dem Zustand P10 dieses Digit des Multiplikators 16 wird, so daß ein Binärendübertrag R 8 erzeugt as wird, der aus der letzten Bitperiode Γ 8 dieses Digits des Multiplikators kommt. Dieser Übertrag erregt die bistabile Schaltung A 6, die während des nachfolgenden Zustandes P 50 sowohl den Schaltungskreis 36, um zu verhindern, daß das Register M an den Addierer angeschlossen wird, als auch den logischen Kreis 27 beeinflußt, um zu bewirken, daß auf den Zustand P 50 der Zustand P 40 an Stelle des Zustandes P 60 folgt, so daß die Zuständeteilfolge, die der Rechner durchläuft, in diesem Fall die verringerte Folge P 40, PlO, P 50 ist, in welcher das in dem Register N erzeugte Teilprodukt nicht geändert wird und das Teilprodukt selbst zusammen mit dem Multiplikator verschoben wird. Unmittelbar nach dem Erzeugen dieses Binärübertrags i? 8 wird die bistabile Schaltung A 5 durch den Taktimpuls T 2 enterregt zum Löschen des in ihr gespeicherten Übertrags, um zu verhindern, daß dieser Übertrag unnütz auf die anderen Stellen des Multiplikators übertragen wird, da diese anderen Stellen in dieser Phase der Multiplikation nicht geändert zu werden brauchen.

Es sei bemerkt, daß infolge des Verschiebens des Multiplikators R während dieser verringerten Teilfolge P 40, PlO, P 50 das auf das soeben in Betracht gezogene Digit nächstfolgende Digit des Multiplikators in die Stelle verschoben wird, die der Stelle des Registers M entspricht, die das Komma des Multiplikanden enthält, und daß diese relative Ausrichtung des Multiplikators in bezug auf den Multiplikanden im Verlauf der gesamten nachfolgenden Teilfolgen P 40, PlO, P 50, P 60 unverändert bleibt, bis auch das Teilprodukt aus dem nächstfolgenden Digit und dem Multiplikanden errechnet und akkumuliert ist, so daß das Kommabit 54 = »1« des Multiplikanden M als Marke zum Identifizieren des jetzt in Betracht zu ziehenden Digits des Multiplikators R wirkt.

Nach dem Vorstehenden leuchtet ferner ein, daß die nach Beendigung des Errechnens des sich auf das letzte (unbedeutendste) Digit des Multiplikators R beziehenden Teilproduktes ausgeführte verringerte Teilfolge P 40, PlO, P 50 das Verschieben dieses letzten Digits um eine Stelle über das Komma des Multiplikanden M hinaus bewirkt. Demzufolge wird in dem nachfolgenden Zustand P 40 während der Digitperiode, in welcher das Kommabit B 4 des Registers M aus dem Speicher LDR entnommen wird, aus dem Register R gleichzeitig kein Digit-Anzeigebit B 2 — »1« entnommen. Beim Auftreten dieses Umstandes wird die bistabile Schaltung y4 9 durch das beim Entnehmen dieses Kommabits erzeugte Lesesignal erregt, so daß die bistabile Schaltung A 9 den logischen Kreis 27 dahingehend beeinflußt, daß er daran gehindert wird, als nächstes den Zustand P10 zu bestimmen. Somit endet die Mehrfachoperation. Dieser nächstfolgende Zustand ist, sofern der Rechner auf automatischen Betrieb eingestellt ist, der Zustand P17 (Extrahieren des nächsten Befehls) oder, sofern der Rechner auf Handbetrieb eingestellt ist, der Zustand P18 (erster Zustand einer Folge P18, P19, P 22, in der der Multiplikand Y ausgedruckt wird). Die Division wird gemäß dem wiederholten Subtraktionsverfahren in entsprechender Weise durchgeführt.

Eingeben eines Programms über das Tastenfeld

Nachdem der Bedienende den Schalter 23 so eingestellt hat, daß das Signal IP (»Programmeingabe«) erzeugt wird, stellt er auf dem Adressentastenfeld 68 und auf dem Funktionstastenfeld 69 die aufeinanderfolgenden Befehle des einzugebenden Programms ein.

Da das Eingeben eines Programms über das Tastenfeld in die Programmregister 7 und J dem Eingeben von Daten über das Tastenfeld in das Register M entspricht, ein Vorgang also, der bereits vorstehend beschrieben wurde, ist eine weitere Beschreibung für den Fachmann offensichtlich nicht erforderlich.

Nach dem Eingeben des Programms in den Speicher kann der Bedienende durch Betätigen einer Drucktaste A UT die automatische Ausführung dieses Programms anlaufen lassen.

Extrahieren eines Befehls

Nachdem das Programm in den Speicher LDR eingegeben worden ist, läßt die Betätigung einer Drucktaste A UT die Programmausführung anlaufen.

Die Betätigung dieser Drucktaste A UT versetzt den Rechner in den Zustand P17, in welchem der Schaltkreis 36 außer dem Verbinden des Eingangs jedes Speicherregisters mit dem jeweiligen Ausgang zum steten Wiedergewinnen seines Inhalts den Ausgang des Registers 7 oder 7 (oder irgendeines anderen bei dem Übertragungsvorgang herangezogenen Befehlsregisters) mit dem Befehlsspeicher 16 nur während der Digitalperiode verbindet, in welcher der zu extrahierende und auszuführende Befehl aus der Verzögerungsleitung entnommen wird, wobei diese Digitperiode durch die Erregung der bistabilen Schaltung A 3 identifiziert wird.

Im einzelnen erregt in dem während der Betätigung der Drucktaste A UT auftretenden ersten Speicherzyklus das den Oszillator 45 bei Beginn der ersten Bitperiode Pl der ersten Digitperiode Cl startende Synchronisierungsbit TiIi? = »1« die bistabile Schaltung A 3, die danach am Ende der Bitperiode Tl enterregt wird. Außerdem erregt der Beginn des Signals A UT die bistabile Schaltung AI, die in erregtem Zustand bewirkt, daß das Befehlsregister 7 adressiert und über den Schaltkreis 36 aus-

gewählt wird, wobei das Befehlsregister/ seinerseits adressiert und ausgewählt wird, wenn die bistabile SchaltungΛ/ enterregt ist. Die bistabile Schaltung^/ wirkt wie ein Adressenzähler, die in Reihenfolge die aufeinanderfolgenden Befehlsregister /, / adressiert, da das Programm normalerweise ausgeführt wird, indem zunächst der Reihe nach alle in dem Register/ gespeicherten aufeinanderfolgenden Befehle und dann alle in dem Register/ gespeicherten aufeinanderfolgenden Befehle ausgeführt werden.

Demzufolge ist während der ersten Digitperiode C1 die Ausgangsleitung LI des Befehlsregisters / mit dem Befehlsspeicher 16 verbunden, so daß die acht Bits Bl bis B 8 des ersten Befehls jeweils in die acht Stufen/1 bis /8 des Speichers 16 eingeschrieben werden, in welchem sie aufbewahrt werden, bis nach Ausführung des ersten Befehls der nächstfolgende Befehl extrahiert wird.

Außerdem erregt in dieser ersten Digitperiode C1, da die bistabile Schaltung A 3 erregt ist, der Taktimpuls Γ 8 die bistabile Schaltung A 9, die danach durch den nächstfolgenden Taktimpuls Γ 8 enterregt wird. Demzufolge kann die bistabile Schaltung A 9, indem sie sich in ihrem erregten Zustand befindet, die auf die Digitperiode des jetzt extrahierten Befehls nächstfolgende Digitperiode identifizieren.

Wenn die bistabile Schaltung A 9 erregt ist, bewirkt der Markierungsbit-Steuerkreis 37, daß ein Markierungsbit BIN = »1« über das Gatter 91 in die zweite Dezimalstelle C 2 des Registers N eingeschrieben wird, das eine Marke darstellt, die dazu verwendet wird, den zu extrahierenden nächstfolgenden Befehl zu identifizieren, der im vorliegenden Fall der zweite Befehl ist. Außerdem erregt, da die bistabile Schaltung A 9 erregt ist, der Taktimpuls Π der zweiten Digitperiode C 2 die bistabile Schaltung A 6, um anzuzeigen, daß der zu extrahierende Befehl erkannt und extrahiert worden ist. Demzufolge bewirkt am Ende des Speicherzyklus die Vorderkante des Signals AlO, daß das Gatter 33 des Kreises 29 ein Zustandswechsel-Taktsteuersignal MG erzeugt, das das Umschalten des Rechners auf den nächstfolgenden Zustand bewirkt, der durch die logische Schaltung auf der Basis des soeben extrahierten und gespeicherten Befehls identifiziert wird. Dieser nächstfolgende Zustand ist der erste Zustand einer Zuständefolge, während der der Befehl ausgeführt wird.

Am Ende der Ausführung des ersten Befehls wird durch die Folgesteuereinheit 26 bewirkt, daß der Rechner automatisch in den Zustand P17 zurückkehrt, in welchem der zweite Befehl extrahiert wird usw.

Im allgemeinen kehrt der Rechner am Ende der Zuständefolge, in welcher der /z-te Befehl ausgeführt worden ist, automatisch unter Steuerung durch die Beendigung der entsprechenden Operation anzeigende Signale in den Zustand P17 zurück. In dem einen einzigen Speicherzyklus dauernden Zustand P17 wird die Verzögerungsleitung abgetastet, um in dem Register / oder / den zu extrahierenden Befehl auszusuchen, der der (n -I- l)-te Befehl ist. Das Erkennen dieses Befehls erfolgt auf Grund des Vorhandenseins des Markierungsbits B1N — »1« in der (n + l)-ten Dezimalstelle des Registers N. Beim Entnehmen dieses Markierungsbits BIN aus der Verzögerungsleitung wird die bistabile Schaltung A 3 erregt, um die Digitperiode zu identifizieren, in der der zu extrahierende Befehl am Ausgang der Verzögerungsleitung LDR geliefert wird. Unter Steuerung durch die bistabile Schaltung A 3 verbindet der Schaltkreis 36 den Ausgang des Registers / oder / mit dem Befehlsspeicher 16 nur während dieser Digitperiode. Auf Grund der Erregung der bistabilen Schaltung A 3 wird die bistabile Schaltung A 9 folglich erregt, um die nächstfolgende Digitperiode C (n -[- 2) zu identifizieren, so daß in dem Markierungsbit-Steuerkreis 37 ein Markierungsbit BIN — »1«

ίο über das Gatter 91 in diese Digitperiode C (n + 2) eingeschrieben wird, so daß dieses Markierungsbit von dem derzeitig extrahierten (n + l)-ten Befehl auf den nächstfolgenden zu extrahierenden (n + 2)-ten Befehl verschoben wird.

Sofern der vorerwähnte n-te Befehl der letzte (zweiundzwanzigste) Befehl des Registers / ist, wird die bistabile Schaltung A 9, die in dem Zustand P17 in jedem Fall während der auf die Digitperiode des derzeitig extrahierten Befehls nächstfolgenden einzi-

ao gen Digitperiode stets erregt ist, während der ersten Digitperiode Cl erregt, in welcher das den nächstfolgenden Speicherzyklus startende Synchronisierungsbitßl/? = »1« aus dem Speicher entnommen wird. Das gleichzeitige Vorliegen dieser beiden Fälle

as (Erregung der bistabilen Schaltung A 9, Entnehmen des Startbits B IR) bewirkt, daß die bistabile Befehlsregister-Adressier-Schaltung AI in ihren enterregten Zustand umschaltet, so daß in den nachfolgenden Zuständen P17 an Stelle des Befehlsregisters/ das Befehlsregister / adressiert und ausgewählt wird. Der Markierungsbit-Steuerkreis 37 bewirkt, wie üblich, daß ein Markierungsbit BIN — »1« über das Gatter 91 in die auf den derzeitig extrahierten Befehl nächstfolgende Dezimalstelle (im vorliegenden Fall Cl) eingeschrieben wird, so daß danach der erste Befehl des Registers / extrahiert wird.

Es ist also klar, daß die Verwendung eines an der Verzögerungsleitung verschiebbaren Markierungsbits es möglich macht, das Register/ und / der Reihe nach abzutasten, um die in ihnen gespeicherten Befehle des Programms einzeln zu extrahieren, wobei dasselbe Markierungsbit beim Erreichen des Endes eines Befehlsregisters wirksam wird, einen Befehlsregister-Auswählzähler AI fortzuschalten zum Adressieren des nächstfolgenden Befehlsregisters.

Sprungbefehl

Gemäß einer Ausführungsform der Erfindung sind bei dem Sprungbefehl die vier, wie bei jedem anderen Befehl, zum Darstellen des Funktionsteiles F12 des eigentlichen Befehls verwendeten vier Bits B 5, B 6, Bl, B8 gleich BS = B6 - Bl - BS = »1«.

Das Vorhandensein dieser 4-Bit-Kombination in einem Befehl des Programms zeigt an, daß der Befehl selbst eine Sprungoperation während der Ausführung des Programms betrifft. In diesem Befehl stellen die Bits B1 und B 2 eine Adresse dar, während die Bits B 3 und B 4 dazu verwendet werden, die Art des Befehls weiter zu spezifizieren.

Im einzelnen ist, sofern J53 = ß4 = »l« ist, der Befehl kein wirklicher Befehl, da er bei seinem Eingeben in den Speicher 16 nicht die Durchführung irgendeiner Operation durch den Rechner bewirkt. Dagegen ist dieser Befehl lediglich ein in der Programmbefehlfolge als Bezugsstelle verwendeter »Bezugsbefehl«, so daß es unter den vierundvierzig Befehlen des in den Registern/ und / gespeicherten Programms möglich ist, einige Bezugsstellen herzu-

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stellen, die durch je einen Bezugsbefehl dargestellt Entnahmezustand P17 um, so daß die Ausführung sind. Es gibt in Abhängigkeit von dem Wert der Bits dieses Unterprogramms beginnt. 51 und 52 des Bezugsbefehls, die die »Adresse« Um nach Beendigung dieses Unterprogramms zu

dieses Bezugsbefehls bestimmen, vier verschiedene dem unterbrochenen Hauptprogramm zurückzukeh-Arten von Bezugsbefehlen. Jeder Bezugsbefehl mar- S ren, ist es möglich, entweder an das Ende dieses kiert den Anfang eines Unterprogramms, so daß die Unterprogramms gemäß einer bekannten Technik Bezugsbefehle die Aufgabe von das Programm in einen geeigneten Sprungbefehl zu setzen oder ein Unterprogramme aufteilenden Markierungen haben. Markierungsbit B1U = »1« zu verwenden, das beim Sofern B 3 = »0« ist, ist der Befehl ein wirklicher Unterbrechen des Hauptprogramms in dem Register U Sprungbefehl, wobei der Sprung in Abhängigkeit io aufgezeichnet wird, so daß der in dem Hauptprodavon, ob B 4 = »1« oder »0« ist, bedingt oder un- gramm zuletzt ausgeführte Befehl des Registers / oder bedingt ist. J markiert wird. Zu diesem Zweck wird in dem Zu-

Jeder dieser während des ZustandesP17 des Rech- stand P17 beim Extrahieren eines Sprungbefehls im ners, wie jeder andere Befehl aus der Verzögerungs- Gegensatz zu der vorstehend erläuterten Verfahrensleitung extrahierten und in dem Speicher 16 gespei- 15 weise das Markierungsbit BIiV= »1« nicht auf die cherten Sprungbefehle bewirkt, daß der Rechner auf nächstfolgende Dezimalstelle des Registers N, sonden Zustand P 23 umschaltet, in welchem die Pro- dem statt dessen in die entsprechende Stelle des Regrammregister / und / zum Aussuchen eines Bezugs- gisters U mit Hilfe von bekannten und in der Zeichbefehls mit der in dem gespeicherten Sprungbefehl nung nicht dargestellten Mitteln verschoben, spezifizierten Adresse, d.h. dessen BitsBl und B2 20 Nach einem Merkmal der Erfindung können die gleich den entsprechenden Bits dieses Sprungbefehls Bezugsbefehle bei Handbetrieb außerdem zum sind, abgetastet werden. Im einzelnen werden in die- Durchführen bestimmter Unterprogramme verwendet sem Zustand P 23 während eines ersten Speicher- werden. Zu diesem Zweck ist das Tastenpult mit vier zyklus die in dem ersten Speicherregister/gespeicher- den vier möglichen »Adressen« der jeweiligen Beten aufeinanderfolgenden Befehle aus der Verzöge- 25 zugsbefehle entsprechenden Unterprogrammtasten rungsleitung entnommen und neben ihrer Wiederge- Vl, Vl, V3, V 4 versehen, so daß jeder Unterprowinnung einem in der Zeichnung nicht dargestellten grammtaste Vl bis V4 eine durch die beiden Bits Bl und dem Fachmann wohlbekannten Komparator zu- und Bl dargestellte »Adresse« zugeordnet ist. geführt. Dieser Komparator kann eine Reihe von Bei Handbetrieb kann der Bedienende, während

acht, einen Befehl darstellenden Bits aufnehmen und, 30 der Rechner sich in dem Zustand PO befindet, in sofern dieser Befehl als dem erforderlichen Bezugs- welchem er auf das Einstellen einer neuen Größe und befehl gleich ermittelt wird, d. h., daß seine samt- eines neuen Befehls auf dem Tastenpult 22 wartet, liehen Bits 53, 54, BS, B6, Bl und 58 gleich »1« eine der vier Unterprogrammtasten Vl bis V4 be- und die Bits Bl und Bl gleich den Bits Bl und Bl tätigen. Das Betätigen einer dieser vier Tasten bedes derzeitig gespeicherten Sprungbefehls sind, ein 35 wirkt, daß die Bits53 = 54 = »0« und 55 = 56 Ausgangssignal erzeugen. = 57 = 58 = »1« jeweils in die Binärstufen/3 bis

Dieser Komparator kann beispielsweise aus einem /8 des Befehlsspeichers 16 über einen in der Zeich-Binärkomparator bestehen, von dem ein Eingang an nung nicht dargestellten Kreis eingeschrieben werden den Ausgang des derzeitig adressierten und ausge- und daß die dieser Taste entsprechenden Adressenwählten Registers zur Aufnahme dieser Reihe von 40 bits 51 und 52 in die Stufe/1 bzw. Il eingeschrieacht Bits jedes abgetasteten Befehls angeschlossen ist, ben werden. Demzufolge leuchtet ein, daß in dem wobei sein anderer Eingang durch eine logische Zustand PO die Betätigung einer der Unterprogramm-Schaltung gespeist wird, die die Funktion tasten Fl bis V 4 die Extraktion eines unbedingten T1-I1+T1-I1+T3+T4+T5+T6+T7+T8 Sprungbefehls aus der Verzögerungsleitung in den wirksam werden läßt, in der Tl bis T8 die durch den 45 Befehlsspeicher 16 simuliert. Außerdem bewirkt die Taktimpulsgenerator 44 erzeugten Taktimpulse und Betätigung dieser Unterprogrammtaste, daß der /1 und Il die Ausgänge der beiden entsprechenden Rechner in den Zustand P23 umschaltet, in dem ein Stufen des Befehlsspeichers 16 sind, wobei der Korn- aus dem Tastenpult gegebenes Signal die bistabilen parator bei Aufnahme von zwei gleichzeitigen Bits Schaltungen Pl bis Pn unmittelbar durch Erregen mit unterschiedlichen Werten an seinen Eingängen 50 der bistabilen Schaltung P 23 und Enterregen der anein Ausgangssignal erzeugen kann. Dieses Ausgangs- deren bistabilen Schaltungen in diesen Zustand versignal wird zum Enterregen einer bistabilen Schal- setzt. Wie vorstehend erläutert, werden in diesem tung verwendet, die bei Beginn jeder Digitperiode Zustand P 23 die Programmregister / und / nach durch die Taktimpulse erregt wird. Es leuchtet somit einem Bezugsbefehl mit der gleichen Adresse 51, ein, daß am Ende jeder Digitperiode diese bistabile 55 B 2 der jetzt betätigten Unterprogrammtaste abge-Schaltung in Abhängigkeit davon, ob der derzeitig sucht, wobei beim Auffinden dieses Bezugsbefehls die abgetastete Befehl mit dem erforderlichen Bezugs- Rechenanlage automatisch zum Extrahieren des befehl zusammenfällt oder nicht, erregt wird oder ersten Befehls des Unterprogramms, dem dieser Benicht. Sofern ein Zusammenfallen vorliegt, .bewirkt zugsbefehl vorangeht, auf den Zustand P17 umdiese bistabile Schaltung, daß die Markierungsbit- 60 schaltet.

Steuereinheit ein Markierungsbit 51N = »1« in die Da die Ausführung dieses Unterprogramms autonächstfolgende Dezimalstelle einschreibt, um anzu- matisch erfolgen muß, muß die Betätigung der Unterzeigen, daß der zu extrahierende nächste Befehl programmtasten Vl, Vl, V 3, V 4 bewirken, daß der (erster Befehl des erforderlichen Unterprogramms) Schalter 23 aus der Stellung PM (von Hand) auf die der in dieser Stelle gespeicherte Befehl ist. Zum 65 Stellung PA (automatisch) umschaltet. Demzufolge Zweck des Extrahierens und Speicherns dieses ersten ist klar, daß der Schalter zweckmäßigerweise durch Befehls des Unterprogramms schaltet der Rechner eine bistabile Schaltung ersetzt werden kann, die bei Feststellung dieser Koinzidenz auf den Befehl- beim Niederdrücken der Unterprogrammtaste erregt

und bei Beendigung des Unterprogramms enterregt wird.

Aufteilen der Speicherregister

Gemäß einer Ausführungsform der Erfindung lassen sich die Register Q, U, Z, D, E zum Speichern von zwei kurzen Zahlen in zwei Teile aufteilen. Zu diesem Zweck wird als Dauermarke in der ersten Binärstelle (Bitperiode) einer feststehenden Dezimalstelle (Digitperiode) des Registers Z, beispielsweise der Stelle C12, ein Markierungsbit BXZ = »1« aufgezeichnet.

Eine in der Zeichnung nicht dargestellte bistabile Schaltung wird beim Entnehmen des den Oszillator 45 zu Beginn jedes Speicherzyklus startenden Synchronisierungsbits BlR = »1« erregt und danach beim Entnehmen dieses feststehenden Markierungsbits BlZ= »1« enterregt, so daß die bistabile Schaltung den ersten Teil jedes Speicherzyklus identifizieren und ihn von seinem zweiten Teil unterscheiden, d. h., den ersten Teil jedes Speicherregisters identifizieren und ihn von seinem zweiten Teil unterscheiden kann.

Da jeder Befehl vier Adressenbits Bl bis B 4 enthält, kann man die drei Bits B 2 bis B 4 zum Identifizieren einer der acht Adressen Yl bis Y 8 der acht adressierbaren Register Q, U, Z, D, E, M, N, R verwenden, während das verbleibende Bit Bl zum Adressieren entweder des ersten oder des zweiten Teiles des gleichzeitig durch diese drei Bits B 2 bis B 4 adressierten Registers verwendet wird.

Die aufteilbaren Register Q, U, Z, D, E sind niemals unmittelbar an arithmetischen Operationen beteiligt. Mit anderen Worten, ihr Inhalt wird (mit Ausnahme der Markierungsbits Bl) niemals unmittelbar geändert, wobei in jedem Speicherzyklus dieser Inhalt entweder ohne Veränderung wiedergewonnen wird, oder der Inhalt in die oder aus den Registern M oder N übertragen wird.

Demzufolge kann jeder der beiden Teile jedes Registers Q, V, Z, D, E durch den Schaltkreis 36 unter Steuerung des derzeitig in dem Befehlsspeicher 16 gespeicherten Adressenbits B1 adressiert und ausgewählt werden. Im einzelnen verbindet der Schaltkreis 36, sofern dieses gespeicherte Bit Bl = »1« ist, das derzeitig durch den gespeicherten Befehl adressierte aufteilbare Register Q, U, Z, D oder E entweder mit dem Register N oder dem Register M (in Abhängigkeit von dem Funktionsteil dieses gespeicherten Befehls) nur dann, wenn diese bistabile Schaltung erregt ist, so daß die Übertragungsoperation nur auf das erste oder aus dem ersten Teil dieses aufteilbaren Registers durchgeführt wird, während, sofern das gespeicherte Bit Bl = »0« ist, die Verbindung nur bei enterregter bistabiler Schaltung erfolgt, so daß die Übertragungsoperation nur auf das zweite oder aus dem zweiten Teil des aufteilbaren Registers erfolgt.

Es ist selbstverständlich, daß vor jeder Übertragungsoperation auf ein gewähltes und aus einem gewählten Teil eines aufteilbaren Registers an der in ihm gespeicherten Zahl geeignete Ausrichtoperationen vorgenommen werden. Bei der in der allgemeinen Beschreibung erörterten Ausführungsform war jede Adressentaste bei ihrer Betätigung zum Eingeben von vier Adressenbits B1 bis B 4 in den Rechner wirksam. Gemäß einer anderen Ausführungsform ist jede Adressentaste zum Eingeben nur der drei zum Adressieren eines Registers verwendeten Adressenbits B 2 bis B 4 wirksam, wobei eine besondere Aufteiltaste zum Eingeben des verbleibenden Adressenbits Bl vorgesehen ist, so daß sich über das Tastenfeld normalerweise jeder beliebige Teil eines beliebig aufteilbaren Registers adressieren läßt.

Gemäß einer anderen Ausführungsform kann das Adressenbit Bl in Abhängigkeit von seinem Wert derart wirksam sein, daß die Übertragungsoperation beim Entnehmen entweder des Startbits BIi? (Beginn des Speicherzyklus) oder des Markierungsbits BlZ (Beginn der zweiten Hälfte des Speicherzyklus) beginnt, wobei in beiden Fällen die Übertragungsoperation bis zum Ende des Zyklus fortgesetzt wird.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung dauert der Speicherzyklus vierundzwanzig Digitperioden an Stelle von zweiundzwanzig, wie vorher beschrieben, wobei jedes Register entweder eine 22-Digitzahl oder zwei 11-Digitzahlen speichern kann. In diesem Fall sind die Digitperioden C12 und C 24 leer, um dem Rechner genügend Zeit zum Feststellen eines Überlaufs während der arithmetischen Operationen zu geben. Diese Anordnung führt zu Änderungen, die dem Fachmann geläufig sind. Es sei bemerkt, daß das Verlängern des Speicherzyklus auf vierundzwanzig Digitperioden nur eine Änderung der bei Beginn des den Rechner startenden ZustandesP21 in das Register K eingeschriebenen Zahl bedingt, da infolge der Verwendung von Markierungsbits in der Verzögerungsleitung beim normalen Betrieb des Rechners kein Digitzähler verwendet wird.

Claims (5)

Patentansprüche:

1. Programmgesteuerte elektronische Rechenanlage mit einem Speicher zum Speichern eines eine Serie von Befehlen enthaltenden Programms und mit durch dieses Programm gesteuertem Schaltungskreis zum Übertragen eines vorbestimmten Befehls aus diesem Programmspeicher in einen Befehlsspeicher sowie mit beim Eingeben dieses Befehls in den Befehlsspeicher automatisch wirksamer Folgesteuereinheit zum Ausführen dieses Befehls, dadurch gekennzeichnet, daß sie einen Satz Steuertasten (22) zum Eingeben dieses Befehls in den Befehlsspeicher (16) enthält, so daß die Betätigung dieser Steuertasten (22) von Hand die Folgesteuereinheit (26) außerhalb der Steuerung durch das Programm automatisch wirksam macht.

2. Anlage nach Anspruch 1, bei der in dem Programm zum Markieren des Anfangs besonderer Unterprogramme Bezugsstellen derart eingestellt werden, daß sie beim Eingeben eines Sprungbefehls in den Befehlsspeicher auf eine entsprechende der Bezugsstellen des Programms springt und das betreffende Unterprogramm ausführt, dadurch gekennzeichnet, daß diese Steuertasten (22) Unterprogrammtasten (69) enthalten, die von Hand betätigbar sind, um diesen Sprungbefehl in den Befehlsspeicher (16) einzugeben, so daß die Rechenanlage das entsprechende Unterprogramm automatisch ausführt, wobei die Steuerung dieser Steuertasten (22) über die Rechenanlage bei Beendigung dieses Unterprogramms in ihre Ausgangsstellung zurückgeführt wird.

3. Anlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuertasten (22) zum Eingeben von Programmbefehlen in den Pro-

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grammspeicher (LDR) abwechselnd einstellbar sind.

4. Anlage nach Anspruch 2, bei der der Sprungbefehl eine Bezeichnungseinrichtung enthält, die mindestens eine ihm zugeordnete Bezugsstelle identifiziert, dadurch gekennzeichnet, daß sie eine

logische Schaltung (27) enthält, die beim Eingeben des Sprungbefehls in den Befehlsspeicher (16) wirksam wird, um die aufeinanderfolgenden Programmbefehle der Reihe nach abzutasten.

5. Anlage nach Anspruch 2, dadurch gekennzeichnet, daß die Bezugsstelle ein Bezugsbefehl ist.

Hierzu 2 Blatt Zeichnungen

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