DE1549518B2 - Programmgesteuerte elektronische rechenanlage mit einer aufzeichnungsverarbeitungseinrichtung - Google Patents
Programmgesteuerte elektronische rechenanlage mit einer aufzeichnungsverarbeitungseinrichtungInfo
- Publication number
- DE1549518B2 DE1549518B2 DE19651549518 DE1549518A DE1549518B2 DE 1549518 B2 DE1549518 B2 DE 1549518B2 DE 19651549518 DE19651549518 DE 19651549518 DE 1549518 A DE1549518 A DE 1549518A DE 1549518 B2 DE1549518 B2 DE 1549518B2
- Authority
- DE
- Germany
- Prior art keywords
- register
- card
- bits
- bit
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
- G06F7/495—Adding; Subtracting in digit-serial fashion, i.e. having a single digit-handling circuit treating all denominations after each other
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/0227—Cooperation and interconnection of the input arrangement with other functional units of a computer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C21/00—Digital stores in which the information circulates continuously
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
- G06F2207/4924—Digit-parallel adding or subtracting
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Human Computer Interaction (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Complex Calculations (AREA)
- Calculators And Similar Devices (AREA)
- Input From Keyboards Or The Like (AREA)
Description
Die Erfindung betrifft eine programmgesteuerte elektronische Rechenanlage mit einem Speicher mit
Zugriffszeit, mit einem Pufferspeicher für eine vorgegebene Anzahl von Bits und mit einer Vorrichtung
zum Abtasten und wechselweise zum Schreiben mit konstanter Relativgeschwindigkeit geführter Aufzeichnungsträger
mit mindestens einer Aufzeichnungsspur für ein Befehle enthaltendes Programm und mit
Mitteln, welche die Bits abzutastender oder einzuschreibender Programmbefehle, während die Programmbefehle
abgetastet bzw. geschrieben werden, in den Pufferspeicher schreiben bzw. aus dem Pufferspeicher
lesen.
Insbesondere betrifft die Erfindung eine für die mittlere Datentechnik, für sogenannte Tisch- oder
Pultrechenanlagen, geeignete programmgesteuerte elektronische Rechenanlage.
Die bisher bekannten elektronischen Pult-Rechenanlagen lassen sich nicht mit Hilfe eines in ihrem
internen Register gespeicherten Programms steuern, so daß die Anzahl und Vielseitigkeit der von ihnen
durchführbaren verschiedenen Operationen strikt begrenzt ist. Demzufolge sind sie bei der Verarbeitung
von Daten nicht leistungsfähiger als die mechanischen
Pult-Rechenanlagen.
Einige der bekannten mittelgroßen Rechenanlagen besitzen die Fähigkeit, unter Steuerung durch ein in
ihnen gespeichertes Simulator-Programm einen Pult-Rechner zu simulieren. Diese bekannten Rechenanlagen
können entweder unter Steuerung durch das gespeicherte Programm automatisch oder unter
Steuerung durch das Tastenfeld von Hand arbeiten.
Jedoch ist der Aufbau dieser Rechenanlagen so komplex, daß ihr Betrieb wie bei mechanischen
Rechenanlagen unwirtschaftlich und schwierig ist.
Es ist bereits bekannt, von einem Datenträger gelesene Befehle unter Zwischenschaltung eines Puffers
in den internen Speicher eines Rechners einzulesen. Dabei wird beispielsweise so lange Information
vom Träger gelesen,.bis der Puffer gefüllt ist. Dann wird der Träger angehalten, der Pufferinhalt in den
Speicher übertragen und anschließend der Träger erneut gestartet, wobei der Puffer mit dem nächsten
Informationsblock gefüllt wird. Die Informationsbits sind auf dem Träger in gleichen, nicht weiter in Gruppen
unterteilten Impulsabständen aufgezeichnet. Diese bekannte Art des diskontinuierlichen Einlesens erfordert
eine aufwendige, starkem Verschleiß unterliegende Mechanik. ■ - .
Andere bekannte Vorrichtungen zum Informationsverkehr zwischen einem internen Speicher und externen
Aufzeichnungen versuchen die beschriebenen Nachteile dadurch zu umgehen, daß die Rechner mit
speziellen Schieberegistern als Puffer oder mit speziellen Steuerungen ausgerüstet sind. Stets jedoch wird
in den bekannten Rechnern von dem aufwendigen Prinzip ausgegangen, logisch zusammenhängende
Information, beispielsweise die Befehle eines Programms, auf dem Träger in Bits mit gleichem Impulsabstand
aufzuzeichnen und die Menge der gelesenen Bits intern den Kapazitäten der Pufferspeicher und
der Zugriffszeit des Arbeitsspeichers anzupassen.
Aufgabe der Erfindung ist es dementsprechend, eine Rechenanlage zu beschreiben, bei der die Betriebsmodi
eines kontinuierlich mit konstanter Geschwindigkeit an den Schreib- und Leseköpfen vorbeigeführten
externen Aufzeichnungsträgers und des internen Hauptspeichers so zu koordinieren sind, daß
zusätzliche und aufwendige interne Steuerungsmaßmen und zusätzliche Hardware nicht erforderlich
sind und eine einfache konstruktive Auslegung der beim Informationsaustausch beteiligten mechanischen
und elektronischen Baugruppen ermöglicht wird.
Diese Aufgabe wird erfindungsgemäß durch einen Rechner der eingangs näher beschriebenen Art gelöst,
der dadurch gekennzeichnet ist, daß die Programmbefehle in Bit-Gruppen auf einer Spur des Aufzeichnungsträgers
angeordnet sind, in denen der Abstand der Bits untereinander kürzer als die Zugriffszeit ist,
und daß die maximale Anzahl der Bits in jeder Gruppe die Kapazität des Pufferspeichers nicht überschreitet,
daß der Aufzeichnungsabstand zwischen den einzelnen Bit-Gruppen einem zeitlichen Intervall
zwischen dem letzten Bit einer Gruppe und dem ersten Bit der folgenden Gruppe von mindestens der
Speicherzugriffszeit entspricht und daß die Mittel zum Schreiben bzw. Abtasten der Bits in den bzw.
aus dem Pufferspeicher jede Gruppe in den Speicher übertragen bzw. von dort abrufen, während der Aufzeichnungsabstand
zwischen den Gruppen abgetastet bzw. aufgezeichnet wird.
Gemäß einer weiteren vorteilhaften Ausgestaltung der Erfindung ist eine Rechenanlage vorgesehen, bei
der durch Zählen der Stellen bei ihrem Abtasten eine Prüfung vorgenommen wird, und zwar in der Weise,
daß in dieser Zählung auch die in den Leerräumen enthaltenen Stellen sind. Des weiteren ist es vorteilhaft,
die Erfindung so auszugestalten, daß die Leerräume zum Aufzeichnen von Prüfbits für die einander
benachbarten Zeichen verwendet werden.
Die Erfindung kann beispielsweise im Rahmen einer an sich bekannten Rechenanlage realisiert werden,
die durch ein von einer Karte abgelesenes und in einem internen Speicher gespeichertes Programm gesteuert
wird und mit von Hand betätigbaren Steuertasten zum Ausführen von Unterprogrammen in diesem
Programm versehen ist.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und im folgenden näher beschrieben.
Es zeigen
F i g. 1 a und 1 b ein Blockdiagramm des Rechners gemäß einer Ausführungsform der Erfindung,
Fig. 2 wie Fig.l und la zusammenzufügen sind,
. Fig. 3 ein Zeitdiagramm von Taktsignalen des Rechners nach F i g. 1 und 1 a,
; F i g. 4 einen senkrechten Schnitt durch eine Ausführungsform
der Rechenanlage,
F i g. 5 eine Draufsicht auf die Rechenanlage nach Fig. 4,
Fig. 6a und 6b einige beim Kartenablese- und -einschreibevorgang beteiligte Schaltungen der Rechenanlage
und
- Fig. 7 ein Zeitdiagramm des Kartenablese- und -aufzeichnungsvorgangs.
■ Der Rechner nach der Erfindung besitzt einen aus
einer magnetostriktiven Verzögerungsleitung LDR bestehenden Speicher mit beispielsweise 10 Registern /,
/, M, N, R, Q, U, Z, D, E, der mit einem einen Leseverstärker
39 speisenden Lesewandler 38 und einem von einem Schreibverstärker 41 gespeisten Schreibwandler
40 versehen ist.
Jedes Speicherregister besitzt beispielsweise 22 Dezimalstellen mit je acht Binärstellen, so daß jedes Register
bis zu zweiundzwanzig 8-Bit-Zeichen speichern kann. Sowohl die Zeichen als auch die Bits werden in
Reihe verarbeitet. Demzufolge läuft eine Reihe von 10 -8-22 Binärsignalen in der Verzögerungsleitung
LDR um.
Die auftretenden zehn ersten Binärsignale stellen das erste Bit der ersten Dezimalstelle des Registers R,
N, M, J, I, Q, U, Z, D bzw. E dar, die darauffolgenden zehn nächsten Binärsignale stellen das zweite Bit
der ersten Dezimalstelle der jeweiligen Register dar usw.
Wenn beispielsweise angenommen wird, daß diese Binärsignale in der Verzögerungsleitung so aufgezeichnet
werden, daß sie um 1 Mikrosekunde voneinander getrennt sind, so sind die zu einem bestimmten
Register gehörenden Signale 10 Mikrosekunden voneinander getrennt, d. h., daß jedes Register eine Reihe
von 8 · 22 um 10 Mikrosekunden voneinander getrennten Binärsignalen enthält, wobei die zu den verschiedenen
Registern gehörenden Binärsignalreihen um 1 Mikrosekunde zueinander versetzt sind.
Der Leseverstärker 39 speist einen Serien-Parallel-Umsetzer 42, der über zehn gesonderte Ausgangsleitungen
LR, LM, LN, LJ, LI, LE, LD, LQ, LU und LZ zehn gleichzeitige Signale erzeugt, die die in derselben
Binärstelle derselben Dezimalstelle der jeweiligen zehn Register gespeicherten zehn Bits darstellen.
Demzufolge sind zu einem gegebenen Zeitpunkt zehn Signale, die das erste Bit der ersten Dezimalstelle
der zehn Register darstellen, an den zehn Ausgangsleitungen gleichzeitig vorhanden; zehn Mikrosekunden
später sind die zehn das zweite Bit der ersten Dezimalstelle darstellenden Signale an diesen
Ausgangsleitungen vorhanden usw. .
Jede Gruppe aus zehn an den Ausgangsleitungen des Umsetzers 42 gleichzeitig vorhandenen Signalen
wird nach ihrer Verarbeitung einem Parallel-Serien-Umsetzer 43 zugeführt, der den Schreibverstärker 41
mit diesen in ihrer vorherigen Reihenfolge um 1 Mikrosekunde voneinander getrennt erneut zu speichernden
zehn Signalen speist, so daß der Wandler 40 diese Signale entsprechend der Arbeitsweise des
Rechners entweder unverändert oder geändert unter Beibehaltung ihrer vorherigen gegenseitigen Lage in
die Verzögerungsleitung einschreibt. Die einfache Verzögerungsleitung LDR ist so in bezug auf den
ihren Inhalt verarbeitenden Außenkreis einer Gruppe von zehn parallel arbeitenden Verzögerungsleitungen
gleichwertig, die je ein einfaches Register. enthalten
und mit einer Ausgangsleitung LR, LM, LN, LJ, LI, LE, LD, LQ, LU bzw. LZ sowie einer Eingangsleitung
SR, SM, SN, SJ, SI, SE, SD, SQ, SU bzw. SZ versehen sind.
Diese versetzte Anordnung der Signale in der Verzögerungsleitung läßt es zu, daß alle Register des
Rechners in einer einfachen, mit einem einfachen Lesewandler und einem einfachen Schreibwandler
versehenen Verzögerungsleitung enthalten sind, so daß die Endkosten des Speichers die Kosten für eine
Verzögerungsleitung mit nur einem Register nicht übersteigen. Darüber hinaus ist es, da die Impuls-Wiederholungsfrequenz
in der Verzögerungsleitung zehnfach größer ist als in den anderen Kreisen des Rechners, möglich, gleichzeitig eine gute Ausnutzung
der Speicherkapazität der Verzögerungsleitung zu erreichen, während in den anderen Teilen des Rechners
langsam arbeitende Schaltkreise verwendet und somit die Kosten für die Rechenanlage erheblich herabgesetzt
werden können.
Da die Verzögerungsleitungsspeicherung in ihrer Art zyklisch ist, wird der Betrieb des Rechners in aufeinanderfolgende
Speicherzyklen aufgeteilt, wobei jeder Zyklus zweiundzwanzig Zeichenperioden Cl bis
C 22 enthält und jede Zeichenperiode in acht Bitperioden Tl bis Γ 8 aufgeteilt ist.
Ein Taktimpulsgenerator 44 erzeugt an den Ausgangsleitungen Tl bis TS aufeinanderfolgende Taktimpulse,
die je, wie in dem Zeitdiagramm in F i g. 3 gezeigt, eine eine entsprechende Bitperiode anzeigende
Dauer haben. Der Ausgangsanschluß Tl ist während der gesamten ersten Bitperiode jeder der
zweiundzwanzig Zeichenperioden erregt, während entsprechend der Ausgangsanschluß Γ 2 während der
gesamten zweiten Bitperiode jeder der zweiundzwanzig Zeichenperioden erregt ist, usw.
Der Taktimpulsgenerator 44 ist, wie nachstehend noch näher erläutert, mit dem Speicher, der Verzöge-
rungsleitung LDR, in der Weise synchronisiert, daß der Beginn der rc-ten Gattungsbitperiode der wi-ten
Gattungszeichenperiode mit dem Zeitpunkt zusammenfällt, zu dem die zehn in der η-ten Binärstelle der
/η-ten Dezimalstelle der zehn Speicherregister eingelesenen zehn Bits an den Ausgangsleitungen des
Serien-Parallel-Umsetzers 42 verfügbar zu werden beginnen. Diese Binärsignale werden in dem Umsetzer
42 für die gesamte Dauer der entsprechenden Bitperiode gespeichert. Während derselben Bitperiode
werden die durch Verarbeiten der zehn aus der Verzögerungsleitung LDR entnommenen Bits erzeugten
zehn Bits darstellenden Signale dem Parallel-Serien-Umsetzer 43 zugeführt und in die Verzögerungsleitung
eingeschrieben.
Im einzelnen erzeugt der Taktimpulsgenerator 44 im Verlaufe jeder Bitperiode zehn Impulse Ml bis
MIO (Fig. 3). Der Impuls Ml.bestimmt die Lesezeit, d. h. den Zeitpunkt, zu dem der Serien-Parallel-Umsetzer
42 die zu der vorliegenden Bitperiode gehörenden Bits verfügbar zu machen beginnt, während der Impuls M 4 die Einschreibzeit, d.h. den
Zeitpunkt, angibt, zu dem die verarbeiteten Bits zum Einschreiben in die Verzögerungsleitung LDR dem
Parallel-Serien-Umsetzer 43 zugeführt werden.
Der Taktimpulsgenerator 44 besitzt einen Oszillator 45, der im Betrieb einen Impulsverteiler 46 mit
Impulsen von der Frequenz der Impulse Ml bis MIO speist, wobei ein durch diesen Impulsverteiler
gespeister Frequenzteiler 47 zum Erzeugen der Taktimpulse Tl bis Γ 8 eingerichtet ist.
Der Oszillator 45 ist nur in Betrieb, solange eine bistabile · Schaltung erregt bleibt, die durch in der
Verzögerungsleitung LDR umlaufende Signale gesteuert wird. ' ·■' ' .
Jede Dezimalstelle des Speichers LDR kann entweder ein Dezimalzeichen oder einen Befehl enthalten.
Im einzelnen können die Register / und J, die als erstes bzw. zweites Befehlsregister bezeichnet sind,
ein Programm speichern, das eine Folge von vierundzwanzig in die zweiundzwanzig Dezimalstellen
des Registers / bzw. / eingeschriebenen Befehlen enthält.
Die übrigen Register M, JV, R, Z, U, O, D, E sind
normalerweise Zahlenregister, die je eine Zahl mit einer Höchstlänge von zweiundzwanzig Dezimalstellen
speichern können. Jeder Befehl besteht aus acht jeweils in den Binärstellen Tl bis T 8 einer bestimmten
Dezimalstelle gespeicherten Bits B1 bis B 8. Die
Bits B 5 bis BS stellen eine von sechzehn OperationenFl
bis F16 dar, während die Bitsßl bis B 4 im
allgemeinen die Adresse eines Operanden darstellen, mit dem diese Operation ausgeführt werden soll.
Jede Dezimalziffer wird entsprechend einem binärverschlüsselten Dezimalcode im Rechner durch die
vier Bits B 5, B 6, Bl und B 8 dargestellt. In dem
Verzögerungsleitungsspeicher LDR werden diese vier Bits in den letzten auftretenden vier Binärstellen T 5,
T 6, Tl bzw. Γ8 einer bestimmten Dezimalstelle aufgezeichnet,
während die verbleibenden vier Binärstellen zum Speichern bestimmter Markierungsbits
verwendet werden. Im einzelnen wird in dieser Dezimalstelle die Binärstelle TA zum Speichern eines
Kommabits B 4 verwendet, das für die gesamte Ziffer einer Dezimalzahl mit Ausnahme der ersten ganzen
Ziffer hinter dem Komma gleich »0« ist.
Die Binärstelle T 3 wird zum Speichern eines Vorzeichenbits
B 3 verwendet, das für alle Dezimalziffern einer positiven Zahl binär »0« und für alle Dezimalziffern
einer negativen Zahl binär »L« ist. Die Binärstelle Γ 2 wird zum Speichern eines Zeichen-Erkennungsbits
B 2 verwendet, das in jeder durch eine Dezimalziffer einer Zahl besetzten Dezimalstelle
gleich binär »L« und in jeder (nicht Null bedeutenden) unbesetzten Dezimalstelle gleich binär »0« ist.
Demzufolge erfordert dievölständige Darstellung
einer Dezimalziffer im Speicher LDR die sieben Binärstellen T 2, Γ 3, T 4, T S, T 6, T 7 und Γ 8 einer
gegebenen Dezimalstelle. >
Die verbleibende Binärstelle Tl wird zum Speichern eines Markierungsbits B1 verwendet, dessen
Bedeutung nicht unbedingt mit der in dieser Stelle gespeicherten Dezimalziffer in Beziehung zu stehen
braucht.
In der nachfolgenden Beschreibung ist ein in einer Binärstelle α einer bestimmten Dezimalstelle eines
Registers b gespeichertes Bit mit Bab bezeichnet, während das beim Entnehmen dieses Bits aus der
Verzögerungsleitung erzielte Signal mit LBab bezeichnet ist.
•: Ein in der ersten Dezimalstelle Cl des Registers R
gespeichertes Bit BIR = »L« wird am Anfang jedes
Speicherzyklus zum Starten des Taktimpulsgenerators 44 verwendet; ein in der 22. Dezimalstelle C 22 des
Registers E gespeichertes Bit ölE = »L« wird zum
Anhalten des Generators 44 verwendet; ein in der «-ten Dezimalstelle des Registers JV gespeichertes Bit
BIN = »L« zeigt an, daß während der Durchführung
eines Programms der nächstfolgende auszuführende Befehl der in dieser η-ten Dezimalstelle des
Registers / oder J gespeicherte Befehl ist; ein in der η-ten Dezimalstelle des Registers M gespeichertes
Bit BlM — »L« zeigt an, daß beim Eingeben einer
Zahl über das Tastenfeld in das Register M die nächste eingegebene Dezimalziffer in der (n — I)-Dezimalstelle
gespeichert werden soll, während beim Eingeben eines Befehls über das Tastenfeld der
nächstfolgende Befehl in der η-ten Dezimalstelle des Registers / oder / gespeichert werden soll; daß beim
Drucken einer in einem aus den Registern der Verzögerungsleitung ausgewählten beliebigen Register
gespeicherten Zahl das nächste zu druckende Zeichen das in der η-ten Dezimalstelle dieses Registers
gespeicherte Zeichen ist und daß beim Addieren von zwei Zahlen die Ziffer der in der η-ten Dezimalstelle
des Registers JV gespeicherten Summe danach durch Addieren einer Füllziffer, wie nachstehend noch
näher erläutert, korrigiert wird. Ein in der n-ten Dezimalstelle des Registers U gespeichertes BitBlU
= »L« zeigt an, daß die Ausführung eines Hauptprogramms beim η-ten Befehl aus dem Register /
oder / vor Beginn der Ausführung eines Unterprogramms unterbrochen worden ist. Deshalb werden
die Markierungsbits BlR, BlE zur Darstellung feststehender
Bezugsstellen in den verschiedenen Registern (Anfang bzw. Ende) verwendet; die Markierungsbits
BIJV, BlM und BIO stellen verstellbare
Bezugsstellen in den Registern dar. Die Bits BIM
■werden bei Durchführung einer Addition außerdem dazu verwendet, für jede Dezimalstelle eine zu einer
mit dieser Dezimalstelle durchgeführte oder durchzuführende Operation gehörende Information aufzuzeichnen.
Die Regenerierung sowie die Änderung und Verschiebung der Markierungsbits Bl erfolgen mit Hilfe
eines Markierungsbit-Steuerkreises 37.
Die Rechenanlage enthält außerdem einen Binäraddierer 72, der mit zwei Eingangsleitungen 1 und 2
versehen ist, um gleichzeitig zwei zu addierende Bits aufzunehmen, die an der Ausgangsleitung 3 das Summenbit
erzeugen.
Der Rechner ist außerdem mit einem Schieberegister K mit acht BinärstufenKl bis K8 versehen. Bei
Aufnahme eines Schiebeimpulses über den Anschluß 4 werden die in den Stufen K 2 bis K 8 gespeicherten
Bits jeweils in die Stufen Kl bis K7 verschoben,
während die dann an den Eingangsleitungen 5, 6, 7, 8, 9, 10,11,12,13 vorhandenen Bits jeweils in
die StufenKl, K2, K3, K4, KS, K6, Kl, K8 und
nochmals KS übertragen werden.
Die durch den Impulsverteiler 46 (Fig. Ib) er- x5
zeugten Impulse M 4 werden als Schiebeimpulse für das Register K verwendet, das demzufolge während
jeder Bitperiode einen Schiebeimpuls, d. h. während jeder Zeichenperiode acht Schiebeimpulse, erhält.
Der Inhalt jeder Stufe des Registers K bleibt von dem Impuls M 4 jeder Bitperiode bis zu dem Impuls
M 4 der nächstfolgenden Bitperiode unverändert. Ein der Eingangsleitung 13 des Registers K während
einer bestimmten Bitperiode zugeführtes Bit ist also an der Ausgangsleitung 14 des Registers K nach acht as
Bitperioden, d. h. eine Zeichenperiode später, verfügbar, so daß unter diesen Bedingungen das Register K
wie ein Verzögerungsleitungsabschnitt mit einer einer Zeichenperiode entsprechenden Länge wirkt.
Durch Schalten des Speicherregisters X und des Schieberegisters K in eine geschlossene Schleife, während
alle übrigen Register mit ihren Ausgängen an ihre jeweiligen Eingänge unmittelbar angeschlossen
bleiben, um eine geschlossene Schleife zu bilden, wird das Register X in bezug auf die übrigen Register
effektiv um eine Zeichenperiode verlängert. In diesem verlängerten Register X wird die aus der Verzögerungsleitung
zugleich mit der rc-ten Dezimalstelle der übrigen Speicherregister, d. h. während der /z-ten
Zeichenperiode seit Entnahme des den Taktimpulsgenerator 44 startenden Bits JSIi?, entnommene Stelle
üblicherweise als die n-te Dezimalstelle bezeichnet. Demzufolge wird der Inhalt des Registers X während
jedes Speicherzyklus um eine Dezimalstelle verschoben,
also in bezug auf die anderen Register um eine Zeichenperiode verzögert.
.. Das Register X kann auf Grund seiner Fähigkeit, als Verzögerungsleitung zu wirken, gemäß den auf
S. 198 des Werkes »Arithmetic Operations in Digital Computers« von R. K. Richard, 1955, dargelegten
Grundsätzen außerdem als Zähler verwendet werden. Im einzelnen ist dieser Zähler, sofern seine
Eingangsleitung 13 und seine Ausgangsleitung 14 an die Ausgangsleitung 3 bzw. an die Eingangsleitung 1
des Binäraddierers 72 angeschlossen sind, während die Eingangsleitung 2 des Addierers kein Signal aufnimmt,
in der Lage, aufeinanderfolgende Zählimpulse zu zählen.
Außerdem kann das Register K als Pufferspeicher
zum vorübergehenden Speichern einer Dezimalziffer oder des Adressenteils eines Befehls oder des Funktionsteils
eines durch eine Druckeinheit 21 zu drukkenden Befehls wirken.
Beim Übertragen von Daten oder Befehlen aus dem Tastenpult 22 in den Verzögerungsleitungsspeieher
LDR kann das Register K außerdem als Parallel-Serien-Umsetzer wirken.
Die Rechenanlage besitzt außerdem ein Befehlsregister 16 mit acht Binärstufen/1 bis /8 zum Speichern
der jeweiligen Bits Bl bis 2? 8 eines Befehls.
Die die Adressenbits B1 bis BA eines Befehls enthaltenden
ersten vier Stufen 11 bis 14 speisen einen
Adressendecoder 17 mit acht Ausgangsleitungen Yl
bis YS, von denen je eine einem der acht adressierbaren
Speicherregister entspricht und die jeweils erregt sind, wenn die Kombination der vier genannten
Bits die Adresse dieses Registers darstellt. Die Adresse des Registers M wird durch vier Bits »0« dargestellt,
so daß das Register M automatisch adressiert ist, wenn nicht ausdrücklich eine Adresse gegeben wird.
Die die Funktionsbits B 5 bis B 8 eines Befehls enthaltenden
übrigen vier Stufen /5 bis /8 speisen einen Funktionsdecoder 18 mit einem Satz von Ausgängen
Fl bis F16, die jeweils erregt sind, wenn die Kombination
der Bits B 5 bis BS eine entsprechende Funktion
darstellt.
Außerdem können die Ausgänge der Stufen /1 bis
/4 und die Ausgangsleitungen der Stufen/5 bis /8 über das Verknüpfungsglied 19 bzw. das Verknüpfungsglied
20 an die Eingangsleitungen der jeweiligen Stufen K 5 bis KS des Registers K angeschlossen
werden, um die in diesen Stufen gespeicherte Adresse bzw. die Funktion auszudrucken.
Ein Schaltkreis 36 ist vorgesehen, um, entsprechend verschiedenen nachstehend näher spezifizierten Mustern,
die zehn Speicherregister, den Binäraddierer 72, das Schieberegister K und das Befehlsregister 16
wahlweise untereinander zu verbinden zum richtigen Steuern der Übertragung von Daten und Befehlen in
die und aus den verschiedenen Teilen der Rechenanlage. Der Schaltkreis 36 besteht aus einer Dioden-Matrix
oder einer Transistor-NOR-Glieder-Matrix oder einer keine Speichereigenschaften aufweisenden
gleichwertigen Schaltvorrichtung.
Außerdem wird durch den Schaltkreis 36 die Auswahl der Speicheregister entsprechend der durch den
Decoder 17 angezeigten vorliegenden Adresse vorgenommen.
Das Tastenpult 22 zum Eingeben der Daten und der Befehle und zur Steuerung der verschiedenen
Funktionen des Rechners enthält ein Zahlentastenfeld 65 mit zehn Zifferntasten 0 bis 9, die dazu dienen,
über das Pufferregister K Zahlen in das Speicherregister M einzuspeichern, wobei gemäß einer
bevorzugten Ausfuhrungsform das Register M das von dem Tastenzahlenfeld aus einzig zugängliche
Speicherregister ist. Das Tastenpult 22 enthält außerdem ein Adressentastenfeld 68, das mit Tasten versehen
ist, die je die Wahl eines entsprechenden Registers des Verzögerungsleitungsspeichers LDR steuern.
Das Tastenpult 22 enthält außerdem ein Funktionstastenfeld 69 mit Tasten, die je dem Funktionsteil
eines der Befehle entsprechen, die der Rechner ausführen kann.
Die drei Tastenfelder 65, 68 und 69 steuern eine mechanische Decodereinrichtung, die aus Codierstäben
besteht, die mit elektrischen Schaltern zusammenwirken, um an vier Leitungen Hl, H 2, H 3, H 4
vier Binärsignale zu erzeugen, die entweder die vier Bits einer auf dem Tastenfeld 65 eingestellten Dezimalziffer
oder die vier Bits einer auf dem Tastenfeld 68 eingestellten Adresse oder die vier Bits einer auf
dem Tastenfeld 69 eingestellten Funktion darstellen, wobei die Decodereinrichtung außerdem eine Ausgangsleitung
Gl oder G2 oder G3 erregen kann, um
anzuzeigen, ob das Tastenfeld 65 oder das Tastenfeld
309 507/373
68 bzw. das Tastenfeld 69 betätigt worden ist. Eine
Kommataste 67 und eine Taste 66 für ein negatives algebraisches Vorzeichen erzeugen bei ihrer Betätigung
unmittelbar ein Binärsignal in der Leitung V bzw. SN, ...·-■■
Die Rechenanlage läßt sich wahlweise so einstellen, daß sie nach drei Arten arbeitet, und zwar »von
Hand«, »Automatisch« und »Programmspeicherung« in Abhängigkeit davon, ob ein Schalter 23 mit drei
Stellungen ein Signal PM, PA oder IP erzeugt.
Alle Befehle können bei automatischem Betrieb ausgeführt werden und eine Reihe von Befehlen auch
bei Handbetrieb. '
Während des Programmeinspeicherungsbetriebes, bei dem das Signal IP auftritt, sind das Adressentastenfeld
68 und das Funktionstastenfeld 69 zum Eingeben der Programmbefehle in die Register/
und / über das Pufferregister K betätigbar. Zu diesem
Zweck können die Ausgänge Hl bis H 4 der Tastenfeld-Decodereinrichtung
über das Verknüpfungsglied 24 jeweils an die Eingänge 8 bis 11 des Registers K
angeschlossen werden. Während dieser Zeit ist das Tastenfeld 65 blockiert.
Während des automatischen Betriebes, bei dem das vorher in den Speicher LDR eingespeicherte Programm
ausgeführt wird, sind das Adressentastenfeld und das Funktionstastenfeld blockiert.
Der automatische Betrieb besteht aus einer Folge von Befehl-Substituierphasen und Befehl-Ausführphasen.
Im einzelnen wird während einer Substituierphase ein Befehl aus dem Programmregister/, / in
das Register 16 übertragen. Auf diese Phase folgt automatisch eine Ausführungsphase, in der der Rechner
unter Steuerung durch den in das Register 16 gespeicherten Befehl diesen Befehl ausführt. Auf die
Ausführungsphase folgt automatisch eine Substituierphase für den nächstfolgenden Befehl, der extrahiert
und an Stelle des vorherigen Befehls gespeichert wird, usw. Solange im Befehlsregister 16 ein Befehl gespeichert
wird, bleibt das durch den Adressenteil des Befehls angegebene Zahlenregister fortlaufend angesteuert,
wobei die Decodereinrichtung 18 stetig das dem Funktionsteil des Befehls entsprechende Funktionssignal
erzeugt. Während des automatischen Betriebes ist normalerweise auch das Zahlentastenfeld
gesperrt, da die Rechenanlage nach den vorher in den Speicher eingespeicherten Daten arbeitet. Dieses
Tastenfeld wird nur dann frei und betätigt, wenn der zur Zeit gespeicherte Programmbefehl ein Haltebefehl
ist. Dieser Befehl ermöglicht die Verarbeitung von mehr Daten, als der Speicher der Rechenanlage enthalten
kann.
Beim Handbetrieb können das Zahlentastenfeld, das Adressentastenfeld und das Funktionstastenfeld
alle wirksam, d. h. in Betrieb, sein. Im einzelnen können gemäß dieser Betriebsart das Adressentastenfeld
und das Funktionstastenfeld von dem Bedienenden dazu verwendet werden, auf dem Rechner eine
Folge von Operationen entsprechend einer beliebigen auch während des automatischen Betriebs ausführbaren
Folge rechnen zu lassen. Zu diesem Zweck gibt der Benutzer über das Tastenfeld eine Adresse und
eine Funktion ein, die demzufolge genau wie während einer Befehl-Substituierphase bei automatischem Betrieb
über das Verknüpfungsglied 70 bzw. 71 in dem Register 16 festgehalten werden. Darüber hinaus wird
durch Eingeben des Befehls (Adresse und Funktion) in das Tastenfeld automatisch eine Befehl-Ausführphase
eingeleitet, um den eingegebenen Befehl in einer der Ausführungsphase des automatischen Betriebes
entsprechenden Weise auszuführen. Nach Beendigung dieser Befehl-Ausführphase stoppt der
Rechner und wartet auf einen durch den Benutzer über das Tastenfeld eingegebenen neuen Befehl.
Wie vorstehend erwähnt, wird das zum Aufnehmen der Daten über das Tastenfeld spezialisierte Register
M, sofern keine Adressentaste betätigt wird, automatisch adressiert. Demzufolge kann der Benutzer,
wenn er über das Tastenfeld einen der den vier arithmetischen Grundoperationen entsprechenden
Befehle eingibt, das Adressentastenfeld wahlweise nicht betätigen, sondern statt dessen eine Zahl über
das Zahlentastenfeld eingeben. In diesem Falle wird die betreffende Operation mit der eingegebenen Zahl
ausgeführt. Demzufolge kann während des Handbetriebes jede der im Funktionstastenfeld 69 niedergedrückten
Tasten entsprechende arithmetische Operation entweder mit einer vorher über das Zahlentastenfeld
65 in das Register M eingegebenen Zahl oder mit einer in einem mit Hilfe des Adressentastenfeldes
gewählten Register gespeicherten Zahl ausgeführt werden.
Während des automatischen Betriebes können die in den Befehlen spezifizierten Funktionen mit den
zuvor in den Speicher eingespeicherten Daten ausgeführt werden. Vor dem Eindrücken des Schaltknopfes
AUT zum Starten der automatischen Programmausführung kann der Benutzer, nachdem er die Rechenanlage
auf Handbetrieb eingestellt hat, jede dieser Ausgangsdaten eingeben, indem er zunächst die Daten
über das Zahlentastenfeld in das Register M eingibt,
dann die Adressentaste niederdrückt, die dem Register entspricht, in dem die Daten gespeichert
werden sollen, und dann die einem Übertragungsbefehl entsprechende Funktionstaste niederdrückt.
Die Rechenanlage nach der Erfindung enthält außerdem eine Gruppe bistabiler Schaltungen, die in
F i g. 1 b durch ein Kästchen 25 kollektiv dargestellt sind. Diese bistabilen Schaltungen werden unter anderem
zum Speichern einiger innerer Zustände des Rechners verwendet, wobei die diese Zustände darstellenden
Signale dieser bistabilen Schaltungen in dem Blockdiagramm der Fi g. 1 a kollektiv mit A
bezeichnet sind.
Die Rechenanlage ist außerdem mit einer Folgesteuereinheit 26 mit einer Gruppe bistabiler Zustand-AnzeigeschaltungenPl
bis Pn versehen, die einzeln erregt werden, so daß sich der Rechner jederzeit in
einem bestimmten einer der zur Zeit erregten bistabilen Schaltungen Pl bis Pn entsprechenden Zustand
befindet. Im Betrieb geht der Rechner durch eine Folge von Zuständen, wobei er in jedem Zustand
bestimmte Grundoperationen ausführt. Die Folge dieser Zustände wird gemäß einem mit Hilfe einer
logischen Schaltung 27 hergestellten Kriterium bestimmt. Im einzelnen bestimmt die Schaltung 27 auf
Grund des durch die bistabilen Schaltungen P1 bis Pn über die Leitung P angezeigten augenblicklichen
Zustandes der Rechenanlage, des zur Zeit im Register 16 festgehaltenen und durch die Decodereinrichtung
18 über die Leitung F angezeigten Befehls und der durch die Gruppe von bistabilen Zustand-Festhalte-Schaltungen
25 über die Leitung A angezeigten augenblicklichen inneren Zustände der Rechenanlage,
welcher Zustand folgen muß, und gibt eine Anzeige dieser Entscheidung durch Erregen des die-
sem Zustand entsprechenden Ausgangs 28. Darauf erzeugt eine Taktgeberschaltung 29 einen Zustandswechsel-Taktimpuls
MG, so daß eine der bistabilen Schaltungen Pl bis Pn entsprechend dem nächstfolgenden
Zustand über das dem Ausgang 28 entsprechende Verknüpfungsglied 30 erregt wird, während
alle verbleibenden bistabilen Zustands-Anzeigeschaltungen der Gruppe Pl bis Pn nicht erregt sind.
Die Rechenanlage nach der Erfindung ist mit einer Vorrichtung zum Aufzeichnen und Lesen von Daten
und Befehlen auf Aufzeichnungskarten, beispielsweise Magnetkarten, versehen.
Im vorstehenden wurde erläutert, wie die Daten und die Programmbefehle auf dem Tastenpult eingestellt
und in die Verzögerungsleitungsregister eingespeichert werden können. Nachdem die Daten und
das Programm auf diese Weise über das Tastenpult in den Rechner eingespeichert worden sind, sind sie
zur Steuerung der Rechenanlage verfügbar.
Darüber hinaus können die auf dem Tastenpult eingestellten Daten und Befehle aus der Verzögerungsleitung
entnommen und zur späteren Verwendung auf einer Karte aufgezeichnet werden, so daß
der Benutzer eine zur späteren Verwendung verfügbare Karte vorbereiten kann.
Jede Karte hat eine zum Speichern mindestens eines gesamten Programms ausreichende Kapazität. Mit
anderen Worten hat sie eine Kapazität, die nicht geringer ist als die der Programmregister der Rechenanlage.
Gemäß einer bevorzugten Ausführungsform kann die Karte den Inhalt der fünf Speicheregister /, /, Z,
D, E speichern. Die Register / und J sind ständig zum Speichern von Programmbefehlen vorgesehen.
Jedes der teilbaren Register Z, D, E kann entweder eine 22stellige Zahl oder zwei listeilige Zahlen oder
24 Programmbefehle oder eine listeilige Zahl und 12 Programmbefehle enthalten, so daß gemäß dieser
Ausführungsform der Erfindung auch die Register Z,
D, E entweder teilweise oder ganz als Programmregister verwendet werden können.
Da die Speicherkapazität einer Karte in vorstehend erörterter Weise mit der Speicherkapazität der Programmregister
in Beziehung steht, leuchtet ein, daß durch einfaches Einlesen einer Karte in den Rechner
der Benutzer sofort jedes beliebige gewünschte Programm verfügbar haben kann, wobei die einzige erforderliche
Operation das Einführen der Karte in die Lesevorrichtung ist. Dies hat insbesondere bei Handbetrieb
wesentliche Vorteile. Da der Bedienende nämlich bei Handbetrieb mit Hilfe von Unterprogrammtasten
Vl, V 2, Vb, V 4 die automatische Ausführung eines beliebigen Unterprogramms einrichten
kann, läßt sich durch einfaches Einführen einer in geeigneter Weise codierten Karte und anschließendes
Betätigen einer Unterprogrammtaste bewirken, daß der Rechner jede beliebige gewünschte
Operation ausführt, so daß die Rechenanlage als mit einer unbegrenzten Anzahl von Funktionstasten versehen
angesehen werden kann.
Die Rechenanlage nach der Erfindung enthält neben den Funktionstasten des Tastenfeldes 69 die
vier Funktionstasten Vl bis V 4, deren Funktion sich
verändern läßt, indem ihnen eine andere Programmkarte zugeordnet wird.
Im einzelnen ist jeder Unterprogrammtaste eine feststehende 4-Bit-Codekombination zugeordnet, die
einer bestimmten Einstellung der Codierstäbe in dem Tastenfeld-Decoder entspricht. Eine Betätigung dieser
Taste bewirkt, daß der Rechner die Programmregister nach einem Bezugsbefehl mit dem gleichen
Code dieser Taste absucht. Nach dem Auffinden dieses den Beginn eines Unterprogramms markierenden
Bezugsbefehls beginnt die Rechenanlage mit der Ausführung des entsprechenden Unterprogramms. Sofern
die Codekombination beispielsweise dazu verwendet wird, in dem auf einer ersten Karte gespeicherten
Programm ein das Errechnen des Sinuswertes steuerndes Unterprogramm und in dem auf einer zweiten
Karte gespeicherten Programm ein das Errechnen des Cosinuswertes steuerndes Unterprogramm zu
identifizieren, so erhält diese Taste beim Einlesen der ersten Karte bzw. der zweiten Karte in den Rechner
die Bezeichnung bzw. die Bedeutung einer »Sinustaste« bzw. »Cosinustaste«.
Demzufolge wird, indem zunächst von Hand beispielsweise diese erste Karte in den Rechner eingegeben
und dann die Unterprogrammtaste gedrückt wird, der Sinuswert eines entweder vorher auf dem
Tastenfeld eingestellten oder vorher über das Tastenfeld in den Speicher LDR eingegebenen und jetzt
adressierten Wertes errechnet.
Jede Karte 150 (F i g. 4 und 5) besteht aus einer biegsamen Folie, die auf mindestens einer Seite einen
eine Aufzeichnungsspur bildenden Streifen aus magnetisierbarem Material besitzt, wobei ihre entgegengesetzte
Seite sichtbare Bezeichnungen tragen kann, die zu den in verschlüsselter Form auf dieser Aufzeiohnungsspur
aufgezeichneten Informationen gehören.
. Die Bewegungsbahn für die Karte wird durch zwei Führungen 114, 115 zwischen einer Einlaßöffnung
113 und einer Auslaßöffnung 144 des Gestells des Rechners abgegrenzt.
. An dieser Bewegungsbahn sind zwei Antriebsrollen 116, 117 angeordnet, die mit Preßrollen 118 bzw.
119 zusammenwirken, um die Karte in dieser Bewegungsbahn zu führen.
Die Antriebsrollen 116, 117 sind mit Hilfe eines nicht dargestellten Getriebes an einen Motor 120
angeschlossen, der außerdem die beweglichen Teile sowohl des Schreibwerkes 103 als auch des Tastenfeld-Decoders
101 antreiben kann.
Die Preßrolle 119 ist an Sohwingarme 121 angelenkt, die auf einer Achse 122 gelagert sind, und wird
durch Federkraft gegen die Antriebsrolle 117 gedrückt.
An die Achse 122 ist außerdem eine exzentrische Nabe 124 angelenkt, auf der ein Schwingarm 123 angeordnet
ist. Der Arm 123 trägt einen durch Federkraft gegen die Antriebsrolle 117 gedrückten magnetischen
Lese-Schreibkopf 129.
Durch Verschwenken der exzentrischen Nabe 124 mit Hilfe einer Stellschraube läßt sich die Lage des
Magnetkopfes an der Bewegungsbahn der Karte einstellen. .:■·■.;
Auf ebenfalls an die Achse 122 angelenkten Armen 125, 126 ist eine an der Bewegungsbahn der Karte
vor dem Magnetkopf liegende erste Abfühlrolle 126 bzw. eine hinter dem Magnetkopf liegende zweite
Abfühlrolle 128 gelagert.
Die Abfühlrollen 126 und 128 sind durch Federn 130, 132 in Richtung auf die Bewegungsbahn der
Karte beaufschlagt, so daß sie beim Fehlen der Karte teilweise in zwei entsprechende Öffnungen
der Führungen 114 und 115 eindringen, so daß sie
13 14
in einem Ausmaß in dieser Bewegungsbahn zu liegen unter der Steuerung durch das Unterprogramm, dem
kommen, das durch einen Anschlag 131 begrenzt in dem Programm der Bezugsbefehl mit dem gleichen
wird, der sich gegen das Ende einer jeweils von die- Code dieser Taste vorangeht, auszuführenden Opera-
sen Armen getragenen Einstellschraube 133 bzw. tion tragen. Demzufolge wird unter Bezugnahme auf
134 anlegt. 5 das vorstehend erörterte Beispiel die Unterprogramm-Die
Karte 150 bewirkt bei ihrem Vorbeigang taste mit »Sinus« und »Cosinus« bezeichnet, wenn
unter den Abfühlrollen 126, 128 ihr Anheben, so die erste Karte bzw. zweite Karte in den Rechner ein-
daß der Arm 125 bzw. 127 im Gegenuhrzeigersinn geführt wird.
verschwenkt wird. Das Tastenfeld 100, das Schreibwerk 103 und die
Ein ebenfalls an die Achse 122 angelenkter Arm io Kartenverarbeitungseinheit sind drei unabhängige
135 ist mit einem ersten Ansatz 136, der sich gegen mechanische Gruppen, die an dem Gestell 148 bedie
Betätigungstaste eines elektrischen Schalters 137, festigt sind, das sich im Gegenuhrzeigersinn (F i g. 4)
gegen die er durch eine Feder 139 gezogen wird, um eine Achse 143 herumschwenken läßt, so daß
anlegen kann, und einem zweiten Ansatz 138 vet- sich alle mechanischen Teile der Rechenanlage zu
sehen, der sich gegen entsprechende Ansätze 140, 15 ihrer Überprüfung und Instandhaltung als Block an-
141 der Arme der Abfühlrollen 126 bzw. 128 an- heben lassen. '
legen kann, so daß, wenn sich wenigstens eine Ab- Gemäß einer Ausführungsform der Erfindung ist
fühlrolle in Ruhestellung befindet (d. h. in der Be- die Karte 150 mit einer einzigen Magnetspur 151
wegungsbahn der Karte liegt), der auf den Ansatz zum Speichern des gesamten Inhalts der fünf Regi-
138 einwirkende entsprechende Ansatz 140, 141 den 20 ster des Speichers LDR versehen.
Arm 135 im Uhrzeigersinn herumschwenkt, da die In der Spur 151 folgen auf die acht Binärstellen
Feder 130 bzw. 132 die Feder 139 überwindet. jedes Zeichens vier Leerstellen, so daß jedes auf
Wenn dagegen beide Abfühlrollen durch die Karte der Karte aufgezeichnete Zeichen zwölf Stellen umangehoben
sind, kann der Arm 135 sich im Gegen- faßt.
Uhrzeigersinn frei verschwenken, so daß sein Ansatz 25 Demzufolge enthält die Spur 151 bei Annahme,
Uhrzeigersinn frei verschwenken, so daß sein Ansatz 25 Demzufolge enthält die Spur 151 bei Annahme,
136 den Schalter 137 betätigen kann. daß jedes Speicherregister 24 Zeichen enthält, eine
Die von Hand in die Einlaßöffnung 113 ein- ununterbrochene Reihe von 12 · 24 · 5 = 1440 Bi-
geführte Karte 150 wird von dem ersten stetig um- närstellen, von denen nur 960 Binärstellen in die
laufenden Rollenpaar 116, 118 erfaßt und zu dem Speicherregister zu übertragende Bits enthalten,
zweiten stetig umlaufenden Rollenpaar 117, 119 30 Die Karte 150 bewegt sich, nachdem sie von Hand
weitergeschoben, das das Vorbeibewegen der Karte in die Einlaßöffnung 113 eingeführt worden ist, bei
an dem Magnetkopf 129 bei im wesentlichen kon- konstanter Geschwindigkeit an dem Magnetkopf 129
stanter Geschwindigkeit bewirkt. Die erste Abfühl- vorbei, so daß die 1440 Binärstellen der Magnetspur
rolle 126 wird, wenn sie durch die Vorderkante der 151 sowohl beim Lesen als auch beim Aufzeichnen
Karte erreicht wird, hochgeführt. Da jedoch die 35 bei einer konstanten Frequenz in gleicher Richtung
zweite Abfühlrolle in Ruhelage verbleibt, verbleibt abgetastet werden.
der Arm 135 in seiner im Uhrzeigersinn verschwenk- Beim Lesen der Karte wird jede aus der Karte
ten Lage, so daß der Ansatz 136 den Schalter 137 entnommene und ein Zeichen darstellende Gruppe
nicht betätigen kann, bis die zweite Abfühlrolle 128, von acht Bits in dem Schieberegister K gespeichert,
wenn sie ihrerseits von der Vorderkante der Karte 40 Während der Magnetkopf die vier nächstfolgenden
erreicht wird, angehoben wird. Leerstellen abtastet, werden diese acht Bits aus dem
Wenn danach'die Hinterkante der Karte die erste Register K in das derzeitig adressierte Speicherregister
Abfühlrolle 126 erreicht, verschwenkt sich der Arm übertragen.
125 im Uhrzeigersinn, wobei er den Arm 135 in Entsprechend wird beim Aufzeichnen auf einer
gleicher Richtung verschwenkt, so daß der Schalter 45 Karte, während der Magnetkopf eine Gruppe von
137 freigegeben wird. Dadurch kann der Schalter 137 vier leeren Binärstellen abtastet, ein Zeichen aus dem
ein elektrisches Signal AO erzeugen, das beginnt, derzeitig adressierten Speicherregister in das Regiwenn
die Vorderkante der Karte die zweite Abfühl- ster K übertragen. Wenn danach der Magnetkopf die
rolle 128 erreicht, und endet, wenn die Hinterkante acht nachfolgenden Binärstellen abtastet, wird dieses
der Karte die erste Abfühlrolle 126 erreicht, so daß 50 Zeichen aus dem Register K extrahiert und auf der
das Zeitintervall identifiziert wird, im Verlaufe des- Karte aufgezeichnet.
sen der wirksame Teil der Spur 151 unter dem Im einzelnen bewegt sich gemäß einer Ausfüh-
Magnetkopf 129 vorbeiwandert. rungsform der Erfindung die Karte mit einer solchen
Am Ende ihrer Bewegungsbahn wird die Karte 150 Geschwindigkeit, daß ihre aufeinanderfolgenden Bivon
dem Rollenpaar 117 und 119 freigegeben, so 55 närstellen mit Intervallen von 0,6 ms abgetastet werdaß
sie durch Reibung in einer solchen Lage ange- den, wobei ein Speicherzyklus eine Länge von 2,1 ms
halten wird, daß ihre Vorderkante aus der Auslaß- hat, so daß die für das Abtasten der vier Leerstellen
öffnung 144 heraussteht und von Hand herausgezo- aufgewendete Zeit für den Zugriff zu einer beliebigen
gen werden kann. In dieser Endlage liegt ein vorbe- Dezimalstelle in der Verzögerungsleitung ausreicht,,
stimmter Abschnitt der Karte, der zu den auf ihr in 60 um in sie ein bestimmtes Zeichen einzugeben oder
verschlüsselter Form aufgezeichneten Informationen aus ihr zu entnehmen. Demzufolge leuchtet ein, daß
gehörende sichtbare Bezeichnungen tragen kann, der zwei einander benachbarte Zeichen voneinander
unter einer öffnung 142 des Deckels der Rechen- trennende Leerraum auf der Karte einem Zeitinteranlage
den Unterprogrammtasten Vl, V 2, V 3, V 4 vall entspricht, das größer ist als die Zugriffszeit des
gegenüber. 65 Verzögerungsleitungsspeichers, so daß sich die auf-
Im einzelnen kann jede Karte an der einer Unter- einanderfolgenden Zeichen in ihrer Reihenfolge über
programmtaste gegenüberliegenden Stelle eine kurze einen Pufferspeicher (Register K) mit einer Kapazität
Beschriftung oder ein Symbol der durch den Rechner von einem einzigen Zeichen in Serie bitweise auf die
und von der Karte übertragen lassen, so daß die Kosten
der Anlage erheblich herabgesetzt werden.
Nach einem weiteren Merkmal der Erfindung wird in jeder Gruppe von vier leeren Binärstellen der
Karte mindestens eine zum Speichern von dem in den acht einander benachbarten Binärstellen aufgezeichneten
Zeichen zugeordneten Kontrollbits verwendet, die beim Aufzeichnen der Karte errechnet und beim
Lesen der Karte verwendet und zerstört werden.
Darüber hinaus werden beim Abtasten der Karte alle Binärstellen der Karte, einschließlich der Leerstellen,
gezählt, um zu ermitteln, ob keine übersprungen oder mehr als einmal abgelesen worden ist.
Fig. 6a und 6b zeigen einige Teile der an dem Kartenverarbeitungsvorgang beteiligte Kreise der
Rechenanlage nach der Erfindung.
Der normalerweise geöffnete Schalter 137 wird geschlossen,
wenn sich die Karte 150 gegen die beiden Abfühlrollen 126 und 128 anlegt, so daß ein Eingang
der beiden Verknüpfungsglieder 218 und 219 (F i g. 6 a) erregt wird. Demzufolge erzeugt beim
Lesen und Aufzeichnen auf der Karte der Anschluß AL bzw. AS ein Signal, das das gesamte durch den
Magnetkopf 129 für das Abtasten der Spur 151 verbrauchte Zeitintervall dauert.
Der Magnetkopf 129 ist an einen Lese-Aufzeichnungs-Verstärker
206 angeschlossen.
Gemäß einer Ausführungsform der Erfindung zeigt der Magnetfluß in der Magnetspur 151 (Impulsfolge
NL in F i g. 7) eine Reihe von Umkehrungen oder Übergängen, sogenannten Taktflußübergängen, die
in einem 600 μβ entsprechenden Abstand voneinander
getrennt sind, wobei die Zone zwischen zwei einander benachbarten Taktflußübergängen auf der Karte eine
Binärstelle bildet. Jedes Bit »L« oder »0« wird durch das Vorhandensein bzw. Fehlen eines Informationsflußübergang
genannten Flußübergangs dargestellt, der durch eine 200 μβ entsprechende Strecke von dem
den Beginn der entsprechenden Binärstelle markierenden Taktflußübergang getrennt ist. Diese Flußverteilung
wird durch ein Signal mit entsprechender Wellenform erzeugt, das von einer bistabilen Schaltung
dem Eingang 207 des Verstärkers 206 über ein Verknüpfungsglied 209 zugeführt wird, das beim Aufzeichnen
mit den von dem Register K gelieferten Binärsignalen zugeführt wird und dazu dient, den
Signalen die zum Modulieren des Magnetflusses erforderliche Form zu geben. An dem Ausgang 208
erhält man beim Ablesen jedes Taktflußüberganges und jedes Informationsflußüberganges einen kurzen
Impuls LS. Die durch Abfühlen der Informationsflußübergänge erzeugten Signale LS werden, nachdem
sie durch ein Verknüpfungsglied 228 ermittelt und durch eine bistabile SchaltungiVii regeneriert worden
sind, über das Verknüpfungsglied 230 dem Register X zugeführt.
Ein Oszillator OR, der nur wirksam ist, wenn das Signal AS anzeigt, daß die Spur 151 zum Aufzeichnen
abgetastet wird, an seinem Ausgang vorhanden ist, erzeugt an seinem Ausgang eine Reihe von Impulsen
OjR (F i g. 7), die je 200 μβ lang sind und eine
Wiederholungsperiode von 600 με haben. Außerdem
erzeugt der Oszillator OR über Differenzierungskreise 211 und 212 einen kurzen Impuls ORF bzw. ORC
an der Vorderkante bzw. der Hinterkante jedes Impulses OR.
Jeder Impuls ORF startet eine monostabile Schaltung O5 mit einer Eigenverzögerung von 400 μβ, so
daß die monostabile Schaltung OS an ihrem Ausgang eine Reihe von Impulsen mit einer Dauer von je
400 μβ bei Intervallen von 600 μβ erzeugt. Außerdem
wird an der Vorder- bzw. Hinterkante jedes Impulses OS über Differenzierungskreise 214 und 213 ein kurzer
Impuls OSF bzw. OSC erzeugt.
Wenn dagegen das Signal AL vorhanden ist, um anzuzeigen, daß die Spur 151 zum Lesen abgetastet
wird, wird der Oszillator Oi? unwirksam und die monostabile Schaltung OS über ein Verknüpfungsglied
durch jedes beim Lesen eines Taktflußübergangs durch den Verstärker 206 erzeugte Signal gestartet.
Die Impulse OSF werden als Zählimpulse zum Fortschalten eines Modulo-Zwölf-Zählers 216 verwendet,
so daß beim Abtasten der. ersten acht Binärstellen jedes Zeichens auf der Karte durch den Magnetkopf
ein Ausgang #1-8, beim Abtasten der neunten Binärstelle jedes Zeichens auf der Karte der
Ausgang H 9 und beim Abtasten aller Stellen außer der zwölften (letzten) Stelle jedes Zeichens der Ausgang
H 12 erregt wird.
Sowohl beim Lesen als auch beim Aufzeichnen werden die Impulse OSC als Schiebeimpulse für das
Register K verwendet, so daß bei Aufnahme eines Impulses OSC am Eingang 4 über das Verknüpfungsglied
217 der Inhalt des Registers K um eine Binärsteile nach links verschoben wird.
Beim Lesen der Karte werden also die Bits in dem Schieberegister K synchron mit dem Abtasten der
Karte verschoben, da die monostabile Schaltung OS dann mit den durch den Leseverstärker 206 erzeugten
Signalen gespeist wird. Beim Aufzeichnen werden die Bits in dem Schieberegister K synchron mit dem
Abtasten der Karte verschoben, da der Aufzeichnungsvorgang durch den ebenfalls die monostabile
Schaltung OS steuernden Oszillator zeitlich abgestimmt ist.
Der Eingang 13 des Registers K ist beim Aufzeichnen über das Verknüpfungsglied 221 jeweils an den
Ausgang LI, LJ, LZ, LD, LE des Registers /, /, Z, D, E der Verzögerungsleitung LDR angeschlossen.
Entsprechend ist beim Lesen der Karte der Ausgang 14 des Registers K über das Verknüpfungsglied 231
jeweils an den Eingang 5/, SJ, SZ, SD, SE dieser Register angeschlossen.
Die Register werden mit Hilfe der Verknüpfungsglieder 200, 201, 202, 203, 204 und 234, 235, 236,
237, 238 adressiert.
Nachstehend ist die Arbeitsweise der Rechenanlage nach der Erfindung beim Aufzeichnen auf
eine Karte beschrieben.
Wenn der Schalter 205 auf die Stellung »Aufzeichnen«
eingestellt ist, so daß das Signal ASO erzeugt wird, erregt die Vorderkante dieses Signals die bistabile
Schaltung Al (Fig. 6b), die dazu dient, anzuzeigen,
daß von diesem Zeitpunkt an ein Zeichen aus dem Speicher LDi? in das Register K übertragen
werden kann.
Nach Beendigung dieser Übertragungsoperation wird die bistabile Schaltung A 7 entregt, um zu verhindern,
daß weitere Zeichen unnütz übertragen werden.
Das zuerst übertragene Zeichen ist das in der ersten Dezimalstelle des Registers/ gespeicherte Zeichen.
Die Hinterkante des Signals A 10 (Anhalten des Oszillators
44) erregt über das Verknüpfungsglied 220 die bistabile Schaltung A 9, die danach durch den
309 507/373
nächstfolgenden Taktimpuls Π entregt wird, der in diesem Falle in der ersten Bitperiode der ersten
Zeichenperiode des neuen Speicherzyklus auftritt. Dieser Impuls Tl erregt die bistabile Schaltung A 3,
die danach während der gesamten ersten Zeichenperiode eregt bleibt, um anzuzeigen, daß in dieser
Zeichenperiode das zu übertragende Zeichen am Ausgang der Verzögerungsleitung geliefert wird.
Im einzelnen öffnet die bistabile Schaltung A 3 im erregten Zustand das Verknüpfungsglied 221, so daß
die acht Bits des ersten aus der Verzögerungsleitung entnommenen Zeichens über das Verknüpfungsglied
235 in das Register K übertragen werden, und ferner
das Verknüpf ungsglied 222, so daß das Register K eine Reihe von acht Schiebeimpulsen M 4 erhält, und
zwar je einen in jeder Bitperiode bei der Frequenz der Signale in der Verzögerungsleitung. Demzufolge
werden diese acht Bits in das Register K hinein verschoben und danach in ihm bis zum Aufzeichnen
auf der Karte gespeichert. Nach dieser Zeichen- ao Periode wird die bistabile Schaltung A 3 durch den
Taktimpuls Tl entregt, so daß folglich auch die bistabile Schaltung A 7 entregt wird. Während der
durch die sich in erregtem Zustand befindende bistabile Schaltung A 3 identifizierten Zeichenperiode
wird in dem Markierungsbit-Steuerkreis 37 (F i g. 6 b) •ein Markierungsbit B IM = »L« über das Verknüpfungsglied
225 in das Register M geschrieben. Dieses Markierungsbit kann danach anzeigen, welches Zeichen
zuletzt aus der Verzögerungsleitung LDR in das Register K übertragen worden ist.
Inzwischen führt der Benutzer die Karte in die Rechenanlage ein, so daß bei Beginn des Abtastens
der Spur 151 durch den Magnetkopf 129 der Schalter 137 das Signal AS erzeugt.
Das Auftreten dieses Signals setzt den Oszillator OR in Betrieb. Der durch den Oszillator OR erzeugte
erste Impuls OSF schaltet den Zähler 216 fort, so daß sein AusgangH1-8 erregt wird, und schaltet die
bistabile Schaltung NL· um, so daß der Verstärker 206 auf der Karte die erste Flußumkehrung, d. h. den
den Beginn der ersten Binärstelle markierenden Taktfiußübergang, aufzeichnet. 200 μβ später erzeugt
der Oszillator OR ein erstes Signal OSC, das in Abhängigkeit davon, ob das erste Bit des derzeitig in
der Ausgangsstufe Kl des Registers K festgehaltenen Zeichens den Wert »L« oder »0« hat, über das Verknüpfungsglied
223 entweder den Zähleingang 210 der bistabilen Schaltung NL erregt oder nicht. In
F i g. 7 ist das erste Zeichen als L, 0, 0, L, 0, L, 0, 0 bzw. das zweite Zeichen als 0, L, 0, 0, 0, L, 0, 0
angenommen. Über das Verknüpfungsglied 209 und den Verstärker 206 wird das Ausgangssignal der bistabilen
Schaltung NL auf der Karte aufgezeichnet. 200 μβ später erzeugt der Oszilator OR ein erstes
Signal OSC, das über das Verknüpfungsglied 217 bewirkt, daß der Inhalt des Registers K um eine Stufe
verschoben wird, so daß das zweite Bit des auf der Karte aufzuzeichnenden Zeichens in die Ausgangsstufe
Kl hinein verschoben wird.
200 με später erzeugt der Oszillator OR einen
zweiten Impuls OSF, der den Zähler 216 fortschaltet und die bistabile Schaltung NL umschaltet, so daß
der zweite Taktflußübergang auf der Karte aufgezeichnet wird. 200 μβ später erzeugt der Oszillator
OR einen zweiten Impuls ORC, der über das Verknüpfungsglied 223 bewirkt, daß die bistabile Schaltung
NL in Abhängigkeit davon, ob das derzeitig in der Ausgangsstufe K1 festgehaltene Bit »L« oder
»0« ist, umschaltet oder nicht. Gemäß F i g. 7 ist dieses Bit »0«. 200 μ5 später erzeugt der Oszillator
OR einen zweiten Impuls OSC, der über das Verknüpfungsglied 217 den Inhalt des Registers K verschiebt,
so daß das dritte Bit in die Ausgangsstufe Kl geschoben wird. Dieses dritte Bit und die naohfolgenden
fünf Bits werden entsprechend auf der Karte aufgezeichnet.
Der neunte Impuls OSF entregt den Ausgang i?l-8 des Zählers 216 und erregt den Ausgang H9.
Beim Fehlen des Signals H1-8 erhält das Register K
bei geschlossenem Verknüpfungsglied 217 und 223 aus dem Oszillator OR keine Schiebeimpulse mehr,
und die Verbindung seines Ausgangs 14 mit dem Magnetkopf 129 ist unterbrochen.
Die Hinterkante des Signals H1-8 erregt über das
Verknüpfungsglied 224 die bistabile Schaltung A 7. Demzufolge kann das beim Auslesen des Markierungsbits
B IM aus der Verzögerungsleitung erzeugte Lesesignal LB IM die bistabile Schaltung A 9 über
das Verknüpfungsglied 226 erregen. Die bistabile Schaltung A 9 identifiziert in erregtem Zustand die
dem aus der Verzögerungsleitung auf die Karte zu übertragenden Zeichen nächstvorherige Zeichenperiode;
außerdem erlaubt die bistabile Schaltung A 9 in erregtem Zustand, daß das Auftreten des Signals
Tl die bistabile Schaltung A 3 zum Identifizieren der Zeichenperiode erregt, in der das auf der Karte aufzuzeichnende
Zeichen aus der Verzögerungsleitung entnommen wird.
Die bistabile Schaltung A 3 öffnet im erregten Zustand die Verknüpfungsglieder 221 und 222, so daß
während nur einer Zeichenperiode der Speicher LDR mit dem Register K verbunden ist, das seinerseits mit
der Frequenz der Impulse in der Verzögerungsleitung acht Schiebeimpulse M 4 aufnimmt.
Demzufolge wird das zweite Zeichen aus dem Register/ in das RegisterK übertragen. Inzwischen
bleibt der Oszillator Oi? in Tätigkeit, so daß der neunte Impuls ORC bewirkt, daß die bistabile Schaltung
NL in Abhängigkeit davon, ob die bistabile Schaltung NL erregt ist oder nicht, über das Verknüpfungsglied
227 umgeschaltet wird oder nicht, so daß auf der Karte ein neuer Flußübergang aufgezeichnet
wird oder nicht, um die Gesamtzahl der in den ersten neun Stellen aufgezeichneten Übergänge
gleich einer geraden Zahl zu machen. Dieser neue Flußübergang stellt also ein Paritätsbit dar.
Dagegen werden in den nachfolgenden (zehnten, elften, zwölften) Stellen nur die Taktflußübergänge
aufgezeichnet.
Der dreizehnte Impuls OSF erregt erneut den Ausgang H1-8 des Zählers 216, so daß die Verknüpfungsglieder
223 und 217 erneut geöffnet werden, um das Register K mit dem Magnetkopf zu verbinden
und das zweite Zeichen aus dem Register K auf die Karte zu schieben.
Die nachfolgenden Zeichen werden in entsprechender Weise aufgezeichnet.
Im nachstehenden ist der Karten-Ablesevorgang kurz beschrieben (F i g. 7).
Beim Einführen der Karte in den Rechner wird der erste Taktflußübergang erfühlt, der ein Lesesignal
LS erzeugt, das über das Verknüpfungsglied 215 eine monostabile Schaltung OS startet. Dadurch
wird ein Impuls OSF erzeugt, so daß der Zähler 216 fortgeschaltet wird und den Ausgang H1-8 erregt.
Dadurch wird ein Öffnen des Verknüpfungsgliedes 217 herbeigeführt, um das Register K mit einer Reihe
von acht Schiebeimpulsen OSC zu speisen mit einer durch die auf der Karte aufgezeichneten Taktflußübergänge
gesteuerten Frequenz.
Die monostabile Schaltung 05 bleibt 400 \xs erregt,
so daß während dieses Intervalls das das erste Bit darstellende Lesesignal LS über das Verknüpfungsglied
228 so zugeführt wird, daß die bistabile \ Schaltung NH erregt wird, deren Ausgang also dieses
jetzt von der Karte gelesene Bit darstellt.
Das Ausgangssignal der bistabilen Schaltung NH wird über das Verknüpfungsglied 230 dem Register K
zugeführt, so daß bei Aufnahme des ersten Schiebeimpulses OSC über das Verknüpfungsglied 217 dieses
aus der Karte entnommene Bit in die Stufe K8 übertragen wird. Etwa 200 μ5 später wird der zweite Taktflußübergang
von der Karte gelesen, so daß ein Signal LS die monostabile Schaltung 05 erneut startet. Dadurch
wird ein zweites Signal OSF zum Anhalten des Zählers 216 und zum Zurückführen der bistabilen
Schaltung NL in ihren Ausgangszustand erzeugt. Außerdem ermittelt das Signal 05 durch Öffnen des
Verknüpfungsgliedes 228 das Zeitintervall, im Verlauf dessen der das zweite Bit darstellende Informationsflußübergang
auftreten kann. Dieses zweite Bit wird dadurch in der bistabilen Schaltung NH festgehalten
und dann in die Stufe i£ 8 übertragen. Die nachfolgenden sechs Bits des ersten Zeichens werden
in entsprechender Weise von der Karte gelesen. Beim Lesen des neunten Taktflußübergangs bewirkt der
neunte Impuls OSF, daß der Zähler 216 fortgeschaltet wird, damit der Ausgang H 9 erregt und der Ausgang
iZl-8 entregt wird. Demzufolge ist das Verknüpfungsglied
217 geschlossen, um zu verhüten, daß dem Register K Schiebeimpulse mit der Frequenz der
von der Karte abgelesenen Signale zugeführt werden.
Die Hinterkante des Signals Hl-S erregt über das
Verknüpfungsglied 224 die bistabile Schaltung A 7, um anzuzeigen, daß derzeitig das Register K zum
Übertragen des ersten Zeichens in das Register / mit der Verzögerungsleitung LDR verbunden werden
muß. Diese Hinterkante kann an einer behebigen Stelle ernes Speicherzyklus auftreten. Am Ende dieses
Zyklus wird die bistabile Schaltung A 9 in vorstehend erklärter Weise über das Verknüpfungsglied 220 für
den Aufzeichnungsvorgang erregt, so daß bei Beginn des nächstfolgenden Speicherzyklus (Anfang der
ersten Zeichenperiode Cl) die bistabüe Schaltung A3 erregt wird, um die ZeichenperiodeCl als die
Zeichenperiode zu identifizieren, in der das Zeichen zu übertragen ist.
Im einzelnen öffnet die bistabile Schaltung A 3 im
erregten Zustand die Verknüpfungsglieder 231 und 222, um das Register K an den Speicher LDR anzuschließen
und es mit einer Reihe von acht mit den Impulsen in der Verzögerungsleitung synchronisierten
Schiebeimpulsen M 4 zu speisen, so daß das erste Zeichen in die erste Stelle des Registers / eingeschrieben
wird.
In der Kartenablesephase erhält die bistabile Schaltung NL jedes beim Erfühlen eines Taktflußübergangs
erzeugte Signal OSF und jedes durch das Verknüpfungsglied 228 beim Erfühlen eines Informations-Flußübergangs
gelieferte Signal.
Demzufolge liefert die bistabile Schaltung NL beim Lesen der Karte eine Nachbildung des beim Aufzeichnen
in den Eingang 207 des Verstärkers 206 eingespeisten Signals. Beim Abtasten des Endes der
neunten Binärstelle der Karte (Signal H 9 vorhanden, Signal OS fehlt) muß die bistabile Schaltung NL
erregt sein, da sie neun bedeutungslose und eine gerade Anzahl von signifikanten Verbindungen hergestellt
haben muß. Wenn dagegen die bistabile Schaltung dann entregt bleibt, wird der Ausgang eines
Verknüpfungsgliedes 232 zum Liefern eines Fehlersignals ERL erregt.
Die nachfolgenden Zeichen werden in entsprechender Weise von der Karte gelesen.
Am Ende des Lesevorgangs nach dem Verschwinden des Signals AL muß der Ausgang H 12 des Zählers
216 entregt sein, da ein Vielfaches von zwölf Stellen auf der Karte abgetastet worden sein müßte.
Sofern dieser Zustand nicht vorliegt, wird der Ausgang eines Verknüpfungsgliedes 233 zum Erzeugen
eines Fehlersignals ERL erregt.
Wie in F i g. 6 a gezeigt, ist beim Lesen der Karte der Ausgang des Schieberegisters K beim Ablesen der
ersten, zweiten, dritten, vierten, fünften Gruppe aus 24 jeweils auf der Karte aufgezeichneten Zeichen
über das jeweilige Verknüpfungsglied 200, 201, 202, 203 bzw. 204 an den jeweiligen Eingang des Registers
I, J, Z, D bzw. E angeschlossen.
Zu diesem Zweck werden die fünf Verknüpfungsglieder mit Hilfe von durch den Adressendecoder 17
erzeugten Adressensignalen der Reihe nach geöffnet. Gemäß einer Ausführungsform der Erfindung wird
das Befehlsregister 16 in der Karten-Ablesephase auch als Adressenregister für das aufeinanderfolgende
Adressieren dieser fünf Register verwendet.
Wie in F i g. 6 a gezeigt, werden in dieser Phase (Signal AL vorhanden) die Register / und /, die
durch die von dem Decoder 17 gelieferten und den normalerweise adressierbaren Registern M, N, R, K,
U, Z, D, E zugeteilten Adressensignale Yl bis Y 8
nicht adressiert werden können, durch das Adressensignal Yl ■ AL bzw. Yl ■ AL adressiert.
Da die bei dem Kartenablesevorgang beteiligten Register /, J, Z, D, E der Reihe nach adressiert werden
müssen, müssen Mittel vorgesehen werden, die bewirken, daß der Adressendecoder 17 der Reihe
nach die entsprechenden Adressensignale Yl, Y 2, Y6, Yl, Y8 erzeugt. Zu diesem Zweck ist das Befehlsregister
16 durch das Signal AL (Kartenablesephase) so einstellbar, daß es als Zähler mit geeigneten
internen Rückführungsanschlüssen zum Erzeugen dieser Folge von Adressensignalen bei Aufnahme
aufeinanderfolgender Zählimpulse wirkt. Andererseits läßt sich die Codedarstellung dieser Adressen in
der Weise wählen, daß beim Eingeben einer bestimmten Gruppe von Bits in das als Schieberegister wirkende
und somit dann die Bits verschiebende Befehlsregister
16 die aufeinanderfolgenden Adressensignale
erzeugt werden.
Jeder Zählimpuls zum Fortschalten des Decoders 17 wird erzeugt, wenn das Füllen eines Registers mit
den von der Karte gelesenen Zeichen beendet ist.
Im einzelnen befindet sich beim Lesen des letzten (24.) m das Register J einzugebenden Zeichens von
der Karte das (an der Verzögerungsleitung zum Markieren der Stelle, in welche das nächstfolgende Zeichen
eingegeben werden soll, verschobene) Markierungsbit BlM in der letzten Dezimalstelle. Das bedeutet,
daß das Register / gefüllt worden ist und daß anschließend das Register/ adressiert werden kann.
Wie vorstehend erörtert, ist die bistabile Schaltung
A 22 während der letzten Zeichenperiode jedes Speicherzyklus
erregt. Demzufolge wird ein die Koinzidenz der Signale A22 und A3 anzeigendes Signal
als Zählsignal zum Fortschalten des Befehlsregisters 16 zum Erzeugen der Adresse des nächstfolgenden
Registers J verwendet.
Der Zeitpunkt, zu dem das nächstfolgende Register adressiert werden muß, wird also ohne Zählen
der Anzahl übertragener Zeichen bestimmt, so daß man auf einen aufwendigen Zähler verzichten kann.
Beim Aufzeichnen auf der Karte werden die Speicherregister in entsprechender Weise adressiert.
Claims (3)
1. Programmgesteuerte elektronische Rechenanlage mit einem Speicher mit Zugriffszeit, mit
einem Pufferspeicher für eine vorgegebene Anzahl von Bits und mit einer Vorrichtung zum Abtasten
und wechselweise zum Schreiben mit konstanter Relativgeschwindigkeit geführter Aufzeichnungsträger
mit mindestens einer Aufzeichnungsspur für ein Befehle enthaltendes Programm und mit
Mitteln, welche die Bits abzutastender oder einzuschreibender Pfogrammbefehle,: während die
Programmbefehle abgetastet bzw. . geschrieben werden, in den Pufferspeicher schreiben bzw. aus
dem Pufferspeicher lesen, dadurch gekennzeichnet, daß die Programmbefehle in Bit-Gruppen
auf einer Spur (151) des Aufzeichnungsträgers (150) angeordnet sind, in denen der Ab- ao
stand der Bits untereinander kürzer als die Zugriffszeit ist, und daß die maximale Anzahl der
Bits in jeder Gruppe die Kapazität des Pufferspeichers (K) nicht überschreitet, daß der Aufzeichnungsabstand
zwischen den einzelnen Bit-Gruppen einem zeitlichen Intervall zwischen dem letzten Bit einer Gruppe und dem ersten Bit der
folgenden Gruppe von mindestens der Speicherzugriffszeit entspricht und daß die Mittel (129,
206, 213, OS) zum Schreiben bzw. Abtasten der Bits in den bzw. aus dem Pufferspeicher (K) jede
Gruppe in den Speicher (LDR) übertragen bzw. von dort abrufen, während der Aufzeichnungsabstand
zwischen den Gruppen abgetastet bzw. aufgezeichnet wird.
2. Anlage nach Anspruch 1, bei der durch Zählen der Stellen bei ihrem Abtasten eine Prüfung
vorgenommen wird, dadurch gekennzeichnet, daß in dieser Zählung auch die in den Leerräumen
enthaltenen Stellen enthalten sind.
3. Anlage nach Anspruch 1, dadurch gekennzeichnet, daß die Leerräume zum Aufzeichnen
von Prüfbits für die einander benachbarten Zeichen verwendet werden.
45
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT493364 | 1964-03-02 | ||
IT493364 | 1964-03-02 | ||
IT2736765 | 1965-01-02 | ||
IT2736765 | 1965-01-02 | ||
DEO0012908 | 1965-03-02 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1549518A1 DE1549518A1 (de) | 1970-07-30 |
DE1549518B2 true DE1549518B2 (de) | 1973-02-15 |
DE1549518C DE1549518C (de) | 1973-09-06 |
Family
ID=
Also Published As
Publication number | Publication date |
---|---|
US3304418A (en) | 1967-02-14 |
FR1425811A (fr) | 1966-01-24 |
DE1499245A1 (de) | 1969-10-30 |
JPS4822289B1 (de) | 1973-07-05 |
DE1499245B2 (de) | 1972-08-03 |
CH443732A (fr) | 1967-09-15 |
GB1103383A (en) | 1968-02-14 |
SE374828B (de) | 1975-03-17 |
GB1103384A (en) | 1968-02-14 |
US3469244A (en) | 1969-09-23 |
DE1549517B1 (de) | 1972-05-31 |
CH428279A (fr) | 1967-01-15 |
DE1282337B (de) | 1968-11-07 |
SE380112B (de) | 1975-10-27 |
SE355880B (de) | 1973-05-07 |
DE1549518A1 (de) | 1970-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1549517B1 (de) | Speicherprogrammierte elektronische Rechenanlage | |
DE1201592B (de) | Anordnung zur Kontrolle des Druckvorgangs einer Druckvorrichtung mit sich staendig drehender Typentrommel | |
DE2432608B2 (de) | Speicheranordnung für eine Datenverarbeitungseinrichtung | |
DE1774943C3 (de) | Dateneingabeeinrichtung. Ausscheidung aus: 1474025 | |
DE2313497A1 (de) | Digitale steuervorrichtung | |
DE2244170B2 (de) | Programmsteuerung zum numerischen Rechnerdirektsteuern mehrerer Werkzeugmaschinen einer Fertigungsanlage | |
DE1499190C3 (de) | Elektronische Datenverarbeitungsanlage | |
DE2500263B2 (de) | Schnelldrucker mit einer Anzeigevorrichtung zur Identifizierung der Typenträger | |
DE1449561C3 (de) | Rechenmaschine mit mechanischen Eingabe- und Ausgabevorrichtungen sowie elektronischem Rechen- und Speicherwerk | |
DE2331874C3 (de) | Vorrichtung zum rechnerischen Verarbeiten von Kostenrechnungsaufzeichnungen | |
DE1549518C (de) | Programmgesteuerte elektronische Rechenanlage mit einer Aufzeichnungs-Verarbeitungseinrichtung. Ausscheidung aus: 1282337 | |
DE1079357B (de) | Datenuebertragungsgeraet | |
DE1549517C2 (de) | Speicherprogrammierte elektronische Rechenanlage | |
DE1087834B (de) | Rechenmaschine | |
DE1774110C3 (de) | ||
DE2424804C2 (de) | Steuervorrichtung für Typenbanddrucker | |
DE1222295B (de) | Verfahren zum Anpassen der Druckzykluslaenge fuer eine Druckzeile an die Anzahl der in einer Zeile zu druckenden Zeichen bei Schnelldruckern datenverarbeitender Systeme | |
DE1774112C3 (de) | ||
DE1920199B2 (de) | Mechanischer Schnelldrucker | |
DE2008204C3 (de) | Vorrichtung zur Steuerung von mehrdimensionalen Bewegungsabläufen | |
DE1499245C (de) | Elektronische Rechenanlage | |
DE2404259C3 (de) | Schaltungsanordnung zum Zwischenspeichern von Datensätzen unterschiedlicher Länge | |
DE1901294A1 (de) | Datengesteuerter Schriftzeichengenerator | |
DE1774917A1 (de) | Elektronische Rechenanlage | |
DE1549785C (de) | Steuereinrichtung fur den Papiervorschub bei einem Schnell drucker |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
EHJ | Ceased/non-payment of the annual fee |