DE1302516C2 - Verfahren und einrichtung fuer ein serie-serie-rechenwerk - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Einrichtung für ein Seric-Serie-Rechenwerk zum Addieren ',on zwei in einem zyklischen Scrienspeichcr gespeicherten und je Dezimalstelle binär verschlüsselten mehrziffrigen Dezimalzahlen, bei dem die vier aufeinanderfolgenden Paare der vier binären Stellen jeder dezimalen Stelle durch denselben Addierer seriell addiert werden und die Bits der hierbei erzeugten unkorrigierten Summenziffer jeder Dezimalstelle und das aus diesem Ergebnis abgeleitete, die erforderliche Korrektur anzeigende Stcucibit gespeichert werden, wobei die unkorrigierte Summenziffer durch denselben Addierer korrigiert wird.

Durch Addieren von zwei je Dezimalstelle binärvcrschlüsscltcn Dezimalzahlen erhält man ein imkorrigiertes Ergebnis, da einige Ziffern des Ergebnisses größer als Neun sein können (Pscudotctraden) und somit in dem Binär-Dczimalcodc keine Bedeutung haben, so daß eine Gründ^ahlenkorrektur von dem Binärcode auf den Binär-Dezimalcode notwendig ist. Dem Fachmann isi bekannt, daß diese Korrektur durch Addieren bestimmter Füllziffern zu den Ziffern des unkorrigierten Ergebnisses vorgenommen werden kann.

Bei den bisher bekannten Rechenanlagen erfolgt diese Grundzahlkorrektur entweder durch Verwendung von mehr als einem Addierer, was eine Vermehrung der Kompliziertheit der Einrichtung bedingt, oder dadurch, daß man nach jeder zu der Addition von zwei entsprechenden Ziffern gehörenden Ziffernperiode eine zu ihrer Korrektur aehörende zusätzliche Ziffernperiode vorsieht (vgl. GB-PS 9 26 390). Bei einer mit einem zyklischen Speicher versehenen Rechenanlage führt das letztere zu dem Verdoppeln der Registerlänge sowie zu dem Verdoppeln des Speicherzyklus. Ferner sei bemerkt, daß die Verlängerung der zur Addition erforderlichen Speicherzyklen auch alle ..nderen Speicherzyklen verlängert, die sonst schneller ausgeführt werden könnten. Dies führt letzten Endes zu einer Verringerung der Arbeitsgeschwindigkeit und zu einer unnötigen Vergrößerung der Abmessungen des Speiehers.

So ist aus der DT-PS 10 56 395 ein elektrischer Reihenrechner zur Durchführung von Additionen in dezimal-binärer Darstellung unter Anwendung eines Korrekturvorganges bekannt, bei dem die Addition einer mehrstelligen Dezimalzahl durch zwei unmittelbar aufeinanderfolgende Additionsphasen in jeder einzelnen Dezimalstelle durchgeführt wird. Dabei erfolgt in der ersten Phase eine reine binäre Addition und wird in der zweiten Phase die Radixkorrektur durchgeführt. Für jede dieser beiden Phasen ist bei diesem Aufbau ein eigenes Addierwerk erforderlich. Außerdem wird bei dieser Anordnung zusätzlich ein Komparator mit einem besonderen Speicherregistcr für eine Dekade erforderlich. Ein Ersatz der beiden Addierwerke durch einen einzigen Addierer ist bei dem bekannten Rechenwerk auf Grund des vorgesehenen Additionsverfahrens prinzipiell nicht möglich.

Die vorstehend erörterten Mängel werden durch

die Erfindung behoben.

Die Erfindung ist dabei dadurch gekennzeichnet, daß in einem ersten Zyklus alle unkorrigierten Summenziffern der Dezimalzahl nebst den Steuerbus errechnet und zusammen im zyklischen Serienspeicher gespeichert werden und daß in einem zweiten Zyklus diese Steuerbus die Korrekturen an den unkorrigierten. aufeinanderfolgend durchlaufenden Summenziffern steuern.

Es leuchtet ein. daß hierdurch die Verwendung eines einzigen Addierers sowohl zum Erzeugen der unkorrigierten Dezimalstellensumme als auch zum Korrigieren dieser Summe möglich wird bei Verwendung von Speicherregistern, in denen die aufeinanderfolgenden Dezimalziffern in einander benachbarten ZifTernperioden gespeichert werden, ohne daß zwischen ihnen irgendeine besondere Korrekturperiode einzulegen ist.

Außerdem ist es bei Subtraktion einer Zahl Λ/ von einer Zahl ,V. die in an sich bekannter Weise nach dem Verfahren der Komplenientenaddition durchgeführt wird, notwendig, festzustellen, ob die Zahl Λ' größer ist als Λ/ oder nicht, um zu entscheiden, welche Art von Grundzahlkorrektur an den Ziffern des unkorrigierten Ergebnisses vorgenommen

werden muß, d. h. welche Füllziffer addiert werden muß. Bei den vorstehend erörterten bisher bekannten \ddiervorridnungen muß diese Bestimmung vor demjenigen Speicherzyklus erfolgen, in welchem das unkorrigierte Ergebnis erzeugt wird. Dies führt zu Diner Verlängerung der Operationszelt und zu einer Vermehrung der Schaltungskompliziertheit.

Einrichtungen zur Durchführung des Verfahrens sind in den Untcranspriichen gekennzeichnet.

Die Erfindung ist nachstehend an Hand von in Fi». 1 bis H beschriebenen Ausführungsbcispielen näher erläutert. Es zeigen

Fig. la und Ib ein Blockdiagramm der Kreise des Rechners gemäß einer Ausführungsform der Erfindung,

F i C- 2, wie Fig. la und 1 b zusammenzufügen sind.

F i g. 3 ein Zeitdiagramm einiger Taktsignale des Rechners nach F i g. 1 a und 1 b,

F i g. 4 ein in einer Ausführungsform des Rechners nach der Erfindung verwendetes Addierwerk.

F i g. 5 einen Kreis zur Verarbeitung der in dem Rechner nach der Erfindung verwendeten Markierungsbits,

F i g. ft eine Gruppe bistabiler Schaltungen des Rechners nach F i g. 1 a und 1 b.

Fi g. 7 teilweise einen Kreis zur Taktstcucrung des Umscnaltens von einem Zustand auf den nächstfolgenden Zustand bei dem Rechner nach der Erfindung und

F i g. S a und S b ein einige Zuständcfolgen des Rechners gemäß einer Ausführungsform der Erfindung veranschaulichendes Diagramm.

Der Rechner besitzt einen aus einer magnctostriktivcn Verzögerungsleitung LDR bestehenden Speicher mit beispielsweise zehn Registern /. J, M, N, R, Q, U. Z. D. E, der mit einem einen Leseverstärker 39 speisenden Lesewandler 38 und einem von einem Schreibverstärker 41 gespeisten Schreibwandler 40 versehen ist.

Jedes Spcichcrregistcr besitzt beispielsweise 22 Dezimalstellen mit je acht Binärstellen, so daß jedes Register bis zu zweiundzwanzig 8-bit-Zcichcn speichern kann. Sowohl die Dezimalstellen bzw. Zeichen als auch die Bits werden in Reihe verarbeitet. Demzufolge läuft eine Reihe von 18-8-22 Binärsignalen in der Verzögerungsleitung LDR um.

Die auftretenden zehn ersten Binärsignale stellen das erste Bit der ersten Dezimalstelle der Register R, N. M. J, /, Q. U, Z, D bzw. £ dar; die darauffolgenden zehn nächsten Binärsignale stellen das zweite Bit der ersten Dezimalstelle der jeweiligen Register dar usw.

Wenn beispielsweise angenommen wird, daß diese Binärsignale in der Verzögerungsleitung sei aufgezeichnet werden, daß sie um 1 Mikrosekunde voneinander getrennt sind, so sind die zu einem bestimmten Register gehörenden Signale 10 Mikrosckunden voneinander getrennt, d. h., daß jedes Register eine Reihe von 8 · 22 um je 10 Mikrosekundcn voneinander getrennte Binärsignale enthält.

Der Leseverstärker 39 speist einen Scricn-Parallel-Umsetzer 42, der über zehn Gesonderte Ausaaneslcitungen LR, LM. LN. LJ. LI. LE. LD, LQ. LV und LZ zehn gleichzeitige Signale erzeugt, die die in derselben Binärstelle derselben Dezimalstelle der jeweiligen zehn Register gespeicherten zehn Bits dar-Demzufolge sind zu einem gegebenen Zeitpunkt zehn Signale, die das erste Bit der ersten Dezimalstelle der zehn Register darstellen, an den zehn Ausgangsleitungen gleichzeitig vorhanden; IU Mikrosekunden später zehn das zweite Bit der ersten Dezimalstelle darstellende Signale an diesen Ausgangsleitungen vorhanden usw.

Jede Gruppe aus zehn an den Ausgangsleitungen des Umsetzers 42 gleichzeitig gelieferten Signalen wird nach ihrer Verarbeitung einem Parallel-Serien-Umsctzer 43 zugeführt, der den Schreibverstärker 41 mit diesen in ihrer vorherigen Reihenfolge um 1 Mikrosekunde voneinander getrennt erneut gespeicherten zehn Signalen speist, so daß der Wandler 40 diese Signale entsprechend der Arbeitsweise des Rechners, entweder unverändert oder geändert, unter Beibehaltung ihrer vorherigen gegenseitigen Lage in die Verzögerungsleitung einschreibt. Somit ist klar, daß die einfache Verzögerungsleitung LDR in bezug auf den ihren Inhalt verarbeitenden Außenkreis einer Gruppe von zehn parallel arbeitenden Verzögerungsleitungen gleichwertig ist, die je ein einfaches Register enthalten und mit einer Ausiiangslcitung LR. L!\i, LN, LJ. Ll, LE. LD, LQ, LU bzw. LZ sowie einer Eingangsleitung SR, SM, SN, SJ, SI, SE, SD, SQ, SU bzw. SZ verschen sind.

Diese versetzte Anordnung der Signale in der Verzögerungsleitung läßt es zu, daß alle Register des Rechners in einer einfachen, mit einem einfachen Lesewandler und einem einfachen Schreibwandler versehenen Verzögerungsleitung enthalten sind, so daß die Endkosten des Speichers die Kosten für eine Verzögerungsleitung mit nur einem Register nicht übersteigen. Darüber hinaus ist es, da die Impuls-Wicdcrholungsfrequcnz in der Verzögerungsleitung zehnfach größer ist als in den anderen Kreisen des Rechners, möglich, gleichzeitig eine gute Ausnutzung der Speicherkapazität der Verzögerungsleitung zu erreichen, während in den anderen Teilen des Rechners langsam arbeitende Schaltkreise verwendet und somit die Kosten für die Rcchenanlage erheblich herabgesetzt werden.

Da die Verzögerungsleitungsspeichcrung in ihrer Art zyklisch ist, wird der Betrieb des Rechners in aufeinanderfolgende Speicherzyklen aufgeteilt, wobei jeder Zyklus zweiundzwanzig ZifTcrnperiodenCl bis C 22 enthält und jede Ziiiernperiode in acht Bitperioden T 1 bis T 8 aufgeteilt ist.

Ein Taktimpulsgenerator 44 erzeugt an den Ausgangsleitungcn 71 bis T 8 aufeinanderfolgende Taktimpulse, die je, wie in dem Zeitdiagramm nach F i g. 3 gezeigt, eine eine entsprechende Bitperiode anzeigende Dauer haben. Mit anderen Worten ist der Ausgangsanschluß T 1 während der gesamten ersten Bitperiode jeder der zweiundzwanzig ZifTcrnperioden erregt, während der Ausgangsanschluß 72 entsprechend während der gesamten zweiten Bitperiode jeder der z\\eiundzwanzig Ziflernperiodcn erregt ist, usw.

Der Taktimpulsgenerator 44 ist, wie nachstehend noch näher erläutert, mit der Verzögerungsleitung LDR in der Weise synchronisiert, daß der Beginn der /i-tcn Gattungsbitperiode der »i-ten GattungszifTernperiodc mit dem Zeitpunkt zusammen!iillt, zu dem die zehn in der /i-ten Binätstcllc der /?;-ien Dezimalstelle der zehn Spcicherregistcr eingelescnen zehn Bits an den Ausgangsleilungen des Serien-Parallel-Umsetzers 42 verfügbar zu werden beginnen. Diese Binärsignalc werden in dem Umsetzer 42 für die ge-

samte Dauer der entsprechenden Bitperiode gespeichert. Während derselben Bitperiode werden die durch Verarbeiten der zehn aus der Verzögerungsleitung LDR entnommenen Bits erzeugten zehn Bits darstellenden Signale dem Parallel-Scricn-Umsct/.cr 43 zugeführt und in die Verzögerungsleitung eingeschrieben.

Im einzelnen erzeugt der Taktimpulsgcncrator 44 im Verlaufe jeder Bitperiode zehn Impulse M I bis MIO (Fig. 3). Der Impuls Ml bestimmt die Lesezeit, d. h. den Zeilpunkt, zu dem der Serien-Parallcl-Umselzer 42 die zu der vorliegenden Bitperiode gehörenden Bits verfügbar zu machen beginnt, während der Impuls M4 die Einschrcibzcit, d.h. den Zeitpunkt angibt, zu dem die verarbeitenden Bits zum Einschreiben in die Verzögerungsleitung LDR dem Parallcl-Serien-Umsetzcr 43 zugeführt weiden.

Der Taklimpulsgenerator 44 besitzt einen Oszillator 45, der im Betrieb einen Impulsverteiler 46 mit Impulsen von der Frequenz der Impulse M 1 bis M 10 speist, wobei ein durch diesen Impulsverteiler gespeister Frequenzteiler 47 zum Erzeugen der Taktimpulse 71 bis Γ 8 eingerichtet ist.

Der Oszillator 45 ist nur in Betrieb, solange eine bistabile Schaltung A 10 (F i g. 6) erregt bleibt, die, wie nachstehend noch näher erläutert, durch in der Verzögerungsleitung LDR umlaufende Signale gesteuert wird.

Jede Dezimalstelle des Speichers LDR kann entweder eine Dezimalziffer oder einen Befehl enthalten. Im einzelnen können die Register / und ./, die als erstes bzw. zweites Befehlsregister bezeichnet sind, ein Programm speichern, das eine Folge von vierundvierzig in die zweiundzwanzig Dezimalstellen des Registers/ bzw. J eingeschriebenen Befehlen enthält. Die übrigen Register M. N. R. Z, U, Q, D. E sind normalerweise Zahlenregister, die je eine Zahl mit einer Höchstlänge von zweiundzwanzig Dczimalziffern speichern können. Jeder Befehl besteht aus acht jeweils in den Binärstellen 71 bis 7 8 einer bestimmten Dezimalstelle gespeicherten Bits B 1 bis B 8. Die Bits 5 5 bis Ba steilen eine von sechzehn Operationen Fl bis F16 dar, während die Bits Bl bis B 4 im allgemeinen die Adresse eines Operanden darstellen, auf dem diese Operation ausgeführt werden soll.

Jede Dezimalziffer wird entsprechend einem binärverschlüssclten Dezimalcode in dem Rechner mit Hilfe von vier Bits B 5, B 6, ß 7, B 8 dargestellt. In dem Verzögerungsleitungsspeicher LDR werden diese vier Bits in den letzten auftretenden vier Bitperioden TS, 7 6. 7 7 bzw. 7 8 einer bestimmten Dezimalstelle aufgezeichnet, während die verbleibenden vier Binärstcllcn zum Speichern bestimmter Markicrungsbits verwendet werden. Im einzelnen wird in dieser Dezimalstelle die Bitperiode 74 zum Speichern eines Kommabits B 4 verwendet, das für die gesamte Ziffer einer Dezimalzahl mit Ausnahme der ersten ganzen Ziffer hinter dem Komma gleich »0« ist.

Die Bitperiode 7 3 wird zum Speichern eines Vorzeichenbits B 3 verwendet, das für alle Dezimalziffern einer positiven Zahl gleich »0« und für alle Dczimalziffcrn einer negativen Zahl gleich »1« ist. Die Bitperiode 7 2 wird zum Speichern eines Ziffern-Erkennungsbits B 2 verwendet, das in jeder durch eine Dezimalziffer einer Zahl besetzten Dezimalstelle gleich »1'· und in jeder (eine nichtsignifikante Null bedeutenden) unbesetzten Dezimalstelle gleich »0« ist.

Demzufolge erfordert die vollständige Darstellung einer Dezimalziffer in dem Speicher LDR die sieben Bitperioden 7 2. 7 3, 7 4, 7 5, 7 6, 7 7 und 7 8 einer gegebenen Dezimalstelle. Die verbleibende Bitperiode T1 wird zum Speichern eines Markierungsbits BX verwendet, dessen Bedeutung nicht unbedingt mit der in dieser Stelle gespeicherten Dezimaiziffer in Beziehung zu stehen braucht.

In der nachfolgenden Beschreibung ist ein in einer

ίο Binärstellc α einer bestimmten Dezimalstelle eines Registers h gespeichertes Bit mit Bah bezeichnet, während das beim Entnehmen dieses Bits aus der Verzögerungsleitung erzielte Signal mit LBah bezeichnet ist.

Ein in der ersten Dezimalstelle Ci des Registers Λ gespeichertes Bit B 1 R »1« wird am Anfang jedes Speicherzyklus zum Starten des Taktimpulsgenerators 44 verwendet; ein in der 22ten Dezimalstelle C 22 des Registers E gespeichertes Bit BlE -- »1« wird zum Anhalten des Generators 44 verwendet; ein in der /!-ten Dezimalstelle des Registers /V gespeichertes Bit ßl /V --■■ »1<: zeigt an, daß während der Durchführung eines Programms der nächstfolgende auszuführende Befehl der in dieser /!-ten Dezimalstelle des Registers / oder / gespeicherte Befehl ist; ein in der /!-ten Dezimalstelle des Registers M gespeichertes Bit B 1 M --■ »1« zeigt an, daß beim Eingeben einer Zahl über das Tastenfeld in das Register M die nächste eingegebene Dczimalziffer in der (/1 - 1 )-Dczimalstellc gespeichert werden soll, während beim Eineeben eines Befehls über das Tastenfeld der nächstfolgende Befehl in der /!-ten Dezimalstelle des Registers / oder / gespeichert werden soll: daß beim Drucken einer in einem aus den Registern der Verzögerungsleitung ausgewählten beliebigen Register gespeicherten Zahl die nächste zu druckende Ziffer die in der /i-ten Dezimalstelle dieses Registers gespeicherte Ziffer ist; daß beim Addieren von zwei Zahlen die Ziffer der in der η-ten Dezimalstelle des Registers /V gespcicherten Summe danach durch Addieren einer Füllziffcr. wie nachstehend noch näher erläutert, korrigiert wird. Ein in der n-tcn Dezimalstelle des Registers U gespeichertes Bit ßl U - »1« zeigt an, daß die Ausführung eines Hauptprogramms beim /i-tcn Befehl aus dem Register / oder J vor Beginn der Ausführung eines Unterprogramms unterbrochen worden ist. Deshalb werden die Markicrungsbits BlR, B λ E zui Darstellung feststehender Bezugsstellen in den verschiedenen Registern (Anfang bzw. Ende) verwendet die Markierungsbits BIN, BlM und B 1 U steller verstellbare Bezugsstellen in den Registern dar. Die Bits BlM werden bei Durchführung einer Addilior außerdem dazu verwendet, für jede Dezimalstelle eine zu einer auf dieser Dezimalstelle durchgeführte oder durchzuführende Operation gehörende Inior ination aufzuzeichnen.

Die Regenerierung sowie die Änderung und Ver Schiebung der Markierungsbits B 1 erfolgen mit Hilft eines Markierungsbit-Steuerkreises 37.

Die Rechenanlage nach der Erfindung enthäl außerdem einen Binäraddierer 72. der mit zwei Ein gangsleitungcn 1 und 2 versehen ist zur gleichzeitiger Aufnahme von zwei zu addierenden Bits, die an de Ausgangsleitung 3 das Summenbit erzeugen. Im ein zclnen enthält der Binäraddiercr bei einer in Fig.-dargestellten ersten Ausführungsform eine Binär addicrschaltung 48. die an die Ausganeslcitungcn . und Rh die Binärsummc \17\\. den Binärübcrtni!

liefern kann, die durch das Addieren von zwei der Eingangslcitung 49 bzw. der Eingangsleitung 50 zugleich zugeführten Hils und des aus der Addition des nächstvorherigen Bitpaars entstehenden voiiierigen Binärüberiragsbits erzeugt werden, wobei das vorherige Binarübertragungsbit in einem aus einem bistabilen Kreis bestehenden Übertragungsbitspeicher A 5 gespeichert wird. Die die beiden zu addierenden Bits darstellenden Signale dauern von dem Impuls M 1 bis zu dem Impuls Λ/10 der entsprechenden Bitpriode, und die das Summenbit V und das Übertragsbit Rb darstellenden Signale treten mit ihnen im wesentlichen zugleich auf. Das vorherige Übertragsbit wird in dem bistabilen Kreis A 5 von dem Impuls M 10 der nächstvorherigen Bitperiode bis zu dem Impuls M 10 der jetzigen Bitperiode gespeichert.

Das neue Übertragsbit wird in einen bistabilen Kreis A 4 übertragen, in dem es gespeichert wird, bis der Impuls M 10 das Übertragen des neuen Übertragsbits in den bistabilen Kreis A 5 herbeiführt, wo es während der gesamten nächstfolgenden Bitperiode gespeichert wird, damit es während der Addition des nächstfolgenden Bitpaares zeitgerecht der Addicrschaltung 48 zugeführt wird.

Die Eingangslcitung 1 des Binäraddierers 72 kann entweder unmittelbar über ein Verknüpfungsglied 52 oder über ein Verknüpfungsglied 53 und einen Umsetzer an die Eingangsleitung 49 der Addierschaltung 48 angeschlossen sein. Somit ist klar, daß im erstcren Falle jede Dezimalziffer ohne Änderung in den Addicrcr eingegeben wird, während im zweiten Falle, da diese Ziffer in Binärverschlüsselung dargestellt ist. das Komplement dieser Ziffer zu 15 in den Addierer eingegeben wird.

Die Verknüpfungsglieder 52 und 53 werden mit Hilfe eines Signals SOTT gesteuert, das von einem Vorzeichenbit-Verarbeitungskreis erzeugt wird, der nachstehend noch näher zu beschreiben ist.

Die Ausgangsleitung S der Addierschaltung 48 kann an die Ausgangsleitung 3 des Addierers entweder über ein Verknüpfungsglied 55 unmittelbar oder über ein Verknüpfungsglied 56 und einen Umsetzer 57 angeschlossen werden, der das Ergänzen der Dezimalziffern auf 15 bewirkt.

Eine bistabile Schaltung 58 wird über ein Verknüpfungsglied 59 durch jedes während der Bitperioden T 6 und 7 7 an der Ausgangsleitung S der Addierschaltung 48 auftretende Bit gleich »1« erregt und über einen Umsetzer 61 und ein Verknüpfungsglied 60 durch jedes während der Bitperiode T 8 an dieser Ausgangsleitung 5 auftretende Bit gleich »0« enterregt.

Demzufolge zeigt bei Beendigung der Addition von zwei Dezimalziffern während der n-ten Gattungszifferperiode der Umstand, daß die bistabile Schaltung 58 nach der letzten Bitperiode 7 8 dieser Zifferperiode erregt bleibt, an. daß die Summenziffer größer ist als Neun und kleiner als Sechzehn, so daß ein Dezimalübertrag auf die nächstfolgende Dezimalstelle erfolgen muß. über ein Verknüpfungsglied 62 wird das das Vorhandensein dieses Dezimalübertrags anzeigende Ausgangssignal der bistabilen Schaltung 58 dem übcrtragsspcichcr A 5 zugeführt, der diesem Dezimalübertrag in der nächstfolgenden Ziffernperiode C(n · 1) in das Addierwerk 48 eingeben kann.

Ein Dezimalübertrag auf die nächstfolgende Dezimalstelle muß auch crfolg.-n. wenn im Verlaufe der Bitperiode 78 der jetzigen Ziffernperiode Οϊ ein Binärübertrag /?/>8 durch Addieren der beiden bedeutendsten Bits Ii8 erzeugt wird, da dieser Binärübertrag anzeigt, daß die Summenziffer größer ist als 15. Die Übertragung des Dezimalübertrags erfolgt in diesem Falle mit Hilfe der bistabilen Schaltungen A 4 und A 5 in der vorstehend beschriebenen Weise.

Demzufolge bedeutet in allen Fällen der Umstand, daß die bistabile Schaltung A 5 nach der letzten Bitperiode 78 dieser ZifTcrnperiode Cn erregt ist. daß ein Dczimalübertrag aus dieser ZifTcrnperiode Cu auf die nächste ZifTernpcriode C(n I 1) erfolgen muß.

Sofern diese ZiiTcrnperiodc Cn die ZifTcrnperiode ist, in der die letztere (und bedeutendste) DczimalzilTer der Ziffern der beiden zu addierenden Zahlen auftritt, wird dieser Dezimalübertrag über ein Verknüpfungsglied 63 in eine bistabile Schaltung Rl·' eingespeichert. Demzufolge zeigt die bistabile Schaltung RF in erregtem Zustand an, daß ein sich aus der Addition der beiden bedeutendsten Dezimalziffern ergebender Endübertrag vorliegt.

Der Rechner ist außerdem mit einem Verschieberegister K mit acht Binärstufen K 1 bis /C 8 versehen. Bei Aufnahme eines Verschiebeimpulses über den Anschluß4 werden die in den Stufen Kl bis KS gespeicherten Bits jeweils in die Stufen KI bis AC 7 verschoben, während die dann in den Eingangsleitungen 5. 6. 7, 8. 9, 10, 11. 12. 13 vorhandenen Bits jeweils in die Stufen /Cl. Kl, K 3, K 4, λ'5, λ'6, Kl, K 8 und nochmals K 8 übertragen werden.

Die durch den Impulsverteiler 46 (F i g. 1 b) erzevgtcn Impulse M 4 werden als Verschiebeimpulse: für das Register K verwendet, das demzufolge während jeder Bitperiode einen Verschiebeimpuls, d. h. während jeder Ziffernpenode acht Verschiebeimpulse aufnimmt. Der Inhalt jeder Stufe des Registers K bleibt von dem Impuls Λ/4 jeder Bitperiode bis zu dem Impuls Af 4 der nächstfolgenden Bitperiode unverändert. Somit ist klar, daß ein der Eingangsleitung 13 des Registers K während einer bestimmten Bitperiode zugeführtes Bit an der Ausgangsleitung 14 des Registers A' nach acht Bitperioden, d. h. eine ZifTernperiode später, verfügbar ist. so daß unter diesen Bedingungen das Register K wie ein Verzöcerungsleitungsabschnitt mit einer einer ZifTernperiode entsprechenden Länge wirkt.

Durch Anschließen des Speicherregisters A' und des Verschieberegisters K in einer geschlossenen Schleife, während alle übrigen Register mit ihren Ausgängen zum Bilden einer geschlossenen Schleife an ihre jeweiligen Eingänge unmittelbar aneeschlosser bleiben, wird das Register ,Y in bezug auf die übriger Register effektiv um eine ZifTernperiode verlängert. Ir diesem verlängerten Register X wird die aus der Verzögerungsleitung zugleich mit der >?-ten Dcz'malstell·; der übrigen Speicherregister, d. h. während der n-ter ZifTernpcriode seit des Entnehmcns des den Taktim pulsgenerator 44 startenden Bits H 1 R entnommen·; Stelle üblicherweise ah die /i-te Dezimalstelle be zeichnet. Demzufolge wird der Inhalt des Registers λ während jedes Speicherzyklus um eine Dezimalstell· verschoben, d. h. in bezug auf die anderen Rcciste um eine ZifTernpcriode verzögert.

Das Register K kann auf Grund seiner Fähigkeit als Verzögerungsleitung zu wirken, gemäß den avi S. 198 des Werkes !Arithmetic Operations in Diüitr Computers'- von R. K. Richard, 1955. dargelegte Grundsätzen außerdem als Zähler verwendet wcrdcr Im einzelnen ist dieser Zähler, sofern seine Auscan»··

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ίο

leitung 13 und seine Eingangsleitung 14 an die Ausgangsleitung 3 bzw. an die Eingangsleitung 1 des Binäraddierers 72 angeschlossen sind, während die IZingangsleitung 2 des Addierers, kein Signal aufnimmt, in der Lage, aufeinanderfolgende Zählimpulse zu zählen, die der bistabilen Übertragsspeichervorrichtung A 5 entsprechend dem nachfolgenden Kriterium zugeführt werden. Indem die in dem Register λ' enthaltenen acht Bits als eine Binärzahl mit acht Binärstellen angesehen werden, kann der bistabilen Schaltung A 5 ein Zählimpuls zugeführt werden, sobald die unbedeutendste Binärstelle über die Ausgangsleitung 14 aus dem Register K entnommen wird. Demzufolge sind die Zählimpulse zeitlich um eine Ziffernperiode oder ein Mehrfaches von ihr voneinander getrennt.

Außerdem kann das Register K als Pufferspeicher zum vorübergehenden Speichern einer Dezimalziffer oder des Adressenteils eines Befehls, oder des Funktionsteile eines durch eine Druckeinheit 21 zu druckenden Befehls wirken.

Beim Übertragen von Daten oder Befehlen aus dem Tastenpult 22 in den Verzögerungsleitungsspeicher LDR kann das Register K außerdem als Parallel-Serien-Umsetzer wirken.

Die Rechenanlage besitzt außerdem einen Befehlsspeicher 16 mit acht Binärstufen /1 bis /8 zum Speichern der jeweiligen Bits Bl bis B 8 eines Befehls.

Die die Adressierbits öl bis BA dieses Befehls enthaltenden ersten vier Stufen /1 bis /4 speisen einen Adressendecoder 17 mit acht Ausgangsleitungen Y 1 bis V 8, von denen je eine einem der acht adressierbaren Speicherregister entspricht und die erregt sind, wenn die Kombination der vier genannten Bits die Adresse dieses Registers darstellt. Die Adresse des Registers Λ7 wird durch vier Bits gleich »0« dargestellt, so daß das Register M automatisch adressiert ist. wenn nicht ausdrücklich eine Adresse gegeben wird. Die die Funktionsbits B 5 bis B 8 des genannten Befehls enthaltenden übrigen vier Stufen /5 bis /8 speisen einen Funktionsdecoder 18 mit einem Satz Ausgänge Fl bis F16. die alle erregt sind, wenn die Kombination der Bits B 5 bis B 8 eine entsprechende Funktion darstellt.

Außerdem können die Ausgänge der Stufen /1 bis /4 und die Ausgangsleitungen der Stufen /5 bis /8 über das Verknüpfungsglied 19 bzw. das Verknüpfungsglied 20 an die Eingangsleitungen der jeweiligen Stufen KS bis K 8 des Registers K ange-Si hlossen werden, um die in diesen Stufen gespeicherte Adresse bzw. die Funktion auszudrucken.

Ein Schaltungskreis 36 ist vorgesehen, um entsprechend verschiedenen nachstehend näher spezifizierten Mustern die zehn Speicherregister, den Binäraddierer 72. das Verschieberegister K und den Befehlsspeicher 16 wahlweise untereinander zu verbinden zum richtigen Steuern der Übertragung von Daten und Befehlen in die und aus den verschiedenen Teilen der Rechenanlage. Der Schaltungskreis 36 besteht aus einer Diodenmatrix oder einer Transistor-NOR-Glieder-Matrix oder einer keine Speichereigenschaften aufweisenden gleichwertigen Schaltvorrichtung.

Außerdem wird durch den Schaltungskreis 36 die Auswahl der Speicherregister entsprechend der durch den Decoder 17 angezeigten vorliegenden Adresse vorgenommen.

Das Tastenpult 22 zum Eingeben der Daten und der Befehle und zur Steuerung der verschiedenen Funktionen des Rechners enthält ein Zahlentastenfeld 65 mit zehn Zifferntasten 0 bis 9, die dazu dieneu, über das Pufferregister λ' Zahlen in das Speicherregister M einzuspeichern, wobei gemäß einer bevorzugten Ausführungsform das Register Λ/ das von dem Tastenzahlenield aus einzige zugängliche Speicherregister ist. Das Tastenpult 22 enthält außerdem ein Adresscntastenfeld 68, das mit Tasten versehen ist, die je die Wahl eines entsprechenden Registers des Vcrzögcrungsleitungsspeichers LDR steuern.

Das Tasienpult 22 enthält außerdem ein Funktionstastenfeld 69 mit Tasten, die je dem Funktionsteil eines der Befehle entsprechen, die der Rechner ausführen kann.

Die drei Tastenfelder 65, 68 und 69 steuern eine mechanische Decodereinrichtung, die aus Codicrstäben besteht, die mit elektrischen Schaltern zusammenwirken, um an vier Leitungen //1, Hl, 113, //4 vier Binärsignale zu erzeugen, die entweder die vier Bits einer auf dem Tastenfeld 65 eingestellten Dezimalziffer oder die vier Bits einer auf dem Tastenfeld 68 eingestellten Adresse oder die vier Bits einer auf dem Tastenfeld 69 eingestellten Funktion darstellen, wobei die Decodereinrichtung außerdem eine Ausgangsleitung G 1 oder G 2 oder G 3 erregen kann, um anzuzeigen, ob das Tastenfeld 65 oder das Tastenfeld 68 bzw. das Tastenfeld 69 betätigt worden ist.

Eine Kommataste 67 und eine Taste 66 für ein negatives algebraisches Vorzeichen erzeugen bei ihrer Betätigung unmittelbar ein Binärsignal in der Leitung I' bzw. .5/V.

Einige der von der Reihenanlage ausführbaren Befehle sind nachstehend aufgeführt, wobei der Buchstabe Y das entsprechend der in dem Befehlsspcicher 16 festgehaltenen Adresse gewählte Register

bedeutet:

Fl Addition: übertragen der in dem gewählten Register Y gespeicherten Zahl in das Register Λ/. dann Addieren des Inhalts des Registers Λ/ zu dem Inhalt des Registers ;V und Speichern des Ergebnisses in dem Register .V, d.h. symbolisch: Y M; (N-M)--N.

Fl Subtraktion: Entsprechend Y M;

(N-M) Λ'.

F3 Multiplikation: Y M; (N-M) N.

I- 4 Division: Y Λ·/; (N : M) N.

FS Übertragen aus Λ/: Übertragen des Inhalts des Registers M in das gewählte Reoister d.h. M Y.

F 6 Übertragen in N: Übertragen des Inhalts des Gewählten Registers in das Register V d h V--/V.

Fl Austausch: Übertragen des Inhalts des Gewählten Registers in das Register N und umgekehrt, d. h. Y N; N-"- Y.

FS Drucken: Ausdrucken des Inhalts des gewählten Registers Y.

F9 Drucken und Löschen: Ausdrucken des Inhalts des gewählten Registers Y und Löschen des Inhalts.

F 10 Programnistopp: Anhalten der automatischen Ausführung des Programms und warten, bis der Bedienende Daten in das Tastenfeld eingibt; diese Daten in das gewählte Register Y einspeichern (danach kann entweder die automalische Programmausführung oder der Handbetrieb fortgesetzt werden).

F11 Auszug aus dem Register / eines der ersten durch die in dem vorliegenden Befehl enthaltcnen Adresse spcziiizicrlcn ersten acht Zechen und Übertragen dieses Zeichens in das Register M.

F 12 Sprung auf den in dem vorliegenden Befehl spezifizierien Programmbefehl, unbedingt.

F 13 Sprung, bedingt.

Die Rechenanlage läßt sich wahlweise so einstellen, daß sie nach drei Arten, und zwar »von Hand«, »automatisch« und »Programmeinspeicherung« in Abhängigkeit davon, ob ein Sehalter 23 mit drei Stellungen ein Signal PM, PA oder IP erzeugt, arbeitet.

AlIe vorerwähnten Befehle könne bei automatischem Betrieb ausgeführt werden, und die ersten neun Befehle können auch bei Handbetrieb ausgeführt werden.

Während des Programmeinspeicherungsbetriebes, bei dem das Signal IP auftritt, sind das Adressentastenfeld 68 und das Funktionstastenfeld 69 betätigbar zum Eingcb α der Programmbefehle in die Register / und J über das Pufferregister K. Zu diesem Zweck können die Ausgänge H 1 bis H 4 der Tastenfeld-Decodereinrichtung über das Verknüpfungsglied 24 jeweils an die Eingänge 8 bis 11 des Registers K angeschlossen werden. Während dieser Zeit ist das Tastenfeld 65 unwirksam (außer Betrieb).

Während des automatischen Betriebes, bei dem das vorher in den Speicher LDR eingespeicherte Programm ausgeführt wird, sind das Adressentastenfeld und das Funktionstastenfeld unwirksam.

Der automatische Betrieb besteht aus einer Folge von Befehl-Substituierphasen und Befehl-Ausführphasen. Im einzelnen wird während einer Substituierphase ein Befehl aus dem Programmregister /, J extrahiert und in den Speicher 16 übertragen. Auf diese Phase folgt automatisch eine Ausführungsphase, in der der Rechner unter Steuerung durch den gespeicherten Befehl diesen Befehl ausführt. Auf diese Ausführungsphase folgt automatisch eine Substituierphase für den nächstfolgenden Befehl, der extrahiert und an Stelle des vorherigen Befehls gespeichert wird usw. Solange in dem Speicher 16 ein Befehl gespeichert wird, bleibt das durch den Adressenteil des Befehls angegebene Zahlenregister fortlaufend gewählt, wobei die Decodereinrichtung 18 stetig das dem Funktionsteil des Befehls entsprechende Funktionssignal erzeugt. Während des automatischen Betriebes ist normalerweise auch das Zahlentastenfeld außer Betrieb, da die Rechenanlage nach den vorher in den Speicher eingespeicherten Daten arbeitet. Dieses Tastenfeld wird nur dann betätigt, wenn der zur Zeit gespeicherte Programmbefehl der Haltebefehl F 10 ist. Es ist klar, daß dieser Befehl die Verarbeitung von mehr Daten zuläßt, als der Speicher der Rechenanlage enthalten kann.

Beim Handbetrieb können das Zahlentastenfeld, das Adressentastenfeld und das Funktionstastenfeld alle wirksam, d. h. in Betrieb, sein. Im einzelnen könneu gemäß dieser Betriebsart das Adressentastcnfeld und das Funktionstastenfeld von dem Bedienenden dazu verwendet werden, um zu bewirken, daß der Rechner eine Folge von Operationen entsprechend einer beliebigen, während des automatischen Betriebs ausgeführten Folge ausführt. Zu diesem Zweck gibt der Bedienende über das Tastenfeld eine Adresse und _{eine Funkliün ein> die} demzufolge genau wie wah_{rcnd e}i_ner Befehl-Substituierphase bei automatischem _{Belricb ubcr das} Verknüpfungsglied 70 bzw. 71 in _{den; Speicher !6 fcstg}ehalten werden. Darüber hin_{aus w}j_r(j durch Eingeben dieses Befehls (Adresse und Funktion) in das Tastenfeld automatisch eine Befehl-

'S Ausführphase eingeleitet, um diesen eingegebenen Befehl in einer der Ausführungsphase des autoniatischen Betriebes entsprechenden Weise auszuführen. Nach Beendigung dieser Befehl-Ausführphase stoppt der Rechner und wartet auf einen durch den Bedienenden über das Tastenfeld eingegebenen neuen Befehl.

Wie vorstehend erwähnt, wird das zum Aufnehmen der Daten über das Tastenfeld spezialisierte Register M, sofern keine Adressentaste betätigt wird, automalisch adressiert. Demzufolge kann der Bedienende, wenn er über das Tastenfeld einen der den vier arithmetischen Grundoperationen entsprechenden Befehle Fl, F2, F3, F4 eingibt, wählen, das Adresscntastenfeld nicht zu betätigen, sondern an Stelle dessen eine Zahl über das Zahlentastenfeld einzugeben. In diesem Falle wird die betreffende Operation nach der eingegebenen Zahl ausgeführt. Demzufolge kann während des Handbetriebes jede beliebige der in dem Funktionstastenfeld 69 niedergedrückten Tasten entsprechende arithmetische Operation, entweder nach einer vorher über das Zahlentasienfeid 65 in dab Register M eingegebenen Zahl oder nach einer in einem mit Hilfe des Adressentastenfeldes gewählten Register gespeicherten Zahl ausgeführt werden.

Während des automatischen Betriebes werden die in den Befehlen spezifizierten Funktionen nach den vorher in den Speicher eingespeicherten Daten ausgeführt. Vor dem Eindrücken des Schaltknopfes AU T zum Starten der automatischen Programmausführung kann der Bedienende, nachdem er die Rechenlage auf Handbetrieb eingestellt hat, jedes dieser Ausgangsdaten eingeben, indem er zunächst die Daten über das Zahlentastenfeld in das Register Λ/ eingibt dann die Adressentaste niederdrückt, die dem Register entspricht, in dem die Daten gespeichert werder sollen, und dann die dem Übertragungsbefehl Fi entsprechende Funktionstaste niederdrückt.

Die Rechenanlage enthält außerdem eine Grupp< bistabiler Schaltungen, die in Fig. 1 b mit Hilfe eine; Kästchens 25 kollektiv und in F i g. 6 im einzelner dargestellt sind. Diese bistabilen Schaltungen werder unter anderem zum Speichern einiger innerer Zu stände des Rechners verwendet, wobei die diese Zu stände darstellenden Signale dieser bistabilen Schal tungen in dem Blockdiagramm nach F i g. 1 kollektiv mit A bezeichnet sind.

Im einzelnen wird die bistabile Schaltung A 0 wäh rend jedes Speicherzyklus beim Entnehmen der eil Zifferanzeigebit bl gleich »i« speichernden erstei Binärstelle TZ aus dem Register M erreet, worauf sii beim Entnehmen der ein Zifferanzeigebit B 2 cleiel »0« speichernden ersten Binärstelle Pl enterreg

"vird, so daß die bistabile Schaltung A 0 während des gesamten beim Entnehmen der in dem Register Λ/ gespeicherten Zahl verstreichenden Zeitintervalls erregt bleibt. Mit anderen Worten zeigt die bistabile Schaltung A 0 in jedem Speicherzyklus die Länge und die Lage der in dem Register M gespeicherten Zahl an.

Die bistabilen Schaltungen A 1 und A 2 sind in der Lage, eine entsprechende Anzeige der Länge und der Lage der in dem Register N bzw. Y gespeicherten Zahl zu geben, wobei Y das zur Zeit adressierte und gewählte Register bezeichnet. Zu diesem Zweck werden die bistabilen Schaltungen A 1 und A 2 durch den Ausgang LN des Registers N bzw. durch den Ausgang L des gewählten Registers Y gesteuert. Die Ausgänge der bistabilen Schaltungen A Ö und A 1 werden so kombiniert, daß sie ein Signal A 01 erzeugen, das während jedes Speicherzyklus von der Entnahmezeit der ersten Dezimalziffer aus den Dczimalziffern der Zahlen M und N bis zur Eninahmczeit der zuletzt auftretenden Dezimalziffer dieser Dczimalziffern andauert.

Die bistabile Schaltung A 3 wird normalerweise zum unterscheidenden Anzeigen einer bestimmten Ziffernperiode verwendet, während der cine bestimmte Operation durchgeführt werden soil, wobei diese Anzeige insofern erzielt wird, daß die bistabile Schaltung während der genannten Ziffernperiode erregt und während der anderen Ziffcrnperiocicn enterregt bleibt.

Die bistabile Schaltung A 7 wird normalerweise zum unterscheidenden Anzeigen eines bestimmten Speicherzyklus oder eines Teiles davon während des Betriebes der Eingangs- und Ausgangscinheilen der Rechenanlage verwendet.

Die bistabilen Schaltungen A 6, A 8. A 9 werden zum Anzeigen von bestimmten Zuständen während der Ausführung bestimmter Befehle verwendet.

Die Funktion anderer bistabilcr Schaltungen der Gruppe 25 wird später beschrieben.

Die Rechcnanlage ist außerdem mit einer Folgesteuereinheit 26 mit einer Gruppe bistabiler Zustands-Anzeigeschaltungen Pl bis Pn versehen, die einzeln erregt werden, so daß sich der Rechner jederzeit in einem bestimmten einer der zur Zeit erregten bistabilen Schallungen P 1 bis Pn entsprechenden Zustand befindet. Bei seinem Betrieb geht der Rechner durch eine Folge von Zuständen, wobei er in jedem Zustand bestimmte Grundoperationen ausführt. Die Folge dieser Zustände wird gemäß einem mit Hilfe einer logischen Schaltung 27 hergestellten Kriteriums bestimmt. Im einzelnen bestimmt diese Schaltung 27 auf Grund des durch die bistabilen Schaltungen P 1 bis Pil über die LeitungP angezeigten augenblicklichen Zustandes der Rcchenanlagc des zur Zeit in dem Speicher 16 gespeicherten und durch die Decodereinrichtung 18 über die Leitung F angezeigten Befehls und der durch die Gruppe von bistabilen Zustands-FcstlialtesehalUingen 25 über die Leitung/1 angezeigten augenblicklichen inneren Zustände der Rcchenanlagc. welcher Zustand folgen muß. und gibt eine Anzeige dieser Entscheidung durch Erregen des diesem Zustand entsprechenden Ausgangs 28. Darauf erzeugt eine Taktgebcrschaltung 29 einen Zustandswcchscl-Taktimpuls MCi. so daß eine der bistabilen Schaltungen Pl bis Pn entsprechend dem nächstfolgenden Zustand über das dem Ausgang 28 entsprechende Verknüpfungsglied 30 erregt wird, während alle verbleibenden bistabilen Zustandsanzeigeschaltungen der Gruppe Pl bis Pn enterregt sind.

Vergleichen der algebraischen Vorzeichen
von zwei Zahlen

In dem Zustand P 9 des Rechners werden in dem Kreis 64 (Fig. 4) die Vorzeichenbits B 3 der beiden betreffenden Register abgefragt und verglichen. Sofern keine Übereinstimmung vorliegt, wird eine am Anfang dieses Zustandes erregte bistabile Schaltung A 8 enterregt. Demzufolge zeigt der Umstand, daß nach dem Zustand P 9 die bistabile Schaltung .-f 8 entweder erregt bleibt oder nicht, an, ob die Vorzeichen der beiden überprüften Zahlen gleich sind oder nicht. Der Ausgang ADD des Kreises 64 wird erregt, wenn entweder der Addierbcfehl F 1 festgehalten und die bistabile Schaltung A 8 erregt ist oder der Subtraktionsbefehl Fl festgehalten wird und die bistabile Schaltung Λ 8 enterregt ist.

Addition und Subtraktion

Die Addition und die Subtraktion von zwei in dem RceistcrA/ bzw. N gespeicherten Zahlen werden nach folgenden Regeln durchgeführt. Eine wirkliche Addition wird durchgeführt, wenn entweder die Vorzeichen der Zahlen Λ/ und Λ' gleich sind (bislabile Schaltung A 8 ist erregt) und der derzeitig festgehaltene Befehl F 1 (Addition) ist oder die Vorzeichen der Zahlen N und Λ/ unterschiedlich sind (bistabile Schaltung A 8 ist enterregt) und der derzeitig festgehaltene Befehl Fl (Subtraktion) ist. In den anderen Fällen wird effektiv eine Subtraktion durchgeführt.

Zum Durchführen einer Addition werden während eines ersten Speicherzyklus, in dem sich der Rechner in dem Zustand P 5 befindet, die beiden Zahlen ,V und Λ/ ziffernweise addiert, wobei auf die nächsthöhere Dezimalstelle ein Dezimalübertrag übertragen wird, wenn die Summenziffer entweder größer ist als 15 oder zwischen 10 und 15 liegt, wobei der erste Umstand durch das Vorhandensein eines durch das Addieren der höchstwertigen Bits B 8 erzeugten Binärübertrags R 8 und der zweite Umstand durch die Erregung der bistabilen Schaltung 58 angezeigt wird. Zu diesem Zweck ist der Ausgang der bistabilen Schaltung 58 während der Ausführung einer Addition mit der Summicrschaltung 48 über ein Verknüpfungsglied 62 verbunden. Das durch das Addieren von zwei Dczimalzahlcn in der vorstehend erörterten Weise erzielte Ergebnis ist insofern nicht richtig, als einige Ziffern des Ergebnisses größer als 9 sein können und somit in dem binärverschlüsselten Dezimalcode keine Bedeutung haben, so daß eine Grundzahlkorrcktur von dem Binärcode zu dem Biniir-Dezimalcodc vorgenommen werden muß. Zu diesem Zweck wird während des einzigen Speicherzyklus, in dem sich der Rechner in dem dem Errechnen der unkonigicrtcn Summe zugeteilten Zustand /'5 befindet, in jeder Dezimalstelle ein Markierungsbit B 1 Λ/ aufgezeichnet, um die Art der an der entsprechenden Summcnziffcr vorzunehmenden Grundzahlkorrektur anzuzeigen, wobei im Verlaufe eines nachfolgenden Speicherzyklus (in dem sich der Rechner in dem Zustand /'6 befindet) diese Summe entsprechend den durch die Markicrimgsbits gegebenen Anzeigen Ziffer für Ziffer korrigiert wird.

Im einzelnen wird bei der Addition während des zweiten Speicherzyklus, in dem sich der Rechner in dem Zustand /'6 befindet, jede Ziffer der Summe

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on dem Binärcode auf den Binär-Dezimakode lurch Addieren der Füllziffer 6 zu jeder Ziffer des Zrgebnisses, das in dem ersten Speicherzykius (heim Errechnen der unkorrigierten Summe) einen Dezimaljbertrag erzeugt hatte, korrigiert. Demzufolge wird jie Addition innerhalb von zwei Speicherzyklen durchgeführt, in welchen sich der Rechner in dem Zustand /' 5 bzw. P 6 befindet.

Im einzelnen werden zum Durchführen der Subtraktion während des ersten Speicherzyklus, in welchcni sich der Rechner in dem Zustand P 5 befindet, die Zahlen Λ/ und <V addiert, nachdem jede Dez'.malziffer der Zahl S auf 1 5 ergänzt worden ist. Während dieses Zyklus wird nur dann ein Dezimalübertrag von einer Stelle auf die nächsthöhere Stelle übertragen. wenn die Summenziffer für die erstgenannte Stelle größer ist als 15 (dieser Umstand wird durch das Vorhandensein eines Binär-Endüberlrages R 8 aus der höchsten Binärstelle 7 8 dieser Stelle angezeigt), wobei, sofern diese Summenziffer zwischen K) und 15 liegt, kein Dezimalübertrag übertragen wird. Zu diesem Zweck wird das Verknüpfungsglied 62 geschlossenechaltcn. um zu vermeiden, daß der Ausgang der bistabilen ( '"'Crtragsanzeigeschaltung 58 an die SummierschalUni;; 48 angeschlossen wird. Das Fehlen eines sich aus der Addition der beiden höchstwertigen Dezimalziffern der Zahlen Λ/ bzw. N ergebenden Dezinial-F.ndübertrags RF zeigt in diesem Zustand PS an. daß die Zahl Λ/ kleiner ist als die Ziihl Λ/, während das Vorhandensein dieses Fndübertraszes anzeigt, daß die Zahl N kleiner ist als die Zahl M.

Im ersteren Falle wird während des nachfolecndcn Speieherzyklus (in dem sich der Rechner in dem Zustand P 6 befindet) die Grundzahlkorrektur direhgeführt, indem entweder die Füllziffcr --6 oder -i-0 jeder Ziffer der unkorrigierten Summe in Abhängigkeit davon, ob in dem Zustand P 5 beim Addieren der beiden höchstwertigen Bits B 8 der entsprechenden Dezimalstelle ein Binärübertrag R 8 erzeugt worden ist oder nicht, zugezählt wird. Außerdem wird in dem Zustand P 6 jede Ziffer der Summe bei seiner Korrektur erneut auf 15 ergänzt, so daß die Abzichopcration innerhalb der beiden Speiehcr/.yklen zu F.ndc geführt wird. Wenn dagegen die Zahl N kleiner Wt als die Zahl Λ/ (dieser Umstand wird angedeutet durch das Vorhandensein des Fndübertragcs RF in dem Zustand P 5). sind in dem Zustand P 6 die jeder Ziffer des unkorrigierten F.rgebnisses zu addierenden Füllziffern für die beiden vorerwähnten Fälle · 0 bzw. - 10. Außerdem wird in dem Zustand /'6 das Frgebnis nicht erneut ergänzt, sondern statt dessen wird während eines neuen Speicherzyklus (in welchem der Rechner sich in dem Zustand /'7 befindet) die Zahl ^: 1 zum korrigierten Frgebnis addiert, indem so ein neues Frgebnis erzielt wird, «las seinerseits während des nächsten Speicherz.yklü.- (in welchem sich der Rechner in dem Zustand /'8 befinde'.) von dem Binär- auf den Binär-Dezimalcode korrigiert wird. Demzufolge wird in diesem Faiie die Operation in vier (den vier Zuständen /'5. Pb. Pl bzw. /'8 entsprechenden) Speicher/yklen zu linde geführt.

Der Betrieb der Reihenanlage während der Addition und der Subtraktion ist nachstehend im einzelnen beschrieben.

Nachdem die beiden Zahlen M und V in bezug auf ili! Komma in den Zuständen Pi b/w. /'14 aiisgerii-hti'i worden mihI und nachdem die ^ οι/eichen der beiden Summanden im Zustand P 9 überprüft worden sind, schaltet die Rechenanlage auf dea Zustand /"5 um. Während dieses Zusiandcs gibt die bistabile Schaltung AS weiterhin eine Anzeige hinsichtlich der Übereinstimmung der wie in deirf Zustand P 9 bestimmten Vorzeichen der beiden Summanden, so daß in dem Zustand P5 der Kreis 64 (Fig. 4) ein Signa! SOTT erzeugt, wenn entweder keine Vorzeichenübereinstimmung vorliegt und der derzeitig gespeicherte Befehl F 1 (Addition) ist oder eine Vorzeiehenülereinstimmung vorliegt und der derzeitig festgehaltene Befehl Fl ist (Subtraktion), während in jedem anderen Falle der Kreis 64 ein Signal ADD erzeugt.

In dem Zustand P 5 verbindet der Schaltungskreis 36 die Ausgänge LN und LM der Register /V und Λ/ ständig mit den beiden Eingängen 1 bzw. 2 des Binäraddierers 72, den Ausgang 3 des Addierers mit dem Eingang 13 des Registers K und den Ausgang 14 des Registers K mit dem Eingang 5Λ' des Registers Λ'. Außerdem ist der Ausgang aller Speicherregistcr, mit Ausnahme des Registers N, an den jeweiligen Eingang angeschlossen. Deshalb wird in diesem einen einzigen Speicherzyklus dauernden Zustand der Inhalt des Registers M, ohne zerstört zu werden, zu dem Inhalt des Registers /V hinzugezählt (addiert), wobei der letztgenannte Inhalt in Abhängigkeit davon, ob das Signal SOTT oder ADD vorhanden ist. über die Komplementiereinrichtung 34 Ziffer für Ziffer (zifferweise) auf 15 ergänzt worden ist, wobei das Ergebnis über das Verknüpfungsglied 55 in das Register N eingeschrieben wird, während der Inhalt aller anderen Register wiedergewonnen wird, damit er unverändert bleibt.

Genauer ausgedrückt, besteht die Verbindung zwischen den Eingängen 1 und 2 des Addierers und den Ausgängen LM und LN der Rcgisier Λ/ und N nur während der Bi'perioden 7 5. 7 6. 7 7 und 7 8 jeder Ziffernperiode.

Während der verbleibenden Bitperioden 71. Tl. Ti und 7 4 verbindet der Schaltungskrcis 36 den Ausgang des Registers N unmittelbar mit dem Eingang des Registers K zum Umcchen des Addierers 72, so daß die Bits B 1. B 2, B 3. B 4 jeder Dezimalstelle, die in dieser Phase unverändert zu haltende Markierungsbits sind, wiedergewonnen werden.

Dagegen werden während der Bitperioden 7 5. 7' 6, 7'7. 7 8 der η-ten Gattungsdezimalstelle die jeweiligen Bits B 5, B 6, B 7. B 8 der entsprechenden Dczimalziffer der Zahl M den jeweiligen Bits ß5, Ö6. ß7, 0 8 der entsprechenden DezimalzifTer der Zahl N hinzuaddiert (wobei die vier letztgenannten Bits beim Vorhandensein des Signals SOTT durch den Inverter 54 invertiert werden), wobei jedes Paar entsprechender Bits zusammen mit dem durch das Addieren des nächstvorhandenen Bitpaares erzeugten und in der bistabilen Schaltung A 5 festgehaltenen Binärübertrag dem Addierer zugefühit werden, mi daß der Addierer in jeder Ziffernperiode w ihrend der Bitperioden 7 5, 7 6, 7" 7 bzw. 7 8 vier je eine Dczimalziffer der unkorrigierten Summe darstellende Hits erzeugt. Infolge der vorstehend erläuterten Verbindung des Registers wird diese unkorriuieite Sutnmenziffer, vorausgesetzt, daß es durch Addieren von zwei in der n-ten Dezimalstelle der Register Λ/ bzw. N gespeicherten Summanden/ifletn ei/eugt worden ist. in der (n 1.) Dezimalstelle des Registers .V aufgezeichnet.

Während dieser »i-ten Gatiungszifferupeiiode.

d. h. genauer, am Ende ihrer letzten Ziffernperiode TS, wird die den Binärübertrag festhaltende bistabile

S,.K..i*. . i r — ~. ,1..—>.v-, :~ λ κκ;;ο.-»ϊ->1-.ιϊί Hnvrtn CIIUIlUlI^ Sl .J llOl lliaiUl VVClDL 111 rVUllUll^'i;"^¹- —"~ "

ob die Summe des letzten Ziffernpaares B 8 einen Binür-Endübertrag R 8 erzeugt hat oder nicht, erregt oder nicht. Die bistabile Schaltung A 5 bleibt danach, wie üblich, in erregtem Zustand, bis sie aus der bistabilen Schaltung A 4 den neuen Binärübertrag erhält, der durch das Zusammenaddieren des nächstfolgenden Bitpaares, dessen Bits in diesem Falle die ersten Bits B 5 der nächstfolgenden Ziffernperiode Γ (η '■-1) sind. Demzufolge leuchtet ein, daß die bistabile Schaltung A 5 diesen Binär-Endübertrag R 8 der /;-ten Dezimalstelle dem Binär-Addierer 72 zuführen kann, wenn der Addierer das erste Bitpaar B 5 der (n - 1.) Dezimalstelle erhält. Da dieser Binär-Endiiberirag außerdem das Vorhandensein eines Dezimalübertrags anzeigt, ist klar, daß diese bistabile Schaltung A 5 außerdem den Dezimalüberirag zwischen den beiden Dezimalstellen übertragen kann. Dies kommt sowohl bei der Addition (Signal ADD ist vorhanden) als auch bei der Subtraktion (Signal SOTT ist vorhanden) vor. Außerdem ist bei der Addition, jedoch nicht bei der Subtraktion, das Verknüpfungsglied 62 während der unmittelbar auf die Bitperiode 7" 8 folgenden Bitperiode T 1 geöffnet, um die bistabile Schaltung 58 mit der bistabilen Schaltung A 5 zu verbinden, so daß bei Addition, wenn der Addierer das erste Bilpaar B 5 der (n - 1.) Dezimalstelle empfängt, die Distabile Schaltung A 5 dem Addierer einen Dezimalübertrag nicht nur zuführt, wenn die Summenziffer in der /2-ten Stelle größer war als 15. sondern auch, wenn diese Summenziffer zwischen 10 und 1 5 lag.

Deshalb zeigt in jedem Falle in dem Zustand PS die Tatsache, daß die bistabile Schaltung A 5 während der Bitperiode T 1 der (/;■:- l.)Ziffemperiodc erregt ist. an. daß ein Übertrag von der «-ten auf die (/; ^:- I.) Dezimalstelle übertragen worden ist. In dieser Bitperiode TI bewirkt der Markicrungsbit-Stcucrkreis 37. daß ein Markierungsbit B 1 Λ/ »1« über ein Verknüpfungsglied 85 in die (n~ 1.) Dezimalstelle des Registers Λ/ eingeschrieben wird, wenn dieser Dezimalübertrag in der n-lcn Dezimaistelle erzeugt worden ist. Das gleiche erfolgt für jede der aufeinanderfolgenden zu addierenden Ziffern. Fs sei bemerkt, daß dieses Markierungsbit über dns Verknüpfungsglied 85 effektiv in die richtige Stelle eingeschrieben wird, da das Einschreiben in das Register /V jetzt in bezug auf das Einschreiben in das Register Λ/ effektiv um eine Ziffernperiode verzögert ist auf Grund der Tatsache, daß in dem derzeitigen Zustand der Inhalt des Registers Λ' durch das Register Λ' und das Verschieberegister K umläuft, während der Inhalt des Registers Λ/ nur durch das eine Register ,A/ selbst umläuft.

Ferner sei bemerkt, daß infolge der vorerwähnten Verbindung der Register N, K und Λ/ (das Register Λ/ ist mit seinem Eingang unmittelbar an seinen Ausgang angeschlossen, während das Register Λ' mit seinem Eingang und seinem Ausgang an den Ausgang bzw. den Eingang des eine Ziffernperiode langen Registers K angeschlossen ist) am Ende des einen einzigen Speicherzyklus dauernden Zustande-* /"5 das in dem Register /V gespeicherte unkorrigierte Eigebnis als in bezug auf den Inhalt des Registers ;V um eine Ziffernperiode verzögert auftritt.

Nur bei Subtraktion (Signal SOTT ist \orhanden) wird in der ersten BitperioJe T 1, die auf die Ziffernperiode folgt, in der das letzte (und bedeutendste) Dezimalziffernpaar der Zahlen Λ/ und Λ' addiert worden ist, das durch Addieren dieses letzten Dezimalziffernpaares erzeugte Dezimalübertragssignai, sofern überhaupt vorhanden, über das Verknüpfunus- «lied 63 geschickt, um die bistabile Schaltung RF /u errecen. Die bistabile Schaltung RF zeigt danach während der nachfolgenden Speicherzyklen das Vorhandensein dieses Endbetrags an, so daß der Umstand, daß diese bistabile Schaltung RF erregt oder nicht erreat ist, anzeigt, ob die Zahl /V kleiner als die Zahl Λ/ war oder nicht.

Es sei bemerkt, daß das Verknüpfungsglied 63 nur nach dem Verschwinden der die Länge und die Stelle der Zahl /V und Λ/ anzeigenden Signale A 1 und A 0 geöffnet werden kann, so daß die bistabile Schaltung nur auf den durch das Addieren des letzten Ziffernpaares erzeugten Endübertrag anspricht.

Bei Beendigung dieses Summierungszyklus erzeug! die Vorderkante des Signals A OI über das Verknüpfunusglicd 87 in dem Kreis 29 einen Zustandswechsel-Taktsteuerimpuls MG, der das Umschalten des Rechners auf den nächstfolgenden Zustand bewirkt. Dieser Zustand ist. wie durch die logische Schaltung 27 bestimmt, der Zustand /' 6, der einen einzigen Speicherzyklus dauert und zum Korrigieren der Summe verbraucht wird.

Auf den Zustand P 5 folgt ohne Rücksicht auf die internen Bedingungen des Rechners stets der Zustand P 6.

In dem Zustand P 6 verbindet der Schaltungskrcis 36 das Register Λ/ mit dem Register K zum Bilden einer geschlossenen Schleife, so daß der Inhalt des Registers M in bezug auf das Register Λ' um eine Dezimalstelle verzögert ist. Da im vorherigen Z,istand P 5 der Inhalt des Registers N in bezug auf das Reuist.erA/ um den gleichen Betrag verzögert worden war. werden die beiden Zahlen Λ/ und ;V also wieder in ihre vorherige Ausrichtung in bezug auf das Komma gespeichert. Außerdem verbindet der Schaltungskreis 36 die Eingänge 1 und 2 des Addierers mit dem Ausgang /-/V des Registers /V und mit dem Ausgang 32 eines Füllzifferngenerators 31 sowie den Ausgang 3 des Addierers mit dem Eingang .S;V des Registers N. Wie vorstehend erläutert, wird das Markierungsbil B 1 Λ/ infolge der gegenseitigen Verschiebung der bei Beginn des Entnehmens der /i-tcn Dezimalstelle des Registers /V aus der Verzögerungsleitung in diesem Zustand in den Registern M und /V gespeicherten Zahlen aus der Verzögerungsleitung entnommen, wobei dieses Markierungsbit anzeigt, welche Art von Grundzahlkorrektur an dieser /i-ten Ziffer der in dem Register /V gespeicherten unkorrigierten Summe vorzunehmen ist. Im einzelnen erregt das durch das Entnehmen dieses Markierungsbits aus dem Speicher LDR erzeugte I.csesignal LIi I Λ/ die bistabile Schaltung ,·! 7 in Abhängigkeit davon, ob sein Wert >·■ 1« oder »()·< ist, die bislabile Schaltung A 7 oder nicht, wobei die bistabile Schaltung A 7 danach bei Beginn des nächstfolgenden Taktimpulses T 1 enterregt wird, so daß während der gesamten /i-ten Ziffernperiode die bistabile Schaltung .1 7 anzeigt, welche Art von Korrektur an der in dieser /;-ten Stelle des Registers .V gespeicherten imkorrigierien Summenziffem vorzunehmen ist.

Im einzelnen ist bei Durchführung einer Addition (Signal ADD vorhanden) die bistabile Schaltung RF

mit Sicherheit enterregt, da, wie vorstehend erörtert, das Vorhandensein eines während des Zustandes /'5 durch das Zusammenaddieren des bedeutendsten

dieren bedeutungslos ist.

Bei Addition wird im Zustand P 6 der Ausgang S der Additionsschaltung 48 an den Ausgang 3 des Addierers 72 über das Verknüpfungsglied 55 angeschlossen, se daß die in diesem Zustand P 6 erzeugte korrigierte Summe nicht erneut ergänzt wird. Außerdem "speist der FüllzifTerngenerator 31, während er den Eingang 49 der Addilionsschaltung 48 mit der Ziffer der /i-ten Dezimalstelle des Registers N (unkorrisiierte Summe) über das Verknüpfungsglied 52 speist, "leichzeitig den Eingang 2 mit der Füllziffer 6, dessen Cüdcdarstellung Z?5 - 0, B 6 -= 1, i/7=- 1, β 8 - 0 über das Verknüpfungsglied 33 unter der Voraussetzung erzeugt wird, daß sich die bistabile Schaltung A 7 gleichzeitig in erregtem Zustand befindet. Wenn dagegen die bistabile Schaltung ent erreut ist, speist der Generator 31 den Eingang 2 mit der "bezimalziffer 0, das durch vier Binärnullen dargestellt wird.

Bei Subtraktion (Signal SOTT vorhanden) und sofern im vorherigen Zustand P 5 kein Dezimal-Endübertrau RF erzeugt worden ist, so daß in diesem Fall auch die bistabile Schaltung RF enterregt ist. ist in dem Zustand P 6 der Ausgang ί' der Additkmsschaliung 48 über das Verknüpfungsglied 56 und den Inverter 57 an den Ausgang 3 des Binäraddierers 72 angeschlossen, so daß jedes Bit B 5, B 6, Bl, BS der korrigierten Summe invertiert wird (und somit die durch die vier Bits dargestellte Dezimalziffer erneut auf 15 ergänzt wird), bevor es erneut in das Register S eingeschrieben wird. Die Grundzahlkorrektur der Summe erfolgt, indem man jeder Ziffer der un-Koiriiziertcn Summe entweder die Füllziffer 6 über das Verknüpfungsglied des Füllzifferngcnerators 31 oder, wie im vorherigen Fall, 0 hinzuaddiert.

Wenn dagegen bei Subtraktion das Signal RF vorhanden ist, um anzuzeigen, daß in dem vorherigen Zustand /' 5 ein Dezimalendübertrag erzeugt worden war, wird die durch den Addierer 72 in dem Zustand /'6 erzeugte korrigierte Summe ohne Ergänzung über das Verknüpfungsglied 55 in das Register N eingeschrieben. Außerdem erzeugt der Füllzifl'erngencrator 31 in diesem Falle, während die Additionsschaltung 48 über das Verknüpfungsglied 52 mit den Bits B 5, β 6. 5 7, Z? 8 der in der /i-len Gattungs-Ziffcrnperiode des Registers N enthaltenden unkorrigierten Summenziffer gespeist wird, zugleich über das Verknüpfuncsulied 34 die die Dezimalzahl lü darstellenden Bits'ßS 0, ü 6 - 1, B 7 0, Zi 8 - 1, sofern sich die bistabile Schaltung Λ 7 während dieser Ziffernperiode in ihrem enterregten Zustand befindet. Wenn daeegen die bislabile Schaltung A 7 erregt ist. wird die durch vier Binärnullen dargestellte Dczimalziffer 0 zugeführt.

In allen drei vorerwähnten Fällen (Addition, Subtraktion mit Λ/ kleiner als Λ', Subtraktion mit Λ' 6« kleiner als Λ/) erzeugt während des Zustandes /'6 die Vorderkante des Signals A 01 über das Verknüpfungsglied 87 des Kreises 29 einen Zuslanclswechsel-TakVteuerimpuls Λ/f/. der bewirkt, daß die Rechcnnnlnuc auf den nächstfolgenden Zustand umschaltet.

So ist in den beiden ersten Fällen die Addition bzw. die Subtraktion beendet, so daß die logische Schaltung 27 als nächstfolgenden Zustand entweder den Zustand P17 (Extrahieren des nächstfolgenden Befehls), sofern die Rechenanlage auf automatischen Betrieb eingestellt und der Befehl Fl (Addition) oder Fl (Subtraktion) derzeitig gespeichert ist, oder den Zustand P18 (Beginn des Ausdruckens des ersten Summanden) anzeigt, sofern der Rechner auf Handbetrieb eingestellt und der 3efthlFl (Addition) oder F2 (Subtraktion) derzeitig gespeichert ist.

Dagegen folgt im dritten Falle, in welchem die bistabile Schaltung RF erregt bleibt, auf den Zustand P6 der Zustand PT, in welchem die Zahl -f 1 dem in dem Register N gespeicherten Ergebnis hinzuaddiert wird, und ein Zustand P 8, in welchem die Ziffern des so erzielten neuen Ergebnisses von dem Binär-Dezimalcode korrigiert werden, wobei der Betrieb des Rechners in den Zuständen P 7 und P 8 ähnlich dem Betrieb in dem Zustand P 5 bzw. P 6 ist. In dem Zustand PS bewirkt die Vorderkante des Signals /ΙΟΙ, die anzeigt, daß keine weiteren Ziffern mehr zu addieren sind, das Umschalten des Rechners (s. F i g. 7) auf den nächstfolgenden Zustand, der entweder, wie vorstehend erläutert, der Zustand P17 oder der Zustand P18 oder ein anderer Zustand ist. Was das Vorzeichen des Ergebnisses betrifft, so werden in dem Zustand P 6 die in dem Register /V aufgezeichneten Vorzeichenbits ohne Änderung wiedergegeben, sofern in dem Zustand P 5 kein Dezimal-Endübertrag RF erzeugt worden ist, während sie bei Vorhandensein des Endübertrags RF mit Hilfe nicht dargestellter bekannter Mittel invertiert werden, bevor sie in die Verzögerungsleitung LDR eingeschrieben werden.

Gemäß einer zweiten, in der Zeichnung nicht dargestellten Ausführungsforni der Rechcnanlage werden die Addition und die Subtraktion nach folgenden Regeln durchgeführt.

In einem ersten Speicherzyklus (in welchem sich der Rechner in dem Zustand P 40 befindet) w ird nach dem Ergänzen jeder Ziffer der Zahl Λ' auf 15 die Zahl M 7M der Zahl N addiert zu dem einzigen Zweck, auf der Basis des Vorhandenseins eines Dczimal-Endübertrags RF zu bestimmen, ob N größer ist als M oder nicht.

Der Betrieb des Rechners ist in diesem Zustand P 40 im wesentlichen gleich dem Betrieb im Zustand P 5 gemäß der ersten Ausführungsform bei Vorhandensein des Signals SOTT, mit der Ausnahme, daß das Register N jetzt nicht an das Register K, sondern über den Addierer 72 an seinen Eingang angeschlossen ist.

Während des zweiten Speicherzyklus (in welchem der Rechner sich in dem Zustand P 50 befindet) wird die Zahl M zu der Zahl N addiert, wobei die verschiedenen Ziffern der größeren der beiden Zahlen M und N in Abhängigkeit davon, ob eine Subtraktion oder eine Addition durchgeführt wird, auf 15 ergänzt werden oder nicht. Zu diesem Zweck verbindet der Schaltkreis 36 in Abhängigkeit davon, ob das Signal KF vorhanden ist oder nicht, entweder den Ausgang '.N des Registers N und den Ausgang LM des Registers M mit dem Eingang 1 bzw. 2 des Addierers 72 oder umgekehrt. In einem dvitu η Speicherzyklus (in dem der Rechner sich in dem Zustand P 60 befindet) wird die Korrektur von dem Binärcode auf den Binär-Dezimalcodc vorgenommen, indem jeder unkorrigierten Summenziffer, die einen Binär-Endübertrag R 8 erzeugt hat, die Füllziffer ; h und jeder sonstigen unkonigicrlen Summenziffer die Füllziffer

-i 0 zuaddiert wird. Bei Durchführung einer Subtraktion werden die Ziffern des Ergebnisses auLkrdcm erneut auf 15 ergänzt.

Die an dem in F i g. 4 dargestellten Addierer vorzunehmenden Änderungen, um ihn für den Betrieb gemäß den vorstehenden Regeln verwendbar zu machen, liegen für den Fachmann auf der Hand.

Aus dem Vorstehenden ist klar, daß, sobald der Befehlsspeicher 16 den Befehl Y, /·' 1 (Addition) oder Y, F 2 (Substraklion) speichert, die Rechenanlage unter Steuerung durch den FolgestcucrkreisZe automatisch durch eine Folge vor Zuständen gehen kann, die gemäß der zweiten Ausführungsform des Addierers der Rcchenanlage in Fig. 8 schematisch dargestellt ist.

Im einzelnen enthält, ausgehend entweder von dem Zustand PO, in welchem der Befehl bei Handbetrieb auf dem Tastenfeld eingestellt wird, odei von dem Zustand P 17, in welchem bei automatischem Betrieb dieser Befehl aus dem Speicher LDR extrahiert wird, die Additions- (oder Subtraktion-) Folge:

den Zustand P 2, in welchem der Inhalt des durch diesen Befehl adressierten Registers Y in das Register M übertragen wird; die Zustände Pi und P14, in welchen die in

dem Register M b/w. Λ' gespeicherten Zahlei so ausgerichtet werden, daß ihr Komma in de erslen Dezimalstelle C 1 liegt;

den Zustand /'9, in welchem die beiden /ah len Λ/ Lind Λ' dahingehend überprüft werden, öl ihre algebraischen Vorzeichen miteinander über einstimmen:

den Zustand /MO, in welchem die beiden ZaIi len M und N dahingehend überprüft werden ob die Zahl M größer ist als die Zahl Λ' ode nicht;

den Zustand P50, in welchem die beiden Zah len M und N zusammenaddiert werden;

den Zustand /'60, in welchem die Gruiid/.ihl korrektur der so erhaltenen Summe vorgenom men wird.

Nach dieser Folge kehrt der Rechner, sofern ei auf automatischen Betrieb eingestellt ist. automatize! in den Zustand P Π zurück, in welchem der nächst folgende Befehl extrahiert wird. Wenn er dageger auf Handbetrieb eingestellt ist. geht er durch die Zu ständcfolge /'18, P19, P22. während der die Zahl ) ausgedruckt wird, worauf er in den Zum and PO zurückkehrt, in welchem der nächstfolgende Befehl au: dem Tastenfeld eingestellt wird.

Hierzu 5 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Verfahren für ein Serie-Serie-Rechenwerk zum Addieren von zwei in einem zyklischen Serienspeicher gespeicherten und je Dezimalstelle binär verschlüsselten mehrziffrigen Dezimalzahlen, bei dem die vier aufeinanderfolgenden Paare der vier binären Stellen jeder dezimalen Stelle durch denselben Addierer seriell addiert werden und die Bits der hierbei erzeugten unkonigierten Summenziffer jeder Dezimalstelle und das aus diesem Ergebnis abgeleitete, die erforderliche Korrektur anzeigende Steuerbit gespeichert werden, wobei die unkorrigierte Suinmenziffer durch denselben Addierer korrigiert wird, dadurch gekennzeichnet, daß in einem ersten Zyklus alle unkorrigierten Summenziffern der Dezimalzahl nebst den Steuerbits errechnet und zusammen im zyklischen Serienspeicher gespeichert werden und daß in einem zweiten Zyklus diese Steuerbits die Korrekturen an den unkorrigierten, aufeinanderfolgend durchlaufenden Summenziffern steuern.

2. Serie-Serie-Rechenwerk zur Durchführung des Verfahrens nach Anspruch 1. bei dein zwei Register zum Speichern der beiden Summanden dienen und eines der beiden Register als Sammelregistcr verwendet wird und mit seinem Eingang und seinem Ausgang an einen Binäraddiercr angeschlossen ist. gekennzeichnet durch Schaltmittel zum Anschließen des Eingangs des Addierers an den Ausgang des anderen der beiden Register während des ersten Spcieher^yklus und an den Ausgang eines Füllzifferngcneratois wahrend des zweiten Speicherzyklus.

3. Serie-Serie-Rechenwcrk nach Anspruch 2. dadurch gekennzeichnet, daß mindestens eines der beiden Register in jeder Dezimalstelle mindestens eine Binärstelle zum Speichern des zu dieser Dezimalstelle Gehörenden Steuerbits enthält.

4. Serie-Serie-Rechenwerk nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß der Füllzifferngencratür durch die Steuerbus gcsetzt wird.