DE2460897C3 - Parallel-Rechenwerk für Addition und Subtraktion - Google Patents
Parallel-Rechenwerk für Addition und SubtraktionInfo
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Description
a) zur wahlweise durchführbaren Subtraktion ist eine Invertierschaltung (9) zur Invertierung der
am Addenden/Subtrahenden-Eingang (2) anliegenden binär codierten Dezimalziffer vorgesc- jii
hen,
b) es ist eine erste Entscheidungsschaltung (7) mit einem Bedingungseingang (5) vorhanden, dessen
Signale bei einem Additionsbefehl die Zuführung der am Addenden/Subtrahenden- >->
Eingang (2) anliegenden binär codierten Dezimalziffer an den ersten Konstanten-Binäraddierer
(8) und deren Addition zu der binären »6« veranlassen und dessen Signale bei einem
Subtraktionsbefehl die Zuführung der am m Addenden/Subtrahenden-Eingang (2) anliegenden
binär codierten Dezimalziffer an die Invertierschaltung (9) und deren Invertierung
veranlassen,
c) mit der Übertrsgschaliur,g (11) ist ein Bedin- Ji
gungseingang (6) verbunden, dessen Signale bei einem Additionsbefehl die Übertragschaltung
(11) bei Beginn einer Rechenoperation auf »0« stellen und bei einem Subtraktionsbefehl auf
»L«, «>
d) die Addierschaltung (10) ist mit Eingängen (I, 16,18) für die am Summanden/Minuenden-Eingang
(1) anliegende binär codierte Dezimalziffer, das aus dem ersten oder zweiten Konstanten-Binäraddierer
(8, 9) entnehmbare erste t> Zwischenergebnis und einen der Übertragschaltung
(11) entnehmbaren Übertragswert (über 18) versehen, die in der Addierschaltung (10) zu
einem zweiten Zwischenergebnis addiert werden, wobei ein neu entstehender Übertrag als
>o Ausgangsübertrag in die Übertragschaltung (11) eingespeichert wird,
e) es ist eine zweite Entscheidungsschaltung (12) mit einem Bedingungseingang (21) vorgesehen,
dessen Signale bei einem in der Übertragschal- >> lung (11) enthaltenen Ausgangsübertrag »0« die
Zuführung des am Ausgang (19) der Addierschaltung (10) anliegenden zweiten Zwischenergebnisses
an den zweiten Konstanten-Binäraddierer (13) und dessen Addition zu der binaren wi
»10« veranlassen, deren Ergebnis an einen Ausgang (3) des. Rechenwerkes in binärer Form
als Endergebnis abgebbar ist, wobei die Signale des Bedingungseinganges (21) der /weilen
Entscheidungsschalliing (12) bei einem in der hi
Übertragschaltiing (II) enthaltenen Ausgangsübertnig
»I.« die Abgabe des am Ausgang (19) der Addierschaltung (10) anliegenden /weilen
Zwischenergebnisses an den Ausgang (3) des Rechenwerkes in binärer Form als Endergebnis
veranlassen,
2, Parallel-Rechenwerk nach Anspruch I, dadurch gekennzeichnet, daß die Inverterschaltung (9) aus
einem dritten Konstanten-Binäraddierer zur Exklusiv-ODER-Verknüpfung
einer binären »15« mit einer am Addenden/Subtrahenden-Eingang (2) anliegenden binär codierten Dezimalziffer besteht.
Die Erfindung betrifft ein Parallel-Rechenwerk geiTiäß Oberbegriff des Patentanspruchs I.
In Schaltungsanordnungen elektronischer Datenverarbeitungsanlagen
sind für die Dezimalverarbeitung Binär-Addierschaltungen bekannt, mit denen im 3CD-Code
verschlüsselte Ziffern addiert und subtrahiert werden können. Die mit der Binär-Addierschaltung
zusammenwirkende Schaltungsanordnung war so aufgebaut, daß bei Subtraktionen das I er-Komplement des
Subtrahenden (im folgenden soll die nachstehende Begriffsbestimmung Gültigkeit haben: Minuend —
Subtrahend —· Differenz; Summand + Addend = Summe) zum Minuenden und zu einem gegebenenfalls
vorhandenen Eingangsäbertrag aus der Verarbeitung der vorhergehenden Stelle addiert wurde, wobei vor
Beginn einer Subtraktion eine I in die Übertragschaltung eingespeichert wurde. Durch Abfrage des Ausgangsübertrages
wurde ermittelt, ob eine Korrektur des Ergebnisses erforderlich war. Betrug der binäre
Ausgangsübertrag »0«, so mußte eine 6 (zur Korrektur der Pseudotetrade) subtrahiert werden, was wiederum
durch Addition einer 10 erfolgte.
Bei Additionsaufgaben wurden die im BCD-Code verschlüsselten Ziffern im Binäraddicrer unter Berücksichtigung
eines eventuellen Übertrages aus vorhergehend addierten Stellen addiert, und anschließend wurde
das Ergebnis auf Pseudotelraden geprüft. Lagen Pseudotetraden vor, so mußte eine binäre 6 addiert
werden. Auch mußten die Pseudotetraden in den Übertrag generiert werden.
Fs ist außerdem ein Addierverfahren bekannt (DE-PS 8 61 476), bei dem zur Summe aus Summand, Addend
und dem Wert »6« bei einem Ausgangsübertrag »0« der Wert »10« addiert wird. Zur Durchführung dieses
Verfahrens findet ein Netzwerk Anwendung, das aus einer Vielzahl von Refais und Gleichrichterelcmenten
zusammengesetzt ist.
Da diese sehr aufwendige Schaltungsanordnung ausschließlich für Additionsaufgaben verwendbar ist,
wird zusätzlich noch eine weitere Schaltungsanordnung zur Durchführung von Subtraktionsaufgaben erforderlich,
wenn ein vollständiges Rechenwerk gebildet werden soll.
Aus der DE-AS 11 98 092 ist ein Rechenwerk für
Addition und Subtraktion bekannt, das aus einem aus bistabilen Schaltelementen und logischen Schaltkreisen
aufgebauten Netzwerk besieht. Additionen und Subtraktionen werden nach zwei verschiedenen, durch
Uedingungscingünge voi wählbaren Verfahren durchgeführt,
weshalb außer einer Addicrschallting auch eine
Subirahicrschallung und für nachfolgende Korrekturen
neben einem Nel/werk zur Addition einer »6« auch noch ein solches zur Subtraktion einer »6«· erforderlich
sind.
Auch hier hanclelt es sich daher um eine sehr
komplizierte Schaltung, die zudem mit einer Verzögerungslinie arbeiten muß, weil es sich um ein Serien-Rechenwerk
handelt, bei dem die Bits der Zifferntetraden nacheinander verarbeitet werden,
Der Erfindung liegt die Aufgabe zugrunde, ein Parallel-Rechenwerk zu schaffen, mit dem sieh Additionen
und Subtraktionen durchführen lassen, das einen einfachen Schaltungsaufbau aufweist und ausgangsseitig
sowohl bei Addition als auch bei Subtraktion die gleiche Korrekturschaltung verwendet.
Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst.
Der Vorteil der Erfindung besteht darin, daß bei dem eingangs genannten Rechenwerk für die Durchführung
von Addition und Subtraktion ausgangsseitig die gleiche Korrekturschaltung und die Übertragschaltung auch für
die Eingabe von Korrekturwerten verwendet wird.
Eine Weiterbildung des Gegenstandes des Anspruchs 1 ist im Unteranspruch gekennzeichnet.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend näher
erläutert. Es zeigt
Fig. I ein Blockschaltbild eines ersten Ausfühmngsbeispielsund
Fig.2 ein Blockschaltbild eines zweiten Ausrührungsbeispiels.
Eine an sich bekannte Binär-Addierschaltung 10 steht
mit einer Übertragschaltung Il derart in Verbindung,
daß über Datenwege 17, 18 Binärüberträge aus Rechenvorgängen, also entweder eine binäre 1 oder
eine binäre 0, aus der Addierschaltung 10 in die Übertragschaltung 11 oder umgekehrt aus der Übertragschaltung
11 in die Addierschaltung 10 eingegeben werden können. Die Addierschaltung 10 ist mit einem
ersten Operandeneingang 1 und mit einem zweiten Operandeneingang 16 versehen. Sie weist außerdem
einen Eingang 5 auf, über den angegeben wird, ob die an den Eingängen 1 und 2 anliegenden Ziffern addiert oder
ob die an Eingang 2 anliegende Ziffer von der an Eingang 1 anlügenden Ziffer subtrahiert werden soll.
Die Übertragschaltung Il weist weiterhin einen Eingang 6 auf, über den ein Übertragswert »1« oder »0«
von außen eingespeichert werden kann. Schließlich weist die Schaltungsanordnung nach Fig. I zwei
Ausgänge 3 und 4 auf, über die das Rechenergebnis in dieser Ziffernstelle (Ausgang 3) sowie ein eventueller
Übertragswert für die nächste Ziffernstelle (Ausgang 4) ausgegeben werden.
Nachfolgend soll anhand zweier Ausführungsbeispie-Ic
zunächst der Ablauf cintr Ziffern-Subtraktion und darauf folgend der Ablauf einer Ziffern-Addition mit der
gleichen Schaltungsanordnung erläutert werden.
Ziffern-Subtraktion: An Eingang 1 wird eine im BCD-Code verschlüsselte Ziffer, die den Minuenden des
Rechcnbeispiels bildet, und an Eingang 2 eine ebenfalls
im BCD-Code verschlüsselte Ziffer, die den Subtrahenden bildet, angelegt. Während die Bits des Minuenden
unverändert an die Addicrschultung 10 gelangen, kommen die Bits des Subtrahenden an eine Entschcidungssielle
7, wo aufgrund des über 5 anliegenden Befehles »Addition« b/w. »Subtraktion« eine Verzweigung
auf den linken Datenweg 15 oder den rechten Datenweg 14 erfolgt. Da in diesem Beispiel ein
Siibtraklionsbcfchl über Leitung 5 anliegt, wird der
Suhl ruhend :in Schaltimgstcil 9 weitergegeben, wo
durch Inversion dessen Icr-Komplcmcnt gebildet wird.
Dies geschieht in einfacher Weise dadurch, daß /u ieder
Biniirsielle der Zifferntetrude eine binäre I addiert wird,
wobei eventuell entstehende Übertrüge von einer Binärstelle (Bit) zur nächsten nicht berücksichtigt
werden, Das so gebildete |er-Komplement des Subtra- -. henden gelangt nun über Eingang 16 ebenfalls an die
Addierschaltung 10.
Der Subtraktionsbefehl, aus dem bereits über Eingang
5 ein Entscheidungssignal gebildet wurde, bewirkt auch, daß über Eingang 6 in die Übertragschaltung 11 eine
in binäre 1 eingespeichert wird. Dieser auch »flüchtige I«
genannte Wert wird über Datenweg 18 in die Addierschaltung 10 eingegeben und zum Icr-Komplement
des Subtrahenden hinzu addiert. Es entsteht dadurch das 2er-Komplement des Subtrahenden.
ii Nunmehr werden die den Minuenden bildende
Tetrade und die das 2er-Komplement des Subtrahenden bildende Tetrade in der Addierschaltung 10 addiert, ein
eventuell entstehender Übertrag wird über Datenweg 17 als Ausgangsübertrag in die Übertragschaliung Il
.'ο eingespeichert und das Ergebnis dieser Addition wird
über Datenweg 19 an die Entschevkingsstelle 12 gegeben. Liegt über Signalweg 21, der mit dem Ausgang
20 der Übertragschaltung Il in Verbindung steht, als Information an der Entscheidungsstelle 12 an, daß eine
2"> binäre 1, also ein Ausgangsübertrag, in der Übertragschaltung
11 eingespeichert ist, so wird das Additionsergebnis
dieser Ziffernstelle über Ausgang 3 als Endergebnis ausgegeben.
Ist jedoch in der Übertragschaltung eine binäre 0
Ist jedoch in der Übertragschaltung eine binäre 0
in enthalten, also kein Ausgangsübertrag vorhanden, so
gelangt das Ergebnis aus der Addierschaltung 10 über Datenweg 22 an den Schaltungsteil 13, wo eine + 10 als
Korrekturwert hinzu addiert wird. Die Addition einer + 10 entspricht im binären Zahlensystem (BCD-Code)
ii der Subtraktion einer 6. Nunmehr wird aus dem
Schaltungsteil 13 über Ausgang 3 das korrigierte und damit korrekte Ergebnis der Subtraktion der an
Eingang 2 angelegten Ziffer von der an Eingang 1 angelegten Ziffer ausgegeben.
•tn Schließlich kann über Ausgang 4 noch ein gegebenenfalls
in Übertragschaltung 11 enthaltener Ausgangsübertrag
aus der vorgenommenen Ziffernverrechnung entnommen werden, der zur Weiterverrechnung einer
eventuell folgenden Ziffer benötigt wird.
■ii Sollen dagegen zwei Ziffern addiert werden, so wird
der Summand über Eingang 1 und der Addend über Eingang 2 eingegeben. Ein Befehl »Addition« bewirkt
über Eingang 6, daß die Übertragschaliung auf »0« gestellt wird, und über Eingang 5, daß der Addend über
ίο Datenweg 15 in den Schaltungsteil 8 gebracht wird. Das
Setzen der Übertragschaltung Il in 0 erfolgt selbstverständlich nur dann, wenn es sich um den Beginn einer
Addition handelt. Ist dagegen bereits aus der Addition der nächst niedrigen Ziffernstelle ein Ausgangsübertrag
ii »1« vorhanden, so ist die Übertragsschaltung Il über
Eingang 6 auf »I« geseizt. Im Sehaltungsleil 8 7,'ird zum
Addenden eine 6 hinzu addiert. Das Ergebnis gelangt über Leitung 16 an die Addierschaltung 10. wo es /ii
Summand und über Datenweg 18 gegebenenfalls
Wi eingegebenem Übern .ig hinzu addiert wird.
Das Ergebnis gelangt — wie bereits bei der Subtraktion beschrieben — über Ausgang 19 an
Hntseheidiingsstelle 12. ein entstandener Ubclrag wird
als Ausgiingsübcrtrag über Dalcnwcg 17 in die
hi Übertragschaliung Il eingespeichert. Die weitere Verarbeitung bis /ur Ausgabe des Ergebnisses und eines
eventuellen Übeitragswerlcs erfolgt in der oben bereits
beschriebenen Weise.
Im Beispiel der I'ig. I waren die einzelnen Abläufe
iinhiind getrennter Sehiiltiingsleile des Blockschallbildes
dargestellt, tür Subtraklionsabläufc mußte dureh
Inversion des Subtrahenden das Icr-Komplement
gebildet werden, wo/u ein Additioiisvorgang erforderlich
war; bei Addition mußte zu einem der Operanden — im Beispiel der Γ i g. 1 zum Addenden — eine »6« als
Korrekturwert addiert werden. Da es sich in beiden 'allen um Additionsvorgänge handelt, können diese
Aufgaben am.h von der Additionsschaltung IO über
nominell werden. Sofern eine binäre 0 als Ausgangs übertrag in die I ibertragschaliiing 11 eingespeichert
worden ist. muß wiederum in beiden I allen — Addition
und Subtiakiion — emc »10« als Korrekiurweri hinzu
,iddierl werden um zum endgültigen l.rgebnis zu
gelangen Am Ii dieser Addiiionsvorgang kann selbst
veisiandlnh sonder Addierschalliing 10 durchgeführt
w erden.
Is wurde dann, wie wohl ohne nähere i.rlaulerung
\crstandlKh isi. bei Additionen in einem ersten
Dm JiI,ml durch die binäre Addierschaltung 10 emc »hi<
/·:! einem der ()pei andeii (Sumtii.itul oder Addend) hinzu
.idilien «erden In einem zw eilen Durchlauf wurde in
dei Addierschaliiing 10 tier um h erhöhte Operand zu
den verblichenen Operanden und zu einem e\entuell in
de· I :hcm -.igsi haltung Il siehenden l'iiigangsübertrag
,π1· der Addition einer vorhergehenden Stelle hinzu
addiert werden, ein neuer, nunmehr als Ausgangsübcr-M
,it' w irkcndiT, bei dieser Adilition e\ entuell entstände
rier I-henniiVA er; wurde in das I ibertragregisler Il
cmgespen het. vc'den. und falls der Ausgangsuhcrirag
in I bei" ,iL'spek her Il ·>
<!<· beträgt, wurde in einem
^Milen Durchlauf durch die Addicrschaltiing der
konekturwen i" hinzu addiert weiden. In gleicher
Weist wurde Mti; .im h cmc Subliaktion durchführen
I,'ssen bei tiei lediglich duri.li Jen Befehl »Stiblrahie-•e'i"
zu HcL'inn einer Rechnung die I'bertragsch.dtiing
I I auf 1 gesetzt und anstelle der b im eisten Dm chlauf in
leder Bir\i's'el'c cmc I addier! werden mußte.
I 'niet Zugrundelegung einer in dieser Art vereinfach
ten Sc h.i!t'.ingsan<>rd'iung ist in I ι g. 2 ein weiteres
Visfuhrungsheisnic! dargestellt, bei dem zwei /illern
fielt h/eil:g verarbeitet weiden sollen, die also im
HCDtiKle durch >■ Bus dargestellt werden. Sie
i-einhiiltet zw ei Atltlierst h.iitiingen 23 und 2h. the jew eils
·. ■■■■·. .ms vier Bits bestehende Ziffernstelle ("letr.ide)
·. erarbeiten können. Jede dieser Addierschaitungen 23.
2h siehe!1 mn ihnen zugeordneten I :herlragschaltungcn
24. 27 ü: weihselseitiger Beziehung, so daß auch hier
ί '·'!■':.:i:c .his
<k,· Addicrscha'-liTig in die I'benrag·
: Subtraktion: 81 -49= 32
Minuend
Subtrahend
Subtrahend
invertieren des Subtrahenden
1 er Komplement
I ingangsübertratr
Minuend
I ingangsübertratr
Minuend
1 .bcrtrag. i
zug! Ausga'nebedingung i
Korrektur — 10
Ergebnis
Ergebnis
I. | 0 | 0 | 0 |
0 | L | 0 | 0 |
0 | L | Io '· | 0 |
I. | L | I. | I. |
I. | 0 | 1. | I. |
fl | 0 | 0 | 0 |
I. | 0 | 0 | 0 |
0 | 0 | I | I |
schaltung (23 in 24 bzw. 26 in 27) und in umgekehrter Richtung (24 in 23 und 27 in 26) geleitet werden können.
Sollen zwei zweistellige Ziffern verarbeitet, beispielsweise
addiert, werden, so werden die BCD-codicrten
Ziffern der ersten zu verarbeitenden Stelle über F.ingänge 29 und 30 der Addierschallung 23 angeboten,
wahrend die BCD-codiertcn Ziffern der zweiten Stelle
über Hingänge 31 und 32 der Addiersehaltiing 26
angeboien werden. Über Hingänge 33 wird die aus dem Befehl »Addition« bzw. »Subtraktion« gewonnene
Bedingung cbcnlalls an die Schaltung gegeben. Wurde es suh statt der ins Auge gefaßten Addition um cmc
Subtraktion handeln, so würde außerdem noch i'ibet
Eingang 34 die I'berlragsehallimg 24 auf I gesetzt
werden. Is werden dann in den Addicrschalliingeii 2 5
und 2h die eingegebenen Ziffern in der oben beschriebenen Weise verarbeitet, wobei bei dem
gewählten Beispiel tier Addition in einem eisten Durchlauf in beiden Addierst halliingen 23 und 2h dei
Korreklurw crt h zu einem tier ()peranden hinzu addiert
wird und in einem zweiten Durchlauf die Addition ties
um b erhöhten Operanden mit dem verbliebenen Operanden in den beulen Addierschaitungen 23 und 2h
erfolgt. Dabei w rd ein eventuell aus der Addierst hai
tuiig 2? über Dalenweg 3h an die I Ibertiagschaltung 24
und über Dalenweg 35 an die llbertragschaltiing ?7
gegeben..·! Bmäi-übertrag »I«. der aus der Addition der
Ziffern der eisten Stelle entstanden ist. über Datenweg 37 an die Addierschallung 2h gegeben und dort mn
verrechnet Sollte auch bei dem Addilionsvorgang in der
Addierschallung 2h ein binärer Atisgangsübcrlrag
entstehen, so gelangt er über Datenweg 37 in die
I Ibertragselialtung 27 Is stehen dann die Überträge au1
tier Addierschaltung 23 in t Ibei tragschaltung 24 und aus
der Addicrschaltiing 2h in Obertragschaltung 27 Die
I !beitrage werden in den I Ibcrlragschaltungen 24 und
27 nach ihrer Verarbeitung im zweiten Durchlauf eigens zu dem Zweck gespeichert, um ein Kriterium dafür zu
schaffen, ob in tier zu I'ig. I beschriebenen Weise
gegebenenfalls in einem drillen Durchlauf durch die AtItIiCischaltungen 23 und 2h jeweils ein Korrektiirwcit
•■!0« hinzu addiert werden muß. um das korrekte
Ausgangscrgebnis zu erhallen.
Aus dem Beispiel der Γ ι g. 2 ist ersichtlich, daß sich
bei gleichzeitiger Verarbeitung zweier Ziffern die ITsparms im Schallungsaufwand bereits verdoppelt
ohne daß der Zeitbedarf vergrößert wird.
Nachfolgend soll anhand dreier Rcehcnbeispiele der Ablauf in der Schaltungsanordnung nach I ig. 2
verstandlich gemacht werden.
0 0 0 1.
LO 0 L
LO 0 L
0 0 L I.
OiOiL
.1-1 !ll-OLLO
+ 0 0 0 I.
+ 0 0 0 L
+ 0 0 0 I.
+ 0 0 0 L
LOOO
+ LO L 0
0 0 L 0
0 0 L 0
Eingänge 31 und 29
Eingänge 32 und 30
Eingänge 32 und 30
Aus Übcrtragschaltungen 27 und 24
In Überiragschaliungcn
27 und 24
27 und 24
An Ausgänge 28 und 25
2. Subtraktion: 35-24= 11
Minuend
Subtrahend
Subtrahend
Invertieren des Subtrahenden
ler-Xomplement
EingangsUbertrag
Minuend
EingangsUbertrag
Minuend
Übertrag,
zugl. Aiisgabcbedingiing
Korrektur — IO
Ergebnis
Ergebnis
0 0 L L 0 0 L 0 OLOL OLOO
LLOL 0 0 0 L COLL
0 0 0 1.
0 0 0 0 L
0 | L | 0 | 0 |
L | L | L | L |
L | 0 | L | L |
0 | 0 | 0 | L |
0 | L | 0 | L |
0 0 1.
_ 0 0 0 L
Eingänge 31 und Eingänge 32 und
Aus Übertragschaltungen 27 und
In Übertragschaltungen 27 und
An Ausgänge 28 und
3. Addition: 93 + 62=155; die I des [Ergebnisses steht in der Übertragschaltung zur Verrechnung in der
nächsten Stelle.
Summand
Addend
Addend
Addend
Korrektur -► 6
Korrektur -► 6
Summand
F'ngangsübertrag
F'ngangsübertrag
Übertrag, I
zugl. Ausgabebedingung j
Korrektur — 10
LOOL OLLO
0 | L | L | "o |
+ 0 | L | L | 0 |
L | L | 0 | 0 |
+ L | 0 | 0 | L |
+ 0 | 0 | 0 | Π t |
OLOL
0 | 0 | L | L |
0 | 0 | L | 0 |
0 | 0 | L | 0 |
+ 0 | L | L | 0 |
L | 0 | 0 | 0 |
+ 0 | 0 | L | L |
+ 0 | 0 | 0 | 0 |
OLOL LOLL
+ LOLO OLOL
Eingänge 31 und Eingänge 32 und
Aus Ubertragschahiingen 27 und
In Übertragschaltungen 27 und
An Ausgänge 28 und
Hierzu 1 Blatt Zeichnungen
Claims (1)
- Patentansprüche;1, Pnrallel-Rechenwerk für Addition und Subtraktion zweier binär in Tetraden verschlüsselter > Dezimalzahlen mit einer Addjerschaltung, einer mit dieser zusammenwirkenden Übertragschaltung und Korrekturschaltungen, mit einem ersten Konstanten-Binäraddierer zur Addition einer binären »6« zu einer am Addendeneingang anliegenden binär i<> codierten Dezimalziffer und einem zweiten Konstanten-Binäraddierer zur Addition des Wertes »10« zur Summe aus Summand, Addend und dem Wert »6« bei einem Ausgangsübertrag »0«, gekennzeichnet durch folgende Merkmale: ι "·
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