DE112006003633T5 - Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben - Google Patents

Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben Download PDF

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Abstract

Verfahren zum Herstellen einer Halbleiterchipbaugruppe, mit den Schritten:
Erhalten einer Chipträgerstruktur mit wenigstens einer Leitungsstruktur mit einer Leitungsoberfläche,
Anbringen eines Halbleiterchips mit einer ersten Oberfläche und einer zweiten Oberfläche an der Chipträgerstruktur, wobei die erste Oberfläche des Halbleiterchips im wesentlichen planar zu der Leitungsoberfläche ist und die zweite Oberfläche des Halbleiterchips mit der Chipträgerstruktur gekoppelt ist, und
Bilden einer Schicht von leitfähigem Material auf der Leitungsoberfläche und der ersten Oberfläche des Halbleiterchips, um die wenigstens eine Leitungsstruktur mit dem Halbleiterchip zu koppeln.

Description

  • Hintergrund der Erfindung
  • Es gibt eine Anzahl von Halbleiterchipbaugruppen. Viele Halbleiterbaugruppen verwenden Drähte, um Source- und Gate-Bereiche auf einem Halbleiterchip elektrisch mit den Source- und Gate-Leitungen eines Chipträgers zu verbinden. Viele andere Halbleiterbaugruppen verwenden Klemmen anstatt von Drähten, um die externen Verbindungen zu externen Anschlüssen herzustellen. Derartige Halbleiterchipbaugruppen werden manchmal als „drahtlose" Baugruppen bezeichnet. Eine typische drahtlose Baugruppe umfasst eine Klemme, die an einem Halbleiterchip angebracht ist. Drahtlose Halbleiterchipbaugruppen werden im allgemeinen bevorzugt, da sie bessere thermale und elektrische Eigenschaften als Halbleiterchipbaugruppen aufweisen, die Drähte für Anschlussverbindungen verwenden.
  • Während klemmengebondete Halbleiterbaugruppen nützlich sind, könnten Verbesserungen vorgenommen werden. Ein Problem sind beispielsweise die hohen Kosten für Halbleiterbaugruppenplattformen, die ein Klemmen-Bonden benötigen. Die Kosten einer Klemme können so hoch sein wie die Kosten des Chipträgers. Darüber hinaus benötigt ein Klemmen-Bonden teure angepasste Klemmen-Bonder und passende Abgabesysteme. Klemmen-gebondete Baugruppen haben daher sehr hohe Material- und Herstellungskosten.
  • Ein anderes Problem, das beim Klemmen-Bonden besteht, ist das Problem des Anbringens von unkonsistenten oder ungleichmäßigen Mengen von Lötmaterial zwischen der Klemme und dem Halbleiterchip. Wenn unkonsistente oder ungleichmäßige Mengen von Lötmaterial zwischen einem Chip und einer Klemme verwendet werden, können die daraus resultierende Baugruppen schlechte Leistungseigenschaften zeigen. Da die Merkmalsgrößen von Komponenten von Mikroleitungsbaugruppen (MLP, „microlead package") zunehmend kleiner werden, sind die Auslegungen durch den Metall-zu-Metall-Freiraum und die dimensionalen Toleranzmöglichkeiten der Technologie geätzter und halb-geätzter Träger begrenzt.
  • Ausführungsformen der Erfindung gehen individuell und gemeinsam die obigen Probleme und andere Probleme an.
  • Kurze Zusammenfassung der Erfindung
  • Ausführungsformen der Erfindung sind auf Halbleiterchipbaugruppen und Verfahren zum Herstellen von Halbleiterchipbaugruppen gerichtet. Einige Ausführungsformen der Erfindung sind auf Mikroleitungsbaugruppen (MLP) gerichtet. Ausführungsformen der Erfindung können jedoch ebenfalls auf andere Arten von Halbleiterchipbaugruppen ausgedehnt werden, wie z. B. Baugruppen mit kleinem Grundriss (SO, „small outline").
  • Eine Ausführungsform der vorliegenden Erfindung ist auf ein Verfahren zum Bilden einer Halbleiterchipbaugruppe gerichtet, wobei das Verfahren die Schritte umfasst: Erhalten einer Trägerstruktur mit wenigstens einer Leitungsstruktur mit einer Leitungsoberfläche, Anbringen eines Halbleiterchips mit einer ersten Oberfläche und einer zweiten Oberfläche an der Chipträgerstruktur, wobei die erste Oberfläche des Halbleiterchips im wesentlichen planar zu der Leitungsoberfläche ist und die zweite Oberfläche des Halbleiterchips mit der Chipträgerstruktur gekoppelt ist, und Bilden einer Schicht von leitfähigem Material auf der Leitungsoberfläche und der ersten Oberfläche des Halbleiterchips, um die wenigstens eine Leitungsstruktur mit dem Halbleiterchip zu koppeln.
  • Eine andere Ausführungsform der Erfindung ist auf eine Halbleiterchipbaugruppe gerichtet, mit: einer Chipträgerstruktur mit wenigstens einer Leitungsstruktur mit einer Leitungsoberfläche, einem Halbleiterchip mit einer ersten Oberfläche und einer zweiten Oberfläche an der Chipträgerstruktur, wobei die erste Oberfläche des Halbleiterchips im wesentlichen planar zu der Leitungsoberfläche ist und die zweite Oberfläche des Halbleiterchips mit der Chipträgerstruktur gekoppelt ist, und einer leitfähigen Schicht auf der Leitungsoberfläche und der ersten Oberflä che des Halbleiterchips, wobei die wenigstens eine Leitungsstruktur mit der ersten Oberfläche des Halbleiterchips gekoppelt ist.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt ein Ablaufdiagramm, das ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung illustriert.
  • 2(a) zeigt eine Seitenquerschnittsansicht einer Chipträgerstruktur gemäß einer Ausführungsform der Erfindung.
  • 2(a)' zeigt eine Draufsicht auf eine Chipträgerstruktur gemäß einer Ausführungsform der Erfindung.
  • 2(b) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, gemäß einer Ausführungsform der Erfindung.
  • 2(b)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, gemäß einer Ausführungsform der Erfindung.
  • 2(c) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einem Formmaterial.
  • 2(c)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit einem Formmaterial.
  • 2(d) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einem Formmaterial und einer Schicht von leitfähigem Material.
  • 2(d)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit einem Formmaterial und einer Schicht von leitfähigem Material.
  • 2(e) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einem Formmaterial, einer Schicht von leitfähigem Material und einer darüber liegenden Schicht von Lötpaste.
  • 2(e)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit einem Formmaterial, einer Schicht von leitfähigem Material und einer darüber liegenden Schicht von Lötpaste.
  • 3 zeigt ein Ablaufdiagramm, das ein Verfahren gemäß einer anderen Ausführungsform der vorliegenden Erfindung illustriert.
  • 4(a) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, gemäß einer Ausführungsform der Erfindung.
  • 4(a)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, gemäß einer Ausführungsform der Erfindung.
  • 4(b) zeigt eine Seitenquerschnittsansicht eines modifizierten Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, gemäß einer Ausführungsform der Erfindung.
  • 4(b)' zeigt eine Draufsicht auf einen modifizierten Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, gemäß einer Ausführungsform der Erfindung.
  • 4(c) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske.
  • 4(c)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske.
  • 4(d) zeigt eine Seitenquerschnittsansicht eines modifizierten Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske.
  • 4(d)' zeigt eine Draufsicht auf einen modifizierten Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske.
  • 4(e) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske und einer Schicht von leitfähigem Material für die Source-Verbindung.
  • 4(e)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske und einer Schicht von leitfähigem Material für die Source-Verbindung.
  • 4(f) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske, einer Schicht von leitfähigem Material für die Source-Verbindung und einem Draht-Bond für die Gate-Verbindung.
  • 4(f)' zeigt eine Draufsicht auf einen Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske, einer Schicht von leitfähigem Material für die Source-Verbindung und einem Draht-Bond für die Gate-Verbindung.
  • 4(g) zeigt eine Seitenquerschnittsansicht eines Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einer nicht-leitfähigen Maske, einer Schicht von leitfähigem Material für die Source-Verbindung, einem Draht-Bond für die Gate-Verbindung und einer Verkapselung über der Halbleiterbaugruppe.
  • 4(h) zeigt eine Seitenquerschnittsansicht eines modifizierten Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit einem kon tinuierlichen Streifen einer nicht-leitfähigen Maske, einer Schicht von leitfähigem Material für die Source- und Gate-Verbindungen.
  • 4(i) zeigt eine Seitenquerschnittsansicht eines modifizierten Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit zwei Streifen einer nicht-leitfähigen Maske, einer Schicht von leitfähigem Material für die Source- und Gate-Verbindungen und einer darüber liegenden Lötpaste.
  • 4(i)' zeigte eine Draufsicht auf einen modifizierten Halbleiterchip, der auf einer Chipträgerstruktur angebracht ist, mit zwei Streifen einer nicht-leitfähigen Maske, einer Schicht von leitfähigem Material für die Source- und Gate-Verbindungen und einer darüber liegenden Lötpaste.
  • 4(j) zeigt eine Seitenquerschnittsansicht eines modifizierten Halbleiterchips, der auf einer Chipträgerstruktur angebracht ist, mit zwei Streifen einer nicht-leitfähigen Maske, einer Schicht von leitfähigem Material für die Source- und Gate-Verbindungen, einer darüber liegenden Lötpaste und einer Verkapselung über der Halbleiterbaugruppe.
  • 5(a) zeigt eine Draufsicht auf eine Multi-Chip-Plattform mit zwei Halbleiterchips, die auf einer Chipträgerstruktur angebracht sind, gemäß einer Ausführungsform der Erfindung.
  • 5(b) zeigt eine Draufsicht auf eine Multi-Chip-Plattform mit zwei Halbleiterchips, die auf einer Chipträgerstruktur angebracht sind, mit einem Formmaterial.
  • 5(c) zeigt eine Draufsicht auf eine Multi-Chip-Plattform mit zwei Halbleiterchips, die auf einer Chipträgerstruktur angebracht sind, mit einem Formmaterial und einem leitfähigen Material.
  • 5(d) zeigt eine Draufsicht auf eine Multi-Chip-Plattform mit zwei Halbleiterchips, die auf einer Chipträgerstruktur angebracht sind, mit einem Formmaterial, einer Schicht von leitfähigem Material und einer darüberliegenden Schicht von Lötpaste.
  • 5(e) zeigt eine Draufsicht auf eine Multi-Chip-Plattform mit zwei Halbleiterchips, die auf einer Chipträgerstruktur angebracht sind, mit einem Formmaterial, einer Schicht von leitfähigem Material, einer darüberliegenden Schicht von Lötpaste und einer Verkapselung über der Halbleiterbaugruppe.
  • 5(f) zeigt eine Seitenquerschnittsansicht einer Multi-Chip-Plattform mit zwei Halbleiterchips, die auf einer Chipträgerstruktur angebracht sind, mit einem Formmaterial, einer Schicht von leitfähigem Material, einer darüber liegenden Schicht von Lötpaste und einer Verkapselung über der Halbleiterbaugruppe.
  • Detaillierte Beschreibung
  • Ausführungsformen der vorliegenden Erfindung gehen die obigen Probleme und andere Probleme durch Bereitstellen einer vollständig oder im wesentlichen vollständig klemmenlosen und drahtlosen Verbindung in einer Baugruppe an, während die Vorteile einer klemmen-gebondeten Baugruppe gegenüber einer drahtgebondeten Baugruppe beibehalten werden. Derartige Vorteile umfassen einen geringen Ein-Widerstan (RDSon) und hohe Stromführungsfähigkeiten.
  • Ein anderer Vorteil einer derartigen Baugruppe sind die geringen Kosten von vollständig oder im wesentlichen vollständig klemmenlosen und drahtlosen Plattformen. Da die Kosten einer Klemme typischerweise so hoch sind wie die Kosten der Chipträgerstruktur, würde eine klemmenlose Baugruppe die Materialkosten für Plattformen für Halbleiterchipbaugruppen signifikant verringern. Während ein Klemmen-bonden teure einzeln hergestellte Klemmen-Bonder und Pasten-Abgabesysteme benötig, können darüber hinaus Ausführungsformen der vorliegenden Erfindung von lediglich einem Standard-Siebdrucker Gebrauch machen. Daher sind die Herstellungskosten ebenso verringert. Dementsprechend sind ebenso die Kosten verringert, die mit Einsetzersetzungen für existierende Standardbaugruppen verbunden sind.
  • Eine drahtlose und klemmenlose Baugruppe gemäß einer Ausführungsform der vorliegenden Erfindung verwendet keine oder reduziert wesentlich die Anzahl von Drähten oder Klemmenstrukturen, die benötigt werden, die Eingabe- und/oder Ausgabe-Anschlüsse in einer elektrischen Vorrichtung in einem Halbleiterchip mit einer Chipträgerstruktur und Entsprechendem zu verbinden. Bei einer Halbleiterchipbaugruppe gemäß einer Ausführungsform der vorliegenden Erfindung umfasst die Halbleiterchipbaugruppe, anstelle von Klemmen oder Draht-Bonds, eine Schicht von leitfähigem Material über der Chipträgerstruktur und dem Halbleiterchip, um die wenigstens eine Leitungsstruktur in der Chipträgerstruktur mit Anschlüssen in dem Halbleiterchip zu koppeln.
  • 1 zeigt ein Ablaufdiagramm, das einen beispielhaften Prozessablauf gemäß einer Ausführungsform der Erfindung illustriert. Jeder Schritt in dem Ablaufdiagramm ist im folgenden im Detail beschrieben, mit Bezug auf die 2(a)–2(e)'.
  • Zunächst wird eine Chipträgerstruktur bereitgestellt, wie in Schritt 1(a) angezeigt. Der Begriff „Chipträgerstruktur" kann sich auf eine Struktur beziehen, die ein Chipträger ist oder von einem Chipträger abgeleitet ist. 2(a) zeigt eine Querschnittsansicht einer Chipträgerstruktur 20 und 2(a)' zeigt eine Draufsicht auf die Chipträgerstruktur 20. Jede Chipträgerstruktur kann zwei oder mehr Leitungen mit Leitungsoberflächen 20(a) und einen Chipanbringungsbereich 20(b) aufweisen. Die Leitungen erstrecken sich in seitlicher Richtung von dem Chipanbringungsbereich 20(b). Eine einzelne Chipträgerstruktur kann eine Gate-Leitungsstruktur 20(c) und eine Source-Leitungsstruktur 20(d) aufweisen. In 2(a)' beziehen sich die beispielhaften Bezeichnungen von G, S und D jeweils auf Gate-, Source- und Drain-Leitungsfinger. Die Gate- und Source-Leitungsfinger und -Strukturen sind elektrisch voneinander in der Halbleiterbaugruppe isoliert, die schließlich gebildet wird.
  • Die Chipträgerstruktur 20 kann jedes geeignete Material aufweisen. Beispielhafte Chipträgerstrukturmaterialien schließen Metalle wie Kupfer, Aluminium, Gold usw. und Legierungen davon ein. Die Chipträgerstrukturen können ebenso plattierte Schichten wie plattierte Schichten von Gold, Chrom, Silber, Palladium, Nickel usw. aufweisen. Die Chipträgerstruktur 20 kann ebenso jede geeignete Di cke aufweisen, einschließlich einer Dicke von weniger als etwa 1 mm (beispielsweise von weniger als 0,5 mm).
  • Die Chipträgerstruktur kann geätzt und/oder unter Verwendung herkömmlicher Prozesse mit einem Muster versehen werden, um die Leitungen oder andere Abschnitte der Chipträgerstruktur zu formen. Beispielsweise kann die Chipträgerstruktur durch Ätzen eines kontinuierlichen leitfähigen Blattes zum Bilden eines vorbestimmten Musters gebildet sein. Vor oder nach einem Ätzen kann die Chipträgerstruktur ebenso gestanzt werden, so dass die Chipanbringungsoberfläche der Chipträgerstruktur hinsichtlich der Leitungsoberflächen der Leitungen der Chipträgerstruktur nach unten versetzt ist. Wenn ein Stanzen verwendet wird, kann die Chipträgerstruktur eine von vielen Chipträgerstrukturen in einer Anordnung von Chipträgerstrukturen sein, die durch Stege verbunden sind. Die Chipträgerstrukturanordnung kann ebenso geschnitten werden, um die Chipträgerstrukturen von anderen Chipträgerstrukturen zu trennen. Als ein Ergebnis des Schneidens können Abschnitte einer Chipträgerstruktur in einer abschließenden Halbleiterchipbaugruppe wie eine Source-Leitung und eine Gate-Leitung elektrisch und mechanisch voneinander entkoppelt sein. Daher kann eine Chipträgerstruktur eine kontinuierliche metallische Struktur oder eine diskontinuierliche metallische Struktur sein.
  • Nachdem eine Chipträgerstruktur erhalten wurde, wird wenigstens ein Halbleiterchip auf der Chipträgerstruktur angebracht und daran befestigt, wie es in Schritt 1(b) von 1 angezeigt ist. 2(b) zeigt einen Halbleiterchip 30, der eine erste Oberfläche 32(a) und eine zweite Oberfläche 32(b) besitzt und auf der Chipträgerstruktur 20 angebracht ist. Die zweite Oberfläche 32(b) des Halbleiterchips 30 befindet sich in der Nähe des Chipanbringungsbereiches 20(b) der Chipträgerstruktur 20. Jeder geeignete Klebstoff oder jedes geeignete Lötmittel kann verwendet werden, um den Halbleiterchip 30 an der Chipträgerstruktur 20 in dem Chipanbringungsbereich 20(b) der Chipträgerstruktur anzubringen.
  • Der Halbleiterchip 30 kann einen Gate-Bereich 30(a) und einen Source-Bereich 30(b) an der ersten Oberfläche 32(a) des Halbleiterchips 30 aufweisen und einen Drain-Bereich 30(c) an der zweiten Oberfläche 32(b) des Halbleiterchips 30 aufweisen. Der Gate-Bereich 30(a) und der Source-Bereich 30(b) sind in der Drauf sicht von 2(b)' gezeigt. In einer bevorzugten Ausführungsform der Erfindung ist die erste Oberfläche 32(a) des Halbleiterchips 30 im wesentlichen koplanar mit der Leitungsoberfläche 20(a) der Chipträgerstruktur 20, wie es mit der gepunkteten Linie in 2(b) gezeigt ist.
  • Der Halbleiterchip 30 kann jede geeignete Halbleitervorrichtung sein. Derartige Vorrichtungen können vertikale oder horizontale Vorrichtungen umfassen. Vertikale Vorrichtungen besitzen wenigstens einen Eingang an einer Seite des Chips und einen Ausgang an der anderen Seite des Chips, so dass Strom vertikal durch den Chip fließen kann. Horizontale Vorrichtungen umfassen wenigstens einen Eingang an einer Seite des Chips und wenigstens einen Ausgang an der gleichen Seite des Chips, so dass Strom horizontal durch den Chip fließen kann. Vertikale Leistungsvorrichtungen werden ebenso in den US-Patentanmeldungen Nr. 6,274,905 und 6,315,018 beschrieben, die beide an den gleichen Inhaber wie die vorliegende Anmeldung zugewiesen sind und die beide hierdurch in Bezugnahme in ihrer Gesamtheit für alle Zwecke einbezogen sind.
  • Vertikale Leistungstransistoren umfassen VDMOS-Transistoren und vertikale bipolare Transistoren. Ein VDMOS-Transistor ist ein MOSFET, der zwei oder mehr Halbleiterbereiche besitzt, die durch Diffusion gebildet sind. Er besitzt einen Source-Bereich, einen Drain-Bereich und ein Gate. Die Vorrichtung ist vertikal dahingehend, dass der Source-Bereich und der Drain-Bereich an gegenüberliegenden Oberflächen des Halbleiterchips angeordnet sind. Das Gate kann eine eingegrabene Gate-Struktur oder eine planare Gate-Struktur sein, und ist auf der gleichen Oberfläche wie der Source-Bereich gebildet. Eingegrabene Gate-Strukturen sind bevorzugt, da eingegrabene Gate-Strukturen schmaler sind und weniger Platz beanspruchen als planare Gate-Strukturen. Während des Betriebs ist der Stromfluss von dem Source-Bereich zu dem Drain-Bereich einer VDMOS-Vorrichtung im wesentlichen senkrecht zu den Chipoberflächen.
  • Zwei bevorzugte Ausführungsformen der Erfindung werden im folgenden hinsichtlich der Bearbeitung der Halbleiterchipbaugruppe beschrieben, nachdem der Halbleiterchip 30 an der Chipträgerstruktur 20 in dem Chipanbringungsbereich 20(b) angebracht ist.
  • I. Prozessablauf A
  • Nachdem der Halbleiterchip 30 an der Chipträgerstruktur 20 angebracht ist, kann ein Formmaterial 40 um mindestens einen Abschnitt der Chipträgerstruktur 20 und des Chips 30 gebildet werden, um eine Formstruktur einschließlich der Chipträgerstruktur und dem Chip 30 zu bilden, wie es in Schritt 1(c) in 1 angegeben ist. Eine Formstruktur weist im allgemeinen einen geringeren Verzug und eine größere Gesamtplattensteifigkeit als andere Strukturen auf. Wie in 2(c) gezeigt, bedeckt ein Formmaterial 40 mit einer ersten Oberfläche 40(a) und einer zweiten Oberfläche 40(b) die Chipträgerstruktur 20. Typischerweise ist wenigstens eine Oberfläche der Chipträgerstruktur, etwa die Leitungsstruktur 20(a), im wesentlichen koplanar mit der ersten Oberfläche 40(a) des Formmaterials 40. In der in 2(c) gezeigten bevorzugten Ausführungsform weist die erste Oberfläche 32(a) des Halbleiterchips 30 ebenso eine gemeinsame Ebene mit der Leitungsstruktur 20(a) und der ersten Oberfläche 40(a) der Formung 40 auf. Die Formstruktur, die in 2(c)' gezeigt ist, zeigt ebenso, dass Oberflächen des Gate-Bereichs 30(a) und des Source-Bereichs 30(b) des Halbleiterchips 30 und Oberflächen der Gate-Leitungsstruktur 20(c) und der Source-Leitungsstruktur 20(d) alle eine gemeinsame Fläche aufweisen und durch das Formmaterial 40 hindurch freigelegt sind.
  • Jeder geeignete Formprozess einschließlich eines folien- oder band-assistierten Transferformprozesses kann verwendet werden. Beispielsweise in einem band-assistierten, einseitigen Formprozess werden die Chipträgerstruktur 30 und der Halbleiterchip 20 an einer Klebeseite einer Bandstruktur angeklebt. Diese Kombination wird dann in einer Formhöhlung einer Form platziert. Formmaterial 40 (in flüssiger oder halb-flüssiger Form) wird dann in die Formkammer unter der Chipträgerstruktur 20 eingebracht und das Formmaterial 40 tritt aufwärts hindurch und füllt die Freiräume in der Chipträgerstruktur 20. Sobald das Formmaterial sich verfestigt, können die Band-Struktur, die Chipträgerstruktur 20 und das Formmaterial 40 von der Kammer entfernt werden. Übermäßiges Formmaterial könnte von der Seite der Chipträgerstruktur 20 gegenüber der Band-Struktur entfernt werden, bevor oder nachdem es verfestigt ist. Die Band-Struktur kann dann von der Chipträgerstruktur 20 und dem Halbleiterchip 30 getrennt werden. Die Oberflächen der Chipträgerstruktur 20 und des Halbleiterchips 30, die in Kontakt mit der Band-Struktur waren, etwa die Leitungsstrukturen 20(c) und 20(d) und die Bereiche 30(a) und 30(b), sind durch das verfestigte Formmaterial hindurch freigelegt. In anderen Ausführungsformen können zwei Formwerkzeuge verwendet werden, anstelle eines band-assistierten Prozesses.
  • Nach einem Einformen der Chipträgerstruktur 20 und des Halbleiterchips 30 mit dem Formmaterial 40 können Abgratungs-, Entgratungs- und Putz-Prozesse durchgeführt werden. Entgratungs- und Putz-Prozesse, die im Stand der Technik bekannt sind, können verwendet werden, um überschüssiges Formmaterial zu entfernen.
  • Das Formmaterial 40 kann jedes geeignete Material für das Formen sein, etwa Biphenyl-basierte Materialien und multi-funktionale quervernetzte Epoxidharzkompositmaterialien. Wenn die Leitungsstrukturen 20(c) und 20(d) der Chipträgerstruktur 20 sich nicht seitwärts außerhalb des Formmaterials 40 erstrecken, kann die Halbleiterbaugruppe als eine „leitungslose" Baugruppe betrachtet werden. Wenn sich die Leitungsstrukturen 20(c) und 20(d) der Chipträgerstruktur 20 aus dem Formmaterial 40 heraus erstrecken, kann die Halbleiterbaugruppe eine „Leitungsbaugruppe" sein.
  • Nachdem der Halbleiterchip 30 an der Chipträgerstruktur 20 angebracht ist, können die obere Oberfläche 32(a) und/oder die untere Oberfläche 32(b) des Halbleiterchips 30 elektrisch mit den leitfähigen Bereichen der Chipträgerstruktur gekoppelt werden, etwa mit den Leitungsstrukturen 20(c) und 20(d). Typischerweise wurden der Halbleiterchip 30 und die leitfähigen Abschnitte der Chipträgerstruktur miteinander draht-gebondet. Alternativ wurden leitfähige Klemmen verwendet, um den Halbleiterchip 30 mit den leitfähigen Abschnitten der Chipträgerstruktur 20 elektrisch zu koppeln. Bevorzugte Ausführungsformen der Erfindung eliminieren jedoch den Bedarf nach einem Draht-Bonden oder leifähigen Klemmen vollständig.
  • Bei den Ausführungsformen der Erfindung wird stattdessen die elektrische Verbindung zwischen dem Halbleiterchip 30 und den Leitungsstrukturen 20(c) und 20(d) von einer leitfähigen Folie oder Schicht von leitfähigem Material über Bereichen des Halbleiterchips 30 und der Chipträgerstruktur 20 bereitgestellt, die durch die Einformung 40 hindurch freigelegt sind, wie es in Schritt 1(d) von 1 angezeigt ist. Gemäß der bevorzugten Ausführungsform, die in 2(d) gezeigt ist, bedeckt eine Folie oder eine Schicht von leitfähigem Material 50 die eingeformte Struktur mit den freigelegten Oberflächen der Chipträgerstruktur 20 und des Halbleiterchips 30, die eine gemeinsame Ebene teilen. Leitfähiges Material 50 besitzt eine äußere erste Oberfläche 50(a) und eine zweite Oberfläche 50(b), die die Chipträgerstruktur 20, den Halbleiterchip 30 und das Formmaterial 40 kontaktiert. Das leitfähige Material 50 kann eine erste leitfähige Schicht in einigen Ausführungsformen bilden.
  • Die Folie oder Schicht von leitfähigem Material 50 kann in verschiedenen Weisen gebildet werden. Beispielhafte Folienbildungsprozesse umfassen ein Siebdrucken, Dampfabscheidung, Walzenbeschichten, Spin-Beschichten, Vorhang-Beschichten usw. Hinzufügende oder abnehmende Prozesse können ebenso verwendet werden. In einer beispielhaften Ausführungsform kann die eingeformte Struktur auf einer Arbeitsoberfläche oder einem Band platziert werden, bevor das leitfähige Material 50 durch eine Maske abgeschieden oder aufgebracht wird. Das leitfähige Material 50 wird dann gehärtet, wie es in Schritt 1(e) von 1 angezeigt ist. Wenn sich das leitfähige Material 50 verfestigt, kann dann die Maske entfernt werden oder von der geformten Struktur abgezogen werden. Die Bereiche der Chipträgerstruktur 20, die zuvor von der Maske bedeckt waren, wären dann frei von leitfähigem Material 50 und wären daher durch das verfestigte leitfähige Material 50 hindurch freigelegt. Abschnitte des Halbleiterchips 30 und der Chipträgerstruktur 20, die durch Siebdrucken freigelegt sind, umfassen einen Abschnitt der Source-Leitungsstruktur 20(d) und den Source-Bereich des Halbleiterchips 30(b), wie in 2(d)' gezeigt. Freigelegte Abschnitte des Halbleiterchips 30 und der Source-Leitungsstruktur 20(d) können ein darauf folgendes Lotdrucken oder Elektroplattieren erlauben, sich direkt an die Oberflächen anzuschließen, die unter dem leitfähigen Material 50 liegen, und sich daher auf dem leitfähigen Material zu verankern. Dies wird die Verlässlichkeit erhöhen und den Widerstand der elektrischen Verbindung verringern und erhöht ebenso den Querschnitt der leitfähigen Trasse.
  • Bei einer Ausführungsform der Erfindung dient das leitfähige Material 50 als eine Keimschicht oder Adhäsionsschicht für das darauffolgende Lotdrucken und/oder Elektroplattieren. Ein darauffolgendes Lot-Drucken, ein Lötpasten-Reflow und Elektroplattierprozesse, wie von den Schritten 1(f)–1(h) von 1 angezeigt, können ferner die elektrische Leistung der Kontakte zwischen dem Halbleiterchip 30 und den Leitungsstrukturen 20(c) und 20(d) verbessern. Ein darauffolgendes Drucken mit Lötpaste ist in den 2(e) und 2(e)' gezeigt. Die Bedeckung mit Lötpaste 60 kann größer sein als die des leitfähigen Materials 50, so dass die Lötpaste 60 sich auf dem leitfähigen Material 50 verankern kann und damit eine verlässlichere elektrische Verbindung bereitstellt. Die Schicht von Lötpaste 60 kann eine zweite leitfähige Schicht in einigen Ausführungsformen bilden. Wie gezeigt ist, liegen zwei getrennte Lötregionen vor, die jeweils den Gate- und Source-Verbindungen entsprechen.
  • Die Schicht von leitfähigem Material 50 und die Schicht von Lötpaste 60 können jede geeignete Dicke aufweisen. Beispielsweise kann in einigen Ausführungsformen die Dicke der Schicht von leitfähigem Material 50 geringer als 50 Mikron sein. Die Dicke der Schicht von Lötpaste 60 kann in einigen Ausführungsformen geringer als etwa 100 Mikron sein.
  • Die Bedeckung der leitfähigen Schicht 50, der folgenden Lötpaste 60 und/oder des Elektroplattierens kann kleiner sein als die Größe der geformten Struktur des Chipträgers 20, des Halbleiterchips 30 und der Formung 40, um eine freigelegte Formung um die Kanten der Halbleiterbaugruppe beizubehalten. Dies kann verhindern, dass sich eine Brückenbildung von Lötmaterial während des Platinenmontierens ergibt.
  • Nachdem der Halbleiterchip 30 mit den Gate- und Source-Leitungsstrukturen durch die leitfähige Schicht 50 und folgende Schichten von Lötmittel 60 und/oder Elektroplattieren elektrisch gekoppelt ist, kann ein Einkapselmaterial (nicht gezeigt) über der gesamten Halbleiterchipbaugruppe angeordnet werden, um die Bauteile zu schützen. Das Einkapselmaterial kann das gleiche oder eine andere Art von Material umfassen, als das zuvor beschriebene Formmaterial, etwa Bi-Phenylmaterialien und multifunktionale quervernetzte Epoxydharzkomposite. In einigen Ausführungsformen kann das Einkapselmaterial anders sein als das Formmaterial. Jedes geeignete Einkapselmaterial kann verwendet werden.
  • II. Prozessablauf B
  • 3 zeigt ein Ablaufdiagramm, das einen beispielhaften Prozessablauf gemäß einer alternativen bevorzugten Ausführungsform der Erfindung illustriert. Jeder Schritt in dem Ablaufdiagramm ist im folgenden detaillierter beschrieben, mit Bezug auf die 4(a)–4(j)'.
  • 4(a) und 4(a)' zeigen Prozessschritte, die identisch zu den Schritten von Prozessablauf A sind, die oben detaillierter beschrieben sind, mit einem Bereitstellen einer Chipträgerstruktur 20, angezeigt von Schritt 3(a), und einem Anbringen eines Halbleiterchips 30 auf der Chipträgerstruktur 20, angezeigt von Schritt 3(b). Der Halbleiterchip 30 besitzt eine erste Oberfläche 32(a) und eine zweite Oberfläche 32(b), wobei die zweite Oberfläche 32(b) benachbart zu der Chipträgerstruktur 20 angeordnet ist und die erste Oberfläche 32(a) eine gemeinsame Fläche mit der Leitungsstruktur 20(a) aufweist. Die 4(b) und 4(b)' zeigen eine andere Ausführungsform der Erfindung, die einen modifizierten Halbleiterchip verwendet, um den Freiraum zwischen Gate und Source zu der Chipkante zu vergrößern. 4(b)' zeigt eine Draufsicht auf die modifizierten Gate- und Source-Bereiche 38 des modifizierten Halbleiterchips 30.
  • Nachdem der Halbleiterchip 30 an der Chipträgerstruktur 20 angebracht ist, wird der Formschritt, der in Prozessablauf A detailliert beschrieben ist, wie in 2(c) gezeigt, nicht durchgeführt. Stattdessen bezeichnet Schritt 3(c) von 3, dass eine Lücke zwischen dem Halbleiterchip 30 und der Chipträgerstruktur 20 von einem nicht-leitfähigen Material bedeckt wird. Dieser Schritt kann durch Drucken einer Lotmaske oder durch Platzieren eines Bandes oder eines Klebmittels über der Lücke zwischen der Leitungsoberfläche 20(a) und der ersten Oberfläche des Halbleiterchips 32(a) erreicht werden, wie es in 4(c)–4(d) gezeigt ist. Die nicht-leitfähige Maske oder das nicht-leitfähige Band 70 hindert das folgende leitfähige Material daran, durch die Lücke zwischen der Oberfläche 20(a) der Chipträgerstruktur und dem Halbleiterchip 30 hindurchzufließen.
  • In der Ausführungsform, die in den 4(c) und 4(c)' gezeigt ist, bedeckt die Lotmaske, der nicht-leitfähige Klebstoff oder die Band-Aufbringung 70 die Lücke zwischen der Source-Leitungsstruktur 20(d) und dem Source-Bereich 30(b) des Halbleiterchips 30. Dieses Verfahren erlaubt die Verwendung von existierenden Halbleiterchips. Eine andere Ausführungsform, die in den 4(d) und 4(d)' gezeigt ist, zeigt den modifizierten Halbleiterchip von 4(b) und 4(b)'. Die Lotmaske, der nicht-leitfähige Klebstoff oder die Bandanbringung 70 bedeckt die modifizierten Gate- und Source-Bereiche 38 für die modifizierte Halbleiterchipausführungsform.
  • Nachdem die Lotmaske oder der nicht-leitfähige Klebstoff 70 abgebeben oder aufgebracht wurde, wird ein leitfähiges Material über der Halbleiterbaugruppe gedruckt und gehärtet, wie von Schritten 3(d) und 3(i) in 3 angezeigt. Die 4(e) und 4(e)' zeigen, dass die leitfähige Schicht 80 die Source-Verbindung zwischen der Chipträgerstruktur 20 und dem Halbleiterchip 30 bereitstellt. Ein leitfähiges Material 80 ist über der Source-Leitungsstruktur 20(d), dem nicht-leitfähigen Material 70 und dem Source-Bereich 30(b) des Halbleiterchips 30 angeordnet oder angebracht, um die elektrische Verbindung zwischen den Leitungen und dem Halbleiterchip bereitzustellen. Das leitfähige Material 80 kann jedes der Materialien sein und von jedem der Verfahren gebildet werden, wie sie zuvor für die Folie oder Schicht von leitfähigem Material 50 im Prozessablauf A beschrieben wurden.
  • Bei einer Ausführungsform der Erfindung kann die Gate-Verbindung durch Draht-Bonden bereitgestellt werden. Beispielsweise ist ein Draht-Bond 82 in 4(f) und 4(f)' gezeigt, um den Gate-Bereich 30(a) des Halbleiterchips 30 mit der Gate-Leitungsstruktur 20(c) der Chipträgerstruktur 20 elektrisch zu verbinden. Bei einer alternativen Ausführungsform kann diese Gate-Verbindung von einer Folie oder einer Schicht von leitfähigem Material 84 anstelle eines Draht-Bonds 82 bereitgestellt werden, wie es in 4(h)' gezeigt ist.
  • 4(h)–4(i)' zeigen die modifizierte Halbleiterstruktur mit den modifizierten Gate- und Source-Bereichen 38. Bei der Ausführungsform der modifizierten Halbleiterstruktur, die in den 4(h) und 4(h)' gezeigt ist, ist die nichtleitfähige Schicht oder der Klebstoff 72 in einem einzelnen Streifen über der Gate-Leitungsstruktur 20(c) und der Source-Leitungsstruktur 20(d) aufgebracht. Bei einer anderen Ausführungsform der modifizierten Halbleiterstruktur, die in den 4(i) und 4(i)' gezeigt ist, ist die nicht-leitfähige Schicht oder der Klebstoff in zwei Streifen 74(a) und 74(b) aufgebracht. Der nicht-leitfähige Streifen 74(a) bedeckt die Lücke zwischen der Gate-Leitungsstruktur 20(c) und dem Halbleiter-Gate-Bereich 30(a) und der nicht-leitfähige Streifen 74(b) bedeckt die Lücke zwischen der Source-Leitungsstruktur 20(d) und dem Halbleiter-Source-Bereich 30(b).
  • Schritte 3(f) und 3(g) von 3 zeigen, dass für einige Ausführungsformen eine Lötpaste über das leitfähige Material gedruckt werden kann und anschließend ein Reflow durchgeführt wird, um die elektrischen Eigenschaften der Halbleiterbaugruppe zu verbessern. Die Lötpaste über den Source- und Gate-Verbindungen wird den Leitfähigkeitstrassenwiderstand reduzieren und die Stromhandhabungsfähigkeiten verbessern. 4(i)–(f)(i)' zeigen, dass die Lötpaste 90 direkt über der Folie oder Schicht von leitfähigem Material 80 angebracht ist.
  • In einer Ausführungsform der Erfindung wird das leitfähige Material 80 als eine Keimschicht oder eine Klebeschicht für den folgenden Lötpastendruckprozess agieren. Die Bedeckung von Lötpaste 90, die in 4(i)' gezeigt ist, kann ebenso größer als die der leitfähigen Schicht 80 sein, so dass das Lötmaterial 90 sich auf dem leitfähigen Material 80 verankern kann. Dies wird zu einer verlässlichen Verbindung mit geringem Widerstand führen.
  • Schließlich kann ein Einkapselmaterial 100 die Halbleiterbaugruppe bedecken, wie es in 4(g) für die Ausführungsform mit der draht-gebondeten Gate-Verbindung 82 und in 4(j) für die Ausführungsform mit der Gate-Verbindung über eine leitfähige Schicht gezeigt ist. Wie bei Ausführungsform a kann das Einkapselmaterial das gleiche oder eine andere Art von Material als das Formmaterial umfassen, etwa Biphenylmateralien und multifunktionale quervernetzte Epoxidharzkomposite.
  • 5(a)–5(e) zeigen die Prozessschritte einer Ausführungsform gemäß Prozessablauf A zum Bereitstellen einer Multi-Chip-Plattform. Beispielsweise zeigt 5(a) eine Chipträgerstruktur mit zwei Halbleiterchips, die auf unterschiedlichen Seiten der Chipträgerstruktur angebracht sind. Die Gate-Leitungsstrukturen werden auf beiden Seiten des Chips gefunden, bei 200(a) und 200(b). Die Source-Leitungsstrukturen befinden sich ebenso auf beiden Seiten des Chips bei 202(a) und 202(b). Der Halbleiterchip 204 ist mit den Gate- und Source-Leitungsstrukturen von 200(a) und 202(a) verbunden und der Halbleiterchip 206 ist mit den Gate- und Source-Leitungsstrukturen von 200(b) und 202(b) verbunden. Die Gate- und Source-Leitungsfinger sind jeweils bei G und S auf beiden Seiten der Chipträgerstruktur gezeigt.
  • In 5(b) bedeckt ein Formmaterial 208 Bereiche der Chipträgerstruktur und der Halbleiterchips 204 und 206. Wie gemäß zu Prozessablauf A sind Bereiche der Chipträgerstruktur 200(a) und 202(a) freigelegt, ebenso wie Bereiche der Halbleiterchips 204 und 206. 5(c) zeigt eine Schicht von leitfähigem Material 210, die auf die Halbleiterbaugruppe gedruckt und auf dieser gehärtet ist, in der gleichen Weise wie hinsichtlich von Prozessablauf A beschrieben. 5(d) zeigt eine Schicht von Elektroplattierung 212 über der Schicht von leitfähigem Material 210. 5(e) zeigt den Halbleiterchip mit einem Kapselmaterial 214 über der Elektroplattierschicht 212. 5(f) zeigt eine Querschnittsansicht all der Schichten der Halbleiterchipbaugruppe durch die Prozessschritte hindurch, die in den 5(a)–5(e) gezeigt sind. In 5(f) ist die freigelegte Drain-Verbindung durch Bezugszeichen 216 am Boden der Halbleiterchipbaugruppe bezeichnet.
  • Die Begriff und Ausdrücke, die hierin verwendet wurden, wurden als Beschreibungsbegriffe und nicht zur Begrenzung verwendet. Es besteht keine Absicht in der Verwendung von derartigen Begriffen und Ausdrücken dahingehend, Äquivalente der gezeigten und beschriebenen Merkmale auszuschließen, oder Teilen davon, und es ist zu verstehen, dass verschiedene Modifikationen innerhalb des Bereichs der beanspruchten Erfindung möglich sind. Darüber hinaus kann jedes einzelne oder mehrere der Merkmale jede Ausführungsform der Erfindung mit einem oder mehreren anderen Merkmalen jeder anderen Ausführungsform der Erfindung kombiniert werden, ohne dass vom Bereich der Erfindung abgewichen wird.
  • Alle Patentanmeldungen, Patente und Veröffentlichungen, die oben erwähnt sind, werden hier durch Bezugnahme in ihrer Gesamtheit für alle Zwecke einbezogen. Nichts davon wird als Stand der Technik zugestanden.
  • Zusammenfassung
  • Es wird ein Verfahren zum Herstellen einer Halbleiterchipbaugruppe offenbart. In einigen Ausführungsformen umfasst das Verfahren das Verwenden einer Chipträgerstruktur mit wenigstens einer Leitungsstruktur, die eine Leitungsoberfläche aufweist. Ein Halbleiterchip mit einer ersten Oberfläche und einer zweiten Oberfläche ist an der Chipträgerstruktur angebracht. Die erste Oberfläche des Halbleiterchips ist im wesentlichen planar zu der Leitungsoberfläche und die zweite Oberfläche des Halbleiterchips ist mit der Chipträgerstruktur gekoppelt. Eine Schicht von leitfähigem Material ist auf der Leitungsoberfläche und der ersten Oberfläche des Halbleiterchips gebildet, um die wenigstens eine Leitungsstruktur mit dem Halbleiterchip elektrisch zu koppeln.

Claims (15)

  1. Verfahren zum Herstellen einer Halbleiterchipbaugruppe, mit den Schritten: Erhalten einer Chipträgerstruktur mit wenigstens einer Leitungsstruktur mit einer Leitungsoberfläche, Anbringen eines Halbleiterchips mit einer ersten Oberfläche und einer zweiten Oberfläche an der Chipträgerstruktur, wobei die erste Oberfläche des Halbleiterchips im wesentlichen planar zu der Leitungsoberfläche ist und die zweite Oberfläche des Halbleiterchips mit der Chipträgerstruktur gekoppelt ist, und Bilden einer Schicht von leitfähigem Material auf der Leitungsoberfläche und der ersten Oberfläche des Halbleiterchips, um die wenigstens eine Leitungsstruktur mit dem Halbleiterchip zu koppeln.
  2. Verfahren nach Anspruch 1, ferner mit: Formen eines Formmaterials um wenigstens einen Teil der Chipträgerstruktur und den Halbleiterchip, wobei die Leitungsoberfläche und die erste Oberfläche des Halbleiterchips nach dem Formen durch das Formmaterial hindurch freigelegt sind.
  3. Verfahren nach Anspruch 1, ferner mit: Platzieren einer Maske von nicht-leitfähigem Material auf der Chipträgerstruktur über einer Lücke zwischen der wenigstens einen Leitungsstruktur und dem Halbleiterchip.
  4. Verfahren nach Anspruch 1, ferner mit: Bilden einer Schicht von Lötpaste über der leitfähigen Schicht.
  5. Verfahren nach Anspruch 1, ferner mit: Bilden einer zweiten leitfähigen Schicht auf der Schicht von leitfähigem Material unter Verwendung von Elektroplattieren.
  6. Verfahren nach Anspruch 1, ferner mit: Bilden einer zweiten leitfähigen Schicht auf der Schicht von leitfähigem Material unter Verwendung von Elektroplattieren und Bilden einer Schicht von Schutzmaterial auf der zweiten leitfähigen Schicht.
  7. Halbleiterchipbaugruppe mit: einer Chipträgerstruktur mit wenigstens einer Leitungsstruktur mit einer Leitungsoberfläche, einem Halbleiterchip mit einer ersten Oberfläche und einer zweiten Oberfläche an der Chipträgerstruktur, wobei die erste Oberfläche des Halbleiterchips im wesentlichen planar zu der Leitungsoberfläche ist und die zweite Oberfläche des Halbleiterchips mit der Chipträgerstruktur gekoppelt ist, und einer leitfähigen Schicht auf der Leitungsoberfläche und der ersten Oberfläche des Halbleiterchips, wobei die wenigstens eine Leitungsstruktur mit der ersten Oberfläche des Halbleiterchips gekoppelt ist.
  8. Halbleiterchipbaugruppe nach Anspruch 7, ferner mit: einem Formmaterial, das die Chipträgerstruktur und den Halbleiterchip bedeckt, wobei der Halbleiterchip eine vertikale Leistungsvorrichtung umfasst.
  9. Halbleiterchipbaugruppe nach Anspruch 7, ferner mit: einem Formmaterial, das die Chipträgerstruktur und den Halbleiterchip bedeckt, wobei die Kanten der Halbleiterchipbaugruppe durch das Formmaterial hindurch freigelegt sind.
  10. Halbleiterchipbaugruppe nach Anspruch 7, ferner mit: einer Maske von nicht-leitfähigem Material auf der Chipträgerstruktur, die eine Lücke zwischen der wenigstens einen Leitungsstruktur und dem Halbleiterchip bedeckt.
  11. Halbleiterchipbaugruppe nach Anspruch 7, ferner mit: einer Schicht von nicht-leitfähigem Material auf der Chipträgerstruktur, die eine Lücke zwischen der wenigstens einen Leitungsstruktur und dem Halbleiterchip bedeckt, wobei das nicht-leitfähige Material eine Lotmaske ist.
  12. Halbleiterchipbaugruppe nach Anspruch 7, wobei die erste Oberfläche des Halbleiterchips wenigstens einen Gate-Bereich und wenigstens einen Source-Bereich umfasst.
  13. Halbleiterchipbaugruppe nach Anspruch 7, wobei die zweite Oberfläche des Halbleiterchips wenigstens einen Drain-Bereich umfasst.
  14. Halbleiterchipbaugruppe nach Anspruch 7, wobei der Halbleiterchip wenigstens einen Gate-Bereich und wenigstens einen Source-Bereich umfasst, und wobei der Gate-Bereich an die wenigstens eine Leitungsstruktur drahtgebondet ist.
  15. Halbleiterchipbaugruppe nach Anspruch 7, wobei der Halbleiterchip ein Leistungs-MOSFET umfasst.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
DE102006015447B4 (de) * 2006-03-31 2012-08-16 Infineon Technologies Ag Leistungshalbleiterbauelement mit einem Leistungshalbleiterchip und Verfahren zur Herstellung desselben
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
KR101489325B1 (ko) 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US8106406B2 (en) 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
KR101463074B1 (ko) * 2008-01-10 2014-11-21 페어차일드코리아반도체 주식회사 리드리스 패키지
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
US7972906B2 (en) * 2008-03-07 2011-07-05 Fairchild Semiconductor Corporation Semiconductor die package including exposed connections
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
US8274164B2 (en) * 2008-11-06 2012-09-25 Microsemi Corporation Less expensive high power plastic surface mount package
US8193618B2 (en) * 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3044872B2 (ja) * 1991-09-25 2000-05-22 ソニー株式会社 半導体装置
JP3757419B2 (ja) * 1994-07-14 2006-03-22 サージックス コーポレイション 可変電圧保護構造及びその製造方法
SE9403575L (sv) * 1994-10-19 1996-04-20 Ericsson Telefon Ab L M Benram för kapslad optokomponent
US20040062759A1 (en) * 1995-07-12 2004-04-01 Cygnus, Inc. Hydrogel formulations for use in electroosmotic extraction and detection of glucose
US6072228A (en) * 1996-10-25 2000-06-06 Micron Technology, Inc. Multi-part lead frame with dissimilar materials and method of manufacturing
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
US6087712A (en) * 1997-12-26 2000-07-11 Samsung Aerospace Industries, Ltd. Lead frame containing leads plated with tin alloy for increased wettability and method for plating the leads
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6040626A (en) * 1998-09-25 2000-03-21 International Rectifier Corp. Semiconductor package
KR100335481B1 (ko) * 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
JP2001166162A (ja) * 1999-12-09 2001-06-22 Hitachi Cable Ltd アレイ導波路型グレーティング
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6525405B1 (en) * 2000-03-30 2003-02-25 Alphatec Holding Company Limited Leadless semiconductor product packaging apparatus having a window lid and method for packaging
US6989588B2 (en) * 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6691257B1 (en) * 2000-04-13 2004-02-10 Stratus Technologies Bermuda Ltd. Fault-tolerant maintenance bus protocol and method for using the same
TW451392B (en) * 2000-05-18 2001-08-21 Siliconix Taiwan Ltd Leadframe connecting method of power transistor
EP1158483A3 (de) 2000-05-24 2003-02-05 Eastman Kodak Company Festkörperanzeige mit Referenzpixel
JP3664045B2 (ja) * 2000-06-01 2005-06-22 セイコーエプソン株式会社 半導体装置の製造方法
KR100403608B1 (ko) * 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
US6672806B2 (en) * 2000-11-22 2004-01-06 Forasol International Sa Device for drilling and anchoring and process for placing grout anchors
KR100374629B1 (ko) * 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
US6617702B2 (en) * 2001-01-25 2003-09-09 Ibm Corporation Semiconductor device utilizing alignment marks for globally aligning the front and back sides of a semiconductor substrate
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
CN1221814C (zh) * 2001-03-20 2005-10-05 国际壳牌研究有限公司 探测构造中的边界的方法
US6891257B2 (en) 2001-03-30 2005-05-10 Fairchild Semiconductor Corporation Packaging system for die-up connection of a die-down oriented integrated circuit
US6645791B2 (en) * 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6893901B2 (en) * 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6633030B2 (en) 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
US6774465B2 (en) * 2001-10-05 2004-08-10 Fairchild Korea Semiconductor, Ltd. Semiconductor power package module
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
JP3704304B2 (ja) * 2001-10-26 2005-10-12 新光電気工業株式会社 リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
US6674157B2 (en) * 2001-11-02 2004-01-06 Fairchild Semiconductor Corporation Semiconductor package comprising vertical power transistor
JP2003197663A (ja) * 2001-12-28 2003-07-11 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
US6867489B1 (en) * 2002-01-22 2005-03-15 Fairchild Semiconductor Corporation Semiconductor die package processable at the wafer level
DE10392377T5 (de) * 2002-03-12 2005-05-12 FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer
US6836023B2 (en) * 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
US20040018667A1 (en) * 2002-07-26 2004-01-29 Haren Joshi Method and apparatus for producing a silicon wafer chip package
US7061077B2 (en) * 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6825556B2 (en) * 2002-10-15 2004-11-30 Lsi Logic Corporation Integrated circuit package design with non-orthogonal die cut out
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US20050176233A1 (en) * 2002-11-15 2005-08-11 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US6806580B2 (en) * 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
JP3759131B2 (ja) * 2003-07-31 2006-03-22 Ｎｅｃエレクトロニクス株式会社 リードレスパッケージ型半導体装置とその製造方法
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7414843B2 (en) * 2004-03-10 2008-08-19 Intel Corporation Method and apparatus for a layered thermal management arrangement
US7196313B2 (en) * 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
US20050275089A1 (en) * 2004-06-09 2005-12-15 Joshi Rajeev D Package and method for packaging an integrated circuit die
US7501702B2 (en) * 2004-06-24 2009-03-10 Fairchild Semiconductor Corporation Integrated transistor module and method of fabricating same
JP4011076B2 (ja) * 2004-06-28 2007-11-21 株式会社東芝 半導体装置及びその製造方法

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Publication number Publication date
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