DE102008046095B4 - Verfahren zum vereinzeln eines halbleiterbausteins - Google Patents

Verfahren zum vereinzeln eines halbleiterbausteins Download PDF

Info

Publication number
DE102008046095B4
DE102008046095B4 DE102008046095.8A DE102008046095A DE102008046095B4 DE 102008046095 B4 DE102008046095 B4 DE 102008046095B4 DE 102008046095 A DE102008046095 A DE 102008046095A DE 102008046095 B4 DE102008046095 B4 DE 102008046095B4
Authority
DE
Germany
Prior art keywords
frame
semiconductor device
system carrier
leadframe
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102008046095.8A
Other languages
English (en)
Other versions
DE102008046095A1 (de
Inventor
Thomas Lehmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102008046095A1 publication Critical patent/DE102008046095A1/de
Application granted granted Critical
Publication of DE102008046095B4 publication Critical patent/DE102008046095B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45669—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

Verfahren zum Vereinzeln eines Halbleiterbausteins von einem Träger, wobei das Verfahren folgendes umfasst: Bereitstellen eines Rahmens (100) mit einer ersten Fläche und einer gegenüberliegenden zweiten Fläche, wobei der Rahmen einen Systemträger (26) aufweist, der eine Mehrzahl von Zuleitungen (40), die Eingangs- und Ausgangsanschlüsse bereitstellen, und vier Haltestege (32), die den Systemträger (26) mit dem Rahmen (100) verbinden, aufweist; Anbringen eines Chips zum elektrischen Kommunizieren mit der ersten Fläche des Rahmens; Kapseln des Chips und eines Abschnitts der ersten Fläche des Rahmens mit einem elektrisch isolierenden Material, um den Halbleiterbaustein zu definieren; dann Entfernen von Abschnitten des Rahmens entlang Seiten des Systemträgers (26), so dass die Mehrzahl von Zuleitungen (40) vollständig abgetrennt und gegenüberliegende Enden (90, 92, 94, 96) des Systemträgers exponiert werden, wobei das Exponieren von Enden des Systemträgers des Halbleiterbausteins beinhaltet, die vier Haltestege (32) intakt zu lassen, die jeweils zwischen einer Ecke des Halbleiterbausteins und dem Rahmen verlaufen; dann Plattieren eines Metalls über den exponierten Enden (90, 92, 94, 96) des Systemträgers und Abtrennen der Haltestege (32) zwischen den Ecken des Halbleiterbausteins von dem Rahmen, um den Halbleiterbaustein von dem Rahmen zu vereinzeln.

Description

  • Integrierte Schaltungschips werden üblicherweise in einem Baustein eingeschlossen, der Schutz vor Umgebungsbedingungen bietet und elektrische Zusammenschaltung zwischen dem Chip und einer anderen elektrischen Komponente wie etwa einer gedruckten Leiterplatte oder einer Mutterplatine ermöglicht. Ein Halbleiterbaustein enthält einen tragenden Systemträger, einen elektrisch an den Systemträger gekoppelten Chip und über eine Oberfläche des Systemträgers und des Chips ausgeformtes Kapselungsmaterial. Das Kapselungsmaterial definiert somit eine obere äußere Oberfläche des Bausteins, während eine zweite nicht kapselnde Oberfläche des Systemträgers eine untere äußere Oberfläche des Bausteins definiert, die konfiguriert ist, an eine gedruckte Leiterplatte gekoppelt zu werden.
  • Der Systemträger liefert eine Stützstruktur für den Baustein. QFN (Quad Flat No Lead) und DFN (Dual Flat No Lead) sind drahtlose Bausteine, wo sich der Systemträger innerhalb des Bausteins befindet und von dem Kapselungsmaterial eingeschlossen ist. Wenn der Baustein vereinzelt oder von seinem Träger getrennt wird, werden Enden des Systemträgers freigelegt. Eine Fläche des Bausteins wird schließlich beispielsweise mit Lot an einer gedruckten Leiterplatte oder einer Mutterplatine angebracht. In einigen Fällen verbindet sich Lot nicht gut mit den freigelegten Systemträgerenden des vereinzelten Bausteins und bildet keine akzeptable Lothohlnaht entlang von Kanten des Bausteins. Inakzeptable Hohlkehlen oder unvollkommene Hohlkehlen sind mit einer inakzeptablen oder unvollkommenen elektrischen Verbindung zwischen dem Baustein (und schließlich dem Chip) und der gedruckten Leiterplatte oder der Mutterplatine assoziiert.
  • US 2007/0176267 A1 lehrt, eine Beschichtung eines Aluminium-Systemträgers erst nach einer Vereinzelung der Bausteine vorzunehmen.
  • US 2004/0238923 A1 und US 6 608 366 B1 zeigen jeweils Rahmen, bei denen Zuleitungen in Bereichen, in denen beim Vereinzeln eine Abtrennung erfolgt, eingekerbt sind. Eine Plattierung des Rahmens erfolgt vor dem Vereinzeln aber nach dem Anbringen der Einkerbungen. Damit sind nach dem Vereinzeln Teilbereiche der exponierten Enden des Systemträgers plattiert, andere Teilbereiche sind ohne Plattierung.
  • Aus diesen und weiteren Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Ein Verfahren zum Vereinzeln eines Halbleiterbauelements umfasst die Merkmale gemäß Anspruch 1.
  • Eine nicht erfinderische Variante stellt ein Halbleiterbauelement bereit, das folgendes enthält: einen vereinzelten Halbleiterbaustein mit einem Systemträger, wobei ein Chip elektrisch an den Systemträger gekoppelt ist, Kapselungsmaterial, das den Chip und einen Abschnitt des Systemträgers bedeckt und eine Materialschicht, die über gegenüberliegenden Enden des Systemträgers angeordnet ist. Der Systemträger enthält eine erste Fläche und eine gegenüberliegende zweite Fläche, wobei die erste und zweite Fläche zwischen gegenüberliegenden Enden des Systemträgers verlaufen, wobei die zweite Fläche konfiguriert ist, elektrisch mit einer Leiterplatte zu koppeln. Der Chip ist elektrisch an die erste Fläche gekoppelt. Das Kapselungsmaterial bedeckt den Chip und die erste Fläche des Systemträgers. Die Materialschicht ist konfiguriert, die Lötbarkeit des vereinzelten Halbleiterbausteins an die Leiterplatte zu verbessern.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 ist eine Perspektivansicht eines vereinzelten Halbleiterbausteinbauelements erhalten gemäß einer Ausführungsform des Verfahrens.
  • 2 ist eine Bodenansicht des in 1 gezeigten vereinzelten Halbleiterbausteinbauelements.
  • 3 ist eine Querschnittsansicht des vereinzelten Halbleiterbausteinbauelements entlang der Linie 3-3 von 1.
  • 4 ist eine Bodenansicht eines Rahmens, der einem Halbleiterbaustein-Fabrikationsprozess unterzogen wird, wobei der Rahmen mehrere Systemträger gemäß einer Ausführungsform enthält.
  • 5 ist ein Fabrikations-Flussdiagramm zum Verarbeiten von vereinzelten Halbleiterbaustein-Bauelementen gemäß einer Ausführungsform.
  • 6 ist eine Perspektivansicht einer Halbleiterbaugruppe mit einem vereinzelten Halbleiterbaustein-Bauelement, an einer gedruckten Leiterplatte angebracht, erhalten gemäß einer Ausführungsform des Verfahrens.
  • 7 ist eine Querschnittsansicht der Halbleiterbaugruppe von 6, die eine Hohlkehle aus Lot darstellt, mit der Kanten des vereinzelten Halbleiterbauelementbausteins benetzt sind.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Ein vereinzelter drahtloser Halbleiterbaustein wird bereitgestellt, der konfiguriert ist, verbesserte Lötbarkeit zu Leiterplatten und/oder Mutterplatinen aufzuweisen. Unten beschriebene Ausführungsformen des Verfahrens stellen einen vereinzelten Halbleiter-QFN-(Quad Flat No-Lead) oder einen DEN(Dual Flat No-Lead)-Baustein bereit, der von seinem Verarbeitungsrahmen getrennt ist, der konfiguriert ist zum Anbringen an einer gedruckten Leiterplatte und ein Plattierungsmaterial enthält, das über vorvereinzelten Enden eines Systemträgers und einer zweiten Fläche des Systemträgers angeordnet ist. Bei einer Ausführungsform des Verfahrens ist das Plattierungsmaterial über Enden des Systemträgers entlang Seiten des Bausteins und entlang mindestens der unteren Oberfläche des Bausteins angeordnet, wobei das Plattierungsmaterial konfiguriert ist, eine Affinität für Lot zu besitzen, wie etwa ein Zinnlot oder Legierungen von Zinnlot. Eine Ausführungsform des Verfahrens stellt einen vereinzelten Halbleiterbaustein bereit mit Plattierungsmaterial, auf Seiten des Bausteins angeordnet, das bevorzugt mit dem Lot benetzt, um die Lötbarkeit des Bausteins an die Leiterplatte zu verbessern. Die verbesserte Lötbarkeit wird gekennzeichnet durch Hohlkehlen aus Lot, die sich gleichmäßig entlang Seitenkanten des Bausteins anlagern.
  • 1 ist eine Perspektivansicht eines vereinzelten Halbleiterbausteinbauelements 20 gemäß einer Ausführungsform des Verfahrens. Das vereinzelte Halbleiterbausteinbauelement 20 (Baustein 20) enthält ein Kapselungsmaterial 22, das einen Chip 24 bedeckt, der elektrisch an einem Systemträger 26 gekoppelt ist, und über einem Abschnitt der Seiten 34 angeordnetes Plattierungsmaterial 28. Bei einer Ausführungsform ist Plattierungsmaterial 28 über vorvereinzelten Enden (90, 92, 94, 96 von 4) und einer unteren Oberfläche (42 in 2) des Systemträgers 26 angeordnet. Der Baustein 20 ist wie dargestellt entlang einem jeweiligen Ende 30 von vier Haltestegen 32 vereinzelt (d. h. vollständig von einem tragenden Substrat getrennt). Das Ende 30 der Haltestege 32 wurde abgetrennt und ist nicht von Plattierungsmaterial 28 bedeckt.
  • Der vereinzelte Baustein 20 ist dadurch gekennzeichnet, dass nur ein kleiner Flächeninhalt am Ende 30 der Haltestege 32 nicht durch Plattierungsmaterial 28 bedeckt ist. Die Seiten 34 des Bausteins 20 enthalten einen Abschnitt aus Kapselungsmaterial 22 und Plattierungsmaterial 28, Zuleitungen (nicht sichtbar) des Systemträgers 26 bedeckend. Der Systemträger 26 wird somit im wesentlichen durch Kapselungsmaterial 22 und/oder Plattierungsmaterial 28 bedeckt und ist gegenüber unerwünschten oxidativen Reaktionen geschützt, die potentiell auf freigelegten Abschnitten des Systemträgers 26 entstehen. Das Plattierungsmaterial 28 ist so ausgewählt und konfiguriert, dass eine derartige Oxidation minimiert und die Lötbarkeit des Bausteins 20 an andere Elektronikkomponenten wie etwa Leiterplatten verbessert wird.
  • 2 ist eine Bodenansicht des Bausteins 20. Kapselungsmaterial 22 und Plattierungsmaterial 28 kapseln (d. h. bedecken) zusammen im Wesentlichen den ganzen Systemträger 26 (1). In der Ansicht von 2 ist der Systemträger 26 durch Kapselungsmaterial 22 und Plattierungsmaterial 28 eingeschlossen. Die Hauptoberflächen der Haltestege 32 und alle Zuleitungen 40 und die Fläche 42 sind durch Plattierungsmaterial 28 bedeckt (und nicht sichtbar), doch sind die Haltestege 32, die Zuleitungen 40 und die Fläche 42 in der Bodenansicht von 2 umrissen, um ihre Beziehung zum Systemträger 26 zu verdeutlichen. Bei einer Ausführungsform enthält der Systemträger 26 Haltestege 32, Zuleitungen 40 und eine Fläche 42, die jeweils äußere Abschnitte besitzt, die durch Plattierungsmaterial 28 bedeckt sind. Die Haltestege 32 sind bereitgestellt, um den Systemträger 26 durch die in 4 beschriebene Verarbeitung zu stützen und zu tragen. Die Zuleitungen 40 liefern Eingangs-/Ausgangsanschlüsse, die zur elektrischen Verbindung mit dem Chip 24 (1) geeignet sind. Bei einer Ausführungsform sind zwischen etwa 4 und 156 Zuleitungen vorgesehen, je nachdem, ob der Systemträger 26 ein QFN- oder DFN-Systemträger ist. Die Fläche 42 stellt eine Bondingoberfläche bereit, die zum Anbringen des Bausteins 20 an Leiterplatten und Mutterplatinen geeignet ist. Bei einer Ausführungsform sind mindestens die äußeren Abschnitte der Zuleitungen 40 und der Fläche 42 durch Plattierungsmaterial 28 plattiert und somit vor Oxidation geschützt und für eine verbesserte Lötbarkeit und verbesserte elektrische Verbindung zu anderen elektrischen Bauelementen konfiguriert.
  • 3 ist eine Querschnittsansicht des vereinzelten Halbleiterbausteinbauelements 20 entlang der Linie 3-3 von 1. Bei einer Ausführungsform enthält der Chip 24 eine aktive Oberfläche 50 und eine zweite Oberfläche 52 gegenüber der aktiven Oberfläche 50; der Systemträger 26 enthält eine erste Fläche 60 gegenüber der zweiten Fläche 42 und der Baustein 20 enthält ein Die-Attach-Material 70, zwischen die zweite Oberfläche 52 des Chips 24 und die zweite Fläche 60 des Systemträgers 26 gekoppelt. Bei einer Ausführungsform ist die aktive Oberfläche 50 des Chips 24 durch einen oder mehrere Drähte 80 elektrisch an den Systemträger 26 gekoppelt.
  • Bei einer Ausführungsform ist der Chip 24 an einen Systemträger 26 in einem Die-Attach-Prozess gekoppelt unter Verwendung von Die-Attach-Material 70, und Drähte 80 sind in einem in der Technik bekannten Drahtbondingprozess zwischen den Chip 24 und den Systemträger 26 gekoppelt. Bei einer Ausführungsform ist das Die-Attach-Material 70 ein elektrisch leitender Kleber, der den Chip 24 mit der ersten Fläche 60 des Systemträgers 26 verbindet. Bei einer Ausführungsform ist das Die-Attachment-Material ein doppelseitiges elektrisch leitendes Klebeband, wenngleich auch andere geeignete Kleber und Formen von Klebern akzeptabel sind. Bei einer Ausführungsform ist das Die-Attach-Material 70 ein elektrisch isolierender Kleber, der den Chip 24 mit der ersten Fläche 60 des Systemträgers 26 verbindet. Bei einer Ausführungsform beinhalten die Drähte 80 Golddrähte, Silberdrähte, Platindrähte, Kupferdrähte oder andere geeignete Drähte, die konfiguriert sind, die aktive Oberfläche 50 des Chips 24 elektrisch mit dem Systemträger 26 zu verbinden.
  • Bei einer Ausführungsform des Verfahrens bedeckt nach dem Herstellen und Vereinzeln des Bausteins 20 das Kapselungsmaterial 22 den Chip 24, die erste Fläche 60 des Systemträgers 26 und Drähte 80, und Plattierungsmaterial 28 bedeckt mindestens gegenüberliegende Enden 90, 92 des Systemträgers 26 und der Fläche 42. Plattierungsmaterial 28 minimiert oder eliminiert die Oxidation des Systemträgers 26 und wird ausgewählt, um bevorzugt Lot zu benetzen oder damit zu bonden, das beim Anbringen des Bausteins 20 an Leiterplatten und anderen Bauelementen verwendet wird, wodurch die Lötbarkeit des Bausteins 20 an Leiterplatten verbessert wird.
  • Bei einer Ausführungsform enthält das Kapselungsmaterial 22 Epoxid, vernetzendes Polymer, vernetztes Polymer, Harz wie etwa formbares Harz oder anderes elektrisch isolierendes Material, das sich zum Ausformen und/oder Kapseln des Chips 24 eignet (1). Der Chip 24 enthält Halbleiterchips im allgemeinen und kann einen beliebigen Chip enthalten, der sich zur Verwendung in einem Halbleiterbaustein eignet, wie etwa Logikchips, Leistungschips, Metalloxidhalbleiter-Feldeffekttransistor-Chips und dergleichen. Der Systemträger 26 stellt eine Stützstruktur für den Baustein 20 bereit und enthält Systemträger, die aus einem Metall wie etwa Kupfer, Aluminium, Legierungen von Kupfer, Legierungen von Aluminium oder anderen geeigneten elektrisch leitenden Metallen ausgebildet sind. Bei einer Ausführungsform enthält der Systemträger 26 einen QFN-Systemträger mit Zuleitungen 40 auf vier Seiten. Bei einer weiteren Ausführungsform enthält der Systemträger 26 einen DFN-Systemträger mit Zuleitungen 40 auf zwei gegenüberliegenden Seiten. Das Plattierungsmaterial 28 ist konfiguriert, die Lötbarkeit des vereinzelten Halbleiterbausteinbauelements 20 an eine gedruckte Leiterplatte oder Mutterplatine zu verbessern. Bei einer Ausführungsform beinhaltet das Plattierungsmaterial 28 Zinn, Schichten und/oder Beschichtungen aus Zinn, Legierungen von Zinn, Metalllegierungen im allgemeinen oder Metallen mit einer Affinität für Zinnlot oder zinnbasiertes Lot. Bei einer Ausführungsform wird Plattierungsmaterial 28 in einem chemischen Plattierungsabscheidungsprozess mit einer Dicke im Bereich von zwischen etwa 100 Nanometern bis 100 Mikrometern abgeschieden, und bevorzugt wird das Plattierungsmaterial 28 mit einer Dicke im Bereich von etwa 10 Mikrometern abgeschieden.
  • Unter zusätzlicher Bezugnahme auf 3 enthält bei einer Ausführungsform der erfindungsgemäß vereinzelte Baustein 20 ein Epoxidkapselungsmaterial 22, das einen Halbleiterchip 24 bedeckt, der elektrisch an einen Kupfersystemträger 26 gekoppelt ist, und ein Zinnplattierungsmaterial 28 wird in einem chemischen Plattierungsprozess über vorvereinzelten Enden und einer unteren Oberfläche des Systemträgers 26 abgeschieden. Dazu wird das Plattierungsmaterial 28 so konfiguriert, dass es bevorzugt durch Zinnlot benetzt wird, was zu einer qualitativ hochwertigen Hohlkehle/elektrischen Verbindung zwischen dem Zinnlot und dem Plattierungsmaterial 28 führt.
  • 4 ist eine Bodenansicht eines Rahmens 100, der einem Halbleiterbaustein-Fabrikationsprozess gemäß einer Ausführungsform unterzogen wird. Bei einer Ausführungsform enthält eine gegenüberliegende Fläche des Rahmens 100 (in 4 nicht gezeigt) eine Oberseite des Rahmens 100 mit einem an einem Pad des Rahmens 100 angebrachten Die, wobei der Die und die Oberseite von einer Formmasse bedeckt sind. Bei einer Ausführungsform enthält der Rahmen 100 eine Rahmenfolie oder einen Rahmenstreifen mit mehreren Systemträgern 26, die in einem Array angeordnet sind mit Spalten aus Systemträgern 26 und Reihen aus Systemträgern 26. Bei einer Ausführungsform enthält der Rahmen 100 mehrere in einem aufgewickelten Rahmen 100 angeordnete Systemträger 26. Bei einer anderen Ausführungsform enthält der Rahmen 100 einen einzelnen Systemträger 26, der zur Fabrikation zu einem Halbleiterbausteinbauelement 20 konfiguriert ist.
  • Bei einer Ausführungsform enthält der Rahmen 100 ein Segment A mit einem Systemträger 26, der zur Verarbeitung bereit ist und noch nicht vereinzelt worden ist, ein Segment B mit einem Systemträger 26, der vorvereinzelt worden ist, und ein Segment C mit einem Systemträger 26, der vorvereinzelt und plattiert worden ist und durch Haltestege 32 an den Rahmen 100 gekoppelt ist.
  • Das Segment A des Rahmens 100 enthält einen Systemträger 26 mit mehreren Zuleitungen 40 (oder Stegen), die auf einem Umfang des Systemträgers 26 geätzt/gedruckt/gestanzt sind, und eine Fläche 42, die relativ zu der Ansicht von 4 nach oben orientiert ist. Die Fläche 60 (3) des Systemträgers 26 und der Die 24 des Bausteins 20 sind auf einer Seite gegenüber der Fläche 42 angeordnet (d. h. unter dem Rahmen 100) und sind in 4 nicht sichtbar.
  • Das Segment B des Rahmens 100 enthält einen vorvereinzelten Systemträger 26, der durch Haltestege 32 an den Rahmen 100 gekoppelt ist. Bei einer Ausführungsform wird eine Stanze 101 oder ein Schneidwerkzeug 101 verwendet, um Abschnitte 102 des Rahmens 100 entlang Seiten der Systemträger 26 zu entfernen, wodurch die Zuleitungen/Stege 40 abgetrennt oder vereinzelt werden. Das Beseitigen von Abschnitten 102 des Rahmens 100 trennt die Zuleitungen/Stege 40 ab und exponiert gegenüberliegende Enden 90, 92 des Systemträgers 26. Bei einer Ausführungsform enthalten die gegenüberliegenden Enden des Systemträgers 26 gegenüberliegende seitliche Enden 90, 92 und gegenüberliegende longitudinale Enden 94, 96. Die beseitigten Abschnitte 102 des Rahmens 100 definieren Schlitze 102a, 102b, 102c und 102d, die zwischen einem Paar von Haltestegen 32 des Systemträgers 26 verlaufen.
  • Das Segment C des Rahmens 100 veranschaulicht das über der Fläche 42 und auf den Oberflächen der Schlitze 102a–102d plattierte Plattierungsmaterial 28. Das Plattierungsmaterial 28 bedeckt/beschichtet Schlitze 102a–102d, Fläche 42, Zuleitungen 40, die abgetrennten Zuleitungen/Stege 40, die gegenüberliegenden seitlichen Enden 90, 92 und die gegenüberliegenden longitudinalen Enden 94, 96 des Systemträgers 26. Bei einer Ausführungsform wird danach ein Schneidwerkzeug verwendet, um die Haltestege 32 zu durchtrennen und den Baustein 20 vom Rahmen 100 zu vereinzeln, so dass der Baustein 20 in seiner freistehenden Form bereitgestellt wird, wie am besten in 1 dargestellt.
  • 5 ist ein Fabrikationsflussdiagramm 120 bezüglich der Verarbeitung von vereinzelten Halbleiterbausteinbauelementen 20 gemäß einer Ausführungsform. Unter zusätzlicher Bezugnahme auf 3 beinhaltet eine Ausführungsform des Herstellens des Bausteins 20 die Vormontage 122, bei der der Systemträger 26 für die Anbringung des Chips 24 an der Fläche 60 vorbereitet und/oder grundiert wird. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Die-Attach-Prozess 124, bei dem die zweite Oberfläche 52 des Chips 24 durch Kleber 70 an die erste Fläche 60 des Systemträgers 26 gekoppelt wird. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Härtungsprozess 126, bei dem der Systemträger 26/der Chip 24/der Kleber 70 gehärtet werden, um einen geeigneten Grad an elektrischer Kommunikation zwischen dem Chip 24 und dem Systemträger 26 sicherzustellen.
  • Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Drahtbondprozess 128, bei dem Drähte 80 elektrisch zwischen der aktiven Oberfläche 50 des Chips 24 und dem Systemträger 26 verbunden werden. Bei einer Ausführungsform werden Drähte 80 an den Systemträger 26 drahtgebondet und an ein auf der aktiven Oberfläche 50 des Chips 24 bereitgestelltes Pad drahtgebondet. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Ausformprozess 130, bei dem Kapselungsmaterial 22 über dem Chip 24, den Drähten 28 und der ersten Fläche 60 des Systemträgers 26 ausgeformt wird. Kapselungsmaterial 22 beinhaltet eine Formmasse oder Epoxid oder Polymer, die oder das auf geeignete Weise an ihrer/seiner Stelle über dem Chip 24, den Drähten 80 und einem Abschnitt des Systemträgers 26 ausgeformt wird. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Nachausformaushärtungsprozess 132, bei dem Kapselungsmaterial 22 gehärtet wird, um ein dauerhaftes stabiles Äußeres für den Baustein 120 zu definieren.
  • Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Vorvereinzelungsprozess 134, bei dem eine Stanze 101 oder ein Schneidwerkzeug 101 (4) verwendet wird, um Abschnitte 102 des Systemträgers 100 (4) neben den Enden 90, 92, 94, 96 des Systemträgers 26 abzutrennen oder zu schneiden oder zu entfernen. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Plattierungsprozess 136, bei dem Plattierungsmaterial 28 über den Zuleitungen 40, der Fläche 42 und vorvereinzelten Enden 90, 92, 94, 96 des Systemträgers 26 abgeschieden wird. Bei einer Ausführungsform beinhaltet Plattierungsmaterial 28 Zinn, das chemisch in Schlitze 102a–102d, über Zuleitungen 40 und auf die Fläche 42 des Systemträgers 26 plattiert wird, wie am besten in 4 dargestellt. Schließlich beinhaltet die Fabrikation des Bausteins 20 einen Haltestegvereinzelungsprozess 138, bei dem Haltestege 32 (4) abgetrennt oder geschnitten werden, um den Baustein 20 zu vereinzeln und von dem Rahmen 100 zu entfernen.
  • 6 ist eine Perspektivansicht einer Halbleiterbaugruppe 140 erhalten gemäß einer Ausführungsform des erfindungsgemäßen Verfahrens. Die Halbleiterbaugruppe 140 enthält ein an eine gedruckte Leiterplatte 142 gekoppeltes vereinzeltes Halbleiterbausteinbauelement 20. Bei einer Ausführungsform ist der Baustein 20 durch Hohlkehlen 146 aus Lot auf eine Oberfläche 144 der gedruckten Leiterplatte 142 gelötet, wobei die Hohlkehlen 146 aus Lot gleichmäßig entlang der Seiten 34 des Bausteins 20 angeordnet sind und elektrisch die Fläche 42 (2) des Bausteins 20 an die gedruckte Leiterplatte 142 koppeln.
  • 7 ist eine Querschnittsansicht der Halbleiterbaugruppe 140 entlang der Linie 7-7 von 6. Der Baustein 20 enthält Plattierungsmaterial 28, das so ausgewählt ist, dass es bevorzugt mit den Hohlkehlen 146 aus Lot bondet. Bei einer Ausführungsform enthält das Plattierungsmaterial 28 Zinnlot, das den Boden des Bausteins 20 benetzt, wodurch der Baustein 20 an die gedruckte Leiterplatte 142 gekoppelt wird, und Hohlkehlen aus Lot 146 an gegenüberliegenden Enden 90, 92 des Bausteins 20 bildet. Bei einer Ausführungsform benetzt das Zinnlot 28 bevorzugt gegenüberliegende Enden 90, 92 des Bausteins 20 bzw. verbindet sich damit, um Zinnlothohlkehlen 146 auszubilden.
  • Im allgemeinen wird die Querschnittsgestalt der Hohlkehlen 146 teilweise durch die Oberflächenspannung des zum Ausbilden der Hohlkehlen 146 verwendeten Lots bestimmt. Die Hohlkehlen 146 benetzen bevorzugt Plattierungsmaterial 28 und bedecken gleichförmig plattierte Enden 90, 92, 94, 96 des Systemträgers 26. Bei einer Ausführungsform des erfindungsgemäßen Verfahrens wird eine verbesserte elektrische Verbindung zwischen dem Baustein 20 und der Leiterplatte 142 durch Hohlkehlen 146 bereitgestellt, die sich im wesentlichen mit allen plattierten Enden 90, 92, 94, 96 des Bausteins 20 verbinden. Bei einer Ausführungsform definiert Plattierungsmaterial 28 eine Bondingschicht, und die Hohlkehlen 146 aus Lot erstrecken sich über die ganze Höhe der Bondingschicht, wie in 7 dargestellt.
  • Ein Verfahren wird bereitgestellt, das ein vorvereinzeltes Halbleiterbausteinbauelement bereitstellt, das verbesserte Lötbarkeit an gedruckte Leiterplatten aufweist. Die verbesserte Lötbarkeit ermöglicht eine verbesserte elektrische Verbindung zwischen dem Halbleiterbaustein und der gedruckten Leiterplatte. Der vereinzelte Baustein enthält Plattierungsmaterial, das über Enden des Systemträgers abgeschieden ist, so dass die Enden des Systemträgers daran gehindert sind, während der Fabrikation des Halbleiters und/oder der Halbleiterbaugruppe unerwünscht zu oxidieren. Zusätzlich dazu, dass die Oxidation des Systemträgers minimiert wird, wird das Plattierungsmaterial so gewählt, dass es eine Affinität für Lot aufweist, das zum Koppeln des Bausteins an die gedruckte Leiterplatte verwendet wird. Auf diese Weise stellen die Hohlkehlen aus Lot, die zwischen dem Baustein und der gedruckten Leiterplatte ausgebildet sind, eine verbesserte elektrische Verbindung für das Bauelement und die Baugruppe bereit.

Claims (8)

  1. Verfahren zum Vereinzeln eines Halbleiterbausteins von einem Träger, wobei das Verfahren folgendes umfasst: Bereitstellen eines Rahmens (100) mit einer ersten Fläche und einer gegenüberliegenden zweiten Fläche, wobei der Rahmen einen Systemträger (26) aufweist, der eine Mehrzahl von Zuleitungen (40), die Eingangs- und Ausgangsanschlüsse bereitstellen, und vier Haltestege (32), die den Systemträger (26) mit dem Rahmen (100) verbinden, aufweist; Anbringen eines Chips zum elektrischen Kommunizieren mit der ersten Fläche des Rahmens; Kapseln des Chips und eines Abschnitts der ersten Fläche des Rahmens mit einem elektrisch isolierenden Material, um den Halbleiterbaustein zu definieren; dann Entfernen von Abschnitten des Rahmens entlang Seiten des Systemträgers (26), so dass die Mehrzahl von Zuleitungen (40) vollständig abgetrennt und gegenüberliegende Enden (90, 92, 94, 96) des Systemträgers exponiert werden, wobei das Exponieren von Enden des Systemträgers des Halbleiterbausteins beinhaltet, die vier Haltestege (32) intakt zu lassen, die jeweils zwischen einer Ecke des Halbleiterbausteins und dem Rahmen verlaufen; dann Plattieren eines Metalls über den exponierten Enden (90, 92, 94, 96) des Systemträgers und Abtrennen der Haltestege (32) zwischen den Ecken des Halbleiterbausteins von dem Rahmen, um den Halbleiterbaustein von dem Rahmen zu vereinzeln.
  2. Verfahren nach Anspruch 1, wobei das Bereitstellen des Rahmens (100) das Bereitstellen eines Rahmenstreifens umfasst, der konfiguriert ist, ein Array aus Halbleiterbausteinen zu tragen.
  3. Verfahren nach Anspruch 1, wobei das Bereitstellen des Rahmens (100) das Bereitstellen einer Rahmenspule umfasst, der konfiguriert ist, mehrere Halbleiterbausteine in einer Säule zu tragen.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen von Abschnitten des Rahmens das Entfernen von Abschnitten auf jeder der vier Seiten des Halbleiterbausteins von dem Rahmen (100) mit einer Stanze umfasst, um vier Enden (90, 92, 94, 96) des Systemträgers (26) des Halbleiterbausteins zu exponieren.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen von Abschnitten des Rahmens das Herausstanzen von Schlitzen (102a, 102b, 102c, 102d) umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Plattieren des Metalls über den exponierten Enden (90, 92, 94, 96) des Systemträgers (26) das Plattieren eines Zinn umfassenden Metalls über den vier exponierten Enden des Systemträgers des Halbleiterbausteins umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Plattieren des Metalls ein chemisches Plattieren von Zinn beinhaltet.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bereitstellen des Rahmens (100) umfasst, einen Rahmen bereitzustellen, der als Material Kupfer aufweist.
DE102008046095.8A 2007-09-07 2008-09-05 Verfahren zum vereinzeln eines halbleiterbausteins Expired - Fee Related DE102008046095B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/851,990 US7932587B2 (en) 2007-09-07 2007-09-07 Singulated semiconductor package
US11/851,990 2007-09-07

Publications (2)

Publication Number Publication Date
DE102008046095A1 DE102008046095A1 (de) 2009-04-16
DE102008046095B4 true DE102008046095B4 (de) 2016-08-04

Family

ID=40430954

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008046095.8A Expired - Fee Related DE102008046095B4 (de) 2007-09-07 2008-09-05 Verfahren zum vereinzeln eines halbleiterbausteins

Country Status (2)

Country Link
US (1) US7932587B2 (de)
DE (1) DE102008046095B4 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960818B1 (en) * 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8709870B2 (en) 2009-08-06 2014-04-29 Maxim Integrated Products, Inc. Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages
JP2011138968A (ja) * 2009-12-28 2011-07-14 Senju Metal Ind Co Ltd 面実装部品のはんだ付け方法および面実装部品
DE102011008562B4 (de) 2010-01-15 2020-06-25 Maxim Integrated Products, Inc. Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(Quad No-Lead Frame)-Gehäusen für integrierte Schaltungen
TWI458417B (zh) * 2010-06-22 2014-10-21 Pegatron Corp 支撐結構模組及其應用之電子裝置
JP4929382B2 (ja) * 2010-07-13 2012-05-09 株式会社東芝 電子部品構造体及び電子機器
US9070669B2 (en) 2012-11-09 2015-06-30 Freescale Semiconductor, Inc. Wettable lead ends on a flat-pack no-lead microelectronic package
US8535982B1 (en) 2012-11-29 2013-09-17 Freescale Semiconductor, Inc. Providing an automatic optical inspection feature for solder joints on semiconductor packages
US11195269B2 (en) * 2015-03-27 2021-12-07 Texas Instruments Incorporated Exposed pad integrated circuit package
US10796986B2 (en) * 2016-03-21 2020-10-06 Infineon Technologies Ag Leadframe leads having fully plated end faces
JP6752639B2 (ja) 2016-05-02 2020-09-09 ローム株式会社 半導体装置の製造方法
US10388616B2 (en) * 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP2022048118A (ja) * 2020-09-14 2022-03-25 エスティーマイクロエレクトロニクス エス．アール．エル． 信頼性及び検査能力を改善したパッケージ化半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US20040238923A1 (en) * 2003-03-11 2004-12-02 Siliconware Precision Industries Co., Ltd. Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same
US20070176267A1 (en) * 2006-02-02 2007-08-02 Abbott Donald C Aluminum leadframes for semiconductor QFN/SON devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3664045B2 (ja) * 2000-06-01 2005-06-22 セイコーエプソン株式会社 半導体装置の製造方法
JP4547086B2 (ja) * 2000-12-25 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
US20030178707A1 (en) * 2002-03-21 2003-09-25 Abbott Donald C. Preplated stamped small outline no-lead leadframes having etched profiles
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
US7119421B2 (en) * 2002-06-06 2006-10-10 Koninklijke Philips Electronics N.V. Quad flat non-leaded package comprising a semiconductor device
US6723585B1 (en) * 2002-10-31 2004-04-20 National Semiconductor Corporation Leadless package
JP4711595B2 (ja) * 2002-12-10 2011-06-29 株式会社半導体エネルギー研究所 Ｅｌディスプレイ及び電子機器
US6872599B1 (en) * 2002-12-10 2005-03-29 National Semiconductor Corporation Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)
US7271493B2 (en) * 2003-01-21 2007-09-18 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
CN100490140C (zh) * 2003-07-15 2009-05-20 飞思卡尔半导体公司 双规引线框
TWI297938B (en) * 2003-07-15 2008-06-11 Advanced Semiconductor Eng Semiconductor package
JP4141340B2 (ja) * 2003-07-16 2008-08-27 三洋電機株式会社 半導体装置の製造方法
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US6773961B1 (en) * 2003-08-15 2004-08-10 Advanced Semiconductor Engineering Inc. Singulation method used in leadless packaging process
US8330258B2 (en) * 2003-12-24 2012-12-11 Stmicroelectronics, Inc. System and method for improving solder joint reliability in an integrated circuit package
WO2005071741A2 (de) * 2004-01-27 2005-08-04 Infineon Technologies Ag Haftvermittelnde organische beschichtungen in halbleitergehäusen
US7553700B2 (en) * 2004-05-11 2009-06-30 Gem Services, Inc. Chemical-enhanced package singulation process
US7125747B2 (en) * 2004-06-23 2006-10-24 Advanced Semiconductor Engineering, Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
US20060199308A1 (en) * 2005-03-02 2006-09-07 Advanced Semiconductor Engineering, Inc. Process for manufacturing sawing type leadless semiconductor packages
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
US7405106B2 (en) * 2006-05-23 2008-07-29 International Business Machines Corporation Quad flat no-lead chip carrier with stand-off

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US20040238923A1 (en) * 2003-03-11 2004-12-02 Siliconware Precision Industries Co., Ltd. Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same
US20070176267A1 (en) * 2006-02-02 2007-08-02 Abbott Donald C Aluminum leadframes for semiconductor QFN/SON devices

Also Published As

Publication number Publication date
DE102008046095A1 (de) 2009-04-16
US20090065915A1 (en) 2009-03-12
US7932587B2 (en) 2011-04-26

Similar Documents

Publication Publication Date Title
DE102008046095B4 (de) Verfahren zum vereinzeln eines halbleiterbausteins
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102011053871B4 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE4238646B4 (de) Halbleiter-Bauelement mit spezieller Anschlusskonfiguration
DE68927295T2 (de) Kunstharzversiegeltes halbleiterbauelement
DE102005006730B4 (de) Halbleiterchippackung und zugehöriges Herstellungsverfahren
DE4337675B4 (de) Verfahren zur Herstellung von stapelbaren Halbleitergehäusen
DE112006003633T5 (de) Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben
DE3300693A1 (de) Halbleiteranordnung und verfahren zu ihrer herstellung
DE112006003372T5 (de) Vorrichtung und Verfahren zur Montage eines oben und unten freiliegenden eingehausten Halbleiters
DE112006003036T5 (de) Halbleiterchipgehäuse mit einem Leitungsrahmen und einem Clip sowie Verfahren zur Herstellung
AT504250A2 (de) Halbleiterchip-packung und verfahren zur herstellung derselben
DE112008001657T5 (de) Integriertes Leistungsbauelementgehäuse und Modul mit zweiseitiger Kühlung und Verfahren zur Herstellung
DE102014104399B4 (de) Halbleiterchipgehäuse umfassend einen Leadframe
DE10393232T5 (de) Halbleiterchipgehäuse mit Drain-Klemme
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE10333841A1 (de) Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben
DE102004041088B4 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
DE102014116379A1 (de) Verfahren zum elektrischen isolieren gemeinsam benutzter zuleitungen eines leiterrahmenstreifens
DE19808193A1 (de) Leadframevorrichtung und entsprechendes Herstellungsverfahren
DE19801488B4 (de) Verfahren zum Zusammenbau eines Halbleiterbausteins
DE10297264B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102018130965A1 (de) Gehäuse-in-gehäuse struktur für halbleitervorrichtungen und verfahren zur herstellung
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets
DE102019127007B4 (de) Stapel elektrischer bauelemente und verfahren zur herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee