JP3759131B2 - リードレスパッケージ型半導体装置とその製造方法 - Google Patents

リードレスパッケージ型半導体装置とその製造方法 Download PDF

Info

Publication number
JP3759131B2
JP3759131B2 JP2003283264A JP2003283264A JP3759131B2 JP 3759131 B2 JP3759131 B2 JP 3759131B2 JP 2003283264 A JP2003283264 A JP 2003283264A JP 2003283264 A JP2003283264 A JP 2003283264A JP 3759131 B2 JP3759131 B2 JP 3759131B2
Authority
JP
Japan
Prior art keywords
lead frame
chip
mos transistor
electrode
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003283264A
Other languages
English (en)
Other versions
JP2005051130A (ja
Inventor
幸徳 田平
壯和 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2003283264A priority Critical patent/JP3759131B2/ja
Priority to US10/869,949 priority patent/US7224045B2/en
Priority to CNB2004100636827A priority patent/CN1322584C/zh
Priority to DE102004037085A priority patent/DE102004037085A1/de
Publication of JP2005051130A publication Critical patent/JP2005051130A/ja
Application granted granted Critical
Publication of JP3759131B2 publication Critical patent/JP3759131B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/35—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/84201—Compression bonding
    • H01L2224/84205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明はリードレスパッケージ型半導体装置とその製造方法に関するものである。
リードレスパッケージ型の半導体装置（以下、リードレスパッケージと称する）は、半導体チップを封止した封止樹脂から外部接続用の電極としてのリードが突出されていないため、パッケージの外形寸法が封止樹脂の外形寸法と同一に構成できるため、半導体装置の小型化、薄型化に有利である。このようなリードレスパッケージとして特許文献１に記載の技術がある。この特許文献１の技術は、図１６（ａ）に示すように、半導体チップ３０１を樹脂パッケージ３０２で封止しており、樹脂パッケージ３０２の底面に設けられた樹脂突起３０３の表面に外部接続用のリードとしての金属膜３０４を形成し、この金属膜３０４と半導体チップ３０１の電極３０５とをボンディングワイヤ３０６により電気接続した構成である。
特許第３０７４２６４号明細書
この特許文献１の技術は、図には表れないがリードフレームを利用して半導体チップ３０１を支持した状態で金属膜３０４に対してボンディングワイヤ３０６の接続、及び樹脂パッケージ３０２の形成を行い、その後にリードフレームを除去する製造技術が採用されているが、リードフレームに半導体チップをマウントし、当該リードフレームを残した構成のリードレスパッケージも提案されている。図１６（ｂ）はその例であり、リードフレーム４０２上に半導体チップ４０１を搭載し、半導体チップ４０１と外部接続用のリード４０３との間をボンディングワイヤ４０４により電気接続した上で半導体チップ４０１及びボンディングワイヤ４０４等を封止樹脂４０５により一括封止し、その後にリードフレーム４０４を切断分離して個々のパッケージを形成するものである。このように図１６（ａ）に示した特許文献１のリードレスパッケージ、あるいは図１６（ｂ）に示したリードレスパッケージでは、外部接続用のリードがパッケージの外形寸法と同一寸法に形成されるためパッケージの小型化、薄型化に有利である。
従来のリードレスパッケージの構成では、半導体チップと外部接続用のリードとをボンディングワイヤで接続しているため、ボンディングヤイヤが半導体チップのエッジ部に短絡しないようなループ形状を必要とするための高さ寸法だけパッケージの高さ寸法が必要であり、パッケージの小型化、特に薄型化を進める上での障害になる。また、半導体チップとリードとを細いボンディングワイヤで接続しているため、複数個の半導体チップに対してそれぞれワイヤボンディングの工程が必要であり、製造工数が多くなるという問題もある。さらに、ボンディングワイヤの電気抵抗が大きく、リードレスパッケージの高速動作の点で好ましくないという問題もある。
これらの問題のうち、電気抵抗の問題に対しては、従来では、図１６（ｂ）の構成に対し、図１７（ａ）のように、ボンディングワイヤに代えて金属板片４０６で半導体チップ４０１とリード４０３とを接続するパッケージ形態や、図１７（ｂ）のように、リードフレーム４０２の一部を金属片端子４０７として延長して半導体チップ４０１に接続するパッケージ形態が提案されている。これらの技術では、金属板片や金属片端子をボンディングワイヤよりも低抵抗化できるためパッケージにおける電気抵抗を低減し、高速動作を実現する上では有利である。しかしながら、これらの改善された技術においても、金属板片や金属片端子によってパッケージの薄型化を図ることは困難であり、また、個々の半導体チップに対して金属板片や金属片端子を接続するための工程が必要であり、製造工数を低減することは困難である。
本発明の目的は、パッケージの小型化、薄型化を図るとともに半導体チップとリードとの電気抵抗を低減し、しかも製造工数を削減することが可能なリードレスパッケージ及びその製造方法を提供するものである。
本発明は、平面配置された複数個の半導体チップの各一方の面に設けられた電極に接続される第１のリードフレームと、半導体チップの各他方の面に設けられた電極に接続される第２のリードフレームと、第１及び第２のリードフレームで挟まれる領域に充填されて複数の半導体チップを封止する封止樹脂とを備え、複数個の半導体チップは一方の面にドレイン電極が配設され、他方の面にゲート電極及びソース電極が配設された２つの縦型ＭＯＳトランジスタチップとして構成され、２つの縦型ＭＯＳトランジスタチップの各ドレイン電極は第１のリードフレームを介して相互に電気接続されていることを特徴とする。
本発明の第１の製造方法は、第１のリードフレームに複数個の縦型ＭＯＳトランジスタチップを平面配置し、当該縦型ＭＯＳトランジスタチップの下側に向けられたドレイン電極を前記第１のリードフレームに接続する工程と、複数個の縦型ＭＯＳトランジスタチップ上に第２のリードフレームを載置し、縦型ＭＯＳトランジスタチップの上側に向けられたゲート電極及びソース電極を第２のリードフレームに接続する工程と、第１及び第２のリードフレームで挟まれた空間に樹脂を充填して前記複数個の縦型ＭＯＳトランジスタチップを樹脂封止する工程と、複数個の縦型ＭＯＳトランジスタチップのうち所定数の縦型ＭＯＳトランジスタチップ毎に第１及び第２リードフレーム並びに封止樹脂を全厚さにわたって切断し、当該所定数の縦型ＭＯＳトランジスタチップを含む個片のパッケージに切断分離する工程とを含むことを特徴とする。
本発明の第２の製造方法は、第２のリードフレームに複数個の縦型ＭＯＳトランジスタチップを平面配置し、当該縦型ＭＯＳトランジスタチップの下側に向けられたゲート電極及びソース電極を第２のリードフレームに接続する工程と、複数個の縦型ＭＯＳトランジスタチップ上に第１のリードフレームを載置し、縦型ＭＯＳトランジスタの上側に向けられたドレイン電極を第１のリードフレームに接続する工程と、第１及び第２のリードフレームで挟まれた空間に樹脂を充填して複数個の縦型ＭＯＳトランジスタチップを樹脂封止する工程と、複数個の縦型ＭＯＳトランジスタチップのうち所定数の縦型ＭＯＳトランジスタチップ毎に第１及び第２リードフレーム並びに封止樹脂を全厚さにわたって切断し、当該所定数の縦型ＭＯＳトランジスタチップを含む個片のパッケージに切断分離する工程とを含むことを特徴とする。
本発明の第３の製造方法は、第１のリードフレームに１つ以上の第１の半導体チップを平面配置し、当該半導体チップの下側に向けられた裏面の電極を第１のリードフレームに接続する工程と、第２のリードフレームに１つ以上の第２の半導体チップを平面配置し、当該半導体チップの下側に向けられた裏面の電極を第２のリードフレームに接続する工程と、第１のリードフレームと第２のリードフレームを互いに向かい合わせ、第１の半導体チップの表面の電極を第２のリードフレームに接続すると同時に第２の半導体チップの表面の電極を第１のリードフレームに接続する工程と、第１及び第２のリードフレームで挟まれた空間に樹脂を充填して複数個の半導体チップを樹脂封止する工程と、複数個の半導体チップのうち所定数の数の半導体チップ毎に第１及び第２リードフレーム並びに封止樹脂を全厚さにわたって切断し、当該所定数の半導体チップを含む個片のパッケージに切断分離する工程とを含むことを特徴とする。
本発明の半導体装置によれば、２つの縦型ＭＯＳトランジスタチップのドレイン電極とゲート電極及びソース電極を第１及び第２のリードフレームに直接接続し、これら第１及び第２のリードフレーム間に封止樹脂を充填して縦型ＭＯＳトランジスタチップを封止した構成としているので、縦型ＭＯＳトランジスタチップの電極とリードフレームとを電気接続するためのボンディングワイヤ等が不要になり、リードレスパッケージの高さ寸法を低減し、小型化、薄型化が可能になる。また、ボンディングワイヤ等が不要になることで、縦型ＭＯＳトランジスタチップとリードフレームとの間の電気抵抗を低減し、高速動作を実現する上で有利になる。また、個々の縦型ＭＯＳトランジスタチップに対するボンディングワイヤ等の接続工程が不要になり、製造工数を低減することが可能になる。
本発明の製造方法によれば、小型でかつ薄型のリードレスパッケージを容易に製造することが可能になるとともに、個々の半導体チップに対するボンディングワイヤ等の接続工程が不要になり、製造工数を低減することが可能になる。
本発明の製造方法においては、第１又は第２のリードフレームの少なくとも一方は、表面側の一部領域をハーフエッチングする工程と、裏面側の前記一部領域と重なる領域及び他の領域をハーフエッチングし、当該一部領域と重なる領域では全厚みにわたってエッチング除去する工程とを含んで形成する。あるいは、第２のリードフレームのみを表面及び裏面をハーフエッチングする。
本発明のリードレスパッケージ型半導体装置においては、第１及び第２のリードフレームはそれぞれ導電板で構成され、その少なくとも一方は、全厚みが残された全厚み領域と、表面側のみがハーフエッチングされた半厚み領域とを備えており、全厚み領域の表面側が外部電極として構成されることが好ましい。
また、本発明リードレスパッケージ型半導体装置においては、第１のリードフレームは平板状の導電板で構成される。また、第１及び第２のリードフレームは封止樹脂の両面において露出される。あるいは、第１のリードフレームは絶縁板の内面に導電パターンが形成された構成とされる。
次に、本発明の実施例を図面を参照して説明する。図１は本発明をＭＯＳＦＥＴ素子からなる半導体チップ（以下、ＭＯＳチップと称する）を一体的にパッケージしたリードレスパッケージ型半導体装置（以下、リードレスパッケージＬＬＰと称する）の実施例１の概略構成斜視図であり、同図（ａ）は上面側から見た図、（ｂ）は下面側から見た図である。図２は封止樹脂を除いた部分分解斜視図、図３は図１（ａ）のＡＡ線に沿う縦断面図である。この実施例１のリードレスパッケージＬＬＰは２つのＭＯＳチップをパッケージした構成例であり、第１のリードフレームＬ１上に同一構成をした第１及び第２の２つのＭＯＳチップＭＣ１，ＭＣ２が平面配置され、各ＭＯＳチップＭＣ１，ＭＣ２の各裏面のドレイン電極において共通外部ドレイン電極ＴＤとしての前記第１のリードフレームＬ１上に固定されている。また、前記２つのＭＯＳチップＭＣ１，ＭＣ２の表面上には第１及び第２の外部ゲート電極ＴＧ１，ＴＧ２と、第１及び第２の外部ソース電極ＴＳ１，ＴＳ２を構成している第２のリードフレームＬ２が載置され、各ＭＯＳチップＭＣ１，ＭＣ２の表面に形成された複数の電極に接続されている。前記第１及び第２のリードフレームＬ１，Ｌ２は前記２つのＭＯＳチップＭＣ１，ＭＣ２を挟み込むのに必要な最小面積の寸法に形成されており、これら第１及び第２のリードフレームＬ１，Ｌ２の間に樹脂Ｒが充填され、前記２つのＭＯＳチップＭＣ１，ＭＣ２を樹脂封止してリードレスパッケージＬＬＰを構成している。
前記第１及び第２の２つのＭＯＳチップＭＣ１，ＭＣ２はそれぞれ図４に断面構造を示すように、パワーＭＯＳＦＥＴとして形成されている。ここでは、ｎ+ 型基板１０１上にｎ- 型エピタキシャル層１０２が形成されており、このｎ- 型エピタキシャル層１０２の主面にｐ型ベース層１０３が形成され、このｐ型ベース層１０３にｎ+ 型ソース層１０４が形成されている。前記ｎ- 型エピタキシャル層１０２の表面にはゲート絶縁膜１０５が形成され、前記ｎ+ 型ソース層１０４で挟まれた領域にはポリシリコンゲート１０６が形成される。また、ポリシリコンゲート１０６を覆う層間絶縁膜１０７には前記ｐ型ベース層１０３ないしｎ+ 型ソース領域１０４を含む領域にソースコンタクトホール１０８が開口され、このソースコンタクトホール１０８には金属膜からなるソース電極１０９（図２のＳ１，Ｓ２）が形成される。また、前記ポリシリコンゲート１０６の上層には金属膜からなるゲート電極１１０（図２のＧ１，Ｇ２）が形成され、これらのゲート電極１１０及びソース電極１０９にはそれぞれ図２に示したような金バンプ（あるいは半田ボール）Ｂが形成される。また、ｎ+ 型基板１０１の裏面には金属膜からなるドレイン電極１１１（図２のＤ１，Ｄ２）が形成される。
前記２つのＭＯＳチップＭＣ１，ＭＣ２は、図５に等価回路を示すように、それぞれのドレイン電極Ｄ１，Ｄ２が相互に電気接続され、リードレスパッケージとしての共通外部ドレイン電極ＴＤとして構成されている。また、前記第１及び第２の各ＭＯＳチップＭＣ１，ＭＣ２の各ゲート電極Ｇ１，Ｇ２、ソース電極Ｓ１，Ｓ２はそれぞれ独立してパッケージの第１外部ゲート電極ＴＧ１、第２外部ゲート電極ＴＧ２、並びに第１外部ソース電極ＴＳ１、第２外部ソース電極ＴＳ２として構成されている。そして、前記第１のリードフレームＬ１によって前記共通外部ドレイン電極ＴＤが構成され、前記第２のリードフレームＬ２によって前記第１及び第２の各外部ゲート電極ＴＧ１，ＴＧ２及び外部ソース電極ＴＳ１，ＴＳ２が構成されている。
前記第１のリードフレームＬ１は平坦な金属板で形成されており、前述のように２つのＭＯＳチップＭＣ１，ＭＣ２の各ドレイン電極Ｄ１，Ｄ２が共通に接続され、共通外部ドレイン電極ＴＤとして構成されている。前記第２のリードフレームＬ２は平坦な金属板を所要のパターンにエッチング形成してゲート電極配線部ＨＧ１，ＨＧ２とソース電極配線部ＨＳ１，ＨＳ２が形成されている。そして、前記ゲート電極配線部ＨＧ１，ＨＧ２、ソース電極配線部ＨＳ１，ＨＳ２にそれぞれ各ＭＯＳチップＭＣ１，ＭＣ２の各ゲート電極Ｇ１，Ｇ２、ソース電極Ｓ１，Ｓ２が前記金バンプＢによって接続されている。また、前記ゲート電極配線部ＨＧ１，ＨＧ２とソース電極配線部ＨＳ１，ＨＳ２の一部領域は第２のリードフレームＬ２の外面から突出されており、この突出された領域が前記外部ゲート電極ＴＧ１，ＴＧ２、及び外部ソース電極ＴＳ１，ＴＳ２として形成されている。そして、前記封止樹脂Ｒは前記第１及び第２のリードフレームＬ１，Ｌ２の間に充填されて前記ＭＯＳチップＭＣ１，ＭＣ２を封止しているが、封止樹脂Ｒの一部は前記外部ゲート電極ＴＧ１，ＴＧ２及び外部ソース電極ＴＳ１，ＴＳ２を除く領域において第２のリードフレームＬ２の外面を覆うように形成されている。
ここで、実施例１でのリードレスパッケージＬＬＰにおける共通ドレイン電極ＴＤは必ずしも外部に対して電気接続を行うことが必要とされるものではないが、この実施例１では第１のリードフレームＬ１は封止樹脂Ｒの外面に露出しているので、図５に示すように、外部に電気接続を行うことが可能な共通外部ドレイン電極ＴＤとして構成されているものである。なお、共通ドレイン電極に対する外部接続が不要な場合には、第１のリードフレームを封止樹脂によって被覆するように構成してもよい。あるいは、第１のリードフレームは絶縁基板の内面にドレイン電極を短絡することが可能な導電膜を形成した構成としてもよい。
実施例１のリードレスパッケージＬＬＰでは、ＭＯＳチップＭＣ１，ＭＣ２のドレイン電極Ｄ１，Ｄ２を第１のリードフレームＬ１に直接接続し、ゲート電極Ｇ１，Ｇ２及びソース電極Ｓ１，Ｓ２を第２のリードフレームＬ２に直接接続した構成としているので、ＭＯＳチップＭＣ１，ＭＣ２のゲート電極やソース電極を電気接続するためのボンディングワイヤ、金属板片、金属片端子等が不要になり、ＭＯＳチップＭＣ１，ＭＣ２の上面と第２のリードフレームＬ２との間の高さ寸法を低減し、リードレスパッケージの小型化、薄型化が可能になる。また、ボンディングワイヤ、金属板片、金属片端子等が不要になることで、ＭＯＳチップＭＣ１，ＭＣ２と第２のリードフレームＬ２との間の電気抵抗を低減し、高速動作を実現する上で有利になる。また、個々のＭＯＳチップに対するボンディングワイヤ等の接続工程が不要になり、製造工数を低減することが可能になる。
図６は実施例１のリードレスパッケージＬＬＰの第１の製造方法を説明するための工程断面図である。図６（ａ）のように、半導体ウェハに形成された複数個のＭＯＳチップはダイシングによって個片に切断分離された後、個々のＭＯＳチップのうち第１のＭＯＳチップＭＣ１と第２のＭＯＳチップＭＣ２はそれぞれ組み合わされた状態で裏面のドレイン電極Ｄ１，Ｄ２を下側に向けて平板の金属材からなる第１のリードフレームＬ１上の所定位置に順次配列され当該ドレイン電極Ｄ１，Ｄ２において銀ペースト等によってチップマウントが行われる。なお、ＭＯＳチップＭＣ１，ＭＣ２が同一種類のものであれば、前記個々のＭＯＳチップを区別することなく第１のリードフレームＬ１上にマウントする。次いで、図６（ｂ）のように、第１のリードフレームＬ１上に第２のリードフレームＬ２が被せられ、個々のＭＯＳチップＭＣ１，ＭＣ２のゲート電極Ｇ１，Ｇ２、ソース電極（図６には表れない）に設けられている金バンプ（或いは半田ボール）Ｂによって第２のリードフレームＬ２に対する接続が行われる。この接続では第２のリードフレームＬ２をＭＯＳチップＭＣ１，ＭＣ２に対して加熱しながら加圧することで金バンプＢによる熱圧着が行われる。
ここで第２のリードフレームＬ２は、図２に示したように、前記ＭＯＳチップＭＣ１，ＭＣ２のゲート電極Ｇ１，Ｇ２及びソース電極Ｓ１，Ｓ２に対して電気接続を行うためのゲート電極配線部ＨＧ１，ＨＧ２及びソース電極配線部ＨＳ１，ＨＳ２に相当するパターン領域を残して金属板を内面側から半分の厚みでハーフエッチング除去し、一方、前記ゲート電極配線部ＨＧ１，ＨＧ２及びソース電極配線部ＨＳ１，ＨＳ２の一部領域、すなわち外部ゲート電極ＴＧ１，ＴＧ２及び外部ソース電極ＴＳ１，ＴＳ２として構成される領域以外の領域では金属板を外面側から半分の厚みでハーフエッチング除去して形成している。これにより、前記外部ゲート電極ＴＧ１，ＴＧ２及び外部ソース電極ＴＳ１，ＴＳ２として構成される領域では金属板が全厚みにわたって残され、前記ゲート電極配線部ＨＧ１，ＨＧ２及びソース電極配線部ＨＳ１，ＨＳ２の領域では金属板が半厚みに残され、その他の領域では金属板が全厚みにわたって除去された構成となる。
しかる後、図６（ｃ）のように、モールド樹脂成形法等によって第１のリードフレームＬ１及び第２のリードフレームＬ２の間に封止樹脂Ｒを充填し、ＭＯＳチップＭＣ１，ＭＣ２を樹脂封止する。このとき、第１及び第２のリードフレームＬ１，Ｌ２はそれぞれ表面が露呈された状態で樹脂封止を行うが、図１（ａ）に示したように、封止樹脂Ｒの一部は第２のリードフレームＬ２の全厚みにわたって除去した領域に充填されるとともに、ゲート電極配線部ＨＧ１，ＨＧ２及びソース電極配線部ＨＳ１，ＨＳ２の領域では封止樹脂Ｒによって外面が覆われ、外部ゲート電極ＴＧ１，ＴＧ２及び外部ソース電極ＴＳ１，ＴＳ２においてのみ露呈された状態となる。しかる後、図６（ｄ）のように、第１及び第２のリードフレームＬ１，Ｌ２、並びに封止樹脂Ｒを全厚さにわたって切断し、個々のパッケージに切断分離する。これにより図１に示したリードレスパッケージＬＬＰが完成される。
この第１の製造方法では、図６（ａ）のＭＯＳチップＭＣ１，ＭＣ２を第１のリードフレームＬ１上にチップマウントする工程では、ＭＯＳチップＭＣ１，ＭＣ２のゲート電極Ｇ１，Ｇ２及びソース電極Ｓ１，Ｓ２、すなわち各電極の金バンプＢが上面に露呈されているので、これらの電極を基準にして各ＭＯＳチップＭＣ１，ＭＣ２の位置決めを高い精度で行うことが可能である。また、図６（ｂ）の工程では、上面に露呈されたゲート電極Ｇ１，Ｇ２やソース電極Ｓ１，Ｓ２に対して第２のリードフレームＬ２の位置決めを容易行うことができるため、ＭＯＳチップＭＣ１，ＭＣ２に対する第２のリードフレームＬ２の位置決めを高い精度で行うことが可能である。これにより、特にゲート電極Ｇ１，Ｇ２及びソース電極Ｓ１，Ｓ２に対する第２のリードフレームＬ２のゲート電極配線部ＨＧ１，ＨＧ２及びソース電極配線部ＨＳ１，ＨＳ２の電気接続の信頼性を高めることが可能になる。
図７は実施例１のリードレスパッケージの第２の製造方法を説明するための工程断面図である。図７（ａ）のように、半導体ウェハに形成された複数個のＭＯＳチップＭＣ１，ＭＣ２はダイシングによって個片に切断分離された後、個々のＭＯＳチップＭＣ１，ＭＣ２は表面を下側に向けて第２のリードフレームＬ２上に位置決めされながら載置され、ＭＯＳチップの上側の裏面側から加圧されながらゲート電極Ｇ１，Ｇ２及びソース電極Ｓ１，Ｓ２が各金バンプＢによって第２のリードフレームＬ２にフリップチップマウントされる。第２のリードフレームＬ２は外部ゲート電極ＴＧ１，ＴＧ２及び外部ソース電極ＴＳ１，ＴＳ２が全厚みで残され、ゲート電極配線部ＨＧ１，ＨＧ２及びソース電極配線部ＨＳ１，ＨＳ２の各領域が半厚みで残されるようにエッチング形成され、その他の領域が全厚みわたってエッチング除去されていることは第１の製造方法の第２のリードフレームと同じである。次いで、図７（ｂ）のように、各ＭＯＳチップＭＣ１，ＭＣ２上に平坦な金属板からなる第１のリードフレームＬ１が被せられ、各ＭＯＳチップＭＣ１，ＭＣ２の裏面のドレイン電極Ｄ１，Ｄ２が銀ペースト等によって共通外部ドレイン電極ＴＤとしての第１のリードフレームＬ１にマウントが行われる。次いで、図７（ｃ）のように、モールド樹脂成形法等によって第１のリードフレームＬ１及び第２のリードフレームＬ２の間に封止樹脂Ｒを充填し、ＭＯＳチップＭＣ１，ＭＣ２を樹脂封止する。このとき、第１及び第２のリードフレームＬ１，Ｌ２はそれぞれ表面が露呈される状態に樹脂封止を行う。また、封止樹脂Ｒの一部はゲート電極配線部ＨＧ１，ＨＧ２及びソース電極配線部ＨＳ１，ＨＳ２の表面を覆うように形成される。しかる後、図７（ｄ）のように、第１及び第２のリードフレームＬ１，Ｌ２、並びに封止樹脂Ｒを全厚みにわたって切断し、個々のパッケージに切断分離する。
第２の製造方法によっても第１の製造方法と同様に実施例１のリードレスパッケージＬＬＰが製造できる。第２の製造方法では、ＭＯＳチップＭＣ１，ＭＣ２の表面を下側に向けて第２のリードフレームＬ２にチップマウントしているため、ＭＯＳチップＭＣ１，ＭＣ２のゲート電極Ｇ１，Ｇ２及びソース電極Ｓ１，Ｓ２を上方から確認することが難しいため、第２のリードフレームＬ２に対するＭＯＳチップＭＣ１，ＭＣ２の各電極の位置決め精度を高めるためには第１の製造方法の方が有利である。その一方で、第２の製造方法では個々のＭＯＳチップＭＣ１，ＭＣ２をハンドリングした状態で第２のリードフレームＬ２に対して加圧しながら加熱してチップマウントを行うことができ、その後は銀ペーストによって第１のリードフレームＬ１に対してドレイン電極Ｄ１，Ｄ２をマウントするだけでよいため、第１の製造方法のように複数のＭＯＳチップに対して第２のリードフレームを一括して金バンプによる接続を行う場合に比較してＭＯＳチップの各面の各電極に対するマウント作業は第１の製造方法よりも容易である。
図８は本発明の実施例２のリードレスパッケージＬＬＰの概略斜視図、図９は封止樹脂を除いた部分分解斜視図、図１０はその縦断面図である。なお、実施例２において実施例１と等価な部分には同一符号を付してある。実施例２では、第１のリードフレームＬ１と第２のリードフレームＬ２との間に２つの半導体チップを挟んだ状態で実装している構成は実施例１と同じであるが、一方の半導体チップはＭＯＳチップＭＣであり、他方の半導体チップはダイオードチップＤＣで構成されている。また、第１及び第２のリードフレームＬ１，Ｌ２はいずれも所要のパターンをした各電極配線部が構成されている。ここでは、第１のリードフレームＬ１にはドレイン電極配線部ＨＤ及びアノード電極配線部ＨＡが一体に形成されている。また、第２のリードフレームＬ２にはゲート電極配線部ＨＧ、ソース電極配線部ＨＳ、カソード電極配線部ＨＫが形成されている。これらの各配線部の製造は実施例１の第２のリードフレームＬ２と同様に、各リードフレームＬ１，Ｌ２の表面側と裏面側からそれぞれ所要のパターンでハーフエッチングすることで、各電極配線部ＨＤ，ＨＡ，ＨＧ，ＨＳ，ＨＫを半厚みの構成とし、ゲート、ソース、ドレイン、カソードの各外部電極ＴＧ，ＴＳ，ＴＤ，ＴＫを全厚みの構成とし、その他の領域を全厚みにわたって除去した構成としている。
そして、ＭＯＳチップＭＣは第１のリードフレームＬ１のドレイン電極配線部ＨＤに対してはドレイン電極を接続し、第２のリードフレームＬ２のゲート電極配線部ＨＧ及びソース電極配線部ＨＳに対してはゲート電極Ｇとソース電極Ｓを接続している。一方、ダイオードチップＤＣは第１のリードフレームＬ１のアノード電極配線部ＨＡに対してはアノード電極Ａを接続し、第２のリードフレームＬ２のカソード電極配線部ＨＫに対してはカソード電極Ｋを接続している。また、第１のリードフレームＬ１と第２のリードフレームＬ２との間に封止樹脂Ｒを充填してＭＯＳチップＭＣとダイオードチップＤＣを封止していること、並びに封止樹脂Ｒの一部は各リードフレームＬ１，Ｌ２の各電極配線部ＨＧ，ＨＳ，ＨＫ，ＨＤ，ＨＡを覆うように形成され、各外部電極ＴＧ，ＴＳ，ＴＫ，ＴＤのみが露出されていることは実施例１のリードレスパッケージと同じである。また、各リードレスパッケージは個片に切断分離して形成されていることも実施例１と同じである。
なお、実施例２のリードレスパッケージＬＬＰの等価回路は図１１の通りであり、ＭＯＳチップＭＣのドレイン電極ＤとダイオードチップＤＣのアノード電極Ａが第１のリードフレームＬ１に設けられたドレイン電極配線部ＨＤとアノード電極配線部ＨＡを介して外部ドレイン電極ＴＤに接続されており、ＭＯＳチップＭＣのゲート電極Ｇ及びソース電極ＳとダイオードチップＤＣのカソード電極Ｋが第２のリードフレームＬ２に設けられた外部ゲート電極ＴＧ、外部ソース電極ＴＳ、外部カソード電極ＴＫに接続され、各外部の電極がリードレスパッケージの外部電極として構成されている。
この実施例２のリードレスパッケージＬＬＰにおいては、ＭＯＳチップＭＣのゲート、ソース、ドレインＧ，Ｓ，Ｄの各電極を第１及び第２の各リードフレームＬ１，Ｌ２に直接接続し、またダイオードチップＤＣのアノード電極Ａとカソード電極Ｋを第１及び第２のリードフレームＬ１，Ｌ２に直接接続しているので、ＭＯＳチップＭＣやダイオードチップＤＣの各電極と各外部電極とを接続するためのボンディングワイヤ、クリップ、ビームリード等が不要になり、第１と第２のリードフレームＬ１，Ｌ２の間の高さ寸法を低減し、リードレスパッケージの小型化、薄型化が可能になる。また、同時にＭＯＳチップＭＣ及びダイオードチップＤＣと第１及び第２のリードフレームＬ１，Ｌ２との間の電気抵抗を低減し、高速動作を実現する上で有利になる。また、個々のチップに対するボンディングワイヤ等の接続工程が不要となり、製造工数を低減することが可能になる。
実施例２のリードレスパッケージＬＬＰの製造方法、すなわち本発明の第３の製造方法は、図１２（ａ）のように、第１及び第２のリードフレームＬ１，Ｌ２をそれぞれ表面側及び裏面側からハーフエッチングして第１のリードフレームＬ１ではドレイン電極配線部ＨＤとアノード電極配線部ＨＡを形成し、第２のリードフレームＬ２ではゲート電極配線部ＨＧ、ソース電極配線部ＨＳ、及びカソード電極配線部ＨＫを形成する。しかる後、ＭＯＳチップＭＣを第１のリードフレームＬ１のドレイン電極配線部ＨＤに対してドレイン電極Ｄをチップマウントする。また、図１２（ｂ）のように、ダイオードチップＤＣを第２のリードフレームＬ２のカソード電極配線部ＨＫに対してカソード電極Ｋをチップマウントする。次いで、図１２（ｃ）のように、第２のリードフレームＬ２上に第１のリードフレームＬ１を上下反転した状態で被せ、第１のリードフレームＬ１にマウントしてあるＭＯＳチップＭＣのゲート電極Ｇ及びソース電極Ｓ（図１２には図示せず）を第２のリードフレームＬ２のゲート電極配線部ＨＧに対して位置決めし、同時に第２のリードフレームＬ２にマウントしてあるダイオードチップＤＣのアノード電極Ａに対して第１のリードフレームＬ１のアノード電極配線部ＨＡを位置決めする。そして、ＭＯＳチップＭＣのゲート電極Ｇ及びソース電極Ｓを第２のリードフレームＬ２に、同時にダイオードチップＤＣのアノード電極Ａを第１のリードフレームＬ１にそれぞれマウントを行う。しかる後、前記第１及び第２の製造方法と同様に第１及び第２のリードフレームＬ１，Ｌ２間に封止樹脂Ｒを充填してＭＯＳチップＭＣ及びダイオードチップＤＣの樹脂封止を行い、さらに図１２（ｄ）のように、第１及び第２のリードフレームＬ１，Ｌ２さらに封止樹脂Ｒを全厚みにわたって切断分離することで個々のリードレスパッケージが形成される。
以上のように構成された実施例１，２のリードレスパッケージＬＬＰを実装する形態について説明する。ここでは前記実施例１のリードレスパッケージＬＬＰを実装する例について説明する。図１３は実施例１のリードレスパッケージの第１の実装構造例を示す断面図である。第１の実装構造例では、実装基板２０１は絶縁基板２０２の表面に銅等の金属膜を所要のパターンに形成した回路配線２０３が形成されており、この実装基板２０１にリードレスパッケージＬＬＰの第２のリードフレームＬ２側を対面させ、第２のリードフレームで構成されている外部ゲート電極ＴＧ１，ＴＧ２と外部ソース電極ＴＳ１，ＴＳ２（図１３では図示されていない）をそれぞれ実装基板２０１の回路配線２０３のパッド部に銀ペーストや半田等のろう材を用いてフェースダウンボンディングによって接続する。また、上側に配置されるリードレスパッケージＬＬＰの第１のリードフレームＬ１に対しては、共通外部ドレイン電極ＴＤに対して電気的な接続が必要な場合に同図のように金属板を細片に加工した金属片端子２０４によって実装基板２０１と共通外部ドレイン電極ＴＤとを電気接続する。
この第１の実装構造例は、一般に提供されている実装基板に対して本発明のリードレスパッケージを実装する場合に好適な構造例であり、従来のフェースダウン法によるリードレスパッケージの実装技術と、金属片端子による接続技術とを利用して容易に実装を行うことが可能である。
図１４は実施例１のリードレスパッケージＬＬＰの第２の実装構造例を示す断面図である。第２の実装構造例では、第１及び第２の実装基板２１１，２２１を用いているが、これらの実装基板２１１，２２１はそれぞれ第１の実装構造例の実装基板と同様に絶縁基板２１２，２２２に回路配線２１３，２２３を形成したものである。そして、第１の実装基板２１２にリードレスパッケージＬＬＰの第１のリードフレームＬ１を対面させ、共通外部ドレイン電極ＴＤを第１の実装基板２１１の回路配線２１３のパッド部に銀ペーストや半田等のろう材を用いて電気接続する。同様に、第２の実装基板２２１に対して第２のリードフレームＬ２を対面させ、外部ゲート電極ＴＧ１，ＴＧ２と外部ソース電極ＴＳ１，ＴＳ２（図１４では図示されていない）をそれぞれ第２の実装基板２２１の回路配線２２３のパッド部に銀ペーストや半田等のろう材によって接続する。なお、図示は省略するが、第１及び第２の実装基板２１１，２２１は両実装基板の縁部等においてフレキシブル配線基板によって相互に電気接続するようにしてもよい。あるいは、第１及び第２の実装基板２１１，２２１は一枚のフレキシブル基板を折り曲げた構成としてもよい。
この第２の実装構造例は、第１の実装構造例のような金属片端子等による接続技術が不要であり、また実装構造全体の高さ寸法がリードレスパッケージの厚み寸法にほぼ等しい高さに構成でき、薄型の実装構造を実現する上で有効である。
図１５は実施例１のリードレスパッケージＬＬＰの第３の実装構造例を示す図である。第３の実装構造例では、第１の実装基板２３１に第１のリードフレームＬ１を対面させて実装し、第２の実装基板２４１に第２のリードフレームＬ２を対面させて実装する。ここで、第１及び第２の実装基板２３１，２４１は互いに対向する面がリードレスパッケージを内装可能な凹所を有する絶縁基板２３２，２４２として形成されており、両実装基板２３１，２４１にリードレスパッケージＬＬＰを実装したときに両実装基板２３１，２４１でリードレスパッケージＬＬＰを収納するケースを構成するように構成されている。第１の実装基板２３１への実装では第１のリードフレームＬ１、すなわち共通外部ドレイン電極ＴＤを第１の実装基板２３１の凹所に設けられた回路配線２３３に対して銀ペーストや半田等のろう材によって電気接続する。第２の実装基板２４１への実装では、第２のリードフレームＬ２に形成されている外部ゲート電極ＴＧ１，ＴＧ２と外部ソース電極ＴＳ１，ＴＳ２（図１５では図示されていない）をそれぞれ第２の実装基板２４１に形成された回路配線２４３の各パッド部に銀ペーストや半田等のろう材によって接続する。そして、両実装基板２３１，２４１を凹所の周縁において互いに一体的に接合すると同時に両実装基板２３１，２４１の回路配線２３３，２４３を互いに電気接続することで、リードレスパッケージＬＬＰを含む所要の回路構体が構成される。
この第３の実装構造例は、一対の実装基板によってリードレスパッケージを含んだ回路構体として構成されるため、小型で薄型の回路構体を実現することが可能である。また、実装基板によってリードレスパッケージを封止することも可能であり、環境変化に対しても安定した特性の回路構体を得ることが可能になる。
以上の説明では本発明のリードレスパッケージは第１及び第２のリードフレーム間に２つの半導体チップをマウント及び接続して樹脂封止した実施形態を説明したが、３つの以上の半導体チップをマウント及び接続して樹脂封止することも可能である。また、前記各実施例では同一のＭＯＳチップのように同一種類の半導体チップをパッケージした構成例と、ＭＯＳチップとダイオードチップのように異なる種類の半導体チップをパッケージした構成例について説明したが、同一種類と異なる種類の半導体チップを混在させてパッケージすることも可能である。ただし、本発明においてはマウントする複数の半導体チップは表面側及び裏面側のそれぞれにおいて第１及び第２のリードフレームに直接的にマウント及び接続されることが必要であるので、各半導体チップの厚みは等しいことが好ましい。
また、本発明のリードレスパッケージは前記各実施例に示したような等価回路を構成する場合に限定されるものではなく、任意の等価回路を構成するとともに、外部電極を任意に配列したパッケージとして構成することが可能であることは言うまでもない。特に、第１及び第２のリードフレームの各電極配線部のパターンを任意に設計することにより、パッケージを任意の等価回路のリードレスパッケージとして構成することが可能になる。
本発明の実施例１のリードレスパッケージの上面側、下面側の各外観斜視図である。 実施例１の封止樹脂を除いた部分分解斜視図である。 図１（ａ）のＡＡ線に沿う縦断面図である。 ＭＯＳチップの断面図である。 実施例１の等価回路図である。 実施例１のリードレスパッケージの第１の製造方法を説明する工程断面図である。 実施例１のリードレスパッケージの第２の製造方法を説明する工程断面図である。 本発明の実施例２のリードレスパッケージの外観斜視図である。 実施例２の封止樹脂を除いた部分分解斜視図である。 実施例２の縦断面図である。 実施例２の等価回路図である。 実施例２のリードレスパッケージの製造方法を説明する工程断面図である。 実施例１のリードレスパッケージの第１の実装構造を示す断面図である。 実施例１のリードレスパッケージの第２の実装構造を示す断面図である。 実施例１のリードレスパッケージの第３の実装構造を示す断面図である。 従来のリードレスパッケージの２つの例の断面図である。 従来の改善されたリードレスパッケージの２つの例の断面図である。
符号の説明
ＬＬＰ リードレスパッケージ
ＭＣ（ＭＣ１，ＭＣ２） ＭＯＳチップ（半導体チップ）
ＤＣ ダイオードチップ（半導体チップ）
Ｌ１ 第１のリードフレーム
Ｌ２ 第２のリードフレーム
ＴＧ，ＴＳ，ＴＤ，ＴＫ 外部電極
ＨＧ，ＨＳ，ＨＤ，ＨＫ，ＨＡ 電極配線部
Ｒ 封止樹脂
２０１，２１１，２２１，２３１，２４１ 実装基板

Claims (11)

  1. 平面配置された複数個の半導体チップの各一方の面に設けられた電極に接続される第１のリードフレームと、前記半導体チップの各他方の面に設けられた電極に接続される第２のリードフレームと、前記第１及び第２のリードフレームで挟まれる領域に充填されて前記複数の半導体チップを封止する封止樹脂とを備え、前記複数個の半導体チップは一方の面にドレイン電極が配設され、他方の面にゲート電極及びソース電極が配設された２つの縦型ＭＯＳトランジスタチップとして構成され、前記２つの縦型ＭＯＳトランジスタチップの各ドレイン電極は前記第１のリードフレームを介して相互に電気接続されていることを特徴とするリードレスパッケージ型半導体装置。
  2. 平面配置された複数個の半導体チップの各一方の面に設けられた電極に接続される第１のリードフレームと、前記半導体チップの各他方の面に設けられた電極に接続される第２のリードフレームと、前記第１及び第２のリードフレームで挟まれる領域に充填されて前記複数の半導体チップを封止する封止樹脂とを備え、前記複数個の半導体チップのうち一部の半導体チップはその裏面の電極が第１のリードフレームに接続され、その表面の電極が第２のリードフレームに接続され、他の半導体チップはその裏面の電極が第２のリードフレームに接続され、その表面の電極が第１のリードフレームに接続され、少なくとも一方のリードフレームを介して前記複数個の半導体チップの各電極が相互に電気接続されていることを特徴とするリードレスパッケージ型半導体装置。
  3. 前記第１及び第２のリードフレームはそれぞれ導電板で構成され、その少なくとも一方は、全厚みが残された全厚み領域と、表面側のみがハーフエッチングされた半厚み領域とを備えており、前記全厚み領域の表面側が外部電極として構成されていることを特徴とする請求項１又は２に記載のリードレスパッケージ型半導体装置。
  4. 前記第１のリードフレームは平板状の導電板で構成されていることを特徴とする請求項１に記載のリードレスパッケージ型半導体装置。
  5. 前記第１及び第２のリードフレームは前記封止樹脂の両面において露出されていることを特徴とする請求項４に記載のリードレスパッケージ型半導体装置。
  6. 前記第１のリードフレームは絶縁板の内面に導電パターンが形成された構成であることを特徴とする請求項１に記載のリードレスパッケージ型半導体装置。
  7. 第１のリードフレームに複数個の縦型ＭＯＳトランジスタチップを平面配置し、当該縦型ＭＯＳトランジスタチップの下側に向けられたドレイン電極を前記第１のリードフレームに接続する工程と、前記複数個の縦型ＭＯＳトランジスタチップ上に第２のリードフレームを載置し、前記縦型ＭＯＳトランジスタチップの上側に向けられたゲート電極及びソース電極を前記第２のリードフレームに接続する工程と、前記第１及び第２のリードフレームで挟まれた空間に樹脂を充填して前記複数個の縦型ＭＯＳトランジスタチップを樹脂封止する工程と、前記複数個の縦型ＭＯＳトランジスタチップのうち所定数の縦型ＭＯＳトランジスタチップ毎に前記第１及び第２リードフレーム並びに前記封止樹脂を全厚さにわたって切断し、当該所定数の縦型ＭＯＳトランジスタチップを含む個片のパッケージに切断分離する工程とを含むことを特徴とするリードレスパッケージ型半導体装置の製造方法。
  8. 第２のリードフレームに複数個の縦型ＭＯＳトランジスタチップを平面配置し、当該縦型ＭＯＳトランジスタチップの下側に向けられたゲート電極及びソース電極を前記第２のリードフレームに接続する工程と、前記複数個の縦型ＭＯＳトランジスタチップ上に第１のリードフレームを載置し、前記縦型ＭＯＳトランジスタの上側に向けられたドレイン電極を前記第１のリードフレームに接続する工程と、前記第１及び第２のリードフレームで挟まれた空間に樹脂を充填して前記複数個の縦型ＭＯＳトランジスタチップを樹脂封止する工程と、前記複数個の縦型ＭＯＳトランジスタチップのうち所定数の縦型ＭＯＳトランジスタチップ毎に前記第１及び第２リードフレーム並びに前記封止樹脂を全厚さにわたって切断し、当該所定数の縦型ＭＯＳトランジスタチップを含む個片のパッケージに切断分離する工程とを含むことを特徴とするリードレスパッケージ型半導体装置の製造方法。
  9. 第１のリードフレームに１つ以上の第１の半導体チップを平面配置し、当該半導体チップの下側に向けられた裏面の電極を前記第１のリードフレームに接続する工程と、第２のリードフレームに１つ以上の第２の半導体チップを平面配置し、当該半導体チップの下側に向けられた裏面の電極を前記第２のリードフレームに接続する工程と、前記第１のリードフレームと第２のリードフレームを互いに向かい合わせ、前記第１の半導体チップの表面の電極を前記第２のリードフレームに接続すると同時に前記第２の半導体チップの表面の電極を前記第１のリードフレームに接続する工程と、前記第１及び第２のリードフレームで挟まれた空間に樹脂を充填して前記複数個の半導体チップを樹脂封止する工程と、前記複数個の半導体チップのうち所定数の数の半導体チップ毎に前記第１及び第２リードフレーム並びに前記封止樹脂を全厚さにわたって切断し、当該所定数の半導体チップを含む個片のパッケージに切断分離する工程とを含むことを特徴とするリードレスパッケージ型半導体装置の製造方法。
  10. 前記第１又は第２のリードフレームの少なくとも一方は、表面側の一部領域をハーフエッチングする工程と、裏面側の前記一部領域と重なる領域及び他の領域をハーフエッチングし、前記一部領域と重なる領域では全厚みにわたってエッチング除去する工程とを含んで形成されることを特徴とする請求項７，８及び９のいずれかに記載のリードレスパッケージ型半導体装置の製造方法。
  11. 前記第２のリードフレームのみを表面及び裏面をハーフエッチングすることを特徴とする請求項７又は８に記載のリードレスパッケージ型半導体装置の製造方法。
JP2003283264A 2003-07-31 2003-07-31 リードレスパッケージ型半導体装置とその製造方法 Expired - Fee Related JP3759131B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003283264A JP3759131B2 (ja) 2003-07-31 2003-07-31 リードレスパッケージ型半導体装置とその製造方法
US10/869,949 US7224045B2 (en) 2003-07-31 2004-06-18 Leadless type semiconductor package, and production process for manufacturing such leadless type semiconductor package
CNB2004100636827A CN1322584C (zh) 2003-07-31 2004-07-16 无引线型半导体封装及其制造方法
DE102004037085A DE102004037085A1 (de) 2003-07-31 2004-07-30 Drahtlose Halbleiterpackung und Herstellungsverfahren zum fertigen einer solchen drahtlosen Halbleiterpackung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003283264A JP3759131B2 (ja) 2003-07-31 2003-07-31 リードレスパッケージ型半導体装置とその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005321697A Division JP4353935B2 (ja) 2005-11-07 2005-11-07 リードレスパッケージ型半導体装置

Publications (2)

Publication Number Publication Date
JP2005051130A JP2005051130A (ja) 2005-02-24
JP3759131B2 true JP3759131B2 (ja) 2006-03-22

Family

ID=34101043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003283264A Expired - Fee Related JP3759131B2 (ja) 2003-07-31 2003-07-31 リードレスパッケージ型半導体装置とその製造方法

Country Status (4)

Country Link
US (1) US7224045B2 (ja)
JP (1) JP3759131B2 (ja)
CN (1) CN1322584C (ja)
DE (1) DE102004037085A1 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2856517B1 (fr) * 2003-06-17 2005-09-23 St Microelectronics Sa Procede de fabrication de composant semi-conducteur et composant semi-conducteur
WO2006068641A1 (en) * 2004-12-20 2006-06-29 Semiconductor Components Industries, L.L.C. Electronic package having down-set leads and method
WO2006114825A1 (ja) * 2005-04-06 2006-11-02 Renesas Technology Corp. 半導体装置の製造方法
DE102005027356B4 (de) * 2005-06-13 2007-11-22 Infineon Technologies Ag Halbleiterleistungsbauteilstapel in Flachleitertechnik mit oberflächenmontierbaren Außenkontakten und ein Verfahren zur Herstellung desselben
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
JP4680816B2 (ja) * 2006-03-31 2011-05-11 三菱電機株式会社 半導体装置
JP5390064B2 (ja) * 2006-08-30 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置
WO2008078899A1 (en) * 2006-12-23 2008-07-03 Lg Innotek Co., Ltd Semiconductor package and manufacturing method thereof
DE112007003268B4 (de) * 2007-01-16 2015-09-17 Infineon Technologies Ag Verfahren zum Halbleiterpacken und/oder Halbleiterpackung
US7701054B2 (en) * 2007-02-12 2010-04-20 Infineon Technologies Ag Power semiconductor module and method for its manufacture
DE102007012154B4 (de) * 2007-03-12 2014-05-08 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US7851908B2 (en) 2007-06-27 2010-12-14 Infineon Technologies Ag Semiconductor device
US8129225B2 (en) * 2007-08-10 2012-03-06 Infineon Technologies Ag Method of manufacturing an integrated circuit module
JP2009060004A (ja) * 2007-09-03 2009-03-19 Nec Electronics Corp 半導体装置の製造方法
JP2009074862A (ja) * 2007-09-19 2009-04-09 Dainippon Printing Co Ltd センサーパッケージおよびその製造方法
JP5003418B2 (ja) * 2007-11-08 2012-08-15 トヨタ自動車株式会社 半導体装置とその製造方法
US20090230519A1 (en) * 2008-03-14 2009-09-17 Infineon Technologies Ag Semiconductor Device
EP2291858B1 (en) * 2008-06-26 2012-03-28 Nxp B.V. Packaged semiconductor product and method for manufacture thereof
JP5339800B2 (ja) * 2008-07-10 2013-11-13 三菱電機株式会社 半導体装置の製造方法
JP2010169614A (ja) * 2009-01-26 2010-08-05 Epson Toyocom Corp 電子デバイスおよび電子モジュール、並びにそれらの製造方法
US8358014B2 (en) * 2009-05-28 2013-01-22 Texas Instruments Incorporated Structure and method for power field effect transistor
WO2010147201A1 (ja) * 2009-06-19 2010-12-23 株式会社安川電機 電力変換装置
CN102484109B (zh) * 2009-08-03 2014-12-10 株式会社安川电机 电力变换装置
JP5271949B2 (ja) * 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
US8486757B2 (en) * 2009-11-25 2013-07-16 Infineon Technologies Ag Semiconductor device and method of packaging a semiconductor device with a clip
JP5990437B2 (ja) * 2012-09-10 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2015049852A1 (ja) * 2013-10-01 2015-04-09 パナソニックＩｐマネジメント株式会社 半導体装置
JP6046063B2 (ja) * 2014-01-22 2016-12-14 古河電気工業株式会社 基板
JP2015142072A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置
JP6351731B2 (ja) * 2014-08-25 2018-07-04 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
TWI651830B (zh) * 2015-02-17 2019-02-21 立昌先進科技股份有限公司 多功能小型化表面黏著型電子元件及其製法
KR102050130B1 (ko) 2016-11-30 2019-11-29 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
WO2018180235A1 (ja) * 2017-03-29 2018-10-04 日本電産株式会社 半導体パッケージ装置、およびその製造方法
US10892211B2 (en) 2017-08-09 2021-01-12 Semtech Corporation Side-solderable leadless package
US10559510B2 (en) * 2017-08-24 2020-02-11 Semiconductor Components Industries, Llc Molded wafer level packaging
CN113614879A (zh) * 2019-03-08 2021-11-05 硅尼克斯公司 具有侧壁镀层的半导体封装
KR102340866B1 (ko) * 2019-11-21 2021-12-20 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
KR102365004B1 (ko) * 2019-11-21 2022-02-18 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
US20210175155A1 (en) * 2019-12-06 2021-06-10 Alpha And Omega Semiconductor (Cayman) Ltd. Power module having interconnected base plate with molded metal and method of making the same
JP7353233B2 (ja) 2020-05-14 2023-09-29 三菱電機株式会社 半導体装置
US11652078B2 (en) * 2021-04-20 2023-05-16 Infineon Technologies Ag High voltage semiconductor package with pin fit leads

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59143348A (ja) * 1983-02-07 1984-08-16 Hitachi Ltd 電子部品
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
JP3074264B2 (ja) 1997-11-17 2000-08-07 富士通株式会社 半導体装置及びその製造方法及びリードフレーム及びその製造方法
JP2000349187A (ja) * 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
JP3601432B2 (ja) * 2000-10-04 2004-12-15 株式会社デンソー 半導体装置
JP3596388B2 (ja) * 1999-11-24 2004-12-02 株式会社デンソー 半導体装置
US6693350B2 (en) 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US6624522B2 (en) 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP2001291823A (ja) * 2000-04-05 2001-10-19 Toshiba Digital Media Engineering Corp 半導体装置
JP2001313362A (ja) * 2000-04-28 2001-11-09 Mitsui High Tec Inc 半導体装置
US6448643B2 (en) 2000-05-24 2002-09-10 International Rectifier Corporation Three commonly housed diverse semiconductor dice
US6545364B2 (en) 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
US6891256B2 (en) 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package

Also Published As

Publication number Publication date
US20050023658A1 (en) 2005-02-03
DE102004037085A1 (de) 2005-03-03
US7224045B2 (en) 2007-05-29
CN1581474A (zh) 2005-02-16
JP2005051130A (ja) 2005-02-24
CN1322584C (zh) 2007-06-20

Similar Documents

Publication Publication Date Title
JP3759131B2 (ja) リードレスパッケージ型半導体装置とその製造方法
JP3521758B2 (ja) 半導体装置の製造方法
JP3877401B2 (ja) 半導体装置の製造方法
JP4173751B2 (ja) 半導体装置
US8541890B2 (en) Substrate based unmolded package
KR101160694B1 (ko) 반도체장치의 제조 방법
JP3420153B2 (ja) 半導体装置及びその製造方法
US20090127682A1 (en) Chip package structure and method of fabricating the same
US6734536B2 (en) Surface-mounting semiconductor device and method of making the same
KR100369907B1 (ko) 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
JP2005057067A (ja) 半導体装置およびその製造方法
KR20050103234A (ko) 멀티-다이 반도체 패키지
JP2001326295A (ja) 半導体装置および半導体装置製造用フレーム
JP2004079760A (ja) 半導体装置及びその組立方法
JP2005317998A5 (ja)
JP4804497B2 (ja) 半導体装置
US9281265B2 (en) Packaging structure of a semiconductor device
JP4918391B2 (ja) 半導体装置
JP4353935B2 (ja) リードレスパッケージ型半導体装置
JP2001035961A (ja) 半導体装置及びその製造方法
JP2006237503A (ja) 半導体装置およびその製造方法
WO2023112677A1 (ja) 半導体装置および半導体装置の製造方法
JP2006032871A (ja) 半導体装置
JP4651218B2 (ja) 半導体装置の製造方法
JP2005175512A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050815

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051227

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3759131

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100113

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110113

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110113

Year of fee payment: 5

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110113

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110113

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120113

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130113

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130113

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140113

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees