KR0127220B1 - 메모리소자의 출력버퍼회로 - Google Patents

메모리소자의 출력버퍼회로

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KR0127220B1
KR0127220B1 KR1019940026223A KR19940026223A KR0127220B1 KR 0127220 B1 KR0127220 B1 KR 0127220B1 KR 1019940026223 A KR1019940026223 A KR 1019940026223A KR 19940026223 A KR19940026223 A KR 19940026223A KR 0127220 B1 KR0127220 B1 KR 0127220B1
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문정환
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Abstract

본 발명은 메모리소자의 출력버퍼에 관한 것으로, 특히 갑작스런 피크전류에 의해 출력신호가 왜곡되는 현상을 방지하기 위하여, 로드캐패시턴스의 충전 및 방전이 출력 전압의 레벨에 따라 병렬의 경로를 선택적으로 통하여 이루어지게 함으로써 피크전류를 낮추어 출력신호의 안정화를 도모한 것이다. 이를 위하여 본 발명은 2개의 병렬경로를 형성하고 있는 제1, 제2스위칭수단이 출력단자의 전압레벨에 따라 각각 선택되어 출력단자에 연결된 로드캐패시턴스를 충전시기는 풀업패스(path)와, 2개의 병렬경로를 형성하고 있는 제3, 제4스위칭수단이 출력단자의 전압레벨에 따라 각각 선택되어 로드인턱럭스를 통하여 로드 캐패시턴스를 방전시키는 풀다운패스롤 포함한다.

Description

메모리소자의 출력버퍼회로
제 1 도는 종래 기술에 의한 출력버퍼회로의 구성도
제 2 도는 제1도에서 각 부의 전류파형도
제 3 도는 본 발명에 의한 출력버퍼회로의 구성도
제 4 도는 리드인덕턴스에서의 전류파형 비교도
* 도면의 주요부분에 대한 부호의 설명
100 : 풀업패스 200 : 플다운패스
101,108,109,110,207,208,209 : 인버터
103,104,202,203 : 트랜스미션게이트
111,112 : 피모스트랜지스터 210,211 : 엔모스트랜지스터
102,107 : 노아게이트201,206 : 낸드게이트
본 발명은 메모리소자의 출력버퍼회로에 관한 것으로, 특히 각각 상호 대칭되게(complementri1y) 연결된 2쌍의 모스트랜지스터에서 충전과 방전시의 경로(path)가 각각 2개씩 형성되게 하여, 출력전압이 레벨에 따라 소정의 경로를 텅하여 로드캐패시턴스가 충전 및 방선되게 하는 메모리소자의 출력버퍼회로에 관한 것이다.
일반적으로, 모스 메모리소자는 모스트랜지시터들로 구성된 다수의 메모리 셀(cell)로 이루어져 있는데, 상기 모스트랜지스터들은 메모리 매트릭스를 형성하고 있다. 상기와 같은 메모리소자에 사전에 설정된 어드레스 신호와 리드 제어신호가 인가되면, 상기 메모리 셀로부터 소정의 데이타가 리드되어 출력버퍼회로를 통하여 출력되게 된다.
일반적으로 출력버퍼회로는 피모스트랜지스터와 엔모스트랜지스터가 드레인(drain)을 공통 접속으로하여 상호 대칭적으로 연결되고, 피모스트랜지스터의 소스(source)의 전원전압에 연결되고, 엔모스트랜지스터의 소스는 본딩와이어(bonding wire) 또는 리드 프레임(lead farme)의 리드와이어(lead wire)에 의한 리더인덕턱스(lead inductance)를 통해 접지된다. 따라서, 각각의 게이트(gate)에 입력되는 데이타신호에 따른 상기 피모스 및 엔모스트랜지스터의 동작에 의해 상기 드레인의 중간점(intermediate junction point)에 연결된 출력단자에 최종의 데이타신호가 출력되게 된다. 한편, 출력버퍼회로의 출력단자에는 모스 메모리소자의 표준 규격에 의한 용량(capacity)을 가진 로드캐패시턴스(load capacitance)가 연결되어 있다. 따라서, 상기와 같이 구성된 출력버퍼회로에서 상기 트랜지스터의 동작에 따라 로드캐패시턴스가 리드인덕턴스를 통해 방전하게 되면, 상기 리드인덕턴스에서 유도전압(induced voltage)이 발생되게 된다. 그런데, 상기 유도전압은 메모리 매트릭스에 연결된 다른 회로의 기준 전압을 변화시킬뿐만 아니라, 특히 하나의 메모리소자내에 다수개의 출력버퍼가 결합되어 있는 경우에는, 다수의 유도전압이 동시에 발생하여 수백 밀리볼트의 고전압으로 되는 수가 있다. 따라서 상기와 같은 급격한 유도전압의 변화에 의해 버퍼회로의 출력신호가 왜곡되게 되었다.
제 1 도는 상기의 문제를 해결하기 위한 종래 기술에 의한 유도전압 감소회로도로서, 데이타신호(DATA) 및 인버터(12)에서 반전된 출력 디스에이블(output disable)신호(OD)를 입력받아 낸드연산하는 낸드게이트(11)와, 상기 데이타신호(DATA) 및 출력 디스에이블신호(OD)를 입력받아 노아연산하는 제1노아게이트(13)와, 인버터(14)(15)를 차례로 거친 데이타신호(DATA)와 상기 인버터(14)(15)를 거치지 않은 데이타신호(DATA) 및 출력 디스에이블신호(OD)를 입력받아 노아연산하는 제2노아게이트(16)와, 게이트(gate)가 상기 낸드게이트(11)의 출력단자에 연결되고 소스(source)가 전원전압(VDD)연 연결되며 드레인(drain)은 후술되는 제1엔모스트랜지스터(18)의 드레인과 연결되어 온/오프동작을 하는 피모스트랜지스터(17)와, 게이트가 상기 제1노아게이트(13)의 출력단자에 연결되고 소스는 리드인덕턴스(19)를 통해 접지되면 드레인은 상기 피모스트랜지스터(17)의 드레인에 연결되어 온/오프동작을 하는 제1엔모스트랜지스터(18)와, 게이트가 상기 제2노아게이트(16)의 출력단자에 연결되고 드레인과 소스는 상기 제1엔모스트랜지스터(18)의 드레인과 소스에 각각 연결되어 온/오프동작을 하는 제2엔모스트랜지스터(20)로 구성되어 있다.
상기와 같이 구성된 종래기술에 의한 출력버퍼의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 로직 하이인 출력 디스에이블신호(OD)가 입력되면, 상기 출력 디스에이블신호(OD)는 인버터(12)에서 로직 로우로 반전되어 낸드게이트(11)에 입력된다. 따라서 낸드게이트(11)는 타측으로 입력되는 데이타신호(DATA)에 상관없이 하이신호를 출력하게 되어 피모스트팬지스터(17)를 오프시키게된다. 그리고, 제 1 노아게이트(13)는 상기 하이인 출력 디스에이블신호(OD)가 일측으로 입력되므로 타측으로 입력되는 데이타신호(DATA)에 상관없이 로우신호를 출력하게 된다. 따라서, 제 1 엔모스트랜지스터(18)카 오프되게 된다. 또한, 제2노아게이트(16)도 상기 제1노아게이트(13)와 마찬가지로 로우신호를 출력하여 제2엔모스트랜지스터(20)를 오프시키게 된다. 그러므로, 상기 출력 디스에이블신호(OD)가 하이이면, 상기 회로는 오프가 되어 출력이 디스에이블 된다.
그러나, 출력 디스에이블신호(OD)가 로우이고 데이타신호(DATA)가 하이가 되면, 상기 낸드게이트(11)의 출력신호가 로우로 되어 피모스트랜지스터(17)가 턴-온된다. 반면, 제1노아게이트(13) 및 제2노아게이트(16)의 출력신호는 각각 로우로 되어 제1, 제2엔모스트랜지스터(18)(20)가 각각 오프된다. 따라서, 전원전압(VDD)이 상기 턴-온된 피모스트랜지스터(17)를 통해 로드캐패시턴스(C)에 충전됨으로써 출력단자의 단자전압(Vout)은 전원전압(VDD)과 동일하게 된다.
한편, 상기와 같은 상태에서 데이타신호(DATA)가 하이에서 로우로 바뀌게 되면, 낸드게이트(11)의 출력신호가 하이로 되어 상기 피모스트랜지스터(17)가 오프되고, 제1노아게이트(13)의 출력신호는 하이로 바뀌게 되어 제1 엔모스트랜지스터(18)를 턴-온시킨다. 그리고, 제 2 노아게이트(16)에서는 상기 데이타신호가 인버터(14)(15)를 순차 통과함에 따라 일정시간(r) 지연되게 되므로, 상기 제1노아게이트(13)보다 일정시간(r) 지연된 후 하이로 바뀌게 된다. 따라서, 제2엔모스트랜지스터(20)는 상기 제1 엔모스트랜지스터(18)가 턴-온 되고난 후 일정시간(r)이 지난 다음 턴-온되게 된다.
따라서, 로드캐패시턴스(C)의 전하(charge)는 먼저 제1 엔모스트랜지스터(18)를 통하여 방전된다. 이어서, 일정시간(r)이 지나면 상기 제2엔모스트랜지스터(20)에 의한 방전이 시작되게 된다. 이때, 상기 제1, 제2엔모스트랜지스터(18)(20)에 흐르는 전류의 파형은 제2도 (가)(나)에 도시된 바와 같다. 즉, 제1 엔모스트랜지스터(18)에는 온-타입(on-time) △T1동안 전류(i18)가 피크값 I1으로 흐르게 되며, 제2엔모스트랜지스터(20)에는 상기 제1엔모스트랜지스터(18)에서보다 τ만큼 짧은 온-타임 △T2동안 전류(i20)가 피크값 I2로 흐르게 된다.
상기와 같은 출력버퍼회로의 리드인덕턴스(19)에 흐르는 전체 전류(is)는 상기 제1, 제2엔모스트랜지스터(18)(20)에 흐르는 전류(118) 및 (i20)의 합이 되므로, 전체 전류(is)는 제2도 (다)와 같은 온 타임 △T3동안 흐르게 되고 피크값은 상기 제1 엔모스트랜지스터(18)에서의 피크값 I1과 같다.
이상에서 설명된 바와 같이, 종래의 출력버퍼회로에서는 제1, 제2엔모스트랜지스터(18)(20)의 크기(size)에 의해 상기 지연시간(τ)이 조정가능하게 되므로, 상기 지연시간(τ)을 조정하면 리드인덕턴스(19)에서 발생되는 유도전압에 의한 전류의 피크값을 낮출 수 있게 된다. 따라서 피크전압의 급격한 변동에 의한 출력신호의 왜곡이 방지될 수 있게 된다.
그러나, 상기의 종래 기술에 의한 출력버퍼에서 스피드가 느려지지 않는 법위에서의 지연 시간(보통3∼4ns)에서는, 상기 제1, 제2엔모스트랜지스터(18)(20)가 거의 동시에 온되는 경우가 대부분을 차지하여, 제 4도에 도시된 바와 같이 실제로는 전류의 피크값을 낮추는데 큰 효과가 없다.
따라서, 본 발명의 목적은 각각 상호 대칭되게(complementarlly) 연결된 2쌍의 모스트랜지스터에서 충전과 방전시의 경로(path)가 각각 2개씩 형성되게 하여, 출력전압이 레벨에 따라 소정의 경로를 통하여 로드캐패시턴스가 충전 및 방전되게 하여 리드인덕턴스에서 발생되는 유도전압의 급격한 변화를 방지하여 출력 데이타신호의 왜곡을 방지하게 한 출력버퍼회로를 제공하는데 있다.
상기의 목적을 달성하기 위하여, 본 발명은 2개의 병렬경로를 형성하고 있는 제1, 제2스위칭수단이 출력단자의 전압레벨에 따라 각각 선택되어 출력단자에 연결된 로드캐패시턴스를 충전시키는 플업패스(path)와, 2개의 병렬경로를 형성하고 있는 제3, 제4스위칭수단이 출력단자의 전압레벨에 따라 선택되어 로드인덕턴스를 통하여 로드캐패시턴스를 방전시키는 풀다운패스를 포함한다.
본 발명에 의한 출력버퍼는 제3도에 도시된 바와 같이, 데이타신호(DATA) 및 출력 인에이블(out put enable)신호(OE)를 입력받아 출력단자인 패드(PAD)에 연결된 로드캐패시턴스(C)에 충전되게 하는 풀업패스(pull-up path)(100)와, 데이타신호(DATA) 및 출력 인에이블신호(OE)를 입력받아 패드(PAD)에 연결된 상기 로드캐패시턴스(C)에서 방전되게 하는 풀다운패스(pu11-down path)(200)로 구성되어 있다.
여기서, 상기 풀업패스(100)는 데이타신호(DATA)와 인버터(101)에서 반전되어 입력되는 출력 인에이블신호(OE)를 노아연산하는 제1노아게이트(102)와, 인버터(101)에서 반전되어 입력되는 출력 인에이블신호(OE)와 출력단자인 패드(PAD)의 신호를 입력받아 노아연산하는 제2노아게이트(107)와, 상기 제2노아게이트(107)의 출력신호를 반전시키는 인버터(108)와, 소스와 드레인이 각각 연결된 1쌍의 엔모스트랜지스터와 피모스트랜지스터에서, 소스가 상기 제1노아게이트(102)의 출력단자와 연결되고 드레인이 인버터(109)에 연결되며, 피모스트랜지스터의 게이트는 상기 제 2 노아게이트(l07)의 출력단자에 직접 연결되어 스위칭작용을 하는 제 1 트랜스미션게이트(transmission gate)(103)와, 소스와 드레인이 각각 연결된 1쌍의 엔모스트랜지스터와 피모스트랜지스터에서, 소스가 상기 제 1 노아게이트(102)의 출력단자와 연결되고 드레인이 인버터(110)에 연결되며, 엔모스트랜지스터의 게이트는 제 2 노아게이트(107)의 출력단자에 직접 연결되고 피모스트랜지스터의 게이트는 상기 제2노아게이트(107)의 출력신호를 반전시키는 인버터(108)에 연결되어 스위칭작용을 하는 제 2 트랜스미션게이트(104)와, 게이트가 제2노아게이트(107)의 출력단자에 직접 연결되고 드레인은 상기 제1트랜스미션게이트(103)의 출력단자에 연결되며 소스는 접지되어 있는 플로팅(floating) 방지용 엔모스트랜지스터(105)와, 게이트가 제 2 노아게이트(107)의 출력신호를 반전시키는 인버터(108)에 연결되고 드레인은 상기 제 2 트랜스미션게이트(104)의 출력 신호를 반전시키는 인버터(110)와, 상기 인버터(109)의 출력단자가 게이트에 연결되고 소스는 전원전압(Vcc)에 연결되며 드레인은 후술되는 제 1 엔모스트랜지스터(210)의 드레인에 연결되어 온/오프 동작을 하는 제 1 피모스트랜지스터(111)와, 상기 인버터(110)의 출력단자가 게이트에 연결되고 소스는 전원전압(Vcc)에 연결되며 드레인은 후술되는 제 2 엔모스트랜지스터(211)의 드레인에 연결되어 온/오프 동작을 하는 제 2 피모스트랜지스터(112)로 구성된다.
그리고, 상기 풀다운패스(200)는 데이타신호(DATA)와 출력 인에이블신호(OE)블 낸드연산하는 제 1 낸드게이트(201)와, 출력 인에이블신호(OE)와 출력단자인 패드(PAD)의 신호를 입력받아 낸드연산하는 제 2 낸드게이트(206)와, 상기 제 2 낸드게이트(106)의 출력신호를 반전시키는 인버터(207)와, 소스와 드레인이 각각 연결된 1쌍의 엔모스트랜지스터와 피모스트팬지스터에서, 소스가 상기 제1낸드게이트(201)의 출력단자와 연결되고 드레인이 인버터(208)에 연결되며, 엔모스트랜지스터의 게이트가 상기 제2낸드게이트(206)의 출력신호를 반전시키는 인버터(207)에 연결되고, 피모스트랜지스터의 게이트는 상기 제 2 낸드게이트(206)의 출력단자에 직접 연결되어 스위칭작용을 하는 제3트랜스미션게이트(202)와, 소스와 드레인이 각각 연결된 1상의 엔모스트랜지스터와 피모스트랜지스터에서, 소스가 상기 제 1 낸드게이트(201)의 출력단자와 연결되고 드레인이 인버터(209)에 연결되며, 엔모스트랜지스터의 게이트는 제 2 낸드게이트(206)의 출력단자에 직접 연결되고 피모스트랜지스터의 케이트는 상기 제 2 낸드게이트(Z06)의 출력신호를 반전시키는 인버터(207)에 연결되어 스위칭 작용을 하는 제 4 트랜스미션게이트(203)와, 게이트가 인버터(207)의 출력단자에 연결되고 드레인은 상기 제3트랜스미션게이트(202)의 출력단자에 연결되며 소스는 전원전압(Vcc)에 연결되는 플로팅방지용 피모스트랜지스터(204)와, 게이트가 제 2 낸드게이트(206)의 출력단자에 연결되고 드레인은 상기 제 4 트랜스미션게이트(203)의 출력단자에 연결되며 소스는 전원 전압(Vcc)에 연결되는 플로팅 방지용 피모스트랜지스터(205)와, 상기 제3트랜스미션게이트(202)의 출력신호를 반전시키는 인버터(208)와, 상기 제 4 트랜스미션게이트(203)의 출력신호를 반전시키는 인버터(209)와, 상기 인버터(208)의 출력단자가 게이트에 연결되고 드레인은 상기 제1피모스트랜지스터(111)의 드레인과 연결되며 소스는 접지되어 온/오프동작을 하는 제1엔모스트랜지스터(210)와, 상기 인버터(209)의 출력단자가 게이트에 연결되고 드레인은 상기 제2피모스트랜지스터(112)의 드레인과 연결되며 소스는 접지되어 온/오프동작을 하는 제2엔모스트랜지스터(211)로 구성된다.
한편, 상기 플로팅 방지용 엔모스트랜지스터(105)(106)와 피모스트랜지스터(204)(205)는 각각의 드레인에 연결된 트랜스미션게이트(103,104,202,203)가 선택되지 않아 대기상태(stand-by)에 있을 때, 상기 트랜스미션게이트(103,104,202,203)의 출력신호가 플로팅되는 것을 방지하는 역할을 하게 된다. 그리고, 출력단자인 패드(PAD)는 상기 제 2 노아게이트(107), 제 2 낸드게이트(206)의 일 입력단자에 연결되며, 또한 상기 제1 피모스트랜지스터(111) 및 제1 엔모스트랜지스터(210)의 드레인 공통 접속점과 제2피모수트랜지스터(112) 및 제2엔모스트랜지스터(211)의 드레인 공동 접속점에 연결된다.
상기와 같이 구성된 본 발명에 의한 출력 버퍼회로의 동작과정을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 출력 인에이블신호(OE)가 로직 로우이면, 풀업패스(100)에서는 인버터(101)에서 로직 하이로 반전된 상기 출력 인에이블신호(OE)가 제1, 제2노아게이트(102)(107)에 입력되어, 상기 제1, 제1노아게이트(102)(107)의 출력신호는 타측의 입력신호에 상관없이 로우가 된다. 이때, 제1트랜스미션게이트(103)에서는 상기 제2노아게이트(107)의 출력신호 로우가 피모스 트랜지스터의 게이트에 인가되어, 상기 제2노아게이트(107)의 출력신호가 인버터(108)에서 하이로 반전된 신호가 엔모스트랜지스터의 게이트에 인가되므로, 상기 제1트랜스미션게이트(103)는 온이 된 스위치의 역할을 하게 된다. 그리므로, 상기 제1트랜스미션게이트(103)가 상기 제1노아게이트(102)의 출력신호인 로우를 인버터(109)로 전달하게 되고, 인버터(109)는 상기 전달된 로우신호를 하이신호로 반전시킨다. 따라서, 상기 인버터(109)의 하이신호가 게이트에 인가됨에 따라 제1피모스트랜지스터(U1)는 오프되게 된다. 그리고, 제2 트랜스미션게이트(l04)에서는 상기 제 2 노아게이트(107)의 출력신호인 로우가 엔모스트랜지스터의 게이트에 인가되고, 상기 제2노아게이트(107)의 출력신호가 인버터(108)에서 하이로 반전된 신호가 피모스트랜지스터의 게이트에 인가됨으로써 상기 제2트랜스미션게이트(104)는 오프된다.
한편, 풀다운패스(200)에서는 출력 인에이블신호(OE)가 로우이면, 제 1, 제 2 제낸드게이트(201)(206)의 출력신호는 타측의 입력신호에 상관없이 하이가 된다. 이때, 제3트랜스미션게이트(202)에서는 상기 제2낸드게이트(206)의 출력신호인 하이가 피모스트랜지스터의 게이트에 인가되고, 상기 제2낸드게이트(206)의 출력신호가 인버터(207)에서 로우로 반전된 신호가 엔모스트랜지스터의 게이트에 인가되므로, 상기 제 3트랜스미션게이트(202)가 오프된다. 그리고, 제 4 트랜스미션게이트(203)에서는 상기 제 2낸드게이트(206)의 출력신호인 하이가 엔모스트랜지스터의 게이트에 인가되고, 상기 제2낸드게이트(206)의 출력신호가 인버터(207)에서 로우로 반전된 신호가 피모스트랜지스터의 게이트에 인가됨으로써, 상기 제4트랜스미션게이트(203)는 온이 된 스위치역할을 하게 된다. 그러므로, 제4트랜스미션게이트(203)가 제1낸드게이트(201)의 출력신호인 하이를 인버터(209)로 전달하게 되고, 인버터(209)는 상기 전달된 하이 신호를 로우신호로 반전시킨다. 따라서, 로우신호가 게이트에 인가된 제2엔모스트랜지스터(2U)가 오프된다. 이와 같이 출력 인에이블신호(OE)가 로우이면, 본 발명에 의한 출력 버퍼회로는 동작하지 않는다.
그리고, 출력 인에이블신호(OE)가 하이이고 데이타신호가 로우이면, 제1노아게이트(102)의 출력신호는 하이가 된다. 이때, 이전의 출럭신호의 상태가 로우이면 제2노아게이트(107)의 출력신호도 하이가 된다. 따라서, 제 2트랜스미션게이트(104)의 엔모스트랜지스터의 게이트에는 하이신호가 인가되고, 피모스트랜지스터의 게이트는 로우신호가 인가되게 되므로 상기 제2트랜스미션게이트(104)가 온이 되고, 반면 제1트랜스미션게이트(103)는 오프가 된다. 그리므로, 상기 제 2트랜스미션게이트(104)가 상기 제1노아게이트(102)의 출력신호인 하이를 인버터(110)로 전달하게 된다. 계속해서, 상기 인버터(110)에서 로우로 반전된 신호가 제2피모스트랜지스터(112)의 게이트에 인가되면, 상기 제2피모스트랜지스터(112)가 온이 되어 패드(PAD)에 연결원 로드캐패시턴스(C)가 충전되기 시작한다. 그런데, 상기 로드캐패시턴스(C)가 충전됨에 따라 출력전압(Vout)의 레벨이 제2노아게이트(107)의 문턱전압(Vth)에 이르게 되면, 상기 제2노아게이트(107)의 출력신호가 로우로 바뀌게 되어 상기 제2트랜스미션게이트(104)가 오프되고, 대신 제1트랜스미션게이트(103)가 온이 된다. 그러므로, 상기 제1트랜스미션게이트(l03)가 상기 제1노아게이트(102)의 출력신호인 하이를 인버터(109)로 전달하면, 상기 인버터(109)에서 로우로 반전된 신호가 제1 피모스트랜지스터(111)의 게이트에 인가됨으로써 상기 제1피모스트랜지스터(111)가 온이 되어 패드(PAD)에 연결된 로드캐패시턴스(C)가 충전을 계속하게 된다. 상기와 같이, 상기 로드캐패시턴스(C)는 제2노아게이트(107)의 문턱전압(Vth)에 따라 제1피모스트랜지스터(111) 또는 제2피모스트랜지스터(112)와 같이 경로를 달리하여 충전하게 된다.
이어서, 출력 인에이블신호(OE)가 하이이고 데이타신호(DATA)가 하이이면, 제1낸드게이트(201)의 출력신호가 로우가 된다. 이때, 이전의 출력신호의 상태가 하이이면 제2낸드게이트(206)의 출력신호도 로우가 된다. 따라서, 제 2 트랜스미션게이트(202)의 엔모스트랜지스터의 게이트에는 하이신호가 인가되고, 피모스트랜지스터의 게이트는 로우신호가 인가되게 되므로 상기 제3트랜스미션게이트(202)가 온이 되며, 제 4 트랜스미션케이트(203)는 오프가 된다. 그러므로, 상기 제 3 트랜스미션게이트(202)가 상기 제 1 낸드게이트(201)의 출력신호인 로우를 인버터(208)로 전달하게 된다. 계속해서, 상기 인버터(208)에서 하이로 반전된 신호가 제 1 엔모스트랜지스터(210)의 게이트에 인가되면, 상기 제1 엔모스트랜지스터(210)가 온이 되어 패드(PAD)에 연결된 로드캐패시턴스(C)로부터 방전이 시작 된다. 그런데, 로드캐패시턴스(C)가 방전됨에 따라 상기 출력전압(Vout)이 레벨이 제 2 낸드게이트(206)의 문턱전압(Vth)에 이르게 되면, 상기 제 2 낸드게이트(206)의 출력신호가 하이로 바뀌게 되어 상기 제 3 트랜스미션게이트(202)가 오프되고, 대신 제 4 트랜스미션게이트(203)가 온이 된다. 그러므로, 상기 제 4 트랜스미션게이트(203)가 상기 제 1 낸드게이트(203)의 출력신호 로우를 인버터(209)로 전달하게 되고, 상기 인버터(209)에서 하이로 반전된 신호가 제 2 엔모스트랜지스터(2U)의 게이트에 인가됨으로써 상기 제 2 엔모스트랜지스터(211)가 온이 되어 패드(PAD)에 연결된 로드캐패시턴스(C)로부터의 방전이 계속된다. 상기와 같이, 상기 로드캐패시턴스(C)는 제 2 낸드게이트(206)의 문턱전압(Vth)에 따라 제 1 엔모스트랜지스터(210) 또는 제 2 엔모스트랜지스터(211)와 같이 경로를 달리하여 방전하게 된다.
제 4 도에서, 그래프 A는 일반적인 출력버퍼회로에서 전류가 방선될 때의 파형이고, 그패프 B는 피크전류를 낮추기 위해 사용된 종래 기술에 의한 출력버퍼회로에서 전류가 방전된 예의 파형이다. 여기서, 그래프 B는 딜레이 타입(r)에 의해 경로를 달리하여 출력되는 전류 B1과 B2를 더한 값이다. 그러나, 그래프 B의 경우에서는 스피드가 느려지지 않는 범위에서의 지연 시간(보통 3∼4ns)에서는 2개의 엔모스트랜지스터가 기의 동시에 온되는 경우가 대부분을 차지하여. 실제로는 일반적인 출력 버퍼회로에서의 전류 파형과 큰 차이가 없음을 알 수 있다. 그래프 C는 본 발명에 의한 출력버퍼회로에서 전류가 방전될 때의 전류 파형으로써, 그래프 C는 출력전압의 레벨에 따라 경로롤 달리하여 출력되는 전류 C1과 C2를 다한 값으로, 피크전류의 억제효과가 종래 기술에 의한 출력버퍼회로에서보다 훨씬 양호함을 알 수 있다.
따라서, 본 발명에 의한 출력 버퍼회로에서는 충전 및 방전시에 출력전아의 레벨에 따라 경로를 달리하여 충전 또는 방전되게 하여 순간적인 피크전류를 낮추게 됨으로써, 출력 버퍼회로에서 출력되는 데이타신호가 왜곡되는 현상을 제거하는 효과가 있다. 또한, 상기 제2노아게이트(107)와 제2낸드게이트(206)의 문턱전압(Vth)을 조정하면, 상기 경로간의 전류의 비를 조정할 수 있다.

Claims (8)

  1. 2개의 병렬경로를 형성하고 있는 제 1, 제 2 스위칭수단이 출력단자의 전압레벨에 따라 각각 선택되어 출력단자에 연결된 로드캐패시턴스를 충전시기는 풀업패스(path)와; 2개의 병렬경로를 형성하고 있는 제 3, 제 4 스위칭수단이 출력단자의 전압레벨에 따라 각각 선택되어 리드인덕턴스를 통하여 캐패시턴스를 방전시키는 풀다운패스를 포함하는 메모리 소자의 출력버퍼회로.
  2. 제 1 항에 있어서, 상기 제 1, 제 3 스위칭수단과, 제 2, 제 4 스위칭수단은 각각 상호(complmentarily) 구성됨을 특징으로 하는 메모리 소자의 출력버퍼회로.
  3. 제 1 항에 있어서, 상기 풀업패스의 스위칭수단은 피모스트랜지스터임을 특징으로 하는 메모리소자의 출력버퍼회로.
  4. 제 1 항에 있어서, 상기 풀다운패스의 스위칭 수단은 엔모스트랜지스터임을 특징으로 하는 메모리소자의 출력버퍼회로.
  5. 제 1 항에 있어서, 상기 풀업패스는 데이타 신호와 인버터에서 반전된 출력 인에이블신호(OE)를 노아연산하는 제 1 노아게이트와; 출력단자의 전압과 인버터에서 반전된 출력 인에이블신호(OE)를 노아연산하여 제 1, 제 2 트랜스미션게이트를 선택하는 제 2 노아게이트와; 상기 제 2 노아게이트의 출력신호에 의해 선택되어 상기 제 1 노아케이트의 출력신호를 제 1, 제 2 스위칭수단에 각각 전달하는 제 1, 제 2 트랜스미션게이트와; 인버터에서 반전된 상기 제 1, 제 2 트랜스미션게이트의 출력신호에 의해 스위칭되어 전원전압이 로드캐패시턴스에 충전되게 하는 제 1, 제 2 스위칭수단을 포함하는 메모리소자의 출력버퍼회로.
  6. 제 5 항에 있어서, 상기 제 2 노아게이트는 문턱 전압의 조정에 의해 병렬 충전 경로의 스위칭 타임을 조정가능함을 특징으로 하는 메모리소자의 출력버퍼회로.
  7. 제 1 항에 있어서, 상기 풀다운패스는 데이타 신호와 출력 인에이블신호(OE)를 낸드연산하는 제 1 낸드케이트와; 출력단자의 전압과 출력 인에이블신호(OE)를 낸드연산하여 제 3, 게 4 트랜스미션게이트를 선택하는 제 2 낸드게이트와; 상기 제 2 낸드게이트의 출력신호에 의해 선택되어 상기 제 1 낸드게이트의 출력신호를 제 3, 제 4 스위칭수단에 각각 전달하는 제 3, 제 4 트랜스미션게이트와; 인버터에서 반전된 상기 제 3, 제 4 트랜스미션게이트의 출력신호에 의해 스위칭되어 상기 로드캐패시턴스의 전압이 리드인덕턴스를 통해 방전되게 하는 제 3, 제 4 스위칭수단을 포함하는 메모리소자의 출력 버퍼회로.
  8. 제 7 항에 있어서, 상기 제2낸드게이트는 문턱 전압의 조정에 의해 병렬 방전경로의 스위칭타임을 조정가능함을 특징으로 하는 메모리소자의 출력버퍼회로.
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