DE3882742T2 - Halbleiter - Pufferschaltung. - Google Patents

Description

• Die Erfindung bezieht sich auf eine Halbleiterpufferschaltung nach dem Oberbegriff des Anspruchs 1. Eine Schaltung dieser Art ist aus den Patent Abstracts of Japan, Band 9, Nr. 85 (E-308) (1808) vom 13. April 1985 und aus der JP-A-59-216 326 bekannt.
• Bei dieser Halbleiterpufferschaltung vermindert die der Steuerelektrode der zweiten Transistoreinrichtung zugeführte Spannung den Strom durch diesen Transistor, wenn das Eingangssignal sich auf hohen Pegel ändert, und steigert den Strom, wenn das Eingangssignal sich auf niedrigen Pegel ändert.
• Eine Funktionsbeschränkung solcher Pufferschaltungen besteht in der Fähigkeit, von einem Spannungspegel auf einen anderen auch dann schnell zu schalten, wenn die zu schaltende Last ein stark kapazitiv belastetes Netzwerk ist. Um schnelle Schaltgeschwindigkeiten bei starken Lasten zu erzielen, werden gewöhnlich große Source-Folgerschaltungen mit Stromquellenherabziehern verwendet, sie benötigen jedoch erhebliche Fläche und Leistung. Solche Puffer sind unter Verwendung von zwei MESFETs entworfen worden, deren Kanäle ausreichend breit sind, um eine Lastkapazität anzusteuern. Eine Einschränkung bei dieser Gestaltung besteht jedoch darin, daß große MESFETs für große Lasten erforderlich sind, die somit hohe statische Leistung verwenden und eine erhebliche Fläche auf dem Chip einnehmen.
• Der Erfindung liegt die Aufgabe zugrunde, eine Pufferschaltung der obengenannten Art anzugeben, die eine hohe Schaltgeschwindigkeit aufweist, auch wenn hochkapazitive Lasten geschaltet werden, und die weniger Platz beansprucht.
• Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
• Die begleitenden Zeichnungen, die in die Patentschrift eingebaut sind und Bestandteil derselben bilden, zeigen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung der Erläuterung der Grundsätze der Erfindung.
Kurzbeschreibung der Zeichnungen
• Fig. 1 ist ein schematisches Schaltbild eines typischen bekannten Puffers;
• Fig. 2 ist ein schematisches Schaltbild eines Speicherwortzeilentreibers, der eine Ausführungsform der Erfindung verwendet; und
• Fig. 3 ist ein Zeitdiagramm des Treibers von Fig. 2.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
• Die vorliegende Erfindung wird zunächst durch eine Analyse der Struktur und des Betriebs einer typischen Pufferschaltung beschrieben, bevor die Schaltung nach der Erfindung erläutert wird.
• Fig. 1 zeigt eine gewöhnliche Sourcefolger-Pufferschaltung nach dem Stand der Technik. Ein erster und ein zweiter Transistor, wie beispielsweise ein Sourcefolger-Transistor 10 und ein Stromquellen-Transistor 11 haben jeweils eine erste, eine zweite und eine Steuerelektrode. Die Spannung, die der Steuerelektrode eines jeden Transistors, gewöhnlich als Transistorgate oder -basis bezeichnet, zugeführt wird, bestimmt die Größe des Stroms, der zwischen den ersten und zweiten Elektroden, die auch als Transistorsource/-Drain oder Emitter/Kollektor bezeichnet werden, fließt. Die erste Elektrode jedes Transistors ist mit einem anderen Bezugspotential verbunden, beispielsweise Vdd (typischerweise Null Volt) und Vss (typischerweise eine negative Spannung). Die zweiten Elektroden der Transistoren 10 und 11 sind zusammengeschaltet und dazu bestimmt, mit einer kapazitiven Last 13 verbunden zu werden. Eine erste Kopplungseinrichtung dient der Zuführung eines digitalen Eingangssignals Vin zur Steuerelektrode des Transistors 10. Die Steuerelektrode des Transistors 11 ist direkt mit dem Bezugspotential Vss verbunden.
• Es ist allgemeine Praxis, daß die Breiten der Kanäle von Sourcefolger-Transistor 10 und Stromquellen-Transistor 11 gleich sind, typischerweise 10 u, wie unten erläutert wird. Wenn Feldeffekttransistoren vom Verarmungstyp verwendet werden, dann ist der Transistor 11 "eingeschaltet", und sein Transistorkanal ist leitfähig, weil das Gate des Stromquellen-Transistors 11 mit seiner Source verbunden ist, so daß der Spannungabfall Vgs stets gleich Null Volt ist. Der im Gleichförmigkeitszustand durch den Kanal des Transistors 11 fließende Strom ist im Verhältnis zum Bezugspotential Vss eine Funktion von Vgs und daher auf einen festen Wert gehalten, der mit Idss bezeichnet wird. Beim Transistor 10 ist der Strom zwischen Source und Drain im gleichförmigen Zustand eine unabhängige Funktion, und er bestimmt den Spannungabfall Vgs zwischen Gate und Source dieses Transistors. Unter der Annahme, daß der Sourcefolger-Transistor 10 einen Kanal aufweist, der ebenso breit wie der Kanal des Transistors 11 ist, hat der Strom durch den Kanal des Sourcefolgers 10 im Gleichförmigkeitszustand beim Bezugspotential Vdd ebenfalls die Größe Idss, unabhängig von der Schwingung der Eingangsspannung, typischerweise 1,5 Volt, die der Steuerelektrode oder dem Gate des Sourcfolgers 10 zugeführt wird. Indem der Transistor 10 derart gestaltet wird, daß der Strom durch ihn im gleichförmigen Zustand auf Idss gehalten wird, wird notwendigerweise erreicht, daß der Spannungsabfall Vgs im gleichförmigen Zustand stets gleich Null Volt ist. Der Spannungsausgang an Source des Transistors 10 folgt daher genau der Eingangsspannung am Gate des Transistors 10. Wenn die Breiten der Kanäle der zwei Transistoren ungleich sind, dann ist der Spannungsabfall Vgs beim Transistor 10 eine temperaturabhängige Funktion. Dieses bestimmt die Gleichstrombetriebsbedingungen für typische bekannte Puffer, und ähnliche Betrachtungen gelten, wenn man Anreicherungstypen, bipolare Typen oder andere Komponenten verwendet. Jedoch sind die Wechselstromcharakteristiken von größtem Interesse, wenn eine Last, die durch einen Kondensator 13 dargestellt wird, an den Ausgang des Puffers angelegt wird, wegen der ineffizienten Weise, in der die Last geladen und entladen wird.
• Die Analyse des typischen kapazitiv belasteten Puffers erfordert eine Prüfung der Natur der Lade- und Entladeströme zum und vom Kondensator 13. Der Maximalstrom, der zur Entladung des Kondensators 13 möglich ist, wenn die Eingangsspannung von hohen auf niedrigen pegel übergeht, ist Idss, was der Gleichförmigkeitsstrom durch den Stromquellentransistor 11 für einen Spannungabfall Vgs der Größe Null Volt ist. Der gesamte Strom wird ausschließlich dazu verwendet, zunächst den Kondensator 13 zu entladen. Dies rührt daher, daß die Abfallzeit der Eingangsspannung an der Steuerelektrode des Sourcefolgers 10 schneller als die Änderung der Spannungsabgabe am Source des Transistors 10 wegen der kapazitiven Last ist, wodurch der Wert von Vgs vermindert wird. Als Folge davon wird der Sourcefolger 10 abgschaltet und wird nicht-leitend, was den gesamten Strom Idss durch den Transistor 11 zum Bezugspotential Vss zur Entladungs des Kondensators 13 verfügbar macht. Jedoch ist der gesamte Strom Idss nicht für die gesamte Entladungszeit verfügbar. Der Sourcefolger 10 hat eine Sourcespannung, die abnimmt, wenn die Ausgangsspannung an der kapazitiven Last 13 entladen wird, was zur Folge hat, daß die Sourcespannung des Transistors 10 sich der Gatespannung nähert und Vgs steigert, so daß der Transistor 10 eingeschaltet wird. Dies tritt während des letzten Teils der Entladung des Lastkondensators 13 auf, wodurch die Entladung der Last verlangsamt wird.
• Umgekehrt ist der Maximalstrom, der zur Ladung des Kondensators 13 verfügbar ist, wenn die Eingangsspannung von niedrigem auf hohen Pegel übergeht, eine Funktion der "Übersteuerung", die der Steuerelektrode des Sourcefolgers 10 aufgeprägt wird, vermindert um jeglichen Strom, der durch den Transistor 11 fließt, der fest bei Idss bleibt. Diese Übersteuerung resultiert aus dem gesteigerten Spannungsabfall von Gate zu Source des Sourcefolgers 10: Die Spannung an der Steuerelektrode oder dem Gate spricht schnell auf das Eingangssignal an und führt zu einer Steigerung der Ausgangsspannung am Source des Transistors 10 (wegen der kapazitiven Last 13). Die Übersteuerung führt zu einer beachtlichen Steigerung des Stroms von Vdd nach Vss durch den Stromfolger 10 über den Gleichförmigkeitsstrom Idss, der durch den Transistor 11 fließt und somit den Lastkondensator 13 lädt. Der Strom Idss durch den Transistor 11 zieht sich jedoch direkt vom maximal möglichen Ladestrom von Vdd, verfügbar am Source des Transistors 10, ab. Beim Laden des Lastkondensators 13 beginnt sich außerdem die Sourcespannung am Transistor 10 an die Gatespannung anzupassen, vermindert Vgs, und die Übersteuerung des Sourcefolgers 10 nimmt ab.
• Die vorliegende Erfindung verbessert erheblich das Laden- und Entladen kapazitiver Lasten über solche traditionellen Puffer und führt zu einer stark verbesserten Betriebsweise durch Steigern des verfügbaren Stroms zu Zeiten, zu denen sich das digitale Eingangssignal ändert. In Fig. 2 ist das detaillierte Schaltbild einer Ausführungsform der Erfindung dargestellt.
• Gemäß der Erfindung spricht die Pufferschaltung auf ein digitales Eingangssignal an, um eine kapazitive Last in einen von zwei binären Zuständen zu bringen. Die Pufferschaltung enthält einen ersten Transistor mit einer ersten, einer zweiten und einer Steuerelektrode, und einen zweiten Transistor mit einer ersten, einer zweiten und einer Steuerelektrode. Wie hier ausgeführt, sind die ersten und zweiten Transistoren ein Sourcefolger-Transistor 21 und ein geschalteter Herabzieh-Transistor 22.
• Die Steuerelektrode eines bipolaren Transistors wird gewöhnlich als Basis bezeichnet, während die Steuerelektrode eines Feldeffekt-Transistors gewöhnlich als Gate bezeichnet wird. Es ist die Absicht dieser Offenbarung, daß die Verwendung der Ausdrücke Gate, Drain und Source sich sowohl auf Feldeffekttransistoren als auch auf Basis, Kollektor und Emitter von bipolaren Transistoren und sowohl auf n- als auch auf p-Kanal-Transistoren bezieht. Die in den Zeichnungen zur Darstellung von Transistoren verwendeten Symbole sollen nicht nur einen einzigen Transistortyp repräsentieren.
• Die vorliegende Erfindung ist auf komplexere Pufferformen für spezielle Anwendungen, wie beispielsweise Speicherwortleitungstreiber erweitert worden. Speicherwortleitungstreiber weisen ein einzigartiges Problem auf, das die Erfindung beträchtlich vermindert hat, insbesondere wenn die Speichergröße zunimmt. Speicher sind in einer Gruppe von Speicherzellen organisiert, wobei jede Wortleitung die Gates einer Reihe Speicherzellen ansteuert. Speicherwortleitungen sind hochkapazitiv mit einer Last von bis zu einigen pF (typischerweise 3 pF), was einige ns zur Einstellung benötigt. Es ist jedoch das Ziel des Konstrukteurs, diese langen Leitungen in kürzestmöglicher Zeit bei minimalem Leistungseinsatz und minimaler Chipfläche zu betreiben. Der Wortleitungstreiber in Fig. 2 zeigt hervorragende Eigenschaften, steigert die Geschwindigkeit um den Faktor 2 bei minimalen Leistungs- und Flächenänderungen unter Verwendung von zwei Pufferstufen. Alternativ kann die Leistung konstant gehalten werden, in dem man in geeigneter Weise die Werte der Kopplungskondensatoren und Entladewiderstände einstellt, wobei die Größe der Transistoren auf die Hälfte vermindert werden kann, wodurch der Leistungsverlust des Puffers um einen Faktor 2 verbessert werden kann.
• In Fig. 2 wirkt die angesteuerte Wortleitung als Lastkapazität 20. Gemäß diesem Aspekt der Erfindung wird das digitale Eingangssignal von der Eingangssignalquelle 19 von einer ersten Kopplungseinrichtung, vorzugsweise einer Leitung, der Steuerelektrode des ersten Transistors, beispielsweise des Sourcefolger-Transistors 21, zugeführt. Die zweite Transistoreinrichtung, wie der geschaltete Herabzieh- Transistor 22, ist kapazitiv durch seine Steuerelektrode mit dem Komplement des digitalen Eingangssignals über eine zweite Kopplungseinrichtung, vorzugsweise eine zusätzliche Pufferstufe, verbunden. Die erste Elektrode 211 des ersten Transistors ist mit einem ersten Bezugspotential, beispielsweise Vdd, verbunden, und die zweite Elektrode 212 ist dazu bestimmt, mit der Speicherwortleitung verbunden zu werden, um die Wortleitung mit einem Strom vom ersten Bezugspotential zu laden. Die erste Elektrode 221 des zweiten Transistors ist mit einem zweiten Bezugspotential, beispielsweise Vss, verbunden, und die zweite Elektrode 222 ist dazu bestimmt, mit der Wortleitung verbunden zu werden, um die Wortleitung mit einem Strom auf das zweite Bezugspotential zu entladen. Die Ströme, die die Wortleitung 20 laden und entladen, wenn das Eingangssignal sich ändert, fließen zwischen den ersten und zweiten Elektroden der Transistoren 21 und 22.
• Der Strom zwischen den ersten und zweiten Elektroden des Transistors 21 wird vergrößert, wenn sich das Eingangssignal auf hohem Pegel ändert, und wird vermindert, wenn sich das Eingangssignal auf niedrigem Pegel ändert, weil eine höhere Spannung an die Steuerelektrode 210 zur Steigerung des Stroms und eine niedrigere Spannung zur Verminderung des Stroms gelegt wird. Als Folge davon wird die Speicherwortleitung 20 durch einen Strom von Vdd (typischerweise Null Volt) geladen, wenn sich das Eingangssignal auf einen hohen Pegel ändert.
• Wie hier ausgeführt, ist die Steuerelektrode 220 des Herabziehtransistors 22 mit dem Komplement des Eingangssignals von der Eingangssignalquelle 19 über die zweite Kopplungseinrichtung verbunden. Die Signalquelle und die Steuerelektrode sind nicht direkt über einen Kondensator verbunden. Wie hier ausgeführt, wird das Komplement des Eingangssignals kapazititv auf die Steuerelektrode 230 eines dritten Transistors, nämlich des Transistors 23, über eine vierte Kopplungseinrichtung, nämlich den Kondensator 25, gekoppelt, und das Eingangssignal wird kapazitiv auf die Steuerelektrode 240 eines vierten Transistors, nämlich des Transistors 24, durch eine dritte Kopplungseinrichtung, nämlich den Kondensator 26, gekoppelt.
• Wie in Fig. 2 ausgeführt, dienen die dritten und vierten Transistoren der Kondensation der Gegenkopplung und der Verminderung der wirksamen Eingangsimpedanz an der Steuerelektrode des Transistors 22, um es der Quelle 19 einfacher zu machen, ein Signal zur Verfügung zu stellen, das zum Ansteuern der Steuerelektrode des zweiten Transistors in der Lage ist. Die große kapazitive Last 20 und die Gegenkopplung an der Steuerelektrode des Transistors 22 aufgrund des Miller-Effekts führen dazu, daß die wirksame Eingangskapazität an der Steuerelektrode des Transistors 23 relativ groß ist. Die wirksame Kapazität an der Steuerelektrode ist auf die Summe der Spannungsschwingungen an Gate und Drain des Transistors 22 bezogen. Während das Drain 211 des Transistors 21 mit einer festen Spannung verbunden ist, ist das Drain 222 des Transistors 22 zur Verbindung mit der Last bestimmt, was die Gegenkopplung vergrößert, die dem Schalten des Transistors hinderlich ist, wenn sich das Eingangssignal ändert. Als Folge davon kann die Eingangskapazität an der Steuerelektrode etwa doppelt so groß beim Transistor 22 als beim Transistor 21 sein. Die Hinzufüguhg der Transistoren 23 und 24, einhergehend mit der Verminderung der Größe ihrer jeweiligen Transistorkanäle, vermindert die Größe des Signals an der Quelle 19, die erforderlich ist, um die Steuerelektrode des Transistors 22 anzusteuern, was die Eingangskapazität der Pufferschaltung an dem Punkt, wo das Komplement des Eingangssignals zugeführt wird, kleiner oder gleich der Eingangskapazität an dem Punkt macht, wo das Eingangssignal der Steuerelektrode des Transistors 21 zugeführt wird. Die hinzugefügte Stufe mit den Transistoren 23 und 24 vergrößert die Gateverzögerung der Pufferschaltung nur wenig. Die Verwendung der Transistoren 23 und 24 zur Vorpufferung hilft bei der Impedanzanpassung zwischen Puffereingang und -ausgang, wobei die Impedanz an den Steuerelektroden der Transistoren bei schmaleren Kanälen kleiner wird. Wie hier ausgeführt, haben die Transistoren 23 und 24 Kanäle mit gleichen Breiten, und diese Breiten können typischerweise etwa ein Drittel von der der Transistoren 21 und 22 sein, um den Leistungsverlust im Gleichförmigkeitszuzustand zu minimieren.
• Wie hier ausgeführt, haben die Transistoren 23 und 24 Kanäle, durch die Strom fließen kann, um die der Steuerelektrode des zweiten Transistors zugeführte Spannung anzuheben oder abzusenken. Die erste Elektrode 231 des Tranistors 23 ist wirkungsmäßig so angeschlossen, daß die der Steuerelektrode des zweiten Transistors zugeführte Spannung angehoben wird, wenn sich das Eingangssignal auf niedrigen Pegel ändert. Die Elektrode 231 kann beispielsweise mit dem ersten Bezugspotential Vdd (typischerweise Null Volt) verbunden sein. Die erste Elektrode des Transistors 22 ist mit dem zweiten Bezugspotential Vss (typischerweise -3,5V) verbunden, und die erste Elektrode 241 des Tranistors 24 ist mit einem dritten Bezugspotential VT (typischerweise -5,2V) verbunden. Die zweiten Elektroden 232 und 242 der dritten und vierten Transistoren sind mit der Steuerelektrode des zweiten Tranistors verbunden und heben und vermindern die der Steuerelektrode zugeführte Spannung, wenn das Eingangssignal sich ändert.
• Das digitale Eingangssignal wird der Steuerelektrode des Transistors 24 zugeführt, der von der dritten Kopplungseinrichtung, hier der Kopplungskondensator 26, eine Spannung zugeführt wird, die von der Kurve GG in dem computersimulierten Zeitdiagramm von Fig. 3 gezeigt wird. Hierdurch wird eine Steigerung des Stroms zwischen den ersten und zweiten Elektroden des Transistors 24 hervorgerufen, wenn das Eingangssignal auf hohen Pegel übergeht, und eine Verminderung des Stroms, wenn das Eingangssignal auf niedrigen Pegel übergeht. Der gesteigerte Strom zum dritten Bezugspotential zum Zeitpunkt, zu welchem das Eingangssignal auf hohen Pegel übergeht, vermindert die der Steuerelektrode des Transistors 22 zugeführte Spannung, wie durch die Kurve BG in Fig. 3 gezeigt ist, wodurch der Strom zwischen den ersten und zweiten Elektroden des Transistors 22 vermindert wird.
• Das Komplement des digitalen Eingangssignals wird der Steuerelektrode des Transistors 23 zugeführt, was zu dem durch die Kurve G in Fig. 3 dargestellten Verlauf führt, und zwar über die vierte Kopplungseinrichtung, hier der Kopplungskondensator 25. Dies hat zur Folge, daß der Strom zwischen den ersten und zweiten Elektroden des Transistors 23 zunimmt, wenn das Eingangssignal sich auf niedrigen Pegel ändert, und abnimmt, wenn sich das Eingangssignal auf hohen Pegel ändert. Der gesteigerte Strom von beispielsweise der Speicherwortleitung oder dem ersten Bezugspotential zu Zeiten, wenn das Eingangssignal sich auf niedrigen Pegel ändert, hebt die Spannung an, die der Steuerelektrode des Transistors 22 zugeführt wird, wie durch die Kurve BG in Fig. 3 gezeigt, wodurch der Strom zwischen den ersten und zweiten Elektroden des Transistors 22 gesteigert wird.
• Wie hier dargestellt, wird die Speicherwortleitung durch den Strom zum zweiten Bezugspotential über den Transistor 22 entladen. Wegen der kapazitiven Kopplung des digitalen Eingangssignals an den Transistor 24 und der kapazitiven Kopplung des Komplements des Eingangssignals zum Transistor 23 nimmt daher der Strom durch den Transistor 22, der die Wortleitungslast 20 entlädt, zu Zeiten zu, zu welchem das Eingangssignal sich auf niedrigen Pegel ändert, und nimmt zu Zeiten ab, wenn das Eingangssignal sich auf hohen Pegel ändert.
• Das dritte Bezugspotential VT ist niedriger als das zweite Bezugspotential Vss, und die gewählten Werte sind auf der Grundlage einer Nachteilsanalyse bestimmt. Das dritte Bezugspotential muß niedrig genug sein, um sicherzustellen, daß die der Steuerelektrode des Transistors 22 zugeführte Spannung den Strom im Transistor 22 ausreichend vermindert oder unterbricht. Wenn man annimmt, daß der Transistor 22 ein Feldeffekt-Transistor vom Verarmungstyp ist, dann bewirkt ein drittes Bezugspotential der Größe Vss an der Steuerelektrode des Transistors 22 ganz klar, daß Vgs gleich Null Volt ist, selbst wenn das Eingangssignal sich auf niedrigen Pegel ändert, und es wird den Strom im Transistor 22 nicht unter den Gleichförmigkeitswert vermindern. Dieses erfordert ein niedrigeres Potential für VT als Vss. Der Leistungsverlust sollte ebenfalls minimiert werden. Ein höheres Potential für VT und Vss vermindert den Spannungsabfall über die Kanäle der Transistoren, womit die verbrauchte Leistung vermindert wird.
• In der in Fig. 2 dargestellten Ausführungsform koppeln erste und zweite Entladungswiderstände, vorzugsweise Widerstände 27 und 28, jeweils die dritten und vierten Tranistoren an ausgewählte Bezugspotentiale. Diese Widerstände erlauben es, die Kopplungskondensatoren 25 bzw. 26 nach dem Auftreten eines Übergangs im Eingangssignal zu entladen. Die Widerstandswerte sind derart gewählt, daß die den Steuerelektroden der Transistoren 23 und 24 zugeführten Spannungen ausgewählte Werte zu Zeiten erreichen, zu denen sich das Eingangssignal nicht ändert. Die ausgewählten Spannungen halten einen gewünschten Gleichförmigkeitsstrom durch die Transistoren 23 und 24 aufrecht, der die Spannung bestimmt, die der Steuerelektrode des Transistors 22 zugeführt wird. Wenn die an die Last 20 abgegebene Spannung etwa gleich einer der zwei Binärzustände ist, dann bewirkt die Gleichförmigkeitsspannung, die der Steuerelektrode des Transistors 22 zugeführt wird und in der Kurve BG von Fig. 3 gezeigt ist, daß der Gleichförmigkeitsstrom durch den Transistor 22 einen festen Wert Idss hat.
• Erste und zweite Dioden, vorzugsweise Schottky-Dioden 29 und 30 in Kombination mit ihren jeweiligen Transistoren 23 und 24 wirken als Klemmeinrichtungen, die verhindern, daß das den Transistorsteuerelektroden zugeführte Signal über einen gewünschten Bereich hinausschwingt, wenn die Eingangsspannung sich ändert.
• Die in Fig. 2 gezeigte Schaltung ist dadurch verbessert, daß die erste Elektrode des Transistors 23 dazu bestimmt ist, mit der Speicherwortleitungslast 20 anstelle des ersten Bezugspotentials verbunden zu werden. Diese Verbesserung ist typischerweise durch eine Steigerung der Größe des Transistors 21 begleitet. Als Folge dieser Änderung wird bei Übergang des Eingangssignals auf niedrigen Pegel der gesteigerte Strom durch den Transistor 23 von der Last 20 geliefert. Dieses entlädt die Speicherwortleitung wirksamer von einem hohen zu einem niedrigen Pegel durch Entladen derselben durch beide Transistoren 22 und 23. Außerdem wird die Verlustleistung im Gleichförmigkeitszustand über die Transistoren 23 und 24 wirksamer ausgenützt, weil sie von der Last 20 aufgebracht wird anstelle direkt von dem ersten Bezugspotential an Vss geliefert zu werden.
• Für eine Pufferschaltung nach Fig. 2 sind typische Werte: 30 um für den Transistor 21, jedoch 40 um für die erste Elektrode des Transistors 23, die mit der Last 20 anstelle Vdd verbunden ist, 30 um für den Transistor 22; 10 um für die Transistoren 23 und 24; 2 um für die Dioden 29 und 30; 5kΩ für die Widerstände 27 und 28; 50 femtofarad für die Kondensatoren 25 und 26; 3 pF für die Speicherwortleitungslast 20; Null Volt für die Vdd, -3,5V für Vss, -5,2V für VT; und -0,75V bis -2,25V für das digitale Eingangssignal.
• Die vorliegende Erfindung ist nicht auf GaAS MESFETs beschränkt, obgleich dies die bevorzugte Ausführungsform ist. Diese Lösung kann für Siliziumvorrichtungen und für JFETs verwendet werden und findet auch bei bipolaren Schaltungen, wie beispielsweise Emitterfolgern, Anwendung. In gleicher Weise können Transistoren vom Anreichungstyp anstelle vom Verarmungstyp bei geeigneten Modifikationen der Schaltung eingesetzt werden.

Claims (9)

1. Halbleiterpufferschaltung, die auf ein digitales Eingangssignal anspricht, um eine kapazitive Last (20) in einen von zwei binären Zuständen zu bringen, enthaltend:

eine erste Transistoreinrichtung (21) mit einer ersten, einer zweiten und einer Steuerelektrode (211, 212, 210), von denen die erste Elektrode (211) mit einem ersten Bezugspotential (Vdd) und die zweite Elektrode (212) mit der kapazitiven Last (20) verbunden sind, um die kapazitive Last (20) durch einen Strom vom ersten Bezugspotential (Vdd) über die erste Transistoreinrichtung (21) zu laden, wenn das Eingangssignal (VIN) sich auf hohen Pegel ändert;

eine zweite Transistoreinrichtung (22) mit einer ersten, einer zweiten und einer Steuerelektrode (221, 222, 220), von denen die erste Elektrode (221) mit einem zweiten Bezugspotential (Vss) verbunden ist, das niederiger als das erste Bezugspotential (Vdd) ist, und die zweite Elektrode (222) mit der kapazitiven Last (20) verbunden ist, um die kapazitive Last (20) durch einen Strom zum zweiten Bezugspotential (Vss) über die zweite Transistoreinrichtung (22) zu entladen, wenn das Eingangssignal (VIN) sich auf niedrigen Pegel verändert;

eine erste Kopplungseinrichtung zum Koppeln des digitalen Eingangssignals (VIN) auf die Steuerelektrode (210) der ersten Transistoreinrichtung (21) zur Zuführung einer Spannung an die Steuerelektrode (210), die den Strom zwischen den ersten und zweiten Elektroden (211, 212) der ersten Transistoreinrichtung (21) steigert, wenn das Eingangssignal (VIN) sich auf hohen Pegel ändert, und den Strom vermindert, wenn das Eingangssignal (VIN) sich auf niedrigen Pegel ändert; und

eine zweite Kopplungseinrichtung (21 - 26) zum Koppeln des Komplements ( IN) des digitalen Eingangssignals (VIN) auf die Steuerelektrode (220) der zweiten Transistoreinrichtung (22) zum Zuführen einer Spannung zu der Steuerelektrode (220), die den Strom zwischen den ersten und zweiten Elektroden (221, 222) der zweiten Transistoreinrichtung (22) vermindert, wenn das Eingangssignal (VIN) sich auf hohen Pegel verändert, und den Strom vergrößert, wenn das Eingangssignal (VIN) sich auf niedrigen Pegel ändert,

dadurch gekennzeichnet, daß

die zweite Kopplungseinrichtung (23 - 26) enthält:

eine dritte Transistoreinrichtung (23) mit einer ersten, einer zweiten und einer Steuerelektrode (231, 232, 230), von denen die erste Elektrode (231) wirkungsmäßig so angeschlossen ist, daß sie die der Steuerelektrode (220) der zweiten Transistoreinrichtung (22) zugeführte Spannung erhöht, wenn sich das Eingangssignal (VIN) auf niedrigen Pegel ändert, und die zweite Elektrode (232) mit der Steuerelektrode (220) der zweiten Transistoreinrichtung (22) gekoppelt ist,

eine vierte Transistoreinrichtung (24) mit einer ersten, einer zweiten und einer Steuerelektrode (241, 242, 240), von denen die erste Elektrode (241) mit einem dritten Bezugspotential (VT) verbunden ist, das niederiger als das zweite Bezugspotential (Vss) ist, und die zweite Elektrode (242) mit der Steuerelektrode (220) der zweiten Transistoreinrichtung (22) verbunden ist;

eine dritte Kopplungseinrichtung (26) zum kapazitiven Koppeln des digitalen Eingangssignals (VIN) auf die zweite Steuerelektrode (240) der vierten Transistoreinrichtung (24), um dieser Steuerelektrode (240) eine Spannung zuzuführen, die den Strom zwischen den ersten und zweiten Elektroden (241, 242) der vierten Transistoreinrichtung (24) steigert, wenn das Eingangssignal (VIN) sich auf hohen Pegel ändert, und den Strom vermindert, wenn das Eingangssignal (VIN) sich auf niedrigen Pegel ändert, wobei der gesteigerte Strom zum dritten Bezugspotential (VT) zu Zeiten, zu denen sich das Eingangssignal (VIN) auf hohen Pegel ändert, die Spannung vermindert, die der Steuerelektrode (220) der zweiten Transistoreinrichtung (22) zugeführt ist und dadurch den Strom zwischen den ersten und zweiten Elektroden (221, 222) der zweiten Transistoreinrichtung (22) vermindert; und

eine vierte Kopplungseinrichtung (25) zum kapazitiven Koppeln des Komplements ( IN) des digitalen Eingangssignals (VIN) auf die Steuerelektrode (230) der dritten Transistoreinrichtung (23), um an diese eine Spannung anzulegen, die den Strom zwischen den ersten und zweiten Elektroden (231, 232) der dritten Transistoreinrichtung (23) steigert, wenn das Eingangssignal (VIN) sich auf niedrigen Pegel ändert, und den Strom vermindert, wenn das Eingangssignal (VIN) sich auf hohen Pegel ändert, wobei der gesteigerte Strom in die erste Elektrode (231) der dritten Transistoreinrichtung (23) zu Zeiten, in denen das Eingangssignal (VIN) sich auf niedrigen Pegel ändert, die der Steuerelektrode (220) der zweiten Transistoreinrichtung (22) zugeführte Spannung anhebt und dadurch den Strom zwischen den ersten und zweiten Elektroden (221, 222) der zweiten Transistoreinrichtung (22) vergrößert;

wobei der Strom, der die kapazitive Last (20) entlädt, zu Zeiten zunimmt, zu denen das Eingangssignal (VIN) sich auf niedrigen Pegel ändert, und zu Zeiten abnimmt, in denen das Eingangssignal (VIN) sich auf hohen Pegel ändert.

2. Pufferschaltung nach Anspruch 1, weiterhin enthaltend:

eine erste Entladungswiderstandseinrichtung (27) zum Koppeln der Steuerelektrode (230) der dritten Transistoreinrichtung (23) mit dem zweiten Bezugspotential (Vss); und

eine zweite Entladungswiderstandseinrichtung (28) zum Koppeln der Steuerelektrode (240) der vierten Transistoreinrichtung (24) mit dem dritten Bezugspotential (VT).

3. Pufferschaltung nach Anspruch 1, weiterhin enthaltend:

eine erste Diodeneinrichtung (29), die die Steuerelektrode (230) der dritten Transistoreinrichtung (23) mit dem zweiten Bezugspotential (Vss) koppelt zum Klemmen der der zweiten Steuerelektrode (230) zugeführten Spannung.

4. Pufferschaltung nach Anspruch 1, weiterhin enthaltend:

eine zweite Diodeneinrichtung (30), die die Steuerelektrode (240) der vierten Transistoreinrichtung (24) mit dem dritten Bezugspotential (Vss) koppelt, um die dieser Steuerelektrode (240) zugeführte Spannung zu klemmen.

5. Pufferschaltung nach Anspruch 1, bei der die Pufferschaltung aus Gallium Arsenid besteht.

6. Pufferschaltung nach Anspruch 1, bei der die Transistoreinrichtungen Feldeffekttransistoren enthalten.

7. Pufferschaltung nach Anspruch 6, bei der die Transistoreinrichtungen Transistoren vom Verarmungstyp enthalten.

8. Pufferschaltung nach Anspruch 1 und 7, bei der ein Kanal in jedem der dritten und vierten Transistoreinrichtungen (23, 24) dünner als ein Kanal in jeder der ersten und zweiten Transistoreinrichtungen (21, 22) ist.

9. Pufferschaltung nach Anspruch 1, bei der die dritte Transistoreinrichtung (23) an ihrer ersten Elektrode (231) mit der kapazitiven Last (20) verbunden ist.