DE69310162T2

DE69310162T2 - Pegelumsetzungsschaltung

Info

Publication number: DE69310162T2
Application number: DE69310162T
Authority: DE
Inventors: Leon Cloetens; Daniel Sallaerts
Original assignee: Alcatel Bell NV
Current assignee: Xylon LLC
Priority date: 1993-06-15
Filing date: 1993-06-15
Publication date: 1997-09-25
Anticipated expiration: 2013-06-16
Also published as: EP0630110B1; DE69310162D1; EP0630110A1; JP3492765B2; CA2125827A1; US5479116A; ES2101214T3; JPH07142990A

Description

Die Erfindung betrifft eine Pegel- Umwandlungsschaltung, mit der ein digitales Eingangssignal, das zwischen ersten und zweiten spannungspegeln schwankt, in ein digitales Ausgangssignal, das zwischen dem ersten Spannungspegel und einem dritten spannungspegel schwankt, umgewandelt werden kann, und die zwischen dem ersten und dem zweiten Pol einer Gleichstromversorgungseinheit eine Reihenschaltung der Hauptwege eines ersten und eines zweiten Transistors aufweist, wobei das Eingangssignal an dessen Steuerelektrode gelegt wird.
Eine derartige Pegel-Umwandlungsnschaltung ist in der Technik bereits bekannt, beispielsweise aus der europäischen Patentanmeldung EP 0388 074 A1. In diesem Dokument weisen der erste und der zweite Transistor eine entgegengesetzte Leitfähigkeit auf, und zwei weitere Transistoren, nämlich ein dritter und ein vierter, sind wie der erste und der zweite Transistor zwischen den beiden Gleichstromversorgungspolen sowie parallel zur Reihenschaltung der letzteren Transistoren gekoppelt. Der erste und der dritte Transistor haben eine Leitfähigkeit des Typs NMOS. Die Ergänzung des Eingangssignals wird der Steuerelektrode des dritten Transistors aufgedrückt. Der übergangspunkt zwischen dem dritten und dem vierten Transistor bildet eine wirkliche Ausgangsklemme der Pegel-Umwandlungsschaltung, und der Übergangspunkt zwischen dem ersten und dem zweiten Transistor bildet eine Ergänzungs-Ausgangsklemme. Die Gate-Elektrode des zweiten Transistors ist an die wirkliche Ausgangsklemme angeklemmt, während die Gate-Elektrode des vierten Transistors an die Ergänzungs-Ausgangsklemme angeklemmt ist. Die an den ersten Gleichstromversorgungspol angelegte Spannung beträgt 0 Volt, und die an den zweiten Gleichstromversorgungspol angelegte Spannung beträgt 5 Volt.
Eine solche Pegelumwandlungsschaltung findet beispielsweise dann Anwendung, wenn ein zwischen 0 und 3,3 Volt schwankendes digitales Eingangs.signal in ein zwischen 0 und 5 Volt schwankendes digitales Ausgangssignal umgewandelt werden soll, wobei das digitale Eingangssignal durch Schaltungen erzeugt wird, die mit einer Versorgungsspannung von 3,3 Volt arbeiten, was notwendig ist, wenn die Breite der Zuleitungen so gering ist und die Oxidschichten der Gates so dünn sind, daß das Anlegen einer Versorgungsspannung von beispielsweise 5 Volt jeweils Probleme hinsichtlich der metallischen Elektrowanderung mit sich bringen und das Einschwingen heißer Elektronen bewirken würde. Das letzte digitale Signal wird dann den Schaltungen aufgedrückt, die mit einer Versorgungsspannung von 5 Volt arbeiten.
Dabei ist zu beachten, daß das Problem der metallischen Elektrowanderung auf den Stromdurchfluß durch den Leiter zurückzuführen ist, also reduzierte Breiten der Zuleitungen schwächeren Strom und somit höhere Versorgungs spannungen erfordern.
Wenn das Eingangssignal hoch ist, d.h. 3,3 Volt entspricht, ist der erste Transistor aktiviert und der dritte Transistor entaktiviert. Die Spannung im Bereich der Ergänzungs-Ausgangsklemme ist somit schwach, und der vierte Transistor wird aktiviert, wodurch die Spannung im Bereich der wirklichen Ausgangsklemme entsprechend hoch und der zweite Transistor entaktiviert ist. In den Hauptwegen und in dem Gate-Drain-übergang des zweiten und dritten Transistors entsteht ein Spannungsabfall von 5 Volt. In dem Gate-Drain-übergang des vierten Transistors entsteht ebenfalls ein Spannungsabfall von 5 Volt. Gleichartige Schlußfolgerungen können für ein schwaches Eingangssignal gezogen werden.
Es ist deshalb einleuchtend, daß in der oben beschriebenen Pegel-Umwandlungsschaltung für das Eingangssignal eine entsprechende Ergänzungsausführung notwendig ist. Wenn außerdem die Pegel- Umwandlungsschaltung in ein Schaltelement integriert ist, das mit einer notwendigen Spannungsversorgung von 3,3 Volt arbeitet aufgrund der reduzierten Leitungsbreite und der dünnen Oxidschichten des Gates, können Probleme entstehen, welche auf die metallische Elektrowanderung und auf das Einschwingen heißer Elektronen zurückzuführen sind, da der Spannungsabfall in den Transistoren bis zu 5 Volt betragen kann und daher über den erlaubten Höchstwerten, nämlich 3,3 Volt, liegt, was der maximalen Eingangs spannung entspricht.
Gegenstand der Erfindung ist eine Pegelumwandlungsschaltung des oben beschriebenen und bereits bekannten Typs, bei der jedoch eine Eingangssignal- Ergänzung unnötig ist und bei der der Spannungsabfall innerhalb der Transistoren der Schaltung im Absolutwert auf den Höchstwert der Eingangsspannung beschränkt ist.
Erfindungsgemäß wird dies dadurch erreicht, daß die Pegel-Umwandlungsschaltung außerdem eine Belastungsimpedanz zwischen dem ersten Gleichstromversorgungspol und einer mit der Reihenschaltung gekoppelten Ausgangsklemme besitzt, wobei der zweite Transistor, der die gleiche erste Leitfähigkeit wie der erste Transistor aufweist, parallel zum Hauptweg eines dritten Transistors gekoppelt ist, der eine zweite, der ersten Leitfähigkeit entgegengesetzte Leitfähigkeit aufweist, und dessen Steuerelektrode, wie die des ersten Transistors, durch eine gleichbleibende Gleichstrom-Vorspannung polarisiert ist, wobei der Übergangspunkt zwischen der Belastungsimpedanz und der Reihenschaltung eine Ausgangsklemme der Pegel- Umwandlungs schaltung bildet.
Dadurch, daß der Steuerelektrode des ersten Transistors eine Gleichstrom-Vorspannung aufgedrückt wird, isoliert dieser Transistor den zweiten Transistor gegenüber dem zweiten Gleichstromversorgungspol, so daß die an jedem beliebigen Pol dieses ersten Transistors vorhandene Spannung den maximalen Eingangsspannungswert nicht überschreiten kann. Dies bedeutet, daß wenn das Eingangssignal dem ersten Spannungspegel entspricht, der zweite Transistor entaktiviert ist und die in seinem Hauptweg vorhandene Spannung bis zu einer Grenzspannung ansteigt, was die Entaktivierung des ersten Transistors bewirkt. Letztere Grenzspannung hängt von der Gleichstrom-Vorspannung ab, die der Steuerelektrode des zweiten Transistors aufgedrückt wird. Um außerdem zu vermeiden, daß aufgrund einer langsamen Belastung durch Streukapazität, die im Bereich des Übergangspunkts zwischen dem ersten und dem zweiten Transistor vorhanden ist, die Spannung den Wert der bereits erwähriten Grenzspannung überschreitet, ist ein dritter Transitor vorgesehen, der aktiviert wird, wenn die im Bereich des oben genannten Übergangspunkts vorhandene Spannung zu stark ansteigt, was letztere Spannung verringert, und zwar bis der dritte Transistor erneut entaktiviert ist. Auf diese Weise ist die im Bereich des Übergangspunkts zwischen dem ersten und dem zweiten Transistor vorhandene Spannung auf einen Spannungswert begrenzt, der zwischen einem Mindestwert, unter welchem der zweite Transistor aktiviert wird, und einem Höchstwert liegt, über welchem der dritte Transistor aktiviert wird. Diese Werte können so gewählt werden, daß die im Bereich eines beliebigen Übergangspunkts zwischen dem ersten, zweiten oder dritten Transistor vorhandene Spannung höchstens dem maximalen Eingangssignalpegel entspricht. Es wird außerdem verdeutlicht, daß das Eingangssignal keine Ergänzung benötigt.
Eine weiteres Merkmal der vorliegenden Erfindung besteht darin, daß die Pegel-Umwandlungsschaltung mit einer Schaltung zur Pegelfestsetzung versehen ist.
Dadurch ist ein Schutz gegen zu hohe und zu niedrige Spannungen im Bereich der Ausgangsklemme gewährleistet.
Anhand einer in der beigefügten Zeichnung dargestellten Ausführungsform einer erfindungsgemäßen Pegel-Umwandlungsschaltung wird der oben genannte Gegenstand der Erfindung sowie seine Merkmale und weitere Ausgestaltungen weiter verdeutlicht und die Erfindung selbst verständlicher gemacht.
Diese Pegel-Umwandlungsschaltung kommt dann zur Anwendung, wenn ein erstes digitales Signal, das zwischen 0 und 3,3 Volt schwankt und einer Eingangsklemme IN aufgedrückt wird, in ein zweites zwischen 0 und 5 Volt schwankendes digitales Signal umgewandelt werden soll, das im Bereich einer Eingangs-/Ausgangsklemme oder Ausgangsklemme OUT erzeugt wird, und wenn ein drittes zwischen 0 und 5 Volt schwankendes digitales Signal, das einer Eingangs-/Ausgangsklemme OUT aufgedrückt wird, in ein viertes zwischen 0 und 3,3 Volt schwankendes digitales Signal umgewandelt werden soll, das im Bereich einer Ausgangsklemme OUT2 erzeugt wird. Das erste und das vierte digitale Signal finden beispielsweise in Schaltungen Anwendung, die mit einer Versorgungsspannung von 3,3 Volt arbeiten, wogegen das zweite und das dritte digitale Signal in Schaltungen zur Anwendung gelangen, die mit einer Versorgungsspannung von 5 Volt arbeiten. Solche Pegel-Umwandlungsschaltungen werden benötigt, wenn kleine Zuleitungsbreiten und dünne Oxidschichten der Gates sich bei der metallischen Elektrowanderung und dem Einschwingen heißer Elektronen als problematisch erweisen, wodurch die Möglichkeit, eine Versorgungsspannung von 5 Volt zu erlangen, ausgeschlossen und eine verminderte Versorgungsspannung, beispielsweise 3,3 Volt notwendig ist. Außerdem werden solche Pegel-Umwandlungsschaltungen benötigt, wenn diese Schaltungen von 3,3 Volt in Verbindung mit Schaltungen benutzt werden sollen, die mit einer Versorgungsspannung von 5 Volt arbeiten, und wenn die Schaltung in einer integrierten Schaltung von 3,3 Volt eingesetzt werden soll, in der keine Spannung der Übergangspunkte oder der Gates 3,3 Volt überschreiten kann, mit dem Ziel, die oben erwähnten Probleme zu vermeiden. Selbstverständlich sind auch andere Spannungs-Übergänge als die oben genannten von 3,3 und 5 Volt möglich.
Die in der Zeichnung dargestellte Pegel- Umwandlungsschaltung enthält zwischen einem Pluspol VDD2 einer Gleichstromversorgungseinheit, die eine gleichnamige positive Versorgungsspannung erzeugt und einem Minuspol VSS, der eine gleichnamige negative Versorgungsspannung, die Reihenschaltung der Source- Drain-Wege eines Transistors PMOS P2 und eines Transistors PMOS P3 und der Drain-Source-Wege eines Transistors NMOS N1 und eines Transistors NMOS N2. Der Source-Drain-Weg eines Transistors PMOS P1 ist parallel zum Drain-Source-Weg von N1 gekoppelt, und der Drain- Source-Weg eines Transistors NMOS N3 ist parallel zum Source-Drain-Weg von P2 gekoppelt. Das Gate von N2 ist durch eine Gleichstrom-Vorspannung VBIAS1A und das von P1 durch eine Gleichstrom-Vorspannung VBIAS1B polarisiert, wogegen das Gate von N3 durch eine Gleichstrom- Vorspannung VBIAS2A und das von P3 durch eine Gleichstrom-Vorspannung VBIAS2B polarisiert ist. Die Eingangsklemme IN ist mit dem Gate von N1 und, mittels einer Pegelverschiebungsschaltung LSH, mit dem Gate von P2 gekoppelt. Eine derartige Pegelverschiebungsschaltung wiederholt lediglich das auf IN aufgedrückte digitale Signal auf einem höheren Pegel und ist beispielsweise in dem Werk "Analog MOS integrated circuits for signal processing" von R. Gregorian e.a., J. Wiley & Sons, 1986, auf den Seiten 200 bis 203 beschrieben. Um den Transistor P2 vollständig entaktivieren zu können, muß das Ausgangssignal von LSH einen hohen Pegel aufweisen, der VDD2 entspricht. Die miteinander gekoppelten Drains von N2 und P3 bilden die Eingangs-Durchgangsklemme OUT, die an eine Pegelfestsetzungs-Schaltung gekoppelt ist, welche aus einer Diode oder einem Diode-Mittel D2 besteht, dessen Anode mit VSS und dessen Kathode mit OUT gekoppelt ist, sowie einer Diode oder einem Diode-Mittel D1, dessen Kathode mit dem Pluspol VDD1 der Gleichstromversorgungseinheit gekoppelt ist, die eine positive Versorgungsspannung gleichen Namens erbringt und deren Anode mit OUT gekoppelt ist. Außerdem enthält die Pegel-Umwandlungsschaltung zwischen VDD1 und VSS die Reihenschaltung der Drain-Source-Wege von zwei Transistoren NMOS N5 und N4. Das Gate von N5 ist mit der Eingangs-Ausgangsklemme OUT und das Gate von N4 mit einer Gleichstrom-Vorspannung VBIAS3 gekoppelt. Die Anschlußklemme zwischen N4 und NS bildet die Ausgangsklemme OUT2.
Dabei ist zu beachten, daß das Teil P2, P3, N3 der Schaltung als Belastungsimpedanz für das Teil N1, N2, P1 der Schaltung betrachtet werden und außerdem durch eine geeignete Belastunsimpedanz ersetzt werden kann. In der Literatur wird eine solche Schaltungstruktur als Schaltungstruktur mit offenem Drain bezeichnet. In diesem Fall ist ein LSH nicht mehr notwendig. Wenn das Eingangssignal außerdem heraufgesetzt ist, fließt über die Transistoren N2 und N1 Gleichstrom zwischen dem Versorgungspluspol VDD2 und VSS, was eine zusätzliche Energieverschwendung bewirkt, wogegen kein derartiger Gleichstrom in der in der Zeichnung dargestellten Schaltung fließt, was im folgenden verdeutlicht wird. Die Werte der Versorgungs- und Vorspannung sind in der nachfolgenden Tabelle aufgeführt.
Da das Eingangssignal der Pegelverschiebungsschaltung LSH außerdem zwischen 0 Volt und 3,3 Volt schwankt, und da deren Ausgangssignal ein digitales Signal sein muß, dessen Hochpegel 5 Volt beträgt (VDD2), schwankt dieses digitale Ausgangssignal zwischen 1,7 Volt, was einem Eingangspegel von 0 Volt entspricht, und 5 Volt, was einem Eingangspegel von 3,3 Volt entspricht.
Nachfolgend wird der Betrieb der Pegel- Umwandlungsschaltung beschrieben. Zunächst soll die Umwandlung eines digitalen, zwischen 0 und 3,3 Volt schwankenden Signals betrachtet werden, das durch den oberen Teil der Umwandlungsschaltung in ein Signal umgewandelt wird, das zwischen 0 und 5 Volt schwankt.
Wenn die Spannung im Bereich von IN hoch ist, d.h. 3,3 Volt entspricht, wird N1 aktiviert und die Spannung im Bereich seines Drains verringert. Wenn sich diese Spannung im Bereich der Grenzspannung VTN2 von N2 befindet, welche unter VBIAS2B liegt, wird N2 aktiviert. Gleichzeitig wird dem Gate von P2 mittels LSH ein Signal von 5 Volt aufgedrückt, so daß P2 entaktiviert wird und die Spannung im Bereich seines Drains abfällt, bis sie den Absolutwert der Grenzspannung VTP3 von P3, der höher als VBIAS2B ist, erreicht hat, wobei dann P3 ebenfalls entaktiviert wird. Das Zeichen . stellt den Absolutwert dar. N3 sorgt dafür, daß die Spannung im Bereich des Drains von P2 keinen zu niedrigen Wert erreicht. Wenn sich diese Spannung nämlich im Bereich der Grenzspannung VTN3 von N3 befindet, welche unter VBIAS2A liegt, wird N3 aktiviert und die Spannung bis zu VBIAS2A minus VTN3 erhöht. Folglich liegt die Spannung im Bereich des Drains von P2 zwischen VBIAS2A - VTN3 und VBIAS2B + -VTP3 . Da N1 und N2 aktiviert und P2 und P3 entaktiviert sind, fällt die Spannung im Bereich von OUT ab, bis sie etwa VSS, d.h. 0 Volt, erreicht hat. Dabei ist zu beachten, daß VBIAS2A - VTN3 niedriger als VTBIAS2B + -VTP3 sein muß, um zu vermeiden, daß eine Spannung erreicht wird, die niedriger als VBIAS2A - VTN3, jedoch höher als VBIAS2B + VTP3 ist, damit N3 und P3 gleichzeitig aktiviert werden können.
Wenn die Spannung im Bereich von IN niedrig ist, d.h. 0 Volt beträgt, wird N1 entaktiviert und die Spannung im Bereich seines Drains steigt an, bis sie die Grenzspannung VTN2 von N2 erreicht hat, die unter VBIAS1A liegt, woraufhin N2 ebenfalls entaktiviert wird. P1 sorgt dafür, daß die Spannung im Bereich des Drains von N1 keinen zu hohen Wert erreicht. Wenn sich diese Spannung im Bereich des Absolutwertes der Grenzspannung VTP1 von P1, die über VBIAS1B liegt, befindet, wird P1 aktiviert, und die Spannung wird nochmals bis zu VBIAS1B plus VTP1 verringert. Folglich liegt die Spannung im Bereich des Drains von N1 zwischen VBIAS1A - VTN2 und VBIAS1B + VTP1. Gleichzeitig wird dem Gate von P2 mittels LSH ein Signal von 1,7 Volt aufgedrückt, wodurch P2 aktiviert wird, so daß die Spannung im Bereich seines Drains ansteigt. Wenn sich diese Spannung im Bereich von VTP3 , der über VBIAS2B liegt, befindet, wird P3 aktiviert. Da N1 und N2 entaktiviert und P2 und P3 aktiviert sind, erhöht sich die Spannung im Bereich von OUT bis zu ungefähr VDD2, d.h. 5 Volt. Dabei ist zu beachten, daß VBIAS1A - VTN2 niedriger als VBIAS1B + VTP1 sein muß, um zu vermeiden, daß eine Spannung erreicht wird, die niedriger als VBIAS1A - VTN2, jedoch höher als VBIAS1B + VTP1 ist, damit N2 und P1 gleichzeitig aktiviert werden können.
Nun soll die durch das untere Teil der Pegel- Umwandlungsschaltung durchgeführte Umwandlung eines zwischen 0 und 5 Volt schwankenden digitalen Signals in ein zwischen 0 und 3,3 Volt schwankendes Signal betrachtet werden.
Wenn die Spannung im Bereich der Eingangs- /Ausgangsklemme OUT hoch ist, d.h. 5 Volt beträgt, wird der Transistor N5 aktiviert und die Spannung im Bereich der Klemme OUT2 steigt bis zu VDD1 an, d.h. bis zu 3,3 Volt. Wenn dagegen die Spannung im Bereich von OUT schwach ist, d.h. 0 Volt beträgt, wird N5 entaktiviert und die Spannung im Bereich von OUT2 fällt bis zu fast 0 Volt ab. N4 übernimmt die Funktion eines Stromabnehmers, und die Spannung VBIAS3 im Bereich seines Gates bestimmt den maximalen Stromumlauf innerhalb von N4. Dabei ist zu beachten, daß VBIAS3 zumindest den gleichen Wert wie die Grenzspannung VTN4 von N4 haben muß. Ein typischer Wert für VBIAS3, der den oben genannten Spannungen entspricht, beträgt ca. 2,5 Volt.
Die Spannungen, die im Bereich der Übergangsstellen der verschiedenen Transistoren der Schaltung vorhandenen sind, sind in den nachfolgenden Tabellen für jeden einzelnen Fall angegeben.
Die Werte der ersten Tabelle betreffen eine niedrige Spannung im Bereich des Eingangs.
Die zweite Tabelle betrifft den Fall einer hohen Eingangs spannung.
Hierbei bedeuten VIN die im Bereich der Eingangsklemme IN vorhandene Spannung, VOUT die im Bereich von OUT vorhandene Spannung und VOUT2 die im Bereich von OUT2 vorhandene Spannung. VGS repräsentiert die jeweiligen Gate-Source-Spannungen, VGD die jeweiligen Gate-Drain-Spannungen und VDS die jeweiligen Drain- Source-Spannungen.
Gemäß diesen beiden Tabellen kann festgestellt werden, daß die Spannung im Bereich einer beliebigen Übergangsstelle unter Berücksichtigung verschiedener Vorsichtsmaßnahmen 3,3 Volt nie überschreitet, was das Einsetzen der Pegel-Umwandlungsschaltung in eine integrierte Schaltung ermöglicht, die aufgrund der kleinen Zuleitungsbreiten und der dünnen Oxidschichten der Gates mit einer Versorgungsspannung von 3,3 Volt arbeitet. VBIAS3 muß folglich einen niedrigeren Wert als 3,3 Volt aufweisen, was kein Problem ist, da ein typischer Transitor NMOS eine Grenzspannung von 0,7 Volt typischer Transitor NMOS eine Grenzspannung von 0,7 Volt hat ; dies kann sich allerdings aufgrund des sogenannten Gunn-Effekts, der durch die zwischen dem Substrat und der Source des Transistors vorhandene Spannung entsteht, und wenn dieser Effekt nicht null ist, ändern. Ein typischer Wert ist demnach beispielsweise 1,7 Volt, der deutlich niedriger ist als 3,3 Volt ; somit kann der Wert von VBIAS3 beliebig zwischen 1,7 und 3,3 Volt liegen, und zwar in Anbetracht des maximalen Stroms, den N4 leitet.
VTP1 und VTN2 sind zwei weitere wichtige Parameter, die im Falle eines niedrigen Eingangs die Spannung im Bereich des Drains von N1 bestimmen und somit auch die VDS von N1, N2 und Pl, die VGD von N1 und die VGS von N2 und P1. Wie oben erläutert befindet sich diese Spannung im Bereich des Drains von N1 zwischen :
VBIAS1A - VTN2 und VBIAS1B + VTP1 . Daraus ergibt sich :
VDS von N1 < VBIAS1B - VSS + VTP1 ;
VDS von P1 < VBIAS1B - VSS + VTP1 ;
VDS von N2 < VDD2 - VBIAS1A + VTN2;
VGD von N1 < VBIAS1B - VSS + VTP1 ;
VBIAS1A - VBIAS1B - VTP1 < VGS von N2 < VTN2;
- VTP1 < VGS von P1 < VBIAS1B - VBIAS1A + VTN 2.
Aus diesen Ungleichungen läßt sich schließen, daß man die Übergangsspannungen in der Schaltung auf maximal 3,3 Volt beschränken kann, indem man den Wert von VBIAS1B - VSS + VTP1 , VDD2 - VBIAS1A + VTN2, VTP1 und VTN2, und VBIAS1A - VBIAS1B - VTP1 sowie VBIAS1B - VBIAS1A + VTN2 niedriger als 3,3 Volt hält. Es läßt sich daraus weiterhin schließen, daß bei den oben genannten Spannungen VTP1 und VTN2 niedrigere Werte als 1,3 Volt aufweisen müssen.
Wenn der Eingang hoch ist, bestimmen VTP3 und VTN3 die Spannung im Bereich des Drains von P2 und somit ebenfalls die VDS von P2, P3 und N3, die VGD von P2 und die VGS von P3 und N3. Wie oben erläuters befindet sich diese Spannung im Bereich des Drains von P2 zwischen VBIAS2A - VTN3 und VBIAS2B + VTP3 . Daraus ergibt sich:
VDS von P2 < VDD2 - VBIAS2A + VTN3;
VDS von P3 < VBIAS2B - VSS + VTP3 ;
VDS von N3 < VDD2 - VBIAS2A + VTN3;
VGD von P2 < VDD2 - VBIAS2A + VTN3;
- VTP3 < VGS von P3 < VBIAS2B - VBIAS2A + VTN3;
VBIAS2A - VBIAS2B - VTP3 < VGS von N3 < VTN3.
Aus diesen Ungleichungen läßt sich schließen, daß man die im Bereich der Übergangspunkte der Schaltung vorhandenen Spannungen auf maximal 3,3 Volt beschränken kann, indem man den Wert von VDD2 - VBIAS2A + VTN3, VBIAS2B - VSS + VTP3 , VTP3 und VTN3, und VBIAS2B - VBIAS2A + VTN3, sowie VBIAS2A - VBIAS2B - VTP3 niedriger als 3,3 Volt hält. Es läßt sich daraus weiterhin schließen, daß bei den oben genannten Spannungen VTP3 und VTN3 niedrigere Werte als 1,3 Volt aufweisen müssen.
Es ist weiterhin anzumerken, daß gemäß obenstehenden Ausführungen und unter der Voraussetzung, daß kein Gunn-Effekt auftritt, 0,7 Volt ein typischer Grenzspannungswert ist, was sich jedoch ändert, wenn die Spannung zwischen Source und Substrat keinen Nullwert hat. Dieser Gunn-Effekt muß in der Schaltungsstruktur berücksichtigt werden, so daß die Grenzspannung von P1, N2, P3 und N3 auf die oben erwähnten Grenzwerte beschränkt wird. Kommt für den Einsatz der Schaltung ein Verfahren zur Anwendung, bei dem ein Kasten des Typs N verwendet wird, kann der Gunn-Effekt für die Transistoren P1 und P3 vermieden werden, indem man den Kasten des Typs N mit den jeweiligen Sourcen verkoppelt, so daß die Grenzspannungen von P1 und P3 bei etwa 0,7 Volt liegen.
Weiterhin ist anzumerken, daß VBIAS1A und VBIAS1B sowie VBIAS2A und VBIAS2B aus einer gleichen Vorspannung gebildet werden können, beispielsweise 2,5 Volt, wodurch oben angegebene Vorgaben lediglich quantitativ verändert werden, das Prinzip jedoch gleich bleibt.
Durch die Dioden D1 und D2 wird verhindert, daß zu hohe Spannungen im Bereich der Eingangs-/Ausgangsklemme OUT die Pegel-Umwandlungsschaltung beschädigen. Wird die Spannung im Bereich von OUT zu hoch, wird D1 leitfähig gemacht, und die Spannung im Bereich von OUT ist somit auf VDD1 + 0,7 Volt beschränkt. Kommt eine bestimmte Anzahl von in Reihe geschalteter Dioden zur Anwendung, beispielsweise n, ist die Spannung im Bereich von OUT auf VDD1 + n x 0,7 Volt beschränkt. Folglich muß bei den oben genannten Spannungen D1 aus drei in Reihe geschalteten Dioden gebildet werden, so daß die Spannung im Bereich von OUT auf 5,4 Volt beschränkt ist. Die Kathode von D1 kann ebenfalls mit VDD2 gekoppelt sein, in welchem Fall die Spannung im Bereich von OUT auf VDD2 + n x 0,7 Volt beschränkt ist. Wird dagegen die Spannung im Bereich von OUT zu schwach, wird D2 zum Leiter, und die Spannung im Bereich von OUT ist ebenfalls auf VSS - 0,7 Volt oder auf VSS - n x 0,7 Volt beschränkt, wenn n in Reihe geschaltete Dioden zur Anwendung kommen. Bei den oben genannten Spannungen kommt eine Diode für D2 zur Anwendung, wodurch die Spannung im Bereich von OUT auf mehr als - 0,7 Volt beschränkt wird.
Obwohl die Grundsätze der Erfindung im Zusammenhang mit einer spezifischen Vorrichtung beschrieben wurden, versteht es sich von selbst, daß diese Beschreibung lediglich beispielhaften Charakter hat, wobei die Erfindung selbst in den beigefügten Patentansprüchen beschrieben wird.

Claims

1. Pegel-Umwandlungsschaltung, mit der ein digitales Eingangssignal, das zwischen ersten (VSS) und zweiten (VDD1) Spannungspegeln schwankt, in ein digitales Ausgangssignal, das zwischen dem ersten Spannungspegel (VSS) und einem dritten Spannungspegel (VDD2) schwankt, umgewandelt werden kann, und die zwischen dem ersten (VDD2) und dem zweiten (VSS) Pol einer Gleichstromversorgungseinheit eine Reihenschaltung der Hauptwege eines ersten (N2) und eines zweiten Transistors (N1) aufweist, wobei das Eingangssignal dessen Steuerelektrode aufgedrückt wird, dadurch gekennzeichnet, daß sie zwischen dem ersten Pol einer Gleichstromversorgungseinheit (VDD2) und einer an die Reihenschaltung gekoppelten Ausgangsklemme (OUT) der besagten Pegel-Umwandlungsschaltung außerdem eine Belastungsimpedanz (P2/P3/N3) aufweist, wobei der zweite Transistor, der die gleiche Art von Leitfähigkeit aufweist wie der besagte erste Transistor (N2), parallel zum Hauptweg eines dritten Transistors (Pl) geschaltet ist und dessen Art von Leitfähigkeit im Vergleich zu der ersten bereits erwähnten Leitfähigkeit entgegengesetzt ist, und dessen Steuerelektrode, wie auch die des ersten Transistors (N2) durch eine konstante Gleichstrom- Vorspannung (VBIAS1A/VBIAS1B) polarisiert ist.

2. Pegel-Umwandlungsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß sich der erste (VDD2) und der zweite (VSS) Pol einer Gleichstromversorgungseinheit jeweils im Bereich des dritten (VDD2) und des ersten (VSS) Spannungspegels befinden.

3. Pegel-Umwandlungsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß der zweite Spannungspegel (VDD1) niedriger ist als der dritte Spannungspegel (VDD2).

4. Pegel-Umwandlungsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß eine Schaltung zur Pegelfestsetzung vorhanden ist.

5. Pegel-Umwandlungsschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß die Schaltung zur Pegelfestsetzung aus einem ersten Diode-Mittel (D1) besteht, dessen Kathode mit einem dritten Pol einer Gleichstromversorgungseinheit (VDD1) gekoppelt und dessen Anode mit der Ausgangsklemme (OUT) gekoppelt ist, sowie aus einem zweiten Diode-Mittel (D2), dessen Anode mit dem ersten Pol einer Gleichstromversorgungseinheit (VSS) gekoppelt und dessen Kathode mit der Ausgangsklemme (OUT) gekoppelt ist.

6. Pegel-Umwandlungsschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Belastungsimpedanz (P2/P3/N3) zwischen dem ersten Pol einer Gleichstrornversorgungseinheit (VDD2) und der Ausgangsklemme (OUT) eine Reihenschaltung der Hauptwege des vierten (P2) und des fünften Transistors (P3) aufweist, die beide die Leitfähigkeit des zweiten Typs besitzen, sowie eines sechsten Transistor (N3), dessen Leitfähigkeit dem ersten Typ entspricht und dessen Hauptweg parallel zum Hauptweg des vierten Transistors (P2) gekoppelt ist, wobei den Steuerelektroden des fünften (P3) und sechsten Transistors (N3) eine zweite Gleichstrom-Vorspannung (VBIAS2A/VBIAS2B) aufgedrückt und das besagte Eingangssignal der Steuerelektrode des vierten Transistors (P2) aufgedrückt wird.

7. Pegel-Umwandlungsschaltung gemäß Anspruch 6, dadurch gekennzeichnet, daß das Eingangssignal der Steuerelektrode des vierten Transistors (P2) mittels einer Pegelverschiebungsschaltung (LSH) aufgedrückt wird.