DE10241356A1 - Nichtflüchtige Halbleiterspeichervorrichtung mit verbesserter Programmierungssperreigenschaft und Programmierungsverfahren dafür - Google Patents

Nichtflüchtige Halbleiterspeichervorrichtung mit verbesserter Programmierungssperreigenschaft und Programmierungsverfahren dafür

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DE10241356A1
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Abstract

Ein nichtflüchtiger NAND-Flash-Speicher weist einen Auswahlleitungstreiber und eine Anstiegssteuerschaltung auf. Der Auswahlleitungstreiber legt eine Auswahlspannung an eine Reihenauswahlleitung an, die auf weniger als eine Leistungsversorgungsspannung begrenzt ist, während Programmierungsspannung an eine Wortleitung angelegt ist. Die Anstiegssteuerschaltung steuert die Anstiegssteigung der Programmierungsspannung derart, daß eine kapazitive Kopplung zwischen der Reihenauswahlleitung und der ausgewählten Wortleitung während eines Programmierungsbetriebs nicht auftritt. Hierbei ist die Auswahlspannung, die der Auswahlleitungstreiber an die Reihenauswahlleitung anlegt, niedriger als die Leistungsversorgungsspannung, und eine Differenz zwischen der Auswahlspannung und der Leistungsversorgungsspannung ist mindestens so groß wie eine Kopplungsspannung zwischen der Reihenauswahlleitung und der ausgewählten Wortleitung. Außerdem wird die Programmierungsspannung, die die Anstiegssteuerschaltung an die ausgewählten Wortleitungen anlegt, in einer Treppenstufenform während des Programmierungsbetriebs erhöht.

Description

    Verwandte Anmeldung
  • Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nummer 2001-55012, angemeldet am 7. September 2001, in Anspruch, deren Inhalt durch Bezugnahme hierin voll umfänglich offenbart wird.
    • Gebiet der Erfindung
  • Die folgende Erfindung betrifft eine nichtflüchtige Halbleiterspeichervorrichtung und insbesondere ein Flash-EEPROM vom NAND-Typ mit einer verbesserten Programmierungssperreigenschaft. Außerdem ist die folgende Erfindung auf ein Programmierungsverfahren für ein Flash-EEPROM vom NAND-Typ (im Folgenden NAND- Flash-EEPROM) gerichtet.
    • Beschreibung des Standes der Technik
  • Fig. 1 zeigt ein Blockdiagramm eines herkömmlichen NAND-Flash-EEPROMs. Gemäß Fig. 1 weist die Flash-Speichervorrichtung einen Speicherzellenarray 10, eine Hochspannungspumpspannung 20, einen Zeilenvordekoder 30, einen Zeilendekoder 40 und einen Page-Buffer- und Spaltendekoderblock 50 auf.
  • Der Speicherzellenarray 10 ist aus einer Vielzahl von Speicherzellenblöcken aufgebaut. Jede der Speicherzellenblöcke enthält eine Vielzahl von Speicherzellenreihen (sogenannten "NAND-Strings"). Jede Zellreihe enthält eine Vielzahl von Floating-Gate- Transistoren TC1 bis TC16 oder TC17 bis TC32 als Speicherzellen. Die Kanäle in der jeweiligen Floating-Gate-Transistoren TC1 bis TC16 oder TC17 bis TC32 werden in Reihe zwischen einem Kanal eines Reihenauswahltransistors (string select transistor) TS1 oder TS2 und einen Kanal eines Masseauswahltransistors (ground select transistor) TG1 oder TG2 verbunden.
  • Jeder Block des Speicherzellenarrays 10 weist ferner eine Reihenauswahlleitung (string select line) SSL und eine Masseauswahlleitung (ground select line) GSL, Wortleitungen WL1 bis WL16 und Bitleitungen BL1 bis BLn auf. Die Reihenauswahlleitung SSL ist gemeinsam mit den Gates der Reihenauswahltransistoren TS1, . . ., TS2 verbunden. Jede Wortleitung WL1, WL2, . . ., WL16 ist gemeinsam mit den Steuerelektroden (d. h. Gates) der entsprechenden Floating-Gate-Transistoren (z. B. TC1, . . ., TC17) verbunden. Eine Wortleitung und eine Vielzahl von Floating-Gate-Transistoren, die damit verbunden sind, werden normalerweise als Seite oder "Page" bezeichnet. Herkömmlicherweise bilden eine geeignete Anzahl von Pages (z. B. 8 oder 16 Pages) einen einzigen Zellenblock in dem Speicherzellenarray 10. Die Masseauswahlleitung GSL ist gemeinsam mit den Gates einer Vielzahl von Masseauswahltransistoren TG1, . . ., TG2 verbunden. Jede der Bitleitungen BL1, . . ., BLn ist mit der entsprechenden Zellreihe verbunden.
  • Eine Hochspannungspumpspannung 20 erzeugt eine Hochspannung VPP, die für einen Schreibbetrieb (d. h. im allgemeinen Löschen plus Programmieren) der Speicherzellen benötigt wird. Ein Zeilenvordekoder (row pre-decoder) 30 empfängt die Hoch- spannung VPP von der Hochspannungspumpschaltung 20 und steuert eine globale Reihenauswahlleitung (global string direct line) und eine globale Masseauswahlleitung (global ground select line) in Reaktion auf ein Freigabesignal für eine Reihenauswahlleitune (im Folgenden Reihenauswahlleitungsfreigabesignal) bzw. einem Freigabesignal für eine Masseleitung (im Folgenden Masseauswahlleitungsfreigabesignal). Außerdem steuert der Zeilenvordekoder 30 globale Wortleitungen, die mit einem einzigen durch Adressignale ausgewählten Speicherzellenblock korrespondieren, an. Spannungen auf der globalen Reihenauswahlleitung, den globalen Wortleitungen und der globalen Masseauswahlleitung werden auf entsprechende Leitungen des ausgewählten Speicherzellenblocks (d. h. der Reihenauswahlleitung SSL, Wortleitungen WL1 bis WL16 bzw. die Masseauswahlleitung GSL) durch die Steuerung des Zeilendekoders 40 übertragen. Der Page-Buffer- und Spaltendekoderblock 50 liest Spannungen aus bzw. sieht Spannungen auf den Bitleitungen nach außen vor oder überträgt Spannungen von außen auf die Bitleitungen.
  • Der vorhergehend beschriebene herkömmliche Flash-Speicher kann ein Programmierungssperrverfahren unter Verwendung entweder einer Eigenverstärkung (Self- Boosting) oder einer lokalen Eigenverstärkung benutzten, um Speicherzellen für ein unerwünschtes Programmieren während eines Programmierungsbetriebes zu sperren. Beispiele für ein Programmierungssperrverfahren unter Verwendung einer Eigenverstärkung können in US-Patent Nummer 5,677,873, und US-Patent Nummer 5,991,202 nachgelesen werden. Das Programmierungssperrverfahren unter Verwendung einer lokalen Eigenverstärkung wird beispielsweise in US-Patent Nummer 5,715,194 und US- Patent Nummer 6,061,270 offenbart.
  • Ungeachtet der Einführung derartiger Programmierungssperrverfahren steigt aufgrund der wachsenden hohen Integration eine kapazitive Kopplung zwischen benachharten Signalleitungen mit einem abnehmenden Abstand zwischen den benachbarten Signalleitungen an. Dies kann einen Programmierungssperrfehler oder ein Programmierungsfehler verursachen.
  • Fig. 2 zeigt ein Zeitablaufdiagramm eines Programmierungsbetriebs des Flash- Speichers der Fig. 1. Gemäß Fig. 1 und 2 wird ein Programmierungsbetrieb des Flash- Speichers im Detail beschrieben.
  • Wie dem Fachmann wohl bekannt, werden die Zelltransistoren TC1 bis TC32 gemeinsam gelöscht, um vor einem Beginn eines Programmierungsbetriebs des NAND- Flash-Speichers negative Schwellwertspannungen aufzuweisen.
  • Während eines Programmierungsbetriebs wird eine Leistungsversorgungsspannung (power supply voltage) VCC und eine Massespannung (ground voltage) VSS (oder 0 Volt) an eine Reihenauswahlleitung SSL bzw. eine Masseauswahlleitung GSL angelegt. Außerdem wird die Leistungsversorgungsspannung VCC und die Massespannung VSS jeweils an eine Bitleitung BL1, die mit einer Reihe (TS1, TC1 bis TC16, TG1) korrespondiert, die für eine Programmierung gesperrt ist, und an eine Bitleitung BLn angelegt, die mit einer Reihe (TS2, TC17 bis TC32, TG1) korrespondiert, die programmiert werden soll. Demgemäß werden die Kanalspannungen der jeweiligen Zelltransistoren TC1 bis TC16 auf VCC-Vth erhöht, wobei Vth eine Schwellwertspannung des Reihenauswahltransistors TS1 ist.
  • Sobald die Kanalspannungen der jeweiligen Feldtransistoren TC1 bis TC16 VCC-Vth erreicht haben, ist der Reihenauswahltransistor TS1 im wesentlichen ausgeschaltet, da eine Source-Gate-Spannung des Transistors TS1 seine Schwellwertspannung Vth nicht übersteigt. Dies führt zu einer elektrischen Isolation zwischen den Feldtransistoren TC1 his TC16 und der Bitleitung BL1. Mit dem Anlegen der Massespannung VSS an dic Masseleitung GSL ist außerdem der Masseauswahltransistor TG1 in einem ausgeschalteten Zustand und somit befinden sich die Kanäle der Feldtransistoren TC1 bis TC16 in einem Floating-Zustand (Zustand eines schwebenden Potentials).
  • Wenn bei einem solchen Zustand eine Durchlaßspannung Vpass an die Wortleitungen WL2 bis WL16 angelegt wird, die mit den Speicherzellentransistoren TC2 bis TC16 und TC18 bis TC32 verbunden sind, die nicht programmiert werden sollten, kann eine kapazitive Kopplung zwischen den Wortleitungen WL2 bis WL16 und den Feldtransistoren TC1 bis TC16 bewirken, daß die Kanalspannungen der jeweiligen Zelltransistoren TC1 bis TC16, die in einem Floating-Zustand gehalten werden, angehoben werden (boosted). Dies verringert eine Spannungsdifferenz zwischen den Floating-Gates und den Kanälen der Zelltransistoren TC1 bis TC16, die für eine Programmierung gesperrt sein sollten, wodurch verhindert wird, daß ein F-N-Tunnel zwischen ihnen auftreten kann. Folglich können die Feldtransistoren TC1 bis TC16, die für eine Programmierung gesperrt sein sollen, in einem gelöschten Zustand gehalten werden.
  • Um danach den Speicherzellentransistor TC17 zu programmieren, wird eine Programmierungsspannung Vpgm an die Wortleitungen WL1 angelegt, die mit dem Zelltransistor TC17 verbunden ist. In diesem Fall kann die Anstiegszeit der Programmierungsspannung Vpgm ungefähr 1 bis 2 Mikrosekunden betragen.
  • Wie voranstehend erwähnt, erhöht sich jedoch die kapazitive Kopplung zwischen benachbarten Signalleitungen mit abnehmendem Abstand zwischen Signalleitungen aufgrund der parasitären Kondensatoren 12 (d. h. C1 bis C16), die zwischen den Signalleitungen wie in Fig. 1 gezeigt, angeordnet sind.
  • Wenn bei einer wie in Fig. 1 gezeigten hochintegrierten Speichervorrichtung eine Programmierungsspannung Vpgm an eine Wortleitung (z. B. WL1), die benachbart zu der Reihenauswahlleitung SSL ist, angelegt wird, um einen Zelltransistor (z. B. TC17), der mit einer Wortleitung gekoppelt ist, zu programmieren, kann eine Spannung an der Reihenauswahlleitung SSL von der Leistungsversorgungsspannung VCC aus um eine Kopplungsspannung Vcpl, wie in Fig. 2 gezeigt, aufgrund einer kapazitiven Kopplung zwischen der Wortleitung und der Reihenauswahlleitung oder aufgrund eines parasitären Kondensators C1 ansteigen, welche aus einem abrupten Ansteigen der Programmierungsspannung Vpgm resultiert, so daß der Reihenauswahltransistor TS1 eingeschaltet wird. Folglich werden sich elektrische Ladungen, die auf Kanälen der Zelltransistoren induziert sind, die für eine Programmierung gesperrt sind (im Folgenden programmierungsgesperrte Zelltransistoren) (z. B. TC1 bis TC16), zu einer korrespondierenden Bitleitung (z. B. BL1) bewegt, so daß sich die Kanalspannungen der programmierungsgesperrten Zelltransistoren erniedrigen werden und die Spannungsdifferenz zwischen den Wortleitungen WL1 bis WL16 und den Kanälen der Zelltransistoren TC1 bis TC16 sich erhöhen wird. Dies führt letztlich zu einem Programmierungssperrfehler oder einer Programmierungsstörung der Zelltransistoren TC1 bis TC16.
  • Aufgrund des vorangehend Beschriebenen ist es offensichtlich, daß gegenwärtig der Bedarf an einer Technik für einen nichtflüchtigen Flash-Speicher vom NAND-Typ besteht, welcher die vorangehend beschriebenen Nachteile der gegenwärtig verfügbaren NAND-Flash-Speicher beseitigt. Die vorliegende Erfindung erfüllt diesen Bedarf.
    • Kurzfassung der Erfindung
  • Eine Aufgabe der vorliegenden Erfindung ist es daher, eine nichtflüchtige Flash- Speichervorrichtung vom NAND-Typ mit verbesserten Programmierungssperreigenschaften und ein Verfahren zur effizienten Programmierung desselben zu schaffen.
  • Diese Aufgabe wird jeweils erfindungsgemäß durch die Merkmale der unabhängigen Ansprüche 1, 9, 16, 21, 26 und 32 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der vorliegenden Erfindung bilden Gegenstand der den unabhängigen Ansprüchen nachgeordneten Patentansprüche, deren Inhalt hierdurch ausdrücklich zum Bestandteil der Beschreibung gemacht wird, ohne an dieser Stelle den Wortlaut zu wiederholen.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist eine nichtflüchtige integrierte Speicherschaltung eine erste Auswahlleitung, einen ersten Auswahltransistor, eine Wortleitung, die parallel und benachbart zu der ersten Auswahlleitung ist, einen nichtflüchtigen Speicherzellentransistor, eine zweite Auswahlleitung, einen zweiten Auswahltransistor und eine Hochspannungspumpschaltung auf.
  • Der erste Auswahltransistor weist eine Steuerelektrode auf, die mit einer ersten Auswahlleitung gekoppelt ist, und einen Strompfad, dessen eine Seite mit einer Bitleitung gekoppelt ist. Eine Steuerelektrode des Speicherzellentransistors ist mit der Wortleitung gekoppelt. Eine Seite des Strompfades des Speicherzellentransistors ist mit der anderen Seite des Strompfades des ersten Auswahltransistors gekoppelt. Eine Steuerelektrode des zweiten Auswahltransistors ist mit der zweiten Auswahlleitung gekoppelt. Eine Seite des Strompfades des zweiten Auswahltransistors ist mit der anderen Seite des Strompfades des Speicherzellentransistors verbunden, und die an der Seite des Strompfades des zweiten Auswahltransistors ist mit Masse verbunden.
  • Die Hochspannungspumpschaltung erzeugt eine Programmierungsspannung (Vpgm), die eine vorbestimmte Anstiegssteigung aufweist und größer ist als die Leistungsversorgungsspannung (VCC) während eines Programmierungsbetriebs des Speicherzellentransistors der nichtflüchtigen Speichervorrichtung.
  • Insbesondere weist die nichtflüchtige integrierte Speicherschaltung einen Auswahlleitungstreiber und eine Anstiegssteuerschaltung auf. Der Auswahlleitungstreiber legt an die erste Auswahlleitung eine Auswahlspannung an, die auf weniger als die Leistungsversorgungsspannung begrenzt ist. Die Anstiegssteuerspannung steuert eine Anstiegssteigung der Programmierungsspannung, um eine Auftreten einer kapazitiven Kopplung zwischen der ersten Auswahlleitung und der Wortleitung während des Programmierungsbetriebs zu verhindern.
  • Der Auswahlleitungstreiber sieht eine Auswahlspannung (Vsel) für die erste Auswahlleitung vor, die um mindestens ein Kopplungsspannung (Vcpl) zwischen der ersten Auswahlleitung und der Wortleitung niedriger als die Leistungsversorgungsspannung aber höher als die Schwellwertspannung des ersten Auswahltransistors ist. Außerdem wird während des Programmierungsbetriebs die Programmierungsspannung, die durch die Anstiegssteuerschaltung an die Wortleitung angelegt wird, in einer Treppenstufenform erhöht.
  • Die nichtflüchtige integrierte Speicherschaltung kann ferner eine oder mehrere zusätzliche Wortleitungen und eine oder mehrere zusätzliche Speicherzellentransistoren aufweisen. In diesem Fall sind die Steuerelektroden der zusätzlichen Speicherzellentransistoren mit dem jeweiligen zusätzlichen Wortleitungen verbunden. Die Strompfade der zusätzlichen Speicherzellentransistoren sind in Reihe zwischen den Strompfaden des Speicherzellentransistors und des zweiten Auswahltransistors verbunden.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung weist eine integrierte Speicherschaltung eine Vielzahl von Bitleitungen, eine erste Auswahlleitung, eine Vielzahl von Wortleitungen, eine zweite Auswahlleitung, eine Vielzahl von Speicherzellenreihen, einen Auswahlleitungstreiber, eine Hochspannungspumpschaltung, eine Hochspannungsrampenschaltung und eine Wortleitungsdekodierungsschaltung auf. Jede der Zellreihen enthält einen ersten Auswahltransistor, eine Vielzahl von Speicherzellentransistoren, die den Wortleitungen entsprechen, und einen zweiten Auswahltransistor. Der erste Auswahltransistor, die Speicherzellentransistoren und der zweite Auswahltransistor weisen Strompfade auf, die in Reihe zwischen einer entsprechenden Bitleitung und einer Referenzspannung (vorzugsweise Massespannung VSS) gekoppelt sind. Außerdem sind Steuerelektroden des ersten Auswahltransistors, der Speicherzellentransistoren und des zweiten Auswahltransistors mit der ersten Auswahlleitung, den Wortleitungen bzw. der zweiten Auswahlleitung verbunden.
  • Insbesondere legt der Auswahlleitungstreiber sequentiell eine erste Auswahlspannung und eine zweite Auswahlspannung, die niedriger als die erste Auswahlspannung ist, während eines Programmierungsbetriebes der Speicherzellentransistoren an die erste Auswahlleitung.
  • Bei einer bevorzugten Ausführungsform ist die erste Auswahlspannung eine Leistungsversorgungsspannung und die zweite Auswahlspannung um mindestens eine Kopplungsspannung zwischen der ersten Auswahlleitung und der Wortleitung niedriger als die Leistungsversorgungsspannung. Die Hochspannungspumpschaltung erzeugt während des Programmierungsbetriebs eine Programmierungsspannung, die eine vorbestimmte Anstiegszeit aufweist und größer ist als die Leistungsversorgungsspannung. Die Hochspannungsrampenschaltung verringert während des Programmierungsbetriebs eine Anstiegskurve der Programmierungsspannung, die von der Hochspannungspumpschaltung angelegt wird. Die Wortleitungsdekodierungsschaltung wählt eine von den Wortleitungen aus und legt während des Programmierungsbetriebs eine Programmierungsspannung mit der verringerten Anstiegskurve an die ausgewählte Wortleitung an. Dies verhindert eine kapazitive Kopplung zwischen der ersten Auswahlleitung und der ausgewählten Wortleitung.
  • Der Auswahlleitungstreiber legt die zweite Auswahlspannung an die erste Auswahlleitung, während die Programmierungsspannung, deren Anstiegskurve verringert ist, an die zweite Auswahlleitung angelegt wird. Die zweite Auswahlspannung liegt vorzugsweise im Bereich zwischen VCC-Vcpl und Vth, wobei VCC eine Versorgungsspannung ist, Vcpl eine Kopplungsspannung zwischen der ersten Auswahlleitung und der ausgewählten Wortleitung während des Programmierungsbetriebs ist und Vth eine Schwellwertspannung des ersten Auswahltransistors ist.
  • Gemäß einem weiteren anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Programmieren einer nichtflüchtigen integrierten Speicherschaltungsvorrichtung vorgesehen. Die nichtflüchtige integrierte Speicherschaltungsvorrichtung weist eine Bitleitung, eine erste Auswahlleitung, einen ersten Auswahltransistor, eine Wortleitung, einen Speicherzellentransistor, eine zweite Wortleitung und einen zweiten Auswahltransistor auf. Gemäß dem Verfahren zum Programmieren einer nichtflüchtigen integrierten Speicherschaltungsvorrichtung wird als erstes eine Programmierungsspannung mit einer vorbestimmten Anstiegskurve ausgehend von einer Versorgungsspannung während eines Programmierungsbetriebes erzeugt. Als zweites wird die Anstiegskurve der Programmierungsspannung verringert. Schlußendlich wird die Auswahlspannung, die kleiner oder gleich der Versorgungsspannung ist, an die erste Auswahlleitung angelegt, während die Programmierungsspannung mit der verringerten Anstiegskurve an die Wortleitung angelegt wird, so daß keine kapazitive Kopplung zwischen der ersten Auswahlleitung und der Wortleitung während des Programmierungsbetriebs auftritt. Speicherzellentransistoren der nichtflüchtigen integrierten Speicherschaltungsvorrichtung können vorzugsweise Floating-Gate-Transistoren sein.
  • Bei der vorliegenden Erfindung ist es wünschenswert, daß ein Verhältnis der Anstiegszeit der Programmierungsspannung zu einer Programmierungszeit einer Speichervorrichtung auf 1/10 bis 2/10 (bzw. 10 bis 20% Programmierungsanstiegszeit) eingestellt wird. Wenn beispielsweise in einem Fall eine Programmierungszeit einer Speichervorrichtung 40 Mikrosekunden beträgt, sollte die Anstiegszeit der Programmierungsspannung, die durch die Anstiegssteuerschaltung erzeugt wird, ungefähr 4 bis 8 Mikrosekunden betragen. Außerdem steigt die Anstiegszeit der Programmierungsspannung, die durch die Anstiegssteuerschaltung gesteuert wird, mit der Größe einer Page aus Speicherzellen an.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 zeigt ein Blockdiagramm einer herkömmlichen nichtflüchtigen Halbleiterspeichervorrichtung;
  • Fig. 2 zeigt in Zeitablaufdiagramm eines Programmierungsbetriebs der Speichervorrichtung in Fig. 1;
  • Fig. 3 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
  • Fig. 4 zeigt ein Zeitablaufdiagramm eines Programmierungsbetriebs der Speichervorrichtung in Fig. 3;
  • Fig. 5 zeigt ein Schaltungsdiagramm eines Reihenauswahlleitungstreibers in Fig. 3;
  • Fig. 6 zeigt ein Schaltungsdiagramm einer Hochspannungspumpe in Fig. 5;
  • Fig. 7 zeigt ein Zeitablaufdiagramm des Reihenauswahlleitungstreibers in Fig. 5;
  • Fig. 8 zeigt ein Schaltungsdiagramm eines ersten Beispiels für die Hochspannungsrampenschaltung in Fig. 3;
  • Fig. 9 zeigt ein Zeitablaufdiagramm eines Betriebs der Schaltung in Fig. 8;
  • Fig. 10 zeigt ein Schaltungsdiagramm eines zweiten Beispiels für die Hochspannungsrampenschaltung in Fig. 3;
  • Fig. 11 zeigt ein Schaltungsdiagramm eines dritten Beispiels für die Hochspannungsrampenschaltung in Fig. 3;
  • Fig. 12 zeigt ein Zeitablaufdiagramm eines Betriebs der Schaltung in Fig. 11;
  • Fig. 13 zeigt ein Schaltungsdiagramm eines vierten Beispiels für die Hochspannungsrampenschaltung in Fig. 3;
  • Fig. 14 zeigt ein Schaltungsdiagramm des Zeilendekoders in Fig. 3 und
  • Fig. 15 zeigt ein Schaltungsdiagramm einer Hochspannungssteuerschaltung in Fig. 14.
    • Beschreibung der bevorzugten Ausführungsform
  • Die vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die begleitende Zeichnung, in welcher bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt werden, eingehender beschrieben.
  • Fig. 3 zeigt ein Blockdiagramm einer bevorzugten Ausführungsform einen hochintegrierten NAND-Flash-Speichers gemäß der vorliegenden Erfindung.
  • Gemäß Fig. 3 weist der Flash-Speicher der Erfindung einen Speicherzellenarray 100 auf. Dieser Speicherzellenarray 100 ist, obgleich dies nicht in Fig. 3 gezeigt wird, vorzugsweise aus einer Vielzahl von Speicherzellenblöcken aufgebaut.
  • Jeder der Speicherzellenblöcke weist eine Reihenauswahlleitung SSL, eine Masseauswahlleitung GSL, eine Vielzahl von Wortleitungen WL1 bis WL16 und eine Vielzahl von Bitleitungen BL1 bis BLn auf. Außerdem weist jeder der Speicherzellenblöcke eine Vielzahl von Speicherzellenreihen ("NAND-Strings") auf. Jede der Zellreihen enthält eine Vielzahl von Floating-Gate-Transistoren (z. B. T1 bis T16 oder T17 bis T32) au f, die als Speicherzellen dienen. Kanäle der Floating-Gate-Transistoren der jeweiligen Zellreihen sind in Serie zwischen einen Kanal eines Reihenauswahltransistors (z. B. TS10 oder TS11) und einem Kanal eines Masseauswahltransistors (z. B. TG10 oder TG11) verbunden.
  • Eine Reihenauswahlleitung ist jeweils gemeinsam mit den Gates einer Vielzahl von Auswahltransistoren TS10, . . ., TS11 verbunden. Jede Wortleitung WL1, WL2, . . ., oder WL16 ist gemeinsam mit den Steuergates der entsprechenden Floating-Gate-Transistoren (z. B. T1, . . ., T17) verbunden. Eine Masseauswahlleitung GSL ist gemeinsam mit den Gates der Masseauswahltransistoren TG10, . . ., TG11 verbunden. Jede der Bitleitungen BL1, . . ., BLn ist mit einer entsprechenden Zellreihe verbunden. In Fig. 3 stellt ein Abschnitt, der mit Bezugsszeichen 112 bezeichnet ist, parasitäre Kondensatoren C101 bis C116 dar.
  • Wie es in Fig. 3 gezeigt ist, enthält die Flash-Speichervorrichtung der vorliegenden Erfindung ferner eine Hochspannungspumpschaltung 200, einen Reihenauswahlleitungstreiber 300, eine Hochspannungsrampenschaltung 400, einen Zeilenvordekoder 500, einen Zeilendekoder 600 und einen Page-Buffer- und Spaltendekoderblock 700.
  • Eine Hochspannungspumpenschaltung 200 erzeugt eine Hochspannung VPP (oder eine Programmierungsspannung Vpgm) in Reaktion auf ein Schreibfreigabesignal (write enable) WRTEN. Die Hochspannung VPP, die von der Hochspannungspumpschaltung 200 erzeugt wird, wird an den Reihenauswahlleitungstreiber 300, an die Hochspannungsrampenschaltung 700 und an den Zeilendekoder 600 angelegt.
  • Der Reihenauswahlleitungstreiber 300 erzeugt ein globales Reihenauswahlleitungsansteuersignal SSLDRV, welches zum Anlegen einer auf weniger als eine Leistungsversorgungsspannung VCC begrenzte Auswahlspannung Vsel in Reaktion auf Reihenauswahlleitungsfreigabesignal SSLEN, während die Programmierungsspannung Vpgm an die Wortleitung WL angelegt wird. Zur gleichen Zeit wird das globale Reihenauswahlleitungsansteuersignal SSLDRV an den Zeilendekoder 600 über eine globale Reihenauswahlleitung GSSL angelegt.
  • Die Hochspannungsrampenschaltung 400 dient als eine Anstiegssteuerschaltung, die eine Anstiegssteigung der Programmierungsspannung Vpgm in Reaktion auf Rampenfreigabesignale RMPEN derart steuert, daß keine kapazitive Kopplung zwischen der Auswahlleitung SSL und der Wortleitung WL (insbesondere WL1) während eines Programmierungsbetriebes auftritt. Ein Ausgangssignal Rout der Rampenschaltung 400 wird an den Zeilenvordekoder 500 angelegt.
  • Der Zeilenvordekoder 500 steuert die globalen Wortleitungen S1 bis S16, die jeweils mit den Wortleitungen WL1 bis WL16 korrespondieren, in Reaktion auf eine von außen gelegte Zeilenadresse RADD an. Zur gleichen Zeit überträgt der Zeilenvordekoder 500 die Ausgangsspannung Rout der Hochspannungsrampenschaltung 400 auf die ausgewählte globale Wortleitung (bzw. -leitungen). Außerdem erzeugt der Zeilenvordekoder 500 ein globales Masseauswahlansteuersignal GSLDRV zum Ansteuern einer globalen Masseauswahlleitung GGSL in Reaktion auf ein Masseauswahlleitungsfreigabesignal GSLEN.
  • Der Zeilendekoder 600 ist mit der globalen Reihenauswahlleitung GSSL, den globalen Wortleitungen S1 bis S16 und der globalen Masseauswahlleitung GGSL gekoppelt und ermöglicht, daß Spannungen auf der globalen Reihenauswahlleitung GSSL, den globalen Wortleitungen S1 bis S16 und der globalen Masseauswahlleitung GGSL auf die jeweiligen korrespondierenden Leitungen des Zellenarray wie der Reihenauswahlleitung, den Wortleitungen WL1 bis WL16 und der Masseauswahlleitung GSL übertragen werden.
  • Der Page-Buffer- und Spaltendekoderblock 700 wählt eine der Bitleitungen BL1 bis BLn in Reaktion auf eine Spaltenadresse aus und liest oder schreibt Daten über die ausgewählte Bitleitung.
  • Aus Fig. 1 und 3 ist dem Fachmann klar ersichtlich, daß die zuvor erwähnten Freigabesignale WRTEN, SSLEN, RMPEN, und GSLEN bei der vorliegenden Erfin- dung durch einen nicht näher dargestellten Steuerungsblock der Flash-Speichervorrichtung angelegt werden.
  • Ein Programmierungsbetrieb von Einheiten der Flash-Speichervorrichtung der Erfindung enthält die folgenden sieben Betriebsschritte: ein "Hochspannungs-Setup" zum Erzeugen einer Hochspannung; ein "Bitleitungs-Setup" zum Anlegen der notwendigen Spannungen an die Bitleitungen; ein "Wortleitungsboost" zum Verstärken bzw. Boosting der Wortleitungen; eine "Zellprogrammierung" zum Programmieren der ausgewählten Zellen; eine "Erholung" zum Stoppen der Erzeugung der Hochspannung und zum Zurückkehrenlassen der Bitleitung und der Wortleitungen in ihre voreingestellten Zustände; eine "Verifizierung" zum Lesen von Daten aus den programmierten Zellen; und eine "Abtastung bzw. Untersuchung" zum Unterscheiden zwischen einem Erfolg oder einem Fehler bei der Programmierung abhängig von den aus den programmierten Zellen ausgelesenen Daten. Die Zeit zum Durchführen dieses Programmierungsbetriebs von Einheiten des Flash-Speichers (im Folgenden als "Programmierungszeit" bezeichnet) beträgt schätzungsweise 40 bis 50 Mikrosekunden.
  • Die Flash-Speichervorrichtung wird ebenso pageweise (wobei eine Page aus einer Vielzahl von Speicherzellen, typischerweise einer Reihe, besteht) programmiert. Die Programmierung einer Page der Speichervorrichtung wird durch sieben- bis achtmaliges wiederholtes Durchführen eines derartigen Einheitenprogrammierungsbetriebs vollständig abgeschlossen. Dementsprechend beträgt eine "Pageprogrammierungszeit" der Flash-Speichervorrichtung ungefähr 200-500 Mikrosekunden.
  • Fig. 4 zeigt ein Zeitablaufdiagramm eines Programmierungsbetriebs der Speichervorrichtung in Fig. 3.
  • Im Folgenden wird ein Programmierungsbetrieb der Flash-Speichervorrichtung eingehender beschrieben. Zelltransistoren T1 bis T16 und T17 bis T32 werden, wie es Fachleuten bekannt ist, vorzugsweise vor einem tatsächlichen Programmierungsbetrieb gelöscht, um null oder einen negativen Schwellwert aufzuweisen.
  • Gemäß Fig. 3 und 4 werden bei einem Programmierungsbetrieb der Flash-Speichervorrichtung der Erfindung eine Leistungsversorgungsspannung VCC und eine Massespannung VSS (oder 0 Volt) an die Reihenauswahlleitung SSL bzw. an die Masseleitung GSL angelegt. Ebenso wird die Leistungsversorgungsspannung VCC an eine Bitleitung BL1, die mit einer programmierungsgesperrten Reihe (TS10, TS1 bis TS16, TG10) korrespondiert, angelegt und die Massespannung VSS wird an die Bitleitung BLn angelegt, die mit der zu programmierenden Reihe (TS11, T17 bis T32, TG11) korrespondiert.
  • Ein Anlegen der Leistungsversorgungsspannung VCC an die Reihenauswahlleitung SSL schaltet den Reihenauswahltransistor TS10 ein, so daß Kanalspannungen der jeweiligen Zelltransistoren T1 bis T16 auf VCC-Vth ansteigen, wobei Vth eine Schwellwertspannung des Reihenauswahltransistors TS1 ist.
  • Sobald die Kanalspannungen der jeweiligen Zelltransistoren T1 bis T16 VCC-Vth erreicht haben, kann eine Source-Gate-Spannung eines Reihenauswahltransistors TS10 seine Schwellwertspannung Vth nicht übersteigen. Daher ist der Reihenauswahltransistor TS10 im wesentlichen ausgeschaltet. Dies führt zu einer elektrischen Isolation zwischen den Zelltransistoren T1 bis T16 und der Bitleitung BL1. Da außerdem die Massespannung VSS an die Masseauswahlleitung GSL angelegt ist, wird der Masseauswahltransistor TG10 ausgeschaltet. Dementsprechend befinden sich die Kanäle der Zelltransistoren T1 bis T16 in einem Floating-Zustand.
  • Falls in einem derartigen Zustand eine Durchlaßspannung Vpass an die Wortleitungen WL2 bis WL16 angelegt wird, die mit den nichtprogrammierten Speicherzellentransistoren TC2 bis TC16 und TC18 bis TC32 verbunden sind, werden Kanalspannungen der jeweiligen Zelltransistoren T2 bis T16, die sich alle in einem Floating-Zustand befinden, durch eine kapazitive Kopplung zwischen den Wortleitungen WL2 bis WL16 und den Zelltransistoren T1 bis T16 verstärkt (boosted). Dies führt zu einer Verringerung einer Spannungsdifferenz zwischen den Floating-Gates der programmierungsgesperrten Zelltransistoren T1 bis T16 und deren Kanälen, so daß ein F- N-Tunnel dazwischen verhindert wird. Folglich werden die programmierungsgesperrten Zelltransistoren T1 bis T16 weiterhin in einem gelöschten Zustand gehalten.
  • Um danach den Speicherzellentransistor T17 zu programmieren, wird an die Wortleitung WL1, die mit dem zu programmierenden Zelltransistor verbunden ist, eine Programmieningsspannung Vpgm angelegt. Außerdem wird durch den Reihenauswahlleitungstreiber 300 die Auswahlspannung Vsel, die auf weniger als die Leistungsversorgungsspannung VCC vor und nach einem Anlegen der Programmierungsspannung Vpgm begrenzt ist, an die Reihenauswahlleitung SSL an. Die Auswahlspannung Vsel ist niedriger als die Versorgungsspannung VCC und eine Differenz zwischen der Auswahlspannung Vsel und der Leistungsversorgungsspannung VCC beträgt mindestens eine Kopplungsspannung Vcpl zwischen der Reihenauswahlleitung SSL und der Wortleitung WL1. Die Auswahlspannung Vsel ist andererseits höher als eine Schwellwertspannung des Reihenauswahltransistor TS10. Die Programmierungsspannung Vpgm, die an die Wortleitung WL1 angelegt wird, steigt in einer Treppenform an. In diesem Fall ist es wünschenswert, daß die Anstiegszeit der Programmierungsspannung Vpgm 1/10 bis 2/10 (oder 10 bis 20%) der Programmierungszeit der Flash-Speichervorrichtung beträgt.
  • Da, wie voranstehend beschrieben, während eines Programmierungsbetriebs eines ausgewählten Zelltransistors an die Reihenauswahlleitung SSL eine Auswahlspannung Vsel angelegt wird, die niedriger als VCC-Vcpl ist, steigt die Programmierungsspannung Vpgm allmählich in einer Treppenstufenform an. Dies verhindert auch bei einer hochintegrierten Vorrichtung, daß sich der Reihenauswahltransistor TS1 aufgrund der kapazitiven Kopplung zwischen der Reihenauswahlleitung SSL und einer Signalleitung (z. B. WL1), die dazu benachbart ist, einschaltet, so daß Kanalspannungen Vchannel der programmierungsgesperrten Zelltransistoren T1 bis T16 sich nicht verringern. Dementsprechend kann ein Programmierungssperrfehler der programmierungsgesperrten Zelltransistoren T1 bis T16 aufgrund ihres Kanalspannungsabfalles verhindert werden.
  • Fig. 5 zeigt ein Schaltungsdiagramm eines Reihenauswahlleitungstreibers 300 in Fig. 3.
  • Gemäß Fig. 5 weist der Reihenauswahlleitungstreiber 300 einen Spannungspumpe 302, NMOS-Transistoren vom Anreicherungstyp 304 bis 310, einen NMOS-Transistor vom Verarmungstyp 308, PMOS-Transistoren vom Anreicherungstyp 312 und 314, CMOS-Inverter 316 und 318 und ein NOR-Gatter 320 auf.
  • Eine Gateelektrode (d. h. eine Steuerelektrode) des Transistors 304 ist mit einem Ausgangsanschluß der Spannungspumpe 302 gekoppelt, und ein Source-Drain-Kanal (Strompfad) des Transistors 304 ist zwischen einer intern verstärkten Spannung VPP und der globalen Reihenauswahlleitung 306 gekoppelt. Strompfade der Transistoren 308 und 310 sind in Reihe zwischen der globalen Reihenauswahlleitung 306 und der Massespannung VSS gekoppelt. Eine Steuerelektrode des Transistors 308 ist mit einem Programmierungsfreigabesignal PGM_enable ("erstes Programmierungsfreigabesignal") gekoppelt. Ein Strompfad des Transistors 312 ist zwischen einem Verbindungsknoten der Strompfade der Transistoren 308 und 310 und der Leistungsversorgungsspannung VCC gekoppelt. Ein Strompfad des Transistors 314 ist zwischen einem Verbindungsknoten der Strompfade der Transistoren 308 und 310 und der Auswahlspannung Vsel gekoppelt, die niedriger als die Leistungsversorgungsspannung VCC ist.
  • Ein Eingangsanschluß des Inverters 316 ist mit dem Programmierungsfreigabesignal PGM_enablel gekoppelt und ein Ausgangsanschluß des Inverters 316 ist mit einer Steuerelektrode des Transistors 312 gekoppelt. Ein Eingangsanschluß des Inverters 318 ist mit einem Programmierungsfreigabesignal PGM_enable2 ("zweites Programmierungsfreigabesignal") gekoppelt und ein Ausgangsanschluß des Inverters 318 ist mit einer Steuerelektrode des Transistors 314 gekoppelt. Ein Ausgangsanschluß des NOR-Gatters 320 ist mit einer Steuerelektrode des Transistors 310 gekoppelt.
  • Die Spannungspumpe 302 empfängt die Spannung VPP von der Hochspannungspumpschaltung 200, sowie ein Taktsignal CLK von einem Taktgenerator (nicht gezeigt) und ein Lesefreigabesignal READ_enable (oder ENBL) von einem Steuerblock (nicht gezeigt) und sieht eine vorbestimmte Spannung HVO vor.
  • Fig. 6 zeigt ein Beispiel der Pumpschaltung 302 in Fig. 5.
  • Gemäß Fig. 6 enthält die Spannungspumpe 302 Eingangsanschlüsse 322, 324 und 326 einen Ausgangsanschluß 328, CMOS-Kondensatoren 330 und 334, NMOS- Transistoren 332, 338, 340 und 342 und einen CMOS-Inverter 336.
  • An die Eingangsanschlüsse 322, 324 und 326 wird das Taktsignal CLK, das Lesefreigabesignal ENBL bzw. die verstärkte Spannung VPP angelegt. Der Ausgangsanschluß 328 sieht die Ausgangsspannung HVO vor. Das Taktsignal CLK schwingt zwischen zwei Spannungspegeln VSS (oder 0 Volt) und VCC hin und her.
  • Eine erste Elektrode des Kondensators 330 ist mit einem Eingangsanschluß 322 gekoppelt, und eine zweite Elektrode des Kondensators 330 ist gemeinsam an einen ersten Anschluß einen Strompfades des Transistors 332 und einer Steuerelektrode des Transistors 332 gekoppelt. Ein erster Anschluß des Kondensators 334, ein erster Anschluß des Strompfades des Transistors 338 und ein Ausgangsanschluß HVO sind gemeinsam mit einem zweiten Anschluß des Strompfades des Transistors 332 gekoppelt. Ein zweiter Anschluß des Strompfades des Transistors 338 ist mit dem Eingangsanschluß 324 gekoppelt, und eine Steuerelektrode des Transistors 338 ist mit der Leistungsversorgungsspannung VCC gekoppelt.
  • Ein Eingangsanschluß des Inverters 336 ist mit dem Eingangsanschluß 322 gekoppelt, und ein Ausgangsanschluß des Inverters 336 ist mit einer zweiten Elektrode des Kondensators 334 gekoppelt. Der Strompfad des Transistors 340 ist zwischen dem Eingangsanschluß 326 und der Steuerelektrode des Transistors 332 gekoppelt, und eine Steuerelektrode des Transistors 340 ist mit dem Ausgangsanschluß 328 gekoppelt. Der Strompfad des Transistors 342 ist zwischen dem Eingangsanschluß 326 und dem Ausgangsanschluß 328 gekoppelt, und eine Steuerelektrode des Transistors 342 ist ebenso mit dem Ausgangsanschluß 328 gekoppelt.
  • Der Kondensator 334 und der Inverter 336 dienen als Schaltspannungsstabilisationsschaltungen.
  • Das Taktsignal CLK und ein Ausgangssignal des Inverters 336 liegen an den Kondensatoren 330 bzw. 334 an, und die Phasen des Ausgangssignals des Inverters 330 und des Taktsignals CLK sind einander entgegengesetzt.
  • Wenn das Taktsignal CLK die Versorgungsspannung VCC erreicht, wird eine Kopplungsspannung des Kondensators 330 auf den Ausgangsanschluß 328 durch den Transistor 332 übertragen. Der Ausgangsanschluß 328 wird durch den Kondensator 334 entladen, der mit dem Ausgangssignal des Inverters 336 gekoppelt ist, der auf einer Massespannung VSS gehalten wird, was es ermöglicht, daß ein Schaltspannungspegel des Ausgangsanschlusses 328 erniedrigt wird. Wenn das Taktsignal CLK wieder auf Massespannung VSS zurückgeht, so daß der Kondensator 330 entkoppelt wird, legt der Kondensator 334 seine Kopplungsspannung an den Ausgangsanschluß 328 durch das Ausgangssignal des Inverters 336, das auf Leistungsversorgungsspannung VCC gehalten wird, an. Somit entlädt die aus dem Kondensator 334 und dem Inverter 336 bestehende Schaltspannungsstabilisationsschaltung des Ausgangsanschluß 328, während das Taktsignal auf Leistungsversorgungsspannung VCC gehalten wird, und lädt den Ausgangsanschluß 328 auf, wenn das Taktsignal auf Massespannung VSS gehalten wird, so daß die Ausgangsspannung HVO an dem Ausgangsanschluß 328 konstant bzw. durchgehend aufrecht erhalten wird.
  • Fig. 7 zeigt einen Betriebszeitablauf des Reihenauswahlleitungstreibers 300 in Fig. 5.
  • Gemäß Fig. 4 bis 7 sind das Lesefreigabesignal READ_enable (ENBL) und das Taktsignal CLK in ihren inaktiven Zuständen während eines Programmierungsbetriebs, d. h.. die Spannungspumpe 302 arbeitet nicht. Zur gleichen Zeit wird an den Reihenauswahlleitungstreiber 300 die Leistungsversorgungsspannung VCC von der Hochspannungspumpschaltung 200 angelegt.
  • Zunächst befinden sich die ersten als auch die zweiten Programmierungsfreigabesignale PGM_enable1 und PGM_enable2 in einem inaktiven Zustand am Anfang des Programmierungsbetriebs. Ein Ausgang der NOR-Gatterschaltung 320 führt daher die Leistungsversorgungsspannung VCC (die Leistungsversorgungsspannung entspricht daher der logischen 1 und die Massespannung entspricht der logischen 0). Der Transistor 310 wird eingeschaltet und dadurch die globale Reihenauswahlleitung 306 oder ein globales Reihenauswahlleitungsansteuersignal SSLDRV wird bis auf den Massepegel VSS oder 0 Volt erniedrigt.
  • Falls im weiteren Verlauf das erste Programmierungsfreigabesignal PGM_enable1 auf die Leistungsversorgungsspannung VCC aktiviert wird, wird der Transistor 310ausgeschaltet und die Transistoren 308 und 312 werden eingeschaltet. Die globale Reihenauswahlleitung 306 oder das globale Reihenauswahlleitungsansteuersignal SSLDRV steigen auf die Leistungsversorgungsspannung VCC an. Die Leistungsversorgungs- spannung auf der globalen Reihenauswahlleitung 306 wird auf die Reihenauswahlleitung des ausgewählten Speicherzellenblocks durch den Zeilendekoder 600 übertragen.
  • Danach wird das erste Programmierungsfreigabesignal PGM_enable1 inaktiv und das zweite Programmierungsfreigabesignal PGM_enable2 auf die Leistungsversorgungsspannung VCC aktiviert. Das zweite Programmierungsfreigabesignal PGM_enable2 wird aktiviert, wenn die Programmierungsspannung Vpgm an die aus- gewählten Wortleitung (z. B. WL1 in Fig. 4) angelegt wird. Zur gleichen Zeit wird der Transistor 312 ausgeschaltet und der Transistor 314 eingeschaltet. Die globale Reihenauswahlleitung 306 oder das globale Reihenauswahlansteuersignal SSLDRV wird auf die Auswahlspannung Vsel erniedrigt. Die Auswahlspannung Vsel auf der globalen Reihenauswahlleitung 306 wird auf die Reihenauswahlleitung SSL des ausgewählten Speicherzellenblocks durch den Zeilendekoder 600 übertragen. Es wird bevorzugt, daß die Auswahlspannung Vsel niedriger als die Leistungsversorgungsspannung VCC ist, und daß eine Differenz zwischen der Auswahlspannung Vsel und der Leistungsversorgungsspannung VCC mindestens so groß wie die Kopplungsspannung zwischen der Reihenauswahlleitung SSL und der Wortleitung WL1 ist, und höher als die Schwellwertspannung des Reihenauswahltransistors TS10.
  • Da wie vorangehend gemäß der vorliegenden Erfindung beschrieben eine Spannung Vsel, die niedriger als VCC-Vcpl ist, an die Reihenauswahlleitung SSL angelegt wird, wird der Reihenauswahltransistor TS1 nicht durch die kapazitive Kopplung zwischen der Reihenauswahlleitung SSL und einer Signalleitung (z. B. WL1), die zu ihre benachbart ist, während eines Programmierungsbetriebs des ausgewählten Zellentransistors eingeschaltet, auch wenn die Vorrichtung hochintegriert ist, d. h. die Leitungsabstände sehr klein sind. Dies macht es möglich, zu verhindern, daß eine Verringerung bei der Kanalspannung Vchannel der programmierungsgesperrten Zelltransistoren T1 bis T16 auftritt. Dementsprechend können die programmierungsgesperrten Zelltransistoren T1 bis T16 vor einem Fehler bei der Programmierungssperrung aufgrund einer Verringerung der Kanalspannung bewahrt werden.
  • Fig. 8 zeigt ein Schaltungsdiagramm eines ersten Beispiels der Hochspannungsrampenschaltung 400 in Fig. 3. Gemäß Fig. 8 weist die Hochspannungsrampenschaltung 400a eine Lastschaltung (oder eine Spannungsklemmenschaltung) mit drei Lastelementen 402, 404 und 406, vier NMOS-Transistoren vom Anreicherungstyp 408, 410, 412 und 414, vier Spannungspumpen 416, 418, 420 und 422; einen PMOS- Transistor vom Anreicherungstyp 424; einen NMOS-Transistor vom Verarmungstyp 426 und einen Inverter 428 auf.
  • Gemäß Fig. 3 steuert der Zeilenvordekoder 500 die globalen Wortleitungen S1 bis S16, die jeweils mit den Wortleitungen WL1 bis WL16 korrespondieren, in Reaktion auf die Zeilenadresse RADD an. Insbesondere überträgt der Zeilenvordekoder 500 die Ausgangsspannung Rout der Hochspannungsrampenschaltung 400 auf eine ausgewählten globale Wortleitung 5. Die Spannung Rout auf der ausgewählten globalen Wortleitung Si wird auf die ausgewählte Wortleitung WLi (z. B. WL1) durch den Zeilendekoder 600 (vergleiche Fig. 14) übertragen. Folglich wird die Ausgangsspannung Rout der Hochspannungsrampenschaltung 400 auf die ausgewählten Wortleitung WLi (z. B. WL1) während eines Programmierungsbetriebs übertragen.
  • Wiederum Fig. 8 empfängt die Hochspannungsrampenschaltung 400a die Spannung VPP (oder eine Programmierungsspannung Vpgm), Freigabesignale ENBL1, ENBL2, ENBL3 und ENBL4 und ein Taktsignal CLK von der Hochspannungspumpschaltung 200, einem Steuerblock (nicht gezeigt) bzw. einem Taktgenerator (nicht gezeigt). Die Freigabesignale ENBL1, ENBL2, ENBL3 und ENBL4 werden an die Spannungspumpen 416, 418, 420 bzw. 422 angelegt. Jede der Spannungspumpen 416, 418, 420 und 422 weist den gleichen Aufbau wie die Schaltung 302 auf, die in Fig. 6 gezeigt ist.
  • Als Diode geschaltete NMOS-Transistoren 402, 404 und 406 werden als Lastelemente der Lastschaltung verwendet. Die Strompfade der Transistoren 402, 404 und 406 sind in Reihe verbunden. Ein Ende der kaskadierten Strompfade der Transistoren 402, 404 und 406 ist mit der Hochspannung VPP verbunden.
  • Der Strompfad des Schalttransistors 408 ist zwischen dem anderen Ende der kaskadierten Strompfade der Transistoren 402, 404 und 406 und dem Ausgangsanschluß 429 verbunden. Eine Steuerelektrode des Schalttransistors 408 ist mit dem Ausgangsanschluß HVO1 der Spannungspumpe 416 verbunden. Der Strompfad des Schalttransistors 410 ist zwischen einem Verbindungsknoten der Strompfade der Transistoren 404 und 406 und dem Ausgangsanschluß 429 verbunden. Die Steuerelektrode cles Schalttransistors 410 ist mit einem Ausgangsanschluß HVO2 der Spannungspumpe 418 verbunden. Der Strompfad des Schalttransistors 412 ist zwischen einem Verbindungsknoten der Strompfade der Transistoren 402 und 404 und dem Ausgangsanschluß 429 verbunden. Die Steuerelektrode des Schalttransistors 412 ist mit einem Ausgangsanschluß HVO3 der Spannungspumpe 420 verbunden. Der Strompfad des Schalttransistors 414 ist zwischen der Hochspannung VPP und dem Ausgangsanschluß 429 verbunden. Die Steuerelektrode des Schalttransistors 414 ist mit einem Ausgangsanschluß HVO4 der Spannungspumpe 422 verbunden.
  • Die Strompfade der Transistoren 424 und 426 sind in Reihe zwischen der Leitungsversorgungsspannung VCC und dem Ausgangsanschluß 429 verbunden. Sowohl die Steuerelektrode des Transistors 424 als auch der Eingangsanschluß des Inverters 428 sind mit dem Freigabesignal ENBL1 gekoppelt. Der Ausgangsanschluß 428 ist mit der Steuerelektrode des Transistors 426 gekoppelt.
  • Fig. 9 zeigt ein Zeitablaufdiagramm eines Betriebs der Hochspannungsrampenschaltung 400a in Fig. 8. Gemäß Fig. 8 und 9 werden die Freigabesignale ENBL1 bis ENBL4 aufeinanderfolgend während des Programmierungsbetriebs aktiviert. Die Aktivierungszeitdauer der Freigabesignale ENBL1 und ENBL4 überlappen einander teilweise.
  • Jede der Spannungspumpen 416, 418, 420 und 422 liefert eine Versorgungsspannung VPP+Vth in Reaktion auf das korrespondierende Freigabesignal ENBL1, ENBL2, ENBL3 oder ENBL4 während des Programmierungsbetriebs. In diesem Zusammenhang beträgt VPP ungefähr 18-20 V und Vth ist eine Schwellwertspannung des Transistors 402, 404 oder 406, die als Lastelemente dienen. Andererseits erzeugt die Spannungspumpe 416 eine Spannung VPP-2Vth; die Spannungspumpe 418 erzeugt eine Spannung VPP-Vth; die Spannungspumpe 420 erzeugt eine Spannung VPP und die Spannungspumpe 422 erzeugt eine Spannung VPP+Vth.
  • Wenn die Freigabesignale ENBL1 bis ENBL4 aufeinanderfolgend während des Programmierungsbetriebs aktiviert werden, erhöht sich die Spannung Rout an der ausgewählten globalen Wortleitung Si in einer Treppenstufenform, wie in Fig. 9 gezeigt. Da die Spannung Rout auf der ausgewählten globalen Wortleitung Si auf die ausgewählte Wortleitung WLi (z. B. WL1) durch den Zeilendekoder 600 übertragen wird, wird die Programmierungsspannung, die während des Programmierungsbetriebs auf die ausgewählte Wortleitung WLi (z. B. WL1) übertragen wird, in einer Treppenstufenform erhöht. Es wird bevorzugt, daß dabei eine Anstiegszeit der Programmierungsspannung 1/10 bis 2/10 (oder 10 bis 20%) einer Programmierungszeit ausmacht. Ein derartiger sanfter Anstieg der Programmierungsspannung führt zu einer Verringerung einer kapazitiven Kopplung zwischen der Reihenauswahlleitung SSL und der Wortleitung (z. B. WL1), die dazu benachbart ist. Folglich kann verhindert werden, daß der Reihenauswahltransistor TS1 eingeschaltet wird.
  • Wenn wie voranstehend gemäß der vorliegenden Erfindung beschrieben eine Spannung, die niedriger als die Spannung VCC-Vcpl ist, an die Reihenauswahlleitung SSL während des Programmierungsbetriebs des ausgewählten Zelltransistors angelegt wird, beginnt die Programmierungsspannung Vpgm mit einem sanften Anstieg in einer Treppenstufenform. Demzufolge ist es möglich, das Programmierungsstörproblem, das durch eine parasitäre Kapazität verursacht wird, die zwischen der Reihenauswahlleitung SSL und der Wortleitung (z. B. WL1) besteht, zu mildern bzw. zu beseitigen. Das heißt, die nicht ausgewählten Speichertransistoren können in einer Programmierungssperreigenschaft verbessert werden, und die Möglichkeit eines Programmierungsfehlers kann verringert werden.
  • Fig. 10 zeigt ein Schaltungsdiagramm eines zweiten Beispiels der Hochspannungsrampenschaltung 400 in Fig. 3. Gemäß Fig. 10 weist die Hochspannungsrampenschaltung 400b eine erste Lastschaltung (oder Spannungsklemmenschaltung) mit drei Lastelementen 432, 434 und 436; eine zweite Lastschaltung mit zwei Lastelementen 440 und 442; eine dritte Lastschaltung mit einem einzigen Lastelement 446; vier NMOS-Transistoren vom Anreicherungstyp 430, 438, 444 und 448; vier Spannungspumpen 450, 452, 454 und 456; einen PMOS-Transistor vom Anreicherungstyp 458; einen NMOS-Transistor 460 vom Verarmungstyp und einen Inverter 462 auf.
  • Ähnlich wie bei der Schaltung in Fig. 8 empfängt die Hochspannungsrampenschaltung 400b eine Hochspannung VPP (oder eine Programmierungsspannung Vpgm), Freigabesignale ENBL5, ENBL6, ENBL7 und ENBLB sowie ein Taktsignal CLK von ncr Hochspannungspumpschaltung 200, einen Steuerblock (nicht gezeigt) bzw. einen Taktgenerator (nicht gezeigt). Die Freigabesignale ENBL5 bis ENBL8 korrespondieren mit den Freigabesignalen ENBL1 bis ENBL4 in Fig. 8 und 9 und werden jeweils an die Spannungspumpen 450, 452, 454 und 456 angelegt.
  • Jede der Spannungspumpen 450, 452, 454 und 456 weist den gleichen Aufbau wie die in Fig. 6 gezeigte Schaltung 406 auf. Als Dioden geschaltete NMOS-Transistoren 432, 434, 436, 440, 442 und 446 werden als die Lastelemente verwendet.
  • Die Strompfade der Transistoren 432, 434 und 436 werden in Reihe verbunden. Ein Ende der kaskadierten Strompfade der Transistoren 432, 434 und 436 sind mit dem Ausgangsanschluß 463 verbunden. Ein Strompfad des Schaltungstransistors 430 ist zwischen dem anderen Ende der kaskadierten Strompfade 432, 434 und 436 und der Hochspannung VPP verbunden. Die Steuerelektrode des Schalttransistors 430 ist mit einem Ausgangsanschluß HVO5 der Spannungspumpe 450 verbunden.
  • Die Strompfade der Transistoren 440 und 442 sind ebenso in Reihe verbunden und ein Ende der kaskadierten Strompfade der Transistoren 440 und 442 sind mit dem Ausgangsanschluß 463 verbunden. Der Strompfad des Schaltkreises 438 ist zwischen dem anderen Ende der kaskadierten Schaltungspfade der Transistoren 440 und 442 und der Hochspannung VPP verbunden. Die Steuerelektrode des Schalttransistors 438 ist mit einem Ausgangsanschluß HVO6 der Spannungspumpe 452 verbunden.
  • Ein Ende des Strompfads des Transistors 446 ist mit dem Ausgangsanschluß 463 gekoppelt. Der Strompfad des Schalttransistors 444 ist zwischen dem anderen Ende des Strompfades des Transistors 446 und der Hochspannung VPP verbunden. Die Steuerelektrode des Schalttransistors 444 ist mit dem Ausgangsanschluß HVO7 der Spannungspumpe 454 verbunden.
  • Der Strompfad des Schalttransistors 448 ist zwischen der Hochspannung VPP und der Ausgangsanschluß 463 verbunden. Eine Steuerelektrode des Schalttransistors 448 ist mit einem Ausgangsanschluß HVO8 der Spannungspumpe 456 verbunden.
  • Der Strompfad der Transistoren 458 und 460 sind in Reihe zwischen der Leistungsversorgungsspannung VCC und dem Ausgangsanschluß 463 verbunden. Sowohl die Steuerelektrode des Transistors 458 als auch ein Eingangsanschluß des Inverters 462 sind mit dem Freigabesignal ENBL5 verbunden. Der Ausgangsanschluß des Inverters 462 ist mit der Steuerelektrode des Transistors 460 gekoppelt.
  • Die Hochspannungsrampenschaltung 400b arbeitet nach dem gleiche Zeitablauf wie der der Schaltung in Fig. 8. Das heißt, ein Zeitablauf der Freigabesignale ENBL5 bis ENBLB ist der gleiche wie der für die Freigabesignale ENBL1 bis ENBL4, und eine Signalform des Ausgangssignals Rout an dem Ausgangsanschluß 463 ist die gleiche wie die des Ausgangssignals Rout in Fig. 8 und 9.
  • Fig. 11 zeigt ein Schaltungsdiagramm eines dritten Beispiels einer Hochspannungsrampenschaltung 400 in Fig. 3. Gemäß Fig. 11 weist die Hochspannungsrampenschaltung 400c drei NMOS-Transistoren vom Anreicherungstyp 466, 468 und 470; drei Hochspannungspumpen 472, 474 und 476; einen PMOS-Transistor vom Anreicherungstyp 478; einen NMOS-Transistor vom Verarmungstyp 480 und einen Inverter 482 auf.
  • Die Hochspannungsrampenschaltung 400c empfängt verschiedene Spannungen VPP1, VPP2 und VPP3 von der Hochspannungspumpe 200 oder dergleichen. Zum Beispiel beträgt die Spannung VPP1 4-5 V, die Spannung VPP2 8-9 V und die Spannung VPP3 18-20 V. Außerdem empfängt die Hochspannungsrampenschaltung 400c drei Freigabesignale ENBL9, ENBL10 und ENBL11 von einem Steuerblock (nicht gezeigt). Die drei Freigabesignale ENBL9, ENBL10 und ENBL11 werden an den Hochspannungspumpen 472, 474 bzw. 476 vorgesehen. Die Hochspannungsrampenschaltung 400c empfängt ein Taktsignal CLK von einem Taktgenerator (nicht gezeigt), und das Taktsignal CLK wird an den jeweiligen Spannungspunkt 472, 474 und 476 vorgesehen.
  • Der Strompfad des Schalttransistors 476 ist zwischen einer Hochspannung VPP (z. B. 18-20 V) und einem Ausgangsanschluß 483 verbunden. Die Steuerelektrode des Schalttransistors 466 ist mit einem Ausgangsanschluß HVO9 der Spannungspumpe 472 verbunden. Der Strompfad des Schalttransistors 468 ist zwischen der Hochspannung VPP und dem Ausgangsanschluß 483 verbunden. Die Steuerelektrode des Schalttransistors 468 ist mit einem Ausgangsanschluß HVO10 der Spannungspumpe 474 verbunden. Der Strompfad des Schalttransistors 470 ist zwischen der Hochspannung VPP und dem Ausgangsanschluß 483 verbunden. Die Steuerelektrode des Schalttransistors 470 ist mit einem Ausgangsanschluß HVO11 der Spannungspumpe 476 verbunden.
  • Jede der Spannungspumpen 472, 474 und 476 weist den gleichen Aufbau wie die in Fig. 6 gezeigte Schaltung 302 auf.
  • Die Strompfade der Transistoren 478 und 480 sind in Reihe zwischen einer Leistungsversorgungsspannung VCC und dem Ausgangsanschluß 483 verbunden. Die Steuerelektrode des Transistors 478 und ein Eingangsanschluß des Inverters 482 sind gemeinsam mit dem Freigabesignal ENBL9 verbunden. Der Ausgangsanschluß des Inverters 482 ist mit der Steuerelektrode des Transistors 480 verbunden.
  • Fig. 12 zeigt ein Zeitablaufdiagramm eines Betriebs der Hochspannungsrampenschaltung 400c in Fig. 11. Gemäß Fig. 11 und 10 werden die Freigabesignale ENBL9 bis ENBL11 aufeinanderfolgend aktiviert. Die Aktivierungszeitdauer der Freigabesignale ENBL9 bis ENBL11 überlappen einander teilweise.
  • Jede der Spannungspumpen 472, 474 und 476 liefern eine Versorgungsspannung der empfangenen Spannung (VPP1, VVP2 oder VPP3) plus einer Schwellwertspannung Vth in Reaktion auf das entsprechende Freigabesignal ENBL9, ENBL10 oder ENBL11 während eines Programmierungsbetriebs. In diesem Zusammenhang entspricht die Schwellwertspannung Vth der Schwellwertspannung der Schalttransistoren 466, 468 oder 470.
  • Wenn die Freigabesignale ENBL9 bis ENBL11 aufeinanderfolgend während des Programmierungsbetriebs aktiviert werden, steigt die Spannung Rout auf der ausgebildeten globalen Wortleitung Si in einer Treppenstufenform an, wie in Fig. 12 gezeigt. Da die Spannung Rout auf der ausgewählten globalen Wortleitung auf die ausgewählte Wortleitung WLi (z. B. WL1) durch den Zeilendekoder 600 übertragen wird, wird auch die auf die ausgewählten Wortleitung WLi (z. B. WL1) übertragenen Programmierungsspannung während des Programmierungsbetriebs in einer Treppenstufenform erhöht.
  • Fig. 13 zeigt ein Schaltungsdiagramm eines vierten Beispiels für die Hochspannungsrampenschaltung in Fig. 3. Gemäß Fig. 13 weist die Hochspannungsrampenschaltung 400d, ähnlich wie die Schaltung 400c in Fig. 11, drei NMOS-Transistoren vom Anreicherungstyp 484, 486 und 488; drei Spannungspumpen 492, 494 und 496; ein PMOS-Transistor vom Anreicherungstyp 498; einen NMOS-Transistor vom Verarmungstyp 502 und einen Inverter 504 auf.
  • Die Hochspannungsrampenschaltung 400d empfängt verschiedene Spannungen VPP1, VPP2 und VPP3 von der Hochspannungspumpe 200 oder dergleichen. Zum Beispiel beträgt die Spannung VPP1 4-5 V; die Spannung VPP2 8-9 V und die Spannung VPP3 18-20 V. Außerdem empfängt die Hochspannungsrampenschaltung 400d drei Freigabesignale ENBL12, ENBL13 und ENBL14 von einem Steuerblock (nicht gezeigt). Die drei Freigabesignale ENBL12, ENBL13 und ENBL14 werden jeweils an den Spannungspumpen 492, 494 bzw. 496 vorgesehen. Die Hochspannungsrampenschaltung 400d empfängt ein Taktsignal CLK von einem Taktgenerator (nicht gezeigt) und das Taktsignal CLK wird an der jeweiligen Spannungspumpe 492, 494 und 496 vorgesehen.
  • Der Strompfad des Schalttransistors 484 ist zwischen der Spannung VPP1 und einem Ausgangsanschluß 505 verbunden. Die Steuerelektrode des Schalttransistors 484 ist mit einem Ausgangsanschluß HVO12 der Spannungspumpe 492 verbunden. Der Strompfad des Schalttransistors 486 ist zwischen der Spannung VPP2 und dem Ausgangsanschluß 505 verbunden. Die Steuerelektrode des Schalttransistors 486 ist mit einem Ausgangsanschluß HVO13 der Spannungspumpe 494 verbunden. Der Strompfad des Schalttransistors 488 ist zwischen der Spannung VPP3 und dem Ausgangsanschluß 505 verbunden. Die Steuerelektrode des Schalttransistors des 488 ist mit einem Ausgangsanschluß HVO14 der Spannungspumpe 496 verbunden.
  • Jede der Spannungspumpen 492, 494 und 496 weist den gleichen Aufbau wie die in Fig. 6 gezeigte Schaltung 302 auf.
  • Die Strompfade der Transistoren 498 und 502 sind in Reihe zwischen einer Leistungsversorgungsspannung VCC und dem Ausgangsanschluß 505 verbunden. Die Steuerelektrode des Transistors 498 und ein Eingangsanschluß 504 sind gemeinsam mit dem Freigabesignal ENBL12 verbunden. Der Ausgangsanschluß des Inverters 504 ist mit der Steuerelektrode des Transistors 502 gekoppelt.
  • Die Hochspannungsrampenschaltung 400d arbeitet mit dem gleichen Zeitablauf wie der der Schaltung 400c in Fig. 11. Das heißt, der Zeitablauf der Freigabesignale ENBL12 bis ENBLI4 ist der gleiche wie der der Freigabesignale ENBL9 bis ENBL11 in Fig. 11 und 12. Außerdem ist die Signalform des Ausgangssignals Rout des Ausgangsanschlusses 505 die gleiche wie die des Ausgangssignals Rout in Fig. 11 und 12.
  • Fig. 14 zeigt ein Schaltungsdiagramm des Zeilendekoders 600 in Fig. 3. Gemäß Fig. 14 weist der Zeilendekoder 600 eine Hochspannungssteuerschaltung 650 und NMOS-Transistoren 602, 604, 606, 608, . . ., 636, 638 und 640 auf.
  • Fig. 15 zeigt ein Schaltungsdiagramm der Hochspannungssteuerschaltung 650 in Fig. 14. Gemäß Fig. 15 weist die Hochspannungssteuerschaltung 650 die Eingangsanschlüsse 641, 642 und 643; Kondensatoren 652 und 656; NMOS-Transistoren 654, 660, 662, 664 und 666; Inverter 658 und 668 und Ausgangsanschlüsse 671 und 672 auf.
  • Die Eingangsanschlüsse 641, 642 und 643 nehmen ein Taktsignal CLK, eine Hochspannung VPP bzw. ein Adressignal ADD[i] auf. Die Ausgangssignale 671 und 672 sehen ein Entladungssignal DSCG bzw. eine vorbestimmte Ausgangsspannung VPPout (z. B. Vpgm+Vth) vor.
  • Eine erste Elektrode des Kondensator 652 ist mit dem Eingangsanschluß 641 gekoppelt und eine zweite Elektrode des Kondensators 652 ist gemeinsam mit dem Ende des Strompfades des Transistors 654 und der Steuerelektrode des Transistors 654 verbunden. Das andere Ende des Strompfades des Transistors 654 ist gemeinsam mit einer ersten Elektrode des Kondensators 656, einem Ende des Strompfades des Transistors 660 und Steuerelektroden der Transistoren 662 und 664 verbunden. Das andere Ende des Strompfades des Transistors 660 ist mit Eingangsanschluß 643 gekoppelt. Ebenso ist die Steuerelektrode des Transistors 660 mit der Leistungsversorgungsspannung VCC gekoppelt.
  • Der Eingangsanschluß des Inverters 658 ist mit dem Eingangsanschluß 641 gekoppelt, und ein Ausgangsanschluß des Inverters 658 ist mit der zweiten Elektrode des Kondensators 656 gekoppelt. Der Strompfad des Transistors 662 ist zwischen dem Ein- gangsanschluß 642 und dem Transistor 654 verbunden. Der Strompfad des Transistors 664 ist zwischen dem Eingangsanschluß 642 und dem Ausgangsanschluß 672 verbunden. Der Strompfad des Transistors 666 ist zwischen dem Ausgangsanschluß 672 und der Massespannung VSS verbunden. Der Eingangsanschluß des Inverters 668 ist mit dem Eingangsanschluß 643 verbunden, und der Ausgangsanschluß des Inverters 668 ist gemeinsam mit der Steuerelektrode des Transistors 666 und dem Ausgangsanschluß 671 verbunden.
  • Die Bestandteile 652, 654, 656, 658, 660, 662 und 664 der Hochspannungssteuerschaltung 650 in Fig. 15 führen die gleiche Funktion wie die Spannungspumpe in Fig. 6 durch. Die restlichen Bestandteile 666 und 668 entladen den Ausgangsanschluß 672, wenn das Adressignal ADD[i] deaktiviert ist.
  • Gemäß Fig. 14 wiederum ist der Strompfad des Transistors 602 zwischen dem Reihenauswahlleitungsmassesignal SSLGND mit Massespannungspegel und dem Reihenauswahlsignal SSL verbunden. Außerdem ist die Steuerelektrode des Transistors 602 mit dem Entladungssignal DSCG verbunden. Falls das Entladungssignal DSCG aktiviert wird, wird die Reihenauswahlleitung SSL auf Massespannungspegel herunter entladen.
  • Der Strompfad des Transistors 604 ist zwischen dem globalen Reihenauswahlleitungsansteuersignal SSLDRV, das von dem Reihenauswahlleitungstreiber 300 erzeugt wird, und der Reihenauswahlleitung SSL verbunden. Die Steuerelektrode des Transistors 604 ist mit der Hochspannung VPPout, die von der Hochspannungssteuerschaltung 650 erzeugt wird, verbunden. Jeder der Strompfade der Transistoren 604 bis 640 ist zwischen den jeweiligen globalen Wortleitungen S1 bis S16, die von dem Zeilendekoder 500 oder dem globalen Masseauswahlansteuersignal GSLDRV gesteuert werden, und den jeweiligen Wortleitungen WL1 bis WL15 oder der Masseauswahlleitung GSL verbunden. Außerdem sind die Steuerelektroden der Transistoren 604 bis 640 gemeinsam mit der Hochspannung VPPout verbunden, die von der Hochspannungssteuerschaltung 650 erzeugt wird.
  • Der Zeilendekoder 600 überträgt Spannungen der globalen Reihenauswahlleitung GSSL, der globalen Wortleitung S1 bis S16 und der globalen Masseauswahlleitung GGSL auf die Reihenauswahlleitung SSL des Zellarrays 100, den Wortleitungen WL1 bis WL16 bzw. der Masseauswahlleitung GSL in Reaktion auf das Adressignal ADD[i].
  • Da wie vorhergehend gemäß der vorliegenden Erfindung beschrieben, die Spannung Vsel, die niedriger als die Spannung VCC-Vcpl ist, an die Reihenauswahlleitung während des Programmierungsbetriebs des ausgewählten Zelltransistors angelegt ist, wird die Programmierungsspannung Vpgm in einer Treppenstufenform sanft (d. h. nur allmählich) erhöht. Somit wird auch bei einer hochintegrierten Vorrichtung der Reihenauswahltransistor nicht durch die kapazitive Kopplung zwischen der Reihenauswahlleitung und einer Signalleitung, die dazu benachbart ist, eingeschaltet. Dies macht es möglich, eine Erniedrigung der Kanalspannung der programmierungsgesperrten Zelltransistoren zu verhindern, wenn die Programmierungsspannung Vpgm angelegt wird. Gemäß der vorliegenden Erfindung können folglich die programmierungsgesperrten Zelltransistoren vor einem Fehler bei einer Programmierungssperrung aufgrund eines Kanalspannungsabfalls bewahrt werden.

Claims (33)

1. Nichtflüchtige integrierte Speicherschaltungsvorrichtung, die aufweist:
eine Bitleitung;
eine erste Auswahlleitung;
einen ersten Auswahltransistor mit einer Steuerelektrode, die mit der ersten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit der Bitleitung verbunden ist;
eine Wortleitung, die benachbart und parallel zu der ersten Auswahlleitung angeordnet ist;
einen nichtflüchtigen Speicherzellentransistor mit einer Steuerelektrode, die mit der Wortleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfads des ersten Auswahltransistors verbunden ist;
eine zweite Auswahlleitung;
einen zweiten Auswahltransistor mit einer Steuerelektrode, die mit der zweiten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfads des nichtflüchtigen Speicherzellentransistors verbunden ist, und dessen anderes Ende mit einer Massespannung verbunden ist;
eine Hochspannungspumpschaltung zum Erzeugen einer Hochspannung, die größer als eine Leistungsversorgungsspannung ist, während eines Programmierungsvorgangs des nichtflüchtigen Speicherzellentransistors;
ein Auswahlleitungstreiber zum Anlegen einer Auswahlspannung, die auf weniger als die Leistungsversorgungsspannung begrenzt ist, an die erste Auswahlleitung, während die Hochspannung an die Wortleitung angelegt ist;
ein Wortleitungsdekoder zum Empfangen der Hochspannung und der Auswahl- spannung, um eine Programmierungsspannung an die Wortleitung anzulegen;
eine Anstiegssteuerschaltung zum Steuern einer Anstiegskurve der Programmierungsspannung,
wobei die Anstiegssteuerschaltung einen Anstieg bei der Programmierungsspannung für eine vorbestimmte Zeit ermöglicht, die ausreicht, um eine kapazitive Kopplung zwischen der ersten Auswahlleitung und der Wortleitung während des Programmierungsbetriebs zu unterdrücken.
2. Vorrichtung nach Anspruch 1, wobei die Auswahlspannung niedriger als die Leistungsversorgungsspannung ist, und eine Differenz zwischen der Auswahlspannung und der Leistungsversorgungsspannung mindestens so groß wie eine Kopplungsspannung zwischen der ersten Auswahlleitung und der Wortleitung ist, und
und wobei die Auswahlspannung höher als eine Schwellwertspannung des ersten Auswahltransistors ist.
3. Vorrichtung nach Anspruch 1, wobei die nichtflüchtige integrierte Speicherschaltungsvorrichtung ferner aufweist:
eine oder mehrere zusätzliche Wortleitungen; und
eine oder mehrere zusätzliche nichtflüchtige Speicherzellentransistoren,
wobei die Steuerelektroden der zusätzlichen nichtflüchtigen Speicherzellentransistoren mit jeweiligen zusätzlichen Wortleitungen verbunden sind, und
wobei die Strompfade der zusätzlichen nichtflüchtigen Speicherzellentransistoren in Reihe zwischen dem Strompfad des nichtflüchtigen Speicherzellentransistors und dem Strompfad des zweiten Auswahltransistors verbunden sind.
4. Vorrichtung nach Anspruch 1, wobei die Programmierungsspannung in einer Treppenstufenform erhöht wird.
5. Vorrichtung nach Anspruch 1, wobei die vorbestimmte Zeit 1/10 bis 2/10 einer Programmierungszeit beträgt.
6. Vorrichtung nach Anspruch 4, wobei die Anstiegssteuerschaltung die Hochspannung empfängt und eine Vielzahl von Spannungen erzeugt.
7. Vorrichtung nach Anspruch 6, wobei die Vielzahl der Spannungen zueinander unterschiedlich sind.
8. Vorrichtung nach Anspruch 6, wobei zumindest eine der Vielzahl von Spannungen die gleiche wie die Hochspannung ist.
9. Nichtflüchtige integrierte Speicherschaltungsvorrichtung, die aufweist:
eine Vielzahl von Bitleitungen;
eine erste Auswahlleitung;
eine Vielzahl von Wortleitungen;
eine zweite Auswahlleitung;
eine Vielzahl von Speicherzellenreihen;
wobei jede der Speicherzellenreihen einen ersten Auswahltransistor, eine Vielzahl von Speicherzellentransistoren, die mit den Wortleitungen korrespondieren, und einen zweiten Auswahltransistor enthält,
wobei der erste Auswahltransistor, die Vielzahl von Speicherzellentransistoren, und der zweite Auswahltransistor Strompfade aufweisen, die in Reihe zwischen einer der Bitleitungen und einer Massespannung verbunden sind,
wobei eine Steuerelektrode des ersten Auswahltransistors, Steuerelektroden der Speicherzellentransistoren und eine Steuerelektrode des zweiten Auswahltransistors mit der ersten Auswahlleitung, den Wortleitungen bzw. der zweiten Auswahlleitung verbunden sind,
einen Auswahlleitungstreiber zum aufeinanderfolgenden Anlegen einer ersten Auswahlspannung und einer zweiten Auswahlspannung, die niedriger als die erste Auswahlspannung ist, an die erste Auswahlleitung während eines Programmierungsbetriebs der Speicherzellentransistoren;
eine Hochspannungspumpschaltung zum Erzeugen einer Hochspannung, die größer als die Leistungsversorgungsspannung ist, während des Programmierungsbetriebs;
wobei die Hochspannung eine vorbestimmte Anstiegszeit aufweist,
eine Hochspannungsrampenschaltung zum Erhöhen der Anstiegszeit der Hochspannung während des Programmierungsbetriebs; und
eine Wortleitungsdekodierungsschaltung zum Auswählen einer zu der ersten Auswahlleitung benachbarten Wortleitung und zum Anlegen der Hochspannung mit der erhöhten Anstiegszeit an die ausgewählten Wortleitung während des Programmierungsbetriebs, um eine kapazitive Kopplung zwischen der ersten Auswahlleitung und der ausgewählten Wortleitung zu unterdrücken.
10. Vorrichtung nach Anspruch 9, wobei die zweite Auswahlspannung an die erste Auswahlleitung angelegt wird, während die Hochspannung mit der erhöhten Anstiegszeit an die ausgewählte Wortleitung angelegt wird.
11. Vorrichtung nach Anspruch 9, wobei die Hochspannung mit der erhöhten Anstiegszeit während des Programmierungsbetriebs in einer Treppenstufenform erhöht wird.
12. Vorrichtung nach Anspruch 9, wobei die zweite Auswahlspannung VCC im Bereich zwischen VCC-Vcpl und Vth liegt; wobei Versorgungsspannung ist, Vcpl die Kopplungsspannung zwischen der ersten Auswahlleitung und der ausgewählten Wortleitung während des Programmierungsbetriebs ist, und Vth eine Schwellwertspannung des ersten Auswahltransistors ist.
13. Vorrichtung nach Anspruch 9, wobei der Auswahlleitungstreiber aufweist:
eine erste Spannungsversorgungsschaltung zum Anlegen der ersten Auswahlspannung an die erste Auswahlleitung in Reaktion auf ein erstes Programmierungsfreigabesignal, und
eine zweite Spannungsversorgungsschaltung zum Anlegen der zweiten Auswahlspannung an die erste Auswahlleitung in Reaktion auf ein zweites Programmierungsfreigabesignal,
wobei die ersten und zweiten Programmierungsfreigabesignale abwechselnd aktiviert werden und das zweite Programmierungsfreigabesignal aktiviert wird, während die ersten Hochspannung, deren Anstiegszeit erhöht worden ist, an die ausgewählten Wortleitung angelegt wird.
14. Vorrichtung nach Anspruch 13, wobei das erste Programmierungsfreigabesignal deaktiviert ist, wenn das zweite Programmierungsfreigabesignal aktiviert ist.
15. Vorrichtung nach Anspruch 9, wobei die Anstiegszeit ungefähr 1/10 bis 2/10 einer Programmierungszeit beträgt.
16. Nichtflüchtige integrierte Speicherschaltungsvorrichtung, die aufweist:
eine Bitleitung;
eine erste Auswahlleitung;
einen ersten Auswahltransistor mit einer Steuerelektrode, die mit der ersten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit der Bitleitung verbunden ist;
eine Wortleitung, die benachbart und parallel zu der ersten Auswahlleitung angeordnet ist;
nichtflüchtiger Speicherzellentransistor mit einer Steuerelektrode, die mit der Wortleitung verbunden ist, und einem Strompfad, dessen ein Ende mit dem anderen Ende des Strompfads des ersten Auswahltransistors verbunden ist;
eine zweite Auswahlleitung;
einen zweiten Auswahltransistor mit einer Steuerelektrode, die mit der zweiten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfads des nichtflüchtigen Speicherzellentransistors verbunden ist, und dessen anderes Ende mit einer Massespannung verbunden ist;
eine Hochspannungspumpschaltung zum Erzeugen einer Hochspannung, die größer die Leistungsversorgungsspannung ist;
eine Hochspannungsrampenschaltung, die mit der Hochspannungspumpschaltung zum Anlegen einer Programmierungsspannung an die Wortleitung in Reaktion auf eine Vielzahl von Rampenfreigabesignalen während eines Programmierungsbetriebs verbunden ist,
wobei die Rampenfreigabesignale aufeinanderfolgend aktiviert werden und die Aktivierungszeitdauer der Rampenfreigabesignale einander teilweise überlappen, so daß die Programmierungsspannung auf der Wortleitung in einer Treppenstufenform erhöht wird, und
eine Auswahlleitungstreiber zum Anlegen einer Auswahlspannung, die niedriger als die Leistungsversorgungsspannung ist, an die erste Auswahlleitung in Reaktion auf eine Vielzahl von Programmierungsfreigabesignalen, während die Programmierungsspannung an die Wortleitung angelegt ist.
17. Vorrichtung nach Anspruch 16, wobei die Hochspannungsrampenschaltung eine Vielzahl von Spannungen an die Wortleitung in Reaktion auf die Rampenfreigabesignale anlegt,
wobei die Vielzahl der Spannungen zueinander unterschiedlich sind und eine der Vielzahl der Spannungen so groß wie die Hochspannung oder die Programmierungsspannung ist.
18. Vorrichtung nach Anspruch 16, wobei die Hochspannungsrampenschaltung eine Vielzahl von Lastelementen enthält, die in Reihe zwischen der Hochspannung und einem Wortleitungsdekoder verbunden sind.
19. Vorrichtung nach Anspruch 16, wobei die Spannungsversorgungsschaltung eine Vielzahl von Lastschaltungen enthält, die parallel zwischen der Hochspannung und einem Wortleitungsdekoder verbunden sind.
20. Vorrichtung nach Anspruch 19, wobei die Lastwerte der Vielzahl der Ladeschaltungen zueinander unterschiedlich sind.
21. Nichtflüchtige integrierte Speicherschaltungsvorrichtung, die aufweist:
eine Bitleitung;
eine erste Auswahlleitung;
einen ersten Auswahltransistor mit einer Steuerelektrode, die mit der ersten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit der Bitleitung verbunden ist;
eine Wortleitung, die benachbart und parallel zu der ersten Auswahlleitung angeordnet ist;
einen Wortleitungsdekoder, der mit der Wortleitung zum Auswählen der Wortleitung verbunden ist;
einen nichtflüchtigen Speicherzellentransistor mit einer Steuerelektrode, die mit der Wortleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfads des ersten Auswahltransistors verbunden ist;
eine zweite Auswahlleitung;
einen zweiten Auswahltransistor mit einer Steuerelektrode, die mit der zweiten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfads des nichtflüchtigen Speicherzellentransistors verbunden ist, und dessen anderes Ende mit einer Massespannung verbunden ist;
eine Hochspannungspumpschaltung zum Erzeugen einer Hochspannung, die größer als die Leistungsversorgungsspannung ist, während eines Programmierungsbetriebs;
eine Hochspannungsrampenschaltung mit einer Vielzahl von Lastelementen, die in Reihe zwischen der Hochspannung und dem Wortleitungsdekoder zum aufeinanderfolgenden Anlegen einer Vielzahl von Versorgungsspannungen durch die Lastelemente an die Wortleitung in Reaktion auf eine Vielzahl von Rampenfreigabesignale verbunden sind; und
ein Auswahlleitungstreiber zum Anlegen einer vorbestimmten Auswahlspannung an die erste Auswahlleitung, während die Vielzahl von Versorgungsspannungen an die Wortleitung angelegt werden.
22. Vorrichtung nach Anspruch 21, wobei die vorbestimmte Auswahlspannung im Bereich zwischen VCC-Vcpl und Vth liegt; und wobei VCC die Leistungsversorgungsspannung ist, Vcpl die Kopplungsspannung zwischen der ersten Auswahlleitung und der ausgewählten Wortleitung während des Programmierungsbetriebs, und Vth eine Schwellwertspannung des ersten Auswahltransistors ist.
23. Vorrichtung nach Anspruch 21, wobei die Vielzahl von Rampenfreigabesignalen während des Programmierungsbetriebs einander überlappen, so daß ein Potential einer Wortleitung in einer Treppenstufenform während einer vorbestimmten Zeit erhöht wird.
24. Vorrichtung nach Anspruch 23, wobei die vorbestimmte Zeit ungefähr 1/10 bis 2/10 einer Programmierungszeit beträgt.
25. Vorrichtung nach Anspruch 21, wobei die Hochspannungsrampenschaltung aufweist:
erste bis dritte Lastelemente, die in Reihe zwischen der Hochspannung und dem Wortleitungsdekoder in dieser Reihenfolge verbunden sind;
eine erste Spannungspumpe zum Anlegen einer ersten Versorgungsspannung in Reaktion auf ein erstes Rampenfreigabesignal während des Programmierungsbetriebs;
ein erster Schalttransistor mit einer Steuerelektrode, die mit der ersten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen dem dritten Lastelement und dem Wortleitungsdekoder verbunden ist;
eine zweite Spannungspumpe zum Zuführen einer zweiten Versorgungsspannung in Reaktion auf ein zweiten Rampenfreigabesignal während des Programmierungsbetriebs;
ein zweiter Schalttransistor mit einer Steuerelektrode, die mit der zweiten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen dem zweiten Lastelement und dem Wortleitungsdekoder verbunden ist;
eine dritte Spannungspumpe zum Anlegen einer dritten Versorgungsspannung in Reaktion auf ein drittes Rampenfreigabesignal während des Programmierungsbetriebs;
ein dritter Schalttransistor mit einer Steuerelektrode, die mit der dritten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen dem ersten Lastelement und dem Wortleitungsdekoder verbunden ist;
eine vierte Spannungspumpe zum Anlegen einer vierten Versorgungsspannung in Reaktion auf ein viertes Rampenfreigabesignal während des Programmierungsbetriebs; und
ein vierter Schalttransistor mit einer Steuerelektrode, die mit der vierten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen der Programmierungsspannung und dem Wortleitungsdekoder verbunden ist;
wobei die ersten bis vierten Rampenfreigabesignale aufeinanderfolgend aktiviert werden.
26. Nichtflüchtige integrierte Speicherschaltungsvorrichtung, die aufweist:
eine Bitleitung;
eine erste Auswahlleitung;
einen ersten Auswahltransistor mit einer Steuerelektrode, die mit der ersten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit der Bitleitung verbunden ist;
eine Wortleitung, die benachbart und parallel zu der ersten Auswahlleitung angeordnet ist;
ein Wortleitungsdekoder, der mit der Wortleitung zum Auswählen der Wortleitung verbunden ist;
einen nichtflüchtigen Speicherzellentransistor mit einer Steuerelektrode, die mit der Wortleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfads des ersten Auswahltransistors verbunden ist;
eine zweite Auswahlleitung;
einen zweiten Auswahltransistor mit einer Steuerelektrode, die mit der zweiten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfads des nichtflüchtigen Speicherzellentransistors verbunden ist, und dessen anderes Ende mit einer Massespannung verbunden ist;
ein Hochspannungspumpschaltung zum Erzeugen einer Hochspannung, die größer als die Leistungsversorgungsspannung ist;
eine Hochspannungsrampenschaltung mit einer Vielzahl von Lastschaltungen, die parallel zwischen der Hochspannung und dem Wortleitungsdekoder verbunden sind, zum Anlegen einer Vielzahl von Versorgungsspannungen in Reaktion auf eine Vielzahl von Rampenfreigabesignalen; und
einen Auswahlleitungstreiber zum Anlegen einer vorbestimmten Auswahlspannung an die erste Auswahlleitung, während die Vielzahl von Versorgungsspannungen an die Wortleitung angelegt werden.
27. Vorrichtung nach Anspruch 26, wobei die vorbestimmte Auswahlspannung in einem Bereich zwischen VCC-Vcpl und Vth liegt; wobei VCC die Leistungsversorgungsspannung ist, Vcpl die Kopplungsspannung zwischen der ersten Auswahlleitung und der ausgewählten Wortleitung während des Programmierungsbetriebs ist, und Vth eine Schwellwertspannung des ersten Auswahltransistors ist.
28. Vorrichtung nach Anspruch 26, wobei die Vielzahl von Rampenfreigabesignalen einander überlappen, so daß die Programmierungsspannung auf der Wortleitung in einer Treppenstufenform für eine vorbestimmte Zeit bei dem Programmierungsbetrieb erhöht wird.
29. Vorrichtung nach Anspruch 28, wobei die vorbestimmte Zeit ungefähr 1/10 bis 2/10 der Programmierungszeit beträgt.
30. Vorrichtung nach Anspruch 26, wobei die Lastwerte der Vielzahl von Lastschaltungen zueinander unterschiedlich sind.
31. Vorrichtung nach Anspruch 26, wobei die Hochspannungsrampenschaltung aufweist:
erste bis dritte Lastschaltungen, die parallel zwischen der Hochspannung und dem Wortleitungsdekoder in dieser Reihenfolge verbunden sind;
eine erste Spannungspumpe zum Anlegen einer ersten Versorgungsspannung in Reaktion auf ein erstes Rampenfreigabesignal während des Programmierungsbetriebs;
ein erster Schalttransistor mit einer Steuerelektrode, die mit der ersten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen der Programmierungsspannung und der ersten Lastschaltung verbunden ist;
eine zweite Spannungspumpe zum Anlegen einer zweiten Versorgungsspannung in Reaktion auf ein zweites Rampenfreigabesignal während des Programmierungsbetriebs;
ein zweiter Schalttransistor mit einer Steuerelektrode, die mit der zweiten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen der Programmierungsspannung und der zweiten Lastschaltung verbunden ist;
eine dritte Spannungspumpe zum Anlegen einer dritten Versorgungsspannung in Reaktion auf ein drittes Rampensignal während des Programmierungsbetriebs;
ein dritter Schalttransistor mit einer Steuerelektrode, die mit der dritten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen der Programmierungsspannung und der ersten Lastschaltung verbunden ist;
eine vierte Schaltungspumpe zum Anlegen einer vierten Versorgungsspannung in Reaktion auf ein viertes Rampenfreigabesignal während des Programmierungsbe- triebs; und
ein vierter Schalttransistor mit einer Steuerelektrode, die mit der vierten Versorgungsspannung verbunden ist, und mit einem Strompfad, der zwischen der Programmierungsspannung und der Wortleitung verbunden ist; und
wobei die ersten bis vierten Rampenfreigabesignale aufeinanderfolgend aktiviert werden, so daß ein Potential der Wortleitung sich in einer Treppenstufenform während des Programmierungsbetriebs erhöht.
32. Verfahren zum Programmieren einer nichtflüchtigen integrierten Speicherschaltungsvorrichtung, die eine Bitleitung; eine erste Auswahlleitung; einen ersten Auswahltransistor mit einer Steuerelektrode, die mit einer ersten Auswahlleitung verbunden ist, und mit einem Strompfad, dessen eine Seite mit der Bitleitung verbunden ist; eine Wortleitung, die benachbart und parallel zu der ersten Auswahlleitung angeordnet ist; einen nichtflüchtigen Speicherzellentransistor mit einer Steuerelektrode, die mit der Wortleitung verbunden ist, und mit einem Strompfad, dessen eines Ende mit dem anderen Ende des Strompfades des ersten Auswahltransistors verbunden ist; eine zweite Auswahlleitung und einen zweiten Auswahltransistor aufweist, dessen eines Ende mit dem anderen Ende des Strompfads des nichtflüchtigen Speicherzellentransistors verbunden ist, und dessen anderes Ende mit einer Massespannung verbunden ist, das folgende Schritte aufweist:
Erzeugen einer Programmierungsspannung mit einer vorbestimmten Anstiegssteigung während eines Programmierungsbetriebs, wobei die Programmierungsspannung höher als die Leistungsversorgungsspannung ist;
Verringern der Anstiegssteigung der Programmierungsspannung; und
Anlegen einer Auswahlspannung an die erste Auswahlleitung, während die Programmierungsspannung mit der verringerten Anstiegssteigung an die Wortleitung angelegt wird, wobei die Auswahlspannung kleiner oder gleich der Leistungsversorgungsspannung ist.
33. Verfahren nach Anspruch 32, wobei eine Anstiegszeit der Programmierungsspannung mit der verringerten Anstiegssteigung 1/10 bis 2/10 einer Programmierungszeit beträgt.
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