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Die
Erfindung betrifft ein nichtflüchtiges
Halbleiterspeicherbauelement und ein zugehöriges Betriebsverfahren.
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Elektrisch
lösch-
und programmierbare Nurlesespeicher (EEPROMs) und Flash-EEPROMs
oder Flashspeicher sind nützlich,
da nach dem Löschen vorheriger
Daten neue Daten elektrisch wieder programmierbar sind. Daher sind
diese Speicher heutzutage weit verbreitet. NAND-Flashspeicher sind besonders nützlich,
um verglichen mit anderen kommerziellen Flashspeichern eine hohe
Integrationsdichte zu erreichen.
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Allgemein
umfasst ein NAND-Flashspeicher ein Speicherzellenfeld, welches eine
Anzahl von Zellenketten umfasst, die jeweils aus in Reihe geschalteten
Speicherzellen aufgebaut sind. Eine einzelne Speicherzelle besteht
aus einem Steuergate, einem floatenden Gate und einer Source und
einer Drain in einem Volumenbereich. Der Fowler-Nordheim-Tunneleffekt wird
benutzt, um Daten blockweise oder sektorweise zu löschen und
Daten seitenweise zu programmieren.
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Um
beispielsweise einen NAND-Flashspeicher zu programmieren, wird eine
niedrige Spannung, z.B. 0V, an die Source und die Drain angelegt, während eine
hohe Spannung, welche z.B. höher
als 15V ist, an das Steuergate angelegt wird, so dass Elektronen
vom Volumenbereich in das floatende Gate injiziert werden und eine
Schwellwertspannung erhöht
wird. Dies wird als mit dem Datenwert „0" beschrieben, d.h. als programmierte
Zelle, bezeichnet. Um den Flashspeicher zu löschen, wird eine negative Spannung
an das Steuergate angelegt, während eine
hohe Spannung an den Volumenbereich angelegt wird, so dass sich
Elektronen vom floatenden Gate in den Volumenbereich bewegen, um
die Schwellwertspannung abzusenken. Dies wird als gelöscht und
als Speichern des Datenwerts „1 ", d.h. als gelöschte Zelle,
bezeichnet.
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1 zeigt einen Querschnitt
durch eine Zellenkette eines herkömmlichen NAND-Flashspeicherbauelements.
In dieser Struktur ist in einem Halbleitersubstrat 1 eine
Taschen-P-Mulde 3 von einer N-Mulde 2 umschlossen.
Innerhalb der Taschen-P-Mulde 3, welche mit einer vorbestimmten Tiefe
in der N-Mulde 2 ausgebildet ist, sind aktive n+-Bereiche durch Kanalbereiche voneinander
getrennt.
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Wird
eine Löschspannung
VER mit einem hohen Spannungspegel an den Volumenbereich angelegt,
d.h. die Taschen-P-Mulde 3 und die N-Mulde 2, dann wird die Löschspannung
VER über
in Durchlassrichtung vorgespannte pn-Übergänge zwischen der Taschen-P-Mulde 3 und
den aktiven n+-Bereichen mit einer Bitleitung
BL gekoppelt. Da die Löschspannung
VER über
20V ist, muss der mit der Bitleitung BL verbundene Transistor in
der Lage sein, diese hohe Spannung auszuhalten. Zudem muss die Löschspannung
VER vorsichtig angewandt werden, um zu verhindern, dass sie direkt
an Niedrigspannungsschaltungen angelegt wird, welche in Seitenpuffern
und Bitleitungstreibern verwendet werden.
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2 zeigt ein Schaltbild von
Zellenketten in einer herkömmlichen
NAND-Flashspeicherschaltung, welche eine abgeschirmte Bitleitungsarchitektur
aufweist, wie sie in der Patentschrift
US 6.480.419 offenbart wird. Die Schaltung
aus
2 umfasst ein Speicherzellenfeld
10,
eine erste Schaltung
20 für hohe Spannung, eine zweite
Schaltung
30 für
hohe Spannung, einen Seitenpuffer
40 und einen Bitleitungstreiber
50.
Der Seitenpuffer
40 und der Bitleitungstreiber
50 werden
mit einer Versorgungsspannung Vcc betrieben.
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Das
Speicherzellenfeld 10 ist aus einer Anzahl von Zellenketten
aufgebaut, welche mit entsprechenden Bitleitungen BLe0, BLo0, BLe1
und BLo1 und einer gemeinsamen Sourceleitung verbunden sind. Während in 2 aus Gründen der Übersichtlichkeit nur vier Zellenketten
dargestellt sind, kann das Speicherzellenfeld 10 in Abhängigkeit
von den Abmessungen des Flashspeicherbauelements wesentlich mehr
Zellenketten umfassen. Jede Zellenkette umfasst einen Kettenauswahltransistor,
einen Masseauswahltransistor und in Reihe geschaltete Speicherzellen
zwischen den Auswahltransistoren. Der Kettenauswahltransistor, die
Speicherzellen und der Masseauswahltransistor sind mit einer Kettenauswahlleitung
SSL, Wortleitungen WL0 bis WLn-1 bzw. einer Masseauswahlleitung
GSL gekoppelt. Die Leitungen SSL, WL0 bis WLn-1 und DSL tragen Ausgaben
eines nicht dargestellten Zeilendecoders. Die Bitleitungen sind
mit dem Seitenpuffer 40 und dem Bitleitungstreiber 50 verbunden.
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In
Speicherzellenfeldstrukturen, welche nicht über die Schaltungen 20 und 30 für hohe Spannung verfügen, können aufgrund
zunehmender Koppelkapazitäten,
welche zwischen den Bitleitungen mit höher werdender Integrationsdichte
der NAND-Flashspeicher verursacht werden, leicht Fehlfunktionen zwischen
benachbarten Bitleitungen auftreten. Insbesondere kann eine auf
0V vorgespannte Bitleitung auf eine Spannung einer benachbarten
Bitleitung abfallen, welche mit der Versorgungs spannung Vcc vorgespannt
ist. Dies kann eine Instabilität
bei einem Programmiervorgang verursachen, welche eine Speicherzelle,
die in einem gelöschten
Zustand sein sollte, in einen programmierten Zustand zwingt.
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Um
die beschriebenen Probleme zu lösen, wurden
für Flashspeicherbauelemente
bereits abgeschirmte Bitleitungsarchitekturen vorgeschlagen. In der
abgeschirmten Bitleitungsarchitektur aus 2 wählen
Schalttransistoren NM0 bis NM3 und NM4 bis NM7 der Schaltungen 20 und 30 für hohe Spannung während eines
Lesevorgangs oder eines Programmiervorgangs alternativ eine Bitleitung
aus den geradzahligen Bitleitungen BLe0 und BLe1 oder aus den ungeradzahligen
Bitleitungen BLo0 und BLo1 aus. Während ausgewählte Bitleitungen
während
eines Lesevorgangs oder eines Programmiervorgangs leitend sind,
wirken nicht ausgewählte
Bitleitungen als Abschirmungsmittel für die ausgewählten Bitleitungen,
um die Kopplungseffekte zwischen den ausgewählten Bitleitungen zu reduzieren.
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Trotz
der abgeschirmten Bitleitungsarchitektur keine eine hohe, an die
Bitleitungen angelegte Spannung immer noch in Richtung Seitenpuffer 40 oder
Bitleitungstreiber 50 entladen werden. Dies wird nachfolgend
unter Bezugnahme auf die 3 und 4 im Detail beschrieben.
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Wie
aus 2 weiter ersichtlich
ist, umfasst die erste Schaltung 20 für hohe Spannung die Transistoren
NM0 bis NM3 für
hohe Spannung. Während eines
Löschvorgangs
sind Gates der Transistoren für hohe
Spannung mit 0V gekoppelt, was verhindert, dass die hohe Bitleitungsspannung
an Knoten SO0 und SO1 angelegt wird, welche in einem Niedrigspannungsbereich
angeordnet sind. Trotzdem können
in der Layoutstruktur mit engeren Bitleitungsrastermaßen noch
immer unerwünschte
Leckströme
erzeugt werden, welche verursachen, dass eine hohe Spannung in den
Niedrigspannungsbereich weitergeleitet wird.
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3 zeigt ein Layoutmuster
der ersten Schaltung 20 für hohe Spannung aus 2. Wie aus 3 ersichtlich ist, kann die erste Schaltung 20 für hohe Spannung
in einen Bereich hoher Spannung und in einen Niedrigspannungsbereich
gemäß der Platzierung
der Transistoren NM0 bis NM3 für
hohe Spannung abgeteilt sein. Während
eines Löschvorgangs
wird eine Spannung von 0V an die Gates der Transistoren NMO bis
NM3 für
hohe Spannung angelegt. Der Teil der Bitleitungen BLe0, BLo0, BLe1
und BLo1, welcher mit Drains D0 bis D3 der Transistoren NM0 bis
NM3 verbunden ist, gehört
zum Bereich hoher Spannung, während
der Teil der Bitleitungen BLe0 bis BLo1, welcher mit den Knoten
SO0 und SO1 verbunden ist, zum Niedrigspannungsbereich gehört.
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Während eines
Löschvorgangs
wird die mit der Drain D0 des Transistors NM0 für hohe Spannung verbundene
Bitleitung BLe0 im Niedrigspannungsbereich betrieben, während die
mit der Drain D1 des Transistors NM1 für hohe Spannung verbundene
Bitleitung BLo0 im Bereich hoher Spannung betrieben wird. Wenn der
Abstand zwischen einem direkten Kontakt (DC) im Bereich hoher Spannung
und einer Bitleitung im Niederspannungsbereich eng ist, können unerwünschte Effekte
auftreten, wie ein Oxiddurchbruch oder ein von hoher Spannung verursachtes
Leck zwischen dem Bereich hoher Spannung und dem Niedrigspannungsbereich,
wenn während
des Herstellungsprozesses Fehlanpassungen oder Mikrobrücken auftreten.
Die Fehler treten dadurch auf, dass das elektrische Feld mit einem
engeren Abstand zwischen dem Bereich hoher Spannung und dem Niedrigspannungsbereich
größer wird.
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Zudem
erzeugt, während
der Knoten SO0 wegen der Gatespannung des Transistors für hohe Spannung
von 0V in einem floatenden Zustand ist, ein PMOS-Transistor PM0
des Seitenpuffers 40 ohne Kopplung durch die hohe Spannung
einen Leckstrom, da die Eigenkapazität der Bitleitungen sehr viel
größer als
die Koppelkapazität
zwischen ihnen ist. Daher wird die von dem Leckstrom, welcher von einer
Durchlassvorspannung eines pn-Übergangs zwischen
der Drain (p+) des PMOS-Transistors und dem Volumenbereich der
N-Mulde verursacht wird, verbrauchte hohe Spannung in den Volumenbereich entladen.
Dieser Mechanismus kann eine unerwünschte Reduzierung der hohen
Spannung während
eines Löschvorgangs
verursachen. Eine solche Abnahme der an den Volumenbereich der Speicherzellen
während
eines Löschvorgangs
angelegten hohen Spannung stellt einen Hauptgrund für abnehmende
Produktausbeuten und Produktzuverlässigkeiten dar.
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Wie
aus 2 ersichtlich ist,
umfasst die zweite Schaltung 30 für hohe Spannung die Transistoren
NM4 bis NM7 für
hohe Spannung. Während
eines Löschvorgangs
wird eine Spannung von 0V an die Gates der Transistoren NM4 bis
NM7 angelegt, um zu verhindern, dass die hohe Bitleitungsspannung
an den Niedrigspannungsbereich weitergeleitet wird. Trotzdem können, wenn
in der Layoutstruktur das Rastermaß bzw. der Abstand zwischen
den voneinander isolierten Bitleitungen eng ist, unerwünschte Leckströme erzeugt
werden, welche verursachen, dass eine hohe Spannung in den Niedrigspannungsbereich
eindringt.
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4 zeigt ein Layoutmuster
der zweiten Schaltung 30 für hohe Spannung aus 2. Wie aus 4 ersichtlich ist, ist die Schaltung 30 für hohe Spannung
in einen Bereich hoher Spannung und in einen Niedrigspannungsbereich
aufgeteilt. Während eines
Löschvorgangs
wird eine Spannung von 0V an die Gates der Transistoren NM4 bis
NM7 für
hohe Spannung angelegt. Hierbei ist der Teil der Bitleitungen BLe0,
BLo0, BLe1 und BLo1, welcher sich zwischen den Drains D4 bis D7
der Transistoren NM4 bis NM7 und dem Speicherzellenfeld 10 befindet,
im Bereich hoher Spannung angeordnet. Der Teil der Bitleitungen
BLe0, BLo0, BLe1 und BLo1, welcher sich zwischen einem virtuellen
Leistungsknoten VIRPWR und den Source-Elektroden S4 bis S7 der Tran sistoren
NM4 bis NM7 befindet, ist im Niedrigspannungsbereich angeordnet.
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Da
zwischen den direkten Kontakten (DC) im Bereich hoher Spannung und
Bitleitungen im Niederspannungsbereich kurze Abstände vorliegen,
kann während
eines Löschvorgangs
ein Oxiddurchbruch oder eine Entladung der hohen Spannung zwischen dem
Bereich hoher Spannung und dem Niedegspannungsbereich auftreten,
wenn während
des Herstellungsprozesses irgendwelche Fehlanpassungen oder Mikrobrücken auftreten.
Diese Phänomene
werden durch das elektrische Feld entlang den engeren Abständen zwischen
dem Bereich hoher Spannung und dem Niedrigspannungsbereich verursacht.
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Zudem
kann eventuell, während
der virtuelle Leistungsknoten VIRPWR wegen der Gatespannungen der
Transistoren für
hohe Spannung von 0V in einem floatenden Zustand ist, weiterhin
eine hohe Spannung durch einen PMOS-Transistor 51 des Bitleitungstreibers 50 ohne
Kopplung an diesen entladen werden, weil die Koppelkapazität sehr viel
größer als
die Eigenkapazität
der Bitleitung ist. In anderen Worten ausgedrückt, die hohe Spannung wird
durch einen in Durchlassrichtung vorgespannten pn-Übergang
zwischen dem Volumenbereich der N-Mulde und der p+-Drain
des PMOS-Transistors 51 entladen, welcher im Volumenbereich
angeordnet ist. Die Abnahme der während eines Löschvorgangs
angelegten hohen Spannung ist ein Hauptgrund für eine abnehmende Betriebszuverlässigkeit
des Flashspeicherbauelements.
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Es
ist Aufgabe der Erfindung, ein nichtflüchtiges Halbleiterspeicherbauelement
und ein zugehöriges
Betriebsverfahren zur Verfügung
zu stellen, welche die oben genannten Unzulänglichkeiten des Standes der
Technik ganz oder wenigstens teilweise vermeiden, insbesondere eine
unerwünschte
Abnahme der hohen Spannung im Löschbetrieb.
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Die
Erfindung löst
diese Aufgabe durch ein nichtflüchtiges
Halbleiterspeicherbauelement mit den Merkmalen der Patentansprüche 1, 19
oder 22 und durch ein Betriebsverfahren mit den Merkmalen des Patentanspruchs
27.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Erfindungsgemäße Ausführungsformen
eines nichtflüchtigen
Halbleiterspeicherbauelements verhindern in vorteilhafter Weise,
dass während
eines Löschvorgangs
eine hohe Bitleitungsspannung in eine Niedrigspannungsschaltung
geleitet bzw. entladen wird.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
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1 einen
Querschnitt durch eine Zellenkette eines herkömmlichen nichtflüchtigen
Speicherbauelements,
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2 ein
Schaltbild mit Zellenketten in einer herkömmlichen NAND-Flashspeicherschaltung
mit einer abgeschirmten Bitleitungsarchitektur,
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3 eine
Darstellung eines Layoutmusters einer ersten Schaltung für hohe Spannung
aus 2,
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4 eine
Darstellung eines Layoutmusters einer zweiten Schaltung für hohe Spannung
aus 2,
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5 ein
Schaltbild eines erfindungsgemäßen nichtflüchtigen
Speicherbauelements,
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6 eine
Darstellung eines Layoutmusters für eine erste und eine zweite
Schaltung für
hohe Spannung aus 5 und
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7 eine
Darstellung eines Layoutmusters einer dritten Schaltung für hohe Spannung
aus 5.
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Einige
erfindungsgemäße Ausführungsformen
können
in NAND-Flashspeicherbauelementen angewendet werden, welche Speicherzellenfelder umfassen,
die aus einer Anzahl von Zellenketten aufgebaut sind, wobei jede
Zellenkette einer Anzahl von in Reihe geschalteten Speicherzellen
umfasst, welche zwischen einem Kettenauswahltransistor und einem
Masseauswahltransistor eingeschleift sind. Einige erfindungsgemäße Ausführungsformen
können
in NAND-Flashspeicherbauelementen angewendet werden, welche für Löschvorgänge eine
hohe Spannung verwenden. Bei erfindungsgemäßen Ausführungsformen kann ein Löschvorgang
für ein NAND-Flashspeicherbauelement
in einem oder mehreren Sektoren oder Blöcken des gesamten Speicherzellenfeldes
durchgeführt
werden. In der nachfolgenden Beschreibung wird unter dem Begriff „hohe Spannung" eine Spannung verstanden,
welche höher
als eine Versorgungsspannung des NAND-Flashspeicherbauelements ist.
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5 zeigt
ein Schaltbild eines Speicherzellenfeldes mit einigen peripheren
Schaltungen eines erfindungsgemäßen NAND-Flashspeicherbauelements.
Wie aus 5 ersichtlich ist, umfasst das NAND-Flashspeicherbauelement
ein Speicherzellenfeld 100, eine erste Schaltung 200 für hohe Spannung,
eine zweite Schaltung 250 für hohe Spannung, eine dritte
Schaltung 300 für
hohe Spannung, eine vierte Schaltung 350 für hohe Spannung,
eine Seitenpufferschaltung 400 und einen Bitleitungstreiber 500.
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Das
Speicherzellenfeld 100 umfasst eine Anzahl von in einer
Matrix angeordneten Zellenketten CS, von denen jede mit einer Kettenauswahlleitung SSL,
einer Anzahl von Wortleitungen WL0 bis WLn-1, einer Masseauswahlleitung
GSL, einer gemeinsamen Sourceleitung CSL und einer Anzahl von Bitleitungen
BLe0, BLo0, BLe1 und BLo1 gekoppelt ist. Die Bitleitungen können in
geradzahlige Bitleitungen BLe0, BLe1 und ungeradzahlige Bitleitungen
BLo0, BLo1 klassifiziert werden. Jede Zellenkette CS umfasst einen
Kettenauswahltransistor ST, dessen Gate mit der Kettenauswahlleitung
SSL gekoppelt ist, ein Anzahl von Speicherzellentransistoren MC
mit floatenden Gates, deren Steuergates mit je einer korrespondierenden
Wortleitung WL0 bis WLn-1 gekoppelt sind, und einen Masseauswahltransistor
GT, dessen Gate mit der Masseauswahlleitung GSL gekoppelt ist. Der
Kettenauswahltransistor ST, die Speicherzellentransistoren MC und
der Masseauswahltransistor GT sind in Reihe zwischen der korrespondierenden Bitleitung,
z.B. BLe0, und der gemeinsamen Sourceleitung CSL eingeschleift.
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Während eines
Löschvorgangs
werden die Bitleitungen BLe0 bis BLo1 selektiv an eine hohe Spannung,
z.B. 20V, gekoppelt, welche größer als eine
Versorgungsspannung Vcc ist. Wie oben erwähnt, wird die hohe Spannung
auf den Bitleitungen von einer Vorspannung des pn-Übergangs in Durchlassrichtung
durch eine an den Volumenbereich angelegte Löschspannung induziert.
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Die
erste und zweite Schaltung 200, 250 für hohe Spannung
sind zwischen dem Speicherzellenfeld 100 und der Seitenpufferschaltung 400 eingeschleift,
um zu verhindern, dass die hohe Bitleitungsspannung in die Seitenpufferschaltung 400 entladen wird.
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Die
erste Schaltung 200 für
hohe Spannung umfasst eine Anzahl von NMOS-Transistoren NM0 bis
NM3 für
hohe Spannung, wobei die Anzahl der Transistoren mit der Anzahl
der Bitleitungen korrespondiert. Die zweite Schaltung 250 für hohe Spannung
umfasst NMOS-Transistoren NM4 und NM5 für hohe Spannung, welche jeweils
mit einem Paar der Schalttransistoren NM0, NM1 bzw. NM2, NM3 der ersten
Schaltung 200 für
hohe Spannung verbunden sind. Die NMOS-Transistoren NM0 bis NM9
sind ausgeführt,
um eine hohe Spannung auszuhalten oder mit der hohen Spannung zu
arbeiten, welche größer als
die Versorgungsspannung Vcc ist und an die Bitleitungen angelegt
wird.
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In
der ersten Schaltung 200 für hohe Spannung ist der Transistor
NM0 zwischen der Bitleitung BLe0 und dem Transistor NM4 der zweiten
Schaltung 250 für
hohe Spannung eingeschleift und sein Gate ist mit einem Abschirmungssignal
BLSHFe für
die geraden Bitleitungen BIe0, BIe1 gekoppelt. Der Transistor NM1
ist zwischen der Bitleitung BLo0 und dem Transistor NM4 der zweiten
Schaltung 250 für
hohe Spannung eingeschleift und sein Gate ist mit einem Abschirmungssignal
BLSHFo für
die ungeraden Bitleitungen BLo0, BLo1 gekoppelt. Der Transistor
NM2 ist zwischen der Bitleitung BLe1 und dem Transistor NM5 der
zweiten Schaltung 250 für
hohe Spannung eingeschleift und sein Gate ist mit dem Abschirmungssignal
BLSHFe gekoppelt. Der Transistor NM3 ist zwischen der Bitleitung
BLo1 und dem Transistor NM5 der zweiten Schaltung 250 für hohe Spannung eingeschleift
und sein Gate ist mit dem Abschirmungssignal BLSHFo gekoppelt. Während eines Löschvorgangs
werden die Bitleitungsabschirmungssignale BLSHFe und BLSHFo mit
Spannungspegeln belegt, die höher
als die Versorgungsspannung Vcc sind.
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In
der zweiten Schaltung 250 für hohe Spannung ist der Transistor
NM4 zwischen der Seitenpufferschaltung 400 und einem gemeinsamen
Knoten SOBLK0 für
hohe Spannung für
die Transistoren NM0 und NM1 der ersten Schaltung 200 für hohe Spannung
eingeschleift, während
der Transistor NM5 zwischen der Seitenpufferschaltung 400 und
einem ge meinsamen Knoten SOBLK1 für hohe Spannung für die Transistoren
NM2 und NM3 der ersten Schaltung 200 für hohe Spannung eingeschleift
ist. Gates der Schalttransistoren NM4 und NM5 für hohe Spannung sind mit einem
Isolationssignal PBDI gekoppelt. Das Isolationssignal PBDI wird
mit einem Spannungspegel angelegt, welcher gleich oder kleiner als die
Versorgungsspannung Vcc ist.
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Der
Knoten SOBLK0 für
hohe Spannung liegt zwischen den Transistoren NM0 und NM1 der ersten
Schaltung 200 für
hohe Spannung einerseits und dem Transistor NM4 der zweiten Schaltung 250 für hohe Spannung
andererseits. Der Knoten SOBLK1 für hohe Spannung ist zwischen
den Transistoren NM2 und NM3 der ersten Schaltung 200 für hohe Spannung
einerseits und dem Transistor NM5 der zweiten Schaltung 250 für hohe Spannung
andererseits eingeschoben.
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Die
Seitenpufferschaltung 400 ist zwischen der zweiten Schaltung 250 für hohe Spannung
und einer Datenleitung DL eingeschleift und umfasst Seitenpuffer
PB0 und PB1, welche jeweils mit einem Paar der geraden und ungeraden
Bitleitungen korrespondieren, z.B. mit BLe0 und BLo0 oder mit BLe1 und
BLo1. Die Seitenpuffer PB0 und PB1 sind während eines Programmiervorgangs
oder eines Lesevorgangs selektiv mit den Bitleitungen verbunden. Der
Seitenpuffer PB0 ist über
den Transistor NM4 der zweiten Schaltung 250 für hohe Spannung
und über die
parallel geschalteten Transistoren NM0 und NM1 der ersten Schaltung 200 für hohe Spannung
mit den Bitleitungen BLe0 und BLo0 verbunden. Der Seitenpuffer PB1
ist über
den Transistor NM5 der zweiten Schaltung 250 für hohe Spannung
und über
die parallel geschalteten Transistoren NM2 und NM3 der ersten Schaltung 200 für hohe Spannung
mit den Bitleitungen BLe1 und BLo1 verbunden. Jeder Seitenpuffer
PB0, PB1 umfasst einen Zwischenspeicher L0 oder L1, um zu programmierende
Daten oder ausgelesene Daten einer ausgewählten Speicherzelle auf deren
korrespondierender Bitleitung zu speichern, einen PMOS-Transistor PM0
oder PM1, um die Versorgungsspannung Vcc als Vorladepegel in Reaktion auf
ein Ladesignal PL zu laden, und NMOS-Transistoren, um eine korrespondierende
Bitleitung auszuwählen
und eine Datenabtastung auszuführen.
Da die Seitenpufferschaltung 400 ausgeführt ist, um in einem Bereich
der Versorgungsspannung Vcc oder bei niedrigerer Spannung zu arbeiten,
sollten entsprechende Abtastknoten SO0 und SO1 der Seitenpuffer
PB0 und PB1 in der Seitenpufferschaltung 400 bei einem
Pegel leitend sein, welcher kleiner oder gleich dem Pegel der Versorgungsspannung
Vcc ist.
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Wird
eine Spannung, welche höher
als die Versorgungsspannung Vcc ist, während eines Löschvorgangs
an die Bitleitungen angelegt, dann ist die Seitenpufferschaltung 400 selektiv
elektrisch von den Bitleitungen isoliert.
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Die
dritte und vierte Schaltung 300 und 350 für hohe Spannung
sind zwischen dem Bitleitungstreiber 500 und den Bitleitungen
des Speicherzellenfelds 100 eingeschleift, um zu verhindern,
dass während
eines Löschvorgangs
die hohe Bitleitungsspannung in den Bitleitungstreiber 500 entladen
wird. Wie die erste und zweite Schaltung 200 und 250 für hohe Spannung
umfassen die dritte und vierte Schaltung 300 und 350 für hohe Spannung
Transistoren für hohe
Spannung.
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Die
dritte Schaltung 300 für
hohe Spannung isoliert den Bitleitungstreiber 500 elektrisch
von den Bitleitungen, wenn eine Spannung, welche höher als die
Versorgungsspannung Vcc ist, während
eines Löschvorgangs
an die Bitleitungen angelegt wird. Der Bitleitungstreiber 500 wird
mit einer Spannung betrieben, welche kleiner oder gleich der Versorgungsspannung
Vcc ist. Die dritte Schaltung 300 für hohe Spannung ist zwischen
dem Speicherzellenfeld 100 und der vierten Schaltung 350 für hohe Spannung
eingeschleift. Die dritte Schaltung 300 für hohe Spannung
umfasst NMOS-Transistoren NM6 bis NM9 für hohe Spannung, welche jeweils
mit korrespondierenden Bitleitungen BLe0, BLo0, BLe1 und BLo0 verbunden
sind. Gates der Transistoren NM6 und NM8 sind mit einem geradzahligen
Bitleitungsspannungssignal VBLe gekoppelt, während Gates der Transistoren
NM7 und NM9 mit einem ungeradzahligen Bitleitungsspannungssignal
VBLo gekoppelt sind. Während
eines Löschvorgangs
werden die Bitleitungsspannungssignale VBLe und VBLo mit einem Spannungspegel
angelegt, welcher größer als
die Versorgungsspannung Vcc ist, d.h. mit einer hohen Spannung.
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Die
vierte Schaltung 350 für
hohe Spannung umfasst einen NMOS-Transistor 351 für hohe Spannung,
welcher zwischen dem Bitleitungstreiber 500 und der dritten
Schaltung 300 für
hohe Spannung eingeschleift ist. Der NMOS-Transistor 351 ist
einerseits über
einen Knoten SOBLK2 für
hohe Spannung mit den NMOS-Transistoren NM6 bis NM9 der dritten Schaltung 300 für hohe Spannung
verbunden, während
er andererseits über
einen virtuellen Leistungsknoten VIRPWR mit einem Ausgang des Bitleitungstreibers 500 verbunden
ist. Ein Gate des Schalttransistors 351 ist mit einem Isolationssignal
PBDI gekoppelt, welches im Bereich der Versorgungsspannung Vcc leitend
ist. Der Transistor 351 der vierten Schaltung 350 für hohe Spannung
isoliert den Bitleitungstreiber 500 von der dritten Schaltung 300 für hohe Spannung,
um zu verhindern, dass ein Leckstrom von den Bitleitungen in den
Bitleitungstreiber 500 fließt.
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Der
Knoten SOBLK2 liegt zwischen den Transistoren NM6 bis NM9 der dritten
Schaltung 300 für
hohe Spannung, deren Drains miteinander gekoppelt sind, einerseits
und dem Transistor 351 der vierten Schaltung 350 für hohe Spannung
andererseits.
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Die
NMOS-Transistoren NM1 bis NM9 und 351 der ersten bis vierten
Schaltung 200, 250, 300, 350 für hohe Spannung
sind ausgeführt,
um einen Betrieb mit einer Spannung auszuhalten, welche höher als
die Versorgungsspannung Vcc ist, und jeder Transistor umfasst ein
Gate, eine Drain (D) und eine Source (S). Eine Sourcespannung kann
gleich VGS-Vth sein, wobei VGS eine Gate-Source-Spannung und Vth
eine Schwellwertspannung des NMOS-Transistors für hohe Spannung bezeichnen. Ist
VGS>Vth, dann wird
der betreffende NMOS-Transistor leitend geschaltet. Ist die Sourcespannung
größer als
VGS-Vth, dann wird der NMOS-Transistor sperrend geschaltet. Eine
solche Funktionseigenschaft des NMOS-Transistors wird als Abschaltcharakteristik
bezeichnet. Wird eine hohe Spannung VER an das Gate des NMOS-Transistors
angelegt, dann wird die Source des NMOS-Transistors durch die Abschaltcharakteristik
auf den Spannungspegel VER-Vth aufgeladen. Daher werden die Knoten SOBLK0
bis SOBLK2 auf den Spannungspegel VER-Vth gesetzt, wenn die Spannung
VER an die Gates der NMOS-Transistoren
angelegt wird.
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Andererseits
werden, wenn während
eines Löschvorgangs
die Versorgungsspannung Vcc, welche im Vergleich zur Spannung VER
als niedrige Spannung betrachtet wird, an das Gate des NMOS-Transistors
angelegt wird, z.B. an den Transistor NM4 bzw. NM5, die Abtastknoten
SO0 bis SO1 der Seitenpuffer PB0, PB1 auf den Spannungspegel Vcc-Vth
gesetzt. Während
eines Löschvorgangs nimmt
der Bitleitungstreiberknoten VIRPWR einen Spannungspegel Vcc-Vth
an, wenn die niedrige Spannung Vcc an das Gate des Transistors 351 der vierten
Schaltung 350 für
hohe Spannung angelegt wird.
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Der
Bitleitungstreiber 500 wird während eines Programmier- oder
Lesevorgangs selektiv über die
vierte und dritte Schaltung 350 und 300 für hohe Spannung
mit den Bitleitungen BLe0 bis BLo1 verbunden. Der Bitleitungstreiber 500 umfasst
einen Inverter, welcher aus einem NMOS-Transistor 502 und einem PMOS-Transistor 501 gebildet
ist, dessen Source mit der Versorgungsspannung Vcc verbunden ist.
Die Gates der Transistoren 501 und 502 sind mit
einem Spannungssignal VPE gekop pelt. Die Ausgabe des Bitleitungstreibers 500 ist
mit dem virtuellen Leistungsknoten VIRPWR gekoppelt. In der Praxis kann
der Bitleitungstreiber 500 auch mehr als einen Inverter
umfassen. Der Bitleitungstreiber 500 lädt die Bitleitungen vor, wenn
ein Programmiervorgang beginnt, und entlädt die Bitleitungen, wenn der
Programmiervorgang abgeschlossen ist. Da der Bitleitungstreiber 500 mit
einem Spannungspegel betrieben wird, welcher kleiner als die Versorgungsspannung
Vcc ist, ist der Bitleitungstreiberknoten VIRPWR unter der Versorgungsspannung
Vcc immer leitend.
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6 zeigt
ein Layoutmuster für
die erste und zweite Schaltung 200 und 250 für hohe Spannung
aus 5. Wie aus 6 ersichtlich
ist, sind die Schaltungen 200 und 250 für hohe Spannung
mit einer geteilten Bitleitungsstruktur ausgeführt. Die Bitleitungen BLe0
bis BLo1 sind in Zeilenrichtung parallel angeordnet und erstrecken
sich in Spaltenrichtung. Die Transistoren NM0 bis NM5 der ersten
und zweiten Schaltung 200 und 250 für hohe Spannung sind
so angeordnet, dass sie entlang der Erstreckungsrichtung der Bitleitungen
gegeneinander versetzt sind, wodurch Intervalle bzw. Abstände zwischen
den Bitleitungen minimiert werden. In anderen Worten ausgedrückt, die
Bitleitungen sind in ihrem Abstand zueinander optimiert, um einen
normalen Betrieb ohne physikalische oder elektrische Probleme zu
gewährleisten,
und die Bereiche der Transistoren für hohe Spannung sind in verschiedenen
Reihen mit etwas Überlappung
angeordnet und nicht einfach parallel in der gleichen Zeile oder
Spalte. Leiterrahmen zum Übertragen
der Bitleitungsabschirmungssignale BLSHFe und BLSHFo und des Isolationssignals
PBDI erstrecken sich mit Überkreuzungen
der Bitleitungen in Zeilenrichtung.
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In 6 ist
im Bereich der ersten Schaltung für hohe Spannung 200 ein
Bitleitungsabstand zwischen benachbarten Bitleitungen, z.B. zwischen BLe0
und BLo0, mit b bezeichnet, während
a einen Abstand zwischen einer Bitleitung, z.B. BLe0, und einem
direkten Kontakt bezeichnet, wel cher eine Bitleitung, z.B. BLo0,
mit der Drain, z.B. D1, des zugehörigen Transistors für hohe Spannung,
z.B. NM1, verbindet. Der Abstand a ist wegen der Breite des direkten
Kontakts kleiner als der Abstand b.
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Im
Bereich der zweiten Schaltung für
hohe Spannung 250 ist a + b der Abstand zwischen einer Bitleitung,
z.B. BLe0, welche sich in Richtung des Abtastknotens SO0 erstreckt,
der mit der Source des Transistors NM4 verbunden ist, und dem direkten Kontakt,
welcher die Bitleitung, z.B. BLe1, die mit dem Knoten SOBLK1 verbunden
ist, mit der Drain D5 des Transistors NM5 verbindet, weil die Anzahl
der Transistoren halb so groß ist
wie in der ersten Schaltung für
hohe Spannung 200. In der zweiten Schaltung 250 existiert
zwischen benachbarten Bitleitungen ein Abstand von 2b.
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Wird
die hohe Spannung VER, d.h. eine Löschspannung, durch die Bitleitungsabschirmungssignale
BLSHFe und BLSHFo an die Gates der Transistoren NM0 bis NM3 angelegt,
dann werden die mit den Sourceelektroden S0 bis S3 der Transistoren NM0
bis NM3 oder den Knoten SOBLK0 und SOBLK1 verbundenen Bitleitungen
durch die Abschaltcharakteristik der Transistoren auf den hohen Spannungspegel
VER-Vth aufgeladen, während
die mit den Drainelektroden D0 bis D3 verbundenen direkten Kontakte
auf den Spannungspegel VER aufgeladen werden. Obwohl der kleinste
Abstand im Layoutplan als eng bezeichnet werden kann, bilden sich
wenige elektrische Felder zwischen den Bitleitungen und den direkten
Kontakten, weil die benachbarten Spannungspegel nahezu gleich sind.
Daher kann eine Leckage der an die Bitleitungen zum Löschen von
in den Speicherzellen gespeicherten Daten angelegten hohen Spannung
vermieden werden. Auch wenn eine Leckage auftritt, ist diese vernachlässigbar
und beeinflusst die Beibehaltung einer effektiven Bitleitungsspannung
nicht.
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Im
Layoutbereich der zweiten Schaltung für hohe Spannung 250 gehört eine
Leiterbahn zwischen dem Abtastknoten SO0 und der Source S4 des Transistors
NM4 zum Niedrigspannungsbereich, welcher mit einer Spannung kleiner
oder gleich der Versorgungsspannung Vcc betrieben wird, während eine Leiterbahn,
welche von der Drain D5 des Transistors NM5 zum Knoten SOBLK1 führt, zu
einem leitfähigen Bereich
hoher Spannung gehört.
Da der Abstand a + b zwischen der Leiterbahn und dem direkten Kontakt in
der zweiten Schaltung 250 für hohe Spannung um den Bitleitungsabstand
b größer als
der Abstand a in der ersten Schaltung 200 für hohe Spannung
ist, ergibt sich eine wirkungsvollere Reduzierung der Leckage hoher
Spannung oder eines Oxiddurchbruchs zwischen dem Transistorgate
und dem Volumenbereich.
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Während eines
Löschvorgangs
werden, wenn eine hohe Spannung, z.B. VER, an die Gates der Transistoren
NM0 bis NM3 der ersten Schaltung 200 für hohe Spannung und eine niedrige
Spannung, z.B. Vcc, an die Gates der Transistoren NM4 und NM5 der
zweiten Schaltung 250 für
hohe Spannung angelegt ist, die Spannungspegel an den Abtastknoten
SO0 und SO1 auf den Wert Vcc-Vth eingestellt, während die Knoten SOBLK0 und
SOBLK1 auf den Spannungspegel VER-Vth gesetzt werden. Daher werden
die Transistoren der Seitenpufferschaltung 400 nicht zerstört, und
die Produktausbeute und die Zuverlässigkeit werden durch die reduzierte
Degradation der Löschspannung
verbessert.
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7 zeigt
ein Layoutmuster der dritten Schaltung 300 für hohe Spannung
aus 5. Das Layoutmuster aus 7 ist dem
Layoutmuster aus 6 ähnlich, wobei ein Unterschied
darin besteht, dass deren relative Position bezogen auf das Speicherzellenfeld 100 entgegengesetzt
ist, so dass das Speicherzellenfeld 100 zwischen ihnen
angeordnet ist. Die Bitleitungen BLe0 bis BLo1 in 7 sind
mit einer geteilten Bitleitungs struktur ausgeführt und können sich über dem Speicherzellenfeld 100 und dem
in 6 dargestellten Layoutplan erstrecken.
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Wie
aus 7 ersichtlich ist, ist der virtuelle Leistungsknoten
VIRPWR über
dem Layoutplan angeordnet, welcher vom Bitleitungstreiber 500 und
der dritten Schaltung 300 für hohe Spannung gebildet wird,
wobei er vertikal zwischen der Schicht der Bitleitungen und der
Schicht der Bitleitungsspannungs-Leiterbahnen VBLe und VBLo liegt.
Wie bei den in 6 dargestellten Maßnahmen
zur versetzten Positionierung sind die Transistoren NM6 bis NM9
der dritten Schaltung 300 für hohe Spannung mit gegenseitigem
Versatz entlang der Erstreckungsrichtung der Bitleitungen angeordnet,
wodurch die Intervalle bzw. Abstände
zwischen den Bitleitungen minimiert werden. In anderen Worten ausgedrückt, die Bitleitungen
sind in ihrem Abstand zueinander optimiert, um einen normalen Betrieb
ohne physikalische oder elektrische Probleme zu gewährleisten,
und die Bereiche der Transistoren für hohe Spannung sind in verschiedenen
Reihen mit etwas Überlappung
angeordnet und nicht einfach parallel in der gleichen Zeile oder
Spalte.
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Im
Bereich der dritten Schaltung 300 für hohe Spannung ist die Schicht
des virtuellen Leistungsknotens VIRPWR über die vierte Schaltung 350 für hohe Spannung
mit dem Knoten SOBLK2 verbunden. Wie aus 5 ersichtlich
ist, kann die vierte Schaltung 350 für hohe Spannung beispielsweise durch
den NMOS-Transistor 351 für hohe Spannung ausgeführt sein.
Drainelektroden D6 bis D9 der NMOS-Transistoren NM6 bis NM9 sind
jeweils über direkte
Kontakte mit den zugehörigen
Bitleitungen BLe0 bis BLo1 verbunden, während ihre Sourceelektroden
S6 bis S9 über
Durchkontakte gemeinsam mit dem Knoten SOBLK2 verbunden sind. Dabei
sind Sourcepaare S6/S7, S8/S9 der NMOS-Transistoren NM6 bis NM9 über je einen
Durchkontakt mit dem Knoten SOBLK2 verbunden. Die Layouteigenschaften
aus 7 sind ähnlich
denen in 6 mit der Ausnahme, dass die
vierte Schaltung 350 für
hohe Spannung zwischen dem virtuellen Leistungsknoten VIRPWR und
dem Knoten SOBLK2 eingeschleift ist, der gemeinsam mit den Sourceelektroden
der Transistoren NM6 bis NM9 verbunden ist.
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Während eines
Löschvorgangs,
werden die Drainelektroden der Transistoren NM6 bis NM9 auf die
Löschspannung
VER aufgeladen und die Sourceelektroden der Transistoren NM6 bis
NM9, d.h. der Knoten SOBLK2, werden auf den Spannungspegel VER-Vth
aufgeladen. Obwohl der Abstand zwischen dem direkten Kontakt und
der Bitleitung als eng bezeichnet werden kann, bilden sich nur wenig
elektrische Felder zwischen den Bitleitungen und den direkten Kontakten,
weil die benachbarten Spannungspegel nahezu gleich sind, d.h. VER
gegenüber VER-Vth. Daher kann eine
Leckage der an die Bitleitungen zum Löschen von in den Speicherzellen
gespeicherten Daten angelegten hohen Spannung vermieden werden.
Auch wenn eine Leckage auftritt, ist diese vernachlässigbar
und beeinflusst die Aufrechterhaltung einer effektiven Bitleitungsspannung
nicht.
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Da
das Isolationssignal PBDI, wie oben im Hinblick auf die zweite Schaltung 250 für hohe Spannung
ausgeführt,
im Bereich der niedrigen Spannung betrieben wird, d.h. bei Vcc oder
kleiner, kann die hohe Spannung am Knoten SOBLK2 nicht zum Bitleitungstreiber 500 weitergeleitet
werden, wodurch eine Leckage der Bitleitungsspannung während eines Löschvorgangs
vermieden wird.
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In
den oben beschriebenen Beispielen ist der Bitleitungstreiber 500 gegenüber der
Seitenpufferschaltung 400 angeordnet, wobei das Speicherzellenfeld 100 zwischen
ihnen angeordnet ist. Bei alternativen Ausführungsformen kann der Bitleitungstreiber 500 zwischen
dem Speicherzellenfeld 100 und der ersten Schaltung 200 für hohe Spannung
angeordnet sein.
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Wie
oben ausgeführt,
kann die Erfindung in vorteilhafter Weise eine Leckage der Bitleitungsspannung
während
eines Löschvorgangs
verhindern, wodurch die Effizienz und die Zuverlässigkeit des Löschvorgangs
bei einem NAND-Flashspeicherbauelement hoher Dichte verbessert werden
kann. Bei einem NAND-Flashspeicherbauelement hoher Dichte tragen
die trotz des engen Bitleitungsabstand sehr kleinen elektrischen
Felder zwischen benachbarten Bitleitungen dazu bei, dass eine unerwünschte Spannungsleckage
zwischen den Bitleitungen reduziert wird.
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Zudem
werden selbst bei einem Zustand, in welchem die Schaltungsbereiche
für hohe
Spannung und die Niedrigspannungsschaltungsbereiche eines einzelnen
Volumenbereichs oder Substrats leitend sind, die mit einer niedrigen
Spannung betriebenen Schaltungen, wie die Bitleitungstreiber und
der Seitenpuffer, vor der Wirkung der hohen Spannung geschützt. Daraus
resultiert, dass elektrische Durchbrüche oder physikalische Beschädigungen
der Niedrigspannungsschaltungen durch eine Leckage hoher Spannung
vermieden wird, wodurch die Stabilität des Löschvorgangs erhöht wird.