DE3855735T2

DE3855735T2 - Nichtflüchtige Halbleiterspeicheranordnung

Info

Publication number: DE3855735T2
Application number: DE3855735T
Authority: DE
Inventors: Hiroshi Iwahashi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-06-29
Filing date: 1988-06-29
Publication date: 1997-07-17
Anticipated expiration: 2008-06-30
Also published as: EP0297540B1; DE3855736T2; DE3855735D1; EP0545904B1; EP0297540A2; EP0545904A2; DE3851479T2; EP0551926B1; US5008856A; EP0551926A1; DE3851479D1; US5148394A; DE3855736D1; EP0297540A3; EP0545904A3

Description

Diese Erfindung betrifft eine nichtflüchtige Halbleiter- Speicheranordnung mit MOSFETs des Floating Gate-Typs als Speicherzellen.
Herkömmlicherweise sind z.B. ein EEPROM und UVEPROM als nichtflüchtige Halbleiter-Speicheranordnung mit einer Floating Gate-Struktur bekannt. Im EEFROM werden Daten elektrisch eingeschrieben oder programmiert und elektrisch gelöscht. Bei einer Speicherzelle im EEPROM können Daten durch Injizieren oder Emittieren von Elektronen in das oder aus dem Floating Gate über einen Oxidfilm einer Dicke von etwa 10 nm (100 Å), der außerordentlich dünner ist als ein Gateoxidfilm, unter Nutzung des Tunneleffekts programmiert werden. Der EBPROM ist im einzelnen in der US-PS 4 203 158 (Frohman-Bentchkowsky, et al., "ELECTRICALLY PROGRAMMABLE AND ERASABLE MOS FLOATING GATE MEMORY DEVICE EMPLOYING TUNNELING AND METHOD OF FABRICATING SAME") beschrieben.
Da jedoch beim obigen EEPROM zwei Transistoren zur Bildung einer einzigen Speicherzelle verwendet werden, erhält die Speicherzelle große Abmessungen, und die Chip- Kosten steigen an.
Aus obigem Grund bieten UV-löschbare nichtflüchtige Halbleiter-Speicheranordnungen oder (ein) UVEPROM einen Vorteil bezüglich der Erzielung einer hohen Integrationsdichte, wobei jede Speicherzelle aus einem einzigen Transistor gebildet ist. Beim UVEPROM können Daten durch Aufstrahlen von Ultraviolett- bzw. UV-Strahlung auf ihn elektrisch programmiert und gelöscht werden. Wie oben an gegeben, ist beim UVEPROM jede Speicherzelle aus einem einzigen Transistor geformt, so daß für den (die) gleiche(n) Speichergrad oder -kapazität wie beim EEPROM die Chip-Größe verringert sein kann.
Beim UVEPROM ist jedoch für das Programmieren von Daten eine hohe Stromauellenspannung nötig. Um nämlich Elektronen in das Floating Gate einer (an)gewählten Speicherzelle zu injizieren, wird eine hohe Spannung zwischen das (die) Steuergate(elektrode) und die Drainelektrode angelegt, um eine Stoßionisierung in einem Bereich nahe der Drainzone herbeizuführen und die so generierten Elektronen in das Floating Gate zu injizieren. Zu diesem Zweck ist es nötig, eine Hochspannungs-Stromquelle für Datenprogrammierung außerhalb der Speicheranordnung vorzusehen. Da im Gegensatz dazu beim EEPROM Elektronen mittels des Tunneleffekts in das Floating Gate injiziert oder von ihm emittiert werden, braucht eine solche Programmier- Stromquelle oder -versorgung, wie sie beim UVEPROM verwendet wird, nicht benutzt zu werden, und die Daten können mittels einer Ausgangsspannung einer im gleichen Chip wie die Speicheranordnung vorgesehenen Zusatzverstärkerbzw. Boosterschaltung (booster circuit) programmiert werden. Folglich kann der EEPROM mit einer einzigen Stromquellenspannung von 5 V betrieben werden.
Wie erwähnt, läßt sich der UVEPROM im Vergleich zum EEPROM mit einer höheren Integrationsdichte ausgestalten. Da jedoch im allgemeinen ein(e) einzige(r) Kontaktabschnitt bzw. -stelle für jede gemeinsame Drainelektrode von zwei Speicherzellentransistoren geformt ist, nimmt die Zahl der Kontaktabschnitte bzw. -stellen zu. Die vergrößerte Zahl von Kontaktstellen ist ein Hindernis für die Erzielung einer hohen Integration(sdichte) und einer großen Speicherkapazität. Aus diesem Grund kann der UVEPROM (zwar) mit einer höheren Integrationsdichte als der EEPROM geformt, aber bezüglich seiner Integrationsdichte (noch) weiter verbessert werden.
Die vorveröffentlichung IBM TDB, Vol (Band) 27, 6. Nov. 1984, S. 3302 - 3307, offenbart einen dicht angeordneten EEPROM, wie er im Oberbegriff von Anspruch 1 angegeben ist. Bei diesem bekannten EEPROM erfolgt das Auslesen aus dem (an)gewählten Zellentransistor einer (an)gewählten Zelle durch Anlegen einer niedrigen Spannung an das Steuergate des gewählten Zellentransistors und einer hohen Spannung an das Steuergate des nichtgewählten Zellentransistors. Die an die Gateelektroden der Zellentransistoren von nichtgewählten Zellen angelegten Spannungen sind nicht erörtert.
Ferner offenbart die Vorveröffentlichung Betty Prince, et al., "Semiconductor memories", 1983, S. 136 - 139, einen nichtflüchtigen Halbleiterspeicher, bei dem Elektronen selektiv in ein Floating Gate von bzw. aus einer Kanalzone über einen Isolierfilm injiziert und Elektronen vom Floating Gate zur Kanalzone über den Isolierfilm emittiert werden.
Eine Aufgabe dieser Erfindung ist die Schaffung eines EEPROMs, bei dem Daten elektrisch programmiert werden können, die Speicherzellengröße verkleinert sein kann und die Kosten verringert sein können.
Eine andere Aufgabe dieser Erfindung ist die Schaffung eines UVEPROMs, bei dem die Zahl der Kontaktabschnitte bzw. -stellen unter weiterer Verringerung der Chip-Größe verkleinert sein kann und eine hohe Integrationsdichte sowie niedrige Kosten erzielbar sind.
Die Lösung dieser Aufgabe gelingt gemäß der vorliegenden Erfindung mit einer nichtflüchtigen Halbleiter-Speicheranordnung der im Anspruch 1 definierten Art.
Die nichtflüchtige Halbleiter-Speicheranordnung umfaßt einen Wähltransistor, der am einen Ende (an der einen Seite) an eine Spaltenleitung angeschlossen ist und dessen Gateelektrode mit einer Zeilenleitung verbunden ist. Mehrere Zellentransistoren sind in Reihe zwischen das andere Ende des Wähltransistors und ein Referenz- oder Bezugspotential geschaltet, und ihre Steuergates sind mit Zeilenleitungen verbunden, wobei im Datenprogrammiermodus Elektronen von einem Floating Gate zu einer Drainelektrode des Zellentransistors emittiert oder Elektronenmangelstellen bzw. Löcher (holes) von der Drainelektrode zum Floating Gate injiziert werden.
Bei einem EEPROM kann der Wähltransistor gemeinsam für die Zellentransistoren benutzt werden, so daß die Speicherzelle aus praktisch einem (einzigen) Zellentransistor geformt sein kann. Folglich kann die Größe der Speicherzelle verringert sein, und es lassen sich die hohe Integrationsdichte sowie niedrige Kosten erzielen.
Bei einem UVEPROM kann eine einzige Kontaktstelle gemeinsam für drei oder mehr Zellentransistoren benutzt werden, wodurch die Zahl der Kontaktstellen verringert wird. Damit lassen sich die hohe Integrationsdichte sowie niedrige Kosten erzielen.
Ein besseres Verständnis dieser Erfindung ergibt sich aus der folgenden genauen Beschreibung anhand der beigefügten Zeichnungen, in denen zeigen:
Fig. 1 ein Schaltbild einer nichtflüchtigen Halbleiter-Speicheranordnung,
Fig. 2 und 3 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Schaltung nach Fig. 1,
Fig. 4A eine Musterdraufsicht zur Darstellung des Aufbaus eines Zellentransistors in der Schaltung nach Fig. 1,
Fig. 4B eine Ansicht im Schnitt längs der Linie X-X' in der Musterdraufsicht nach Fig. 4A,
Fig. 4C eine Ansicht im Schnitt längs der Linie Y-Y' in der Musterdraufsicht nach Fig. 4A,
Fig. 5A eine Musterdraufsicht zur Darstellung eines anderen Aufbaus eines Zellentransistors bei der Schaltung nach Fig. 1,
Fig. 5B eine Ansicht im Schnitt längs der Linie Y-Y' in der Musterdraufsicht nach Fig. 5A,
Fig. 6A eine Musterdraufsicht zur Darstellung noch eines anderen Aufbaus eines Zellentransistors bei der Schaltung nach Fig. 1,
Fig. 6B eine Ansicht im Schnitt längs der Linie X-X' in der Musterdraufsicht nach Fig. 6A,
Fig. 7 ein Schaltbild einer anderen Ausgestaltung einer Datenprogrammierschaltung aus zwei MOSFETs und einem Dateneingabekreis in der Schaltung nach Fig. 1,
Fig. 8 ein Schaltbild noch einer anderen Ausgestaltung einer Datenprogrammierschaltung aus zwei MOSFETs und einem Dateneingabekreis in der Schaltung nach Fig. 1,
Fig. 9 ein Schaltbild noch einer anderen Ausgestaltung einer Datenprogrammierschaltung aus zwei MOSFETs und einem Dateneingabekreis in der Schaltung nach Fig. 1,
Fig. 10 ein Schaltbild der Ausgestaltung einer Speicheranordnung, die durch Anordnen von Zellentransistoren nach Fig. 1 in einer Matrixform geformt ist,
Fig. 11 und 12 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs der Schaltung nach Fig. 10,
Fig. 13 und 14 Diagramme zur Darstellung der Pegel oder Größen von verschiedenen Signalen in der Schaltung nach Fig. 10,
Fig. 15 ein Schaltbild des Aufbaus einer Schaltung zum Anlegen einer Stromquellenspannung zweier verschiedener Spannungspegel oder -größen an den Zeilendecodierer in der Schaltung nach Fig. 10,
Fig. 16 ein Schaltbild eines abgewandelten Aufbaus einer Speicherzellensektion in der Schaltung nach Fig. 1,
Fig. 17 ein Schaltbild eines abgewandelten Aufbaus eines peripheren Abschnitts der Speicherzellensektion in der Schaltung nach Fig. 10,
Fig. 18A ein Schaltbild zur Darstellung einer anderen Ausgestaltung der Schaltung nach Fig. 10,
Fig. 18B ein Schaltbild zur Darstellung einer Ausgestaltung einer Zusatzverstärker- bzw. Boosterschaltung in der Schaltung nach Fig. 18A,
Fig. 19 ein Schaltbild zur Verdeutlichung des Prinzips einer nichtflüchtigen Halbleiter-Speicheranordnung,
Fig. 20 eine Musterdraufsicht auf die Schaltung nach Fig. 19,
Fig. 21A eine andere Musterdraufsicht auf die Schaltung nach Fig. 19,
Fig. 21B einen Schnitt längs der Linie Z-Z' in der Musterdraufsicht nach Fig. 20A,
Fig. 22 eine Musterdraufsicht zur Verdeutlichung, daß die Musterstruktur nach den Fig. 21A und 21B im Fertigungsprozeß vorteilhaft genutzt werden kann,
Fig. 23 bis 25 und 26A noch andere Musterdraufsichten auf die Schaltung nach Fig. 19,
Fig. 26B eine Musterdraufsicht zur Darstellung einer für die Erzeugung des Musters nach Fig. 26A benutzten Ionenimplantationsmaske,
Fig. 27 ein Schaltbild des Schaltungsmodells, das zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Schaltung nach Fig. 17 geformt wurde,
Fig. 28 eine graphische Darstellung einer Spannung/Strom-Kennlinie eines Floating Gate- MOSFETs,
Fig. 29 und 30 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Schaltung nach Fig. 17,
Fig. 31 ein Schaltbild zur Darstellung des Aufbaus einer nichtflüchtigen Halbleiter- Speicheranordnung, die aus Speicherzellen der gleichen Konstruktion wie die Speicherzellen nach Fig. 19 geformt und so ausgebildet ist, daß sie eine Mehrbit- Ausgabe- oder -Ausgangskonstruktion aufweist,
Fig. 32 bis 34 Zeitsteuerdiagramme zur Verdeutlichung des Betriebs bzw. der Arbeitsweise der Speicheranordnung nach Fig. 31,
Fig. 35 und 36 detaillierte Schaltbilder des Aufbaus eines Zeilendecodierers in der Speicheranordnung nach Fig. 31,
Fig. 37 ein Schaltbild einer Abwandlung der Schaltung nach Fig. 36,
Fig. 38 und 39 Wahrheits- oder Funktionstabellen, die beim Zeilendecodierer der Speicheranordnung nach Fig. 31 ermittelt wurden, und
Fig. 40 ein Schaltbild einer Abwandlung der Schaltung nach Fig. 19.
Fig. 1 veranschaulicht eine Speicherzellensektion und eine periphere Schaltungssektion (Programmierschaltung und Ausleseschaltung) derselben bei einem EEPROM gemäß einem ersten Beispiel. Die Schaltung gemäß Fig. 1 ist schematisch veranschaulicht zwecks kurzer Erläuterung des ersten Beispiels. Die (der) Datenprogrammierschaltung 10 ist durch einen Dateneingabekreis 11 sowie N-Kanal- MOSFETs 12 und 13 gebildet. Ein Ausgangssignal D1 vom Dateneingabekreis 11 wird der Gateelektrode des MOSFETs 12 zugespeist, der am einen Ende (an der einen Seite) an eine Hochspannungs-Stromquelle Vpp angeschlossen ist. Ein Ausgangssignal D2 vom Dateneingabekreis 11 wird der Gateelektrode des MOSFETs 13 zugespeist, der zwischen einen Knotenpunkt N1 am anderen Ende des MOSFETs 12 und einen Masseanschluß (Bezugspotentialanschluß) geschaltet ist. Der MOSFET 12 dient zum Aufladen des Knotenpunkts N1 im Programmiermodus; der MOSFET 13 dient zum Entladen des Knotenpunkts N1. Die Stromstrecken eines Wähltransistors ST und von Zellentransistoren CT1 - CT4 sind zwischen dem Knotenpunkt N1 und dem Masseanschluß in Reihe geschaltet. Die Gateelektrode des Wähltransistors ST wird mit einem Signal X1 zum Wählen einer Gruppe von Zellentransistoren CT1 - CT4 beaufschlagt. Ferner werden an die Gateelektroden der Zellentransistoren CT1 - CT4 jeweils Signale W1 - W4 zum jeweiligen Wählen (oder Ansteuern) der Zellentransistoren CT1 - CT4 angelegt. Der Knotenpunkt N1 ist weiterhin mit dem einen Ende eines N-Kanal-MOSFETs 14 verbunden, dessen Leit- bzw. Durchschaltzustand durch ein Signal RE gesteuert wird, das im Auslesemodus auf den Pegel "1" und im Programmiermodus auf den Pegel "0" gesetzt ist. Das andere Ende des MOSFETs 14 ist an einen Eingangsanschluß einer (eines) Datendetektier- oder -abgreifschaltung bzw. -kreises 15 angeschlossen. Ein P- Kanal-MOSFET 16 ist zwischen einen Stromquellenanschluß Vcc und einen Knotenpunkt N2, der sich an der Eingangsoder Eingabeseite des Datenabgreifkreises 15 befindet, angeschlossen und an seiner Gateelektrode mit dem Knotenpunkt N2 verbunden. Der MOSFET 16 fungiert im Auslesemodus als Last.
Zur Verkürzung der Erläuterung wird eine Kombination aus dem Wähltransistor ST und Zellentransistoren CT1 bis CT4 beim ersten Beispiel als eine einzige Speicherzelle bezeichnet. Es ist jedoch zu berücksichtigen, daß sicht die Speicherzelle von einer gewöhnlichen Speicherzelle unterscheidet und Daten von vier Bits speichern kann (die Zahl der Bits entspricht derjenigen von Zellentransistoren mit in Reihe geschalteten Stromstrecken). Dies bedeutet, daß die Speicherzelle gemäß diesem Beispiel vier herkömmlichen Speicherzellen äquivalent ist.
Im folgenden ist eine Operation bzw. Betriebsweise der Speicheranordnung mit dem oben umrissenen Aufbau anhand der Fig. 2 und 3 beschrieben. Fig. 2 ist ein Zeitsteuerdiagramm verschiedener Signale im Programmiermodus in der Schaltung nach Fig. 1. Zunächst wird ein Signal RE auf den Pegel "0" gesetzt, um den Transistor 14 sperren zu lassen. Zu einem Zeitpunkt t0 werden Signale X1 und W1 bis W4 auf einen hohen Spannungspegel gesetzt, um Elektronen in die Floating Gates der Zellentransistoren CT1 bis CT4 zu injizieren. Zu folgenden Zeitpunkten t1 bis t4 werden sodann die Signale W4 bis W1 in dieser Reihenfolge sequentiell auf 0 V gesetzt. Wenn Ausgangssignale D1 und D2 des Dateneingabekreises 11 jeweils dann auf Pegel "1" bzw. "0" gesetzt werden, wenn die Signale W1 bis W4 auf 0 V gesetzt sind, werden die Transistoren 12 und 13 durchgeschaltet bzw. gesperrt, so daß eine hohe Spannung von der Hochspannungsquelle Vpp an die Drainelektrode eines betreffenden Transistors über den Transistor 12 und den Wähltransistor ST angelegt wird und damit Elektronen vom Floating Gate der jeweiligen Zellentransistoren emittiert werden können. Da gemäß Fig. 2 das Signal D1 auf "1" gesetzt ist, wenn Signale W3 und W1 auf 0 V gesetzt sind, werden Elektronen von den Floating Gates der Zellentransistoren CT3 und CT1 emittiert. Auf diese Weise können Daten programmiert werden. Falls Ausgangssignale D1 und D2 des Dateneingabekreises 11 auf den Pegel "0" bzw. "1" gesetzt sind, wird der Knotenpunkt N1 entladen.
Im Datenauslesemodus werden die Ausgangssignale D1 und D2 des Dateneingabekreises 11 auf den Pegel "0" gesetzt, um die Transistoren 12 und 13 sperren zu lassen. Ferner werden die Signale RE und X1 auf den Pegel "1" und die Steuergatespannung eines für Datenauslesung zu wählenden oder anzusteuernden Zellentransistors auf 0 V gesetzt. Zu diesem Zeitpunkt werden bzw. sind die Steuergatespannungen der anderen Zellentransistoren auf den Pegel "1" gesetzt. Fig. 3 ist ein Zeitsteuerdiagramm für den Fall, in welchem Daten sequentiell aus den Zellentransistoren CT1 bis ct4 ausgelesen werden. Genauer gesagt: die Datenauslesung erfolgt aus dem Zellentransistor CT4 in einer Zeitspanne t0 bis t1, aus dem Zellentransistor CT3 in einer Zeitspanne tl bis t2, aus dem Zellentransistor CT2 in einer Zeitspanne t2 bis t3 und aus dem Zellentransistor CT3 in einer Zeitspanne t3 bis t4. Es sei nun angenommen, daß das Signal W1 auf 0 V gesetzt ist und die Signale W2 bis W4 auf den Pegel "1" gesetzt sind. Sodann werden Daten aus dem Zellentransistor CT1 ausgelesen. Wenn die Daten auf oben beschriebene Weise programmiert worden sind, wird dessen Schwellenspannung negativ eingestellt, weil Elektronen vom Floating Gate des Zellentransistors CT1 emittiert worden sind, und der Zellentransistor CT1 wird daher durch das Signal W1 von 0 V durchgeschaltet. Die Steuergatespannungen der anderen Zellentransistoren CT2 bis CT4 werden auf den Pegel "1" gesetzt, und die Zellentransistoren werden durchgeschaltet. Hierdurch werden alle Zellentransistoren in den Leit- bzw. Durchschaltzustand versetzt, so daß das Potential des Knotenpunkts M2 abgesenkt wird. Dieser Potentialabfall wird durch den Datendetektierkreis 15 detektiert, so daß damit Daten aus dem Zellentransistor CT1 ausgelesen werden können. Es sei nun angenommen, daß das Signal W2 zum Wählen oder Ansteuern des Zellentransistors CT2 auf 0 V gesetzt ist und Elektronen im Floating Gate des Zellentransistors CT2 gehalten bleiben. Da in diesem Fall die Steuergatespannung auf 0 V eingestellt ist, ist bzw. wird der Zellentransistor CT2 gesperrt. Der Knotenpunkt N2 wird daher über den Transistor 16 aufgeladen, und der Potentialanstieg des Knotenpunkts N2 wird durch den Datendetektierkreis 15 detektiert. Es ist hierbei zu beachten, daß die Schwellenspannungen der Zellentransistoren CT1 bis CT4, in deren Floating Gates Elektronen gehalten bleiben, so bestimmt sind, daß die Zellentransistoren durchschalten können, wenn ihre Steuergatespannungen auf den Pegel "1" gesetzt oder eingestellt werden.
Die Fig. 4A bis 4C veranschaulichen ein Beispiel eines Transistors, der für Zellentransistoren CT1 bis CT4 geeignet ist und bei dem ein Teil des Isolierfilms auf der Kanalzone aus einem dünnen Oxidfilm mit einer Dicke von etwa 10 nm (100 Å) geformt ist. Dabei sind Fig. 4A eine Musterdraufsicht, Fig. 4B eine Ansicht im Schnitt längs der Linie X-X' in Fig. 4A und Fig. 4C eine Ansicht im Schnitt längs der Linie Y-Y' in Fig. 4A. In der Hauptfläche eines P-Typ-Siliziumsubstrats 17 sind N&spplus;-Typ-Sourceund -Drainbereiche oder -zonen (18 und 19) erzeugt. Ein erster Oxidfilm 20 mit einem dünnen Abschnitt oder Bereich 20A ist auf dem Teil des Halbleitersubstrats 17 ausgebildet, der auf der Kanalzone zwischen Source- und Drainzonen (18 und 19) liegt. Auf dem Oxidfilm 20 ist ein Floating Gate 21 ausgebildet, während auf einem zweiten Oxidfilm 22, der auf dem Floating Gate 21 erzeugt ist, ein Steuergate 23 geformt ist.
Die Fig. 5A und 5B zeigen ein anderes Beispiel eines für die Zellentransistoren CT1 bis CT4 in der Schaltung gemäß Fig. 1 geeigneten Transistors. In diesem Fall ist eine auf dem Gesamtbereich der Kanalzone angeordnete Isolier schicht auf einem Oxidfilm mit einer Dicke von etwa 100 Å geformt. Den Teilen von Fig. 4A bis 4C ähnliche oder gleiche Teile in Fig. 5A und 5B sind mit den gleichen Bezugsziffern (wie vorher) bezeichnet. Fig. 5A ist eine Musterdraufsicht, während Fig. 5B ein Schnitt längs der Linie Y-Y' in Fig. 5A ist.
Die Fig. 6A und 6B veranschaulichen noch ein anderes Beispiel eines Transistors, der für die Zellentransistoren CT1 bis CT4 in der Schaltung gemäß Fig. 1 geeignet ist. Beim Zellentransistor gemäß den Fig. 6A und 6B ist eine N&supmin;-Typ-Fremdatomzone 24 mit niedriger Fremdatomkonzentration in einem Teil der Kanalzone ausgebildet. Dies bedeutet, daß der Zellentransistor ein solcher des Verarmungstyps ist. Die Fig. 6A und 6B sind eine Musterdraufsicht bzw. eine Ansicht im Schnitt längs der Linie X-X' in Fig. 6A. Auch wenn bei dieser Konstruktion Elektronen in das Floating Gate in einem solchen Ausmaß injiziert werden, daß der Zellentransistor im Sperrzustand bleiben kann, wenn dem Steuergate ein Signal des Pegels "1" zugespeist wird, fließt ein Strom, weil Source- und Drainzonen 18 bzw. 19 über die N&supmin;-Fremdatomzone 24 miteinander verbunden sind. Die Operation des Auslesens von Daten aus dem Zellentransistor mit dem oben beschriebenen Aufbau erfolgt durch Detektieren bzw. Abgreifen der Menge des Stroms, die abhängig davon variiert, ob beim Anliegen einer Spannung des Pegels "0" am Steuergate Elektronen in das Floating Gate injiziert werden oder nicht.
Fig. 7 zeigt eine andere Ausgestaltung einer Datenprogrammierschaltung 10, die durch MOSFETs 12 und 13 und den Dateneingabekreis 11 bei der Schaltung nach Fig. 1 gebildet ist. Programmierdaten Din werden einem aus einem P- Kanal-MOSFET 25 und einem N-Kanal-MOSFET 26 gebildeten OMOS-Inverter 27 zugespeist, dessen Ausgangsklemme mit dem einen Ende bzw. der einen Seite eines N-Kanal-MOSFETs 28 verbunden ist, dessen Gateelektrode wiederum an die Stromquelle Vcc angeschlossen ist. Ein P-Kanal-MOSFET 29 ist zwischen das andere Ende des MOSFETs 28 und eine Stromquelle Vpp einer hohen Spannung von z.B. 12,5 V geschaltet. Ferner ist das andere Ende des MOSFETs 28 mit den Gateelektroden eines P-Kanal-MOSFETs 30 und eines N- Kanal-MOSFETs 31 verbunden. Ein Ende des MOSFETs 30 ist an die Stromquelle Vpp angeschlossen, während sein anderes Ende mit dem einen Ende bzw. der einen Seite des MOS- FETS 31 verbunden ist. Ein N-Kanal-MOSFET 32 ist zwischen das andere Ende des MOSFETs 31 und den Masseanschluß geschaltet. Die Gateelektrode des MOSFETs 32 ist mit dem anderen Ende des MOSFETs 31 verbunden. Ein Verbindungsknotenpunkt zwischen den MOSFETs 30 und 31 ist an die Gateelektrode des MOSFETs 29 und das eine Ende eines N- Kanal-MOSFETs 33 angeschlossen. Der Gateelektrode des MOSFETs 33 wird ein Signal FR zugespeist, das im Programmiermodus auf einen Pegel "1" und im Auslesemodus auf einen Pegel "0" gesetzt ist. In diesem Fall gibt ein Pegel "1" einen hohen Spannungspegel bzw. -wert etwa gleich dem Pegel Vpp an. Wenn das Signal PR um die Schwellenspannung des MOSFETs 33 höher eingestellt ist als Vpp, wird die Spannung von Vpp so, wie sie ist, bzw. direkt zum Knotenpunkt N1 übertragen. Das andere Ende des MOSFETs 33 ist mit dem Knotenpunkt N1 oder einem Ende des Wähltransistors ST und einem Ende des Transistors 14 in der Schaltung nach Fig. 1 verbunden.
Bei der obigen Konstruktion wird das Signal FR im Datenprogrammiermodus auf den Pegel "1" gesetzt, um den MOSFET 33 durchzuschalten. In diesem Fall generiert die Daten- programmierschaltung 10 eine hohe Spannung Vpp, wenn die Eingabe- oder Eingangsdaten Din auf den Pegel "1" gesetzt sind, und es wird ferner ein Signal eines Pegels gleich der Schwellenspannung VTH des MOSFETs 32 als Programmierdaten generiert, wenn die Eingangsdaten Din den Pegel "0" aufweisen. Bei diesem Beispiel wird ein Signal des Pegels VTH generiert, wenn die Eingangsdaten Din auf dem Pegel "0" liegen. Der Grund, weshalb ein Signal des Pegels VTH ausgegeben wird, wenn die Eingangsdaten Din den Pegel "0" besitzen, ist folgender:
Wie noch näher beschrieben werden wird, sind zahlreiche Speicherzellen gemäß Fig. 1 zur Bildung eines integrierten Schaltkreises in einer Matrixform angeordnet. Benachbarte Transistoren ST werden daher durch das gleiche Signal X1 angesteuert, und die Gateelektroden der Transistoren ST sind zum Beispiel aus der gleichen Polysiliziumschicht geformt. Im Programmiermodus ist oder wird das Signal X1 auf einen hohen Spannungspegel gesetzt, wobei zu diesem Zeitpunkt Potentiale der Drainelektroden der Transistoren ST entsprechend den Programmierdaten auf verschiedene Pegel bzw. Größen gesetzt werden. Wenn beispielsweise Elektronen vom Floating Gate eines Zellentransistors, der mit einem ersten der Transistoren ST verbunden ist, emittiert werden und Elektronen in das Floating Gate eines Zellentransistors, der mit dem anderen oder zweiten Transistor ST verbunden ist, injiziert werden, werden die Drainelektrode des ersten Transistors ST auf ein hohes Potential und die Drainelektrode des zweiten Transistors ST auf ein niedriges Potential eingestellt. In diesem Fall wird ein parasitärer MOS-Transistor zwischen den ersten und zweiten, mit der gleichen Polysiliziumschicht verbundenen Transistoren ST erzeugt. Wenn der parasitäre MOS-Transistor eine unter dem Potentialpegel des Signals X1 liegende Schwellenspannung auf weist, fließt ein unerwünschter Strom vom ersten Transistor ST, dessen Drainelektrode auf ein hohes Potential gesetzt ist, über den parasitären MOS-Transistor zum zweiten Transistor ST. Das Drainpotential des ersten Transistors ST wird durch den unerwünschten Stromfluß abgesenkt, wodurch die Programmiercharakteristika bzw. -eigenschaften beeinträchtigt werden. Zur Vermeidung der Beeinträchtigung der Programmiercharakteristika kann die Menge des in die Feldzone für Kanalschnitt (channel-cut) implantierten Fremdatoms bzw. Dotierstoffs vergrößert werden, um eine hohe Schwellenspannung des parasitären MOS-Transistors zu erhalten. Mit einer Erhöhung der Fremdatomkonzentration der Feldzone wird jedoch die Durchbruchspannung in der Drainzone, an die eine hohe Spannung angelegt ist, herabgesetzt. Wenn gemäß Fig. 7 die Drainelektrode des Transistors ST, die zum Injizieren von Elektronen in das Floating Gate auf ein niedriges Potential eingestellt ist, über den MOSFET 32 mit dem Masseanschluß verbunden ist bzw. wird, tritt das oben geschilderte Problem nicht auf. Wenn ein Strom durch den parasitären MOS-Transistor fließt, werden die Drainelektrode des zweiten Transistors ST aufgeladen und die Drainspannung erhöht, wodurch sich das Sourcepotential des parasitären MOS-Transistors erhöht. Die Sourcepotentialerhöhung des parasitären MOS-Transistors erfolgt mit der Erhöhung der Schwellenspannung ohne Vergrößerung der Menge an Fremdatom oder Dotierstoff, die in die Feldzone oder den Feldbereich (field area) für Kanalschnitt implantiert ist. Daher fließt kein Strom vom ersten Transistor ST zum zweiten Transistor ST über den parasitären MOS-Transistor, und die Drainspannung des ersten Transistors ST kann auf einen ausreichend hohen Spannungspegel erhöht werden, so daß dadurch effektiv die Beeinträchtigung der Programmiercharakteristika verhindert wird. Da im Datenauslesemodus das Signal PR zum Sperren des MOS- FETs 33 auf den Pegel "0" gesetzt ist, hat die Datenprogrammierschaltung 10 keinen Einfluß auf das Potential am Knotenpunkt N1.
Fig. 8 zeigt noch einen anderen Aufbau der Datenprogrammierschaltung 10 in der Schaltung gemäß Fig. 1. In dieser Schaltung wird anstelle des P-Kanal-MOSFETs 30 nach Fig. 7 ein Verarmungstyp-MOSFET 34 als Last benutzt. Ferner sind in dieser Schaltung mehrere in Diodenschaltung vorliegende MOSFETs 32-1 bis 32-n vorgesehen. Die Zahl der MOSFETs 32-1 bis 32-n wird durch einen entwurfsmäßig vorgesehenen Ausgangspegel bestimmt. Mit dieser Konstruktion kann im wesentlichen die gleiche Operation wie im Fall von Fig. 7 erzielt werden.
Wie oben beschrieben, ist es zur Verhinderung eines Stromflusses durch den parasitären MOS-Transistors vorteilhaft, das Potential eines Bereichs oder einer Zone, der bzw. die als die Sourceelektrode des parasitären MOS- Transistors dient, in welchem der Strom fließt, höher einzustellen. Wenn das Sourcepotential höher eingestellt ist, erhält man eine höhere Schwellenspannung des parasitären MOS-Transistors. Aus diesem Grund werden gemäß Fig. 8 mehrere MOSFETs 32-1 bis 32-n benutzt. Wenn jedoch in diesem Fall das Sourcepotential extrem hoch eingestellt ist oder wird, kann es vorkommen, daß Elektronen von der Drainelektrode zum Floating Gate des Zellentransistors emittiert werden. Folglich ist es nötig, das Sourcepotential auf einen solchen Potentialpegel einzustellen, daß keine Elektronen von der Drainelektrode des Zellentransistors emittiert werden und auch kein Strom aus dem parasitären MOS-Transistor herausfließt.
Fig. 9 zeigt noch eine andere Konstruktion der Datenprogrammierschaltung 10 in der Schaltung nach Fig. 1. Ein invertiertes Signal der Daten Din wird den Gateelektroden eines P-Kanal-MOSFETs 35 und eines N-Kanal-MOSFETs 36 zugespeist. Ein P-Kanal-MOSFET 37 ist zwischen das eine Ende bzw. die eine Seite des MOSFETs 35 und die Stromquelle Vcc geschaltet. Die Gateelektrode des MOSFETs 37 wird mit einem Signal gespeist, das im Programmiermodus auf einen (niedrigen) Pegel "L" gesetzt ist. Das andere Ende des MOSFETs 35 ist an das eine Ende des MOS- FETs 36 angeschlossen, der an seinem anderen Ende mit dem Masseanschluß verbunden ist. Ein N-Kanal-MOSFET 38, dessen Gateelektrode mit dem Signal gespeist wird, ist zwischen den Masseanschluß und einen Verbindungsknotenpunkt zwischen den MOSFETs 35 und 36 geschaltet. Ferner ist das eine Ende eines N-Kanal-MOSFETs 39, dessen Gateelektrode mit der Stromquelle Vcc verbunden ist, an einen Verbindungsknotenpunkt zwischen den MOSFETs 35 und 36 angeschlossen. Ein P-Kanal-MOSFET 40 ist zwischen das andere Ende des MOSFETs 39 und die Stromquelle Vpp geschaltet. Das andere Ende des MOSFETs 39 ist mit den Gateelektroden eines P-Kanal-MOSFETs 41 und eines N-Kanal- MOSFETs 42 verbunden. Das eine Ende bzw. die eine Seite des MOSFETs 41 ist mit der Stromquelle Vpp verbunden, während sein anderes Ende mit dem einen Ende des MOSFETs 42 verbunden ist, der an seinem anderen Ende an den Masseanschluß angeschlossen ist. Die Gateelektroden des MOS- FETs 40 und eines P-Kanal-MOSFETs 43 sind mit einem Verbindungsknotenpunkt zwischen den MOSFETs 41 und 42 verbunden. Das eine Ende des MOSFETs 43 ist an die Stromquelle Vpp angeschlossen, während sein anderes Ende mit dem einen Ende eines N-Kanal-MOSFETs 44 verbunden ist.
Ein in Diodenschaltung angeordneter N-Kanal-MOSFET 45 ist zwischen das andere Ende des MOSFETs 44 und den Masseanschluß geschaltet.
Die Daten werden einem Eingangsanschluß eines CMOS- Inverters 48 mit einem P-Kanal-MOSFET 46 und einem N- Kanal-MOSFET 47 zugeführt. Ein Ausgangssignal des CMOS- Inverters 48 wird den Gateelektroden eines P-Kanal- MOSFETs 49 und eines N-Kanal-MOSFETs 50 zugespeist. Zwischen die eine Seite des MOSFETs 49 und die Stromquelle Vcc ist ein P-Kanal-MOSFET 51 eingeschaltet, dessen Gateelektrode mit dem Signal gespeist wird. Die andere Seite des MOSFETs 49 ist mit der einen Seite eines MOSFETs 50 verbunden, dessen andere Seite am Masseanschluß liegt. Ein N-Kanal-MOSFET 52 mit einer Gateelektrode, die mit dem Signal gespeist wird, das im Programmiermodus auf den (niedrigen) Pegel "L" gesetzt ist, ist zwischen den Masseanschluß und einen Verbindungsknotenpunkt zwischen den MOSFETs 49 und 50 geschaltet. Die Gateelektrode des MOSFETs 44 ist mit einem Verbindungsknotenpunkt zwischen den MOSFETs 49 und 50 verbunden; der Verbindungsknotenpunkt zwischen den MOSFETs 43 und 44 ist an den Knotenpunkt N1 angeschlossen.
Mit dieser Konstruktion kann die gleiche Operation wie mit der Schaltung nach den Fig. 7 und 8 erreicht werden. Genauer gesagt: da das Signal zu einer vom Programmiermodus verschiedenen Zeit auf einen (hohen) Pegel "H" gesetzt ist, beispielsweise im Auslesemodus, werden die MOSFETs 38 und 52 durchgeschaltet und die MOSFETs 37 und 51 in den Sperrzustand gesetzt. Daher sperren die MOSFETs 43 und 44, wodurch die Datenprogrammierschaltung 10 elektrisch vom Knotenpunkt N1 getrennt wird. Im Gegensatz dazu ist oder wird das Signal im Datenprogrammiermodus auf den Pegel "0" gesetzt, so daß die MOSFETs 37 und 51 durchschalten und die MOSFETs 38 und 52 sperren. Demzufolge generiert die Datenprogrammierschaltung 10 eine hohe Spannung Vpp, wenn die Eingangsdaten den Pegel "0" aufweisen, und ein Signal eines Pegels gleich der Schwellenspannung VTH des MOSFETs 45, wenn die Eingangsdaten Din den Pegel "1" aufweisen.
Fig. 10 veranschaulicht eine nichtflüchtige Halbleiterspeicheranordnung, die durch Anordnung von Speicherzellen der oben beschriebenen Ausgestaltung in einer Matrixform gebildet ist. Gemäß Fig. 10 sind die Datenprogrammierund -auslesekreise 200, die in der Schaltung gemäß Fig. 1 von strichpunktierten Linien umrahmt sind, mit Dateneingabe/ausgabeleitungen 101 bis 108 verbunden. Gemäß Fig. 10 sind mehrere Datenprogrammier- und -auslesekreise 200 durch einen einzigen Block bzw. als einziger Block geformt. Zeilendecodierer 53 generieren Signale X1, X2, ..., Signale W11, W12, ..., W1n und Signale W21, W22, ..., W2n zum Wählen bzw. Ansteuern einer Zeilenleitung oder mehrerer Zeilenleitungen im Speicherzellenfeld. Ein Spaltendecodierer 54 generiert Signale Y1 bis Ym zum selektiven Aktivieren von Spaltenwähl-MOSFETs Q1 bis Qm, so daß zu programmierende Daten über die Dateneingabe/ausgabeleitungen IO1 bis IO8 einem der Speicherzellenblöcke B1 bis Bm zugespeist oder Daten über die Eingabe/Ausgabeleitungen aus einem der Speicherzellenblöcke ausgelesen werden können. Ferner generiert ein Spaltendecodierer 55 Signale Z2 bis Zm zum selektiven Aktivieren von Verarmungstyp-MOSFETs QD2 bis QDm für Anordnungs- oder Feldunterteilung, um damit im Programmiermodus sequentiell Speicherzellenblöcke B1 bis Bm zu bezeichnen.
Bei der oben beschriebenen Anordnung erfolgt die Datenprogrammieroperation ausgehend von der Speicherzelle, die vom Zeilendecodierer 53 weit entfernt positioniert ist. Im folgenden ist die Datenprogrammieroperation bei der Speicheranordnung gemäß Fig. 10 erläutert. Fig. 11 ist ein Zeitsteuerdiagramm verschiedener Signale im Programmiermodus. Genauer gesagt: die Programmieroperation erfolgt bezüglich der Speicherzellen, die mit der Datenlei tung X1 des Speicherzellenblocks Bm verbunden sind. Zum Programmierzeitpunkt sind Signale X1, Ym, Z2 bis Zm auf einen hohen Spannungspegel setzt. In diesem Zustand sind oder werden Signale W11 bis W1n auf einen hohen Spannungspegel gesetzt, um Elektronen in die Floating Gates der Zellentransistoren zu injizieren. Sodann werden die Signale W1n bis W11 in dieser Reihenfolge sequentiell auf den Pegel "0" gesetzt. In diesem Fall werden Elektronen nur dann emittiert, wenn die Steuergatespannung sich auf dem Pegel "0" befindet, und Programmierdaten werden als hohe Spannung zur Drainelektrode über eine der Dateneingabe/ausgabeleitungen IO1 bis IO8, den Spaltenwähltransistor Qm und den Wähltransistor STm zugespeist, so daß Daten in den betreffenden Zellentransistoren programmiert bzw. abgespeichert werden können.
Fig. 12 ist ein Zeitsteuerdiagramm für den Auslesemodus, wobei einer gewählten oder angesteuerten Speicherzelle zugeordnete Signale X und Y auf den Pegel "1" gesetzt sind. Ferner ist oder wird eines der Signale W11 bis W1n, die den Zellentransistoren der gewählten Speicherzelle zugeordnet sind, auf den Pegel "0" gesetzt, und alle Gatespannungen von nicht gewählten Zellentransistoren sind oder werden auf den Pegel "1" gesetzt. Infolgedessen können Daten auf die gleiche Weise wie im Fall der Schaltung nach Fig. 1 ausgelesen werden.
Fig. 13 veranschaulicht die Wahrheits- bzw. Funktionstabelle, welche die Pegel oder Größen der Signale W11 bis Win angibt. Zur Vereinfachung der Erläuterung sei angenommen, daß n auf 4 gesetzt ist und der Zellentransistor durch Zeilenadreßsignale A0 und A1 gewählt bzw. angesteuert wird. In diesem Fall wird das Signal RE zum Identifizieren des Programmiermodus und des Auslesemodus benutzt. Dies bedeutet, daß das Signal RE bei seinem Pegel "0" den Programmiermodus und bei seinem Pegel "1" den Auslesemodus bezeichnet.
Ein Signal I ist ein für Initialisierung benutztes Signal. Wenn das Signal I auf "1" gesetzt ist, wenn das Signal RE zur Bezeichnung des Programmiermodus auf "0" gesetzt ist, werden (Signale) W11 bis W14 unabhängig von den Signalen A0 und A1 auf den Pegel "1" oder einen hohen Spannungspegel gesetzt, so daß Elektronen in die Floating Gates der mit W11 bis W14 verbundenen Zellentransistoren injiziert werden. Wenn Signale 1 und RE auf den Pegel "0" gesetzt sind oder werden, werden die Potentialpegel von W11 bis W14 entsprechend Adreßsignalen A0 und A1 bestimmt, wie dies in der Funktionstabelle dargestellt ist.
Wenn das Signal RE den den Auslesemodus bezeichnenden Pegel "1" besitzt, werden die Potentialpegel von W11 bis W14 unabhängig vom Signal 1 nach Maßgabe der Adreßsignale A0 und A1 bestimmt. Dies bedeutet, daß im Auslesemodus nur eines von W11 bis W14, durch eine Kombination von Adreßsignalen A0 und A1 gewählt, auf den Pegel "0" gesetzt ist.
Ein Pegel "1", auf den W11 bis W14 im Programmiermodus gesetzt sind, ist oder wird auf eine hohe Spannung von zum Beispiel etwa 20 V eingestellt, und ein Pegel "1", auf den W11 bis W14 im Auslesemodus gesetzt sind, wird auf eine niedrige Spannung von zum Beispiel 5 V eingestellt.
Fig. 14 veranschaulicht die Wahrheits- bzw. Funktionstabelle von Signalen X1, X2, W11 bis W14 und W21 bis W24 im Auslesemodus in Kombination mit drei Adressen A0 bis A2. Wenn in diesem Beispiel X1 = "0" gilt, sind die Signale W11 bis W14 im Auslesemodus auf den Pegel "0" gesetzt, doch ist es auch möglich, eines der Signale W11 bis W14 auf die gleiche Weise, wie im Fall von X1 = "1", auf "0" zu setzen.
Fig. 15 veranschaulicht eine Schaltung zum selektiven Erzeugen einer Stromquellenspannung Vcc, die auf ein im Auslesemodus benutztes Potential eingestellt ist, und einer hochpegeligen Spannung Vpp von zum Beispiel 20 V, die für den Programmiermodus zum Zeilendecodierer 53 in der Schaltung nach Fig. 10 benutzt wird. In der Schaltung gemäß Fig. 15 ist ein Kondensator 59 zwischen den Masseanschluß und einen Ausgangsanschluß eines CMOS-Inverters 58 mit einem P-Kanal-MOSFET 56 und einem N-Kanal-MOSFET 57 geschaltet. Der Ausgangsanschluß des CMOS-Inverters 58 ist an einen Eingangsanschluß eines CMOS-Inverters 62 mit einem P-Kanal-MOSFET 60 und einem N-Kanal-MOSFET 61 angeschlossen. Ein Kondensator 63 ist zwischen den Masseanschluß und den Ausgangsanschluß des CMOS-Inverters 62 geschaltet. Der Ausgangsanschluß des CMOS-Inverters 62 ist mit einem Eingangsanschluß eines CMOS-Inverters 66 mit einem P-Kanal-MOSFET 64 und einem N-Kanal-MOSFET 65 verbunden. Der Ausgangsanschluß des CMOS-Inverters 66 ist mit dem Eingangsanschluß des CMOS-Inverters 58 und einer Elektrode eines Kondensators 67 verbunden. Ein N-Kanal- MOSFET 68, dessen Gateelektrode an die Stromquelle Vcc angeschlossen ist, ist zwischen die andere Elektrode des Kondensators 67 und die Stromquelle Vcc eingeschaltet. Ferner ist die andere Elektrode des Kondensators 67 mit der einen Seite und der Gateelektrode eines N-Kanal- MOSFETs 69 verbunden. Die Stromstrecken eines Verarmungstyp- bzw. D-Typ-MOSFETs 70 und eines N-Kanal-MOSFETs 71 sind in Reihe zwischen die andere Seite des MOSFETs 69 und die Stromquelle Vcc geschaltet. Die Gateelektrode des MOSFETs 70 ist zur Abnahme des Signals geschaltet, und die Gateelektrode des MOSFETs 71 ist mit der anderen Seite des MOSFETs 69 verbunden. Ein D-Typ-MOSFET 72, dessen Gateelektrode zur Abnahme des Signals PR geschaltet ist, ist zwischen die andere Seite des MOSFETs 69 und eine hochpegelige Spannungsquelle Vpp geschaltet. Ein als Ausgangsanschluß der Schaltung gemäß Fig. 15 benutzter Knotenpunkt N3 ist mit einem Stromquellenanschluß des Zellendecodierers 53 in der Schaltung nach Fig. 10 verbunden.
Wenn bei der beschriebenen Anordnung das Signal PR auf den Pegel "0" und das Signal auf den Pegel "1" gesetzt sind, oder wenn Daten aus einem Zellentransistor ausgelesen werden, sind die MOSFETs 70 bzw. 72 durchgeschaltet bzw. gesperrt; die CMOS-Inverter 58, 62 und 66 sind zur Bildung eines Ringoszillators geschaltet, dessen Oszillations- bzw. Schwingungsausgangssignal einer Elektrode des Kondensators 67 zugespeist wird. Die Stromquellenspannung Vcc wird mittels der MOSFETs 68, 69 und 71 aufwärtstransformiert (stepped up) und zum Knotenpunkt N3 übertragen. Die andere Seite des MOSFETs 69 liegt an einem Potential, das um die Schwellenspannung des MOSFETs 71 höher ist als die Stromquellenspannung Vcc. Wenn dagegen das Signal PR auf den Pegel "1" und das Signal auf den Pegel "0" gesetzt sind, d.h. wenn Daten in einem Zellentransistor programmiert werden, sind die MOSFETs 72 und 70 durchgeschaltet bzw. gesperrt. In diesem Fall wird daher die Stromquellenspannung Vpp dem Knotenpunkt N3 über den MOSFET 72 zugespeist.
In der Schaltung gemäß Fig. 15 wird somit eine erste Auslesespannung, die höher ist als die Stromquellenspannung Vcc, zugespeist, wenn Daten aus einem Zellentransistor ausgelesen werden, während im Programmiermodus eine Spannung Vpp, die höher ist als die erste Auslesespannung, zugespeist wird. Auf diese Weise wird der Zeilendecodierer 53 im Datenprogrammiermodus und im Auslesemodus mit Stromquellenspannungen verschiedener Spannungspegel oder -größen betrieben.
Es ist selbstverständlich möglich, im Datenauslesemodus die Stromquellenspannung Vcc selbst als Stromquellenspannung für den Zeilendecodierer 53 zuzuführen. Im Auslesemodus sind bzw. werden die Gateelektrode des gewählten Zellentransistors auf "0" und die Gateelektrode des nicht gewählten Zellentransistors auf "1" gesetzt. Die Daten werden in Abhängigkeit davon bestimmt, ob im gewählten oder angesteuerten Zellentransistor, dessen Gateelektrode auf "0" gesetzt ist, ein Strom fließt oder nicht. Da der im gewählten Zellentransistor fließende Strom größer wird, kann die Dateneingabe/ausgabeleitung IO unter Erhöhung der Datenauslesegeschwindigkeit mit einer höheren Geschwindigkeit aufgeladen oder entladen werden.
Da die Speicherzelle dadurch gebildet ist, daß die Zellentransistoren in Reihe geschaltet sind, fließt im nicht gewählten Zellentransistor die gleiche Strommenge, wie sie im gewählten Zellentransistor fließt. Der in der Speicherzelle fließende Strom wird bzw. ist daher durch eine Reihenschaltung aus der Widerstandskomponente des gewählten Zellentransistors und der Widerstandskomponente des nicht gewählten Zellentransistors bestimmt. Aus diesem Grund wird der in der Speicherzelle fließende Strom größer, wenn die Widerstandskomponente des nicht gewählten Zellentransistors verkleinert ist. In der Schaltung gemäß Fig. 15 wird demzufolge eine Spannung, die um die Schwellenspannung des MOSFETs 71 höher ist als die Stromquellenspannung Vcc, als die Stromquellenspannung für den Zeilendecodierer 53 benutzt, um die Gatespannung des nicht gewählten Zellentransistors höher einzustellen und damit den Widerstand des nicht gewählten Zellentransistors zu senken. Wenn der Zeilendecodierer 53 durch CMOS- Kreise oder -Schaltungen gebildet ist, kann ein Strom, der (möglicherweise) ständig in der Schaltung fließen kann, auf 0 unterdrückt werden. Infolgedessen kann die Schaltung gemäß Fig. 15 zufriedenstellend als Stromquelle verwendet werden. Außerdem kann die Stromquellenspannung Vpp von außen her zugespeist werden. Wenn jedoch die periphere Schaltung aus CMOS-Kreisen geformt ist, kann das ständige Fließen des Stroms verhindert werden, und Vpp kann intern gewonnen werden, indem die Stromquellenspannung Vcc mittels einer Ladungspumpschaltung in an sich bekannter Weise aufwärtstransformiert wird.
Fig. 16 veranschaulicht eine andere Konstruktion der Speicherzellensektion nach Fig. 1. In der Schaltung nach Fig. 16 ist ein N-Kanal-MOSFET 80, dessen Leit- bzw. Durchschaltzustand durch das im Programmiermodus oder im Auslesemodus auf den Pegel "0" bzw. "1" gesetzte Signal gesteuert wird, zwischen den Zellentransistor CT4 gemäß Fig. 1 und den Masseanschluß geschaltet. Die den Teilen von Fig. 1 ähnlichen Teile nach Fig. 16 sind mit den gleichen Bezugsziffern wie vorher bezeichnet und nicht mehr im einzelnen beschrieben.
Auch wenn bei dieser Konstruktion ein vagabundierender Strom bzw. Reststrom von den Zellentransistoren CT1 bis CT4 fließt, wenn im Programmiermodus an deren Drainelektrode bzw. -elektroden eine hohe Spannung angelegt ist, kann dieser Reststrom (leakage current) mittels des Transistors 80 gesperrt werden. Damit können eine Senkung des Drainpotentials und eine Beeinträchtigung der Programmiercharakteristika verhindert werden. Bei der Schaltung gemäß Fig. 10 kann der Transistor 80 für eine Anzahl von Zellenblöcken gemeinsam benutzt werden.
Fig. 17 veranschaulicht eine Schaltung, die zur Ausbildung der Schaltung nach Fig. 1 in einer Matrixform eingesetzt werden kann. Die Schaltung gemäß Fig. 17 entspricht einem der Speicherzellenblöcke B1 bis Bm und enthält MOS- FETs QT1, QT2, ..., die mit den Steuergates der Zellentransistoren verbunden sind und deren Leit- bzw. Durchschaltzustände durch Signale X1, X2, ... gesteuert werden. Da Signale über MOSFETs QT1, QT2, ... eingegeben werden, kann ein gewünschter der Speicherzellenblöcke programmiert werden, indem selektiv eine logische Bedingung erfüllt wird, die durch eine Kombination von Signalen W11, W12, ... und Signalen Z2 bis Zm bestimmt ist, welche den betreffenden Speicherzellenblöcken zugespeist werden, um Signale W1n1, ..., W121, W111 selektiv auf einen hohen Spannungspegel zu setzen. In diesem Fall wird eine zweilagige Aluminiumverdrahtungsschicht benutzt, und die Signale W111, W121, ..., Wlnl werden dabei über die zweite Aluminiumverdrahtungs schicht übertragen. Obgleich dabei die Chip-Größe vergrößert ist, weil zusätzlich die Verdrahtungsschicht für die Signale W111, W121, ..., W1n1 vorgesehen ist, kann eine Zunahme der Chip-Größe auf ein Minimum unterdrückt sein oder werden.
Ferner ist es möglich, eine auch als Auffangspeicherschaltung zu bezeichnende Verriegelungs- oder Halteschaltung (latch circuit), wie sie in Fig. 18 dargestellt ist, mit jeder Spaltenleitung (der Drainelektrode des Wähltransistors ST) zu verbinden. In diesem Fall sind eine Seite des MOSFETs 81 sowie Eingangs- und Ausgangsanschlüsse einer Zusatzverstärker bzw. Boosterschaltung 82 an jede Spaltenleitung angeschlossen. Die Gateelektrode des MOSFETs 81 ist zur Abnahme eines Signals LA/PR geschaltet, das in der Verriegelungs- bzw. Halteoperation und im Programmiermodus auf den Pegel "1" und im Auslesemodus auf den Pegel "0" gesetzt ist. Die andere Seite des MOSFETs 81 ist mit einem Ausgangsanschluß eines CMOS-Inverters 85, der durch einen P-Kanal-MOSFET 83 und einen N-Kanal-MOSFET 84 gebildet ist, und einem Eingangsanschluß eines CMOS-Inverters 88 aus einem P-Kanal-MOSFET 86 und einem N-Kanal-MOSFET 87 verbunden. Der Eingangsanschluß des CMOS-Inverters 85 ist mit dem Ausgangsanschluß eines CMOS-Inverters 88 verbunden. Die CMOS-Inverter 85 und 88 sind somit zur Bildung einer Verriegelungs- bzw. Halteschaltung 89 geschaltet. Zu programmierende Daten können in der Halteschaltung 89 gehalten bzw. zwischengespeichert (latched) werden, und die Spaltenleitungen können entsprechend den gehaltenen oder zwischengespeicherten Daten für eine Reihe bzw Zeile von Speicherzellen selektiv auf eine hohe Spannung oder 0 V gesetzt werden, so daß die mit einer Leitung von Zeilenleitungen verbundenen Speicherzellen sämtlich programmiert werden können. Aus diesem Grund können die MOSFETs QD2 bis QDm für Anordnungsunterteilung, wie sie in Fig. 10 gezeigt sind, weggelassen sein.
Fig. 18B zeigt den Aufbau einer Zusatzverstärker- bzw. Boosterschaltung 82 in der Schaltung nach Fig. 18A. Ein Taktgenerierkreis 90 erzeugt bzw. liefert ein Taktsignal φC. Der Ausgangsanschluß des Taktgenerierkreises 90 ist mit einer Elektrode eines MOS-Kondensators 92 verbunden, dessen andere Elektrode mit der einen Seite eines MOSFETs 93 mit einer Schwellenspannung von etwa 0 V und einer Seite sowie dem Gate eines MOSFETs 94 verbunden ist. Die andere Seite des MOSFETs 93 ist zur Abnahme einer Ausgangsspannung Vpp' von einer anderen (nicht dargestellten) Boosterschaltung geschaltet, und seine Gateelektrode ist an die Spaltenleitung angeschlossen. Der andere Ausgangsanschluß des MOSFETs 94 ist mit der Spaltenleitung verbunden.
Wenn in der Boosterschaltung 82 die verriegelten bzw. gehaltenen Daten gleich "1" sind, wird das Potential der Spaltenleitung aufwärtstransformiert und dem Zellentransistor zugespeist. Gemäß dem oben beschriebenen ersten Beispiel ist eine nichtflüchtige Halbleiter-Speicheranordnung bereitgestellt, in welcher Daten elektrisch programmiert werden können, bei welcher die Speicherzellengröße kleiner sein kann als bei einem UVEPROM und mit welcher eine Kostensenkung erzielbar ist.
Fig. 19 ist ein Schaltbild zur Veranschaulichung des Prinzips einer nichtflüchtigen Halbleiter-Speicheranordnung gemäß einem zweiten Beispiel. Diese nichtflüchtige Halbleiter-Speicheranordnung ist insbesondere durch Anwendung derselben auf einen UVEPROM ausgestaltet. Jeder einzelne von Zellentransistoren MC1 bis MC4 ist durch einen Floating Gate-MOSFET mit Floating Gate und Steuergate gebildet. Die Stromstrecken von vier Zellentransistoren MC sind zur Bildung einer Reihenschaltung 100 in Reihe geschaltet. Die eine Seite der Reihenschaltung 100 bzw. die Drainelektrode des Zellentransistors MC1 ist mit einer Programmierspannungsquelle Vpp einer hohen Spannung von zum Beispiel 20 V über einen Anreicherungstyp- bzw. E-Typ-MOSFET 101 für Anlegung der Programmierspannung verbunden. Die andere Seite der Reihenschaltung 100 bzw. die Sourceelektrode des Zellentransistors MC4 ist mit dem Referenz- bzw. Bezugsspannungsanschluß (Masseanschluß) von 0 V verbunden. Die Gateelektrode des MOSFETs 101 ist zur Abnahme einer Spannung Vin entsprechend Programmierdaten Din geschaltet, und die Steuergates der vier Zellentransistoren MC1 bis NC4 sind zur Abnahme der jeweiligen Wählspannungen VG1 bis VG4 geschaltet.
Fig. 20 ist eine Musterdraufsicht auf die Schaltung gemäß Fig. 19, die auf einem Halbleiterplättchen integriert ist. Das Muster ist in und auf einem Halbleitersubstrat 102 erzeugt. In der Hauptoberfläche des Halbleitersubstrats 102 sind Diffusionsbereiche oder -zonen 103-1 bis 103-6 ausgebildet, um die Source- und Drainzonen des MOS- FETS 101 und von vier Zellentransistoren MC1 bis MC4 auszubilden&sub4; Der MOSFET 101 weist eine Gateelektrode 104 auf, die auf einer ersten (nicht dargestellten) Isolierschicht erzeugt ist, welche auf dem Teil des Halbleitersubstrats 102 gebildet ist, der zwischen den Diffusionszonen 103-1 und 103-2 liegt. Ferner sind Floating Gates 105-1 bis 105-4 der Zellentransistoren MC1 bis MC4 auf der ersten Isolierschicht und über den Bereichen des Halbleitersubstrats 102 ausgebildet, die zwischen den Diffusionszonen 103-2 und 103-3, 103-3 und 103-41 103-4 und 103-5 bzw. 103-5 und 103-6 liegen. Steuergates 106-1 bis 106-4 der Zellentransistoren MC1 bis MC4 sind auf einer (nicht dargestellten) zweiten Isolierschicht und über den Floating Gates 105-1 bis 105-4 erzeugt.
Bei der Speicherzelle dieser Ausgestaltung ist eine Seite der Reihenschaltung 100 bzw. ein Verbindungsknotenpunkt zwischen dem Zellentransistor MC1 und dem eine Programmierspannung anlegenden MOSFET 101 mit einer (nicht dargestellten) Spaltenleitung über einen Kontaktabschnitt bzw. eine Kontaktstelle verbunden. Bei der Schaltung gemäß Fig. 19 ist es daher nur nötig, eine einzige Kontaktstelle für vier Zellentransistoren zu formen. Aus diesem Grund kann die Zahl von Kontaktstellen im Vergleich zur herkömmlichen Speicheranordnung verkleinert sein, und die Fläche der Kontaktstellen kann im Fall der Ausbildung einer Speicheranordnung einer großen Kapazität ebenfalls verkleinert sein. Wenn diese Speicherzellen in einer Matrixform angeordnet sind oder werden, wird ein Wähltransistor, der dem Wähltransistor ST gemäß Fig. 10 ähnlich ist, benötigt. In diesem Fall werden fünf Transistoren zur Bildung einer Speicherzelle benutzt, das heißt vier Zellentransistoren MC1 bis MC4 und ein Wähltransistor. Dies bedeutet, daß die Zahl der verwendeten Transistoren im Vergleich zur herkömmlichen Anordnung um 1 vergrößert ist, doch kann mit einer Vergrößerung der Zahl der in Reihe geschalteten Zellentransistoren MC eine Vergrößerung bzw. Größenzunahme in der Musteroberfläche aufgrund der Verwendung des Wähltransistors kleiner gehalten werden als diejenige bei einer Musteroberfläche aufgrund der Ausbildung der Kontaktstellen.
Bei der Speicheranordnung gemäß dem zweiten Beispiel sind mehrere Zellentransistoren in Reihe geschaltet, um die Zahl der Kontaktstellen zu verringern. Im Gegensatz zum herkömmlichen UVEPROM, bei dem zahlreiche Zellentransistoren parallelgeschaltet sind, ist es daher unmöglich, ein Verfahren zum Programmieren von Daten durch Injizieren von Elektronen, die durch Stoßionisierung erzeugt werden, welche nahe der Drainelektrode auftritt oder stattfindet, wenn eine hohe Spannung an Gateelektrode und Drainelektrode des Zellentransistors zum Herbeiführen eines Kanalstroms angelegt wird, in das Floating Gate anzuwenden. Dies bedeutet, daß bei der vorliegenden Speicheranordnung eine andere Methode angewandt wird, nach welcher die Datenprogrammierung durch Beseitigen von Elektronen vom Floating Gate oder durch Injizieren von Elektronenmangelstellen ("Löcher") in das Floating Gate erfolgt, um damit die Schwellenspannung negativ einzustellen.
Fig. 27 veranschaulicht ein Schaltungsmodell, bei dem die Drainelektrode eines MOSFETs 120 über einen Lastkreis 121 mit einer Spannungsquelle VD und seine Sourceelektrode mit dem Masseanschluß verbunden sind. Wenn die Steuergatespannung VG des MOSFETs 120 auf 0 V gesetzt und die Spannung VD auf einen hohen Spannungspegel oder -wert gesetzt sind, um einen Durchbruch nahe der Drainelektrode des MOSFETs 120 herbeizuführen, werden vom Floating Gate Elektronen emittiert, um die Schwellenspannung des MOS- FETs 120 negativ einzustellen.
Fig. 28 ist ein Kennliniendiagramm der Spannung/Stromcharakteristik eines Floating Gate-MOSFETs. Eine Kennlinie 122 in der Zeichnung steht für die Charakteristik bzw. Kennlinie vor dem Auftreten des Durchbruchs; in diesem Fall fließt ein Drainstrom ID erst dann, wenn die Steuergatespannung höher wird als eine voreingestellte oder vorgegebene positive Spannung. Dagegen zeigt die Kennlinie 123 die Charakteristik nach dem Auftreten des Durchbruchs. In diesem Fall fließt der Drainstrom ID auch dann, wenn die Steuergatespannung VG negativ ist. Dies bedeutet, daß nach dem Auftreten des Durchbruchs in der Schaltung gemäß Fig. 27 der MOSFET 120 die Kennlinie 123 erhält und sich die Schwellenspannung von einem positiven Wert auf einen negativen Wert ändert. Auch in einem Fall, in welchem der Durchbruch nicht auftritt, und wenn zum Beispiel ein Durchgriffstrom fließt, wenn die Steuergatespannung VG niedrig ist, kann ferner die Schwellenspannung des MOSFETs 120 auf einen negativen Wert geändert werden. Ein elektrisches Feld zwischen der Drainelektrode und dem Floating Gate des MOSFETs 120 besitzt eine wichtige Funktion; ein Teil der durch den Durchbruch oder Durchgriff im Bereich der Drainelektrode generierten Elektronenmangelstellen wird durch das elektrische Feld zwischen die Drainelektrode und das Floating Gate angezogen und in letzteres injiziert. Dadurch kann das Floating Gate positiv aufgeladen werden, wodurch die Schwellenspannung negativ wird. Beim zweiten Beispiel ist es wesentlich, die Steuergatespannung VG zu senken; aufgrund der Benutzung der niedrigen Steuergatespannung VG können Elektronenmangelstellen in das Floating Gate injiziert werden. Bei Anwendung der Muster gemäß den Fig. 21A, 21B, 22 bis 25, 26A und 26B tritt aufgrund des eine hohe Fremdatomkonzentration besitzenden bzw. hochdotierten Bereichs 112-1, 112-2 oder 112 ein Durchbruch vor einem Durchgriff auf.
Im folgenden ist eine Operation bzw. Arbeitsweise der Schaltung nach Fig. 19 anhand der Fig. 29 und 30 beschrieben.
Fig. 29 ist ein Zeitsteuerdiagramm für Datenprogrammierung; bei diesem Beispiel werden Daten im Zellentransistor MC3 in einer Periode T1 und im Zellentransistor MC2 in einer Periode T2 programmiert. In der Periode T1 werden Wählspannungen VGL, VG2 und VG4 auf einen hohen Spannungspegel und eine Wählspannung VG3 auf einen niedrigen Spannungspegel von zum Beispiel 0 V gesetzt. Sodann wird die Gatespannung Vin des MOSFETs 101 zum Durchschalten desselben auf eine hohe Spannung eingestellt, so daß eine hohe Spannung von Vpp an die eine Seite der Reihenschaltung 100 angelegt werden kann. Ferner werden in der Reihenschaltung 100 Zellentransistoren MC1, MC2 und MC4 durchgeschaltet und der Zellentransistor MC3 zum Sperren gebracht, so daß daher eine hohe Spannung an der Drainelektrode des im Sperrzustand befindlichen Transistors MC3 anliegt. Wenn zu diesem Zeitpunkt Vpp und Vin auf solche Größen eingestellt sind, daß Durchbruch oder Durchgriff nahe der bzw. im Bereich der Drainelektrode des Zellentransistors MC3 auftreten kann, findet Durchbruch oder Durchgriff im Zellentransistor MC3 statt. Da die Steuergatespannung VG3 des Zellentransistors MC3 auf 0 V gesetzt ist, werden durch den Durchbruch oder Durchgriff generierte Elektronenmangelstellen in das Floating Gate injiziert. Infolgedessen ändert sich die Quellenspannung des Zellentransistors MC3 auf eine negative Größe, so daß damit Daten im Zellentransistor MC3 programmiert werden.
In der Periode T2 werden Wählspannungen VG1, VG3 und VG4 auf einen hohen Spannungspegel eingestellt und nur die Wählspannung VG2 auf einen niedrigen Spannungspegel von 0 V gesetzt. Dabei bleibt die Gatespannung Vin des MOS- FETs 101 auf einer hohen Spannung. In diesem Zustand tritt Durchbruch oder Durchgriff nahe der Drainelektrode des Zellentransistors MC3 auf, worauf durch den Durchbruch oder Durchgriff generierte Elektronenmangelstellen in das Floating Gate injiziert und damit Daten im Zellentransistor MC3 programmiert werden.
Es ist allgemein bekannt, daß ein nahe der Drainelektrode auftretender Lawinendurchbruch bei einer niedrigeren Drainspannung hervorgerufen wird, wenn die Gatespannung auf eine niedrigere Spannungsgröße gesetzt ist. Der Durchbruch tritt daher auf, wenn die Steuergatespannung auf 0 V eingestellt ist, während er nicht auftritt, wenn diese Spannung auf einen hohen Spannungspegel gesetzt ist.
Fig. 30 zeigt ein Zeitsteuerdiagrarnm zum Zeitpunkt des Datenauslesens; in diesem Beispiel werden Daten sequentiell aus dem Zellentransistor MC1 zum Zellentransistor MC4 ausgelesen. Im Datenauslesemodus wird eine Auslesespan- nung von unter 5 V an die eine Seite der Reihenschaltung 100 durch eine (nicht dargestellte) Lastschaltung angelegt. Sodann wird die Steuergatespannung VG eines nicht gewählten Zellentransistors auf eine hohe Spannung von zum Beispiel 5 V eingestellt, während die Steuergatespannung VG eines gewählten Zellentransistors auf eine niedrige Spannung von zum Beispiel 0 V gesetzt wird. Zunächst wird die Steuergatespannung VG1 des Zellentransistors MC1 auf 0 V gesetzt und damit der Zellentransistor MC1 gewählt oder angesteuert. Wenn beispielsweise im Zellentransistor MC1 keine Daten programmiert sind und seine Schwellenspannung positiv ist, bleibt der Zellentransistor MC1 gesperrt. Aus diesem Grund fließt in der Reihenschaltung 100 kein Strom.
Sodann wird die Steuergatespannung VG2 des Zellentransistors MC2 auf 0 V gesetzt und damit der Zellentransistor MC2 gewählt bzw. angesteuert. Wenn beispielsweise Daten im Zellentransistor MC2 programmiert sind und seine Schwellenspannung negativ ist, wird bzw. ist der Zellentransistor MC2 durchgeschaltet. Da zu diesem Zeitpunkt die Steuergatespannungen VG1, VG3 und VG4 der Zellentransistoren MC1, MC3 und MC4 auf einen hohen Spannungspegel gesetzt sind, befinden sich sämtliche Zellentransistoren MC1, MC3 und MC4 im Durchschaltzustand. Infolgedessen fließt ein Strom durch die Reihenschaltung 100. Danach werden die Steuergatespannungen VG3 und VG4 der Zellentransistoren MC3 und MC4 sequentiell auf 0 V gesetzt.
In der Datenausleseoperation variiert das Potential an der einen Seite der Reihenschaltung 100 in Abhängigkeit von den Durchschalt- und Sperrzuständen des (an)gewählten Zellentransistors MC, wobei Daten durch Abgreifen der Potentialänderung mittels eines Leseverstärkers oder dergleichen bestimmt bzw. festgestellt werden können.
Fig. 31 ist ein Schaltbild eines UVEPROMs einer Mehrbit- Ausgangskonstruktion gemäß einem anderen Beispiel. Der UVEPROM umfaßt einen Zeilendecodierer 131, einen Spaltendecodierer 132 sowie m Speicherblöcke 133-1 bis 133-m. Jeder Speicherblock 133 ist mit der gleichen Ausgestaltung wie der Speicherblock 133-1 ausgelegt. Dies bedeutet, daß in jedem Speicherblock 133 mehrere Reihenschaltungen 100, die durch Reihenschaltung von n Floating Gate-Zellentransistoren MC1 bis MCn mit jeweils einem Steuergate und einem Floating Gate gebildet sind, auf Zeilen und Spalten angeordnet sind. Jede Reihenschaltung 100 ist an der einen Seite über einen E-Typ-MOSFET 134 mit einer entsprechenden der Spaltenleitungen C1 bis Cp verbunden. Die Gateelektroden der MOSFETs 134, die an die Reihenschaltungen 100 angeschlossen sind, sind jeweils mit Zeilenleitungen X1, X2, .. verbunden, denen decodierte Ausgangssignale eines gemeinsam für alle Speicherblöcke 133 benutzten Zeilendecodierers 131 zugespeist werden, und die Steuergates der Zellentransistoren MC1 bis MCn in jeder Reihenschaltung 100 sind an Zeilenleitungen W11, W12, ..., W1n, W21, W22, ..., W2n, ... angeschlossen, denen decodierte Ausgangssignale des Zeilendecodierers 131 zugespeist werden. Spaltenleitungen C1 bis Cp sind gemeinsam an einen Datenprogrammier/ausleseknotenpunkt 136 über jeweilige Spaltenwähl-E-Typ-MOSFETs 32 angeschlossen, deren Gateelektroden mit Spaltenwählleitungen CS1 bis CSP verbunden sind, welche mit den jeweiligen decodierten Ausgangssignalen von dem für alle Speicherblöcke 133 gemeinsam benutzten Spaltendecodierer 132 gespeist werden.
Der Knotenpunkt 136 ist über einen die Programmierspannung anlegenden E-Typ-N-Kanal-MOSFET 137 entsprechend dem MOSFET 101 gemäß Fig. 19 mit der Programmierspannungsquelle Vpp verbunden. Ein Dateneingabekreis 138 generiert eine Spannung Vin entsprechend den Programmierdaten. Der Knotenpunkt 136 ist außerdem mit einem Datendetektieroder -abgreifknotenpunkt 140 über einen Potentialtrenn-E- Typ-MOSFET 139 verbunden, dessen Gateelektrode zum Abnehmen der vorgegebenen Vorspannung Vb geschaltet ist. Der Datenabgreifknotenpunkt 140 ist mit Drainelektrode und Gateelektrode eines E-Typ-P-Kanal-Last-MOSFETs 141 verbunden, dessen Sourceelektrode an die Auslesespannungsquelle Vcc angeschlossen ist. Ferner ist der Abgreifknotenpunkt 140 mit dem Eingangsanschluß eines Leseverstärkers 142 verbunden, welcher die Auslesedaten bestimmt und diese Auslesedaten zu einem Ausgangspuffer 143 liefert.
Bei der Speicheranordnung mit der beschriebenen Ausgestaltung ist es nur nötig, den MOSFET 134 für jeweils n Zellentransistoren mit der Spaltenleitung C zu verbinden, so daß es demzufolge möglich ist, die Zahl der für Verbindung der Speicherzellen mit den Spaltenleitungen benötigten Kontaktstellen beträchtlich zu reduzieren. Infolgedessen kann die von den Kontaktstellen eingenommene Fläche verkleinert sein; die Chip-Größe für eine große Speicherkapazität kann erheblich verkleinert sein, wodurch sich auch die Fertigungskosten verringern.
Im folgenden ist die Arbeitsweise oder Operation der oben beschriebenen Speicheranordnung erläutert.
Fig. 32 ist ein Zeitsteuerdiagramm eines Beispiels der Datenprogrammieroperation in der Speicheranordnung. Bei diesem Beispiel wird die mit den Zeilenleitungen X1, W11 bis Win und der Spaltenleitung C1 verbundene Reihenschaltung 100 gewählt oder angesteuert, und es werden Daten in den Zellentransistoren der gewählten Reihenschaltung 100 programmiert. Hierbei ist oder wird nur die Spaltenwählleitung CS1 durch die decodierten Ausgangssignale vom Spaltendecodierer 132 auf einen hohen Spannungspegel gesetzt, um den mit der Spaltenleitung C1 verbundenen Spaltenwähl-MOSFET 135-1 durchzuschalten. Zu diesem Zeitpunkt sind alle anderen Spaltenwähileitungen CS2 bis CSp auf einen niedrigen Spannungspegel gesetzt und die restlichen, mit Spaltenleitungen C2 bis Cp verbundenen Spaltenwähl-MOSFETs 135-2 bis 135-p im Sperrzustand. Weiterhin wird nur die Zeilenleitung X1 unter den Zeilenleitungen X1, X2, ... durch decodierte Ausgangssignale des Zeilendecodierers 131 auf einen hohen Spannungspegel gesetzt, und die Reihenschaltungswähl-MOSFETs 134, die mit den Reihenschaltungen 100 auf bzw. in der gleichen Zeile verbunden sind, werden durchgeschaltet. Hierauf wird nur die Zeilenleitung W11 durch decodierte Ausgangssignale des Zeilendecodierers 131 auf einen niedrigen Spannungspegel eingestellt. Wenn zu diesem Zeitpunkt die Ausgangsspannung Vin des Dateneingabekreises 138 auf einen hohen Spannungspegel gesetzt wird, schaltet der MOSFET 137 durch, so daß eine hohe Programmierspannung Vpp an den Knotenpunkt 136 angelegt werden kann. Die am Knotenpunkt 136 anliegende hohe Spannung wird über den Spaltenwähl- MOSFET 135-1, der sich im Leit- bzw. Durchschaltzustand befindet, an die Spaltenleitung C1 angelegt. Als Ergebnis tritt ein Durchbruch nahe der Drainelektrode des Zellentransistors MC1 der gewählten Reihenschaltung 100 auf, wobei Elektronenmangelstellen in sein Floating Gate injiziert und damit Daten im Zellentransistor programmiert werden.
Im Anschluß daran wird nur die Zeilenleitung W12 durch decodierte Ausgangssignale des Zeilendecodierers 131- auf einen niedrigen Spannungspegel eingestellt. Wenn zu diesem Zeitpunkt die Ausgangsspannung Vin des Dateneingabekreises 138 auf einen niedrigen Spannungspegel gesetzt ist oder wird, werden keine Elektronenmangelstellen in das Floating Gate der an die Zeilenleitung W12 angeschlossenen Speicherzelle MC2 injiziert. Die Steuergate spannung des Zellentransistors, in den keine Elektronenmangelstellen injiziert werden, wird bzw. ist auf einen niedrigen Spannungspegel gesetzt. Dies ist deshalb der Fall, weil die Zeilenleitungen X und W gemeinsam für alle Speicherblöcke 133 benutzt werden und es nötig sein kann, Elektronenmangelstellen ("Löcher") in das Floating Gate eines betreffenden Zellentransistors in jedem der anderen Speicherblöcke zu injizieren.
Sodann werden die restlichen Zeilenleitungen sequentiell auf eine niedrige Spannung eingestellt und die Spannung Vin auf einen Spannungspegel entsprechend den Programmierdaten gesetzt, und zwar auf die gleiche Weise wie oben beschrieben. Auf diese Weise können Daten in n Zellentransistoren einer gewählten bzw. angesteuerten Reihenschaltung 100 programmiert werden.
Um zu diesem Zeitpunkt das Auftreten eines Durchbruchs in den Reihenschaltungen der nicht gewählten Zeilen zu vermeiden, ist es nötig, die Fremdatomkonzentration der Drainzone in jedem MOSFET 134 so zu bestimmen, daß die Startspannung des durch ein elektrisches Feld zwischen Gateelektrode und Drainelektrode verursachten Lawinendurchbruchs höher eingestellt ist als diejenige der Speicherzelle.
Fig. 33 ist ein Zeitsteuerdiagramm verschiedener Spannungswellenformen von Signalen auf Zeilenleitungen W11 bis W1n in der Datenprogrammieroperation. Gemäß dem Zeitsteuerdiagramm von Fig. 32 ist oder wird die Zeilenleitung normalerweise auf einen hohen Spannungspegel gesetzt, und sie wird für eine vorgegebene Zeitspanne auf einen niedrigen Spannungspegel eingestellt, wenn Daten im gewählten Zellentransistor programmiert werden. Bei diesen Beispiel werden jedoch Zeilenleitungen W1n bis W11 in dieser Reihenfolge sequentiell auf einen niedrigeren Spannungspegel eingestellt, so daß Elektronenmangelstellen in der Reihenfolge vom Zellentransistor MCn zum Zellentransistor MC1 injiziert werden.
Ferner wird in der durch das Zeitsteuerdiagramm von Fig. 32 veranschaulichten Operation die Zeilenleitung normalerweise auf einen hohen Spannungspegel von zum Beispiel 20 V gesetzt, und sie wird auf einen niedrigen Spannungspegel von zum Beispiel 0 V für eine vorgegebene Zeitspanne im Datenprogrammiermodus eingestellt. Es ist jedoch möglich, die Zeilenleitungen auf eine Spannung von zum Beispiel 5 V, die niedriger ist als 20 V, einzustellen, wenn kein Zellentransistor gewählt oder angesteuert ist, wie im Zeltsteuerdiagramm von Fig. 34 gezeigt, so daß dadurch die Spannungsbeanspruchung an den Zellentransistoren herabgesetzt wird.
In der Ausleseoperation bei der Speicheranordnung gemäß Fig. 31 wird eine der an den gewählten Zellentransistor angeschlossenen Zeilenleitungen X1, X2, ... auf einen hohen Spannungspegel von zum Beispiel 5 V eingestellt, und eine der Zeilenleitungen W11, W12, W13, ..., Win, W21, W22, W23, ..., W2n, ..., die mit dem gewählten Zellentransistor verbunden ist, wird auf einen niedrigen Spannungspegel gesetzt. Die restlichen Zeilenleitungen werden sämtlich auf den hohen Spannungspegel gesetzt, und die mit den restlichen Zeilenleitungen verbundenen Zellentransistoren werden sämtlich durchgeschaltet. Zu diesem Zeitpunkt werden die Wähl-Zellentransistoren, die mit den auf den niedrigen Spannungspegel gesetzten Zeilenleitungen verbunden sind, entsprechend ihren Schwellenspannungen zum Durchschalten oder Sperren gebracht. Daraufhin bleibt der Knotenpunkt 140 durch den MOSFET 141 aufgeladen, oder er wird entsprechend dem Durchschaltzustand des Wähl-Zellentransistors entladen. Die Potentialänderung vom Knotenpunkt 140 wird durch einen Leseverstärker 142 abgegriffen, der seinerseits ein Ausgangssignal als Auslesedaten über einen Ausgangspuffer 143 nach außen liefert.
Fig. 35 ist ein detailliertes Schaltbild des Aufbaus einer Decodiersektion, die im Zeilendecodierer 131 der Speicheranordnung nach Fig. 31 zum Setzen oder Einstellen der Spannung der Zeilenleitung X1 verwendet wird. Bei diesem Beispiel werden sechs Bitsignale A0 bis A5 als Adreßsignale zugespeist, sind für jede Spaltenleitung C vier Reihenschaltungen 100 vorgesehen und ist jede Reihenschaltung 100 aus 16 Zellentransistoren gebildet.
Die Decodiersektion zum Einstellen der Spannung der Zeilenleitung X1 ist zum Empfangen oder Abnehmen der Adreßsignale A4 und A5 geschaltet. Wenn beide Adreßsignale auf "1" gesetzt sind, schalten N-Kanal-MOSFETs 151 und 152 durch, so daß der mit der Spannungsquelle Vcc über den P- Kanal-MOSFET 153, der sich normalerweise im Durchschaltzustand befindet, verbundene Knotenpunkt 154 auf "0" gesetzt werden oder sein kann. Als Ergebnis wird ein Signal am Ausgangsknotenpunkt 158 eines Inverters 157, der aus einem P-Kanal-MOSFET 155 und einem N-Kanal-MOSFET 156 besteht und zum Empfangen bzw. Abnehmen eines Signals vom Knotenpunkt 154 geschaltet ist, auf "1" gesetzt.
Im Datenprogrammiermodus sind oder werden das Signal auf 0 V und ein Signal H auf einen hohen Spannungspegel eingestellt. Infolgedessen wird die Zeilenleitung X1 mit einer hohen Spannung Vpp über einen N-Kanal-MOSFET 159 und einen Verarmungstyp- bzw. D-Typ-N-Kanal-MOSFET 160 aufgeladen. Da zu diesem Zeitpunkt die Gateelektrode des zwischen den Knotenpunkt 158 und die Zeilenleitung X1 eingeschalteten D-Typ-N-Kanal-MOSFETs 160 auf 0 V eingestellt ist, fließt kein Strom von der mit der Spannungsquelle Vpp gekoppelten Zeilenleitung X1 zum Knotenpunkt 158.
Im Datenauslesemodus wird das Signal PR auf zum Beispiel 5 V eingestellt. Da zu diesem Zeitpunkt die hohe Spannung Vpp nicht geliefert wird, wird das Signal "1" am Ausgangsknotenpunkt 158 des Inverters 157 direkt (50, wie es ist) zur Zeilenleitung X1 übertragen.
In den anderen (nicht dargestellten) Decodiersektionen zum Einstellen der Spannungen anderer Zeilenleitungen X2, X3 und X4 werden Kombinationssignale aus Adreßsignalen und A5, Adreßsignalen A4 und sowie Adreßsignalen A4 und N-Kanal-MOSFETs 151 und 152 zugespeist. Wenn die eingehenden Adreßsignale beide auf "1" gesetzt sind, wird ein Signal eines hohen Spannungspegels oder eines Pegeis "1" von einer betreffenden Zeilenleitung geliefert.
Fig. 36 ist ein detailliertes Schaltbild des Aufbaus einer Decodiersektion, die im Zeilendecodierer 131 gemäß Fig. 31 zum Einstellen einer Spannung einer Zeilenleitung W11 benutzt wird. Die Decodier- bzw. Decodierersektion ist zum Abnehmen von Adreßsignalen , , und geschaltet. Wenn alle Eingangsadressen auf "1" gesetzt -sind, schalten N-Kanal-MOSFETs 162, 163, 164 und 165 durch, und ein Knotenpunkt 167, der mit der Spannungsquelle Vcc über einen normalerweise im Durchschaltzustand befindlichen P-Kanal-MOSFET 166 verbunden ist, wird auf "0" gesetzt. Als Ergebnis wird ein Signal an einem Ausgangsknotenpunkt 171 eines aus einem P-Kanal-MOSFET 168 und einem N-Kanal-MOSFET 169 gebildeten und zum Abnehmen des Signais am Knotenpunkt 167 geschalteten Inverters 170 auf "1" gesetzt, während ein Signal an einem Ausgangsknotenpunkt 175 eines aus einem P-Kanal-MOSFET 172 und einem N-Kanal-MOSFET 173 geformten und zum Abnehmen des Signals am Ausgangsknotenpunkt 171 des Inverters 170 geschalteten Inverters 174 auf den Pegel "0" gesetzt wird.
Im Datenprogrammiermodus werden das Signal PR auf 0 V und das Signal H auf einen hohen Spannungspegel gesetzt. Infolgedessen wird die Zeilenleitung W11 über den N-Kanal- MOSFET 176 und den D-Typ-N-Kanal-MOSFET 177 mit der hohen Spannung Vpp aufgeladen. Da zu diesem Zeitpunkt das Signal am Ausgangsknotenpunkt 175 des Inverters 174 auf "0" gesetzt ist, fließt ein Strom von der Zeilenleitung W11 zum Knotenpunkt 175 über den D-Typ-N-Kanal-MOSFET 178, so daß die Zeilenleitung W11 auf einen niedrigen Spannungspegel oder 0 V eingestellt wird. Wenn dagegen eines der Adreßsignale , , und auf "0" gesetzt ist oder wird, wird der Ausgangsknotenpunkt 175 des Inverters 174 auf "1" gesetzt und damit die Zeilenleitung W11 mit der hohen Spannung Vpp aufgeladen. Dies bedeutet, daß im Datenprogrammiermodus die Zeilenleitung W11 zum Wählzeitpunkt auf 0 V und zum Nichtwählzeitpunkt auf eine hohe Spannung Vpp eingestellt wird.
Im Datenauslesemodus wird das Signal auf 5 V eingestellt. Da zu diesem Zeitpunkt die hohe Spannung Vpp nicht geliefert wird, wird ein Signal am Ausgangsknotenpunkt 175 des Inverters 174 direkt zur Zeilenleitung W11 zugespeist.
In anderen Decodiersektionen (nicht dargestellt) zum Einstellen der Spannung der Zeilenleitungen W12, ... und W110 bis W116 (n = 16) werden Adreßsignale A0 bis A3 und bis einer unterschiedlichen Kombination den Gateelektroden der N-Kanal-MOSFETs 162, 163, 164 und 165 zugeführt. Wenn im Datenprogrammiermodus alle Adreßsignale auf "1" gesetzt sind, wird von einer betreffenden Zeilenleitung eine Ausgangsspannung von 0 V geliefert.
Die Schaltung gemäß Fig. 36 kann so ausgestaltet sein, daß sie N-Kanal-MOSFETs 179 und 180 sowie P-Kanal-MOSFETs 181 und 182 enthält, die in der Zeichnung von gestrichelten Linien umrahmt sind. Aufgrund der Hinzufügung der MOSFETs wird ein Ausgangssignal von "1" oder "0" über die Zeilenleitung W11 nach Maßgabe der logischen Pegel der Adreßsignale A0 bis A3 nur dann geliefert, wenn die Adreßsignale A4 und A5 auf "1" gesetzt sind, um die Zeilenleitung X1 auf den Pegel "1" zu setzen. Wenn die Zeilenleitung X1 nicht gewählt bzw. angesteuert ist, das heißt wenn sie auf dem Pegel "0" liegt, ist bzw. wird die Zeilenleitung W11 stets auf "0" gesetzt, so daß eine Zeilenleitung, die mit einer Gruppe von in Reihe geschalteten, nicht gewählten Zellentransistoren verbunden ist, unter Verbesserung der Zuverlässigkeit auf "0" gesetzt werden kann. Falls es jedoch erforderlich ist, die Zahl der verwendeten MOSFETs zu verringern, können diese MOS- FETs auch weggelassen werden.
Wenn in der Schaltung gemäß Fig. 36 die Zeilenleitung W11 im Datenprogrammiermodus (an)gewählt wird, wird ihre Spannung auf 0 V gesetzt. Wenn Daten durch Herbeiführung eines Durchbruchs programmiert werden, ergibt sich dabei kein Problem, doch wird vorzugsweise die Spannung auf etwa 1 V eingestellt, wenn das Datenprogrammieren durch Herbeiführung eines Durchgriffs erfolgt. In diesem Fall ist gemäß Fig. 37 ein Vorspannkreis 183 zwischen den MOS- FET 173 des Inverters 174 nach Fig. 36 und den Masseanschluß geschaltet, und die Sourcespannung des N-Kanal- MOSFETs 173 kann auf die Schwellenspannung eines nicht programmierten Zellentransistors, zum Beispiel auf 1 V, eingestellt werden oder sein. Der Vorspannkreis 183 kann durch einen N-Kanal-MOSFET gebildet sein, dessen Gate- und Drainelektroden, wie in Fig. 37 dargestellt, zusammengeschaltet sind.
Bei Verwendung der Schaltung gemäß Fig. 37 ist weiterhin der in einem Zellentransistor, der im Datenauslesemodus durchschaltet, fließende Strom vergrößert, wodurch die (der) Auslesespanne bzw. -spielraum erweitert wird.
Fig. 38 ist eine Darstellung der Wahrheits- bzw. Funktionswerte entsprechend den Ausgangszuständen des Zeilendecodierers 131, welcher Ausgangssignale der Wellenformen gemäß Fig. 32 generiert. Im Datenauslesemodus wird bzw. ist ein Programmiersignal PR auf "0" gesetzt. Entsprechend einer Änderung in Adreßsignalen A0 bis A3 wird eine von 16 Zeilenleitungen W11 bis W116 auf "0" gesetzt. Der Zeilendecodierer 131 kann so ausgebildet sein, daß er lediglich der durch die Wahrheits- bzw. Funktionswerte gegebenen Ausgangsbedingung genügt.
Fig. 39 veranschaulicht die Wahrheits- bzw. Funktionstabeile entsprechend den Ausgangszuständen des Zeilendecodierers 131, welcher die Ausgangssignale der Wellenformen gemäß Fig. 33 im Datenprogrammiermodus generiert. Entsprechend der Änderung in Adreßsignalen A0 bis A3 werden 16 Zeilenleitungen W11 bis W116 sequentiell in der Reihenfolge von W116 zu W11 auf 0 V eingestellt. Der Zeilendecodierer 131 kann so ausgestaltet sein, daß er nur der durch die Funktionstabelle bestimmten Bedingung genügt. Dabei wird der Auslese- oder Datenprogrammiermodus auf der Grundlage des Signals PR bestimmt; wenn das Signal PR den Pegel "0" besitzt und den Auslesemodus angibt, ist bzw. wird der Zeilendecodierer 131 so ausgestaltet, daß er der Funktionstabellenbedingung gemäß Fig. 38 genügt.
Fig. 40 ist ein Schaltbild der modifizierten Ausgestaltung der Schaltung gemäß Fig. 19. Bei der Speicheranordnung gemäß Fig. 19 ist die andere Seite jeder Reihenschaltung 100 oder die Sourceelektrode des Zellentransistors MCn mit dem Masseanschluß verbunden. Bei der Speicheranordnung gemäß Fig. 40 ist andererseits die andere Seite jeder Reihenschaltung 100 mit dem Masseanschluß über einen MOSFET 190 verbunden, dessen Gateelektrode mit einer Signalleitung verbunden ist, die im Datenprogrammiermodus auf einen niedrigen Spannungspegel eingestellt ist. Bei dieser Konstruktion fließt im Datenprogrammiermodus praktisch kein Strom durch die Reihenschaltung 100, so daß ein Abfallen der Drainspannung des Zellentransistors vermieden werden kann. Infolgedessen können Elektronenmangelstellen wirksam in sein Floating Gate injiziert werden. Der MOSFET 190 kann (jeweils) für jede Reihenschaltung 100 vorgesehen sein, jedoch ist es auch möglich, einen einzigen MOSFET 190 gemeinsam für eine Vielzahl von Reihenschaltungen 100 einzusetzen.
Gemäß dem zweiten oben beschriebenen Beispiel kann eine nichtflüchtige Halbleiter-Speicheranordnung bereitgestellt werden, bei welcher die Chip-Größe durch Verringerung der Zahl von Kontaktlöchern (oder -stellen) verkleinert und die Fertigungskosten gesenkt sein können.
Da jedoch beim UVEPROM gemäß Fig. 19 Zellentransistoren in Reihe geschaltet sind, wird der in jedem Zellentransistor fließende Strom im Vergleich zum herkömmlichen UVE- PROM klein.
Die Operationsgeschwindigkeit des Auslesens von Daten aus dem Zellentransistor hängt von dem in letzterem fließenden Strom ab; mit zunehmendem Zellenstrom erhöht sich auch die Datenauslesegeschwindigkeit. Da das Datenauslesen aus dem Zellentransistor durch Detektieren bzw. Abgreifen eines Potentials am einen Ende der Reihenschaltung 100 aus Zellentransistoren mittels einer Leseverstärkerschaltung erfolgt, wird es wichtig, eine Seite der Reihenschaltung 100 möglichst schnell aufzuladen oder zu entladen, um die Datenauslesegeschwindigkeit zu erhöhen. Wenn beispielsweise Kanalbreite und Kanallänge auf W bzw. L eingestellt sind, variiert der in einem Zellentransistor fließende Strom proportional zu W/L. Wenn die Reihenschaltung 100 gemäß Fig. 19 aus vier Zellentransistoren geformt ist, ist der Strom, der in der Reihenschaltung 100 fließen kann, gleich groß oder kleiner als 1/4 des in jedem Zellentransistor fließenden Stroms.
Aus diesem Grund ist es günstig, die Schwellenspannung jedes Zellentransistors im UVEPROM nach Fig. 19 zu senken, um die Auslesegeschwindigkeit zu erhöhen. Genauer gesagt: der Speicherzellenstrom wird um so größer, je niedriger die Schwellenspannung wird, und die Datenauslesegeschwindigkeit wird (entsprechend) höher. Zur Verringerung der Schwellenspannung wird im allgemeinen die Fremdatom- bzw. Dotierstoffkonzentration der Kanalzone verringert. Um die Durchbruchspannung zu senken und die programmiercharakteristika bzw. -eigenschaften zu verbessern, ist es jedoch nötig, die Fremdatomkonzentration der Kanalzone zu vergrößern. Wenn nämlich die Fremdatomkonzentration der Kanalzone hoch ist, tritt der Durchbruch bei einer niedrigeren Spannung auf. Wenn somit die Fremdatomkonzentration der Kanalzone zur Erhöhung der Datenauslesegeschwindigkeit verringert wird, werden die Durchbruchspannung hoch und die Programmiereigenschaften beeinträchtigt.
Wie oben beschrieben, ist die Fremdatomkonzentration der Kanalzone im Zellentransistor ein wesentlicher Faktor für beide Eigenschaften, das heißt Datenauslesegeschwindigkeit und Programmiercharakteristika bzw. -eigenschaften. Dies bedeutet, daß beide Eigenschaften verbessert und verschlechtert werden können oder umgekehrt, wenn die Fremdatomkonzentration niedrig bzw. hoch eingestellt wird. Aus diesem Grund muß ein Kompromiß zwischen den beiden Eigenschaften geschlossen werden.
Aus den oben angegebenen Gründen besitzt in den Mustern (Bildern) gemäß den Fig. 21A, 23 bis 25 und 26A ein Teil der in Kontakt mit der Drainzone geformten Kanalzone eine höhere Fremdatomkonzentration als die anderen Zonen oder Bereiche.
Da ein Teil der Kanalzone mit einer höheren Fremdatomkonzentration als bei den anderen Zonen geformt ist, kann zwischen der hochdotierten Zone und der Drainzone ohne weiteres bzw. leicht ein Durchbruch auftreten, so daß die Durchbruchspannung herabgesetzt ist. Da in diesem Fall der andere Teil der Kanalzone mit einer ausreichend geringen Fremdatomkonzentration geformt sein kann, kann die Schwellenspannung auf eine niedrige Spannungsgröße eingestellt sein oder werden, so daß ein ausreichend großer Speicherzellenstrom ermöglicht wird. Außerdem ist oder wird die Fremdatomkonzentration des von der hochdotierten Zone verschiedenen Bereichs auf eine so geringe Größe eingestellt, daß jeder Zellentransistor ein niedrige Schwellenspannung aufweisen und einen ausreichend großen Kanalstrom fließen lassen kann.
In Fig. 21A sind den Teilen von Fig. 20 entsprechende Teile mit den gleichen Bezugsziffern wie dort bezeichnet. Hohe Fremdatomkonzentration besitzende bzw. hochdotierte Bereiche oder Zonen 112-1 und 112-2 sind in den Abschnitten der Kanalzone 111 geformt, die mit Feldabschnitten oder -bereichen 110-1 und 110-2 in Kontakt stehen. Fig. 21B ist ein Schnitt durch eine Halbleiteranordnung längs der Linie Z-Z' des Musters gemäß Fig. 21A. Die Halbleiteranordnung umfaßt ein P-Typ-Substrat 102 und ein Floating Gate 105-4, das auf einer Isolierschicht 108 erzeugt ist, die ihrerseits auf dem Substrat 102 ausgebildet ist. Ferner ist ein Steuergate 106-4 auf einer Isolierschicht 109 geformt, die ihrerseits auf dem Floating Gate 105-4 ausgebildet ist. Das Floating Gate 105-4 ist beispielsweise aus polykristallinem Silizium geformt, und das Steuergate 106-4 besteht aus polykristallinem Silizium oder Metall. Die hochdotierten Zonen 112-1 und 112-2, die in hoher Fremdatomkonzentration ein P-Typ-Fremdatom enthalten, welches demjenigen des Substrats entspricht, sind in der Kanalzone 111 ausgebildet, die durch Feldbereiche oder -zonen 110-1 und 110-2 von Isolierfilmen 108 und 109 unterteilt ist.
Bei der obigen Konstruktion kann ein Durchbruch leicht zwischen der Drainzone und den hochdotierten Bereichen 112-1 und 112-2 jeder Kanalzone 111 auftreten, so daß die Durchbruchspannung verringert sein kann. Da ferner ein von den hochdotierten Bereichen oder Zonen 112-1 und 112-2 verschiedener Abschnitt der Kanalzone 111 mit einer niedrigen Fremdatomkonzentration ausgebildet und die Schwellenspannung auf eine niedrige Spannungsgröße eingestellt ist, kann ein in jedem Zellentransistor fließender Kanalstrom vergrößert sein. Als Ergebnis können sowohl die Datenauslesegeschwindigkeit als auch die Programmiercharakteristika oder -eigenschaften bei der Speicheranordnung gemäß diesem Beispiel gleichzeitig verbessert sein.
Bei der oben beschriebenen Speicheranordnung sind hochdotierte Bereiche bzw. Zonen 112-1 und 112-2 in zwei Abschnitten der Kanalzone 111 in Kontakt mit den gegenüberliegenden Feldbereichen 110-1 und 110-2 der Isolierschicht 108 erzeugt. Dies ist deshalb der Fall, weil bei der Formung einer Ionenimplantationsmaske eine Mißausrichtung auftritt. Bei der Herstellung der Maske werden nämlich von gestrichelten Linien umrahmte Muster zuerst auf einem (nicht dargestellten) Ionenabschirmelement geformt, um Ionenimplantationsbereiche, wie in der Musterdraufsicht von Fig. 22 gezeigt, freizulegen. Sodann wird ein Abschnitt des Abschirmelements, mit Ausnahme der Abschnitte, auf denen die Muster geformt sind, entfernt. Dies bedeutet, daß die in Fig. 22 mit gestrichelten Linien umrahmten Abschnitte 113 und 114 des Abschirmelements entfernt werden, um die Ionenimplantationsmaske zu bilden. Auch wenn in diesem Fall das Muster auf dem Abschirmelement nach rechts oder links in der Zeichnung abweicht, kann die Gesamtkontaktfläche zwischen der Drainzone und der im folgenden Schritt ausgebildeten hochdotierten Zone 125 konstant bleiben. Infolgedessen kann bei dieser Ausführungsform eine Variation oder Änderung im Kanaistrom unterdrückt sein.
Der Durchbruch zwischen der Drainzone und den hochdotierten Bereichen oder Zonen 112-1 und 112-2 tritt in Form eines Übergangsdurchbruchs auf, wenn die Fremdatomkonzentration der eine hohe Fremdatomkonzentration besitzenden bzw. hochdotierten Zonen 112-1 und 112-2 extrem hoch eingestellt ist; der Betrieb derselben kann nicht mittels des Gatepotentials gesteuert werden. Aus diesem Grund muß die Fremdatomkonzentration der hochdotierten Zonen 112-1 und 112-2 in einem solchen Bereich liegend eingestellt werden, daß die Gatesteuerung effektiv durchführbar ist. Dies bedeutet, daß es ausreicht, durch Ionenimplantation ein Fremdatom bzw. einen Dotierstoff mit einer Fremdatomkonzentration einzubringen, die geringfügig höher ist als diejenige der Kanalzone, in welcher das Fremdatom durch Ionenimplantation zur Steuerung der Schwellenspannung eingebracht ist. Wie an sich bekannt, wird ein Durchbruch durch ein elektrisches Feld zwischen Gate- und Drainelektrode eines gewöhnlichen MOSFETs in einem Bereich unmittelbar unter seiner Drainzone bei einer Spannung hervorgerufen, die niedriger ist als diejenige, bei welcher der Durchbruch in einem gewöhnlichen PN-Übergang auftritt. Wenn die Gatespannung hoch ist, wird (auch) die Durchbruchspannung hoch, wobei der gleiche Durchbruch wie der Übergangsdurchbruch auftritt, wenn die Gatespannung eine bestimmte hohe Spannungsgröße erreicht hat. Aus diesem Grund wird bevorzugt die Fremdatomkonzentration der hochdotierten Zonen 112-1 und 112-2 innerhalb eines solchen Bereichs eingestellt, daß die Durchbruchspannung mittels der Gatespannung gesteuert werden kann.
Die Fig. 23 bis 25 sowie 26A und 26B zeigen andere Musterdraufsichten der Reihenschaltung 100 gemäß Fig. 19.
Im Muster gemäß Fig. 23 ist ein hochdotierter Bereich entsprechend den hochdotierten Zonen 112-1 und 112-2 gemäß den Fig. 21A und 21B auf dein gesamten Abschnitt einer Kanalzone 111 erzeugt, die mit Drainzonen 103-2 bis 103-5 in Kontakt angeordnet ist. Dies bedeutet, daß der hochdotierte Bereich 112A in Kontakt mit der Drainzone 103-2 geformt ist. Ebenso sind hochdotierte Bereiche 112B bis 112D in Kontakt mit Drainzonen 103-3 bis 103-5 erzeugt.
Beim Muster gemäß Fig. 24 sind hochdotierte Zonen 112-1 und 112-2 in zwei Abschnitten oder Bereichen der Kanalzonen 111 geformt, die in Kontakt mit der Drainzone und der Feldisolierschicht angeordnet sind.
Beim Muster gemäß Fig. 25 ist eine hochdotierte Zone 112 nur im Zentrum desjenigen Bereichs der Kanalzone 111 geformt, der mit der Drainzone in Kontakt angeordnet ist.
Im Muster gemäß Fig. 26A ist eine hochdotierte Zone 112 nur im Zentrum desjenigen Bereichs der Kanalzone 111 erzeugt, der mit der Drainzone in Kontakt steht; diese Zone 112 ist dabei dreieckig ausgebildet. Wenn die hochdotierte Zone 112 mit einer Dreiecksform ausgebildet ist; kann ein Teil eines in Fig. 26B in gestrichelten Linien dargestellten Musters als Muster zur Herstellung der Ionenimplantationsmaske benutzt werden, so daß die Herstellung der Maske einfach wird.
Ein Prozeß des Ionenimplantierens eines Fremdatoms oder Dotierstoffs in die Kanalzone zwecks Steuerung der Schwellenspannung kann entfallen, wenn die Fremdatomkonzentration des Halbleiterplättchens, auf welchem die angegebene Speicherzelle ausgebildet wird, zweckmäßig eingestellt wird. Aus diesem Grund ist es nur nötig, durch lonenimplantation ein Fremdatom in die Kanalzone 111 einzubringen, um hochdotierte (eine hohe Fremdatomkonzentration besitzende) Bereiche bzw. Zonen 112-1, 112-2 und 112 zu erzeugen. Beispielsweise in einem Fall, in welchem die Speicheranordnung auf dem Halbleiterplättchen eines spezifischen Substratwiderstands von 10 Ω cm ausgebildet wird, kann ohne Ionenimplantation eines Fremdatoms in die Kanalzone eine Schwellenspannung von etwa 0 V erreicht werden. Bevorzugt ist oder wird ein Zellentransistor, in dem keine Daten programmiert sind, zum Sperren gebracht, wenn er gewählt oder angesteuert wird, während er einen größeren Strom fließen läßt, wenn er nicht gewählt oder angesteuert ist. Aus diesem Grund wird die Schwellenspannung bevorzugt auf etwa 0 V eingestellt.
Bei einem UVEPROM mit in Reihe geschalteten Speicherzellen und in der Ausbildung mit der oben angegebenen Musterstruktur können die Datenauslesegeschwindigkeit und die Programmiercharakteristika zufriedenstellend verbessert sein.

Claims

1. Nichtflüchtige Halbleiter-Speicheranordnung mit:

- Speicherzellen, die in Matrixform mit Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle Zellentransistoren (CT1 bis CT4, MC1 bis MC4) aufweist, die in Reihe verbunden sind, wobei jeder der Zellentransistoren (CT1 bis CT4, MC1 bis MC4) ein Steuergate (23), ein Floating-Gate (21), einen Kanalbereich und einen Isolationsfilm (20, 20A) zwischen dem Floating-Gate (21) und dem Kanalbereich hat und elektrisch Daten mittels in dem Floating- Gate (21) gespeicherten Ladungen speichert, wobei jede Speicherzelle einen ersten Anschluß und einen zweiten Anschluß aufweist, wobei die ersten Anschlüsse der Speicherzellen in der gleichen Spalte gemeinsam mit einer Spaltenleitung verbunden sind, wobei die zweiten Anschlüsse der Speicherzellen mit einem Bezugspotential (Vs) verbunden sind, und wobei die Steuergates der Zellentransistoren (CT1 bis CT4, MC1 bis MC4) an entsprechenden Stellen innerhalb der Speicherzellen in der gleichen Zeile gemeinsam mit einer Zeilenleitung verbunden sind,

- einer Zeilenwähleinrichtung (53, 131) zum Bezeichnen einer der Zeilen abhängig von einem Zeilenwählsignal,

- einer Spaltenwähleinrichtung (54, 55, 132) zum Bezeichnen einer Spalte abhängig von einem Spaltenwählsignal, und

- einer Datenprogrammiereinrichtung (10, 200, 138) zum selektiven Speichern von Daten innerhalb der Zellentransistoren (CT1 bis CT4, MC1 bis MC4),

dadurch gekennzeichnet, daß

- die Datenprogrammiereinrichtung (10, 200, 138, 53, 54, 55) selektiv Elektronen in das Floating-Gate (21) aus einem Kanalbereich durch den Isolationsfilm (20A) injiziert und Elektronen aus dem Floating-Gate (21) in die Drain (19) oder einen Kanalbereich (24) durch den Isolationsfilm (20) emittiert,

- wenn die Speicherzelle in einem Datenauslesemodus gewählt ist, die Zeilenwähleinrichtung (53, 131) ein Signal eines ersten logischen Pegels der Binärdaten zu einer Zeilenleitung speist, die mit einem gewählten Zellentransistor verbunden ist, der in den Zellentransistoren (CT1 bis CT4, MC1 bis MC4) innerhalb der Speicherzelle enthalten ist, und ein Signal eines zweiten logischen Pegels der Binärdaten, der einen höheren Potentialpegel des Signales des ersten logischen Pegeis hat, an eine Zeilenleitung liefert, die mit einem nicht gewählten Zellentransistor verbunden ist, und daß

- wenn die Speicherzelle in dem Datenauslesemodus nicht gewählt ist, die Zeilenwähleinrichtung (53, 131) ein Signal des ersten logischen Pegels zu allen Zeilenleitungen bezüglich der nicht gewählten Speicherzelle speist.

2 Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenprogrammiereinrichtung (10, 200, 138) Elektronen mittels eines Tunneleffektes injiziert/emittiert.

3. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Isolationsfilm (20) ein Tunnel-Isolationsfilm ist, der einen Teil (20A) enthält, der eine ausreichende Dikke hat, um einen Elektronentunneleffekt zwischen dem Kanalbereich und dem Floating-Gate (21) auftreten zu lassen.

4. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Isolationsf um (20A) auf dem gesamten Kanalbereich gebildet ist, wobei der Isolationsfilm (20A) ausreichend dünn ist, um einen Elektronentunneleffekt zwischen dem Kanalbereich und dem Floating-Gate (21) auftreten zu lassen.

5. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Isolationsfilm (20A) gleichmäßig auf dem Kanalbereich gebildet ist.

6. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenprogrammiereinrichtung (10, 200, 138, 53, 54, 55) Elektronen in das Floating-Gate (21) injiziert, indem das Steuergate (23) auf ein Potential höher als dasjenige des Kanalbereiches gesetzt wird, und Elektronen aus dem Floating-Gate (21) emittiert, indem das Steuergate (23) auf ein Potential niedriger als dasjenige des Kanalbereiches gesetzt wird.

7. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 2 oder 6, gekennzeichnet durch weiterhin Wähltransistoren (ST1, ST2, ST, 134), die zwischen die ersten Anschlüsse der Speicherzellen und die Spaltenleitungen eingefügt sind, um eine der Speicherzellen zu wählen, wobei Gates der Wähltransistoren (ST1, ST2, 134) mit einer der Zeilenleitungen verbunden sind.

8. Nichtflüchtige Halbleiter-Speicheranordnung nach Anspruch 7, gekennzeichnet durch weiterhin eine Schalteinrichtung (80), die zwischen die zweiten Anschlüsse der Speicherzellen und das Bezugspotential (Vs) eingefügt und so gesteuert sind, daß sie in einem Aus-Zustand sind, wenn die Datenprogrammiereinrichtung (10, 200, 138) Daten speichert.