JP4199497B2 - 不揮発性半導体メモリ装置及びそれのプログラム方法。 - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に関するものであり、さらに具体的には、向上したプログラム防止特性を有するNAND型フラッシュEEPROM装置に関するものである。さらに、本発明は不揮発性半導体メモリ装置、具体的にはNAND型フラッシュEEPROM装置をプログラムする方法に関するものである。
【0002】
【従来の技術】
図1は従来技術によるNAND型フラッシュEEPROM装置のブロック図である。図1を参照すると、従来のNAND型フラッシュメモリ装置は、メモリセルアレイ10、高電圧ポンプ回路20、ロウプリデコーダ30、ロウデコーダ40、そしてページパッファ及び列デコーダ50を備える。
【0003】
メモリセルアレイ10は複数のメモリセルブロックで構成される。各メモリセルブロックは複数のメモリセルストリング(“NANDストリング”)を含む。また、各セルストリングはメモリセルとしての役割を果たす複数のフローティングゲートトランジスタTC1〜TC16またはTC17〜TC32を含む。各ストリングのフローティングゲートトランジスタTC1〜TC16またはTC17〜TC32のチャネルは、ストリング選択トランジスタTS1またはTS2のチャネルとグラウンド選択トランジスタTG1またはTG2のチャネルとの間に直列連結される。
【0004】
また、メモリセルアレイ10の各ブロックはストリング選択ラインSSL、グラウンド選択ラインGSL、複数のワードラインWL1〜WL16、そして複数のビットラインBL1〜BLnをさらに備える。ストリング選択ラインSSLは複数のストリング選択トランジスタTS1,...,TS2のゲートに共通に連結される。各ワードラインWL1,WL2,...,またはWL16は複数の対応するフローティングゲートトランジスタ(例えば、TC1,...,TC17)の制御ゲートに共通に連結される。一本のワードラインとそれに連結された複数の対応するフローティングゲートトランジスタは、通常“ページ”と呼ばれる。また、適切な個数(例えば、8個または16個)のページが集まってメモリセルアレイ10内の一つのセルブロックを構成する。グラウンド選択ラインGSLは、複数のグラウンド選択トランジスタTG1,...TG2のゲートに共通に連結される。各ビットラインBL1,...またはBLnは対応する一つのセルストリングに連結される。
【0005】
高電圧ポンプ回路20は、メモリセルの書き込み動作(消去及びプログラム動作)に必要な高電圧VPPを発生する。ロウプリデコーダ30は高電圧ポンプ回路20から高電圧VPPが供給される。ロウプリデコーダ30はストリング選択ラインイネーブル信号及びグラウンド選択ラインイネーブル信号に応答してグローバルストリング選択ライン及びグローバルグラウンド選択ラインを各々駆動する。また、ロウプリデコーダ30はアドレス信号によって選択された一つのメモリセルブロックに対応するグローバルワードラインを駆動する。ロウデコーダ40はグローバルストリング選択ライン、グローバルワードライン、そしてグローバルグラウンド選択ライン上の電圧が選択されたメモリセルブロックの対応するライン(すなわち、ストリング選択ラインSSL、ワードラインWL1〜WL16、そしてグラウンド選択ラインGSL)に各々伝達されるようにする。ページバッファ及び列デコーダ50はビットライン上の電圧を感知して外部に出力したり、または外部から入力される電圧をビットライン上に伝達したりする。
【0006】
以上のような構成を有する従来のNAND型フラッシュメモリ装置は、プログラム動作の間に、所望しないメモリセルがプログラムされることを防止するために、セルフブースティングまたはローカルセルフブースティングによるプログラム防止技術を用いている。セルフブースティングを利用したプログラム防止技術は、例えば、U.S Patent No.5,677,873、U.S Patent No.5,991,202に開示されている。また、ローカルセルフブースティングによるプログラム防止技術は、例えば、U.S Patent No.5,715,194、U.S Patent No. 6,061,270に開示されている。
【0007】
【発明が解決しようとする課題】
しかし、そのような技術を採用しても、装置集積度の増加により、隣接した信号ライン間の間隔が減少することによって、隣接した信号ライン間の静電結合(capacitive coupling)が増加し、これがプログラム防止失敗、またはプログラム失敗を誘発する。
【0008】
図2は図1のメモリ装置のプログラム動作のタイミング図である。次に、図1及び図2を参照して従来のNAND型フラッシュメモリ装置のプログラム動作について詳細に説明する。
【0009】
この技術分野において、よく知られたように、NAND型フラッシュメモリ装置のプログラム動作の前に、通常セルトランジスタTC1〜TC32はマイナスしきい値電圧を有するように消去される。
【0010】
図2に示したように、プログラム動作の間に、先ず、ストリング選択ラインSSLとグラウンド選択ラインGSLには電源電圧VCCと接地電圧VSSまたは0Vが各々印加される。また、プログラムが防止されるストリングTS1,TC1〜TC16,TG1に対応するビットラインBL1には電源電圧VCCが、そしてプログラムされるストリングTS2,TC17〜TC32,TG2に対応するビットラインBLnには接地電圧OVが各々印加される。したがって、セルトランジスタTC1〜TC16各々のチャネル電圧はVCC−Vthまで増加する。ここで、Vthはストリング選択トランジスタTS1のしきい値電圧である。
【0011】
各セルトランジスタTC1〜TC16のチャネル電圧がVCC−Vthに至ると、ストリング選択トランジスタTS1のソース−ゲート電圧がそのトランジスタのしきい値電圧Vthを超過できないようになり、ストリング選択トランジスタTS1は実質的にシャットオフされる。これによって、セルトランジスタTC1〜TC16とビットラインBL1は電気的に絶縁される。また、グラウンド選択ラインGSLには接地電圧OVが印加されるので、グラウンド選択トランジスタTG1はターンオフ状態にある。したがって、セルトランジスタTC1〜TC16のチャネルは浮遊状態にあるようになる。
【0012】
このような状態では、プログラムされないメモリセルトランジスタTC2〜TC16,TC18〜TC32と連結されたワードラインWL2〜WL16にパス電圧Vpassが印加されれば、ワードラインWL2〜WL16とセルトランジスタTC1〜TC16間の静電結合によって浮遊状態にある各セルトランジスタTC10〜TC16のチャネル電圧がブーストされる。これは、プログラムが防止されたセルトランジスタTC1〜TC16のフローティングゲートとそれらのチャネル間の電圧差を減らす結果をもたらし、それらのフローティングゲートとそれらのチャネル間のF−Nトンネリングの発生を防止する。したがって、プログラムが防止されたセルトランジスタTC1〜TC16は消去状態に維持される。
【0013】
以後、メモリセルトランジスタTC17をプログラムするために、プログラムされるセルトランジスタTC17と連結されたワードラインWL1にはプログラム電圧Vpgmが印加される。一般的に、プログラム電圧の上昇時間は1乃至2μsである。
【0014】
しかし、上述したように、装置集積度が増加するにつれて隣接した信号ライン間の間隔が減少すればするほど、隣接した信号ライン間の静電結合が増加する。図1において、参照符号12で表示された部分は、信号ライン間の寄生キャパシタC1〜C16を示している。
【0015】
すると、図2に示したように、高集積NAND型フラッシュメモリ装置において、特に、ストリング選択ラインSSLに隣接したワードラインWL1に連結されたセルトランジスタ(例えば、TC17)をプログラムするために、プログラム電圧VpgmがワードラインWL1に印加された時に、プログラム電圧Vpgmの急激な上昇によりワードラインWL1とストリング選択ラインSSL間の静電結合または寄生キャパシタC1により、ストリング選択ラインSSLの電圧が、 電源電圧VCCからカップリング電圧Vcp1ほど上昇して、ストリング選択トランジスタTS1がターンオンされる。これは、プログラムが防止されたセルトランジスタTC1〜TC16のブーストされたチャネル上に誘起された電荷のビットラインBL1への移動を誘発し、セルトランジスタTC1〜TC16のチャネル電圧が低くなる結果を発生させる。このようなチャネル電圧の減少は、ワードラインWL1〜WL16とセルトランジスタTC1〜TC16のチャネル間の電圧差をさらに大きくする。これは、セルトランジスタTC1〜TC16のプログラムが防止の失敗の原因になる。すなわち、プログラム防止されたセルトランジスタがプログラムされる“プログラムディスターブ”が誘発される。
【0016】
本発明の目的は、向上したプログラム防止特性を有するプログラム可能な不揮発性半導体メモリ装置及びそれのプログラム方法を提供することにある。
【0017】
本発明の他の目的は、向上したプログラム防止特性を有する高集積NAND型フラッシュメモリ装置及びそれの効率的なプログラム方法を提供することにある。
【0018】
【課題を解決するための手段】
上述の課題を解決するための本発明の一特徴によると、第1選択ライン、第1選択トランジスタ、第1選択ラインと隣接して並んで配置されるワードライン、不揮発性メモリセルトランジスタ、第2選択ライン、第2選択トランジスタ、そして高電圧ポンプ回路を備える不揮発性半導体メモリ装置が提供される。第1選択トランジスタの制御電極は第1選択ラインに連結され、それの電流通路の一端はビットラインに連結される。不揮発性メモリセルトランジスタの制御電極はワードラインに連結され、それの電流通路の一端は第1選択トランジスタの電流通路の他の端に連結される。第2選択トランジスタの制御電極は第2選択ラインに連結され、それの電流通路の一端は不揮発性メモリセルトランジスタの電流通路の他の端に連結される。また、第2選択トランジスタの電流通路の他の端は接地電圧VSSに連結される。高電圧ポンプ回路は不揮発性メモリセルトランジスタのプログラム動作の間、所定のライジングスロープを有し、電源電圧VCCより高いプログラム電圧Vpgmを発生する。
【0019】
特に、上記不揮発性半導体メモリ装置は、プログラム電圧Vpgmがワードラインに供給される間に、第1選択ラインに電源電圧VCCより低く制限される選択電圧Vselを供給する選択ラインドライバ、そしてプログラム動作の間、第1選択ラインとワードライン間に静電結合が発生しないようにプログラム電圧Vpgmのライジングスロープを制御する制御回路を備える。
【0020】
前記選択ラインドライバが第1選択ラインに供給する選択電圧Vselは電源電圧VCCより少なくとも第1選択ラインとワードライン間のカップリング電圧Vcp1ほど低い。また、選択電圧は第1選択トランジスタのしきい値電圧Vthより高い。また、スロープ制御回路がワードラインに供給するプログラム電圧Vpgmは、プログラム動作の間に、階段形態に増加する。
【0021】
上記不揮発性半導体メモリ装置は、一つまたはそれ以上の付加的なワードライン、そして一つまたはそれ以上の付加的な不揮発性メモリセルトランジスタをさらに含むこともでき、この場合には、付加的な不揮発性メモリセルトランジスタの制御電極が付加的なワードラインに各々連結され、付加的な不揮発性メモリセルトランジスタの電流通路は不揮発性メモリセルトランジスタの電流通路と第2選択トランジスタの電流通路との間に直列に連結される。
【0022】
本発明の他の特徴によると、複数のビットライン、第1選択ライン、複数のワードライン、第2選択ライン、複数のメモリセルストリング、選択ラインドライバ、高電圧ポンプ回路、高電圧ランプ回路、そしてワードラインデコーディング回路で構成される不揮発性半導体メモリ装置が提供される。セルストリングの各々は、第1選択トランジスタ、ワードラインに対応する複数のメモリセルトランジスタ、そして第2選択トランジスタを備える。第1選択トランジスタ、メモリセルトランジスタ、そして第2選択トランジスタの電流通路は、ビットラインのうち対応する一つと接地電圧VSSとの間に直列に連結される。また、第1選択トランジスタの制御電極、メモリセルトランジスタの制御電極、そして第2選択トランジスタの制御電極は、第1選択ライン、ワードライン、そして第2選択ラインに各々連結される。
【0023】
特に、選択ラインドライバは、メモリセルトランジスタのプログラム動作の間に、第1選択ラインに第1選択電圧とこの第1選択電圧より低い第2選択電圧を順次に供給する。望ましい具体例において、第1選択電圧は電源電圧VCCであり、第2選択電圧は電源電圧VCCより少なくとも第1選択ラインと前記ワードライン間のカップリング電圧Vcp1ほど低い電圧である。
【0024】
高電圧ポンプ回路は、プログラム動作の間、所定のライジングスロープを有し、電源電圧VCCより高いプログラム電圧Vpgmを発生する。高電圧ランプ回路は、プログラム動作の間に、高電圧ポンプ回路から提供されたプログラム電圧のライジングスロープを減少させる。ワードラインデコーディング回路は、ワードラインのうち一つを選択し、そしてプログラム動作の間に選択されたワードラインに減少したライジングスロープのプログラム電圧Vpgmを供給して第1選択ラインと選択されたワードライン間の静電結合を防止する。選択ラインドライバは、減少したライジングスロープのプログラム電圧Vpgmが選択されたワードラインに印加される間に、第1選択ラインに第2選択電圧を供給する。第2選択電圧はVCC−Vcp1からVth(ここで、VCCは前記電源電圧、Vcp1はプログラム動作時における第1選択ラインと選択されたワードライン間のカップリング電圧、Vthは第1選択トランジスタのしきい値電圧)の範囲内にあることが望ましい。
【0025】
本発明のさらに他の特徴によると、ビットライン、第1選択ライン、第1選択トランジスタ、ワードライン、不揮発性メモリセルトランジスタ、第2選択ライン、そして第2選択トランジスタを含む不揮発性半導体メモリ装置をプログラムする方法が提供される。この不揮発性半導体メモリ装置のプログラム方法は、プログラム動作の間に、所定のライジングスロープを有し、そして電源電圧より高いプログラム電圧を発生させる段階と、プログラム電圧のライジングスロープを減少させる段階と、そして減少したライジングスロープのプログラム電圧がワードラインに印加される間に、第1選択ラインに電源電圧以下に制限される選択電圧を供給し、プログラム動作の間に、第1選択ラインとワードラインとの間に静電結合が発生しないようにする段階とを含む。
【0026】
上述の特徴による不揮発性半導体メモリ装置のメモリセルトランジスタは、フローティングゲートトランジスタが望ましい。
【0027】
本発明によると、スロープ制御回路から出力されるプログラム電圧の上昇時間は、プログラム時間の1/10乃至2/10(または10%乃至20%)である。例えば、プログラム時間が40μsであれば、本発明のスロープ制御回路から出力されるプログラム電圧Vpgmの上昇時間は4乃至8μs程度になる。スロープ制御回路により制御されるプログラム電圧Vpgmの上昇時間は、ページサイズによって異なる。すなわち、ページサイズが大きければ大きいほどプログラム電圧Vpgmの上昇時間はさらに長くなる。
【0028】
【発明の実施の形態】
以下、添付した図を参照して本発明の望ましい実施形態を詳細に説明する。図3は本発明の望ましい実施形態として高集積NAND型フラッシュメモリ装置を示すブロック図である。
【0029】
図3を参照すると、本発明の高集積NAND型フラッシュメモリ装置は、メモリセルアレイ100を備える。図3に図示しないが、メモリセルアレイ100は複数のメモリセルブロックで構成される。
【0030】
各メモリセルブロックは、ストリング選択ラインSSL、グラウンド選択ラインGSL、複数のワードラインWL1〜WL16、そして複数のビットラインBL1〜BLnを備える。また、各メモリセルブロックは、複数のメモリセルストリング(“NANDストリング”)を含む。各セルストリングは、メモリセルとしての役割を果たす複数のフローティングゲートトランジスタT1〜T16またはT17〜T32を含む。各ストリングのフローティングゲートトランジスタT1〜T16またはT17〜T32のチャネルは、ストリング選択トランジスタTS10またはTS11のチャネルとグラウンド選択トランジスタTG10またはTG11のチャネルとの間に直列に連結される。
【0031】
ストリング選択ラインSSLは複数のストリング選択トランジスタTS10,...,TS11のゲートに共通に連結される。各ワードラインWL1,WL2,...またはWL16は、複数の対応するフローティングゲートトランジスタ(例えば、T1,...T17)の制御ゲートに共通に連結される。グラウンド選択ラインGSLは、複数のグラウンド選択トランジスタTG10,...TG11のゲートに共通に連結される。各ビットラインBL1,...,またはBLnは対応する一つのセルストリングと連結される。図3において、参照符号112で表示された部分は、信号ラインSSL,WL1〜WL16,GSL間の寄生キャパシタC101〜C116を示している。
【0032】
また、図3に示したように、本発明のNAND型フラッシュメモリ装置は、高電圧ポンプ回路200、ストリング選択ラインドライバ300、高電圧ランプ回路400、ロウプリデコーダ500、ロウデコーダ600、そしてページバッファ及び列デコーダ700を備える。高電圧ポンプ回路200は、書き込みイネーブル信号WRTENに応答して高電圧VPPまたはプログラム電圧Vpgmを発生する。高電圧ポンプ回路200からの高電圧VPPはストリング選択ラインドライバ300、高電圧ランプ回路400、そしてロウデコーダ600に供給される。
【0033】
ストリング選択ラインドライバ300は、ストリング選択ラインイネーブル信号SSLENに応答してプログラム電圧VpgmがワードラインWLに供給される間に、選択ラインSSLに電源電圧VCCより低く制限される選択電圧Vselを供給するためのグローバルストリング選択ライン駆動信号SSLDRVを生成し、このグローバルストリング選択ライン駆動信号SSLDRVはグローバルストリング選択ラインGSSLを通じてロウデコーダ600に供給される。
【0034】
高電圧ランプ回路400は、ランプイネーブル信号RMPENに応答してプログラム動作の間、選択ラインSSLとワードライン(WL、特にWL1)間に静電結合が発生しないようにプログラム電圧Vpgmのライジングスロープを制御するスロープ制御回路として機能する。ランプ回路400の出力信号Routはロウプリデコーダ500に供給される。
【0035】
ロウプリデコーダ500は外部から供給されるロウアドレスRADDに応答してワードラインWL1〜WL16に各々対応するグローバルワードラインS1〜S16を駆動する。この時、ロウプリデコーダ500は、選択されたグローバルワードラインに高電圧ランプ回路400の出力電圧Routを伝達する。また、ロウプリデコーダ500はグラウンド選択ラインイネーブル信号GSLENに応答してグローバルグラウンド選択ラインGGSLを駆動するためのグローバルグラウンド選択ライン駆動信号GSLDRVを生成する。
【0036】
ロウデコーダ600はグローバルストリング選択ラインGSSL、グローバルワードラインS1〜S16、そしてグローバルグラウンド選択ラインGGSLに連結され、これらライン上の電圧がセルアレイ100上の対応するライン、すなわち、ストリング選択ラインSSL、ワードラインWL1〜WL16、そしてグラウンド選択ラインGSLに各々伝達されるようにする。
【0037】
ページバッファ及び列デコーダ700は列アドレスに応答してビットラインBL1〜BLnのうち一つを選択し、選択されたビットラインからデータを読み出し、または選択されたビットラインにデータを書き込む。
【0038】
一方、上述したイネーブル信号WRTEN,SSLEN,RMPEN,GSLENはNAND型フラッシュメモリ装置の制御ブロック(図示しない)から供給される信号であることを、この技術分野における通常の知識を有する者はよく理解できる。
【0039】
図4は図3のメモリ装置のプログラム動作タイミング図である。次に、図3及び図4を参照して本発明のNAND型フラッシュメモリ装置のプログラム動作について詳細に説明する。
【0040】
フラッシュメモリ装置の単位プログラム動作は、次の七つのサブ動作(suboperations)、すなわち、高電圧を生成する“高電圧セットアップ(high voltage setup)”、ビットラインに必要な電圧を供給する“ビットラインセットアップ”、ワードラインをブースティングする“ワードラインブースト(word lineboost)”、選択されたセルをプログラムする“セルプログラム”、高電圧生成中断、そしてビットライン及びワードラインを本来の状態に戻す“リカバリ”、プログラムされたセルからデータを読み出すベリファイ(verify)、そして読み出されたデータに基づいてセルのプログラム成功/失敗を判定する“スキャン”で構成される。このような一つの単位プログラム動作の遂行には、大略40乃至50μsが所要され、これを、一般的に、“プログラム時間”と言う。
【0041】
そして、ページ単位によりプログラム動作が遂行されるNAND型フラッシュメモリ装置において、一ページのプログラム動作は単位プログラム動作を7回乃至8回繰り返して遂行することにより完了される。したがって、NAND型フラッシュメモリ装置のページプログラム時間は、大略200乃至500μsである。
【0042】
この技術分野において、既に、よく知られたように、実質的なプログラム動作の前に、セルトランジスタT1〜T16はゼロまたはマイナスのしきい値電圧を有するように消去される。
【0043】
プログラム動作の間に、ストリング選択ラインSSLとグラウンド選択ラインGSLには、電源電圧VCCと接地電圧VSSまたはOVが各々印加される。また、プログラムが防止されるストリングTS10,T1〜T16,TG10に対応するビットラインBL1には電源電圧VCCが、そしてプログラムされるストリングTS11,T17〜T32,TG11に対応するビットラインBLnには接地電圧VSSが各々印加される。
【0044】
ストリング選択ラインSSLへの電源電圧VCCの印加により、ストリング選択トランジスタTS10がターンオンされ、これによって、セルトランジスタT1〜T16各々のチャネル電圧はVCC−Vthまで増加する。ここで、Vthはストリング選択トランジスタTS10のしきい値電圧である。
【0045】
各セルトランジスタT1〜T16のチャネル電圧がVCC−Vthに至ると、ストリング選択トランジスタTS10のソース−ゲート電圧が、そのトランジスタのVthを超過できなくなり、ストリング選択トランジスタTS10は実質的にシャットオフされる。これによって、セルトランジスタT1〜T16とビットラインBL1は電気的に絶縁される。また、グラウンド選択ラインGSLには接地電圧OVが印加されるので、グラウンド選択トランジスタTG10はターンオフ状態にある。したがって、セルトランジスタT1〜T16のチャネルは浮遊状態にあるようになる。
【0046】
この状態で、プログラムされないメモリセルトランジスタT2〜T16と連結されたワードラインWL2〜WL16にパス電圧Vpassが印加されれば、ワードラインWL2〜WL16とセルトランジスタT1〜T16間の静電結合によって浮遊状態にある各セルトランジスタT1〜T16のチャネル電圧がブーストされる。これはプログラムが防止されたセルトランジスタT1〜T6のフローティングゲートとそれらのチャネル間の電圧差を減らす結果をもたらし、それらのフローティングゲートとそれらのチャネル間のF−Nトンネリングの発生を防止する。したがって、プログラムが防止されたセルトランジスタT1〜T16は消去状態に維持される。
【0047】
以後、メモリセルトランジスタT17をプログラムするために、プログラムされるセルトランジスタT17と連結されたワードラインWL1にはプログラム電圧Vpgmが印加される。この時に、すなわち、プログラム電圧Vpgm印加の前、または印加と同時にストリング選択ラインドライバ300によりストリング選択ラインSSLには、電源電圧VCCより低く制限される選択電圧Vselが供給される。この選択電圧Vselは電源電圧VCCより少なくともストリング選択ラインSSLとワードラインWL1間のカップリング電圧Vcp1ほど低い。また、選択電圧Vselはストリング選択トランジスタTS10のしきい値電圧Vthより高い。また、ワードラインWL1に供給するプログラム電圧Vpgmは階段形態に増加する。この時、プログラム電圧の上昇時間はプログラム時間の1/10(または10%)乃至2/10(または20%)になるようにすることが望ましい。
【0048】
以上のように、本発明によると、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインSSLにVCC−Vcplより低い電圧Vselが印加され、同時にプログラム電圧Vpgmが階段形態に徐々に増加する。これは、高集積装置でもストリング選択ラインSSLとそれに隣接した信号ライン(例えば、WL1)間の静電結合によってストリング選択トランジスタTS10がターンオンされないようにしてプログラム電圧Vpgmの印加時に、プログラムが防止されたセルトランジスタT1〜T16のチャネル電圧が減少することを防止する。結局、本発明によると、プログラムが防止されたセルトランジスタT1〜T16のチャネル電圧の減少によるそれらセルトランジスタT1〜T16のプログラム防止失敗が生じない。
【0049】
図5は図3のストリング選択ラインドライバ300の詳細回路図である。図5を参照すると、ストリング選択ラインドライバ300は、電圧ポンプ302、エンハンスメント型(enhancement type)NMOSトランジスタ304,310、ディプリーション型(depletion type)NMOSトランジスタ308、エンハンスメント型PMOSトランジスタ312,314、CMOSインバータ316,318、そしてNORゲート320を含む。
【0050】
トランジスタ304のゲート電極(すなわち、制御電極)は電圧ポンプ302の出力端に連結され、それのソース−ドレインチャネル(すなわち、電流通路)は電圧VPPとグローバルストリング選択ライン306との間に連結される。トランジスタ308の電流通路とトランジスタ310の電流通路は、グローバルストリング選択ライン306と接地電圧VSSとの間に直列に連結される。トランジスタ308の制御電極は、第1プログラムイネーブル信号PGM_enable1と連結される。トランジスタ312の電流通路はトランジスタ308,310の電流通路の接合点と電源電圧VCCとの間に連結される。トランジスタ314の電流通路は、トランジスタ308,310の電流通路の接合点と電圧Vsel(この電圧は電源電圧VCCより低い)との間に連結される。
【0051】
インバータ316の入力端は第1プログラムイネーブル信号PGM_enable1に連結され、それの出力端は、トランジスタ312の制御端子に連結される。インバータ318の入力端は、第2プログラムイネーブル信号PGM_enable1に連結され、それの出力端はトランジスタ314の制御端子に連結される。NORゲート320の第1入力端は、第1プログラムイネーブル信号PGM_enable1に連結され、それの第2入力端は、第2プログラムイネーブル信号PGM_enable2に連結される。NORゲート320の出力端は、トランジスタ310の制御端子に連結される。
【0052】
電圧ポンプ302は、高電圧ポンプ回路200からの電圧VPP、クロック発生器(図示しない)からのクロック信号CLK、制御ブロック(図示しない)からの読み出しイネーブル信号READ_enable(ENBL)が供給されて所定の電圧HVOを出力できる。
【0053】
図6は図5の電圧ポンプ302の具体的な回路構成を示している。図6を参照すると、電圧ポンプ302は、入力端子322,324,326、出力端子328、CMOSキャパシタ330,334、NMOSトランジスタ332,338,340,342、そしてCMOSインバータ336を含む。
【0054】
入力端子322,324,326にはクロック信号CLK、読み出しイネーブル信号ENBL、電圧VPPが各々供給される。出力端子328は所定の出力電圧HVOを出力する。クロック信号CLKは、大略接地電圧レベルVSSまたはOVと電源電圧VCCレベルとの間でスイングする。
【0055】
キャパシタ330の第1電極は入力端子322と連結され、それの第2電極はトランジスタ332の電流通路の第1端子及びトランジスタ332の制御電極に共通に連結される。トランジスタ332の電流通路の第2端子は、キャパシタ334の第1電極、トランジスタ338の電流通路の第1端子及び出力端子328と共通に連結される。トランジスタ338の電流通路の第2端子は入力端子324と連結される。また、トランジスタ338の制御電極は電源電圧VCCと連結される。
【0056】
インバータ336の入力端は入力端子322と連結され、それの出力端はキャパシタ334の第2電極と連結される。トランジスタ340の電流通路は入力端子326とトランジスタ332の制御電極との間に連結され、それの制御電極は出力端子328に連結される。トランジスタ342の電流通路は入力端子326と出力端子328との間に連結される。トランジスタ342の制御電極は出力端子328に連結される。
【0057】
キャパシタ334とインバータ336はスイッチング電圧安定化回路(switching voltage stabilization circuit)として作用する。具体的に、クロック信号CLKはキャパシタ330に印加され、クロック信号CLKと反対の位相を有するインバータ336の出力信号はキャパシタ334に印加される。クロック信号CLKが電源電圧VCCレベルになり、キャパシタ330のカップリング電圧がトランジスタ332を通じて出力端子328に伝達される時に、接地電圧VSSレベルのインバータ336出力信号によりデカップリング(decoupling)となったキャパシタ334を通じて出力端子328が放電される。これによって、出力端子328のスイッチング電圧レベルが低くなる。一方、クロック信号CLKが接地電圧VSSレベルになり、キャパシタ330がデカップリングされる時に、電源電圧VCCレベルのインバータ336出力信号によりキャパシタ334が出力端子328にカップリング電圧を印加する。結局、スイッチング電圧安定化回路334,336はクロック発生器(図示しない)からのクロック信号CLKが電源電圧レベルを維持する間、出力端子328を放電させ、クロック信号CLKが接地電圧VSSレベルを維持する間、出力端子328を充電させて出力端子328上の電圧HVOが一定の大きさを有するようにする。
【0058】
しかし、本発明によるメモリ装置のプログラム動作の間に、ストリング選択ラインドライバ300内の電圧ポンプ302は動作しない。
【0059】
図7は図5のストリング選択ラインドライバ300の動作タイミング図である。図7を参照すると、プログラム動作の間に、読み出しイネーブル信号READ_enable(ENBL)とクロック信号CLKは非活性状態にある。すなわち、電圧ポンプ302は動作しない。また、この時に、ストリング選択ラインドライバ300は高電圧ポンプ回路200から電源電圧VCCレベルの電圧VPPが供給される。
【0060】
先ず、プログラム動作の初期に、第1及び第2プログラムイネーブル信号PGM_enable1,2の全部が非活性化状態(またはOV)にある。NORゲート回路320の出力は電源電圧VCCレベルになる。トランジスタ310がターンオンされてグローバルストリング選択ライン306またはグローバルストリング選択ライン駆動信号SSLDRVが接地電圧VSSまたはOVレベルになる。
【0061】
次に、第1プログラムイネーブル信号PGM_enable1が電源電圧VCCレベルに活性化されれば、トランジスタ310はターンオフされ、トランジスタ308,312がターンオンされる。グローバルストリング選択ライン306またはグローバルストリング選択ライン駆動信号SSLDRVは電源電圧VCCレベルに上昇する。グローバルストリング選択ライン306上の電源電圧VCCはロウデコーダ600を通じて選択されたメモリセルブロックのストリング選択ラインSSLに伝達される。
【0062】
次に、第1プログラムイネーブル信号PGM_enable1は非活性化され、第2プログラムイネーブル信号PGM_enable2が電源電圧VCCレベルに活性化される。第2プログラムイネーブル信号PGM_enable2は、選択されたワードライン(例えば、図4のWL1)にプログラム電圧Vpgmが印加される時に活性化される。この時に、トランジスタ312はターンオフされ、トランジスタ314はターンオンされる。グローバルストリング選択ライン306またはグローバルストリング選択ライン駆動信号SSLDRVは選択電圧Vselレベルに低下する。グローバルストリング選択ライン306上の電圧Vselはロウデコーダ600を通じて選択されたメモリセルブロックのストリング選択ラインSSLに伝達される。選択電圧Vselは電源電圧VCCより少なくともストリング選択ラインSSLとワードラインWL1間のカップリング電圧Vcplほど低く、ストリング選択トランジスタTS10のしきい値電圧Vthより高いことが望ましい。
【0063】
このように、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインSSLにVCC−Vcplより低い電圧Vselが印加されるようにするので、高集積装置でもストリング選択ラインSSLとそれに隣接したワードライン(例えば、WL1)間の静電結合によってストリング選択トランジスタTS10がターンオンされない。これはプログラム電圧Vpgmの印加時に、プログラムが防止されたセルトランジスタT1〜T16のチャネル電圧Vchannelが減少することを防止する。したがって、プログラムが防止されたセルトランジスタT1〜T16のチャネル電圧減少によるセルトランジスタT1〜T16のプログラム防止失敗が生じない。
【0064】
図8は図3の高電圧ランプ回路400の第1具体例の回路図である。図8を参照すると、高電圧ランプ回路400aは、三つの負荷素子402,404,406からなる負荷回路(または電圧クランプ回路)、四つのエンハンスメント型NMOSトランジスタ408,410,412,414、四つの電圧ポンプ416,418,422、エンハンスメント型PMOSトランジスタ424、ディプリーション型NMOSトランジスタ426、そしてインバータ428で構成される。
【0065】
再び、図3を参照すると、ロウプリデコーダ500はロウアドレスRADDに応答してワードラインWL1〜WL16に各々対応するグローバルワードラインS1〜S16を駆動する。特に、ロウプリデコーダ500は選択されたグローバルワードラインSiに高電圧ランプ回路400の出力電圧Routを伝達する。選択されたグローバルワードラインSi上の電圧Routはロウデコーダ600を通じて選択されたワードラインWLi(例えば、WL1)に伝達される(図14参照)。結局、高電圧ランプ回路400の出力電圧Routはプログラム動作の間に選択されたワードラインWLiに伝達される。
【0066】
再び、図8を参照すると、高電圧ランプ回路400aは高電圧ポンプ回路200からの高電圧VPP(またはプログラム電圧Vpgm)、制御ブロック(図示しない)からのイネーブル信号ENBL1,ENBL2,ENBL3,ENBL4、そしてクロック発生器(図示しない)からのクロック信号CLKを受け取る。イネーブル信号ENBL1,ENBL2,ENBL3,ENBL4は電圧ポンプ416,418,420,422に各々印加される。電圧ポンプ416,418,420,422の各々は図6に示した回路302と同一の構成を有する。
【0067】
負荷回路の負荷素子としては、ダイオード連結のNMOSトランジスタ402,404,406が用いられる。トランジスタ402,404,406の電流通路は直列に連結される。トランジスタ402,404,406の直列連結された電流通路の一端は高電圧VPPと連結される。
【0068】
スイッチトランジスタ408の電流通路はトランジスタ402,404,406の直列連結された電流通路の他の端と出力端子29との間に連結され、それの制御端子は電圧ポンプ416の出力端HVO1と連結される。スイッチトランジスタ410の電流通路はトランジスタ404,406の電流通路の接合点と出力端子429との間に連結され、それの制御端子は電圧ポンプ418の出力端HVO2と連結される。スイッチトランジスタ412の電流通路はトランジスタ402,404の電流通路の接合点と出力端子429との間に連結され、それの制御端子は電圧ポンプ420の出力端HVO3と連結される。スイッチトランジスタ414の電流通路は高電圧VPPと出力端子429との間に連結され、それの制御端子は電圧ポンプ422の出力端HVO4と連結される。
【0069】
トランジスタ424,426の電流通路は電源電圧VCCと出力端子429との間に直列に連結される。トランジスタ424の制御端子とインバータ428の入力端はイネーブル信号ENBL1に連結される。インバータ428の出力端はトランジスタ426の制御端子と連結される。
【0070】
図9は図8の高電圧ランプ回路400aの動作タイミング図である。図8及び図9を参照すると、イネーブル信号ENBL1〜ENBL4はプログラム動作の間に、順次に活性化される。イネーブル信号ENBL1〜ENBL4の活性期間は相互に重畳される。
【0071】
電圧ポンプ416,418,420,422の各々はプログラム動作の間に、対応するイネーブル信号ENBL1,ENBL2,ENBL3,またはENBL4に応答してVPP+Vthの供給電圧を供給する。ここで、VPPは約18V乃至20Vであり、Vthは負荷素子であるトランジスタ402,404,または406のしきい値電圧である。一方、電圧ポンプ416はVPP−2Vthの電圧を出力し、電圧ポンプ418はVPP−Vthの電圧を、電圧ポンプ420はVPPの電圧を、そして電圧ポンプ422はVPP+Vthの電圧を出力することもできる。
【0072】
図9に示したように、プログラム動作の間に、イネーブル信号ENBL1〜ENBL4が順次に活性化されることによって選択されたグローバルワードラインSi上の電圧Routは、階段形状に増加する。選択されたグローバルワードラインSi上の電圧Routは、ロウデコーダ600を通じて選択されたワードラインWLi(例えば、WL1)に伝達されるので、プログラム動作の間に選択されたワードラインWLi(例えば、WL1)に伝達されるプログラム電圧も階段形状に増加する。この時に、プログラム電圧の上昇時間はプログラム時間の1/10(または10%)乃至2/10(または20%)になるようにすることが望ましい。このようなプログラム電圧の緩慢な増加はストリング選択ラインSSLと隣接したワードライン(例えば、WL1)間の静電結合効果を減少させ、ストリング選択トランジスタTS1がターンオンされることを抑制する。
【0073】
上述したように、本発明によると、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインSSLにVCC−Vcplより低い電圧Vselが印加されると同時に、プログラム電圧Vpgmが階段形態に徐々に増加するので、ストリング選択ラインSSLとそれに隣接したワードライン(例えば、WL1)間に存在する寄生キャパシタによるプログラム干渉現象が減少する。すなわち、非選択のメモリセルトランジスタのプログラム防止効率が増大し、プログラム失敗の可能性が低くなる。
【0074】
図10は図3の高電圧ランプ回路400の第2具体例の回路図である。図10を参照すると、高電圧ランプ回路400bは、三つの負荷素子432,434,436で構成される第1負荷回路(または電圧クランプ回路)、二つの負荷素子440,442で構成される第2負荷回路、一つの負荷素子446で構成される第3負荷回路、四つのエンハンスメント型NMOSトランジスタ430,438,444,448、四つの電圧ポンプ450,452,454,456、エンハンスメント型PMOSトランジスタ458、ディプリーション型NMOSトランジスタ460、そしてインバータ462を含む。
【0075】
高電圧ランプ回路400bは、図8の回路のように、高電圧ポンプ回路200からの高電圧VPP(またはプログラム電圧Vpgm)、制御ブロック(図示しない)からのイネーブル信号ENBL5,ENBL6,ENBL7,ENBL8、そしてクロック発生器(図示しない)からのクロック信号CLKを受け取る。イネーブル信号ENBL5〜ENBL8は図8及び図9のイネーブル信号ENBL1〜ENBL4に各々対応する信号であり、これらは電圧ポンプ450,452,454,456に各々印加される。
【0076】
電圧ポンプ450,452,454,456の各々は図6に示した回路302と同一の構成を有する。負荷素子としては、ダイオード連結のNMOSトランジスタ432,434,436,440,442,446が用いられる。
【0077】
トランジスタ432,434,436の電流通路は直列に連結される。トランジスタ432,434,436の直列連結された電流通路の一端は出力端子463と連結される。スイッチトランジスタ430の電流通路はトランジスタ432,434,436の直列連結された電流通路の他の端と高電圧VPPとの間に連結され、それの制御端子は電圧ポンプ450の出力端HVO5と連結される。
【0078】
トランジスタ440,442の電流通路も直列に連結され、このように直列連結された電流通路の一端は出力端子463と連結される。スイッチトランジスタ438の電流通路はトランジスタ440,442の直列連結された電流通路の他の端と高電圧VPPとの間に連結され、それの制御端子は電圧ポンプ452の出力端HVO6と連結される。
【0079】
トランジスタ446の電流通路の一端は出力端子463と連結される。スイッチトランジスタ444の電流通路はトランジスタ446の電流通路の他の端と高電圧VPPとの間に連結され、それの制御端子は電圧ポンプ454の出力端HVO7と連結される。
【0080】
スイッチトランジスタ448の電流通路は高電圧VPPと出力端子463との間に連結され、それの制御端子は電圧ポンプ456の出力端HVO8と連結される。
【0081】
トランジスタ458,460の電流通路は電源電圧VCCと出力端子463との間に直列に連結される。トランジスタ458の制御端子とインバータ462の入力端はイネーブル信号ENBL5と連結される。インバータ462の出力端はトランジスタ460の制御端子と連結される。
【0082】
高電圧ランプ回路400bは、図8の回路400aと同一のタイミングにより動作する。すなわち、イネーブル信号ENBL5〜ENBL8のタイミングは、図8及び図9のイネーブル信号ENBL1〜ENBL4のそれと同一であり、出力端子463上の出力信号Routの波形図は、図8及び図9の信号Routのそれと同一である。
【0083】
図11は図3の高電圧ランプ回路400の第3具体例の回路図である。図11を参照すると、高電圧ランプ回路400cは、三つのエンハンスメント型NMOSトランジスタ466,468,470、三つの電圧ポンプ472,474,476、エンハンスメント型PMOSトランジスタ478、ディプリーション型NMOSトランジスタ480、そしてインバータ482を含む。
【0084】
高電圧ランプ回路400cには高電圧ポンプ回路200などから互いに異なる電圧VPP1,VPP2,VPP3が供給される。例えば、電圧VPP1は4V乃至5Vであり、VPP2は8V乃至9Vであり、そしてVPP3は18V乃至20Vである。また、高電圧ランプ回路400cには制御ブロック(図示しない)から三つのイネーブル信号ENBL9,ENBL10,ENBL11が供給され、これら信号ENBL9,ENBL10,ENBL11は電圧ポンプ472,474,476に各々供給される。また、高電圧ランプ回路400cにはクロック発生器(図示しない)からクロック信号CLKが供給され、このクロック信号CLKは各電圧ポンプ472,474,476に供給される。
【0085】
スイッチトランジスタ466の電流通路は高電圧VPP(例えば、18V乃至20V)と出力端子483との間に連結され、それの制御電極は電圧ポンプ472の出力端HVO9に連結される。スイッチトランジスタ468の電流通路は高電圧VPPと出力端子483との間に連結され、それの制御電極は電圧ポンプ474の出力端HVO10に連結される。スイッチトランジスタ470の電流通路は高電圧VPPと出力端子483との間に連結され、それの制御電極は電圧ポンプ476の出力端HVO10に連結される。
【0086】
電圧ポンプ472,474,476の各々は図6に示した回路302と同一の構成を有する。
【0087】
トランジスタ478,480の電流通路は電源電圧VCCと出力端子483との間に直列に連結される。トランジスタ478の制御端子とインバータ482の入力端はイネーブル信号ENBL9と連結される。インバータ482の出力端はトランジスタ480の制御端子と連結される。
【0088】
図12は図11の高電圧ランプ回路400cの動作タイミング図である。図11及び図12を参照すると、イネーブル信号ENBL9〜ENBL11はプログラム動作の間に、順次に活性化される。イネーブル信号ENBL9〜ENBL11の活性期間は相互に重畳される。
【0089】
電圧ポンプ472,474,476の各々はプログラム動作の間に、対応するイネーブル信号ENBL9,ENBL10またはENBL11に応答し、入力される電圧VPP1,VPP2,またはVPP3+Vthの供給電圧を供給する。ここで、Vthはスイッチトランジスタ466,468,または470のしきい値電圧である。
【0090】
図12に示したように、プログラム動作の間にイネーブル信号ENBL9〜ENBL11が順次に活性化されることによって、選択されたグローバルワードラインSi上の電圧Routは階段形状に増加する。選択されたグローバルワードラインSi上の電圧Routはロウデコーダ600を通じて選択されたワードラインWLi(例えば、WL1)に伝達されるので、プログラム動作の間に選択されたワードラインWLi(例えば、WL1)に伝達されるプログラム電圧も階段形状に増加する。
【0091】
図13は図3の高電圧ランプ回路400の第4具体例の回路図である。図13を参照すると、高電圧ランプ回路400dも図11の回路400cのように、三つのエンハンスメント型NMOSトランジスタ484,486,488、三つの電圧ポンプ492,494,496、エンハンスメント型PMOSトランジスタ498、ディプリーション型NMOSトランジスタ502、そしてインバータ504を含む。
【0092】
高電圧ランプ回路400dには高電圧ポンプ回路200などから互いに異なる電圧VPP1,VPP2,VPP3が供給される。例えば、電圧VPP1は4V乃至5Vであり、VPP2は8V乃至9V、そしてVPP3は18V乃至20Vである。また、高電圧ランプ回路400dには制御ブロック(図示しない)から三つのイネーブル信号ENBL12,ENBL13,ENBL14が供給され、これら信号ENBL12,ENBL13,ENBL14は電圧ポンプ492,494,496に各々供給される。また、高電圧ランプ回路400dにはクロック発生器(図示しない)からクロック信号CLKと高電圧ポンプ回路200からの高電圧VPPが供給され、これらクロック信号CLKと高電圧VPPは各電圧ポンプ492,494,496に供給される。
【0093】
スイッチトランジスタ484の電流通路は電圧VPP1と出力端子505との間に連結され、それの制御電極は電圧ポンプ492の出力端HVO12に連結される。スイッチトランジスタ486の電流通路は電圧VPP2と出力端子505との間に連結され、それの制御電極は電圧ポンプ494の出力端HVO13に連結される。スイッチトランジスタ488の電流通路は電圧VPP3と出力端子505との間に連結され、それらの制御電極は電圧ポンプ496の出力端HVO14に連結される。
【0094】
電圧ポンプ492,494,496の各々は図6に示した回路302と同一の構成を有する。
【0095】
トランジスタ498,502の電流通路は電源電圧VCCと出力端子505との間に直列に連結される。トランジスタ498の制御端子とインバータ504の入力端はイネーブル信号ENBL12と連結される。インバータ504の出力端はトランジスタ502の制御端子と連結される。
【0096】
高電圧ランプ回路400dは図11の回路400cと同一のタイミングにより動作する。すなわち、イネーブル信号ENBL12〜ENBL14のタイミングは、図11及び図12のイネーブル信号ENBL9〜ENBL11のそれと同一であり、出力端子505上の出力信号Routの波形図は図11及び図12の出力信号Routのそれと同一である。
【0097】
図14は図3のロウデコーダ600の詳細回路図である。図14を参照すると、ロウデコーダ600は高電圧制御回路650、そしてNMOSトランジスタ602,604,606,608,...,636,638,640を含む。
【0098】
図15は図14の高電圧制御回路650の詳細回路図である。図15を参照すると、高電圧制御回路650は入力端子641,642,643、キャパシタ652,656、NMOSトランジスタ654,660,662,664,666、インバータ658,668、そして出力端子671,672を含む。
【0099】
入力端子641,642,643にはクロック信号CLK、高電圧VPP、そしてアドレス信号ADD[i]が各々供給される。出力端子671,672はディスチャージ信号DSCGと所定の出力電圧VPPout(例えば、Vpgm+Vth)を各々出力する。
【0100】
キャパシタ652の第1電極は入力端子641と連結され、それの第2電極はトランジスタ654の電流通路の第1端子及びトランジスタ654の制御電極に共通に連結される。トランジスタ654の電流通路の第2端子はキャパシタ656の第1電極、トランジスタ660の電流通路の第1端子、そしてトランジスタ662,664の制御電極に共通に連結される。トランジスタ660の電流通路の第2端子は入力端子643と連結される。また、トランジスタ660の制御電極は電源電圧VCCと連結される。
【0101】
インバータ658の入力端は入力端子641と連結され、それの出力端はキャパシタ656の第2電極と連結される。トランジスタ662の電流通路は入力端子642とトランジスタ654の制御電極との間に連結される。トランジスタ664の電流通路は入力端子642と出力端子672との間に連結される。トランジスタ666の電流通路は出力端子672と接地電圧VSSとの間に連結される。インバータ668の入力端は入力端子643に連結され、それの出力端はトランジスタ666の制御端子及び出力端子671に共通に連結される。
【0102】
図15の高電圧制御回路650の構成要素652,654,656,658,660,662,664は、図6の電圧ポンプと同一の機能を遂行し、残りの構成要素666,668は、アドレス信号ADD[i]の非活性化時に、出力端子672を放電させる機能を遂行する。
【0103】
再び、図14を参照すると、トランジスタ602の電流通路は接地電圧VSSレベルのストリング選択ライングラウンド信号SSLGNDとストリング選択ラインSSLとの間に連結され、それの制御電極はディスチャージ信号DSCGと連結される。ディスチャージ信号DSCGが活性化されれば、ストリング選択ラインSSLは放電されて接地電圧レベルになる。
【0104】
トランジスタ604の電流通路はストリング選択ラインドライバ300からのグローバルストリング選択ライン駆動信号SSLDRVとストリング選択ラインSSLとの間に連結され、それの制御電極は高電圧制御回路650からの高電圧VPPoutと連結される。トランジスタ606〜640の電流通路はロウプリデコーダ500からのグロバールワードラインS1〜S16およびグローバルグラウンド選択ライン駆動信号GSLDRVとワードラインWL1〜WL15およびグラウンド選択ラインGSLとの間に各々連結され、それらの制御電極は高電圧制御回路650からの高電圧VPPoutと共通に連結される。
【0105】
ロウデコーダ600はアドレス信号ADD[i]に応答してグローバルストリング選択ラインGSSL、グローバルワードラインS1〜S16、そしてグローバルグラウンド選択ラインGGSL上の電圧をセルアレイ100上のストリング選択ラインSSL、ワードラインWL1〜WL16、そしてグラウンド選択ラインGSLに各々伝達する。
【0106】
【発明の効果】
以上のように、本発明によると、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインにVCC−Vcplより低い電圧Vselが印加され、同時にプログラム電圧Vpgmが階段形態に徐々に増加する。これは、高集積装置でもストリング選択ラインとそれに隣接した信号ライン間の静電結合によってストリング選択トランジスタがターンオンされないようにしてプログラム電圧Vpgmの印加時に、プログラム防止のセルトランジスタのチャネル電圧が減少することを防止する。結局、本発明によると、プログラムが防止されたセルトランジスタのチャネル電圧減少によるそのセルトランジスタのプログラム防止失敗が生じない。
【図面の簡単な説明】
【図1】従来技術による不揮発性半導体メモリ装置のブロック図。
【図2】図1のメモリ装置のプログラム動作のタイミング図。
【図3】本発明による不揮発性半導体メモリ装置の望ましい実施形態のブロック図。
【図4】図3のメモリ装置のプログラム動作タイミング図。
【図5】図3のストリング選択ラインドライバの詳細回路図。
【図6】図5の電圧ポンプの具体的な回路図。
【図7】図5のストリング選択ラインドライバの動作タイミング図。
【図8】図3の高電圧ランプ回路の第1具体例の回路図。
【図9】図8の回路の動作タイミング図。
【図10】図3の高電圧ランプ回路の第2具体例の回路図。
【図11】図3の高電圧ランプ回路の第3具体例の回路図。
【図12】図11の回路の動作タイミング図。
【図13】図3の高電圧ランプ回路の第4具体例の回路図。
【図14】図3のロウデコーダの詳細回路図。
【図15】図14の高電圧制御回路の詳細回路図。
【符号の説明】
100 メモリセルアレイ
200 高電圧ポンプ回路
300 ストリング選択ラインドライバ
400 高電圧ランプ回路
500 ロウプリデコーダ
600 ロウデコーダ
700 ページバッファ及び例デコーダ
Claims (28)
- ビットラインと、
第1選択ラインと、
この第1選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第1選択トランジスタと、
前記第1選択ラインに隣接して、前記第1選択ラインと並んで配置されるワードラインと、
このワードラインに連結される制御電極および、一端が前記第1選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第2選択ラインと、
この第2選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第2選択トランジスタと、
前記不揮発性メモリセルトランジスタのプログラム動作の間、電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
プログラム電圧が前記ワードラインに供給される間、前記第1選択ラインにプログラム防止ビットラインに与える電圧より低く制限される選択電圧を供給する選択ラインドライバと、
前記高電圧及び前記選択電圧が供給され、前記ワードラインに前記プログラム電圧を供給するワードラインデコーダと、
前記プログラム電圧のライジングスロープを制御するスロープ制御回路とを含み、
前記スロープ制御回路は前記プログラム動作の間、前記第1選択ラインと前記ワードライン間の静電結合を防止するのに十分な所定の時間の間に前記プログラム電圧が上昇するようにし、
前記選択電圧は前記プログラム防止ビットラインに与える電圧より少なくとも前記第1選択ラインと前記ワードライン間のカップリング電圧ほど低く、しかし前記第1選択トランジスタのしきい値電圧より高く、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第1選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。 - 一つまたはそれ以上の付加的なワードラインと、一つまたはそれ以上の付加的な不揮発性メモリセルトランジスタをさらに含み、
前記付加的な不揮発性メモリセルトランジスタの制御電極は前記付加的なワードラインに各々連結され、前記付加的な不揮発性メモリセルトランジスタの電流通路が前記不揮発性メモリセルトランジスタの前記電流通路と前記第2選択トランジスタの前記電流通路との間に直列に連結されることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 前記プログラム電圧は階段形態に増加することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記所定の時間はプログラム時間の1/10乃至2/10であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記スロープ制御回路は前記高電圧を入力として複数の電圧レベルを出力することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記複数の電圧は互いに異なるレベルであることを特徴とする請求項5に記載の不揮発性半導体メモリ装置。
- 前記複数の電圧のうち少なくとも一つは前記高電圧と同一であることを特徴とする請求項5に記載の不揮発性半導体メモリ装置。
- 複数のビットラインと、第1選択ラインと、複数のワードラインと、第2選択ラインと、複数のメモリセルストリングと、選択ラインドライバと、高電圧ポンプ回路と、高電圧ランプ回路と、ワードラインデコーディング回路とを具備し、
前記セルストリングの各々は第1選択トランジスタ、前記ワードラインに対応する複数のメモリセルトランジスタ、そして第2選択トランジスタを備え、
前記第1選択トランジスタ、前記メモリセルトランジスタ、そして前記第2選択トランジスタの電流通路は前記ビットラインのうち対応する一つと接地電圧との間に直列に連結され、
前記第1選択トランジスタの制御電極、前記メモリセルトランジスタの制御電極、そして前記第2選択トランジスタの制御電極は前記第1選択ライン、前記ワードライン及び前記第2選択ラインに各々連結され、
前記選択ラインドライバは前記メモリセルトランジスタのプログラム動作の間に、前記第1選択ラインに第1選択電圧とこの第1選択電圧より低い第2選択電圧を順次に供給する選択ラインドライバであり、
前記高電圧ポンプ回路は前記プログラム動作の間、電源電圧より高く、そして所定の上昇時間を有する高電圧を発生する高電圧ポンプ回路であり、
前記高電圧ランプ回路は前記プログラム動作の間に、前記高電圧の上昇時間を増加させる高電圧ランプ回路であり、
前記ワードラインデコーディング回路は前記プログラム動作の間に、前記第1選択ラインと隣接したワードラインを選択し、前記増加した上昇時間の前記高電圧を前記選択されたワードラインに供給することによって、前記第1選択ラインと前記選択されたワードライン間の静電結合を妨げるワードラインデコーディング回路であり、
前記第1選択電圧はVCC、前記第2選択電圧はVCC−Vcp1からVth(ここで、VCCはプログラム防止ビットラインに与える電圧、Vcplはプログラム動作時における前記第1選択ラインと前記選択されたワードライン間のカップリング電圧、Vthは前記第1選択トランジスタのしきい値電圧)の範囲内にあり、
前記第2選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第1選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。 - 前記増加した上昇時間の前記高電圧は、前記プログラム動作の間に階段形状に増加されることを特徴とする請求項8に記載の不揮発性半導体メモリ装置。
- 前記選択ラインドライバは、
第1プログラムイネーブル信号に応答して前記第1選択ラインに前記第1選択電圧を供給する第1電圧供給回路と、
第2プログラムイネーブル信号に応答して前記第1選択ラインに前記第2選択電圧を供給する第2電圧供給回路とを含み、
前記第1及び第2プログラムイネーブル信号は交互に活性化され、そして前記第2プログラムイネーブル信号は前記増加した上昇時間の前記高電圧が前記選択されたワードラインに印加される間に活性化されることを特徴とする請求項8に記載の不揮発性半導体メモリ装置。 - 前記第1プログラムイネーブル信号は、前記第2プログラムイネーブル信号が活性化される時に、非活性化されることを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
- 前記増加した上昇時間は大略プログラム時間の1/10乃至2/10であることを特徴とする請求項8に記載の不揮発性半導体メモリ装置。
- ビットラインと、
第1選択ラインと、
この第1選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第1選択トランジスタと、
前記第1選択ラインに隣接して、前記第1選択ラインと並んで配置されるワードラインと、
このワードラインに連結される制御電極および、一端が前記第1選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第2選択ラインと、
この第2選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第2選択トランジスタと、
電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
この高電圧ポンプ回路と連結され、プログラム動作の間に、複数のランプイネーブル信号に応答して前記ワードラインにプログラム電圧を供給し、その際、前記複数のランプイネーブル信号は順次に活性化され、かつ活性化期間が相互に重畳され、前記ワードライン上の前記プログラム電圧が階段形状に増加される高電圧ランプ回路と、
前記プログラム電圧が前記ワードラインに供給される間に、複数のプログラムイネーブル信号に応答して前記第1選択ラインにプログラム防止ビットラインに与える電圧より低い選択電圧を供給する選択ラインドライバとを含み、
前記選択電圧は前記プログラム防止ビットラインに与える電圧より少なくとも前記第1選択ラインと前記ワードライン間のカップリング電圧ほど低く、しかし前記第1選択トランジスタのしきい値電圧より高く、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第1選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。 - 前記高電圧ランプ回路は前記ランプイネーブル信号に応答して前記ワードライン上に複数の電圧を供給し、その複数の電圧は互いに異なり、その複数の電圧のうち一つは前記高電圧と同一であることを特徴とする請求項13に記載の不揮発性半導体メモリ装置。
- 前記高電圧ランプ回路は前記高電圧とワードラインデコーダとの間に直列に接続される複数の負荷素子を備えることを特徴とする請求項13に記載の不揮発性半導体メモリ装置。
- 前記高電圧ランプ回路は前記高電圧とワードラインデコーダとの間に並列に接続される複数の負荷回路を備えることを特徴とする請求項13に記載の不揮発性半導体メモリ装置。
- 前記複数の負荷回路の負荷値は互いに異なることを特徴とする請求項16に記載の不揮発性半導体メモリ装置。
- ビットラインと、
第1選択ラインと、
この第1選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第1選択トランジスタと、
前記第1選択ラインに隣接して、前記第1選択ラインと並んで配置されるワードラインと、
このワードラインと連結され、このワードラインを選択するためのワードラインデコーダと、
前記ワードラインに連結される制御電極および、一端が前記第1選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第2選択ラインと、
この第2選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第2選択トランジスタと、
プログラム動作の間、電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
前記高電圧と前記ワードラインデコーダとの間に直列に接続される複数の負荷素子を備え、複数のランプイネーブル信号に応答して前記ワードラインに前記負荷素子を通じて複数の供給電圧を順次に供給する高電圧ランプ回路と、
前記複数の供給電圧が前記ワードラインに供給される間に、前記第1選択ラインに所定の選択電圧を供給する選択ラインドライバとを含み、
前記所定の選択電圧はVCC−Vcp1からVth(ここで、VCCはプログラム防止ビットラインに与える電圧、Vcp1はプログラム動作時における前記第1選択ラインと前記選択されたワードライン間のカップリング電圧、Vthは前記第1選択トランジスタのしきい値電圧)の範囲内にあり、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第1選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。 - 前記複数のランプイネーブル信号は前記プログラム動作の間に相互に重畳されて前記ワードラインの電位が所定の時間の間、階段形状に増加することを特徴とする請求項18に記載の不揮発性半導体メモリ装置。
- 前記所定の時間はプログラム時間の1/10乃至2/10であることを特徴とする請求項19に記載の不揮発性半導体メモリ装置。
- 前記高電圧ランプ回路は、
前記高電圧と前記ワードラインデコーダとの間に直列に順次に接続される第1乃至第3負荷素子と、
前記プログラム動作の間に、第1ランプイネーブル信号に応答して第1供給電圧を供給する第1電圧ポンプと、
前記第1供給電圧に連結される制御電極および、前記第3負荷素子と前記ワードラインデコーダとの間に連結される電流通路を有する第1スイッチトランジスタと、
前記プログラム動作の間に、第2ランプイネーブル信号に応答して第2供給電圧を供給する第2電圧ポンプと、
前記第2供給電圧に連結される制御電極および、前記第2負荷素子と前記ワードラインデコーダとの間に連結される電流通路を有する第2スイッチトランジスタと、
前記プログラム動作の間に、第3ランプイネーブル信号に応答して第3供給電圧を供給する第3電圧ポンプと、
前記第3供給電圧に連結される制御電極および、前記第1負荷素子と前記ワードラインデコーダとの間に連結される電流通路を有する第3スイッチトランジスタと、
前記プログラム動作の間に、第4ランプイネーブル信号に応答して第4供給電圧を供給する第4電圧ポンプと、
前記第4供給電圧に連結される制御電極および、前記プログラム電圧と前記ワードラインデコーダとの間に連結される電流通路を有する第4スイッチトランジスタとを含み、
前記第1乃至第4ランプイネーブル信号は順次に活性化されることを特徴とする請求項18に記載の不揮発性半導体メモリ装置。 - ビットラインと、
第1選択ラインと、
この第1選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第1選択トランジスタと、
前記第1選択ラインに隣接して、前記第1選択ラインと並んで配置されるワードラインと、
このワードラインと連結され、このワードラインを選択するためのワードラインデコーダと、
前記ワードラインに連結される制御電極および、一端が前記第1選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第2選択ラインと、
この第2選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第2選択トランジスタと、
電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
前記高電圧と前記ワードラインデコーダとの間に並列に接続される複数の負荷回路を備え、複数のランプイネーブル信号に応答して複数の供給電圧を供給する高電圧ランプ回路と、
前記複数の供給電圧が前記ワードラインに供給される間に、前記第1選択ラインに所定の選択電圧を供給する選択ラインドライバとを含み、
前記所定の選択電圧はVCC−Vcp1からVth(ここでVCCはプログラム防止ビットラインに与える電圧、Vcp1はプログラム動作時における前記第1選択ラインと前記選択されたワードライン間のカップリング電圧、Vthは前記第1選択トランジスタのしきい値電圧)の範囲内にあり、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第1選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。 - 前記複数のランプイネーブル信号は相互に重畳されて前記プログラム動作の間に前記ワードライン上の前記プログラム電圧が所定の時間の間、階段形状に増加することを特徴とする請求項22に記載の不揮発性半導体メモリ装置。
- 前記所定の時間はプログラム時間の1/10乃至2/10であることを特徴とする請求項23に記載の不揮発性半導体メモリ装置。
- 前記複数の負荷回路の負荷値は互いに異なることを特徴とする請求項22に記載の不揮発性半導体メモリ装置。
- 前記高電圧ランプ回路は、
前記高電圧と前記ワードラインデコーダとの間に並列に順次に接続される第1乃至第3負荷回路と、
前記プログラム動作の間に、第1ランプイネーブル信号に応答して第1供給電圧を供給する第1電圧ポンプと、
前記第1供給電圧に連結される制御電極および、前記プログラム電圧と前記第1負荷回路との間に連結される電流通路を有する第1スイッチトランジスタと、
前記プログラム動作の間に、第2ランプイネーブル信号に応答して第2供給電圧を供給する第2電圧ポンプと、
前記第2供給電圧に連結される制御電極および、前記プログラム電圧と前記第2負荷回路との間に連結される電流通路を有する第2スイッチトランジスタと、
前記プログラム動作の間に、第3ランプイネーブル信号に応答して第3供給電圧を供給する第3電圧ポンプと、
前記第3供給電圧に連結される制御電極および、前記プログラム電圧と前記第1負荷回路との間に連結される電流通路を有する第3スイッチトランジスタと、
前記プログラム動作の間に、第4ランプイネーブル信号に応答して第4供給電圧を供給する第4電圧ポンプと、
前記第4供給電圧に連結される制御電極および、前記プログラム電圧と前記ワードラインとの間に連結される電流通路を有する第4スイッチトランジスタとを含み、
前記第1乃至第4ランプイネーブル信号は順次に活性化されて前記プログラム動作の間に前記ワードラインの電位が階段形状に増加することを特徴とする請求項22に記載の不揮発性半導体メモリ装置。 - ビットライン、第1選択ライン、この第1選択ラインに連結される制御電極および前記ビットラインに一端が連結される電流通路を有する第1選択トランジスタ、前記第1選択ラインに隣接して前記第1選択ラインと並んで配置されるワードライン、このワードラインに連結される制御電極および一端が前記第1選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタ、第2選択ライン、この第2選択ラインに連結される制御電極および一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第2選択トランジスタを含む不揮発性半導体メモリ装置をプログラムする方法において、
プログラム動作の間に、電源電圧より高い所定のライジングスロープのプログラム電圧を発生させる段階と、
前記プログラム電圧の前記ライジングスロープを減少させる段階と、
前記減少したライジングスロープのプログラム電圧が前記ワードラインに印加される間に、前記第1選択ラインにプログラム防止ビットラインに与える電圧より低く制限される選択電圧を供給する段階とを含み、
前記選択電圧は前記プログラム防止ビットラインに与える電圧より少なくとも前記第1選択ラインと前記ワードライン間のカップリング電圧ほど低く、しかし前記第1選択トランジスタのしきい値電圧より高く、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第1選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置のプログラム方法。 - 前記減少したライジングスロープのプログラム電圧の上昇時間はプログラム時間の1/10乃至2/10であることを特徴とする請求項27に記載の不揮発性半導体メモリ装置のプログラム方法。
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