JP2002208702A - パワー半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 289
- 230000002093 peripheral effect Effects 0.000 claims description 81
- 239000000758 substrate Substances 0.000 claims description 41
- 239000004020 conductor Substances 0.000 claims 1
- 230000001965 increasing effect Effects 0.000 abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 9
- GVVPGTZRZFNKDS-JXMROGBWSA-N geranyl diphosphate Chemical compound CC(C)=CCC\C(C)=C\CO[P@](O)(=O)OP(O)(O)=O GVVPGTZRZFNKDS-JXMROGBWSA-N 0.000 abstract description 7
- 230000009467 reduction Effects 0.000 abstract description 5
- 238000002161 passivation Methods 0.000 description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 230000000694 effects Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 230000005611 electricity Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- 101100217298 Mus musculus Aspm gene Proteins 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000036039 immunity Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Abstract
(57)【要約】
【課題】 ゲートパットを縮小化して有効セル領域の
増大化を図り、オン抵抗の低減化を実現する。ＰＮ接
合幅の増大化の達成によりツエナーダイオードの電流−
電圧特性の改善を図り、静電耐量の大きなパワー半導体
装置を得る。 【解決手段】 ユニットセル部ＵＣＰの周囲及びゲート
パット部ＧＰＰの周囲を第１方向Ｄ１乃至第４方向Ｄ４
に関して完全に取り囲むチップ周辺部ＣＰＰ内に、ツエ
ナーダイオード１１を配設する。ツエナーダイオード１
１は、各層が第１方向Ｄ１乃至第４方向Ｄ４に沿って延
在した、Ｎ＋型層１Ｂ−Ｐ型層３３−Ｎ＋型層３２−Ｐ
型層３１−Ｎ＋型層１Ａの構造を有する。
増大化を図り、オン抵抗の低減化を実現する。ＰＮ接
合幅の増大化の達成によりツエナーダイオードの電流−
電圧特性の改善を図り、静電耐量の大きなパワー半導体
装置を得る。 【解決手段】 ユニットセル部ＵＣＰの周囲及びゲート
パット部ＧＰＰの周囲を第１方向Ｄ１乃至第４方向Ｄ４
に関して完全に取り囲むチップ周辺部ＣＰＰ内に、ツエ
ナーダイオード１１を配設する。ツエナーダイオード１
１は、各層が第１方向Ｄ１乃至第４方向Ｄ４に沿って延
在した、Ｎ＋型層１Ｂ−Ｐ型層３３−Ｎ＋型層３２−Ｐ
型層３１−Ｎ＋型層１Ａの構造を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、携帯電話やデジ
タルスチルカメラに代表されるモバイル機器、又はパー
ソナルコンピュータの周辺機器（例えば、液晶又はＣＲ
Ｔ等のディスプレイ、プリンタ、ビデオテープレコー
ダ、ＤＶＤプレーヤ）、又は自動車に搭載される電子機
器等に用いられる電源部の制御素子用のパワー半導体装
置であって、比較的に低耐圧（例えば耐圧値は２００Ｖ
未満）のＭＯＳ構造半導体素子（例えば、縦型パワーＭ
ＯＳＦＥＴ又はＩＧＢＴ）と、当該ＭＯＳ構造半導体素
子のゲートと一方の主電極（縦型パワーＭＯＳＦＥＴの
場合にはソース、ＩＧＢＴの場合にはカソード）との間
に配設されたツエナーダイオードないしは入力保護回路
とを有するパワー半導体装置に関するものである。
タルスチルカメラに代表されるモバイル機器、又はパー
ソナルコンピュータの周辺機器（例えば、液晶又はＣＲ
Ｔ等のディスプレイ、プリンタ、ビデオテープレコー
ダ、ＤＶＤプレーヤ）、又は自動車に搭載される電子機
器等に用いられる電源部の制御素子用のパワー半導体装
置であって、比較的に低耐圧（例えば耐圧値は２００Ｖ
未満）のＭＯＳ構造半導体素子（例えば、縦型パワーＭ
ＯＳＦＥＴ又はＩＧＢＴ）と、当該ＭＯＳ構造半導体素
子のゲートと一方の主電極（縦型パワーＭＯＳＦＥＴの
場合にはソース、ＩＧＢＴの場合にはカソード）との間
に配設されたツエナーダイオードないしは入力保護回路
とを有するパワー半導体装置に関するものである。
【０００２】
【従来の技術】従来より、電源部の制御素子用パワー半
導体装置を駆動するための電源電圧は、１０Ｖ、４Ｖ、
又は２．５Ｖである。しかし、最近の市場においては、
特に携帯電話等のモバイル機器の分野に於いてリチウム
イオン電池の充電及び放電の制御を低消費電力で以て行
うために、駆動電圧が２．５Ｖ又は１．５Ｖである低駆
動型のパワー半導体装置の需要が一段と高まってきてい
る。しかも、低駆動化の市場要求のみならず、ＭＯＳ構
造半導体素子のオン抵抗の低減化による低オン電圧化及
びチップサイズの一段の小型化による小容量化という、
パワー半導体装置の素子性能の向上化も、強く求められ
るに至っている。のみならず、市場及び法律の規制は、
素子の取り扱い時に人体から生ずる静電気、機械から生
ずる静電気、雷、電磁波、又は自動車のスタータの操作
時に生ずる突入電流等の様々なノイズから、ＭＯＳ構造
半導体素子のゲート絶縁膜を保護する入力保護回路をパ
ワー半導体装置自体に内蔵することまでをも要求するに
至っている。この様な静電気等のノイズ対策を行うため
には、例えばＥＩＡＪ（社団法人・日本電子機械工業
会：Electronic Industries Association of Japan）規
格をパワー半導体装置に満足させる必要性がある。即
ち、ＨＢＭ法（Human Body Method）では、製品に求め
られる耐圧の規格は１０００Ｖであり、又は、ＭＭ法
（Machine Method）では、製品に求められる耐圧の規格
は１００Ｖ以上である。そして、市場において製品に求
められている耐圧特性は次第に高くなってきており、勢
い、ＥＩＡＪ規格よりも更に優れた耐圧特性を具備する
パワー半導体装置を実現することが急務となりつつあ
る。
導体装置を駆動するための電源電圧は、１０Ｖ、４Ｖ、
又は２．５Ｖである。しかし、最近の市場においては、
特に携帯電話等のモバイル機器の分野に於いてリチウム
イオン電池の充電及び放電の制御を低消費電力で以て行
うために、駆動電圧が２．５Ｖ又は１．５Ｖである低駆
動型のパワー半導体装置の需要が一段と高まってきてい
る。しかも、低駆動化の市場要求のみならず、ＭＯＳ構
造半導体素子のオン抵抗の低減化による低オン電圧化及
びチップサイズの一段の小型化による小容量化という、
パワー半導体装置の素子性能の向上化も、強く求められ
るに至っている。のみならず、市場及び法律の規制は、
素子の取り扱い時に人体から生ずる静電気、機械から生
ずる静電気、雷、電磁波、又は自動車のスタータの操作
時に生ずる突入電流等の様々なノイズから、ＭＯＳ構造
半導体素子のゲート絶縁膜を保護する入力保護回路をパ
ワー半導体装置自体に内蔵することまでをも要求するに
至っている。この様な静電気等のノイズ対策を行うため
には、例えばＥＩＡＪ（社団法人・日本電子機械工業
会：Electronic Industries Association of Japan）規
格をパワー半導体装置に満足させる必要性がある。即
ち、ＨＢＭ法（Human Body Method）では、製品に求め
られる耐圧の規格は１０００Ｖであり、又は、ＭＭ法
（Machine Method）では、製品に求められる耐圧の規格
は１００Ｖ以上である。そして、市場において製品に求
められている耐圧特性は次第に高くなってきており、勢
い、ＥＩＡＪ規格よりも更に優れた耐圧特性を具備する
パワー半導体装置を実現することが急務となりつつあ
る。
【０００３】この様な顧客要求に応じて、最近の電源部
制御用パワー半導体装置においては、ＭＯＳ構造半導体
素子の入力保護回路として、ツエナーダイオードが内蔵
されるに至っている。例えば、携帯電話への市場拡大に
伴って、１０００ｐＦ相当の入力容量を有し、且つ、２
ｍｍ2の面積に相当するサイズを有するチップが、ツエ
ナーダイオード内蔵型の縦型パワーＭＯＳＦＥＴ装置と
して、市場に出回っている。特に携帯電話の分野では、
製品の耐圧は２０Ｖ乃至３０Ｖの範囲内にあり、低耐圧
で且つ低オン抵抗の製品が強く求められている。
制御用パワー半導体装置においては、ＭＯＳ構造半導体
素子の入力保護回路として、ツエナーダイオードが内蔵
されるに至っている。例えば、携帯電話への市場拡大に
伴って、１０００ｐＦ相当の入力容量を有し、且つ、２
ｍｍ2の面積に相当するサイズを有するチップが、ツエ
ナーダイオード内蔵型の縦型パワーＭＯＳＦＥＴ装置と
して、市場に出回っている。特に携帯電話の分野では、
製品の耐圧は２０Ｖ乃至３０Ｖの範囲内にあり、低耐圧
で且つ低オン抵抗の製品が強く求められている。
【０００４】ここで、図２０は、トレンチ構造のｎ型Ｍ
ＯＳＦＥＴの入力保護回路を成すツエナーダイオードを
示す平面図であり、同図中のゲート電極６ＰＰの形状は
厳密的ではなく、寧ろ模式的に描かれている。又、図２
１は、図２０中に示すＡＰ−ＢＰ線に関する縦断面図で
ある。尚、図２０では、図示の便宜上、図２１中に示さ
れているパシベーション膜１０ＰＰは描かれてはいな
い。
ＯＳＦＥＴの入力保護回路を成すツエナーダイオードを
示す平面図であり、同図中のゲート電極６ＰＰの形状は
厳密的ではなく、寧ろ模式的に描かれている。又、図２
１は、図２０中に示すＡＰ−ＢＰ線に関する縦断面図で
ある。尚、図２０では、図示の便宜上、図２１中に示さ
れているパシベーション膜１０ＰＰは描かれてはいな
い。
【０００５】両図２０，２１に於いて、半導体基板１０
０ＰＰは、Ｎ＋基板９ＰＰとＮ−エピタキシャル層８Ｐ
Ｐとから成り、半導体基板１００ＰＰの主面を成すＮ−
エピタキシャル層８ＰＰの表面上に形成された絶縁膜７
ＰＰの表面７ＳＰＰ上には、Ｎ＋型層１ＰＰ１が形成さ
れている。そして、Ｎ＋型層１ＰＰ１の周囲を完全に取
り囲む様に、Ｎ＋型層１ＰＰ１の外側には周方向に沿っ
てＰ型層３１ＰＰが形成されており、更にＰ型層３１Ｐ
Ｐの周囲を完全に取り囲む様に周方向に沿ってＮ＋型層
３２ＰＰが形成されており、更にＮ＋型層３２ＰＰの周
囲を完全に取り囲む様に周方向に沿ってＰ型層３３ＰＰ
が形成されており、これらの層３１ＰＰ，３２ＰＰ，３
３ＰＰはＰＮ接合領域３ＰＰを成している。更に、この
ＰＮ接合領域３ＰＰの周囲を完全に取り囲む様に、周方
向に沿って、最も外側に位置するＮ＋型層１ＰＰ２が形
成されている。この様に、Ｎ＋型層１ＰＰ１を中心とし
てＮ＋型層１ＰＰ１の周囲をＰ型層とＮ型層とで順次に
取り囲む様に各半導体領域を形成することにより、Ｎ＋
−Ｐ−Ｎ＋−Ｐ−Ｎ＋構造のツエナーダイオード１１Ｐ
Ｐが実現されている。そして、ツエナーダイオード１１
ＰＰの表面上にはパシベーション膜１０ＰＰが形成され
ており、しかも、パシベーション膜１０ＰＰの内でＮ＋
型層１ＰＰ１の上方に位置する部分にはゲート側コンタ
クト領域４ＰＰが穿設されていると共に、Ｎ＋型層１Ｐ
Ｐ２の上方に位置する部分にはソース側コンタクト領域
２ＰＰが穿設されている。更に、ゲート側コンタクト領
域４ＰＰにはゲート電極６ＰＰが形成されており、又、
ソース側コンタクト領域２ＰＰを埋める様に、パシベー
ション膜１０ＰＰの表面の内でゲートパット形成部分の
外側部分上にはソース電極５ＰＰが形成されている。
又、Ｎ＋基板９ＰＰの裏面上には、ドレイン電極１２Ｐ
Ｐが形成されている。
０ＰＰは、Ｎ＋基板９ＰＰとＮ−エピタキシャル層８Ｐ
Ｐとから成り、半導体基板１００ＰＰの主面を成すＮ−
エピタキシャル層８ＰＰの表面上に形成された絶縁膜７
ＰＰの表面７ＳＰＰ上には、Ｎ＋型層１ＰＰ１が形成さ
れている。そして、Ｎ＋型層１ＰＰ１の周囲を完全に取
り囲む様に、Ｎ＋型層１ＰＰ１の外側には周方向に沿っ
てＰ型層３１ＰＰが形成されており、更にＰ型層３１Ｐ
Ｐの周囲を完全に取り囲む様に周方向に沿ってＮ＋型層
３２ＰＰが形成されており、更にＮ＋型層３２ＰＰの周
囲を完全に取り囲む様に周方向に沿ってＰ型層３３ＰＰ
が形成されており、これらの層３１ＰＰ，３２ＰＰ，３
３ＰＰはＰＮ接合領域３ＰＰを成している。更に、この
ＰＮ接合領域３ＰＰの周囲を完全に取り囲む様に、周方
向に沿って、最も外側に位置するＮ＋型層１ＰＰ２が形
成されている。この様に、Ｎ＋型層１ＰＰ１を中心とし
てＮ＋型層１ＰＰ１の周囲をＰ型層とＮ型層とで順次に
取り囲む様に各半導体領域を形成することにより、Ｎ＋
−Ｐ−Ｎ＋−Ｐ−Ｎ＋構造のツエナーダイオード１１Ｐ
Ｐが実現されている。そして、ツエナーダイオード１１
ＰＰの表面上にはパシベーション膜１０ＰＰが形成され
ており、しかも、パシベーション膜１０ＰＰの内でＮ＋
型層１ＰＰ１の上方に位置する部分にはゲート側コンタ
クト領域４ＰＰが穿設されていると共に、Ｎ＋型層１Ｐ
Ｐ２の上方に位置する部分にはソース側コンタクト領域
２ＰＰが穿設されている。更に、ゲート側コンタクト領
域４ＰＰにはゲート電極６ＰＰが形成されており、又、
ソース側コンタクト領域２ＰＰを埋める様に、パシベー
ション膜１０ＰＰの表面の内でゲートパット形成部分の
外側部分上にはソース電極５ＰＰが形成されている。
又、Ｎ＋基板９ＰＰの裏面上には、ドレイン電極１２Ｐ
Ｐが形成されている。
【０００６】この様に、従来のツエナーダイオード内蔵
型の縦型パワーＭＯＳＦＥＴ装置においては、半導体基
板１００ＰＰの主面の内でゲートパットの直下に位置す
る部分とその直下部分の周辺部分とに、Ｎ＋−Ｐ−Ｎ＋
−Ｐ−Ｎ＋構造のツエナーダイオード１１ＰＰが配設さ
れている。
型の縦型パワーＭＯＳＦＥＴ装置においては、半導体基
板１００ＰＰの主面の内でゲートパットの直下に位置す
る部分とその直下部分の周辺部分とに、Ｎ＋−Ｐ−Ｎ＋
−Ｐ−Ｎ＋構造のツエナーダイオード１１ＰＰが配設さ
れている。
【０００７】
【発明が解決しようとする課題】ゲートパット内のゲー
ト電極に対してＩＣパッケージのワイヤボンディングを
行うには、通常、直径が５０μｍの金（Ａｕ）線が使用
される。そのためには、正方形状のゲートパットには、
少なくとも２００μｍ×２００μｍの面積相当の大きさ
のものが必要である。
ト電極に対してＩＣパッケージのワイヤボンディングを
行うには、通常、直径が５０μｍの金（Ａｕ）線が使用
される。そのためには、正方形状のゲートパットには、
少なくとも２００μｍ×２００μｍの面積相当の大きさ
のものが必要である。
【０００８】そこで、２００μｍ×２００μｍの面積相
当の大きさのゲートパット（ゲートパットの周囲長は
０．８ｍｍ）の直下とその周辺部とに両図２０，２１に
示す様にツエナーダイオードを配設してツエナーダイオ
ード内蔵型の縦型パワーＭＯＳＦＥＴ装置を形成して、
図２２に示すＨＢＭ法に関する静電耐量試験回路を用い
て上記縦型パワーＭＯＳＦＥＴ装置の静電耐量を測定し
てみると、得られる電流−電圧（Ｉ−Ｖ）特性は図６中
に於いて破線で以て示すものとなってしまう。即ち、耐
圧値は電流に比例して増加するので、その結果、電流値
次第では耐圧値がゲート絶縁膜の耐圧限界を越えてしま
う事態が生じ得る。従って、この場合には、ツエナーダ
イオードを設けたことによる効果は全く得られていな
い。しかも、この場合には、図２３（尚、図２３は非公
開データを示しており、しかも、測定値の下限値をプロ
ットしたものである）に示す様に、ツエナーダイオード
の動作抵抗ないしはシリーズ抵抗は１００Ω程度になっ
ており、そのときの静電耐量（ＨＢＭ（＋））は、本願
発明者が設定している所望の規格値（＝１５００Ｖ）を
到底満足していないのみならず、１０００Ｖをも切って
いる。この様に、周囲長が０．８ｍｍのゲートパットの
直下とその周辺部とにツエナーダイオードを配設するこ
とは、効果的には意義の無いことであることが、理解さ
れる。
当の大きさのゲートパット（ゲートパットの周囲長は
０．８ｍｍ）の直下とその周辺部とに両図２０，２１に
示す様にツエナーダイオードを配設してツエナーダイオ
ード内蔵型の縦型パワーＭＯＳＦＥＴ装置を形成して、
図２２に示すＨＢＭ法に関する静電耐量試験回路を用い
て上記縦型パワーＭＯＳＦＥＴ装置の静電耐量を測定し
てみると、得られる電流−電圧（Ｉ−Ｖ）特性は図６中
に於いて破線で以て示すものとなってしまう。即ち、耐
圧値は電流に比例して増加するので、その結果、電流値
次第では耐圧値がゲート絶縁膜の耐圧限界を越えてしま
う事態が生じ得る。従って、この場合には、ツエナーダ
イオードを設けたことによる効果は全く得られていな
い。しかも、この場合には、図２３（尚、図２３は非公
開データを示しており、しかも、測定値の下限値をプロ
ットしたものである）に示す様に、ツエナーダイオード
の動作抵抗ないしはシリーズ抵抗は１００Ω程度になっ
ており、そのときの静電耐量（ＨＢＭ（＋））は、本願
発明者が設定している所望の規格値（＝１５００Ｖ）を
到底満足していないのみならず、１０００Ｖをも切って
いる。この様に、周囲長が０．８ｍｍのゲートパットの
直下とその周辺部とにツエナーダイオードを配設するこ
とは、効果的には意義の無いことであることが、理解さ
れる。
【０００９】そこで、本願発明者は、ゲートパットの面
積ないしは周囲長を、従って、ゲートパット直下のツエ
ナーダイオードの形成領域の面積を増大させることを試
みた。その試験結果が、図２４（非公開データ）であ
る。図２４に示す様に、ゲートパットの面積ないしはツ
エナーダイオードのＰＮ接合幅（ＰＮ接合幅とはＰＮ接
合面の周囲方向に沿った長さである）を増大させる程
に、電流−電圧（Ｉ−Ｖ）特性の曲線は、図２４中の左
側の曲線へ、即ち、より急峻に立ち上がる曲線へと移行
しており、従って、動作抵抗の増大によるツエナーダイ
オード効果が顕著に生じることが見出された。この現象
を既述した図２３と図２５（非公開データ）と図２６
（本図は非公開データを示しており、しかも、測定値の
平均値をプロットしたものである）とに基づいて分析し
てみると、次の点が導出される。即ち、測定値の下限値
で評価しても、耐圧（ＨＢＭ（＋）とは正のバイアスを
印加したときの耐圧値であり、一方、ＨＢＭ（−）とは
負のバイアスを印加したときの耐圧値である）が１００
０Ｖとなり得る動作抵抗は３０Ωであり、このときのＰ
Ｎ接合幅は１．６ｍｍとなる。換言すれば、ゲートパッ
トの周囲長を１．６ｍｍに、ないしはゲートパットの一
辺の長さを従来のものの２倍に該る４００μｍに設定す
るならば、平均値としての耐圧は４０００Ｖ以上とな
り、上記の所望の規格値（＝１５００Ｖ）を十分にクリ
アすることが可能となる。
積ないしは周囲長を、従って、ゲートパット直下のツエ
ナーダイオードの形成領域の面積を増大させることを試
みた。その試験結果が、図２４（非公開データ）であ
る。図２４に示す様に、ゲートパットの面積ないしはツ
エナーダイオードのＰＮ接合幅（ＰＮ接合幅とはＰＮ接
合面の周囲方向に沿った長さである）を増大させる程
に、電流−電圧（Ｉ−Ｖ）特性の曲線は、図２４中の左
側の曲線へ、即ち、より急峻に立ち上がる曲線へと移行
しており、従って、動作抵抗の増大によるツエナーダイ
オード効果が顕著に生じることが見出された。この現象
を既述した図２３と図２５（非公開データ）と図２６
（本図は非公開データを示しており、しかも、測定値の
平均値をプロットしたものである）とに基づいて分析し
てみると、次の点が導出される。即ち、測定値の下限値
で評価しても、耐圧（ＨＢＭ（＋）とは正のバイアスを
印加したときの耐圧値であり、一方、ＨＢＭ（−）とは
負のバイアスを印加したときの耐圧値である）が１００
０Ｖとなり得る動作抵抗は３０Ωであり、このときのＰ
Ｎ接合幅は１．６ｍｍとなる。換言すれば、ゲートパッ
トの周囲長を１．６ｍｍに、ないしはゲートパットの一
辺の長さを従来のものの２倍に該る４００μｍに設定す
るならば、平均値としての耐圧は４０００Ｖ以上とな
り、上記の所望の規格値（＝１５００Ｖ）を十分にクリ
アすることが可能となる。
【００１０】この様に、ゲートパットの面積が４００μ
ｍ×４００μｍ相当になる様にゲートパットを形成すれ
ば、設定耐圧規格を満足し得るツエナーダイオード内蔵
型の縦型パワーＭＯＳＦＥＴ装置を実現することが出来
ることが理解される。しかしながら、この様な大面積の
ゲートパットとその直下の内蔵ツエナーダイオードとを
設ける場合には、ゲートパットの面積が装置全体の面積
に対して占める率は約１８％にも達してしまい、ユニッ
トセル部の占有面積率は否応なく小さくならざるを得な
いという問題点が生じてしまう。特に、チップが小型化
すればする程に、この様な問題点は深刻なものとならざ
るを得ない。この点、ゲートパットの面積が２００μｍ
×２００μｍ相当の既述した従来製品では、ゲートパッ
トの占有面積率は約２％にすぎないので、チップの小型
化に対しても特に上記の様な問題点を殆ど生じさせるこ
とは無いと言える。
ｍ×４００μｍ相当になる様にゲートパットを形成すれ
ば、設定耐圧規格を満足し得るツエナーダイオード内蔵
型の縦型パワーＭＯＳＦＥＴ装置を実現することが出来
ることが理解される。しかしながら、この様な大面積の
ゲートパットとその直下の内蔵ツエナーダイオードとを
設ける場合には、ゲートパットの面積が装置全体の面積
に対して占める率は約１８％にも達してしまい、ユニッ
トセル部の占有面積率は否応なく小さくならざるを得な
いという問題点が生じてしまう。特に、チップが小型化
すればする程に、この様な問題点は深刻なものとならざ
るを得ない。この点、ゲートパットの面積が２００μｍ
×２００μｍ相当の既述した従来製品では、ゲートパッ
トの占有面積率は約２％にすぎないので、チップの小型
化に対しても特に上記の様な問題点を殆ど生じさせるこ
とは無いと言える。
【００１１】そこで、直径が５０μｍの金（Ａｕ）線を
用いてワイヤボンディングを行うには２００μｍ×２０
０μｍ相当の面積を有するゲートパットを確保しておく
ことが必須であること、及び、その様な面積を有するゲ
ートパットではチップの小型化に対して既述の問題点は
生じないことを勘案すると、その一辺長が２００μｍの
ゲートパットを採用して小型化の促進及びユニットセル
部の有効面積の増大化を図りつつ、ツエナーダイオード
の動作抵抗を下げて上記の所望の規格値（＝１５００
Ｖ）以上の耐圧を実現することでゲート絶縁膜の特性劣
化を防止し得る、ツエナーダイオード内蔵型のパワー半
導体装置の実現化が、求められているところである。
用いてワイヤボンディングを行うには２００μｍ×２０
０μｍ相当の面積を有するゲートパットを確保しておく
ことが必須であること、及び、その様な面積を有するゲ
ートパットではチップの小型化に対して既述の問題点は
生じないことを勘案すると、その一辺長が２００μｍの
ゲートパットを採用して小型化の促進及びユニットセル
部の有効面積の増大化を図りつつ、ツエナーダイオード
の動作抵抗を下げて上記の所望の規格値（＝１５００
Ｖ）以上の耐圧を実現することでゲート絶縁膜の特性劣
化を防止し得る、ツエナーダイオード内蔵型のパワー半
導体装置の実現化が、求められているところである。
【００１２】本発明は、以上の様な技術的要求に応える
べくなされたものであり、下記の諸目的を達成し得るパ
ワー半導体装置を実現しようとするものである。
べくなされたものであり、下記の諸目的を達成し得るパ
ワー半導体装置を実現しようとするものである。
【００１３】（１）ゲートパット部を縮小化して（目標
は同部の占有面積率が２％程度になること）、小型・小
容量のチップ中のユニットセル部に於けるセル動作領域
（セル活性領域とも言う）の有効面積の増大化、従っ
て、低オン抵抗化ないしは低オン電圧化を図ること。
は同部の占有面積率が２％程度になること）、小型・小
容量のチップ中のユニットセル部に於けるセル動作領域
（セル活性領域とも言う）の有効面積の増大化、従っ
て、低オン抵抗化ないしは低オン電圧化を図ること。
【００１４】（２）ツエナーダイオードのＩ−Ｖ特性の
改善による動作抵抗の低減化を通じて静電耐量の向上を
図り、以て、静電気等のノイズに強い製品化を達成する
こと。
改善による動作抵抗の低減化を通じて静電耐量の向上を
図り、以て、静電気等のノイズに強い製品化を達成する
こと。
【００１５】（３）ツエナーダイオードの動作抵抗の制
御を自由に調整可能とすること。
御を自由に調整可能とすること。
【００１６】（４）ツエナーダイオードのＩ−Ｖ特性の
双方向特性を対象化すること。
双方向特性を対象化すること。
【００１７】（５）ゲート電極配線の容易化及び最短化
を実現して、ツエナーダイオードが持つ入力保護効果を
より一層に高めること。
を実現して、ツエナーダイオードが持つ入力保護効果を
より一層に高めること。
【００１８】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と、前記半導体基板の主面内の中央部分
を占める第１領域上に形成された複数のＭＯＳ構造パワ
ー半導体素子より成り、凹状に窪んだ部分を備えるユニ
ットセル部と、前記半導体基板の前記主面の内で前記ユ
ニットセル部の前記凹状部分で取り囲まれた第２領域の
上方に形成された、ワイヤボンディング対象のゲート電
極を備えるゲートパット部と、前記半導体基板の前記主
面の内で、前記ユニットセル部の周縁部を完全に取り囲
む第３領域の上方に形成された、少なくとも１個のツエ
ナーダイオードを備えるチップ周辺部とを備えることを
特徴とする。
は、半導体基板と、前記半導体基板の主面内の中央部分
を占める第１領域上に形成された複数のＭＯＳ構造パワ
ー半導体素子より成り、凹状に窪んだ部分を備えるユニ
ットセル部と、前記半導体基板の前記主面の内で前記ユ
ニットセル部の前記凹状部分で取り囲まれた第２領域の
上方に形成された、ワイヤボンディング対象のゲート電
極を備えるゲートパット部と、前記半導体基板の前記主
面の内で、前記ユニットセル部の周縁部を完全に取り囲
む第３領域の上方に形成された、少なくとも１個のツエ
ナーダイオードを備えるチップ周辺部とを備えることを
特徴とする。
【００１９】請求項２に記載の発明は、請求項１記載の
パワー半導体装置であって、前記チップ周辺部は１個の
ツエナーダイオードを備えており、前記１個のツエナー
ダイオードは、前記ユニットセル部の前記周縁部側に位
置する第１番目の領域から、前記半導体基板の外縁側に
位置する第ｎ番目の領域までに渡って形成されており、
且つ、交互に導電型が入れ代わると共に前記半導体基板
の外周縁に沿って順次に接合した、ｎ（ｎは３以上の奇
数）個の半導体領域を備えていることを特徴とする。
パワー半導体装置であって、前記チップ周辺部は１個の
ツエナーダイオードを備えており、前記１個のツエナー
ダイオードは、前記ユニットセル部の前記周縁部側に位
置する第１番目の領域から、前記半導体基板の外縁側に
位置する第ｎ番目の領域までに渡って形成されており、
且つ、交互に導電型が入れ代わると共に前記半導体基板
の外周縁に沿って順次に接合した、ｎ（ｎは３以上の奇
数）個の半導体領域を備えていることを特徴とする。
【００２０】請求項３に記載の発明は、請求項１記載の
パワー半導体装置であって、前記チップ周辺部は、複数
の第１ツエナーダイオードと、複数の第２ツエナーダイ
オードとを備え、前記複数の第１ツエナーダイオードの
各々は、その中央に位置する第１導電型の第１半導体領
域から外側に向けて、交互に導電型が入れ代わると共に
順次に接合した、ｎ（ｎは３以上の奇数）個の半導体領
域を備えており、前記複数の第１ツエナーダイオードの
各々の第ｎ半導体領域の導電型は前記第１導電型に等し
く、前記複数の第１ツエナーダイオードの各々の前記第
１半導体領域は、当該第１半導体領域の表面上に設けら
れた第１コンタクトホールを介して、前記ゲートパット
部内の前記ワイヤボンディング対象ゲート電極と、前記
ユニットセル部内の対応する第１ＭＯＳ構造パワー半導
体素子の第１ゲート電極層とに電気的に接続されてお
り、前記複数の第１ツエナーダイオードの各々の最も外
側に位置する第ｎ半導体領域は、当該第ｎ半導体領域の
表面上に設けられた第２コンタクトホールを介して、前
記ユニットセル部内の前記第１ＭＯＳ構造パワー半導体
素子の一方の主電極層に電気的に接続されており、前記
複数の第２ツエナーダイオードの各々は、その中央に位
置する前記第１導電型の第１半導体領域から外側に向け
て、交互に導電型が入れ代わると共に順次に接合した、
ｎ（ｎは３以上の奇数）個の半導体領域を備えており、
前記複数の第２ツエナーダイオードの各々の第ｎ半導体
領域の導電型は前記第１導電型に等しく、前記複数の第
２ツエナーダイオードの各々の最も外側に位置する第ｎ
半導体領域は、当該第ｎ半導体領域の表面上に設けられ
た第３コンタクトホールを介して、前記ゲートパット部
内の前記ワイヤボンディング対象ゲート電極と、前記ユ
ニットセル部内の対応する第２ＭＯＳ構造パワー半導体
素子の第２ゲート電極層とに電気的に接続されており、
前記複数の第２ツエナーダイオードの各々の前記第１半
導体領域は、当該第１半導体領域の表面上に設けられた
第４コンタクトホールを介して、前記ユニットセル部内
の前記第２ＭＯＳ構造パワー半導体素子の一方の主電極
層に電気的に接続されており、前記第１ゲート電極層と
前記第２ゲート電極層とは互いに電気的に接続されてい
ることを特徴とする。
パワー半導体装置であって、前記チップ周辺部は、複数
の第１ツエナーダイオードと、複数の第２ツエナーダイ
オードとを備え、前記複数の第１ツエナーダイオードの
各々は、その中央に位置する第１導電型の第１半導体領
域から外側に向けて、交互に導電型が入れ代わると共に
順次に接合した、ｎ（ｎは３以上の奇数）個の半導体領
域を備えており、前記複数の第１ツエナーダイオードの
各々の第ｎ半導体領域の導電型は前記第１導電型に等し
く、前記複数の第１ツエナーダイオードの各々の前記第
１半導体領域は、当該第１半導体領域の表面上に設けら
れた第１コンタクトホールを介して、前記ゲートパット
部内の前記ワイヤボンディング対象ゲート電極と、前記
ユニットセル部内の対応する第１ＭＯＳ構造パワー半導
体素子の第１ゲート電極層とに電気的に接続されてお
り、前記複数の第１ツエナーダイオードの各々の最も外
側に位置する第ｎ半導体領域は、当該第ｎ半導体領域の
表面上に設けられた第２コンタクトホールを介して、前
記ユニットセル部内の前記第１ＭＯＳ構造パワー半導体
素子の一方の主電極層に電気的に接続されており、前記
複数の第２ツエナーダイオードの各々は、その中央に位
置する前記第１導電型の第１半導体領域から外側に向け
て、交互に導電型が入れ代わると共に順次に接合した、
ｎ（ｎは３以上の奇数）個の半導体領域を備えており、
前記複数の第２ツエナーダイオードの各々の第ｎ半導体
領域の導電型は前記第１導電型に等しく、前記複数の第
２ツエナーダイオードの各々の最も外側に位置する第ｎ
半導体領域は、当該第ｎ半導体領域の表面上に設けられ
た第３コンタクトホールを介して、前記ゲートパット部
内の前記ワイヤボンディング対象ゲート電極と、前記ユ
ニットセル部内の対応する第２ＭＯＳ構造パワー半導体
素子の第２ゲート電極層とに電気的に接続されており、
前記複数の第２ツエナーダイオードの各々の前記第１半
導体領域は、当該第１半導体領域の表面上に設けられた
第４コンタクトホールを介して、前記ユニットセル部内
の前記第２ＭＯＳ構造パワー半導体素子の一方の主電極
層に電気的に接続されており、前記第１ゲート電極層と
前記第２ゲート電極層とは互いに電気的に接続されてい
ることを特徴とする。
【００２１】請求項４に記載の発明は、請求項３記載の
パワー半導体装置であって、前記複数の第１ツエナーダ
イオードの各々の前記第１コンタクトホールの第１面積
と前記複数の第２ツエナーダイオードの各々の前記第３
コンタクトホールの第３面積との第１総和は、前記複数
の第１ツエナーダイオードの各々の前記第２コンタクト
ホールの第２面積と前記複数の第２ツエナーダイオード
の各々の前記第４コンタクトホールの第４面積との第２
総和に等しいことを特徴とする。
パワー半導体装置であって、前記複数の第１ツエナーダ
イオードの各々の前記第１コンタクトホールの第１面積
と前記複数の第２ツエナーダイオードの各々の前記第３
コンタクトホールの第３面積との第１総和は、前記複数
の第１ツエナーダイオードの各々の前記第２コンタクト
ホールの第２面積と前記複数の第２ツエナーダイオード
の各々の前記第４コンタクトホールの第４面積との第２
総和に等しいことを特徴とする。
【００２２】請求項５に記載の発明は、請求項４記載の
パワー半導体装置であって、前記複数の第１ツエナーダ
イオードの各々と前記複数の第２ツエナーダイオードの
各々とは、前記半導体基板の前記外周縁に沿って交互に
設けられていることを特徴とする。
パワー半導体装置であって、前記複数の第１ツエナーダ
イオードの各々と前記複数の第２ツエナーダイオードの
各々とは、前記半導体基板の前記外周縁に沿って交互に
設けられていることを特徴とする。
【００２３】請求項６に記載の発明は、請求項５記載の
パワー半導体装置であって、前記チップ周辺部の内で、
互いに隣り合う第１ツエナーダイオードと第２ツエナー
ダイオードとの間に位置する部分には、前記第１ゲート
電極層及び前記第２ゲート電極層の両方に接続された共
通ゲート電極層が形成されており、前記共通ゲート電極
層の表面上に設けられた第５コンタクトホールと当該第
５コンタクトホールを埋めるゲート電極配線によって、
前記第１ツエナーダイオードの前記第１半導体領域と前
記第２ツエナーダイオードの前記第ｎ半導体領域とは互
いに電気的に接続されていることを特徴とする。
パワー半導体装置であって、前記チップ周辺部の内で、
互いに隣り合う第１ツエナーダイオードと第２ツエナー
ダイオードとの間に位置する部分には、前記第１ゲート
電極層及び前記第２ゲート電極層の両方に接続された共
通ゲート電極層が形成されており、前記共通ゲート電極
層の表面上に設けられた第５コンタクトホールと当該第
５コンタクトホールを埋めるゲート電極配線によって、
前記第１ツエナーダイオードの前記第１半導体領域と前
記第２ツエナーダイオードの前記第ｎ半導体領域とは互
いに電気的に接続されていることを特徴とする。
【００２４】
【発明の実施の形態】本発明に係るツエナーダイオード
内蔵型のパワー半導体装置は、半導体基板の主面内の
中央部分を占める第１領域上に形成された複数のＭＯＳ
構造パワー半導体素子より成るユニットセル部と、半
導体基板の主面の内で、ユニットセル部に於いて形成さ
れた凹状に窪んだ部分で囲まれる第２領域の上方に形成
された、ゲート電極のワイヤボンディング対象部分を備
えるゲートパット部と、半導体基板の主面の内で、後
述する第１方向と第２方向と第３方向と第４方向とに関
して、上記ユニットセル部の周縁部及び上記ゲートパッ
ト部を完全に取り囲む第３領域の上方に形成された、少
なくとも１個のツエナーダイオードを備えるチップ周辺
部とを有する。
内蔵型のパワー半導体装置は、半導体基板の主面内の
中央部分を占める第１領域上に形成された複数のＭＯＳ
構造パワー半導体素子より成るユニットセル部と、半
導体基板の主面の内で、ユニットセル部に於いて形成さ
れた凹状に窪んだ部分で囲まれる第２領域の上方に形成
された、ゲート電極のワイヤボンディング対象部分を備
えるゲートパット部と、半導体基板の主面の内で、後
述する第１方向と第２方向と第３方向と第４方向とに関
して、上記ユニットセル部の周縁部及び上記ゲートパッ
ト部を完全に取り囲む第３領域の上方に形成された、少
なくとも１個のツエナーダイオードを備えるチップ周辺
部とを有する。
【００２５】そして、後述する実施の形態１に係るチッ
プ周辺部は、上記ユニットセル部の周縁部に隣接し且つ
上記周縁部を完全に取り囲む様に第１乃至第４方向の４
方向に沿って延在するＮ＋型半導体領域から半導体基板
の外縁側に向かってＰ型半導体領域とＮ＋型半導体領域
とが交互に配列して成る、Ｎ＋−Ｐ−Ｎ＋−Ｐ−Ｎ＋構
造の１個のツエナーダイオードを有している。
プ周辺部は、上記ユニットセル部の周縁部に隣接し且つ
上記周縁部を完全に取り囲む様に第１乃至第４方向の４
方向に沿って延在するＮ＋型半導体領域から半導体基板
の外縁側に向かってＰ型半導体領域とＮ＋型半導体領域
とが交互に配列して成る、Ｎ＋−Ｐ−Ｎ＋−Ｐ−Ｎ＋構
造の１個のツエナーダイオードを有している。
【００２６】これに対して、後述する実施の形態２に係
るチップ周辺部には、互いに異なる配線構造を有する第
１ツエナーダイオードと第２ツエナーダイオードとが、
交互に且つ等間隔で配設されている。ここで、第１ツエ
ナーダイオードは、ゲート電極に接続された最も内側に
位置する中央のＮ＋型半導体領域と、ソース電極に接続
された最も外側に位置するＮ＋型半導体領域とを有す
る、Ｎ＋−Ｐ−Ｎ＋−Ｐ−Ｎ＋構造のツエナーダイオー
ドである。又、第２ツエナーダイオードは、ソース電極
に接続された最も内側に位置する中央のＮ＋型半導体領
域と、ゲート電極に接続された最も外側に位置するＮ＋
型半導体領域とを有する、Ｎ＋−Ｐ−Ｎ＋−Ｐ−Ｎ＋構
造のツエナーダイオードである。
るチップ周辺部には、互いに異なる配線構造を有する第
１ツエナーダイオードと第２ツエナーダイオードとが、
交互に且つ等間隔で配設されている。ここで、第１ツエ
ナーダイオードは、ゲート電極に接続された最も内側に
位置する中央のＮ＋型半導体領域と、ソース電極に接続
された最も外側に位置するＮ＋型半導体領域とを有す
る、Ｎ＋−Ｐ−Ｎ＋−Ｐ−Ｎ＋構造のツエナーダイオー
ドである。又、第２ツエナーダイオードは、ソース電極
に接続された最も内側に位置する中央のＮ＋型半導体領
域と、ゲート電極に接続された最も外側に位置するＮ＋
型半導体領域とを有する、Ｎ＋−Ｐ−Ｎ＋−Ｐ−Ｎ＋構
造のツエナーダイオードである。
【００２７】更に、後述する実施の形態３に係るチップ
周辺部においては、互いに隣り合う第１ツエナーダイオ
ードと第２ツエナーダイオードとの間の半導体基板の主
面上方に共通ゲート電極層が設けられている。
周辺部においては、互いに隣り合う第１ツエナーダイオ
ードと第２ツエナーダイオードとの間の半導体基板の主
面上方に共通ゲート電極層が設けられている。
【００２８】以下では、第１領域上に形成されるＭＯＳ
構造パワー半導体素子の各々がトレンチ型ＭＯＳＦＥＴ
の場合について、図面を参照しつつ、各実施の形態を詳
述する。尚、本発明は、平面型ＭＯＳＦＥＴ（ＤＭＯＳ
ＦＥＴ）又はＶ型ＭＯＳＦＥＴの様な縦型パワーＭＯＳ
ＦＥＴを、又はＩＧＢＴをＭＯＳ構造パワー半導体素子
に用いる場合にも適用可能であることは言うまでもな
い。
構造パワー半導体素子の各々がトレンチ型ＭＯＳＦＥＴ
の場合について、図面を参照しつつ、各実施の形態を詳
述する。尚、本発明は、平面型ＭＯＳＦＥＴ（ＤＭＯＳ
ＦＥＴ）又はＶ型ＭＯＳＦＥＴの様な縦型パワーＭＯＳ
ＦＥＴを、又はＩＧＢＴをＭＯＳ構造パワー半導体素子
に用いる場合にも適用可能であることは言うまでもな
い。
【００２９】（実施の形態１）図１は、実施の形態１に
係るツエナーダイオード内蔵型のパワー半導体装置の全
体構成を示す平面図である。尚、実際には、アルミニウ
ム（Ａｌ）より成るソース電極５は、図１中の破線ＳＬ
１で囲まれる領域内に全面的に形成されてはいるが、図
１では図示の便宜上、ソース電極５の一部分のみが描か
れている。しかも、図１では、図示の便宜上、ゲート電
極６の周縁部６Ａは、ゲート電極６の中央部６ＣとＴ字
型を成す様に連結・交差し且つ第１方向Ｄ１に沿って延
在する一部分のみを有している様に描かれているが、実
際には、ゲート電極６の周縁部６Ａは、第１方向Ｄ１、
第１方向Ｄ１と直交する第２方向Ｄ２、第２方向Ｄ２と
直交し且つ第１方向Ｄ１とは逆向きを成す第３方向Ｄ
３、及び第３方向Ｄ３及び第１方向Ｄ１と直交し且つ第
２方向Ｄ２とは逆向きを成す第４方向Ｄ４に沿って延在
して一つに繋がった部分である。加えて、図１では、図
示の便宜上、１個のゲート電極６の突出部６Ｐが描かれ
ているが、実際には、ゲート電極６の周縁部６Ａの任意
の位置からユニットセル部ＵＣＰへ向けて、各突出部６
Ｐが設けられている。
係るツエナーダイオード内蔵型のパワー半導体装置の全
体構成を示す平面図である。尚、実際には、アルミニウ
ム（Ａｌ）より成るソース電極５は、図１中の破線ＳＬ
１で囲まれる領域内に全面的に形成されてはいるが、図
１では図示の便宜上、ソース電極５の一部分のみが描か
れている。しかも、図１では、図示の便宜上、ゲート電
極６の周縁部６Ａは、ゲート電極６の中央部６ＣとＴ字
型を成す様に連結・交差し且つ第１方向Ｄ１に沿って延
在する一部分のみを有している様に描かれているが、実
際には、ゲート電極６の周縁部６Ａは、第１方向Ｄ１、
第１方向Ｄ１と直交する第２方向Ｄ２、第２方向Ｄ２と
直交し且つ第１方向Ｄ１とは逆向きを成す第３方向Ｄ
３、及び第３方向Ｄ３及び第１方向Ｄ１と直交し且つ第
２方向Ｄ２とは逆向きを成す第４方向Ｄ４に沿って延在
して一つに繋がった部分である。加えて、図１では、図
示の便宜上、１個のゲート電極６の突出部６Ｐが描かれ
ているが、実際には、ゲート電極６の周縁部６Ａの任意
の位置からユニットセル部ＵＣＰへ向けて、各突出部６
Ｐが設けられている。
【００３０】又、図２、図３及び図４は、それぞれ図１
中のＩ−Ｉ線、ＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ線に関
する縦断面図に該当している。
中のＩ−Ｉ線、ＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ線に関
する縦断面図に該当している。
【００３１】図１乃至図４に示す様に、半導体基板１０
０は、Ｎ＋基板９とＮ−エピタキシャル層８とから成
り、Ｎ−エピタキシャル層８の表面が半導体基板１００
Ｐの主面１００Ｓを成す。そして、半導体基板１００Ｐ
の主面１００Ｓの内で第１領域Ｒ１に該当する部分上に
は、複数のトレンチ型ＭＯＳＦＥＴ１４が形成されてい
る。ここで、各トレンチ型ＭＯＳＦＥＴ１４は、既知の
通り、主面１００Ｓから、Ｎ−エピタキシャル層８内
に形成されたＰ型ウエル層２０を貫通して当該Ｐ型ウエ
ル層２０の直下のＮ−エピタキシャル層８内の部分にま
で達するトレンチＴＲと、トレンチＴＲの壁面上及び
底面上とトレンチＴＲの周辺の主面１００Ｓ上とに形成
されたゲート酸化膜ないしはゲート絶縁膜７Ｇと、ゲ
ート絶縁膜７Ｇで被覆されたトレンチＴＲ内を完全に埋
めつくしてトレンチＴＲの上方に突出していると共に、
トレンチＴＲの周辺の主面１００Ｓ上方に於いて第３領
域Ｒ３に向けて主面１００Ｓに平行に延在するドープド
ポリシリコン層（トレンチ型ＭＯＳＦＥＴ１４のゲート
電極層とも称する）１３と、トレンチＴＲと当該トレ
ンチＴＲの周辺の主面１００Ｓの部分との各交差付近に
於けるＰ型ウエル層２０内の各部分に形成された２個の
Ｎ＋型のソース領域１５と、露出した一方のソース領
域１５とドープドポリシリコン層１３の露出した表面と
を被覆するパシベーション膜１０とを、備えている。そ
して、これらのトレンチ型ＭＯＳＦＥＴ１４が形成され
ている部分ないしは領域を「ユニットセル部ＵＣＰ」と
称している。このユニットセル部ＵＣＰは、図１にも示
す通り、半導体基板１００の主面１００Ｓの中央部分を
中心に、図１に示す外枠部ＵＣＰＦにまで広がってお
り、半導体基板１００の主面１００Ｓ上の領域の大部分
を占めている。そして、ユニットセル部ＵＣＰには、既
述の通り、ストライプ構造又はメッシュ構造として、多
数のＭＯＳ構造半導体素子が集積されている。
０は、Ｎ＋基板９とＮ−エピタキシャル層８とから成
り、Ｎ−エピタキシャル層８の表面が半導体基板１００
Ｐの主面１００Ｓを成す。そして、半導体基板１００Ｐ
の主面１００Ｓの内で第１領域Ｒ１に該当する部分上に
は、複数のトレンチ型ＭＯＳＦＥＴ１４が形成されてい
る。ここで、各トレンチ型ＭＯＳＦＥＴ１４は、既知の
通り、主面１００Ｓから、Ｎ−エピタキシャル層８内
に形成されたＰ型ウエル層２０を貫通して当該Ｐ型ウエ
ル層２０の直下のＮ−エピタキシャル層８内の部分にま
で達するトレンチＴＲと、トレンチＴＲの壁面上及び
底面上とトレンチＴＲの周辺の主面１００Ｓ上とに形成
されたゲート酸化膜ないしはゲート絶縁膜７Ｇと、ゲ
ート絶縁膜７Ｇで被覆されたトレンチＴＲ内を完全に埋
めつくしてトレンチＴＲの上方に突出していると共に、
トレンチＴＲの周辺の主面１００Ｓ上方に於いて第３領
域Ｒ３に向けて主面１００Ｓに平行に延在するドープド
ポリシリコン層（トレンチ型ＭＯＳＦＥＴ１４のゲート
電極層とも称する）１３と、トレンチＴＲと当該トレ
ンチＴＲの周辺の主面１００Ｓの部分との各交差付近に
於けるＰ型ウエル層２０内の各部分に形成された２個の
Ｎ＋型のソース領域１５と、露出した一方のソース領
域１５とドープドポリシリコン層１３の露出した表面と
を被覆するパシベーション膜１０とを、備えている。そ
して、これらのトレンチ型ＭＯＳＦＥＴ１４が形成され
ている部分ないしは領域を「ユニットセル部ＵＣＰ」と
称している。このユニットセル部ＵＣＰは、図１にも示
す通り、半導体基板１００の主面１００Ｓの中央部分を
中心に、図１に示す外枠部ＵＣＰＦにまで広がってお
り、半導体基板１００の主面１００Ｓ上の領域の大部分
を占めている。そして、ユニットセル部ＵＣＰには、既
述の通り、ストライプ構造又はメッシュ構造として、多
数のＭＯＳ構造半導体素子が集積されている。
【００３２】次に、半導体基板１００の主面１００Ｓ内
の第２領域Ｒ２に於ける「ゲートパット部ＧＰＰ」の構
成について、図１及び図４に基づき説明する。
の第２領域Ｒ２に於ける「ゲートパット部ＧＰＰ」の構
成について、図１及び図４に基づき説明する。
【００３３】ここに、ゲートパット部ＧＰＰとは、半導
体基板１００の主面１００Ｓの内で、ユニットセル部Ｕ
ＣＰの第１方向Ｄ１側外縁部の略中央部分から第２方向
Ｄ２に沿って窪んだ凹状部分ＵＣＰＣで取り囲まれた第
２領域Ｒ２と、当該領域Ｒ２の上方部分とに、相当す
る。そして、例えば一辺長が２００μｍの正方形の領域
を成すゲートパット１８の枠内に位置する様に、ゲート
電極６の中央部６Ｃの内の第１部分６Ｃ１が、半導体基
板１００の主面１００Ｓの第２領域Ｒ２の上方に配設さ
れている。即ち、半導体基板１００の主面１００Ｓの第
２領域Ｒ２上には、第２領域Ｒ２と隣接する後述の第３
領域Ｒ３上にも広がる様に、ゲート絶縁膜７Ｇと一体的
に繋がった絶縁膜ないしは酸化膜７が全面的に形成され
ている。更に、第２領域Ｒ２内に位置する絶縁膜７の表
面上には、ゲート絶縁膜７Ｇ上に位置するドープドポリ
シリコン層１３の部分から延長された、トレンチ型ＭＯ
ＳＦＥＴ１４のドープドポリシリコン層１３が形成され
ており、ドープドポリシリコン層１３の一端１３Ｅは、
第２領域Ｒ２と第３領域Ｒ３との境界の手前に位置して
いる。更に、第２領域Ｒ２内のドープドポリシリコン層
１３の露出した表面上と、隣の第３領域Ｒ３内の後述す
るツエナーダイオード１１の露出した表面上とには、全
面的に絶縁膜ないしはパシベーション膜１０が形成され
ており、しかも、第２領域Ｒ２内のパシベーション膜１
０には、図１及び図４に示す６個のゲート電極直下コン
タクトホール１６、１６Ａ、１６Ｂ、１７、１７Ａ、１
７Ｂが形成されている。加えて、隣の第３領域Ｒ３内の
パシベーション膜１０にも、図４に示す１個のゲート電
極直下コンタクトホール１９が形成されている。そし
て、全てのゲート電極直下コンタクトホール１６、１６
Ａ、１６Ｂ、１７、１７Ａ、１７Ｂ、１９内を充填する
様に、第２領域Ｒ２から隣の第３領域Ｒ３にまで跨がっ
て配設されたパシベーション膜１０の露出表面上には、
ゲート電極６が形成されている。これにより、各ゲート
電極直下コンタクトホール１６、１６Ａ、１６Ｂ、１
７、１７Ａ、１７Ｂを介して、ゲート電極６の中央部６
Ｃの内で第２領域Ｒ２の上方に位置する第１部分６Ｃ１
と、第２領域Ｒ２内にまで延長されたドープドポリシリ
コン層１３との電気的コンタクトが達成されており、し
かも、ゲート電極直下コンタクトホール１９を介して、
第２方向Ｄ２ないしは第４方向Ｄ４に沿って延在したゲ
ート電極６の中央部６Ｃの内で、第３領域Ｒ３の上方に
位置し且つ第１部分６Ｃ１と繋がっている基板外縁側の
第２部分６Ｃ２と、後述するツエナーダイオード１１の
第５半導体領域（第ｎ（ｎは３以上の奇数）半導体領域
に該当する）１Ａとの電気的コンタクトも実現されてい
る。この様に、本ツエナーダイオード内蔵型パワー半導
体装置では、ゲートパット１８は２００μｍ2相当の面
積を有する小領域であり（例えば、２ｍｍ2相当の面積
を有するチップに対するゲートパット１８の占有面積率
は約２％にすぎない）、これはツエナーダイオード効果
を発揮し得なかった従来型の製品のゲートパットサイズ
と同等である。しかも、本パワー半導体装置では、ゲー
ト電極６の内の第１部分６Ｃ１（同部分６Ｃ１はワイヤ
ボンディング対象ゲート電極に該当する）の直下とその
周辺部とには、つまり、第２領域Ｒ２内には、ツエナー
ダイオードは存在しない。このことが、逆に言えば、占
有面積率が約２％と言う小型のゲートパット１８を実現
可能としている。このゲートパット１８の小型化によ
り、ユニットセル部ＵＣＰのセル動作領域の拡大化がも
たらされ、セル動作領域に於ける低オン抵抗化ないしは
低オン電圧化を実現可能としている。
体基板１００の主面１００Ｓの内で、ユニットセル部Ｕ
ＣＰの第１方向Ｄ１側外縁部の略中央部分から第２方向
Ｄ２に沿って窪んだ凹状部分ＵＣＰＣで取り囲まれた第
２領域Ｒ２と、当該領域Ｒ２の上方部分とに、相当す
る。そして、例えば一辺長が２００μｍの正方形の領域
を成すゲートパット１８の枠内に位置する様に、ゲート
電極６の中央部６Ｃの内の第１部分６Ｃ１が、半導体基
板１００の主面１００Ｓの第２領域Ｒ２の上方に配設さ
れている。即ち、半導体基板１００の主面１００Ｓの第
２領域Ｒ２上には、第２領域Ｒ２と隣接する後述の第３
領域Ｒ３上にも広がる様に、ゲート絶縁膜７Ｇと一体的
に繋がった絶縁膜ないしは酸化膜７が全面的に形成され
ている。更に、第２領域Ｒ２内に位置する絶縁膜７の表
面上には、ゲート絶縁膜７Ｇ上に位置するドープドポリ
シリコン層１３の部分から延長された、トレンチ型ＭＯ
ＳＦＥＴ１４のドープドポリシリコン層１３が形成され
ており、ドープドポリシリコン層１３の一端１３Ｅは、
第２領域Ｒ２と第３領域Ｒ３との境界の手前に位置して
いる。更に、第２領域Ｒ２内のドープドポリシリコン層
１３の露出した表面上と、隣の第３領域Ｒ３内の後述す
るツエナーダイオード１１の露出した表面上とには、全
面的に絶縁膜ないしはパシベーション膜１０が形成され
ており、しかも、第２領域Ｒ２内のパシベーション膜１
０には、図１及び図４に示す６個のゲート電極直下コン
タクトホール１６、１６Ａ、１６Ｂ、１７、１７Ａ、１
７Ｂが形成されている。加えて、隣の第３領域Ｒ３内の
パシベーション膜１０にも、図４に示す１個のゲート電
極直下コンタクトホール１９が形成されている。そし
て、全てのゲート電極直下コンタクトホール１６、１６
Ａ、１６Ｂ、１７、１７Ａ、１７Ｂ、１９内を充填する
様に、第２領域Ｒ２から隣の第３領域Ｒ３にまで跨がっ
て配設されたパシベーション膜１０の露出表面上には、
ゲート電極６が形成されている。これにより、各ゲート
電極直下コンタクトホール１６、１６Ａ、１６Ｂ、１
７、１７Ａ、１７Ｂを介して、ゲート電極６の中央部６
Ｃの内で第２領域Ｒ２の上方に位置する第１部分６Ｃ１
と、第２領域Ｒ２内にまで延長されたドープドポリシリ
コン層１３との電気的コンタクトが達成されており、し
かも、ゲート電極直下コンタクトホール１９を介して、
第２方向Ｄ２ないしは第４方向Ｄ４に沿って延在したゲ
ート電極６の中央部６Ｃの内で、第３領域Ｒ３の上方に
位置し且つ第１部分６Ｃ１と繋がっている基板外縁側の
第２部分６Ｃ２と、後述するツエナーダイオード１１の
第５半導体領域（第ｎ（ｎは３以上の奇数）半導体領域
に該当する）１Ａとの電気的コンタクトも実現されてい
る。この様に、本ツエナーダイオード内蔵型パワー半導
体装置では、ゲートパット１８は２００μｍ2相当の面
積を有する小領域であり（例えば、２ｍｍ2相当の面積
を有するチップに対するゲートパット１８の占有面積率
は約２％にすぎない）、これはツエナーダイオード効果
を発揮し得なかった従来型の製品のゲートパットサイズ
と同等である。しかも、本パワー半導体装置では、ゲー
ト電極６の内の第１部分６Ｃ１（同部分６Ｃ１はワイヤ
ボンディング対象ゲート電極に該当する）の直下とその
周辺部とには、つまり、第２領域Ｒ２内には、ツエナー
ダイオードは存在しない。このことが、逆に言えば、占
有面積率が約２％と言う小型のゲートパット１８を実現
可能としている。このゲートパット１８の小型化によ
り、ユニットセル部ＵＣＰのセル動作領域の拡大化がも
たらされ、セル動作領域に於ける低オン抵抗化ないしは
低オン電圧化を実現可能としている。
【００３４】次に、半導体基板１００の主面１００Ｓの
内の第３領域Ｒ３に於ける「チップ周辺部ＣＰＰ」の構
成について、図１乃至図３に基づき説明する。
内の第３領域Ｒ３に於ける「チップ周辺部ＣＰＰ」の構
成について、図１乃至図３に基づき説明する。
【００３５】このチップ周辺部ＣＰＰは、１個のツエナ
ーダイオード１１を備えている。この点を詳述すれば、
次の通りである。即ち、チップ周辺部ＣＰＰとは、半導
体基板１００の主面１００Ｓの内で、ゲート電極６の中
央部分６Ｃ（＝第１部分６Ｃ１＋第２部分６Ｃ２）の長
手方向ないしは突出方向に直交する第１方向Ｄ１と、チ
ップの第１長さＬ１（例えば２ｍｍ）を有する長手辺の
延在方向に平行な第２方向Ｄ２と、チップの第２長さＬ
２（例えば１ｍｍ）を有する短手辺の延在方向に平行な
第３方向Ｄ３と、第４方向Ｄ４とに沿って、ユニットセ
ル部ＵＣＰないしは第１領域Ｒ１の周縁部又は外枠ＵＣ
ＰＦと、ゲートパット部ＧＰＰに該当する第２領域Ｒ２
の外側辺（凹状部分ＵＣＰＣに対向していない側の周縁
部）Ｒ２Ｐとを、完全に取り囲む第３領域Ｒ３と、当該
第３領域Ｒ３の上方に形成された１個のツエナーダイオ
ード１１等から成る領域である。
ーダイオード１１を備えている。この点を詳述すれば、
次の通りである。即ち、チップ周辺部ＣＰＰとは、半導
体基板１００の主面１００Ｓの内で、ゲート電極６の中
央部分６Ｃ（＝第１部分６Ｃ１＋第２部分６Ｃ２）の長
手方向ないしは突出方向に直交する第１方向Ｄ１と、チ
ップの第１長さＬ１（例えば２ｍｍ）を有する長手辺の
延在方向に平行な第２方向Ｄ２と、チップの第２長さＬ
２（例えば１ｍｍ）を有する短手辺の延在方向に平行な
第３方向Ｄ３と、第４方向Ｄ４とに沿って、ユニットセ
ル部ＵＣＰないしは第１領域Ｒ１の周縁部又は外枠ＵＣ
ＰＦと、ゲートパット部ＧＰＰに該当する第２領域Ｒ２
の外側辺（凹状部分ＵＣＰＣに対向していない側の周縁
部）Ｒ２Ｐとを、完全に取り囲む第３領域Ｒ３と、当該
第３領域Ｒ３の上方に形成された１個のツエナーダイオ
ード１１等から成る領域である。
【００３６】特に本実施の形態では、ツエナーダイオー
ド１１の配設位置に特徴を有する。即ち、半導体基板１
００の主面１００Ｓの第３領域Ｒ３上には、第３領域Ｒ
３に近接する第１領域Ｒ１及び第２領域Ｒ２の各々から
引き延ばされた絶縁膜７が全面的に形成されている。そ
して、この第３領域Ｒ３内の絶縁膜７の表面上に、ツエ
ナーダイオード１１が設けられている。より具体的な構
成は、次の通りである。先ず、ツエナーダイオード１１
は、ユニットセル部ＵＣＰの周縁部ＵＣＰＦ側に位置
しており、しかも、第１方向Ｄ１、第２方向Ｄ２、第３
方向Ｄ３及び第４方向Ｄ４に沿って延在することによっ
て、第１領域Ｒ１の周縁部ＵＣＰＦ及び第２領域Ｒ２の
周縁部Ｒ２Ｐを完全に取り囲む、第１導電型（ここでは
Ｎ＋型に該当）の第１半導体領域１Ｂを有する。この第
１半導体領域１Ｂは、最も内側に位置するＮ＋型半導体
領域である。更に、ツエナーダイオード１１は、第１
方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ
４に沿って延在することによって第１半導体領域１Ｂの
外周端に全面的に接合している、第２導電型（ここでは
Ｐ型に該当）の第２半導体領域３３を有する。更に、ツ
エナーダイオード１１は、第１方向Ｄ１、第２方向Ｄ
２、第３方向Ｄ３及び第４方向Ｄ４に沿って延在するこ
とによって第２半導体領域３３の外周端に全面的に接合
している、第１導電型（Ｎ＋型）の第３半導体領域３２
を有する。この第３半導体領域３２は、中央に位置する
Ｎ＋型半導体領域である。更に、ツエナーダイオード１
１は、第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３及
び第４方向Ｄ４に沿って延在することによって第３半導
体領域３２の外周端に全面的に接合している、Ｐ型の第
４半導体領域３１を有する。尚、第２半導体領域３３、
第３半導体領域３２及び第４半導体領域３１は、ＰＮ接
合領域３を成す。更に、ツエナーダイオード１１は、
第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３及び第４方
向Ｄ４に沿って延在することによって第４半導体領域３
１の外周端に全面的に接合している、Ｎ＋型の第５半導
体領域１Ａを有する。ここで、第５半導体領域１Ａは、
半導体基板１００の外縁側に位置する、換言すれば、最
も外側に位置するＮ＋型の第ｎ（ここではｎは５であ
る）番目の半導体領域である。
ド１１の配設位置に特徴を有する。即ち、半導体基板１
００の主面１００Ｓの第３領域Ｒ３上には、第３領域Ｒ
３に近接する第１領域Ｒ１及び第２領域Ｒ２の各々から
引き延ばされた絶縁膜７が全面的に形成されている。そ
して、この第３領域Ｒ３内の絶縁膜７の表面上に、ツエ
ナーダイオード１１が設けられている。より具体的な構
成は、次の通りである。先ず、ツエナーダイオード１１
は、ユニットセル部ＵＣＰの周縁部ＵＣＰＦ側に位置
しており、しかも、第１方向Ｄ１、第２方向Ｄ２、第３
方向Ｄ３及び第４方向Ｄ４に沿って延在することによっ
て、第１領域Ｒ１の周縁部ＵＣＰＦ及び第２領域Ｒ２の
周縁部Ｒ２Ｐを完全に取り囲む、第１導電型（ここでは
Ｎ＋型に該当）の第１半導体領域１Ｂを有する。この第
１半導体領域１Ｂは、最も内側に位置するＮ＋型半導体
領域である。更に、ツエナーダイオード１１は、第１
方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ
４に沿って延在することによって第１半導体領域１Ｂの
外周端に全面的に接合している、第２導電型（ここでは
Ｐ型に該当）の第２半導体領域３３を有する。更に、ツ
エナーダイオード１１は、第１方向Ｄ１、第２方向Ｄ
２、第３方向Ｄ３及び第４方向Ｄ４に沿って延在するこ
とによって第２半導体領域３３の外周端に全面的に接合
している、第１導電型（Ｎ＋型）の第３半導体領域３２
を有する。この第３半導体領域３２は、中央に位置する
Ｎ＋型半導体領域である。更に、ツエナーダイオード１
１は、第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３及
び第４方向Ｄ４に沿って延在することによって第３半導
体領域３２の外周端に全面的に接合している、Ｐ型の第
４半導体領域３１を有する。尚、第２半導体領域３３、
第３半導体領域３２及び第４半導体領域３１は、ＰＮ接
合領域３を成す。更に、ツエナーダイオード１１は、
第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３及び第４方
向Ｄ４に沿って延在することによって第４半導体領域３
１の外周端に全面的に接合している、Ｎ＋型の第５半導
体領域１Ａを有する。ここで、第５半導体領域１Ａは、
半導体基板１００の外縁側に位置する、換言すれば、最
も外側に位置するＮ＋型の第ｎ（ここではｎは５であ
る）番目の半導体領域である。
【００３７】この様に、ツエナーダイオード１１は、ユ
ニットセル部ＵＣＰの周縁部ＵＣＰＦ近辺において当該
周縁部ＵＣＰＦを完全に取り囲むＮ＋型の第１半導体領
域１Ｂから、半導体基板１００の外縁側において上記周
縁部ＵＣＰＦを完全に取り囲むＮ＋型の第ｎ（ｎは３以
上の奇数）半導体領域に至る迄に、交互に導電型が入れ
代わると共に、第１方向Ｄ１、第２方向Ｄ２、第３方向
Ｄ３及び第４方向Ｄ４方向に沿って順次にＰＮ接合を成
す、ｎ個の半導体領域から成る。
ニットセル部ＵＣＰの周縁部ＵＣＰＦ近辺において当該
周縁部ＵＣＰＦを完全に取り囲むＮ＋型の第１半導体領
域１Ｂから、半導体基板１００の外縁側において上記周
縁部ＵＣＰＦを完全に取り囲むＮ＋型の第ｎ（ｎは３以
上の奇数）半導体領域に至る迄に、交互に導電型が入れ
代わると共に、第１方向Ｄ１、第２方向Ｄ２、第３方向
Ｄ３及び第４方向Ｄ４方向に沿って順次にＰＮ接合を成
す、ｎ個の半導体領域から成る。
【００３８】そして、ツエナーダイオード１１の露出表
面上には、パシベーション膜１０が全面的に形成されて
おり、第３領域Ｒ３内に於けるパシベーション膜１０の
内で、第１半導体領域１Ｂの上面の上方に位置する所定
の部分に、ソース側コンタクトホールないしは第１コン
タクトホール２が形成されている。又、第３領域Ｒ３内
に於けるパシベーション膜１０の内で、第５半導体領域
１Ａの上面の上方に位置する所定の部分に、ゲート側コ
ンタクトホールないしは第２コンタクトホール４が形成
されている。加えて、第５半導体領域１Ａの上面上のパ
シベーション膜１０の上面上及び側面上には、ゲート電
極６が、より詳細にはゲート電極６の周縁部６Ａが、ゲ
ート側コンタクトホール４を埋める様に形成されてい
る。このゲート側コンタクトホール４の充填により、ツ
エナーダイオード１１の第５半導体領域１Ａは、ゲート
パット１８内のワイヤボンディング対象ゲート電極６の
中央部６Ｃと電気的に接続される。更に、図２に示す様
に、第１半導体領域１Ｂの上面上のパシベーション膜１
０の上面上及び側面上には、ソース電極５がソース側コ
ンタクトホール２を埋める様に形成されている。このソ
ース側コンタクトホール２の充填により、ツエナーダイ
オード１１の第１半導体領域１Ｂは、ソース電極５を介
して、ユニットセル部ＵＣＰ内の各ＭＯＳＦＥＴ１４の
ソース領域１５と電気的に接続される。
面上には、パシベーション膜１０が全面的に形成されて
おり、第３領域Ｒ３内に於けるパシベーション膜１０の
内で、第１半導体領域１Ｂの上面の上方に位置する所定
の部分に、ソース側コンタクトホールないしは第１コン
タクトホール２が形成されている。又、第３領域Ｒ３内
に於けるパシベーション膜１０の内で、第５半導体領域
１Ａの上面の上方に位置する所定の部分に、ゲート側コ
ンタクトホールないしは第２コンタクトホール４が形成
されている。加えて、第５半導体領域１Ａの上面上のパ
シベーション膜１０の上面上及び側面上には、ゲート電
極６が、より詳細にはゲート電極６の周縁部６Ａが、ゲ
ート側コンタクトホール４を埋める様に形成されてい
る。このゲート側コンタクトホール４の充填により、ツ
エナーダイオード１１の第５半導体領域１Ａは、ゲート
パット１８内のワイヤボンディング対象ゲート電極６の
中央部６Ｃと電気的に接続される。更に、図２に示す様
に、第１半導体領域１Ｂの上面上のパシベーション膜１
０の上面上及び側面上には、ソース電極５がソース側コ
ンタクトホール２を埋める様に形成されている。このソ
ース側コンタクトホール２の充填により、ツエナーダイ
オード１１の第１半導体領域１Ｂは、ソース電極５を介
して、ユニットセル部ＵＣＰ内の各ＭＯＳＦＥＴ１４の
ソース領域１５と電気的に接続される。
【００３９】又、第１領域Ｒ１ないしはユニットセル部
ＵＣＰ内の各ＭＯＳＦＥＴ１４のドープドポリシリコン
層１３とゲート電極６の突出部６Ｐとの電気的接続は、
図３に示す通りである。即ち、第３領域Ｒ３から第１領
域Ｒ１へ跨がる態様で、パシベーション膜１０の上面上
及び側面上には、ゲート電極６の周縁部６Ａ及び同部６
Ａに繋がった突出部６Ｐが形成されており、周縁部６Ａ
はゲート側コンタクトホール４を充填している一方、突
出部６Ｐは、ゲート絶縁膜７Ｇ上のドープドポリシリコ
ン層１３の上面に位置するパシベーション膜１０の一部
に形成されている第３コンタクトホールないしはゲート
電極層側コンタクトホール４Ｈを充填している。この配
線構造により、各ＭＯＳＦＥＴ１４のドープドポリシリ
コン層ないしはゲート電極層１３は、突出部６Ｐ及び周
縁部６Ａを介して、ゲートパット１８内のワイヤボンデ
ィング対象ゲート電極６の中央部６Ｃと電気的に接続さ
れている。そして、この様な突出部６Ｐは、第１方向Ｄ
１から第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４を
介して第１方向Ｄ１に至るまで延在する周縁部６Ａに、
一定の間隔で以て形成されている。
ＵＣＰ内の各ＭＯＳＦＥＴ１４のドープドポリシリコン
層１３とゲート電極６の突出部６Ｐとの電気的接続は、
図３に示す通りである。即ち、第３領域Ｒ３から第１領
域Ｒ１へ跨がる態様で、パシベーション膜１０の上面上
及び側面上には、ゲート電極６の周縁部６Ａ及び同部６
Ａに繋がった突出部６Ｐが形成されており、周縁部６Ａ
はゲート側コンタクトホール４を充填している一方、突
出部６Ｐは、ゲート絶縁膜７Ｇ上のドープドポリシリコ
ン層１３の上面に位置するパシベーション膜１０の一部
に形成されている第３コンタクトホールないしはゲート
電極層側コンタクトホール４Ｈを充填している。この配
線構造により、各ＭＯＳＦＥＴ１４のドープドポリシリ
コン層ないしはゲート電極層１３は、突出部６Ｐ及び周
縁部６Ａを介して、ゲートパット１８内のワイヤボンデ
ィング対象ゲート電極６の中央部６Ｃと電気的に接続さ
れている。そして、この様な突出部６Ｐは、第１方向Ｄ
１から第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４を
介して第１方向Ｄ１に至るまで延在する周縁部６Ａに、
一定の間隔で以て形成されている。
【００４０】以上の様に、チップの周辺部ないしはユニ
ットセル部ＵＣＰの周辺部に配設された本形態に係るツ
エナーダイオード１１は、既述した環状の多層構造を有
するので、ＰＮ接合面の接合幅ＪＷ、即ち、第１方向Ｄ
１から第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４を
介して第１方向Ｄ１に至るまでの接合面の周辺長ＪＷ
は、ゲートパットの直下にツエナーダイオードが設けら
れている構造におけるＰＮ接合面の接合幅よりも、格段
に増大する。例えば、ゲートパットの面積が５００μｍ
2であり、基板１００の面積が２ｍｍ2である場合には、
接合幅ＪＷは約１．６ｍｍになり、その値は基板１００
の周囲長６ｍｍ（＝１ｍｍ＋２ｍｍ＋１ｍｍ＋２ｍｍ）
の約１／４の大きさまでに相当している。このため、本
形態に係るツエナーダイオード１１の動作抵抗は、図２
５からも理解される様に約３０Ωとなり、その時に得ら
れる耐圧は、図５に示す様に、約４０００Ｖであり、こ
の値は当初の目標耐圧値（＝１５００Ｖ）を十分にクリ
アしている。そして、本形態に係るツエナーダイオード
１１のＩ−Ｖ特性は図６に示す実線の通りとなり、本形
態に係るＩ−Ｖ特性は従来のもの（図６中の破線に示す
特性）と較べて十分に改善されていることが理解され
る。これにより、静電気等のノイズに強く、入力保護機
能を十分に発揮出来る製品を実現し得る。尚、漏れ電流
に対しては、ツエナーダイオード１１のＰ型層又はＮ＋
層内の不純物濃度の調整で以て対処可能である。
ットセル部ＵＣＰの周辺部に配設された本形態に係るツ
エナーダイオード１１は、既述した環状の多層構造を有
するので、ＰＮ接合面の接合幅ＪＷ、即ち、第１方向Ｄ
１から第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４を
介して第１方向Ｄ１に至るまでの接合面の周辺長ＪＷ
は、ゲートパットの直下にツエナーダイオードが設けら
れている構造におけるＰＮ接合面の接合幅よりも、格段
に増大する。例えば、ゲートパットの面積が５００μｍ
2であり、基板１００の面積が２ｍｍ2である場合には、
接合幅ＪＷは約１．６ｍｍになり、その値は基板１００
の周囲長６ｍｍ（＝１ｍｍ＋２ｍｍ＋１ｍｍ＋２ｍｍ）
の約１／４の大きさまでに相当している。このため、本
形態に係るツエナーダイオード１１の動作抵抗は、図２
５からも理解される様に約３０Ωとなり、その時に得ら
れる耐圧は、図５に示す様に、約４０００Ｖであり、こ
の値は当初の目標耐圧値（＝１５００Ｖ）を十分にクリ
アしている。そして、本形態に係るツエナーダイオード
１１のＩ−Ｖ特性は図６に示す実線の通りとなり、本形
態に係るＩ−Ｖ特性は従来のもの（図６中の破線に示す
特性）と較べて十分に改善されていることが理解され
る。これにより、静電気等のノイズに強く、入力保護機
能を十分に発揮出来る製品を実現し得る。尚、漏れ電流
に対しては、ツエナーダイオード１１のＰ型層又はＮ＋
層内の不純物濃度の調整で以て対処可能である。
【００４１】又、図２乃至図４に示す符号１２は、ドレ
イン電極を示している。
イン電極を示している。
【００４２】以上に述べた本パワー半導体装置の等価回
路を示せば、図７の通りである。
路を示せば、図７の通りである。
【００４３】尚、上記例では、第１コンタクトホール４
をゲート側コンタクトホールに設定し、他方で第２コン
タクトホール２をソース側コンタクトホールに設定して
いたが、この逆の構成となる配線構造を採用しても特に
問題点を生じさせることはないので、その様な配線構造
の採用も可能である。
をゲート側コンタクトホールに設定し、他方で第２コン
タクトホール２をソース側コンタクトホールに設定して
いたが、この逆の構成となる配線構造を採用しても特に
問題点を生じさせることはないので、その様な配線構造
の採用も可能である。
【００４４】（実施の形態２）図８は、実施の形態２に
係るツエナーダイオード内蔵型パワー半導体装置の構成
を示す平面図である。又、図９、図１０、図１１、図１
２及び図１３は、それぞれ、図８中に示すＩ−Ｉ線、Ｉ
Ｉ−ＩＩ線、ＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線及びＶ−
Ｖ線に関する縦断面図である。更に、図１４は、本実施
の形態に係るツエナーダイオード内蔵型パワー半導体装
置の等価回路を示す図である。以下では、これらの図面
に基づき、主としてチップ周辺部ＣＰＰの構成に付いて
説明する。尚、図８では、図示の便宜上、任意の１個の
第１ツエナーダイオード１１Ａに対してゲート電極６の
第１突出部６ＰＡとソース電極５の第１突出部５ＰＡと
を描いているが、全ての第１ツエナーダイオード１１Ａ
に対しても同様に両突出部６ＰＡ，５ＰＡが形成されて
いる。同じく、図８では、図示の便宜上、任意の１個の
第２ツエナーダイオード１１Ｂに対してゲート電極６の
第２突出部６ＰＢとソース電極５の第２突出部５ＰＢと
を描いているが、全ての第２ツエナーダイオード１１Ｂ
に対しても同様に両突出部６ＰＢ，５ＰＢが形成されて
いる。
係るツエナーダイオード内蔵型パワー半導体装置の構成
を示す平面図である。又、図９、図１０、図１１、図１
２及び図１３は、それぞれ、図８中に示すＩ−Ｉ線、Ｉ
Ｉ−ＩＩ線、ＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線及びＶ−
Ｖ線に関する縦断面図である。更に、図１４は、本実施
の形態に係るツエナーダイオード内蔵型パワー半導体装
置の等価回路を示す図である。以下では、これらの図面
に基づき、主としてチップ周辺部ＣＰＰの構成に付いて
説明する。尚、図８では、図示の便宜上、任意の１個の
第１ツエナーダイオード１１Ａに対してゲート電極６の
第１突出部６ＰＡとソース電極５の第１突出部５ＰＡと
を描いているが、全ての第１ツエナーダイオード１１Ａ
に対しても同様に両突出部６ＰＡ，５ＰＡが形成されて
いる。同じく、図８では、図示の便宜上、任意の１個の
第２ツエナーダイオード１１Ｂに対してゲート電極６の
第２突出部６ＰＢとソース電極５の第２突出部５ＰＢと
を描いているが、全ての第２ツエナーダイオード１１Ｂ
に対しても同様に両突出部６ＰＢ，５ＰＢが形成されて
いる。
【００４５】本実施の形態に係るツエナーダイオード内
蔵型パワー半導体装置の中核は、チップ周辺部ＣＰＰ内
に、ゲート側コンタクト領域とソース側コンタクト領域
との配置が互いに逆関係にある、第１ツエナーダイオー
ド１１Ａと第２ツエナーダイオード１１Ｂとが交互に且
つ等間隔で配設されている点にある。そして、ユニット
セル部ＵＣＰ内の複数のトレンチ型ＭＯＳＦＥＴは、
第１ツエナーダイオード１１Ａをその入力保護回路とし
て備える第１ＭＯＳ構造パワー半導体素子ｎ−ｃｈＭＯ
Ｓ１より成る第１グループと、第２ツエナーダイオー
ド１１Ｂをその入力保護回路として備える第２ＭＯＳ構
造パワー半導体素子ｎ−ｃｈＭＯＳ２より成る第２グル
ープとに大別される。
蔵型パワー半導体装置の中核は、チップ周辺部ＣＰＰ内
に、ゲート側コンタクト領域とソース側コンタクト領域
との配置が互いに逆関係にある、第１ツエナーダイオー
ド１１Ａと第２ツエナーダイオード１１Ｂとが交互に且
つ等間隔で配設されている点にある。そして、ユニット
セル部ＵＣＰ内の複数のトレンチ型ＭＯＳＦＥＴは、
第１ツエナーダイオード１１Ａをその入力保護回路とし
て備える第１ＭＯＳ構造パワー半導体素子ｎ−ｃｈＭＯ
Ｓ１より成る第１グループと、第２ツエナーダイオー
ド１１Ｂをその入力保護回路として備える第２ＭＯＳ構
造パワー半導体素子ｎ−ｃｈＭＯＳ２より成る第２グル
ープとに大別される。
【００４６】先ず、図８、図１０及び図１１を参照しつ
つ、第１ツエナーダイオード１１Ａの構造について記述
する。各第１ツエナーダイオード１１Ａは、その中央
に位置する第１導電型（この例ではＮ＋型）の第１半導
体領域１１Ａ１と、第１半導体領域１１Ａ１の周囲を
完全に取り囲む様に、第１半導体領域１１Ａ１の外周面
と全面的に面接触しつつ第１方向Ｄ１、第２方向Ｄ２、
第３方向Ｄ３及び第４方向Ｄ４に沿って延在する第２導
電型（この例ではＰ型）の第２半導体領域と、Ｐ型の
第２半導体領域の周囲を完全に取り囲む様に、当該第２
半導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＮ＋型の第３半導体領域と、Ｎ＋型の第
３半導体領域の周囲を完全に取り囲む様に、当該第３半
導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＰ型の第４半導体領域と、Ｐ型の第４半
導体領域の周囲を完全に取り囲む様に、当該第４半導体
領域外周面と全面的に面接触しつつ第１方向Ｄ１、第２
方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿って延在
する第１導電型（この例ではＮ＋型）の第５半導体領域
１１Ａ２（第ｎ（ここではｎは５である）番目の最も外
側に位置する半導体領域）とを有する。尚、第２半導
体領域と、第３半導体領域と、第４半導体領域と
は、ＰＮ接合領域３Ａを構成している。
つ、第１ツエナーダイオード１１Ａの構造について記述
する。各第１ツエナーダイオード１１Ａは、その中央
に位置する第１導電型（この例ではＮ＋型）の第１半導
体領域１１Ａ１と、第１半導体領域１１Ａ１の周囲を
完全に取り囲む様に、第１半導体領域１１Ａ１の外周面
と全面的に面接触しつつ第１方向Ｄ１、第２方向Ｄ２、
第３方向Ｄ３及び第４方向Ｄ４に沿って延在する第２導
電型（この例ではＰ型）の第２半導体領域と、Ｐ型の
第２半導体領域の周囲を完全に取り囲む様に、当該第２
半導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＮ＋型の第３半導体領域と、Ｎ＋型の第
３半導体領域の周囲を完全に取り囲む様に、当該第３半
導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＰ型の第４半導体領域と、Ｐ型の第４半
導体領域の周囲を完全に取り囲む様に、当該第４半導体
領域外周面と全面的に面接触しつつ第１方向Ｄ１、第２
方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿って延在
する第１導電型（この例ではＮ＋型）の第５半導体領域
１１Ａ２（第ｎ（ここではｎは５である）番目の最も外
側に位置する半導体領域）とを有する。尚、第２半導
体領域と、第３半導体領域と、第４半導体領域と
は、ＰＮ接合領域３Ａを構成している。
【００４７】この様に、第１ツエナーダイオード１１Ａ
は、第１半導体領域１１Ａ１から外側に向けて、交互に
導電型が入れ代わると共に第１方向Ｄ１、第２方向Ｄ
２、第３方向Ｄ３及び第４方向Ｄ４に沿って順次に接合
した、ｎ（ｎは３以上の奇数）個の半導体領域を備えて
いる。
は、第１半導体領域１１Ａ１から外側に向けて、交互に
導電型が入れ代わると共に第１方向Ｄ１、第２方向Ｄ
２、第３方向Ｄ３及び第４方向Ｄ４に沿って順次に接合
した、ｎ（ｎは３以上の奇数）個の半導体領域を備えて
いる。
【００４８】そして、上記構造（Ｎ＋−Ｐ−Ｎ＋−Ｐ−
Ｎ＋）を有する各第１ツエナーダイオード１１Ａの露出
表面上には、全面的にパシベーション膜１０が形成され
ている。ここで、符号１０Ｅは、パシベーション膜１０
の外周縁を示している。
Ｎ＋）を有する各第１ツエナーダイオード１１Ａの露出
表面上には、全面的にパシベーション膜１０が形成され
ている。ここで、符号１０Ｅは、パシベーション膜１０
の外周縁を示している。
【００４９】更に、第１方向Ｄ１から第２方向Ｄ２、第
３方向Ｄ３及び第４方向Ｄ４を介して第１方向Ｄ１に至
るまで延在するゲート電極６の周縁部６Ａの内で、各第
１ツエナーダイオード１１Ａの配設位置に対応する部分
からは、外枠ＵＣＰＦ側に向けて延在する第１突出部６
ＰＡが、最外側の第５半導体領域１１Ａ２の第１方向Ｄ
１に平行な部分及び第３方向Ｄ３に平行な部分並びにそ
れらの部分の近辺部分の上方に位置するパシベーション
膜１０の部分を除く他の部分上に、形成されている（図
１０）。しかも、その上にゲート電極６の第１突出部６
ＰＡが形成されているパシベーション膜１０の部分の内
で、中央の第１半導体領域１１Ａ１の上面の上方部分に
は、第１コンタクトホールないしはゲート側コンタクト
ホールＧＨＡ１が形成されている。加えて、第１領域Ｒ
１から隣の本領域Ｒ３にまで延在している第１ＭＯＳ構
造パワー半導体素子１４Ａ（ｎ−ｃｈＭＯＳ１）のドー
プドポリシリコン層ないしは第１ゲート電極層１３の上
面上に位置するパシベーション膜１０の所定の部分に
も、第６コンタクトホールないしはゲート側コンタクト
ホールＧＨＡ２が形成されている。そして、両コンタク
トホールＧＨＡ１、ＧＨＡ２は、共にゲート電極６の第
１突出部６ＰＡによって充填されている。これらの構成
により、各第１ツエナーダイオード１１Ａの第１半導体
領域１１Ａ１は、第１コンタクトホールＧＨＡ１、第１
突出部６ＰＡ及び周縁部６Ａを介して、ゲートパット１
８内のワイヤボンディング対象ゲート電極６ないしは中
央部６Ｃと電気的に接続されていると共に、両コンタク
トホールＧＨＡ１、ＧＨＡ２を介して、ユニットセル部
ＵＣＰ内の対応する第１ＭＯＳ構造パワー半導体素子１
４Ａの第１ゲート電極層１３に電気的に接続されてい
る。
３方向Ｄ３及び第４方向Ｄ４を介して第１方向Ｄ１に至
るまで延在するゲート電極６の周縁部６Ａの内で、各第
１ツエナーダイオード１１Ａの配設位置に対応する部分
からは、外枠ＵＣＰＦ側に向けて延在する第１突出部６
ＰＡが、最外側の第５半導体領域１１Ａ２の第１方向Ｄ
１に平行な部分及び第３方向Ｄ３に平行な部分並びにそ
れらの部分の近辺部分の上方に位置するパシベーション
膜１０の部分を除く他の部分上に、形成されている（図
１０）。しかも、その上にゲート電極６の第１突出部６
ＰＡが形成されているパシベーション膜１０の部分の内
で、中央の第１半導体領域１１Ａ１の上面の上方部分に
は、第１コンタクトホールないしはゲート側コンタクト
ホールＧＨＡ１が形成されている。加えて、第１領域Ｒ
１から隣の本領域Ｒ３にまで延在している第１ＭＯＳ構
造パワー半導体素子１４Ａ（ｎ−ｃｈＭＯＳ１）のドー
プドポリシリコン層ないしは第１ゲート電極層１３の上
面上に位置するパシベーション膜１０の所定の部分に
も、第６コンタクトホールないしはゲート側コンタクト
ホールＧＨＡ２が形成されている。そして、両コンタク
トホールＧＨＡ１、ＧＨＡ２は、共にゲート電極６の第
１突出部６ＰＡによって充填されている。これらの構成
により、各第１ツエナーダイオード１１Ａの第１半導体
領域１１Ａ１は、第１コンタクトホールＧＨＡ１、第１
突出部６ＰＡ及び周縁部６Ａを介して、ゲートパット１
８内のワイヤボンディング対象ゲート電極６ないしは中
央部６Ｃと電気的に接続されていると共に、両コンタク
トホールＧＨＡ１、ＧＨＡ２を介して、ユニットセル部
ＵＣＰ内の対応する第１ＭＯＳ構造パワー半導体素子１
４Ａの第１ゲート電極層１３に電気的に接続されてい
る。
【００５０】更に、ユニットセル部ＵＣＰ内のソース電
極５の外周縁部の内で各第１ツエナーダイオード１１Ａ
に対向する部分から、ゲート電極６の周縁部６Ａ側へ向
けて、２本のソース電極５の第１突出部５ＰＡが、それ
ぞれ、最外側の第５半導体領域１１Ａ２の第１方向Ｄ１
に平行な部分（その近辺部分をも含む）及び第３方向Ｄ
３に平行な部分（その近辺部分をも含む）の上方に位置
するパシベーション膜１０の部分上に、形成されている
（図１１）。しかも、第５半導体領域１１Ａ２の第１方
向Ｄ１に平行な部分（その近辺部分をも含む）の上方に
位置するパシベーション膜１０の部分の内の所定の部分
には、第５半導体領域１１Ａ２の上面を露出させる第２
コンタクトホールＳＨＡ１が形成されている。同様に、
図示化はしていないが、第５半導体領域１１Ａ２の第３
方向Ｄ３に平行な部分（その近辺部分をも含む）の上方
に位置するパシベーション膜１０の部分の内の所定の部
分にも、第２コンタクトホールＳＨＡ１が形成されてい
る。この様な構成・配線により、最外側の第５半導体領
域１１Ａ２は、２個の第２コンタクトホールＳＨＡ１及
び２本の第１突出部５ＰＡを介して、ユニットセル部Ｕ
ＣＰ内の上記第１ＭＯＳ構造パワー半導体素子１４Ａの
一方の主電極層、即ち、Ｐベース領域２０内のソース領
域１５に電気的に接続されている。
極５の外周縁部の内で各第１ツエナーダイオード１１Ａ
に対向する部分から、ゲート電極６の周縁部６Ａ側へ向
けて、２本のソース電極５の第１突出部５ＰＡが、それ
ぞれ、最外側の第５半導体領域１１Ａ２の第１方向Ｄ１
に平行な部分（その近辺部分をも含む）及び第３方向Ｄ
３に平行な部分（その近辺部分をも含む）の上方に位置
するパシベーション膜１０の部分上に、形成されている
（図１１）。しかも、第５半導体領域１１Ａ２の第１方
向Ｄ１に平行な部分（その近辺部分をも含む）の上方に
位置するパシベーション膜１０の部分の内の所定の部分
には、第５半導体領域１１Ａ２の上面を露出させる第２
コンタクトホールＳＨＡ１が形成されている。同様に、
図示化はしていないが、第５半導体領域１１Ａ２の第３
方向Ｄ３に平行な部分（その近辺部分をも含む）の上方
に位置するパシベーション膜１０の部分の内の所定の部
分にも、第２コンタクトホールＳＨＡ１が形成されてい
る。この様な構成・配線により、最外側の第５半導体領
域１１Ａ２は、２個の第２コンタクトホールＳＨＡ１及
び２本の第１突出部５ＰＡを介して、ユニットセル部Ｕ
ＣＰ内の上記第１ＭＯＳ構造パワー半導体素子１４Ａの
一方の主電極層、即ち、Ｐベース領域２０内のソース領
域１５に電気的に接続されている。
【００５１】次に、図８、図１２及び図１３を参照しつ
つ、第２ツエナーダイオード１１Ｂの構造について記述
する。各第１ツエナーダイオード１１Ｂは、その中央
に位置する第１導電型（この例ではＮ＋型）の第１半導
体領域１１Ｂ１と、第１半導体領域１１Ｂ１の周囲を
完全に取り囲む様に、第１半導体領域１１Ａ１の外周面
と全面的に面接触しつつ第１方向Ｄ１、第２方向Ｄ２、
第３方向Ｄ３及び第４方向Ｄ４に沿って延在する第２導
電型（この例ではＰ型）の第２半導体領域と、Ｐ型の
第２半導体領域の周囲を完全に取り囲む様に、当該第２
半導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＮ＋型の第３半導体領域と、Ｎ＋型の第
３半導体領域の周囲を完全に取り囲む様に、当該第３半
導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＰ型の第４半導体領域と、Ｐ型の第４半
導体領域の周囲を完全に取り囲む様に、当該第４半導体
領域外周面と全面的に面接触しつつ第１方向Ｄ１、第２
方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿って延在
する第１導電型（この例ではＮ＋型）の第５半導体領域
１１Ｂ２（第ｎ（ここではｎは５である）番目の最も外
側に位置する半導体領域）とを有する。尚、第２半導
体領域と、第３半導体領域と、第４半導体領域と
は、ＰＮ接合領域３Ｂを構成している。
つ、第２ツエナーダイオード１１Ｂの構造について記述
する。各第１ツエナーダイオード１１Ｂは、その中央
に位置する第１導電型（この例ではＮ＋型）の第１半導
体領域１１Ｂ１と、第１半導体領域１１Ｂ１の周囲を
完全に取り囲む様に、第１半導体領域１１Ａ１の外周面
と全面的に面接触しつつ第１方向Ｄ１、第２方向Ｄ２、
第３方向Ｄ３及び第４方向Ｄ４に沿って延在する第２導
電型（この例ではＰ型）の第２半導体領域と、Ｐ型の
第２半導体領域の周囲を完全に取り囲む様に、当該第２
半導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＮ＋型の第３半導体領域と、Ｎ＋型の第
３半導体領域の周囲を完全に取り囲む様に、当該第３半
導体領域の外周面と全面的に面接触しつつ第１方向Ｄ
１、第２方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿
って延在するＰ型の第４半導体領域と、Ｐ型の第４半
導体領域の周囲を完全に取り囲む様に、当該第４半導体
領域外周面と全面的に面接触しつつ第１方向Ｄ１、第２
方向Ｄ２、第３方向Ｄ３及び第４方向Ｄ４に沿って延在
する第１導電型（この例ではＮ＋型）の第５半導体領域
１１Ｂ２（第ｎ（ここではｎは５である）番目の最も外
側に位置する半導体領域）とを有する。尚、第２半導
体領域と、第３半導体領域と、第４半導体領域と
は、ＰＮ接合領域３Ｂを構成している。
【００５２】この様に、第２ツエナーダイオード１１Ｂ
は、第１半導体領域１１Ｂ１から外側に向けて、交互に
導電型が入れ代わると共に第１方向Ｄ１、第２方向Ｄ
２、第３方向Ｄ３及び第４方向Ｄ４に沿って順次に接合
した、ｎ（ｎは３以上の奇数）個の半導体領域を備えて
いる。
は、第１半導体領域１１Ｂ１から外側に向けて、交互に
導電型が入れ代わると共に第１方向Ｄ１、第２方向Ｄ
２、第３方向Ｄ３及び第４方向Ｄ４に沿って順次に接合
した、ｎ（ｎは３以上の奇数）個の半導体領域を備えて
いる。
【００５３】そして、上記構造（Ｎ＋−Ｐ−Ｎ＋−Ｐ−
Ｎ＋）を有する各第２ツエナーダイオード１１Ｂの露出
表面上には、全面的にパシベーション膜１０が形成され
ている。
Ｎ＋）を有する各第２ツエナーダイオード１１Ｂの露出
表面上には、全面的にパシベーション膜１０が形成され
ている。
【００５４】更に、ユニットセル部ＵＣＰ内のソース電
極５の外周縁部の内で各第２ツエナーダイオード１１Ｂ
に対向する部分から、ゲート電極６の周縁部６Ａ側へ向
けて延在するソース電極５の第２突出部５ＰＢが、最外
側の第５半導体領域１１Ｂ２の第１方向Ｄ１に平行な部
分及び第３方向Ｄ３に平行な部分並びにそれらの部分の
近辺部分の上方に位置するパシベーション膜１０の部分
を除く他の部分上に、形成されている（図１２）。しか
も、その上にソース電極５の第２突出部５ＰＢが形成さ
れているパシベーション膜１０の部分の内で、中央の第
１半導体領域１１Ｂ１の上面上部分には、第４コンタク
トホールないしはソース側コンタクトホールＳＨＢ１が
形成されている。加えて、第２方向Ｄ２に平行な、第５
半導体領域１１Ｂ２の部分の上面上のパシベーション膜
１０の部分の所定位置にも、ゲート側コンタクトホール
ＳＨＢ１が形成されており、このコンタクトホールＳＨ
Ｂ１はゲート電極６の周縁部６Ａによって充填されてい
る。その結果、第５半導体領域１１Ｂ２はゲート電極６
の周縁部６Ａと導通している。そして、第４コンタクト
ホールＳＨＢ１は、ソース電極５の第２突出部５ＰＢに
よって充填されている。この構成により、各第２ツエナ
ーダイオード１１Ｂの第１半導体領域１１Ｂ１は、第４
コンタクトホールＳＨＢ１及び第２突出部５ＰＢを介し
て、ユニットセル部ＵＣＰ内の第２ＭＯＳ構造パワー半
導体素子１４Ｂの一方の主電極層、即ち、Ｐベース領域
２０内のソース領域１５に電気的に接続されている。
極５の外周縁部の内で各第２ツエナーダイオード１１Ｂ
に対向する部分から、ゲート電極６の周縁部６Ａ側へ向
けて延在するソース電極５の第２突出部５ＰＢが、最外
側の第５半導体領域１１Ｂ２の第１方向Ｄ１に平行な部
分及び第３方向Ｄ３に平行な部分並びにそれらの部分の
近辺部分の上方に位置するパシベーション膜１０の部分
を除く他の部分上に、形成されている（図１２）。しか
も、その上にソース電極５の第２突出部５ＰＢが形成さ
れているパシベーション膜１０の部分の内で、中央の第
１半導体領域１１Ｂ１の上面上部分には、第４コンタク
トホールないしはソース側コンタクトホールＳＨＢ１が
形成されている。加えて、第２方向Ｄ２に平行な、第５
半導体領域１１Ｂ２の部分の上面上のパシベーション膜
１０の部分の所定位置にも、ゲート側コンタクトホール
ＳＨＢ１が形成されており、このコンタクトホールＳＨ
Ｂ１はゲート電極６の周縁部６Ａによって充填されてい
る。その結果、第５半導体領域１１Ｂ２はゲート電極６
の周縁部６Ａと導通している。そして、第４コンタクト
ホールＳＨＢ１は、ソース電極５の第２突出部５ＰＢに
よって充填されている。この構成により、各第２ツエナ
ーダイオード１１Ｂの第１半導体領域１１Ｂ１は、第４
コンタクトホールＳＨＢ１及び第２突出部５ＰＢを介し
て、ユニットセル部ＵＣＰ内の第２ＭＯＳ構造パワー半
導体素子１４Ｂの一方の主電極層、即ち、Ｐベース領域
２０内のソース領域１５に電気的に接続されている。
【００５５】更に、ゲート電極６の周縁部６Ａの内で各
第２ツエナーダイオード１１Ｂの配設位置に対向する部
分から、ユニットセル部ＵＣＰの外枠ＵＣＰＦ側に向け
て、２本のゲート電極６の第２突出部６ＰＢが、それぞ
れ、最外側の第５半導体領域１１Ｂ２の第１方向Ｄ１に
平行な部分（その近辺部分をも含む）及び第３方向Ｄ３
に平行な部分（その近辺部分をも含む）の上方に位置す
るパシベーション膜１０の部分上に、形成されている
（図１３）。しかも、第５半導体領域１１Ｂ２の第１方
向Ｄ１に平行な部分（その近辺部分をも含む）の上方に
位置するパシベーション膜１０の部分の内の所定の部分
には、第５半導体領域１１Ｂ２の上面を露出させる第３
コンタクトホールないしはゲート側コンタクトホールＧ
ＨＢ１が形成されている。同様に、図示化はしていない
が、第５半導体領域１１Ｂ２の第３方向Ｄ３に平行な部
分（その近辺部分をも含む）の上方に位置するパシベー
ション膜１０の部分の内の所定の部分にも、第３コンタ
クトホールＧＨＢ１が形成されている。尚、この第３コ
ンタクトホールＧＨＢ１は図１２のゲート側コンタクト
ホールＧＨＢ１と繋がっている。この様な構成・配線に
より、最外側の第５半導体領域１１Ｂ２は、第３コンタ
クトホールＧＨＢ１、第２突出部６ＰＢ及び周縁部６Ａ
を介して、ゲートパット１８内のワイヤボンディング対
象ゲート電極６ないしは中央部６Ｃと電気的に接続され
ている。尚、第２ツエナーダイオード１１Ｂにおいて
は、第５半導体領域１１Ｂ２は、直接には、ユニットセ
ル部ＵＣＰ内の対応する第２ＭＯＳ構造パワー半導体素
子１４Ｂの第２ゲート電極層１３にには電気的に接続さ
れていない（図１３参照）。この場合には、ユニットセ
ル部ＵＣＰ内で、第２ＭＯＳ構造パワー半導体素子１４
Ｂの第２ゲート電極層１３と第１ＭＯＳ構造パワー半導
体素子１４Ａの第１ゲート電極層１３とは互いに電気的
に接続されているため（図示せず）、第２ＭＯＳ構造パ
ワー半導体素子１４Ｂの第２ゲート電極層１３は、第１
ツエナーダイオード１１Ａ側の各部ＧＨＡ２、６ＰＡ、
６Ａを通じて、間接的にワイヤボンディング対象ゲート
電極６ないしは中央部６Ｃに電気的に接続されている。
第２ツエナーダイオード１１Ｂの配設位置に対向する部
分から、ユニットセル部ＵＣＰの外枠ＵＣＰＦ側に向け
て、２本のゲート電極６の第２突出部６ＰＢが、それぞ
れ、最外側の第５半導体領域１１Ｂ２の第１方向Ｄ１に
平行な部分（その近辺部分をも含む）及び第３方向Ｄ３
に平行な部分（その近辺部分をも含む）の上方に位置す
るパシベーション膜１０の部分上に、形成されている
（図１３）。しかも、第５半導体領域１１Ｂ２の第１方
向Ｄ１に平行な部分（その近辺部分をも含む）の上方に
位置するパシベーション膜１０の部分の内の所定の部分
には、第５半導体領域１１Ｂ２の上面を露出させる第３
コンタクトホールないしはゲート側コンタクトホールＧ
ＨＢ１が形成されている。同様に、図示化はしていない
が、第５半導体領域１１Ｂ２の第３方向Ｄ３に平行な部
分（その近辺部分をも含む）の上方に位置するパシベー
ション膜１０の部分の内の所定の部分にも、第３コンタ
クトホールＧＨＢ１が形成されている。尚、この第３コ
ンタクトホールＧＨＢ１は図１２のゲート側コンタクト
ホールＧＨＢ１と繋がっている。この様な構成・配線に
より、最外側の第５半導体領域１１Ｂ２は、第３コンタ
クトホールＧＨＢ１、第２突出部６ＰＢ及び周縁部６Ａ
を介して、ゲートパット１８内のワイヤボンディング対
象ゲート電極６ないしは中央部６Ｃと電気的に接続され
ている。尚、第２ツエナーダイオード１１Ｂにおいて
は、第５半導体領域１１Ｂ２は、直接には、ユニットセ
ル部ＵＣＰ内の対応する第２ＭＯＳ構造パワー半導体素
子１４Ｂの第２ゲート電極層１３にには電気的に接続さ
れていない（図１３参照）。この場合には、ユニットセ
ル部ＵＣＰ内で、第２ＭＯＳ構造パワー半導体素子１４
Ｂの第２ゲート電極層１３と第１ＭＯＳ構造パワー半導
体素子１４Ａの第１ゲート電極層１３とは互いに電気的
に接続されているため（図示せず）、第２ＭＯＳ構造パ
ワー半導体素子１４Ｂの第２ゲート電極層１３は、第１
ツエナーダイオード１１Ａ側の各部ＧＨＡ２、６ＰＡ、
６Ａを通じて、間接的にワイヤボンディング対象ゲート
電極６ないしは中央部６Ｃに電気的に接続されている。
【００５６】この様な第１及び第３領域Ｒ１，Ｒ３に対
して、第２領域Ｒ２上のゲートパット部ＧＰＰの構成
は、図９に示す様に、実施の形態１の場合と基本的には
変わらない。但し、本形態の場合においては、ゲート電
極６の中央部６Ｃの第２部分６Ｃ２の直下の主面１００
Ｓ上には、ツエナーダイオードは一切形成されておら
ず、ドープドポリシリコン層１３が第２部分６Ｃ２の直
下の第３領域Ｒ３にまで延在されて、同層１３は、ゲー
ト電極直下側コンタクトホール１６、１７を介して、中
央部６Ｃの第１部分６Ｃ１と第２部分６Ｃ２とに電気的
に接続されている。又、図８中に示す各符号１６Ａ、１
６Ｂ、１６Ｃ、１７Ａ、１７Ｂ、１７Ｃも、ドープドポ
リシリコン層１３とゲート電極６の中央部６Ｃとの電気
的接続を実現するためのゲート電極直下側コンタクトホ
ールである。
して、第２領域Ｒ２上のゲートパット部ＧＰＰの構成
は、図９に示す様に、実施の形態１の場合と基本的には
変わらない。但し、本形態の場合においては、ゲート電
極６の中央部６Ｃの第２部分６Ｃ２の直下の主面１００
Ｓ上には、ツエナーダイオードは一切形成されておら
ず、ドープドポリシリコン層１３が第２部分６Ｃ２の直
下の第３領域Ｒ３にまで延在されて、同層１３は、ゲー
ト電極直下側コンタクトホール１６、１７を介して、中
央部６Ｃの第１部分６Ｃ１と第２部分６Ｃ２とに電気的
に接続されている。又、図８中に示す各符号１６Ａ、１
６Ｂ、１６Ｃ、１７Ａ、１７Ｂ、１７Ｃも、ドープドポ
リシリコン層１３とゲート電極６の中央部６Ｃとの電気
的接続を実現するためのゲート電極直下側コンタクトホ
ールである。
【００５７】以上の様な構成・配線を採用することによ
り得られる効果ないしは利点は、次の通りである。
り得られる効果ないしは利点は、次の通りである。
【００５８】（ｉ）ユニットセル部ＵＣＰの周囲及びゲ
ートパット部ＧＰＰの周囲に位置する、基板１００の外
縁側のチップ周辺部ＣＰＰにツエナーダイオードを配設
しているので、ゲートパット１８の寸法の縮小化を容易
に図ることが可能となり、その結果、有効セル領域の有
効面積を増大化して、ユニットセル部ＵＣＰ内の各パワ
ーＭＯＳ構造半導体素子１４のオン抵抗及びオン電圧の
低減化を確実に達成することが出来る。
ートパット部ＧＰＰの周囲に位置する、基板１００の外
縁側のチップ周辺部ＣＰＰにツエナーダイオードを配設
しているので、ゲートパット１８の寸法の縮小化を容易
に図ることが可能となり、その結果、有効セル領域の有
効面積を増大化して、ユニットセル部ＵＣＰ内の各パワ
ーＭＯＳ構造半導体素子１４のオン抵抗及びオン電圧の
低減化を確実に達成することが出来る。
【００５９】（ｉｉ）本実施の形態では、複数の第１ツ
エナーダイオード１１Ａと複数の第２ツエナーダイオー
ド１１Ａとから成る複数のツエナーダイオードをチップ
周辺部ＣＰＰ内に設けている点で、１個のツエナーダイ
オードをチップ周辺部ＣＰＰ内に設けている実施の形態
１の場合よりも、ＰＮ接合幅を容易により一層増大させ
ることが可能となる。例えば、縦寸法（短手方向寸法）
が１ｍｍであり、横寸法（長手方向寸法）が２ｍｍであ
るチップのチップ周辺部ＣＰＰ内に、縦寸法と横寸法と
が共に６０μｍの各ツエナーダイオードを設ける場合に
は、各ツエナーダイオード１１Ａ，１１ＢのＰＮ接合幅
の総和に該当するツエナーダイオードのＰＮ接合幅は約
２０ｍｍにも達するのであり、この値は実施の形態１で
得られるＰＮ接合幅の一例値である１．６ｍｍの１２倍
に当たっており、既述した規格値を遥かに越える極めて
大きな値の静電耐量（Ｖ）が得られる。この場合の電流
−電圧特性は、図６に示す実線の通りとなり、極めて急
峻な勾配を有する耐圧特性が得られる。この様に、ツエ
ナーダイオードの動作抵抗を３０Ωよりも十分に小さい
値に設定して極めて大きな静電耐量を容易に得ることが
出来るので、静電気等のノイズからゲート絶縁膜を強力
に保護することが可能となる。
エナーダイオード１１Ａと複数の第２ツエナーダイオー
ド１１Ａとから成る複数のツエナーダイオードをチップ
周辺部ＣＰＰ内に設けている点で、１個のツエナーダイ
オードをチップ周辺部ＣＰＰ内に設けている実施の形態
１の場合よりも、ＰＮ接合幅を容易により一層増大させ
ることが可能となる。例えば、縦寸法（短手方向寸法）
が１ｍｍであり、横寸法（長手方向寸法）が２ｍｍであ
るチップのチップ周辺部ＣＰＰ内に、縦寸法と横寸法と
が共に６０μｍの各ツエナーダイオードを設ける場合に
は、各ツエナーダイオード１１Ａ，１１ＢのＰＮ接合幅
の総和に該当するツエナーダイオードのＰＮ接合幅は約
２０ｍｍにも達するのであり、この値は実施の形態１で
得られるＰＮ接合幅の一例値である１．６ｍｍの１２倍
に当たっており、既述した規格値を遥かに越える極めて
大きな値の静電耐量（Ｖ）が得られる。この場合の電流
−電圧特性は、図６に示す実線の通りとなり、極めて急
峻な勾配を有する耐圧特性が得られる。この様に、ツエ
ナーダイオードの動作抵抗を３０Ωよりも十分に小さい
値に設定して極めて大きな静電耐量を容易に得ることが
出来るので、静電気等のノイズからゲート絶縁膜を強力
に保護することが可能となる。
【００６０】しかも、複数の第１ツエナーダイオード１
１Ａの数と複数の第２ツエナーダイオード１１Ｂの数と
の総和を自由に設定することが出来る。このことは、そ
の総和に応じてＰＮ接合幅を容易に調整することが出来
ることを意味し、従って、ＰＮ接合幅の調整範囲も広が
り、ツエナーダイオードの動作抵抗を容易に且つ自在に
制御することが出来る。
１Ａの数と複数の第２ツエナーダイオード１１Ｂの数と
の総和を自由に設定することが出来る。このことは、そ
の総和に応じてＰＮ接合幅を容易に調整することが出来
ることを意味し、従って、ＰＮ接合幅の調整範囲も広が
り、ツエナーダイオードの動作抵抗を容易に且つ自在に
制御することが出来る。
【００６１】（ｉｉｉ）本実施の形態に於ける最大の利
点は、ツエナーダイオードの電流−電圧（Ｉ−Ｖ）特性
の双方向性を電流軸と電圧軸との原点を中心とした完全
な点対称とすることが出来、ゲート絶縁膜へのストレス
を格段に安定化させることが出来る点にある。即ち、ツ
エナーダイオードの入力保護機能を高めるためには（ツ
エナーダイオード効果の向上化）、ツエナーダイオード
のゲート側コンタクトホールの面積及びソース側コンタ
クトホールの面積を共に出来る限り大きく設定すること
が必要である一方で、ツエナーダイオードの電流−電圧
（Ｉ−Ｖ）特性の双方向性を対称化するためには、ツエ
ナーダイオードのゲート側コンタクトホールの面積とソ
ース側コンタクトホールの面積とを互いに等しくする必
要性がある。この点で、ゲートパットの直下にツエナー
ダイオードを配備する従来型の半導体装置では、これら
の要件ないしは条件を共に満足させることは不可能であ
った。これに対して、本実施の形態では、第１ツエナー
ダイオード１１Ａと第２ツエナーダイオード１１Ｂとを
交互に配設しているので、各第１ツエナーダイオード１
１Ａのゲート側コンタクトホールＧＨＡ１の面積（第１
面積に相当）の和と各第２ツエナーダイオード１１Ｂの
ゲート側コンタクトホールＧＨＢ１の面積（第３面積に
相当）の和との第１総和を、各第１ツエナーダイオード
１１Ａのソース側コンタクトホールＳＨＡ１の面積（第
２面積に相当）の和と各第２ツエナーダイオード１１Ｂ
のソース側コンタクトホールＳＨＢ１の面積（第４面積
に相当）の和との第２総和に等しくすることが容易に出
来る（第１総和＝第２総和）。しかも、第１総和及び第
２総和を共に出来る限り大きくしてツエナーダイオード
効果を高めることにも、本実施の形態の構造は成功して
いる。従って、本実施の形態の構造によれば、ツエナー
ダイオード効果を高めつつ、電流−電圧（Ｉ−Ｖ）特性
の双方向性の対称化を容易に且つ確実に達成することが
出来るのである。
点は、ツエナーダイオードの電流−電圧（Ｉ−Ｖ）特性
の双方向性を電流軸と電圧軸との原点を中心とした完全
な点対称とすることが出来、ゲート絶縁膜へのストレス
を格段に安定化させることが出来る点にある。即ち、ツ
エナーダイオードの入力保護機能を高めるためには（ツ
エナーダイオード効果の向上化）、ツエナーダイオード
のゲート側コンタクトホールの面積及びソース側コンタ
クトホールの面積を共に出来る限り大きく設定すること
が必要である一方で、ツエナーダイオードの電流−電圧
（Ｉ−Ｖ）特性の双方向性を対称化するためには、ツエ
ナーダイオードのゲート側コンタクトホールの面積とソ
ース側コンタクトホールの面積とを互いに等しくする必
要性がある。この点で、ゲートパットの直下にツエナー
ダイオードを配備する従来型の半導体装置では、これら
の要件ないしは条件を共に満足させることは不可能であ
った。これに対して、本実施の形態では、第１ツエナー
ダイオード１１Ａと第２ツエナーダイオード１１Ｂとを
交互に配設しているので、各第１ツエナーダイオード１
１Ａのゲート側コンタクトホールＧＨＡ１の面積（第１
面積に相当）の和と各第２ツエナーダイオード１１Ｂの
ゲート側コンタクトホールＧＨＢ１の面積（第３面積に
相当）の和との第１総和を、各第１ツエナーダイオード
１１Ａのソース側コンタクトホールＳＨＡ１の面積（第
２面積に相当）の和と各第２ツエナーダイオード１１Ｂ
のソース側コンタクトホールＳＨＢ１の面積（第４面積
に相当）の和との第２総和に等しくすることが容易に出
来る（第１総和＝第２総和）。しかも、第１総和及び第
２総和を共に出来る限り大きくしてツエナーダイオード
効果を高めることにも、本実施の形態の構造は成功して
いる。従って、本実施の形態の構造によれば、ツエナー
ダイオード効果を高めつつ、電流−電圧（Ｉ−Ｖ）特性
の双方向性の対称化を容易に且つ確実に達成することが
出来るのである。
【００６２】（実施の形態２の変形例）実施の形態２で
述べた通り、重要な点は、上記第１総和と上記第２総和
とが互いに等しく成る状態がチップ周辺部ＣＰＰに於い
て実現されていることである。そうであるならば、図８
の様に第１ツエナーダイオード１１Ａと第２ツエナーダ
イオード１１Ｂとを交互に配設することは必須では無い
と言える。換言すれば、上記第１総和と上記第２総和と
が互いに等しく成る状態がチップ周辺部ＣＰＰに於いて
実現されている限り、チップ周辺部ＣＰＰ内に於ける第
１ツエナーダイオード１１Ａと第２ツエナーダイオード
１１Ｂとの配設順序は任意であり、この発明は図８の様
な等間隔の交互配置に限定されるものでは無い。要は、
多数の第１ツエナーダイオード１１Ａと多数の第２ツエ
ナーダイオード１１Ｂとがチップ周辺部ＣＰＰ内に所定
の配列順序で又はランダムで配設されており、しかも、
上記第１総和と上記第２総和とが互いに等しいと言う関
係が成立していれば良いのである。
述べた通り、重要な点は、上記第１総和と上記第２総和
とが互いに等しく成る状態がチップ周辺部ＣＰＰに於い
て実現されていることである。そうであるならば、図８
の様に第１ツエナーダイオード１１Ａと第２ツエナーダ
イオード１１Ｂとを交互に配設することは必須では無い
と言える。換言すれば、上記第１総和と上記第２総和と
が互いに等しく成る状態がチップ周辺部ＣＰＰに於いて
実現されている限り、チップ周辺部ＣＰＰ内に於ける第
１ツエナーダイオード１１Ａと第２ツエナーダイオード
１１Ｂとの配設順序は任意であり、この発明は図８の様
な等間隔の交互配置に限定されるものでは無い。要は、
多数の第１ツエナーダイオード１１Ａと多数の第２ツエ
ナーダイオード１１Ｂとがチップ周辺部ＣＰＰ内に所定
の配列順序で又はランダムで配設されており、しかも、
上記第１総和と上記第２総和とが互いに等しいと言う関
係が成立していれば良いのである。
【００６３】（実施の形態３）実施の形態３は実施の形
態２の改善型に該当しており、その特徴を要約すれば、
図１５に模式的に示す様に、交互に配列された隣り合う
第１ツエナーダイオード１１Ａと第２ツエナーダイオー
ド１１Ｂとの間のチップ周辺部ＣＰＰの部分に、ゲート
電極６の周縁部６Ａから外枠ＵＣＰＦ側に向けて突出す
る共通ゲート電極層６Ｂが設けられており、第１ＭＯＳ
構造パワー半導体素子１４Ａ及び第２ＭＯＳ構造パワー
半導体素子１４Ｂに共通のドープドポリシリコン層（各
セルに共通のドープドポリシリコン層に該当）１３は共
通ゲート電極層６Ｂと電気的に接続されている。この様
な構成・配線を採ることにより、実施の形態２では第１
ツエナーダイオード１１Ａ毎に必要であったコンタクト
ホールＧＨＡ２の設定が不要となり、各セル１４のドー
プドポリシリコン層１３とゲート電極６とのコンタクト
をチップ周辺部ＣＰＰ内で実行することが可能となる。
態２の改善型に該当しており、その特徴を要約すれば、
図１５に模式的に示す様に、交互に配列された隣り合う
第１ツエナーダイオード１１Ａと第２ツエナーダイオー
ド１１Ｂとの間のチップ周辺部ＣＰＰの部分に、ゲート
電極６の周縁部６Ａから外枠ＵＣＰＦ側に向けて突出す
る共通ゲート電極層６Ｂが設けられており、第１ＭＯＳ
構造パワー半導体素子１４Ａ及び第２ＭＯＳ構造パワー
半導体素子１４Ｂに共通のドープドポリシリコン層（各
セルに共通のドープドポリシリコン層に該当）１３は共
通ゲート電極層６Ｂと電気的に接続されている。この様
な構成・配線を採ることにより、実施の形態２では第１
ツエナーダイオード１１Ａ毎に必要であったコンタクト
ホールＧＨＡ２の設定が不要となり、各セル１４のドー
プドポリシリコン層１３とゲート電極６とのコンタクト
をチップ周辺部ＣＰＰ内で実行することが可能となる。
【００６４】図１６は、実施の形態３に係るツエナーダ
イオード内蔵型パワー半導体装置の構成を示す平面図で
あり、図１７、図１８及び図１９は、それぞれ、図１６
中のＩ−Ｉ線、ＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ線に関
するツエナーダイオード内蔵型パワー半導体装置の構成
を示す縦断面図である。尚、図１６においても、図示の
便宜上、任意の１個の共通ゲート電極層形成領域１１Ｃ
に於ける共通ゲート電極層６Ｂと各セルのドープドポリ
シリコン層１３との電気的接続のみを描いているが、そ
の他の共通ゲート電極層形成領域１１Ｃについても同様
の構成が成立する。
イオード内蔵型パワー半導体装置の構成を示す平面図で
あり、図１７、図１８及び図１９は、それぞれ、図１６
中のＩ−Ｉ線、ＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ線に関
するツエナーダイオード内蔵型パワー半導体装置の構成
を示す縦断面図である。尚、図１６においても、図示の
便宜上、任意の１個の共通ゲート電極層形成領域１１Ｃ
に於ける共通ゲート電極層６Ｂと各セルのドープドポリ
シリコン層１３との電気的接続のみを描いているが、そ
の他の共通ゲート電極層形成領域１１Ｃについても同様
の構成が成立する。
【００６５】図１７に示す構造は、実施の形態２で既述
した構造と同一であり、その記述はここでは繰り返さな
い。
した構造と同一であり、その記述はここでは繰り返さな
い。
【００６６】図１６及び図１９に示す様に、交互に配列
された隣り合う第１ツエナーダイオード１１Ａと第２ツ
エナーダイオード１１Ｂとの間のチップ周辺部ＣＰＰの
部分には、共通ゲート電極層形成領域１１Ｃが割り当て
られている。この共通ゲート電極層形成領域１１Ｃの構
成は次の通りである。即ち、第３領域Ｒ３に於ける主面
１００Ｓ上には絶縁膜７が全面的に形成されており、更
に絶縁膜７の上面上には、セル１４Ａ又は１４Ｂのゲー
ト電極層に該るドープドポリシリコン層１３が第１領域
Ｒ１側から延長されて形成されている。更に、第３領域
Ｒ３内に延長されたドープドポリシリコン層１３の上面
上には、パシベーション膜１０が形成されていると共
に、このパシベーション膜１０の上面上に、上記した共
通ゲート電極層６Ｂが形成されている。そして、パシベ
ーション膜１０の所定の部分に第５コンタクトホールＨ
５が形成されており、この第５コンタクトホールＨ５を
介して、セル１４Ａ又は１４Ｂのゲート電極層１３とゲ
ート電極６の共通ゲート電極層６Ｂとが互いに電気的に
接続されている。この電気的接続により、第１ツエナー
ダイオード１１Ａ側に設けられるゲート電極６の第１突
出部６ＰＡの長手方向の長さも、実施の形態２の場合よ
りも短くなる。その状態を示す図が図１８である。図１
８に示す様に、第１突出部６ＰＡの長手方向の長さが短
くなった代わりに、第１方向Ｄ１ないしは第４方向Ｄ４
に平行に延びたソース側コンタクトホールＳＨＡ１がパ
シベーション膜１０の所定の部分に形成されており、こ
のソース側コンタクトホールＳＨＡ１を介して、第５半
導体領域１１Ａ２とソース電極５とが互いに電気的に接
続されている。
された隣り合う第１ツエナーダイオード１１Ａと第２ツ
エナーダイオード１１Ｂとの間のチップ周辺部ＣＰＰの
部分には、共通ゲート電極層形成領域１１Ｃが割り当て
られている。この共通ゲート電極層形成領域１１Ｃの構
成は次の通りである。即ち、第３領域Ｒ３に於ける主面
１００Ｓ上には絶縁膜７が全面的に形成されており、更
に絶縁膜７の上面上には、セル１４Ａ又は１４Ｂのゲー
ト電極層に該るドープドポリシリコン層１３が第１領域
Ｒ１側から延長されて形成されている。更に、第３領域
Ｒ３内に延長されたドープドポリシリコン層１３の上面
上には、パシベーション膜１０が形成されていると共
に、このパシベーション膜１０の上面上に、上記した共
通ゲート電極層６Ｂが形成されている。そして、パシベ
ーション膜１０の所定の部分に第５コンタクトホールＨ
５が形成されており、この第５コンタクトホールＨ５を
介して、セル１４Ａ又は１４Ｂのゲート電極層１３とゲ
ート電極６の共通ゲート電極層６Ｂとが互いに電気的に
接続されている。この電気的接続により、第１ツエナー
ダイオード１１Ａ側に設けられるゲート電極６の第１突
出部６ＰＡの長手方向の長さも、実施の形態２の場合よ
りも短くなる。その状態を示す図が図１８である。図１
８に示す様に、第１突出部６ＰＡの長手方向の長さが短
くなった代わりに、第１方向Ｄ１ないしは第４方向Ｄ４
に平行に延びたソース側コンタクトホールＳＨＡ１がパ
シベーション膜１０の所定の部分に形成されており、こ
のソース側コンタクトホールＳＨＡ１を介して、第５半
導体領域１１Ａ２とソース電極５とが互いに電気的に接
続されている。
【００６７】以上の構成によれば、両ツエナーダイオー
ド１１Ａ、１１Ｂ間に共通ゲート電極層６Ｂを介在させ
ることで、第１ツエナーダイオード１１Ａの第１半導体
領域（ゲート電極側領域）１１Ａ１及び第２ツエナーダ
イオード１１Ｂの第５半導体領域（ゲート電極側領域）
１１Ｂ２の各々を、最短距離で以て、ユニットセル部Ｕ
ＣＰ内の各セルのゲート電極層１３と電気的に接続する
ことが可能となり、電気配線を実施の形態２の場合より
も格段に容易化・簡素化することが出来ると共に、近接
配線に起因してツエナーダイオード効果をより一層高め
ることが期待出来る。
ド１１Ａ、１１Ｂ間に共通ゲート電極層６Ｂを介在させ
ることで、第１ツエナーダイオード１１Ａの第１半導体
領域（ゲート電極側領域）１１Ａ１及び第２ツエナーダ
イオード１１Ｂの第５半導体領域（ゲート電極側領域）
１１Ｂ２の各々を、最短距離で以て、ユニットセル部Ｕ
ＣＰ内の各セルのゲート電極層１３と電気的に接続する
ことが可能となり、電気配線を実施の形態２の場合より
も格段に容易化・簡素化することが出来ると共に、近接
配線に起因してツエナーダイオード効果をより一層高め
ることが期待出来る。
【００６８】（変形例） （１）実施の形態１乃至３の各々においては、ツエナー
ダイオードはＮ／Ｐ／Ｎ／Ｐ／Ｎ構造（換言すれば５個
の半導体領域から成る構造）を有しているが、ツエナー
ダイオードの構成はこれに限定されるものではない。例
えば、ツエナーダイオードは、Ｎ／Ｐ／Ｎ構造（３個の
半導体領域から成る構造）であっても良いし、又は、Ｎ
／Ｐ／Ｎ／Ｐ／Ｎ／Ｐ／Ｎ構造（７個の半導体領域から
成る構造）であっても良い。即ち、一般的には、ツエナ
ーダイオードは、ユニットセル部の周縁部側に位置する
第１番目の領域から、半導体基板の外縁側に位置する第
ｎ番目の領域までに渡って形成されており、且つ、交互
に導電型が入れ代わると共に半導体基板の外周縁に沿っ
て順次に接合した、ｎ（ｎは３以上の奇数）個の半導体
領域を有している。
ダイオードはＮ／Ｐ／Ｎ／Ｐ／Ｎ構造（換言すれば５個
の半導体領域から成る構造）を有しているが、ツエナー
ダイオードの構成はこれに限定されるものではない。例
えば、ツエナーダイオードは、Ｎ／Ｐ／Ｎ構造（３個の
半導体領域から成る構造）であっても良いし、又は、Ｎ
／Ｐ／Ｎ／Ｐ／Ｎ／Ｐ／Ｎ構造（７個の半導体領域から
成る構造）であっても良い。即ち、一般的には、ツエナ
ーダイオードは、ユニットセル部の周縁部側に位置する
第１番目の領域から、半導体基板の外縁側に位置する第
ｎ番目の領域までに渡って形成されており、且つ、交互
に導電型が入れ代わると共に半導体基板の外周縁に沿っ
て順次に接合した、ｎ（ｎは３以上の奇数）個の半導体
領域を有している。
【００６９】（２）実施の形態１乃至３の各々において
は、半導体チップないしはツエナーダイオード内蔵型パ
ワー半導体装置の横断面形状、即ち、図１の紙面に平行
な面で半導体チップを切断したときの断面形状は長方形
であるが、これに限定されるものでは無く、その横断面
形状は正方形でも良いし、又は、５角形等の多角形であ
っても良い。
は、半導体チップないしはツエナーダイオード内蔵型パ
ワー半導体装置の横断面形状、即ち、図１の紙面に平行
な面で半導体チップを切断したときの断面形状は長方形
であるが、これに限定されるものでは無く、その横断面
形状は正方形でも良いし、又は、５角形等の多角形であ
っても良い。
【００７０】（３）図１においては、チップ周辺部ＣＰ
Ｐのツエナーダイオードはゲートパット１８の外側を迂
回しない構造となっているが、これに代えて、ツエナー
ダイオードがゲートパット１８の外側を迂回するという
構造を採用しても良い。即ち、図１に於ける、ユニット
セル部ＵＣＰの凹状部分ＵＣＰＣとゲートパット１８の
外縁との間の領域にまでＮ／Ｐ／Ｎ／Ｐ／Ｎ構造を延長
形成して、ゲート電極６Ｃの周囲をツエナーダイオード
で取り囲むのである。この構成によれば、ツエナーダイ
オードがゲート電極６Ｃの周囲を取り囲んだ分だけ、即
ち、ツエナーダイオードがゲートパット１８の外側を迂
回する長さ分だけ、ＰＮ接合幅を図１の場合よりも増大
させることが出来る。
Ｐのツエナーダイオードはゲートパット１８の外側を迂
回しない構造となっているが、これに代えて、ツエナー
ダイオードがゲートパット１８の外側を迂回するという
構造を採用しても良い。即ち、図１に於ける、ユニット
セル部ＵＣＰの凹状部分ＵＣＰＣとゲートパット１８の
外縁との間の領域にまでＮ／Ｐ／Ｎ／Ｐ／Ｎ構造を延長
形成して、ゲート電極６Ｃの周囲をツエナーダイオード
で取り囲むのである。この構成によれば、ツエナーダイ
オードがゲート電極６Ｃの周囲を取り囲んだ分だけ、即
ち、ツエナーダイオードがゲートパット１８の外側を迂
回する長さ分だけ、ＰＮ接合幅を図１の場合よりも増大
させることが出来る。
【００７１】（４）図２７又は図２８に示す様な、チッ
プ周辺部ＣＰＰがゲートパットを取り囲まない変形例を
採用することも出来る。両図２７、２８の場合には、チ
ップ周辺部ＣＰＰのツエナーダイオード構造は、ゲート
電極６Ｃが配設されている第２領域内にまで拡大形成さ
れている。両図２７、２８に於いて、記号ＣＢはＮ／Ｐ
／Ｎ／Ｐ／Ｎ構造の内側端を示す。
プ周辺部ＣＰＰがゲートパットを取り囲まない変形例を
採用することも出来る。両図２７、２８の場合には、チ
ップ周辺部ＣＰＰのツエナーダイオード構造は、ゲート
電極６Ｃが配設されている第２領域内にまで拡大形成さ
れている。両図２７、２８に於いて、記号ＣＢはＮ／Ｐ
／Ｎ／Ｐ／Ｎ構造の内側端を示す。
【００７２】
【発明の効果】請求項１に記載の発明によれば、ツエナ
ーダイオードがチップ周辺部に配設されているので、ゲ
ートパット部が半導体装置に対して占める面積率を格段
に縮小することが出来る結果、ユニットセル部内の各半
導体素子の有効セル領域の拡大化を容易に実現してオン
抵抗及びオン電圧の低減化を図ることが可能となる。
ーダイオードがチップ周辺部に配設されているので、ゲ
ートパット部が半導体装置に対して占める面積率を格段
に縮小することが出来る結果、ユニットセル部内の各半
導体素子の有効セル領域の拡大化を容易に実現してオン
抵抗及びオン電圧の低減化を図ることが可能となる。
【００７３】請求項２に記載の発明によれば、１個のツ
エナーダイオードが有するＰＮ接合幅を格段に増大させ
ることが可能となり、ツエナーダイオードの動作抵抗の
格段の低減化を通じて、ツエナーダイオードの電流−電
圧特性の大幅な改善を実現することが出来る。これによ
り、本発明は、静電気等のノイズからゲート絶縁膜を保
護する機能を格段に向上させ得るパワー半導体装置を提
供することが可能となる。
エナーダイオードが有するＰＮ接合幅を格段に増大させ
ることが可能となり、ツエナーダイオードの動作抵抗の
格段の低減化を通じて、ツエナーダイオードの電流−電
圧特性の大幅な改善を実現することが出来る。これによ
り、本発明は、静電気等のノイズからゲート絶縁膜を保
護する機能を格段に向上させ得るパワー半導体装置を提
供することが可能となる。
【００７４】請求項３に記載の発明によれば、請求項２
に記載の発明で得られるＰＮ接合幅の増大量以上の増大
化（より一層の動作抵抗の低減化）を得ることが出来る
ので、電流−電圧特性のより一層の大幅な改善を実現し
て、静電気等のノイズに対する保護機能をより一層向上
させることが出来る。しかも、ＰＮ接合幅の増大量ない
しは動作抵抗の低減量を容易に且つ自在に制御すること
も出来るという効果も得られる。
に記載の発明で得られるＰＮ接合幅の増大量以上の増大
化（より一層の動作抵抗の低減化）を得ることが出来る
ので、電流−電圧特性のより一層の大幅な改善を実現し
て、静電気等のノイズに対する保護機能をより一層向上
させることが出来る。しかも、ＰＮ接合幅の増大量ない
しは動作抵抗の低減量を容易に且つ自在に制御すること
も出来るという効果も得られる。
【００７５】請求項４に記載の発明によれば、ツエナー
ダイオード効果（入力保護機能）をより一層高めつつ、
ツエナーダイオードの電流−電圧特性の双方向特性の対
称化を達成することが出来るという効果を奏する。
ダイオード効果（入力保護機能）をより一層高めつつ、
ツエナーダイオードの電流−電圧特性の双方向特性の対
称化を達成することが出来るという効果を奏する。
【００７６】請求項５に記載の発明によれば、ツエナー
ダイオード効果（入力保護機能）を容易に且つ確実によ
り一層高めつつ、ツエナーダイオードの電流−電圧特性
の双方向特性の対称化をも容易に且つ確実に達成するこ
とが出来るという効果を奏する。
ダイオード効果（入力保護機能）を容易に且つ確実によ
り一層高めつつ、ツエナーダイオードの電流−電圧特性
の双方向特性の対称化をも容易に且つ確実に達成するこ
とが出来るという効果を奏する。
【００７７】請求項６に記載の発明によれば、ゲート電
極配線を容易化することが出来、近接配線構造を利用し
たツエナーダイオード効果のより一層の向上を実現する
ことが出来る。
極配線を容易化することが出来、近接配線構造を利用し
たツエナーダイオード効果のより一層の向上を実現する
ことが出来る。
【図１】 実施の形態１に係るツエナーダイオード内蔵
型パワー半導体装置の構成を示す平面図である。
型パワー半導体装置の構成を示す平面図である。
【図２】 実施の形態１に係るツエナーダイオード内蔵
型パワー半導体装置の構成を示す縦断面図である。
型パワー半導体装置の構成を示す縦断面図である。
【図３】 実施の形態１に係るツエナーダイオード内蔵
型パワー半導体装置の構成を示す縦断面図である。
型パワー半導体装置の構成を示す縦断面図である。
【図４】 実施の形態１に係るツエナーダイオード内蔵
型パワー半導体装置の構成を示す縦断面図である。
型パワー半導体装置の構成を示す縦断面図である。
【図５】 各実施の形態に係るツエナーダイオード内蔵
型パワー半導体装置の動作抵抗と静電耐量との関係を示
す図である。
型パワー半導体装置の動作抵抗と静電耐量との関係を示
す図である。
【図６】 各実施の形態に係るツエナーダイオード内蔵
型パワー半導体装置の電流−電圧特性を示す図である。
型パワー半導体装置の電流−電圧特性を示す図である。
【図７】 実施の形態１に係るツエナーダイオード内蔵
型パワー半導体装置の等価回路を示す図である。
型パワー半導体装置の等価回路を示す図である。
【図８】 実施の形態２に係るツエナーダイオード内蔵
型パワー半導体装置の構成を示す平面図である。
型パワー半導体装置の構成を示す平面図である。
【図９】 実施の形態２に係るツエナーダイオード内蔵
型パワー半導体装置の構成を示す縦断面図である。
型パワー半導体装置の構成を示す縦断面図である。
【図１０】 実施の形態２に係るツエナーダイオード内
蔵型パワー半導体装置の構成を示す縦断面図である。
蔵型パワー半導体装置の構成を示す縦断面図である。
【図１１】 実施の形態２に係るツエナーダイオード内
蔵型パワー半導体装置の構成を示す縦断面図である。
蔵型パワー半導体装置の構成を示す縦断面図である。
【図１２】 実施の形態２に係るツエナーダイオード内
蔵型パワー半導体装置の構成を示す縦断面図である。
蔵型パワー半導体装置の構成を示す縦断面図である。
【図１３】 実施の形態２に係るツエナーダイオード内
蔵型パワー半導体装置の構成を示す縦断面図である。
蔵型パワー半導体装置の構成を示す縦断面図である。
【図１４】 実施の形態２に係るツエナーダイオード内
蔵型パワー半導体装置の等価回路を示す図である。
蔵型パワー半導体装置の等価回路を示す図である。
【図１５】 実施の形態３に係るツエナーダイオード内
蔵型パワー半導体装置の特徴部の構成を模式的に示す平
面図である。
蔵型パワー半導体装置の特徴部の構成を模式的に示す平
面図である。
【図１６】 実施の形態３に係るツエナーダイオード内
蔵型パワー半導体装置の全体構成を示す平面図である。
蔵型パワー半導体装置の全体構成を示す平面図である。
【図１７】 実施の形態３に係るツエナーダイオード内
蔵型パワー半導体装置の構成を示す縦断面図である。
蔵型パワー半導体装置の構成を示す縦断面図である。
【図１８】 実施の形態３に係るツエナーダイオード内
蔵型パワー半導体装置の構成を示す縦断面図である。
蔵型パワー半導体装置の構成を示す縦断面図である。
【図１９】 実施の形態３に係るツエナーダイオード内
蔵型パワー半導体装置の構成を示す縦断面図である。
蔵型パワー半導体装置の構成を示す縦断面図である。
【図２０】 従来技術に係るツエナーダイオード内蔵型
パワー半導体装置の構成を示す平面図である。
パワー半導体装置の構成を示す平面図である。
【図２１】 従来技術に係るツエナーダイオード内蔵型
パワー半導体装置の構成を示す縦断面図である。
パワー半導体装置の構成を示す縦断面図である。
【図２２】 ＨＢＭ法に関する静電耐量試験回路を示す
図である。
図である。
【図２３】 動作抵抗に対する静電耐量の測定値の下限
値をプロットした図である。
値をプロットした図である。
【図２４】 ゲートパットの面積を増大させたときのツ
エナーダイオードの電流−電圧特性の測定結果を示す図
である。
エナーダイオードの電流−電圧特性の測定結果を示す図
である。
【図２５】 ＰＮ接合幅と動作抵抗との関係を測定した
ときの測定値の平均値をプロットした図である。
ときの測定値の平均値をプロットした図である。
【図２６】 ＰＮ接合幅と静電耐量との関係を測定した
ときの測定値の平均値をプロットした図である。
ときの測定値の平均値をプロットした図である。
【図２７】 実施の形態１乃至３の何れかに係るツエナ
ーダイオード内蔵型パワー半導体装置の変形例の構成を
示す平面図である。
ーダイオード内蔵型パワー半導体装置の変形例の構成を
示す平面図である。
【図２８】 実施の形態１乃至３の何れかに係るツエナ
ーダイオード内蔵型パワー半導体装置の変形例の構成を
示す平面図である。
ーダイオード内蔵型パワー半導体装置の変形例の構成を
示す平面図である。
５ ソース電極、６ ゲート電極、７Ｇ ゲート絶縁
膜、１１ ツエナーダイオード、１１Ａ 第１ツエナー
ダイオード、１１Ｂ 第２ツエナーダイオード、１３
ドープドポリシリコン層、１４Ａ 第１ＭＯＳ構造パワ
ー半導体素子、１４Ｂ 第２ＭＯＳ構造パワー半導体素
子、１８ ゲートパット、１００ 半導体基板、１００
Ｓ 主面、Ｒ１ 第１領域、Ｒ２ 第２領域、Ｒ３ 第
３領域、ＵＣＰ ユニットセル部、ＧＰＰ ゲートパッ
ト部、ＣＰＰ チップ周辺部。
膜、１１ ツエナーダイオード、１１Ａ 第１ツエナー
ダイオード、１１Ｂ 第２ツエナーダイオード、１３
ドープドポリシリコン層、１４Ａ 第１ＭＯＳ構造パワ
ー半導体素子、１４Ｂ 第２ＭＯＳ構造パワー半導体素
子、１８ ゲートパット、１００ 半導体基板、１００
Ｓ 主面、Ｒ１ 第１領域、Ｒ２ 第２領域、Ｒ３ 第
３領域、ＵＣＰ ユニットセル部、ＧＰＰ ゲートパッ
ト部、ＣＰＰ チップ周辺部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｈ 21/8234 27/08 １０２Ｆ 27/088 29/90 Ｄ 29/866
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板の主面内の中央部分を占める第１領域上
に形成された複数のＭＯＳ構造パワー半導体素子より成
り、凹状に窪んだ部分を備えるユニットセル部と、 前記半導体基板の前記主面の内で前記ユニットセル部の
前記凹状部分で取り囲まれた第２領域の上方に形成され
た、ワイヤボンディング対象のゲート電極を備えるゲー
トパット部と、 前記半導体基板の前記主面の内で、前記ユニットセル部
の周縁部を完全に取り囲む第３領域の上方に形成され
た、少なくとも１個のツエナーダイオードを備えるチッ
プ周辺部とを備えることを特徴とする、パワー半導体装
置。 - 【請求項２】 請求項１記載のパワー半導体装置であっ
て、 前記チップ周辺部は１個のツエナーダイオードを備えて
おり、 前記１個のツエナーダイオードは、 前記ユニットセル部の前記周縁部側に位置する第１番目
の領域から、前記半導体基板の外縁側に位置する第ｎ番
目の領域までに渡って形成されており、且つ、交互に導
電型が入れ代わると共に前記半導体基板の外周縁に沿っ
て順次に接合した、ｎ（ｎは３以上の奇数）個の半導体
領域を備えていることを特徴とする、パワー半導体装
置。 - 【請求項３】 請求項１記載のパワー半導体装置であっ
て、 前記チップ周辺部は、 複数の第１ツエナーダイオードと、 複数の第２ツエナーダイオードとを備え、 前記複数の第１ツエナーダイオードの各々は、 その中央に位置する第１導電型の第１半導体領域から外
側に向けて、交互に導電型が入れ代わると共に順次に接
合した、ｎ（ｎは３以上の奇数）個の半導体領域を備え
ており、 前記複数の第１ツエナーダイオードの各々の第ｎ半導体
領域の導電型は前記第１導電型に等しく、 前記複数の第１ツエナーダイオードの各々の前記第１半
導体領域は、当該第１半導体領域の表面上に設けられた
第１コンタクトホールを介して、前記ゲートパット部内
の前記ワイヤボンディング対象ゲート電極と、前記ユニ
ットセル部内の対応する第１ＭＯＳ構造パワー半導体素
子の第１ゲート電極層とに電気的に接続されており、 前記複数の第１ツエナーダイオードの各々の最も外側に
位置する第ｎ半導体領域は、当該第ｎ半導体領域の表面
上に設けられた第２コンタクトホールを介して、前記ユ
ニットセル部内の前記第１ＭＯＳ構造パワー半導体素子
の一方の主電極層に電気的に接続されており、 前記複数の第２ツエナーダイオードの各々は、 その中央に位置する前記第１導電型の第１半導体領域か
ら外側に向けて、交互に導電型が入れ代わると共に順次
に接合した、ｎ（ｎは３以上の奇数）個の半導体領域を
備えており、 前記複数の第２ツエナーダイオードの各々の第ｎ半導体
領域の導電型は前記第１導電型に等しく、 前記複数の第２ツエナーダイオードの各々の最も外側に
位置する第ｎ半導体領域は、当該第ｎ半導体領域の表面
上に設けられた第３コンタクトホールを介して、前記ゲ
ートパット部内の前記ワイヤボンディング対象ゲート電
極と、前記ユニットセル部内の対応する第２ＭＯＳ構造
パワー半導体素子の第２ゲート電極層とに電気的に接続
されており、 前記複数の第２ツエナーダイオードの各々の前記第１半
導体領域は、当該第１半導体領域の表面上に設けられた
第４コンタクトホールを介して、前記ユニットセル部内
の前記第２ＭＯＳ構造パワー半導体素子の一方の主電極
層に電気的に接続されており、 前記第１ゲート電極層と前記第２ゲート電極層とは互い
に電気的に接続されていることを特徴とする、 パワー半導体装置。 - 【請求項４】 請求項３記載のパワー半導体装置であっ
て、 前記複数の第１ツエナーダイオードの各々の前記第１コ
ンタクトホールの第１面積と前記複数の第２ツエナーダ
イオードの各々の前記第３コンタクトホールの第３面積
との第１総和は、前記複数の第１ツエナーダイオードの
各々の前記第２コンタクトホールの第２面積と前記複数
の第２ツエナーダイオードの各々の前記第４コンタクト
ホールの第４面積との第２総和に等しいことを特徴とす
る、パワー半導体装置。 - 【請求項５】 請求項４記載のパワー半導体装置であっ
て、 前記複数の第１ツエナーダイオードの各々と前記複数の
第２ツエナーダイオードの各々とは、前記半導体基板の
前記外周縁に沿って交互に設けられていることを特徴と
する、パワー半導体装置。 - 【請求項６】 請求項５記載のパワー半導体装置であっ
て、 前記チップ周辺部の内で、互いに隣り合う第１ツエナー
ダイオードと第２ツエナーダイオードとの間に位置する
部分には、前記第１ゲート電極層及び前記第２ゲート電
極層の両方に接続された共通ゲート電極層が形成されて
おり、 前記共通ゲート電極層の表面上に設けられた第５コンタ
クトホールと当該第５コンタクトホールを埋めるゲート
電極配線によって、前記第１ツエナーダイオードの前記
第１半導体領域と前記第２ツエナーダイオードの前記第
ｎ半導体領域とは互いに電気的に接続されていることを
特徴とする、パワー半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002449A JP2002208702A (ja) | 2001-01-10 | 2001-01-10 | パワー半導体装置 |
| US09/953,281 US6580121B2 (en) | 2001-01-10 | 2001-09-17 | Power semiconductor device containing at least one zener diode provided in chip periphery portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002449A JP2002208702A (ja) | 2001-01-10 | 2001-01-10 | パワー半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208702A true JP2002208702A (ja) | 2002-07-26 |
Family
ID=18870954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001002449A Withdrawn JP2002208702A (ja) | 2001-01-10 | 2001-01-10 | パワー半導体装置 |
Country Status (2)
| Country | Link |
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| US (1) | US6580121B2 (ja) |
| JP (1) | JP2002208702A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| RD04 | Notification of resignation of power of attorney |
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|
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|
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