JP5987990B2 - 半導体装置 - Google Patents
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Description
実施の形態1にかかる半導体装置の構造について、トレンチが並ぶ方向(短手方向)と直交する方向(長手方向)に延びるストライプ状にトレンチゲートを配置したnチャネル型IGBTを例に説明する。図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1には、トレンチゲートを短手方向に横切る断面を示す(図2,3,5においても同様)。実施の形態1にかかる半導体装置は、オン状態のときに電流が流れる活性領域(図1に示した)と、半導体チップのおもて面側の電界を緩和して耐圧を保持する終端構造部(不図示)と、を備える。
次に、実施の形態2にかかる半導体装置の構造について説明する。図2は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、フローティングp領域23の深さが第1,2トレンチ5,15の深さよりも深くなっている点である。フローティングp領域23は、第1トレンチ5のフローティングp領域23側の底面コーナー部を覆い、かつ第2トレンチ15のフローティングp領域23側の底面コーナー部を覆う。このようなフローティングp領域23は、例えば終端構造部を構成するガードリング(不図示)と同時に形成すればよい。
次に、実施の形態3にかかる半導体装置の構造について説明する。図3は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、第2pベース領域12とエミッタ電極9とのコンタクト(電気的接触)、および、第2ゲート電極17とエミッタ電極9とのコンタクトを同一箇所で行っている点である。
次に、実施の形態4にかかる半導体装置の構造について説明する。図4は、実施の形態4にかかる半導体装置の構造を示す斜視図である。実施の形態4にかかる半導体装置が実施の形態3にかかる半導体装置と異なる点は、エミッタ電位の第2ゲート電極27が埋め込まれた第2トレンチ25を、第1トレンチ5がストライプ状に延びる方向(長手方向)に局在化させている点である。具体的には、第2トレンチ25は、第2pベース領域22を囲む例えば多角形枠状(図4には矩形枠状に図示)の平面形状を有し、第1トレンチ5の長手方向に所定の間隔x1で配置されている。符号26は第2ゲート絶縁膜である。
次に、実施の形態5にかかる半導体装置の構造について説明する。図5は、実施の形態5にかかる半導体装置の構造を示す断面図である。実施の形態5にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、フローティングp領域13の内部において、第1ゲート電極7(トレンチゲート)が埋め込まれた第1トレンチ5付近に、第1トレンチ5と離れて、エミッタ電位の第3ゲート電極37が埋め込まれた第3トレンチ35を設けた点である。
次に、実施の形態6にかかる半導体装置の構造について説明する。図6は、実施の形態6にかかる半導体装置の構造を示す断面図である。実施の形態6にかかる半導体装置が実施の形態5にかかる半導体装置と異なる点は、フローティングp領域13の、第2トレンチ15と第3トレンチ35とに挟まれた部分(以下、第2フローティングp領域とする)33bの深さが第1〜3トレンチ5,15,35の深さよりも深くなっている点である。第2フローティングp領域33bは、第2,3トレンチ15,35の第2フローティングp領域33b側の底面を覆う。このように第1〜3トレンチ5,15,35よりも深い深さで第2フローティングp領域33bを形成する場合、第2フローティングp領域33bを、例えば活性領域の最外周の第3pベース領域41や、終端構造部を構成するガードリング43と同時に形成すればよい。
次に、実施の形態7にかかる半導体装置の構造について説明する。図8は、実施の形態7にかかる半導体装置の構造を示す断面図である。実施の形態7にかかる半導体装置が実施の形態2にかかる半導体装置と異なる点は、フローティングp領域53の、第1トレンチ5側の部分(以下、第1トレンチ5側の深い部分とする)51の深さを第1トレンチ5の深さよりも深くし、フローティングp領域53の、第2トレンチ15側の部分(第2トレンチ15側の浅い部分とする)52の深さを第2トレンチ15の深さよりも浅くしている点である。フローティングp領域53の、第1トレンチ5側の深い部分51を第1pベース領域11に近づけ、第2pベース領域12から離す(すなわちフローティングp領域53の、第2トレンチ15側の浅い部分52を設ける)ことにより、第2pベース領域12の耐圧を第1pベース領域11の耐圧よりも低くし、第2pベース領域12でブレークダウンが起こるようにしている。
次に、実施の形態8にかかる半導体装置の構造について説明する。図9は、実施の形態8にかかる半導体装置の構造を示す断面図である。実施の形態8にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、第1トレンチ5と第2トレンチ15との間に、第1トレンチ5との間の距離x11よりも第2トレンチ15との間の距離x12を離して(x11<x12)、エミッタ電位のダミートレンチ(第4ゲート絶縁膜66を介して第4ゲート電極67が設けられた第4トレンチ65)を配置している点である。第2トレンチ15よりも第1トレンチ5に近い位置にエミッタ電位の複数のダミートレンチを設けることにより、第2pベース領域12の耐圧を第1pベース領域11の耐圧よりも低くし、第2pベース領域12でブレークダウンが起こるようにしている。
次に、実施の形態9にかかる半導体装置の構造について説明する。図10は、実施の形態9にかかる半導体装置の構造を示す断面図である。実施の形態9にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、隣り合う第1トレンチ5間のメサ領域において、第1pベース領域11とn-ドリフト層2との間に、n-ドリフト層2よりも不純物濃度の高いn型領域(以下、n型ホールバリア領域(第7半導体層)とする)71を設けた点である。n型ホールバリア領域71とn-ドリフト層2との界面は、第1トレンチ5の底面よりもチップおもて面から浅い位置に位置する。
2 n-ドリフト層
3 p層
4 n+エミッタ領域
5 第1トレンチ
6 第1ゲート絶縁膜
7 第1ゲート電極
8 層間絶縁膜
9 エミッタ電極
10 コレクタ電極
11 第1pベース領域
12 第2pベース領域
13,23 フローティングp領域
15 第2トレンチ
16 第2ゲート絶縁膜
17 第2ゲート電極
18 第2コンタクトホール
Claims (10)
- 第1導電型の第1半導体層と、
前記第1半導体層の上に設けられた第2導電型の第2半導体層と、
前記第2半導体層の、前記第1半導体層側に対して反対側の表面層に選択的に設けられた第1導電型の第3半導体層と、
前記第3半導体層の内部に選択的に設けられた第2導電型の第4半導体層と、
前記第3半導体層および前記第4半導体層を貫通して前記第2半導体層に達する第1トレンチと、
前記第2半導体層の、前記第1半導体層側に対して反対側の表面層に選択的に設けられ、前記第1トレンチによって前記第3半導体層と分離された第1導電型の第5半導体層と、
前記第5半導体層の、前記第1半導体層側に対して反対側の表面から前記第2半導体層に達する第2トレンチと、
前記第5半導体層の内部に設けられ、前記第2トレンチによって前記第5半導体層と分離された第1導電型の第6半導体層と、
前記第3半導体層、前記第4半導体層および前記第6半導体層と導電接続され、かつ前記第5半導体層と電気的に絶縁されたエミッタ電極と、
前記第1半導体層と導電接続されたコレクタ電極と、
前記第1トレンチの内部に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、
前記第2トレンチの内部に第2ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第2ゲート電極と、
を備え、
前記第6半導体層の幅は、前記第3半導体層の幅よりも狭いことを特徴とする半導体装置。 - 前記第5半導体層の深さは、前記第1トレンチおよび前記第2トレンチの深さよりも深いことを特徴とする請求項1に記載の半導体装置。
- 前記第1トレンチは、ストライプ状に配置され、
前記第3半導体層および前記第5半導体層は、前記第1トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする請求項1または2に記載の半導体装置。 - 前記第2トレンチは、前記第1トレンチのストライプの延びる方向に平行に直線状に配置され、
前記第6半導体層は、前記第1トレンチのストライプの延びる方向に平行に直線状に延びていることを特徴とする請求項3に記載の半導体装置。 - 前記第6半導体層は、前記第1トレンチのストライプの延びる方向に所定の間隔で複数配置されており、
前記第2トレンチは、複数の前記第6半導体層をそれぞれ囲むように配置されていることを特徴とする請求項3に記載の半導体装置。 - 前記第1トレンチと前記第2トレンチとの間における前記第5半導体層を貫通して前記第2半導体層に達する第3トレンチと、
前記第3トレンチの内部に第3ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第3ゲート電極と、
をさらに備え、
前記第5半導体層の、前記第1トレンチと前記第3トレンチとに挟まれた部分の幅は、前記第3半導体層の幅よりも狭いことを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。 - 前記第5半導体層の深さは、前記第1トレンチ側の部分が前記第2トレンチ側の部分よりも深く、
前記第5半導体層の前記第1トレンチ側の部分によって、前記第1トレンチの前記第5半導体層側の底面コーナー部が覆われていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。 - 前記第1トレンチと前記第2トレンチとの間における前記第5半導体層を貫通して前記第2半導体層に達する1つ以上の第4トレンチと、
前記第4トレンチの内部に第4ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第4ゲート電極と、
をさらに備え、
前記第2トレンチに隣り合う前記第4トレンチと前記第2トレンチとの間の距離は、前記第1トレンチに隣り合う前記第4トレンチと前記第1トレンチとの間の距離よりも広いことを特徴とする請求項1〜7のいずれか一つに記載の半導体装置。 - 隣り合う前記第1トレンチの間において、前記第3半導体層と前記第2半導体層との間に設けられた、前記第2半導体層よりも不純物濃度の高い第2導電型の第7半導体層をさらに備えることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 第1導電型の第1半導体層と、
前記第1半導体層の上に設けられた第2導電型の第2半導体層と、
前記第2半導体層の、前記第1半導体層側に対して反対側の表面層に選択的に設けられた第1導電型の第3半導体層と、
前記第3半導体層の内部に選択的に設けられた第2導電型の第4半導体層と、
前記第3半導体層および前記第4半導体層を貫通して前記第2半導体層に達する第1トレンチと、
前記第2半導体層の、前記第1半導体層側に対して反対側の表面層に選択的に設けられ、前記第1トレンチによって前記第3半導体層と分離された第1導電型の第5半導体層と、
前記第5半導体層の、前記第1半導体層側に対して反対側の表面から前記第2半導体層に達する第2トレンチと、
前記第5半導体層の内部に設けられ、前記第2トレンチによって前記第5半導体層と分離された第1導電型の第6半導体層と、
前記第3半導体層、前記第4半導体層および前記第6半導体層と導電接続され、かつ前記第5半導体層と電気的に絶縁されたエミッタ電極と、
前記第1半導体層と導電接続されたコレクタ電極と、
前記第1トレンチの内部に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、
前記第2トレンチの内部に第2ゲート絶縁膜を介して設けられ、かつ前記エミッタ電極に電気的に接続された第2ゲート電極と、
を備え、
前記第6半導体層は、前記第1トレンチのストライプの延びる方向に所定の間隔で複数配置されており、
前記第2トレンチは、複数の前記第6半導体層をそれぞれ囲むように配置されていることを特徴とする半導体装置。
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