DE102015107680B4 - Integrierte Schaltung mit lateralem Feldeffekttransistor mit isoliertem Gate - Google Patents

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Abstract

Integrierte Schaltung, die aufweist:eine minimale laterale Abmessung (dm) einer Halbleiterwanne (102) an einer ersten Oberfläche (104) eines Halbleiterkörpers (106);einen ersten lateralen DMOSFET, der einen Lastpfad (110) aufweist, welcher mit einem Lastpin (112) elektrisch gekoppelt ist, wobei der erste laterale DMOSFET geeignet ist, einen Laststrom durch ein Lastelement (114), das elektrisch mit dem Lastpin (112) gekoppelt ist, zu steuern; und wobeieine minimale laterale Abmessung (d) eines Draingebiets (116) des ersten lateralen DMOSFET an der ersten Oberfläche (104) des Halbleiterkörpers (106) um mehr als 50 % größer ist als die minimale laterale Abmessung (dm); und zudem umfassendeinen zweiten lateralen DMOSFET (960, 1060, 1061), wobei eine minimale laterale Abmessung eines Draingebiets (d) des zweiten lateralen DMOSFET (960, 1060, 1061) an der ersten Oberfläche (104) des Halbleiterkörpers (106) die minimale laterale Abmessung (dm) ist.

Description

  • Spannungsspitzen oder Spannungspulse, z.B. durch elektrostatische Entladung (ESD) oder elektrische Überlastung (EOS, electrical overstress) verursachte Spannungspulse, können zur Beschädigung oder Verschlechterung der Zuverlässigkeit von diskreten Halbleitern oder integrierten Schaltungen (ICs, integrated circuits), die ein Mehrzahl von Halbleiterelementen in einem gemeinsamen Halbleiterkörper wie einem Halbleiterdie aufweisen, führen. Spannungsspitzen können durch elektrische Ladung verursacht werden, beispielsweise durch Ladung aus einem ESD-Ereignis. Im Falle eines ESD-Ereignisses können Schaltungselemente um einen Pin, in dem ein Entladungsstrom eingebracht wird, in extreme Betriebsbedingungen gezwängt werden, beispielsweise in einen elektrischen Durchbruch. Dies kann zu einer unerwünschten Beschädigung von Schaltungselementen führen, beispielsweise zum Aufschmelzen eines Halbleiters oder von Metallgebieten und/oder einer Gateoxidverschlechterung oder eines Durchbruchs. Schutzelemente wie etwa ESD-Strukturen können zwischen die Schaltungspins geschaltet werden, um Schaltungsblöcke vor einer Beschädigung durch ESD-Ereignisse zu schützen. Aus den Druckschriften DE 10 2012 100 767 A1 , US 2003 / 0 011 033 A1 , DE 199 27 727 B4 , US 2009 / 0 236 662 A1 und DE 10 2013 200 649 A1 sind beispielhafte Halbleiterbauelemente mit verbesserter Robustheit gegenüber Störpulsen bekannt. Feldeffekttransistoren mit isoliertem Gate (IGFETs, insulated gate field effect transistors) wie laterale doppelt diffundierte Metalloxid-Halbleiter-Feldeffekttransistoren (lateral DMOSFETs oder LDMOSFETs, lateral double diffused metal oxide semiconductor field effect transistors) an Schaltungspins, beispielsweise Transistoren mit einem geringen Einschaltwiderstand zum Schalten von Lastströmen, können auch in der Lage sein, Entladungsströme ohne Beschädigung zu absorbieren, beispielsweise aufgrund ihrer Größe, ihres Designs und/oder vorgelagerter Treiberschaltungen. Beim Einsatz selbst-schützender LDMOSFETs in integrierten Schaltungen kann eine Chipflächeneinsparung erzielt werden, indem ESD Strukturen an entsprechenden Schaltungspins weggelassen werden.
  • Es ist wünschenswert, den Selbstschutz von LDMOSFETs zu verbessern.
  • ZUSAMMENFASSUNG
  • Die Aufgabe wird gelöst mit der Lehre der unabhängigen Patentansprüche. Die abhängigen Patentansprüche betreffen weitere Ausführungsformen.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile bei Lesen der folgenden detaillierten Beschreibung und Betrachten der begleitenden Abbildungen erkennen.
  • Figurenliste
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in die Offenbarung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1 ist eine schematische Querschnittsansicht eines Halbleiterkörpers, der einen lateralen DMOSFET aufweist, welcher Teil einer integrierten Schaltung gemäß einer Ausführungsform darstellt.
    • 2 ist ein Diagramm zur Darstellung einer simulierten maximalen Temperatur über eine Drainbreite eines lateralen LDMOSFET, der durch einen 6A Transmissionsleitungspuls (TLP, transmission line pulse) belastet wurde.
    • 3 ist ein Diagramm zur Darstellung von Strom-Spannungskurven von lateralen DMOSFETs mit unterschiedlichen Drainbreiten, die durch Transmissionsleitungspulse (TLP Pulse) belastet wurden.
    • 4A und 4B sind schematische Querschnittsansichten eines lateralen DMOSFET, der eine vergrößerte Drainbreite aufweist als auch eine dielektrische Struktur zwischen dem Draingebiet und einem Kanalgebiet.
    • 5A ist eine schematische Querschnittsansicht zur Darstellung eines Draingebiets eines lateralen DMOSFET.
    • 5B und 5C sind beispielhafte Draufsichten auf das Draingebiet des lateralen DMOSFET von 5A.
    • 6 ist eine schematische Querschnittsansicht eines Halbleiterkörpers mit einem lateralen DMOSFET, der einen vergrabenen Teil eines Halbleiterkörpers gemäß einer anspruchsgemäßen Ausführungsform aufweist.
    • 7 ist ein schematisches Schaltungsdiagramm einer integrierten Schaltung mit einem lateralen DMOSFET und einer Triggerschaltung.
    • 8, 9 und 10 sind Schaltungsdiagramme zur Darstellung verschiedener Ausführungsformen der Triggerschaltung von 7, wobei 9 und 10 die anspruchsgemäßen Ausführungsformen zeigen.
    • 11 ist ein Diagramm zur Darstellung von Strom-Spannungskuren aktiv-geklemmter lateraler DMOSFETs mit unterschiedlichen Drainbreiten, die durch Transmissionsleitungspulse (TLP Pulse) belastet wurden.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung gestaltet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorsehen.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ nächst zu dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsbereiches ist, während ein „n+“-Dotierungsbereich eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsbereiche die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • Die Begriffe „Wafer“, „Substrat“, „Halbleiterkörper“ oder „Halbleiterwafer“, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind zu verstehen, so dass sie Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium (SiGe), Germanium (Ge) oder Galliumarsenid (GaAs) sein. Gemäß anderen Ausführungsbeispielen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.
  • Der Begriff „horizontal“, wie dieser in der vorliegenden Beschreibung verwendet ist, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche des Wafers oder einer Die bzw. eines Chips sein.
  • Der Ausdruck „vertikal“, wie dieser in der vorliegenden Beschreibung verwendet ist, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche, d. h. parallel zur Normalen der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.
  • In dieser Beschreibung wird eine zweite Oberfläche eines Halbeitersubstrates oder Halbleiterkörpers als durch die untere oder Rückseitenoberfläche gebildet angesehen, während die erste Oberfläche als durch die obere, Vorder- oder Frontseite oder Hauptoberfläche des Halbeitersubstrates gebildet betrachtet wird. Die Ausdrücke „oberhalb“ und „unterhalb“, wie diese in der vorliegenden Beschreibung verwendet sind, sollen daher eine relative Lage eines strukturellen Merkmales zu einem anderen beschreiben.
  • In dieser Beschreibung bezieht sich n-dotiert auf einen ersten Leitfähigkeitstyp, während p-dotiert auf einen zweiten Leitfähigkeitstyp bezogen ist. Alternativ können die Halbleitervorrichtungen mit entgegengesetzten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein können.
  • Das Prozessieren des Halbleiterwafers kann zu Halbleitervorrichtungen mit Anschlusskontakten wie Kontaktpads (oder Elektroden) führen, die einen elektrischen Kontakt mit integrierten Schaltungen oder diskreten Halbleitervorrichtungen in dem Halbleiterkörper ermöglichen. Die Elektroden können eine oder mehrere Elektrodenmetallschichten umfassen, die auf das Halbleitermaterial der Halbleiterchips aufgebracht werden. Die Elektrodenmetallschichten können in beliebiger geometrischer Form sowie Materialzusammensetzung hergestellt werden. Die Elektrodenmetallschichten können beispielsweise in Form einer eine Fläche bedeckenden Schicht gebildet werden. Ein beliebiges Metall, z.B. Cu, Ni, Sn, Au, Ag, Pt, Pd sowie Legierungen aus einem oder mehreren dieser Metalle können als Material verwendet werden. Die Elektrodenmetallschicht(en) muss nicht homogen oder aus einem Material gebildet sein, so dass auch verschiedene Zusammensetzungen und Konzentrationen von Materialien in der Elektrodenmetallschicht/den Elektrodenmetallschichten möglich sind. Beispielsweise können die Elektrodenschichten groß genug dimensioniert werden, um mit einem Draht gebondet zu werden.
  • In Ausführungsbeispielen, die hier offenbart sind, werden eine oder mehrere leitende Schichten angewandt. Es soll betont werden, dass derartige Ausdrücke wie „gebildet“ oder „angewandt“ bzw. „aufgetragen“ so zu verstehen sind, alle Arten und Techniken eines Aufbringens von Schichten abzudecken. Insbesondere bedeuten sie, dass sie Techniken umfassen, in welchen Schichten auf einmal beispielsweise als ein Ganzes aufgebracht werden, z.B. Laminattechniken sowie Techniken, in welchen Schichten in einer sequentiellen Weise aufgetragen werden, wie beispielsweise durch Sputtern bzw. Zerstäuben, Galvanisieren bzw. Plattieren, Formen, CVD (chemische Dampfabscheidung), PVD (physikalische Dampfabscheidung), Verdampfung, hybride physikalisch-chemische Dampfabscheidung (HPCVD) und so weiter.
  • Die angewandte leitende Schicht kann unter anderem eine oder mehrere Schichten aus Metall, wie z.B. Cu oder Sn oder einer Legierung hiervon, eine Schicht einer leitenden Paste und eine Schicht eines Bondmaterials umfassen. Die Schicht aus Metall kann eine homogene Schicht sein. Die leitende Paste kann Metallpartikel umfassen, die in einem verdampfbaren oder härtbaren Polymermaterial verteilt sind, wobei die Paste ein Fluid, viskos oder wachsförmig sein kann. Das Bond- bzw. Verbindungsmaterial kann elektrisch und mechanisch den Halbleiterchip, beispielsweise an einem Träger oder beispielsweise einem Kontaktclip festmachen bzw. verbinden. Ein weiches Lotmaterial oder insbesondere ein Lotmaterial, das in der Lage ist, Diffusionslotbindungen bzw. -bonds zu bilden, kann verwendet werden, beispielsweise Lotmaterial, das einen oder mehrere Stoffe aus Sn, SnAg, SnAu, SnCu, In, InAg, InCu und InAu umfasst.
  • Ein Vereinzelungsprozess kann verwendet werden, um den Wafer in einzelne Chips zu teilen. Irgendeine Technik eines Teilens kann angewandt werden, beispielsweise Messer-Zerteilen (Sägen), Laser-Zerteilen, Ätzen und so weiter. Insbesondere ist Stealth-Zerteilen eine spezifische Technik, die ein Laser-Zerteilen verwendet. Der Halbleiterkörper, beispielsweise ein Halbleiterwafer, kann zerteilt werden durch Anwenden des Halbleiterwafers auf ein Band, insbesondere ein Zerteilungsband, Anwenden des Zerteilungsmusters, insbesondere eines rechteckförmigen Musters, auf den Halbleiterwafer, beispielsweise gemäß einer oder mehreren der oben erwähnten Techniken, und Ziehen des Bandes beispielsweise längs vier orthogonalen Richtungen in der Ebene des Bandes. Durch Ziehen des Bandes wird der Halbleiterwafer in eine Vielzahl von Halbleiterdies (Chips) unterteilt.
  • Die Querschnittsansicht 100 von 1 veranschaulicht einen Teil einer integrierten Schaltung.
  • Die integrierte Schaltung weist eine minimale laterale Abmessung dm einer Halbleiterwanne 102 an einer ersten Oberfläche 104 eines Halbleiterkörpers 106 auf.
  • Ein erster lateraler DMOSFET 108 weist einen Lastpfad 110 auf, der mit einem Lastpin 112 elektrisch gekoppelt ist. Der erste laterale DMOSFET 108 eignet sich dazu, einen Laststrom durch einen Lastpin zu steuern. Eine minimale laterale Abmessung d eines Draingebiets 116 des ersten lateralen DMOSFET 108 an der ersten Oberfläche 104 des Halbleiterkörpers 106 ist um mehr als 50 % größer als die minimale laterale Abmessung dm. Die minimale laterale Abmessung dm kann der minimalen lateralen Abmessung einer Halbleiterwanne entsprechen, die durch die Lithografie während der Front-end-of-line-(FEOL-)Prozessierung begrenzt ist.
  • Der erste laterale DMOSFET 108 kann zudem eine planare Gatestruktur 118 aufweisen, die ein Gatedielektrikum 119 auf dem Halbleiterkörper 106 an der ersten Oberfläche 104 sowie eine Gateelektrode 120 auf dem Gatedielektrikum 119 aufweist. Durch Ändern an die Gateelektrode 120 angelegten Spannung kann eine Leitfähigkeit in einem Kanalgebiet 122, das an das Gatedielektrikum 119 an der ersten Oberfläche 102 angrenzt, gesteuert werden oder zwischen einem eingeschalteten Zustand und einem ausgeschalteten Zustand geändert werden, wodurch ein Laststrom durch das Lastelement 114 gesteuert wird.
  • Der erste laterale DMOSFET 108 weist ein Bodygebiet 124 und ein Sourcegebiet 126 auf. Ein hochdotiertes Bodykontaktgebiet 128 kann zur Verbesserung eines ohmschen Kontakts zum Bodygebiet 124 angeordnet sein.
  • Die Halbleiterwanne 102 kann Teil eines Schaltungselements der integrierten Schaltung sein. Beispiele weiterer Schaltungselemente im Halbleiterkörper 106 der integrierten Schaltung umfassen Widerstände, Kondensatoren, Induktivitäten, Dioden, Transistoren wie Bipolartransistoren (BJTs, bipolar junction transistors), IGFETs, Bipolartransistoren mit isoliertem Gate (IGBTs, insulated gate bipolar transistors), gesteuerte Silizium-Gleichrichter, sowie weitere Schaltungselemente, die im Halbleiterkörper 106 zur Erzielung einer gewünschten Schaltungsfunktionalität integriert werden können. Es ist zu beachten, dass die Querschnittsansichten der lateralen DMOSFETs bei der Halbleiterwanne 102 entlang verschiedener Schnittlinien aufgenommen werden können.
  • In der Querschnittsansicht 100 ist der erste laterale DMOSFET 108 ein low-side n-Kanal LDMOSFET, bei dem der Lastpin 112 mit dem Draingebiet 116 elektrisch gekoppelt ist. In einigen anderen Ausführungsformen kann der laterale DMOSFET ein high-side n-Kanal LDMOSFET sein, bei dem der Lastpin 112 mit dem Sourcegebiet 126 elektrisch gekoppelt ist. In einigen anderen Ausführungsformen kann der laterale DMOSFET ein low-side oder high-side p-Kanal LDMOSFET sein. Die high- und/oder low-Schalt(er) können in einem weiten Anwendungsfeld eingesetzt werden wie in industriellen Anwendungen, Automobilanwendungen, Lastkraftwagen und Agrarindustrie, Antriebsstrang, Sicherheit in Form vielfältiger Funktionen wie Schutzfunktionen für Übertemperatur, Kurzschluss, Überlast, Strombegrenzung, Kurzschlussdetektion, Steuerung kleiner Lasten wie Relais, LEDs, kleiner Motoren, Ansteuerung einer Lampe oder LED, Ansteuerung verschiedenartiger Lasten von Relais, Injektionsventilen, Sauerstoffprobenheizkörpern und Spulen allgemeiner Anwendung.
  • Ausführungsformen des hierin beschriebenen lateralen DMOSFET ermöglichen einen verbesserten Selbstschutz und einen verbesserten sicheren Betriebsbereich (SOA, safe operating area), in dem eine maximale Temperatur in oder um das Draingebiet 116 während ESD Belastung oder jeglicher Form von Belastung, die zu einer übermäßigen oder kritischen Erwärmung innerhalb des LDMOSFET führt, erniedrigt wird.
  • Das Diagramm von 2 ist eine Technology Computer Aided Design (TCAD) Simulation einer maximalen Temperatur über der lateralen Abmessung des Draingebiets 116 eines lateralen DMOSFET der 45 V Spannungsklasse bei einer Gate-Sourcespannung von 16 V und einem Transmissionsleitungspuls (TLP) Belastungsstrom ITLP von 6 A. Eine Zunahme der Drainbreite, d.h. der lateralen Abmessung des Draingebiets oberhalb der minimalen lateralen Abmessung dm ermöglicht eine Erniedrigung der im lateralen DMOSFET in oder um das Draingebiet 116 auftretenden maximalen Temperatur. Dadurch können Selbstschutzfähigkeiten und SOA verbessert werden.
  • Das Diagramm von 3 veranschaulicht den TLP Strom über der TLP Spannung für einen lateralen DMOSFET mit der minimalen lateralen Abmessung des Draingebiets (mit „1 Drainkontakt“ gekennzeichnete Kurven, die einer Drainbreite von dm entsprechen) und lateralen DMOSFETs mit einer lateralen Abmessung des Draingebiets von 3 x dm (mit „3 Drainkontakte“ gekennzeichnete Kurven). Eine Zunahme der lateralen Abmessung des Draingebiets 116 über die minimale Abmessung dm ermöglicht einem verbesserten SOA. Verschiedene TLP Kurven für jede Kategorie des lateralen DMOSFET, d.h. minimale Drainbreite dm und Drainbreite von 3 x dm sind mit verschiedenen Gate-Sourcespannungen Vgs während der TLP Belastung verknüpft. Eine Zunahme des Fehlerstroms mit zunehmendem Vgs ist auf einem Beitrag einer steigenden Leitfähigkeit im Kanalgebiet 122 während der TLP Belastung, verursacht durch die angelegte Gate-Sourcespannung Vgs, zurückzuführen.
  • In einigen Ausführungsform weist der laterale DMOSFET 108 zudem eine dielektrische Struktur auf, die sich an der ersten Oberfläche 104 zwischen dem Draingebiet 116 und einem Kanalgebiet 122 in den Halbleiterkörper 106 erstreckt.
  • In der schematischen Querschnittsansicht 401 des in 4A gezeigten lateralen DMOSFET, ist die dielektrische Struktur eine Struktur 130 lokaler Oxidation von Silizium (LOCOS). Die LOCOS Struktur 130 weist einen unteren Teil unterhalb der ersten Oberfläche 104 und einen oberen Teil oberhalb der ersten Oberfläche 104 auf.
  • In der schematischen Querschnittsansicht 402 des in 4B gezeigten lateralen DMOSFET ist die dielektrische Struktur eine Flachgrabenisolationsstruktur (STI Struktur, shallow trench isolation structure) 132.
  • In einigen Ausführungsformen überlappen die dielektrische Struktur, z.B. die in 4A gezeigte LOCOS Struktur 130 oder die in 4B gezeigte STI Struktur 132 und die planare Gatestruktur 118 des lateralen DMOSFET wenigstens teilweise an der ersten Oberfläche 104.
  • Das Bereitstellen der dielektrischen Struktur ermöglicht den technischen Vorteil der Verbesserung der Spannungssperrfähigkeiten durch Ausdehnen des elektrischen Feldes vom Halbleiterkörper 106 in die dielektrische Struktur bei Sperrspannungen zwischen Source und Drain oder Gate und Drain des lateralen DMOSFET.
  • In einigen Ausführungsformen weist die integrierte Schaltung zudem wenigstens zwei Kontaktstöpsel oder wenigstens zwei Kontaktstreifen auf, die aufeinanderfolgend entlang einer lateralen Richtung x angeordnet sind. Die laterale Richtung x erstreckt sich vom Sourcegebiet 126 zum Draingebiet 116, und die wenigstens zwei Kontaktstöpsel oder die wenigstens zwei Kontaktstreifen sind mit dem Draingebiet 116 elektrisch verbunden.
  • Die schematische Querschnittsansicht 500 von 5A zeigt eine Ausführungsform eines lateralen DMOSFET mit zwei Kontaktstöpsel 134 oder zwei Kontaktstreifen 136, die aufeinanderfolgend entlang der lateralen Richtung x angeordnet sind. Die zwei Kontaktstöpsel 134 oder die zwei Kontaktstreifen 136 erstrecken sich durch Öffnungen in einem Zwischendielektrikum 138.
  • Die schematische Draufsicht 501 in 5B ist eine Ausführungsform einer Draufsicht auf 5A. Zwei Kontaktstöpsel 134 sind aufeinanderfolgend entlang der lateralen Richtung x angeordnet. Die Kontaktstöpsel 134 sind ebenso aufeinanderfolgend entlang einer lateralen Richtung y angeordnet und bilden zwei parallele Kontaktstöpselreihen.
  • Die schematische Draufsicht 501 von 5C ist eine weitere Ausführungsform einer Draufsicht auf 5A zur Darstellung von zwei Kontaktstreifen 136, die aufeinanderfolgend entlang der lateralen Richtung x und parallel zueinander entlang der lateralen Richtung y angeordnet sind.
  • In einigen Ausführungsformen weist die integrierte Schaltung zudem einen zweiten lateralen DMOSFET auf, wobei eine minimale laterale Abmessung eines Draingebiets des zweiten lateralen DMOSFET an der ersten Oberfläche 104 des Halbleiterkörpers 106 der minimalen lateralen Abmessung dm entspricht. Die in 1 gezeigte Halbleiterwanne 102 kann das Draingebiet des zweiten lateralen DMOSFET bilden. In einigen Ausführungsformen kann der zweite laterale DMOSFET Teil einer Triggerschaltung sein, z.B. einer dynamisch getriggerten aktiven Klemme des lateralen DMOSFET. Der zweite laterale DMOSFET kann ebenso Teil eines weiteren Schaltungsblocks der integrierten Schaltung sein.
  • In einigen Ausführungsformen weist die integrierte Schaltung zudem ein Bodygebiet auf, das wenigstens erste und zweite Bodyuntergebiete aufweist, wobei die ersten und zweiten Bodyuntergebiete innerhalb des Halbleiterkörpers vergraben sind.
  • In der schematischen Querschnittsansicht 600 von 6 ist gemäß einer anspruchsgemäßen Ausführungsform ein erster lateraler Abstand ld1 zwischen dem Draingebiet 116 und einem ersten Bodyuntergebiet 1241 des Bodygebiets 124 kleiner als ein zweiter lateraler Abstand ld2 zwischen dem Draingebiet 116 und einem zweiten Bodyuntergebiet 1242. Der Teil des ersten Bodyuntergebiets 1241, der vom zweiten Bodyuntergebiet 1242 absteht sowie ein Teil des Halbleiterkörpers 106 oberhalb des ersten Bodyuntergebiets wirken als Ladungskompensationsstruktur ähnlich wie in Super-Junction Halbleitervorrichtungen. Dadurch wird ein Kompromiss zwischen einer Spannungssperrfähigkeit des lateralen DMOSFET und eines Einschaltwiderstandes verbessert. Neben den ersten und zweiten Bodyuntergebieten 1241, 1242 können zusätzliche Bodyuntergebiete angeordnet sein, wobei die zwei oder mehr überlappenden Bodyuntergebiete das Bodygebiet 124 bilden. In einigen Ausführungsformen kann ein drittes Bodygebiet vertikal zwischen ersten und zweiten voneinander beabstandeten Bodyuntergebieten angeordnet sein, wobei das dritte Bodyuntergebiet beispielsweise mit einem unteren Teil des zweiten Bodyuntergebiets überlappt sowie mit einem oberen Teil des ersten Bodyuntergebiets.
  • In einigen Ausführungsformen überlappen eine Projektionsfläche PA1 des ersten Bodyuntergebiets 1241 auf die erste Oberfläche 104 und eine Projektionsfläche PA2 der dielektrischen Struktur 132 auf die erste Oberfläche 104. Dadurch lässt sich ein elektrisches Feldprofil zwischen dem Kanalgebiet und dem Draingebiet weiter verbessern. Technische Vorteile, z.B. Erniedrigung eines Einschaltwiderstands, Erhöhung der Source-Draindurchbruchsspannung, Verbesserung der elektrischen SOA während Entladungsereignissen können hieraus resultieren.
  • In einigen Ausführungsformen ist ein minimaler vertikaler Abstand dv zwischen der dielektrischen Struktur 132 und dem ersten Bodyuntergebiet 1241 kleiner als die minimale laterale Abmessung d des Draingebiets 116 des lateralen DMOSFET. Dies ermöglicht eine Verschiebung eines maximalen Hitzepunkts, der durch Strom- oder Spannungspulse wie ESD oder Überströme verursacht ist, weg vom Draingebiet 116 des lateralen DMOSFET.
  • In einigen Ausführungsformen liegt eine spezifizierte maximale Drain-Sourcespannung VDS des ersten lateralen DMOSFET zwischen 10 V und 800 V, oder zwischen 20 und 200 V.
  • Die maximale Drain-Sourcespannung VDS ist einem Datenblatt der integrierten Schaltung zu entnehmen, beispielsweise als absoluter Grenzwert (maximum absolute ratings) spezifiziert.
  • In einigen Ausführungsformen ist wenigstens ein Anschluss aus einem Sourceanschluss und einem Drainanschluss des ersten lateralen DMOSFET mit einem Pin der integrierten Schaltung elektrisch gekoppelt. Beispielsweise kann der Pin der Lastpin und/oder ein Versorgungspin sein. Für high- und/oder low-side Schalter kann der Pin ein Ausgangspin zum Ansteuern eines Lastelements wie einer LED oder ein Motors sein.
  • In einigen Ausführungsformen weist die integrierte Schaltung zudem eine Triggerschaltung auf, die geeignet ist, den ersten lateralen DMOSFET in einen eingeschalteten Zustand zu schalten, falls eine Spannung zwischen Source- und Drainanschlüssen des ersten lateralen DMOSFET eine Triggerspannung übersteigt.
  • In dem schematischen Schaltungsdiagramm 700 von 7 ist eine Triggerschaltung 750 mit einem lateralen DMOSFET 752 elektrisch gekoppelt. Eine Ausführungsform des lateralen DMOSFET 752 ist in der schematischen Querschnittsansicht 100 von 1 gezeigt. Der laterale DMOSFET 752 kann ebenso gemäß weiterer hierin beschriebener Ausführungsformen gestaltet sein. Der laterale DMOSFET 752 ist zwischen Pins 754, 755 elektrisch verbunden. In einem low-side Schalter kann der Pin 754 ein Ausgangspin sein zum Ansteuern einer Last und der Pin 755 kann ein Versorgungspin wie Masse (GND) sein. In einem high-side Schalter kann der Pin 754 beispielsweise ein Versorgungspin wie ein Batteriepin sein und der Pin 755 kann beispielsweise ein Ausgangspin zum Ansteuern einer Last sein.
  • Die Triggerschaltung 750 kann wenigstens eine Serienschaltung von Zener-Dioden aufweisen. Die Triggerschaltung kann ebenso wenigstens einen dritten lateralen DMOSFET aufweisen, wobei eine minimale laterale Abmessung eines Draingebiet des dritten lateralen DMOSFET an der ersten Oberfläche des Halbleiterkörpers der minimalen lateralen Abmessung dm gleicht. In einigen Ausführungsformen sind die Kanalleitfähigkeitstypen des wenigstens einen dritten lateralen DMOSFET und des ersten lateralen DMOSFET verschieden. In einigen anderen Ausführungsformen sind die Leitfähigkeitstypen des wenigstens einen dritten lateralen DMOSFET und des ersten lateralen DMOSFET gleich.
  • Ein schematisches Schaltungsdiagramm 800 in 8 weist den lateralen DMOSFET 752 als Schutzvorrichtung in der integrierten Schaltung auf, der den ESD Strom zwischen den Pins 754, 755 ableitet. Eine Triggerschaltung 850 ist eine aktive Klemme und stellt eine Ausführungsform der in 7 gezeigten Triggerschaltung 750 dar, um eine Gate-Source-Spannung VGS des lateralen DMOSFET 752 zu steuern. Eine Zener-Diodenkette ZD,trigger definiert eine Schwellspannung Vtr, bei der die aktive Klemme in einen leitenden oder nicht-leitenden Zustand schaltet. Ein Zener-Diodenschutz ZD,GSn verhindert ein Übersteuern des lateralen DMOSFET 752. Ein Vorwiderstand RGSn stellt eine definierte Gate-Source-Entladungszeitkonstante für eine Drain-Source-Spannung kleiner als Vtr bereit, und hält andererseits die ausgelegte Gate-Source-Spannung aufrecht, falls die aktive Klemme im leitenden Zustand ist. Die Zender-Diodenkette kann vor- und rückwärts gespannte Zener-Dioden aufweisen, um einen gewünschten Wert einer gesamten Durchbruchspannung der Kette zu erzielen. Ebenso kann die Gate-Source-Spannung durch eine derartige Zener-Diodenkette begrenzt werden.
  • 9 zeigt eine anspruchsgemäße Ausführungsform eines Schaltungsdiagramms 900 mit einer als aktive Klemme wirkenden Triggerschaltung 950, um eine Gate-Source-Spannung VGS des lateralen DMOSFET 752 zu steuern. Zur Verbesserung der VGS-Steuerung ist eine Verstärkungsstufe implementiert. Die Triggerschaltung 950 setzt eine Zener-Diodenkette ZD,trigger ein, um die Triggerspannung zu definieren sowie einen weiteren lateralen DMOSFET 960 als Stromquelle zum Ansteuern des lateralen DMOSFET 752 während ESD Belastung. Der weitere laterale DMOSFET 960 ist ein Beispiel eines lateralen DMOSFET, der eine minimale laterale Abmessung eines Draingebiets an der ersten Oberfläche des Halbleiterkörpers aufweisen kann, welches dem minimalen lateralen Abstand dm gleicht. Optionale Zener-Schutzdioden ZD,GSn und ZD,GSp schützen die lateralen DMOSFETs 752, 960 vor Überspannung am Gate.
  • 10 zeigt eine weitere anspruchsgemäße Ausführungsform einer Triggerschaltung 1050 eines Schaltungsdiagramms 1000, die als aktive Klemme wirkt, um eine Gate-Source-Spannung VGS des lateralen DMOSFFET 752 zu steuern. Die Triggerschaltung 1050 wirkt in derselben Weise wie die in 9 dargestellte Triggerschaltung 950 in einem Betriebszustand, in dem ein lateraler DMOSFET 1061 ausgeschaltet ist. Ein lateraler DMOSFET 1060 ähnelt dem lateralen DMOSFET 960 aus 9. Sobald eine Schwellspannung des lateralen DMOSFET 1061 erreicht ist, wird ein Teil von ZD,trigger mit einer Durchbruchspannung Vshort kurzgeschlossen. Der laterale DMOSFET 1061 wird in seinem linearen Bereich betrieben und wirkt als Widerstand, z.B. in einem mA-Bereich leitend. Der laterale DMOSFET 1061 wird dann gezwungen, in einen weiteren Betriebspunkt zu schalten und zeigt ein Rückschnappverhalten in seiner quasi-statischen Strom-Spannungskurve. Sobald der Rückschnappmodus eingerichtet ist, bleibt der Einschaltwiderstand der Klemme näherungsweise unverändert, da ein Widerstand des lateralen DMOSFET 1061 erheblich kleiner ist als RGSp , und kann somit vernachlässigt werden. Ein verbleibender Teil von ZD,trigger mit einer Durchbruchspannung Vremain und die Drain-Source-Spannung des lateralen DMOSFET 1061 definieren eine Haltespannung Vh der Klemme Vh = Vremain + VDS2. Ein Spannungsteiler mit Widerständen RGSn1 und RGSn2 dient der Steuerung des Einsetzens des Rückschnappens abhängig von der Schwellspannung des lateralen DMOSFET 1061. Somit sind Triggerstrom und Spannung des Rückschnappens Schaltungsdesignparameter. Eine geeignete Einstellung dieser Designparameter verhindert ein fälschliches Triggern, um Anforderungen an elektrische Überbelastung (EOS, electrical overstress) oder elektromagnetische Kompatibilität (EMC, electromagnetic compatibility) zu erfüllen. Das Verhindern des Rückschnappens während Nicht-ESD-Pulsen zielt nicht auf einen Schutz der Klemme vor Zerstörung ab, jedoch auf eine Verhinderung der Störung der funktionalen Signale. Ohne Einbezug jeglicher Bipolarrückschnappmechanismen wird die Klemme nicht den Problemen ausgesetzt sein, denen eine Bipolarrückschnappvorrichtung gewöhnlich ausgesetzt ist, wie etwa Stromfilamenten, Spannungsüberschwingern. Vorteile der Triggerschaltung 1050 umfassen einen geringen ESD Fensterverbrauch als auch eine maximale Verwendung der SOA des lateralen DMOSFET 752.
  • Das Digramm von 11 zeigt TLP Ströme über TLP Spannungen für einen lateralen DMOSFET mit der minimalen lateralen Abmessung dm des Draingebiets einschließlich eines Kontakts entlang der lateralen Richtung x, eines lateralen DMOSFET mit einer lateralen Abmessung des Draingebiets von 2 x dm einschließlich zweier Kontakte, die aufeinanderfolgend entlang der lateralen Richtung x angeordnet sind, eines lateralen DMOSFET mit einer lateralen Abmessung des Draingebiets von 3 x dm einschließlich dreier Kontakte, die aufeinanderfolgend entlang der lateralen Richtung x angeordnet sind, sowie eines lateralen DMOSFET mit einer lateralen Abmessung des Draingebiets von 6 x dm einschließlich sechs Kontakten, die aufeinanderfolgend entlang der lateralen Richtung x angeordnet sind. Eine Zunahme der lateralen Abmessung des Draingebiets 116 oberhalb der minimalen Abmessung dm ermöglicht einen verbesserten SOA.

Claims (18)

  1. Integrierte Schaltung, die aufweist: eine minimale laterale Abmessung (dm) einer Halbleiterwanne (102) an einer ersten Oberfläche (104) eines Halbleiterkörpers (106); einen ersten lateralen DMOSFET, der einen Lastpfad (110) aufweist, welcher mit einem Lastpin (112) elektrisch gekoppelt ist, wobei der erste laterale DMOSFET geeignet ist, einen Laststrom durch ein Lastelement (114), das elektrisch mit dem Lastpin (112) gekoppelt ist, zu steuern; und wobei eine minimale laterale Abmessung (d) eines Draingebiets (116) des ersten lateralen DMOSFET an der ersten Oberfläche (104) des Halbleiterkörpers (106) um mehr als 50 % größer ist als die minimale laterale Abmessung (dm); und zudem umfassend einen zweiten lateralen DMOSFET (960, 1060, 1061), wobei eine minimale laterale Abmessung eines Draingebiets (d) des zweiten lateralen DMOSFET (960, 1060, 1061) an der ersten Oberfläche (104) des Halbleiterkörpers (106) die minimale laterale Abmessung (dm) ist.
  2. Integrierte Schaltung nach Anspruch 1, wobei der erste laterale DMOSFET zudem eine dielektrische Struktur aufweist, die sich an der ersten Oberfläche (104) zwischen dem Draingebiet (116) und einem Kanalgebiet (122) in den Halbleiterkörper (106) erstreckt.
  3. Integrierte Schaltung nach Anspruch 2, wobei die dielektrische Struktur eine Flachgrabenisolationsstruktur (132) oder eine LOCOS-Struktur (130) ist.
  4. Integrierte Schaltung nach einem der Ansprüche 2 und 3, wobei die dielektrische Struktur und eine Gatestruktur (118) des ersten lateralen DMOSFET teilweise an der ersten Oberfläche (104) überlappen.
  5. Integrierte Schaltung nach einem der vorangehenden Ansprüche, zudem umfassend wenigstens zwei Kontaktstöpsel (134) oder wenigstens zwei Kontaktstreifen (136), die aufeinanderfolgend entlang einer lateralen Richtung (x) angeordnet sind, wobei die laterale Richtung (x) sich von einem Sourcegebiet (126) zu einem Draingebiet (116) erstreckt, und die wenigstens zwei Kontaktstöpsel (134) oder die wenigstens zwei Kontaktstreifen (136) mit dem Draingebiet (116) elektrisch verbunden sind.
  6. Integrierte Schaltung nach einem der vorangehenden Ansprüche, bei der der erste laterale DMOSFET zudem aufweist: ein Bodygebiet (124), das wenigstens erste und zweite Bodysubgebiete (1241, 1242) aufweist, und das erste Bodysubgebiet (1241) innerhalb des Halbleiterkörpers (106) vergraben ist.
  7. Integrierte Schaltung nach Anspruch 6, wobei ein erster lateraler Abstand (ld1) zwischen dem ersten Bodysubgebiet (1241) und dem Draingebiet (116) kleiner ist als ein zweiter lateraler Abstand (ld2) zwischen dem zweiten Bodysubgebiet (1242) und dem Draingebiet (116).
  8. Integrierte Schaltung nach Anspruch 7, zudem aufweisend eine dielektrische Struktur, die sich an der ersten Oberfläche (104) zwischen dem Draingebiet (116) und einem Kanalgebiet (122) in den Halbleiterkörper (106) erstreckt, wobei eine Projektionsfläche des ersten Bodysubgebiets (1241) auf die erste Oberfläche (104) und eine Projektionsfläche der dielektrischen Struktur auf die erste Oberfläche (104) überlappen.
  9. Integrierte Schaltung nach Anspruch 8, wobei ein minimaler vertikaler Abstand (dv) zwischen der dielektrischen Struktur und dem ersten Bodysubgebiet (1241) kleiner ist als die minimale laterale Abmessung (d) des Draingebiets.
  10. Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei eine spezifizierte maximale Drain-Sourcespannung des ersten lateralen DMOSFET im Bereich zwischen 10 V und 800 V liegt.
  11. Integrierte Schaltung nach einem der vorangehenden Ansprüche, wobei wenigstens ein Anschluss aus einem Sourceanschluss und einem Drainanschluss des ersten lateralen DMOSFET mit einem Pin der integrierten Schaltung elektrisch verbunden ist.
  12. Integrierte Schaltung nach Anspruch 11, wobei der Pin der Lastpin und/oder ein Versorgungspin ist.
  13. Integrierte Schaltung nach einem der vorangehenden Ansprüche, zudem aufweisend eine Triggerschaltung (750, 850, 950, 1050), die geeignet ist, den ersten lateralen DMOSFET in einen eingeschalteten Zustand zu schalten, sofern eine Spannung zwischen den Source- und Drainanschlüssen des ersten lateralen DMOSFET eine Triggerspannung überschreitet.
  14. Integrierte Schaltung nach Anspruch 13, wobei die Triggerschaltung (750, 850, 950, 1050) wenigstens eine Serienverschaltung von Zener-Dioden (ZD,GSn, ZD,GSn, ZD,Gtrigger) aufweist.
  15. Integrierte Schaltung nach Anspruch 13, wobei die Triggerschaltung (750, 850, 950, 1050) wenigstens einen dritten lateralen DMOSFET (960, 1060, 1061) aufweist, und eine minimale laterale Abmessung eines Draingebiets des dritten lateralen DMOSFETs an der ersten Oberfläche (104) des Halbleiterkörpers (106) der minimalen lateralen Abmessung (dm) entspricht.
  16. Integrierte Schaltung, die aufweist: eine minimale laterale Abmessung (dm) einer Halbleiterwanne (102) an einer ersten Oberfläche (104) eines Halbleiterkörpers (106); einen ersten lateralen MOSFET, der einen Lastpfad (110) aufweist, welcher mit einem Lastpin (112) elektrisch gekoppelt ist, wobei der erste laterale MOSFET geeignet ist, einen Laststrom durch ein Lastelement (114), das elektrisch mit dem Lastpin (112) gekoppelt ist, zu steuern; und wobei eine minimale laterale Abmessung (d) eines Draingebiets (116) des ersten lateralen MOSFET an der ersten Oberfläche (104) des Halbleiterkörpers (106) um mehr als 50 % größer ist als die minimale laterale Abmessung (dm), und wobei der erste laterale MOSFET aufweist: eine planare Gatestruktur (118) auf der ersten Oberfläche (104) des Halbleiterkörpers, wobei die planare Gatestruktur (118) ein Gatedielektrikum (119) und eine Gateelektrode (120) auf dem Gatedielektrikum (119) umfasst, und das Draingebiet (116) von der Gatestruktur (118) lateral beabstandet ist; ein Bodygebiet (124), das wenigstens erste und zweite Bodysubgebiete (1241, 1242) aufweist, und das erste Bodysubgebiet (1241) innerhalb des Halbleiterkörpers (106) vergraben ist; wobei ein erster lateraler Abstand (ld1) zwischen dem ersten Bodysubgebiet (1241) und dem Draingebiet (116) kleiner ist als ein zweiter lateraler Abstand (ld2) zwischen dem zweiten Bodysubgebiet (1242) und dem Draingebiet (116); zudem aufweisend eine dielektrische Struktur (132), die sich an der ersten Oberfläche (104) zwischen dem Draingebiet (116) und einem Kanalgebiet (122) in den Halbleiterkörper (106) erstreckt, wobei eine Projektionsfläche des ersten Bodysubgebiets (1241) auf die erste Oberfläche (104) und eine Projektionsfläche der dielektrischen Struktur (132) auf die erste Oberfläche (104) überlappen, wobei ein minimaler vertikaler Abstand (dv) zwischen der dielektrischen Struktur (132) und dem ersten Bodysubgebiet (1241) kleiner ist als die minimale laterale Abmessung (d) des Draingebiets.
  17. Lastsystem, das aufweist: die integrierte Schaltung nach einem der vorangehenden Ansprüche; und eine Last (114), die mit dem Lastpin (114) elektrisch gekoppelt ist.
  18. Lastsystem nach Anspruch 17, wobei die Last einer Last entspricht aus einem Motor, einer induktiven Last, einer resistiven Last, einer kapazitiven Last, und einer Lampe.
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