DE102005042780A1 - Halbleiteranordnung mit einer Lotschicht auf Zinnbasis und Verfahren zum Herstellen derselben - Google Patents

Halbleiteranordnung mit einer Lotschicht auf Zinnbasis und Verfahren zum Herstellen derselben Download PDF

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Abstract

Eine Halbleiteranordnung enthält: ein Halbleitersubstrat (1); ein Trägerelement (2); eine Lotschicht auf Zinnbasis (S); eine erste Metallschicht (M) und eine erste Legierungsschicht (T1). Das Halbleitersubstrat (1) wird durch die erste Metallschicht (M), die erste Legierungsschicht (T1) und die Lotschicht auf Zinnbasis (S) in dieser Reihenfolge mit dem Trägerelement (2) verbunden. Die erste Legierungsschicht (T1) ist aus einem ersten Metall in der ersten Metallschicht (M) und Zinn in der Lotschicht auf Zinnbasis (S) gebildet. Die erste Metallschicht (M) ist aus wenigstens einem aus der Gruppe ausgewählten Material hergestellt, die aus Titan, Aluminium, Eisen, Molybdän, Chrom, Vanadium und einer Legierung aus Eisen, Nickel und Chrom besteht.

Description

  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung mit einer Lotschicht auf Zinnbasis und einem Verfahren zum Herstellen derselben.
  • Es ist üblich, zum Verbinden bzw. Kontaktieren (auch: "Bonden" oder "Bondieren") eines Halbleitersubstrats wie etwa eines IC-Chips mit einer Halbleiteranordnung mit einem bzw. an einem Basis- bzw. Trägerelement wie etwa einer Wärmesenke und einem Leiterrahmen ein Lot einer Legierung aus Blei und Zinn (Pb-Sn-Legierung) zu verwenden. Mit Blick auf den Umweltschutz wie etwa Sicherheit und geringe Schädlichkeit ist es jedoch erforderlich, ein bleifreies Lot oder ein Lot mit niedrigem Bleigehalt zu verwenden. Eines von bleifreien Loten ist ein Lot auf Zinnbasis.
  • Die japanischen Offenlegungsschrift Nr. 2003-347487 offenbart, dass eine Rückseite eines Halbleitersubstrats mit einem Lot auf Zinnbasis mit einem Grundelement bzw. Basis- oder Trägerelement verbunden wird. Das Substrat enthält eine rückseitige Elektrode. Die Elektrode ist aus einer Titanschicht, einer Nickelschicht und einer Gold- oder Silberschicht zusammengesetzt, die in dieser Reihenfolge auf dem Substrat gestapelt sind. Das Trägerelement ist ein Wärme abstrahlendes Bauteil. Das Substrat ist mit dem Lot auf Zinnbasis auf dem Wärme abstrahlenden Bauteil angebracht. Das Lot auf Zinnbasis ist aus einer Gold- und Zinnlegierung hergestellt, sodass das Lot einen niedrigen Schmelzpunkt aufweist.
  • Die vorstehende Halbleiteranordnung wird wie folgt hergestellt. Zuerst wird die Rückseite des Substrats poliert und gereinigt. Dann wird die rückseitige Elektrode auf der polierten Oberfläche des Substrats ausgebildet. Dann wird das Lot auf Zinnbasis zwischen dem Wärme abstrahlenden Bauteil und der rückseitigen Elektrode angeordnet bzw. aufgenommen. Dann wird das Lot auf Zinnbasis bis zu einer Solidustemperatur des Lots erhitzt. Somit wird das Lot aufgeschmolzen bzw. wieder verflüssigt, sodass das Substrat an das Wärme abstrahlende Bauteil gelötet wird.
  • Bei diesem Aufbau der rückseitigen Elektrode stellt die Titanschicht eine Haftfähigkeit und einen ohmschen Kontakt eines aus Silizium hergestellten Halbleitersubstrats bereit. Die Nickelschicht stellt eine Bondierungs- bzw. Verbindungseigenschaft des Lots durch Legieren der Nickelschicht und des Zinns in dem Lot bereit. Somit werden das Substrat und das Trägerelement elektrisch, thermisch und mechanisch mit dem Lot verbunden.
  • Hierbei wird leicht ein passiver Film bzw. Passivierfilm wie etwa ein Oxidfilm auf der Titanschicht ausgebildet und ist schwierig zu entfernen. Der Passivierfilm wird in einer Atmosphäre mit normaler Temperatur und normalem Druck ausgebildet. Der Passivierfilm weist eine große Härte auf. Daher ist es schwierig, die Titanschicht direkt mit dem Lot zu verbinden. So ist es erforderlich, die Nickelschicht auf der Titanschicht hinreichend dick auszubilden. Ferner ist es erforderlich, eine Lotbedingung mit hoher Genauigkeit zu steuern. Daher werden die Herstellungskosten größer.
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  • In Anbetracht des vorstehend beschriebenen Problems ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung mit einer Lotschicht auf Zinnbasis zu schaffen.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleiteranordnung mit einer Lotschicht auf Zinnbasis bereitzustellen.
  • Eine Halbleiteranordnung weist auf: ein Halbleitersubstrat; ein Grundelement bzw. Trägerelement; eine Lotschicht auf Zinnbasis; eine erste Metallschicht; und eine erste Legierungsschicht. Das Halbleitersubstrat ist durch die erste Metallschicht, die erste Legierungsschicht und die Lotschicht auf Zinnbasis in dieser Reihenfolge mit dem Trägerelement verbunden bzw. kontaktiert bzw. an dieses gebondet. Die erste Legierungsschicht ist aus einem ersten Metall in der ersten Metallschicht und dem Zinn in der Lotschicht auf Zinnbasis gebildet. Die erste Metallschicht ist aus wenigstens einem eines aus der Gruppe ausgewählten Materials gebildet, die aus Titan, Aluminium, Eisen, Molybdän, Chrom, Vanadium und einer Eisen-Nickel-Chrom-Legierung besteht.
  • In der Anordnung wird durch Verwenden der Lotschicht auf Zinnbasis und der minimalen Anzahl der Metallschichten die Rückseite des Substrats an das Trägerelement gelötete. Somit wird der Herstellungsprozess einfach und die Herstellungskosten der Vorrichtung werden geringer.
  • Des weiteren wird ein Verfahren zum Herstellen einer Halbleiteranordnung bereitgestellt. Die Anordnung beinhaltet ein Halbleitersubstrat und ein Grund- bzw. Trägerelement, das mit einer Lotschicht auf Zinnbasis mit dem Substrat verbunden ist. Das Verfahren enthält die Schritte: Ausbilden einer ersten Metallschicht auf dem Substrat; Ausbilden einer zweiten Metallschicht auf der ersten Metallschicht; Stapeln des Substrats auf dem Trägerelement durch die Lotschicht bzw. mit der Lotschicht dazwischen, wobei die Lotschicht zwischen dem Trägerelement und der zweiten Metallschicht angeordnet ist; und Erwärmen des Substrats mit dem Trägerelement so, dass die zweite Metallschicht in die Lotschicht diffundiert wird und dass die erste Metallschicht und die Lotschicht zur Reaktion gebracht werden, um eine erste Legierungsschicht auszubilden. Die erste Legierungsschicht ist aus einem ersten Metall in der ersten Metallschicht und Zinn in der Lotschicht gebildet. Die erste Legierungsschicht ist zwischen der ersten Metallschicht und der Lotschicht angeordnet. Die erste Metallschicht ist aus wenigstens einem eines aus der Gruppe ausgewählten Materials gebildet, die aus Titan, Aluminium, Eisen, Molybdän, Chrom, Vanadium und einer Eisen-Nickel-Chrom-Legierung besteht. Die zweite Metallschicht weist eine anfängliche Dicke in einem Bereich zwischen 50 nm und 750 nm vor dem Schritt eines Erwärmens auf.
  • Durch Verwenden der Lotschicht auf Zinnbasis und der minimalen Zahl der Metallschichten wird die Rückseite des Substrats an das Trägerelement gelötet. Somit wird der Herstellungsprozess einfach und die Herstellungskosten der Vorrichtung werden geringer.
  • Vorzugsweise enthält das Verfahren weiter den Schritt: Erwärmen des Substrats mit der ersten und der zweiten Metallschicht so, dass zwischen der ersten und der zweiten Metallschicht eine Zwischenlegierungsschicht ausgebildet wird. Die Zwischenlegierungsschicht ist aus einem ersten Metall in der ersten Metallschicht und einem zweiten Metall in der zweiten Metallschicht gebildet. In dem Schritt eines Erwärmens des Substrats mit dem Trägerelement werden die Zwischenlegierungsschicht, die erste Metallschicht und die Lotschicht zur Reaktion gebracht, um eine zweite Legierungsschicht so auszubilden, dass die erste Legierungsschicht die zweite Legierungsschicht wird. Die zweite Legierungsschicht ist aus dem zweiten Metall in der zweiten Metallschicht, dem ersten Metall in der ersten Metallschicht und dem Zinn in der Lotschicht gebildet. Die zweite Lotschicht ist zwischen der ersten Metallschicht und der Lotschicht angeordnet.
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  • Die vorstehenden und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachstehenden ausführlichen Beschreibung ersichtlicher werden, die mit Bezug auf die begleitenden Zeichnungen angefertigt wurde. In den Zeichnungen:
  • sind 1A und 1B schematische Querschnittsansichten zur Erläuterung eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • ist 2 ein Graph zur Darstellung einer Fehlerquote der Anordnung mit unterschiedlicher Dicke eines Ni-Films gemäß der ersten Ausführungsform;
  • ist 3 ein Graph zur Darstellung einer Zugfestigkeit der Anordnung mit unterschiedlicher Dicke des Ni-Films gemäß der ersten Ausführungsform;
  • ist 4 ein Graph zur Darstellung einer Zugfestigkeit der Anordnung mit unterschiedlicher Dicke eines Au-Films gemäß der ersten Ausführungsform;
  • ist 5 ein Tiefenprofil einer Elementanalyse gemäß der ersten Ausführungsform;
  • sind 6A bis 6C schematische Querschnittsansichten zur Erläuterung eines Verfahrens zur Herstellung einer Halbleiteranordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • ist 7A ein Graph zur Darstellung einer zeitlichen Änderung der Dicke eines Ti-Films unter einer Dauerprüfung in der Anordnung gemäß der ersten Ausführungsform und ist 7B ein Graph zur Darstellung einer zeitlichen Änderung der Dicke eines Ti-Films unter einer Dauerprüfung in der Vorrichtung gemäß der zweiten Ausführungsform;
  • sind 8A und 8B schematische Querschnittsansichten zur Erläuterung eines Verfahrens zur Herstellung einer Halbleiteranordnung gemäß einer Abwandlung der ersten Ausführungsform;
  • sind 9A bis 9C schematische Querschnittsansichten zur Erläuterung eines Verfahrens zur Herstellung einer Halbleiteranordnung gemäß einer Abwandlung der zweiten Ausführungsform; und
  • ist 10 ein Graph zur Darstellung eines Kontaktwiderstands zwischen einem Halbleitersubstrat eines P-Leitfähigkeitstyps und einem Al-Film oder einem Ti-Film gemäß den Abwandlungen der ersten und der zweiten Ausführungsform.
  • (Erste Ausführungsform)
  • Eine Halbleiteranordnung 100 gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist in 1A und 1B dargestellt. 1A zeigt die Anordnung 100 vor einer Wärmebehandlung, d.h. vor einem Lötvorgang, und
  • 1B zeigt die Anordnung 100 nach einer Wärmebehandlung, d.h. nach einem Lötvorgang.
  • Die Anordnung 100 enthält ein Halbleitersubstrat 1 und ein Trägerelement 2. Das Substrat 1 weist einen elektrischen Teil wie etwa einen Leistungstransistor auf, der auf einer Vorderseite des Substrats 1 ausgebildet ist. Die Rückseite des Substrats 1, die dem Halbleiterteil gegenüberliegt, ist mit einer Lotschicht auf Zinnbasis S an dem Trägerelement 2 befestigt. Das Trägerelement 2 ist beispielsweise eine Wärmesenke, ein Leiterrahmen oder eine Leiterplatte. Die Anordnung 100 wird hergestellt wie folgt.
  • Zuerst wird auf der Vorderseite des Substrats 1 der elektrische Teil ausgebildet. Auf der Rückseite des Substrats 1 werden eine erste Metallschicht M und eine zweite Metallschicht N in dieser Reihenfolge ausgebildet. Somit wird ein Halbleiterchip 10 ausgebildet. Dann wird der Chip 10 durch die Lotschicht S, die zwischen dem Trägerelement 2 und der zweiten Metallschicht N des Chips 10 angeordnet bzw. aufgenommen ist, auf dem Trägerelement 2 angebracht. So wird eine gestapelte Struktur vorbereitet, welche den Chip 10 und das Trägerelement 2 enthält. Die gestapelte Struktur wird erwärmt, sodass die zweite Metallschicht in die Lotschicht S diffundiert wird. Ferner werden die erste Metallschicht M und die Lotschicht S direkt zur Reaktion gebracht, sodass eine Legierungsschicht T1 zwischen der ersten Metallschicht M und der Lotschicht S ausgebildet wird. Die Legierungsschicht T1 ist aus einer Legierung der ersten Metallschicht M und der Lotschicht S gebildet. Insbesondere ist die Legierungsschicht T1 aus dem ersten Metall in der ersten Metallschicht M und dem Zinn in der Lotschicht S gebildet. Nach dem Lötvorgang besteht die Anordnung 100 aus dem Substrat 1, der ersten Metallschicht M, der Legierungsschicht T1, der Lotschicht S und dem Trägerelement 2. Hierbei arbeitet die Lotschicht T1 als eine Verbindungs- bzw. Kontaktierungs- bzw. Bondierungsschicht zwischen dem Chip 10 und dem Trägerelement 2. Obgleich die erste Metallschicht M direkt auf dem Substrat 1 ausgebildet ist, kann zwischen dem Substrat 1 und der ersten Metallschicht M eine andere Metallschicht oder eine Isolationsschicht ausgebildet sein.
  • Bei der Anordnung 100 ist die Rückseite des Substrats 1 durch Verwendung der minimalen Anzahl der Metallschichten und der Lotschicht auf Zinnbasis S mit dem Trägerelement 2 verbunden. Daher ist ein Herstellungsprozess der Anordnung 100 einfach und sind die Herstellungskosten der Anordnung 100 niedrig.
  • Das erste Metall in der ersten Metallschicht M ist beispielsweise Titan (d.h. Ti), Aluminium (d.h. Al), Eisen (d.h. Fe), Molybdän (d.h. Mo), Chrom (d.h. Cr), Vanadium (d.h. V) oder eine Legierung aus Eisen, Nickel und Chrom (d.h., Fe-Ni-Cr-Legierung). Das erste Metall weist ausgezeichnete Verbindungsseigenschaften und einen ausgezeichneten ohmschen Kontakt mit einen Siliziumsubstrat auf. Ferner bildet das erste Metall eine Legierung mit dem Zinn in der Lotschicht S. Vorzugsweise ist das erste Metall aus Ti hergestellt. Ti ist ein herkömmlicherweise als ein Metallisierungsmaterial von Silizium in dem Halbleitersubstrat verwendetes Material. Daher weist Ti ausgezeichnete Verbindungseigenschaften und einen ausgezeichneten ohmschen Kontakt mit dem Siliziumsubstrat auf. Allerdings wird auf einem Ti-Film leicht ein Passivierfilm wie etwa ein Oxidfilm ausgebildet. Daher ist es im Allgemeinen schwierig, eine Ti-Schicht direkt mit der Lotschicht zu verbinden. Bei der vorstehenden Anordnung 100 ist die zweite Metallschicht N auf der ersten Metallschicht M ausgebildet, sodass die zweite Metallschicht N als eine Opferschicht zum Löten arbeitet. Somit wird zwischen der ersten Metallschicht M und der Lotschicht S die Legierungsschicht T1 ausgebildet. Die Legierungsschicht T1 weist hinreichend starke Verbindungseigenschaften auf.
  • Die Dicke der Legierungsschicht T1 ist vorzugsweise gleich oder dicker als 3 nm. In besonders bevorzugte Weise ist die Dicke der Legierungsschicht T1 gleich oder dicker als 10 nm. Wenn die durchschnittliche Dicke der Legierungsschicht T1 gleich oder größer als 10 nm ist und die minimale Dicke der Legierungsschicht T1 an der Grenzfläche zwischen der ersten Metallschicht M und der Lotschicht S gleich oder größer als 3 nm ist, können hinreichend starke Verbindungseigenschaften erhalten werden. Wenn darüber hinaus die Dicke der Legierungsschicht T1 größer als 10 nm ist, können nahezu die gleichen Verbindungseigenschaften erhalten werden wie in dem Fall, wenn die durchschnittliche Dicke gleich 10 nm ist.
  • Die zweite Metallschicht N ist eine dünne Filmschicht zum Schutz einer Oberfläche der ersten Metallschicht M zum Ausbilden des Passivierfilms auf der Oberfläche der ersten Metallschicht M. Die zweite Metallschicht N kann durch die Wärmebehandlung des Lötens in die Lotschicht S diffundiert werden, sodass die zweite Metallschicht N nach dem Löten verschwindet. Somit kann die Dicke der zweiten Metallschicht N leicht gesteuert werden. Ferner werden die Lötbedingungen der Anordnung 100 leicht gesteuert. Somit werden die Herstellungskosten der Anordnung 100 vergleichsweise niedrig.
  • Die Dicke der zweiten Metallschicht N liegt vorzugsweise in einem Bereich zwischen 50 nm und 750 nm, wie vorstehend beschrieben. Wenn die Dicke der zweiten Metallschicht N kleiner als 50 nm ist, kann die zweite Me tallschicht N die erste Metallschicht M nicht hinreichend davor schützen, die Oberfläche der ersten Metallschicht M zu oxidieren, d.h. den Passivierfilm auf der Oberfläche der ersten Metallschicht M auszubilden. Daher wird in diesem Fall die Lotbenetzbarkeit der Lotschicht S während der Wärmebehandlung geringer, sodass die Verbindungsstärke zwischen dem Substrat 1 und dem Trägerelement 2 niedrig wird. Wenn die Dicke der zweiten Metallschicht N größer als 50 nm ist, wird die Verbindungsstärke zwischen dem Substrat 1 und dem Trägerelement 2 stark und konstant. Wenn die Dicke der zweiten Metallschicht N größer als 750 nm ist, verbleibt die zweite Metallschicht N nach dem Löten. Daher kann die überschüssige zweite Metallschicht die Herstellungskosten der Anordnung 100 erhöhen.
  • Vorzugsweise werden die erste und die zweite Metallschicht M, N in einer Vakuumkammer durch verwenden eines Verfahrens einer physikalischen Aufdampfung (d.h. PVD – Physical Vapour Deposition) wie etwa eines Verfahrens eines Aufdampfens im (Hoch-)Vakuum und eines Zerstäubungs- bzw. Sputteringverfahrens aufeinanderfolgend ausgebildet. Des weiteren liegt vor der Aufdampfung vorzugsweise ein Vakuumgrad von gleich oder weniger als 5 × 10–4Pa vor. In diesem Fall kann eine Oxidation der Oberfläche der ersten Metallschicht M verhindert werden.
  • Das zweite Metall in der zweiten Metallschicht N kann aus jedem beliebigen Metall hergestellt sein. Vorzugsweise ist das zweite Metall Nickel (d.h. Ni), Kupfer (d.h. Cu), Silber (d.h. Ag), Gold (d.h. Au), Platin (d.h. Pt), eine Legierung aus Silber und Platin (d.h. Ag-Pt), eine Legierung aus Silber und Palladium (d.h. Ag-Pd) oder Palladium (d.h. Pd). In besonders bevorzugter Weise ist das zweite Metall Nickel oder Gold. Diese zweiten Metalle können mit dem ersten Metall in der ersten Metallschicht M oder dem Zinn in der Lotschicht S eine Legierung bilden. Die zweite Metallschicht N kann aus einem mehrschichtigen Film, der aus den vorgenannten Metallen hergestellt ist, zusammengesetzt sein. Das zweite Metall kann während des Wärmebehandlungsprozesses, d.h. während des Lötprozesses, in die Lotschicht S diffundiert werden. Ferner kann das zweite Metall in die Legierungsschicht T1 so eingebunden sein, dass die Legierungsschicht die zweite Legierungsschicht T2 wird, wie in 6A und 6B dargestellt.
  • Die Lotschicht auf Zinnbasis S kann aus einem Pb-freien Lot hergestellt sein, welches kein Blei (d.h. Pb) enthält. Somit kann die Anordnung 100 gefahrlos und sicher hergestellt werden, sodass der Umweltschutz gewährleistet ist. Vorzugsweise beträgt der Massengehalt des Zinns in der Lotschicht S gleich oder mehr als 95 Gew.-%. Vorzugsweise ist die Lotschicht S aus Zinn (d.h. Sn) einer Legierung aus Zinn und Kupfer (d.h. Sn-Cu), einer Legierung aus Zinn, Silber und Kupfer (d.h. Sn-Ag-Cu), einer Legierung aus Zinn, Kupfer und Nickel (d.h. Sn-Cu-Ni), einer Legierung aus Zinn und Antimon (d.h. Sn-Sb), einer Legierung aus Zinn und Indium (d.h. Sn-In), oder einer Legierung aus Zinn und Zink (d.h. Sn-Zn) hergestellt. In besonders bevorzugter Weise ist die Lotschicht S aus reinem Sn, einer Legierung aus Sn und 0,7 Gew.-% Cu, einer Legierung aus Sn und 3,5 Gew.-% Ag, einer Legierung aus Zinn, 1 Gew.-% bis 3,9 Gew.-% Ag und 0,3 Gew.-% bis 1,5 Gew.-% Cu, oder einer Legierung aus Zinn, 0,7 Gew.-% Cu und 0,06 Gew.-% Ni hergestellt. Vorzugsweise kann die Lotschicht Additive wie etwa Phosphor (d.h. P) und Germanium (d.h. Ge) enthalten.
  • Als nächstes wird die Anordnung 100 beispielsweise wie folgt hergestellt.
  • Zuerst wird ein Ti-Film mit der Dicke von 250 nm auf der Rückseite des Substrats 1 so ausgebildet, dass die erste Metallschicht M auf dem Substrat 1 ausgebildet wird. Dann wird die aus einem Ni-Film mit der Dicke in einem Bereich zwischen 50 nm und 1000 nm und einem Au-Film mit der Dicke von 50 nm zusammengesetzte zweite Metallschicht N auf der ersten Metallschicht M ausgebildet. Hierbei ist die zweite Metallschicht N aus einem mehrschichtigen Film gebildet. Als nächstes wird die aus einer Legierung von 99,24 Gew.-% Sn, 0,7 Gew.-% Cu und 0,06 Gew.-% Ni gebildete Lotschicht S auf dem Trägerelement 2 ausgebildet. Das Trägerelement 2 ist aus Metall hergestellt. Der Halbleiterchip 10 einschließlich des Substrats 1 mit der ersten und der zweiten Metallschicht M, N wird durch die Lötschicht S auf dem Trägerelement 2 angebracht. Dann wird der Chip 10 mit dem Trägerelement 2 in einem Ofen einer Wasserstoffreduktionsatmosphäre montiert. In dem Ofen wird der Chip 10 mit dem Trägerelement 2 auf 270°C erwärmt, was oberhalb der Solidustemperatur der Lotschicht S liegt. Hierbei liegt die Solidustemperatur bei etwa 220°C. So wird der Chip 10 mit dem Trägerelement 2 während 20 Sekunden auf die Spitzentemperatur von 270°C erwärmt, sodass die Lotschicht 10 aufgeschmolzen wird. Bei diesem Wärmebehandlungsprozess, d.h. bei diesem Lötprozess, wird der Chip 10 an das Trägerelement 2 gelötet.
  • Es wird der Querschnitt der Anordnung 100 nach dem Löten studiert. Als ein Ergebnis wird, wenn die Dicke des Ni-Films gleich oder kleiner als 750 nm ist, die aus dem Ni-Film und dem Au-Film zusammengesetzte zweite Metallschicht N in die Lotschicht S diffundiert, sodass die erste Legierungsschicht T1 ausgebildet wird, die aus Ti und Sn zusammengesetzt ist. Wenn jedoch die Dicke des Ni-Films größer als 750 nm ist, verbleibt der Ni-Film in der zweiten Metallschicht N. Dieser von einer Reaktion nicht erfasste Ni-Film trägt zu der Verbindung zwischen dem Chip 10 und dem Trägerelement 2 nicht bei. Demgemäß ist es zur Verringerung der Herstellungskosten der Anordnung 100 vorzuziehen, dass die Dicke des Ni-Films gleich oder kleiner als 750 nm ist.
  • 2 zeigt einen Fehleranteil der Anordnung 100 mit unterschiedlicher Dicke des Ni-Films. Der Fehler der Anordnung 100 wird durch eine unzureichende Lotbenetzung verursacht. 3 zeigt die Zugfestigkeit der Anordnung 100 mit unterschiedlicher Dicke des Ni-Films. Hierbei wurden zehn Beispiele der Anordnung 100 bei der Dicke des Ni-Films studiert.
  • Gemäß der Darstellung in 2 und 3 tritt der Lotbenetzungsfehler mit 100 auf, wenn die Dicke des Ni-Films 50 nm beträgt. Somit ist die Verbindungsstärke zwischen dem Substrat 1 und dem Trägerelement 2 schwach. Dies liegt daran, dass die Dicke des Ni-Films dünn ist, sodass die zweite Metallschicht N die erste Metallschicht M nicht vor einer Oxidation schützen kann. In diesem Fall wird die Oberfläche des Ti-Films der ersten Metallschicht M oxidiert. Demgemäß muss der Ni-Film dicker werden als 50 nm, um eine Oxidation des Ti-Films zu verhindern. Wenn die Dicke des Ni-Films größer als 50 nm ist, kann eine hinreichend starke Verbindungsstärke erzielt werden.
  • 4 zeigt die Zugfestigkeit der Anordnung 100 mit unterschiedlicher Dicke des Au-Films. In diesem Fall besteht die zweite Metallschicht N der Vorrichtung 100 nur aus einem Au-Film. Daher ist der Ni-Film in der zweiten Metallschicht N nicht ausgebildet. Hierbei wurden zehn Beispiele der Vorrichtung 100 mit jeweiligen Dicken des Au-Films studiert. Wenn die Dicke des Au-Films 50 nm beträgt, tritt der Lotbenetzungsdefekt auf. Wenn die Dicke des Au-Films jedoch größer als 50 nm ist, wird die hinreichend starke Verbindungsstärke erzielt.
  • 5 zeigt ein Ergebnis einer Elementanalyse des Querschnitts einer Verbindungsschicht in der Anordnung 100. In diesem Fall weist die Anordnung 100 eine aus Molybdän (d.h. Mo) hergestellte erste Metallschicht M und eine aus Ni hergestellte zweite Metallschicht N auf. Die Elementanalyse wurde in einer Dickenrichtung durchgeführt. So zeigt 5 ein Dickenprofil der Elementanalyse. Gemäß der Darstellung in 5 wird Ni in der zweiten Metallschicht N in die Lotschicht S diffundiert, sodass die erste Legierungsschicht T1 ausgebildet wird, die aus einer Mo-Sn-Legierung besteht.
  • (Zweite Ausführungsform)
  • In 6A bis 6C ist eine Halbleiteranordnung 101 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dargestellt. 6A zeigt den Chip 10 vor einer ersten Wärmebehandlung, und 6B zeigt den Chip 10 nach der ersten Wärmebehandlung und das Trägerelement 2 vor einem Lötvorgang. 6C zeigt die Anordnung 101 nach der zweiten Wärmebehandlung, d.h., nach dem Lötvorgang.
  • Die Anordnung 101 wird hergestellt wie folgt. Zuerst werden die erste Metallschicht M und die zweite Metallschicht N auf der Rückseite des Substrats 1 in dieser Reihenfolge ausgebildet, sodass der Halbleiterchip 10 vorbereitet wird. Der Chip 10 wird zuerst so erwärmt, dass eine Zwischenlegierungsschicht O ausgebildet wird. Die Zwischenlegierungsschicht O ist aus dem ersten Metall und der zweiten Metall-Legierung zusammengesetzt. Die Zwischenlegierungsschicht O ist zwischen der ersten und der zweiten Metallschicht M, N angeordnet. Nach dieser ersten Wärmebehandlung wird der Chip 10 durch die Lotschicht S auf dem Trägerelement 2 angebracht. Dann wird der Chip 10 mit dem Trägerelement 2 zum zweiten Mal erwärmt, sodass der Chip 10 an das Trägerelement 2 gelötet wird. Insbesondere wird die zweite Metallschicht N in die Lotschicht S diffundiert und wird ferner die Zwischenlegierungsschicht O mit der Lotschicht S zur Reaktion gebracht, sodass die zweite Legierungsschicht T2 ausgebildet wird. Die zweite Legierungsschicht T2 ist aus dem ersten Metall in der ersten Metallschicht M, dem zweiten Metall in der zweiten Metallschicht N und dem Sn in der Lotschicht S zusammengesetzt. Nach der zweiten Wärmebehandlung, d.h. nach dem Lötvorgang, enthält die Anordnung 101 das Trägerelement 2, die Lotschicht S, die zweite Legierungsschicht T, die erste Metallschicht M und das Substrat 1. Hierbei arbeitet die zweite Legierungsschicht T2 als eine Verbindungsschicht zwischen dem Chip 10 und dem Trägerelement 2.
  • Bei der Anordnung 101 wird die Rückseite des Substrats 1 durch Verwenden der minimalen Anzahl der Metallschichten und der Lotschicht auf Zinnbasis S mit dem Trägerelement 2 verbunden. Daher ist ein Herstellungsprozess der Anordnung 101 einfach und sind die Herstellungskosten der Anordnung 101 niedrig.
  • Vorzugsweise ist das zweite Metall in der zweiten Metallschicht N Ni, Cu, Ag, Au, Pt, Ag-Pt-Legierung, Ag-Pd-Legierung oder Pd. In besonders bevorzugter Weise ist das zweite Metall N Ni oder Au. Das zweite Metall kann in einem Fall, in dem die erste Metallschicht aus Ti hergestellt ist, eine Legierung mit Ti bilden.
  • Als nächstes wird die Anordndung 101 beispielsweise wie folgt hergestellt.
  • Zuerst wird die aus einem Ti-Film mit der Dicke von 250 nm hergestellte erste Metallschicht M auf der Rückseite des Substrats 1 ausgebildet. Dann wird die aus einem Ni-Film mit der Dicke in einem Bereich zwischen 50 nm und 600 nm und einem Au-Film mit der Dicke von 50 nm zusammengesetzte zweite Metallschicht N auf der ersten Metallschicht M ausgebildet. Hierbei ist die zweite Metallschicht N aus einem mehrschichtigen Film hergestellt. So wird der Chip 10 vorbereitet, und dann wird der Chip während drei Minuten bei 380°C erwärmt. Anschließend wird der Querschnitt des Chips 10 studiert. Als ein Ergebnis wird zwischen der ersten Metallschicht M und der zweiten Metallschicht N die Zwischenlegierungsschicht O mit der Dicke von 20 nm ausgebildet.
  • Dann wird auf dem aus Metall hergestellten Trägerelement 2 die Lotschicht S ausgebildet, die aus einer Legierung von 99,24 Gew.-% Sn, 0,7 Gew.-% Cu und 0,06 Gew.-% Ni hergestellt ist. Dann wird der Chip 10 durch die Lotschicht S auf dem Trägerelement 2 angebracht. Dann wird der Chip 10 mit dem Trägerelement 2 in einem Ofen einer Wasserreduktionsatmosphäre montiert. In dem Ofen wird der Chip 10 mit dem Trägerelement 2 bis auf 270°C erwärmt, was höher als die Solidustemperatur der Lotschicht S ist. Hierbei beträgt die Solidustemperatur etwa 220°C. So wird der Chip 10 mit dem Trägerelement 2 während 20 Sekunden auf die Spitzentemperatur von 270°C erwärmt, sodass die Lotschicht 10 aufgeschmolzen wird. Bei diesem zweiten Wärmebehandlungsprozess, d.h. bei diesem Lötprozess, wird der Chip 10 auf das Trägerelement 2 gelötet. Nach dem Löten wird die zweite Legierungsschicht T2 ausgebildet. Die zweite Legierungsschicht T2 ist aus einer Ti-Sn-Ni-Legierung gebildet.
  • 7A zeigt die zeitliche Änderung der Dicke des Ti-Films der ersten Metallschicht M in einem Fall, in welchem die in 1B gezeigte Anordnung 100 die aus der Ti-Sn-Legierung zusammengesetzte erste Legierungsschicht T1 enthält. 7B zeigt die zeitliche Änderung der Dicke des Ti-Films der ersten Metallschicht M in einem Fall, in welchem die in 6C gezeigte Anordnung 10 die aus der Ti-Sn-Ni-Legierung zusammengesetzte zweite Legierungsschicht T2 enthält. Hierbei wurden die Anordnungen 100, 101 einer Dauerprüfung bei 150°C während 0 Stunden, 1000 Stunden oder 2000 Stunden unterzogen. Dabei bedeutet 0 Stunden, dass die Anordnungen 100, 101 der Dauerprüfung nicht unterzogen wurden. In 7A stellt eine Linie VIIA die Anordnung 100 mit dem Ni-Film mit der ursprünglichen Dicke von 600 nm vor dem Löten dar, stellt eine Linie VIIB die Anordnung 100 mit dem Ni-Film mit der ursprünglichen Dicke von 200 nm vor dem Löten dar, und stellt eine Linie VIIC die Anordnung 10 mit dem Ni-Film mit der ursprünglichen Dicke von 50 nm vor dem Löten dar. In 7B stellt eine Linie VIID die Anordnung 100 mit dem Ni-Film mit der ursprünglichen Dicke von 600 nm vor dem Löten dar, stellt eine Linie VIIE die Anordnung 101 mit dem Ni-Film mit der ursprünglichen Dicke von 200 nm vor dem Löten dar, und stellt eine Linie VIIF die Anordnung 101 mit dem Ni-Film mit der ursprünglichen Dicke von 50 nm vor dem Löten dar.
  • Gemäß der Darstellung in 7A und 7B ist die zeitliche Änderung der Dicke des Ti-Films bei der Anordnung 101 mit der zweiten Legierungsschicht T2 im Vergleich mit der Anordnung 100 mit der ersten Legierungsschicht T1 vergleichsweise klein. Daher werden in der Anordnung 101 während einer Hochtemperatur-Dauerprüfung Ti in der ersten Metallschicht M und Sn in der Lotschicht S im Vergleich mit der Anordnung 100 langsam zur Reaktion gebracht.
  • (Abwandlungen)
  • Das Substrat 1 kann aus einem beliebigen Halbleitermaterial hergestellt sein. Wenn das Substrat 1 aus einem Halbleitersubstrat vom P-Leitfähigkeitstyp 1p hergestellt ist, ist es vorzuziehen, dass zwischen der ersten Metallschicht M und dem Substrat 1p eine dritte Metallschicht L ausgebildet ist, wie in 8A bis 9C dargestellt. Die dritte Metallschicht L ist aus einem Material auf Aluminiumbasis hergestellt. Vorzugsweise ist die dritte Metallschicht L aus reinem Aluminium (d.h. Al), einer Legierung als Aluminium und Silizium (d.h. Al-Si) oder einer Legierung aus Aluminium, Silizium und Kupfer (d.h. Al-Si-Cu) hergestellt.
  • 10 zeigt einen Kontaktwiderstand zwischen einem Siliziumsubstrat vom P-Leitfähigkeitstyp 1p und einer Al-Schicht oder einer Ti-Schicht. Der Kontaktwiderstand zwischen dem Siliziumsubstrat vom P-Leitfähigkeitstyp 1p und der Al-Schicht ist viel kleiner als der zwischen dem Siliziumsubstrat vom P-Leitfähigkeitstyp und der Ti-Schicht. Insbesondere ist der Kontaktwiderstand der Al-Schicht um drei Größenordnungen niedriger als der der Ti-Schicht. Demgemäß weisen die Anordnungen 100, 101 mit der dritten Metallschicht L eine ausgezeichnete Leitfähigkeit zwischen dem Halbleitersubstrat vom P-Leitfähigkeitstyp 1p und dem Trägerelement 2 auf.
  • Obschon der Chip 10 durch ein Verfahren einer Lotaufschmelzung in dem Ofen einer Wasserstoffreduktionsatmosphäre mit dem Trägerelement 2 verbunden wird, kann der Chip 10 auch durch ein anderes Lötverfahren mit dem Trägerelement 2 verbunden werden, wie etwa einem Lotguss- bzw. Lotformverbindungsverfahren (solder die bonding) mit einem Drahtlot und einem Luft- oder einem Inertgasatmosphären-Aufschmelzverfahren mit einer Lotpaste.
  • Während die Erfindung mit Bezug auf bevorzugte Ausführungsformen derselben beschrieben worden ist, ist zu verstehen, dass die Erfindung nicht auf die bevorzugten Ausführungsformen und Konstruktionen beschränkt ist. Die Erfindung ist geeignet, verschiedene Abwandlungen und äquivalente Anordnungen abzudecken. Zusätzlich werden neben den verschiedenen Kombinationen und Konfigurationen, die vorzugswürdig sind, andere Kombinationen und Konfigurationen, einschließlich mehr, weniger oder nur ein einziges Element, ebenfalls von der Idee und dem Umfang der Erfindung umfasst.
  • Eine Halbleiteranordnung gemäß vorstehend beschriebener Erfindung enthält: ein Halbleitersubstrat 1; ein Trägerelement 2; eine Lotschicht auf Zinnbasis S; eine erste Metallschicht M; und eine erste Legierungsschicht T1. Das Halbleitersubstrat 1 wird durch die erste Metallschicht M, die erste Legierungsschicht T1 und die Lotschicht auf Zinnbasis S in dieser Reihenfolge mit dem Trägerelement 2 verbunden. Die erste Legierungsschicht T1 ist aus einem ersten Metall in der ersten Metallschicht M und Zinn in der Lotschicht auf Zinnbasis S gebildet. Die erste Metallschicht M ist aus wenigstens einem aus der Gruppe ausgewählten Material hergestellt, die aus Titan, Aluminium, Eisen, Molybdän, Chrom, Vanadium und einer Legierung aus Eisen, Nickel und Chrom besteht.

Claims (26)

  1. Halbleiteranordnung mit: einem Halbleitersubstrat (1, 1p); einem Trägerelement (2); einer ersten Lotschicht auf Zinnbasis (S); einer ersten Metallschicht (M); und einer ersten Legierungsschicht (T1), wobei das Halbleitersubstrat (1, 1p) durch die erste Metallschicht (M), die erste Legierungsschicht (T1) und die Lotschicht auf Zinnbasis (S) in dieser Reihenfolge mit dem Trägerelement (2) verbunden ist, die erste Legierungsschicht (T1) aus einem ersten Metall in der ersten Metallschicht (M) und Zinn in der Lotschicht auf Zinnbasis (S) gebildet ist, und die erste Metallschicht M aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus Titan, Aluminium, Eisen, Molybdän, Chrom, Vanadium und einer Legierung aus Eisen, Nickel und Chrom besteht.
  2. Anordnung gemäß Anspruch 1, dadurch gekennzeichnet, dass die erste Metallschicht (M) aus Titan gebildet ist.
  3. Anordnung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Legierungsschicht (T1) eine durchschnittliche Dicke von gleich oder mehr als 3 nm aufweist.
  4. Anordnung gemäß Anspruch 3, dadurch gekennzeichnet, dass die durchschnittliche Dicke der ersten Legierungsschicht (T1) gleich oder mehr als 10 nm beträgt.
  5. Anordnung gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die erste Legierungsschicht (T1) ferner ein zweites Metall enthält.
  6. Anordnung gemäß Anspruch 5, dadurch gekennzeichnet, dass das zweite Metall aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus Nickel, Kupfer, Silber, Gold, Platin, einer Legierung aus Silber und Platin, einer Legierung aus Silber und Palladium sowie Palladium besteht.
  7. Anordnung gemäß Anspruch 6, dadurch gekennzeichnet, dass das zweite Metall aus Nickel oder Gold gebildet ist.
  8. Anordnung gemäß einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Lotschicht auf Zinnbasis (S) aus einem bleifreien Lot gebildet ist.
  9. Anordnung gemäß Anspruch 8, dadurch gekennzeichnet, dass die Lotschicht auf Zinnbasis (S) einen Massenanteil von Zinn in der Lotschicht auf Zinnbasis (S) aufweist, wobei der Massenanteil gleich oder größer als 95 Gew.-% ist.
  10. Anordnung gemäß Anspruch 8 oder 9, dadurch gekennzeichnet, dass die Lotschicht auf Zinnbasis (S) aus wenigstens einem aus der Gruppe ausgewählten Material ausgebildet ist, die aus Zinn, einer Legierung aus Zinn und Kupfer, einer Legierung aus Zinn und Silber, einer Legierung aus Zinn, Silber und Kupfer, einer Legierung aus Zinn, Kupfer und Nickel, einer Legierung aus Zinn und Antimon, einer Legierung aus Zinn und Indium sowie einer Legierung aus Zinn und Zink besteht.
  11. Anordnung gemäß Anspruch 10, dadurch gekennzeichnet, dass die Lotschicht auf Zinnbasis (S) aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus reinem Zinn, einer Legierung aus Sn und 0,7 Gew.-% Cu, einer Legierung aus Sn und 3,5 Gew.-% Ag, einer Legierung aus Sn und 1 Gew.-% bis 3,9 Gew.-% Ag und 0,3 Gew.-% bis 1,5 Gew.-% Cu sowie einer Legierung aus Sn und 0,7 Gew.-% Cu und 0,06 Gew.-% Ni besteht.
  12. Anordnung gemäß einem der Ansprüche 1 bis 11, weiter gekennzeichnet durch eine dritte Metallschicht (L), die zwischen dem Substrat (1, 1p) und der ersten Metallschicht M angeordnet ist, wobei die dritte Metallschicht (L) aus einem Material auf Aluminiumbasis gebildet ist.
  13. Anordnung gemäß Anspruch 12, dadurch gekennzeichnet, dass die dritte Metallschicht (L) aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus reinem Aluminium, einer Legierung aus Aluminium und Silizium und einer Legierung aus Aluminium, Silizium und Kupfer besteht.
  14. Verfahren zum Herstellen einer Halbleiteranordnung, die ein Halbleitersubstrat (1, 1p) und ein mit einer Lotschicht auf Zinnbasis (S) mit dem Substrat (1, 1p) verbundenes Trägerelement (2) enthält, wobei das Verfahren die Schritte aufweist: Ausbilden einer ersten Metallschicht (M) auf dem Substrat (1, 1p); Ausbilden einer zweiten Metallschicht (N) auf der ersten Metallschicht (M); Stapeln des Substrats (1, 1p) durch die Lotschicht (S) auf dem Trägerelement (2), wobei die Lotschicht (S) zwischen dem Trägerelement (2) und der zweiten Metallschicht (N) angeordnet ist; und Erwärmen des Substrats (1, 1p) mit dem Trägerelement (2), sodass die zweite Metallschicht (N) in die Lotschicht (S) diffundiert wird und die erste Metallschicht (M) und die Lotschicht (S) in Reaktion gebracht werden, um eine erste Legierungsschicht (T1) auszubilden, wobei die erste Legierungsschicht (T1) aus einem ersten Metall in der ersten Metallschicht (M) und Zinn in der Lotschicht (S) gebildet ist, wobei die erste Legierungsschicht (T1) zwischen der ersten Metallschicht (M) und der Lotschicht (S) angeordnet ist, die erste Metallschicht (M) aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus Titan, Aluminium, Eisen, Molybdän, Chrom, Vanadium und einer Legierung aus Eisen, Nickel und Chrom besteht, und die zweite Metallschicht (N) eine ursprüngliche Dicke in einem Bereich zwischen 50 nm und 750 nm vor dem Schritt des Erwärmens aufweist.
  15. Verfahren gemäß Anspruch 14, wobei die erste Metallschicht (M) aus Titan gebildet ist.
  16. Verfahren gemäß Anspruch 14 oder 15, wobei die erste und die zweite Metallschicht (M, N) durch ein Verfahren eines physikalischen Aufdampfens in einer Vakuumkammer aufeinanderfolgend ausgebildet werden.
  17. Verfahren gemäß Anspruch 16, dadurch gekennzeichnet, dass die Vakummkammer einen ursprünglichen Vakuumgrad von gleich oder kleiner als 5 × 10–4 Pa vor Ausbilden der ersten und der zweiten Metallschicht (M, N) aufweist.
  18. Verfahren gemäß einem der Ansprüche 14 bis 17, weiter gekennzeichnet durch die Schritte: Erwärmen des Substrats (1, 1p) mit der ersten und der zweiten Metallschicht (M, N) so, dass eine Zwischenlegierungsschicht (O) zwischen der ersten und der zweiten Metallschicht (M, N) ausgebildet wird, wobei die Zwischenlegierungsschicht (O) aus einem ersten Metall in der ersten Metallschicht (M) und einem zweiten Metall in der zweiten Metallschicht (N) gebildet ist, in dem Schritt des Erwärmens des Substrats (1, 1p) mit dem Trägerelement (2) die Zwischenlegierungsschicht (O), die erste Metallschicht (M) und die Lotschicht (S) zur Reaktion gebracht werden, um eine zweite Legierungsschicht (T2) so auszubilden, dass die erste Legierungsschicht (T1) die zweite Legierungsschicht (T2) wird, wobei die zweite Legierungsschicht (T2) aus dem zweiten Metall in der zweiten Metallschicht (N), dem ersten Metall in der ersten Metallschicht (M) und dem Zinn in der Lotschicht (S) gebildet wird, und die zweite Legierungsschicht (T2) zwischen der ersten Metallschicht (M) und der Lotschicht (S) angeordnet ist.
  19. Verfahren gemäß Anspruch 18, dadurch gekennzeichnet, dass das zweite Metall aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus Nickel, Kupfer, Silber, Gold, Platin, einer Legierung aus Silber und Platin, einer Legierung aus Silber und Palladium sowie Palladium besteht.
  20. Verfahren gemäß Anspruch 19, dadurch gekennzeichnet, dass das zweite Metall aus Nickel oder Gold gebildet ist.
  21. Verfahren gemäß einem der Ansprüche 14 bis 20, wobei die Lotschicht auf Zinnbasis (S) aus einem bleifreien Lot hergestellt ist.
  22. Verfahren gemäß Anspruch 21, dadurch gekennzeichnet, dass die Lotschicht auf Zinnbasis (S) einen Massenanteil von Zinn in der Lotschicht auf Zinnbasis (S) aufweist, wobei der Massenanteil gleich oder größer als 95 Gew.-% ist.
  23. Verfahren gemäß Anspruch 21 oder 22, dadurch gekennzeichnet, dass die Lotschicht auf Zinnbasis (S) aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus Zinn, einer Legierung aus Zinn und Kupfer, einer Legierung aus Zinn und Silber, einer Legierung aus Zinn, Silber und Kupfer, einer Legierung aus Zinn, Kupfer und Nickel, einer Legierung aus Zinn und Antimon, einer Legierung aus Zinn und Indium sowie einer Legierung aus Zinn und Zink besteht.
  24. Verfahren gemäß Anspruch 23, dadurch gekennzeichnet, dass die Lotschicht auf Zinnbasis (S) aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus reinem Zinn, einer Legierung aus Sn und 0,7 Gew.-% Cu, einer Legierung aus Sn und 3,5 Gew.-% Ag, einer Legierung aus Sn und 1 Gew.-% bis 3,9 Gew.-% Ag und 0,3 Gew.-% bis 1,5 Gew.-% Cu sowie einer Legierung aus Sn und 0,7 Gew.-% Cu und 0,06 Gew.-% Ni besteht.
  25. Verfahren gemäß einem der Ansprüche 14 bis 24, weiter gekennzeichnet durch den Schritt: Ausbilden einer dritten Metallschicht (L) zwischen dem Substrat (1, 1p) und der ersten Metallschicht (M), wobei die dritte Metallschicht (L) aus einem Material auf Aluminiumbasis gebildet ist.
  26. Verfahren gemäß Anspruch 25, dadurch gekennzeichnet, dass die dritte Metallschicht (L) aus wenigstens einem aus der Gruppe ausgewählten Material gebildet ist, die aus reinem Aluminium, einer Legierung aus Aluminium und Silizium sowie einer Legierung aus Aluminium, Silizium und Kupfer besteht.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008046724B4 (de) * 2007-09-20 2014-09-25 Hitachi Power Semiconductor Device, Ltd. Halbleitervorrichtung
US11398447B2 (en) 2017-12-13 2022-07-26 Mitsubishi Electric Corporation Semiconductor device and method for producing semiconductor device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110016A (ja) * 2005-10-17 2007-04-26 Denso Corp 半導体装置およびその製造方法
US20070117475A1 (en) * 2005-11-23 2007-05-24 Regents Of The University Of California Prevention of Sn whisker growth for high reliability electronic devices
JP4221012B2 (ja) * 2006-06-12 2009-02-12 トヨタ自動車株式会社 半導体装置とその製造方法
WO2008060447A2 (en) * 2006-11-09 2008-05-22 Quantum Leap Packaging, Inc. Microcircuit package having ductile layer
US8314500B2 (en) * 2006-12-28 2012-11-20 Ultratech, Inc. Interconnections for flip-chip using lead-free solders and having improved reaction barrier layers
US9214442B2 (en) * 2007-03-19 2015-12-15 Infineon Technologies Ag Power semiconductor module, method for producing a power semiconductor module, and semiconductor chip
KR100893567B1 (ko) * 2007-08-14 2009-04-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
JP2009010421A (ja) * 2008-10-01 2009-01-15 Toyota Motor Corp 半導体装置を回路基板に実装する方法
WO2010109572A1 (ja) 2009-03-23 2010-09-30 トヨタ自動車株式会社 半導体装置
JP5465942B2 (ja) * 2009-07-16 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8803452B2 (en) * 2010-10-08 2014-08-12 Soraa, Inc. High intensity light source
JP5772050B2 (ja) * 2011-02-22 2015-09-02 富士通株式会社 半導体装置及びその製造方法、電源装置
TW201250849A (en) * 2011-06-14 2012-12-16 3S Silicon Tech Inc Low-temperature chip bonding method for light-condensing type solar chip, power transistor and field effect transistor
JP5976379B2 (ja) * 2012-04-26 2016-08-23 株式会社東芝 電子機器及びその製造方法
US20130308274A1 (en) * 2012-05-21 2013-11-21 Triquint Semiconductor, Inc. Thermal spreader having graduated thermal expansion parameters
JP6046010B2 (ja) * 2013-09-09 2016-12-14 株式会社東芝 半導体装置及びその製造方法
JP6424610B2 (ja) 2014-04-23 2018-11-21 ソニー株式会社 半導体装置、および製造方法
JP6356478B2 (ja) * 2014-05-09 2018-07-11 新日本無線株式会社 半導体装置の製造方法
JP6639188B2 (ja) 2015-10-21 2020-02-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および製造方法
WO2018077798A1 (en) * 2016-10-24 2018-05-03 Jaguar Land Rover Limited Apparatus and method relating to electrochemical migration
MY190755A (en) * 2017-10-31 2022-05-12 Senju Metal Industry Co Soldered joint and method for forming soldered joint
JP2019102772A (ja) * 2017-12-08 2019-06-24 トヨタ自動車株式会社 半導体装置の製造方法
JP2022188702A (ja) * 2021-06-09 2022-12-21 日立Astemo株式会社 半導体装置および半導体装置の製造方法
US20230232561A1 (en) * 2021-12-21 2023-07-20 ColdQuanta, Inc. Method and system for providing multiple seals for a compact vacuum cell

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3741880A (en) * 1969-10-25 1973-06-26 Nippon Electric Co Method of forming electrical connections in a semiconductor integrated circuit
JPS52147064A (en) 1976-06-01 1977-12-07 Mitsubishi Electric Corp Semiconductor device
JPS58182840A (ja) 1982-04-21 1983-10-25 Matsushita Electronics Corp 半導体装置
US4954870A (en) * 1984-12-28 1990-09-04 Kabushiki Kaisha Toshiba Semiconductor device
JPS61156825A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体装置
JPS61156823A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体装置
JPS62163335A (ja) * 1986-01-14 1987-07-20 Toshiba Corp 半導体装置
JPH04352432A (ja) * 1991-05-30 1992-12-07 Toshiba Corp 半導体装置及びその製造方法
JPH05160533A (ja) 1991-12-06 1993-06-25 Hitachi Ltd 配線基板およびこれを用いた電子機器
DE9212486U1 (de) * 1992-09-16 1993-03-04 Siemens AG, 8000 München Halbleiterkörper mit verlöteter Trägerplatte
JP3033378B2 (ja) * 1993-02-19 2000-04-17 株式会社日立製作所 半導体装置及び半導体装置の製造方法
DE19527209A1 (de) * 1995-07-27 1997-01-30 Philips Patentverwaltung Halbleitervorrichtung
DE19603654C1 (de) * 1996-02-01 1997-07-03 Siemens Ag Verfahren zum Löten eines Halbleiterkörpers auf eine Trägerplatte und Halbleiterkörper zur Durchführung des Verfahrens
DE19606101A1 (de) * 1996-02-19 1997-08-21 Siemens Ag Halbleiterkörper mit Lotmaterialschicht
US20040232429A1 (en) * 1997-05-08 2004-11-25 Showa Denko K.K. Electrode for light-emitting semiconductor devices and method of producing the electrode
US6051879A (en) * 1997-12-16 2000-04-18 Micron Technology, Inc. Electrical interconnection for attachment to a substrate
JP3990046B2 (ja) 1998-09-17 2007-10-10 富士通株式会社 バンプ
TW536794B (en) * 1999-02-26 2003-06-11 Hitachi Ltd Wiring board and its manufacturing method, semiconductor apparatus and its manufacturing method, and circuit board
JP2000353709A (ja) * 1999-06-14 2000-12-19 Hitachi Ltd 半導体装置及びそれを用いた電子装置
JP2001077049A (ja) 1999-09-06 2001-03-23 Toshiba Corp 半導体素子、半導体装置、及び半導体装置の製造方法
JP4656275B2 (ja) * 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
WO2003030224A2 (en) * 2001-07-25 2003-04-10 Applied Materials, Inc. Barrier formation using novel sputter-deposition method
JP3813497B2 (ja) 2001-11-12 2006-08-23 株式会社ルネサステクノロジ バンプ形成方法および半導体装置の実装構造体
US6805974B2 (en) * 2002-02-15 2004-10-19 International Business Machines Corporation Lead-free tin-silver-copper alloy solder composition
JP2003347487A (ja) 2002-05-29 2003-12-05 Nec Kansai Ltd 半導体装置
JP2005026612A (ja) * 2003-07-02 2005-01-27 Denso Corp 半導体装置
JP2005037239A (ja) 2003-07-14 2005-02-10 Denso Corp センサ装置の取付け構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008046724B4 (de) * 2007-09-20 2014-09-25 Hitachi Power Semiconductor Device, Ltd. Halbleitervorrichtung
US11398447B2 (en) 2017-12-13 2022-07-26 Mitsubishi Electric Corporation Semiconductor device and method for producing semiconductor device

Also Published As

Publication number Publication date
US20060049521A1 (en) 2006-03-09
US20070176293A1 (en) 2007-08-02
US7361996B2 (en) 2008-04-22
JP2006108604A (ja) 2006-04-20
JP4882229B2 (ja) 2012-02-22
US7579212B2 (en) 2009-08-25
DE102005042780B4 (de) 2017-02-02

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