DE102005042309B4

DE102005042309B4 - Frequenzteiler-Schaltkreisanordnung

Info

Publication number: DE102005042309B4
Application number: DE102005042309A
Authority: DE
Inventors: Roland Dr. Thewes; Christian Dr. Pacha; Ralf Dr. Brederlow
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-09-06
Filing date: 2005-09-06
Publication date: 2009-12-10
Anticipated expiration: 2025-09-07
Also published as: DE102005042309A1; US20070052457A1

Abstract

Frequenzteiler-Schaltkreisanordnung
• mit einer mit einem Energieversorgungspotential koppelbaren und von einem ersten Taktsignal gesteuerten ersten Schaltereinheit,
• mit einer der ersten Schaltereinheit nachgeschalteten ersten Kapazität,
• mit einer der ersten Kapazität nachgeschalteten, von einem zweiten Taktsignal gesteuerten zweiten Schaltereinheit,
• mit einer der zweiten Schaltereinheit nachgeschalteten und zu der ersten Kapazität parallel geschalteten zweiten Kapazität,
• mit einer Taktsignal-Steuereinheit, die derart eingerichtet ist, dass das erste Taktsignal und das zweite Taktsignal derart an die erste Schaltereinheit bzw. die zweite Schaltereinheit angelegt werden, dass wiederholt folgende Schritte durchgeführt werden:
• die erste Schaltereinheit wird geschlossen, so dass die erste Kapazität elektrisch aufgeladen wird,
• die erste Schaltereinheit wird geöffnet,
• die zweite Schaltereinheit wird geschlossen, so dass ein Ladungsausgleich zwischen der ersten Kapazität und der zweiten Kapazität erfolgt,
• die zweite Schaltereinheit wird geöffnet;
• mit einer Kapazitäts-Entladeeinrichtung zum elektrischen Entladen...

Description

Die Erfindung betrifft eine Frequenzteiler-Schaltkreisanordnung.
In der digitalen Schaltungstechnik wird häufig ein sogenannter Frequenzteiler-Schaltkreis eingesetzt, um aus einem Signal mit hoher Taktfrequenz ein Signal niedriger Taktfrequenz abzuleiten. Ein solcher Schaltkreis ist beispielsweise in einer kontaktlosen RF-ID-Tag-Schaltung implementiert.
Ein RF-ID-Tag-Schaltkreis wird üblicherweise mit einer geringeren Frequenz betrieben als mit der Frequenz eines Signals, welches im Rahmen einer drahtlosen Signalübertragung eingesetzt wird. Die für den Betrieb eines RF-ID-Tag-Schaltkreises notwendige Energie wird üblicherweise einem hochfrequenten, elektromagnetisch übertragenen, mittels einer Empfangs-Vorrichtung des RF-ID-Tag-Schaltkreises, wie beispielsweise einer Antenne oder einer Spule, empfangenen Signals, entnommen. Das hochfrequente Signal weist häufig eine Frequenz im Bereich mehrerer 100 MHz bis zu einigen GHz auf, wohingegen der RF-ID-Tag-Schaltkreis üblicherweise mit einer wesentlich niedrigeren Taktfrequenz, beispielsweise in der Größenordnung einiger 10 MHz oder auch darunter, betrieben wird.
Eine Teilerschaltung wird beispielsweise in einem Zählerschaltkreis oder in einem Dekoder verwendet. Sie dient häufig zum Erzeugen eines oder mehrerer niederfrequenter Taktsignale aus einem höherfrequenten Taktsignal, auch bezeichnet als Mastertakt, und dient somit als so genannte Vorstufe oder Vor-Schaltkreis für einen nachgeschalteten Schaltkreis.
Eine hohe Trägerfrequenz ermöglicht die Implementierung und Realisierung kleiner Antennen in RF-ID-Tags, woraus ein Kostenvorteil resultiert. Ferner ist eine niedrige Taktfrequenz in einem RF-ID-Tag-Schaltkreis sinnvoll, da der Leistungsverbrauch des Schaltkreises, und somit auch die Anforderung an die Bereitstellung und kontaktlose Übertragung dieser Leistung, ungefähr proportional zur Taktfrequenz des Schaltkreises sinkt. Das zeigt, dass es wünschenswert wäre, hohe Trägerfrequenzen zu verwenden und die für das Betreiben des Schaltkreises erforderliche Taktfrequenz aus der Trägerfrequenz mittels eines Frequenzteiler-Schaltkreises abzuleiten.
Unterschiedliche Frequenzteiler-Schaltkreise sind beispielsweise in [1] beschrieben. Spezielle Frequenzteiler-Schaltkreise in CMOS-Technologie mit offenbarten Detailschaltkreisen sind in [2] erläutert. Mittels dieser Schaltkreise kann durch Kaskadierung die gewünschte Herabsetzung einer gegebenen Trägerfrequenz oder Frequenz des Eingangssignals erreicht werden, wobei insbesondere Konfigurationen mit Frequenzteiler-Schaltkreisen kaskadiert, und diese Teiler-Schaltkreise mittels Toggel-Flipflops realisiert werden. Ferner können mit einer z-stufigen Kaskadierung solcher Schaltkreise aus einer Frequenz des Eingangssignals f_in die Ausgangsfrequenzen f_in/2, f_in/4, f_in/8, ..., f_in/2^z-1, f_in/2^z erzeugt werden.
Gemäß dem Stand der Technik trägt die erste Stufe eines Teiler-Schaltkreises mittels hoher Schaltaktivität und daraus resultierenden temporären Querströmen während eines jeweiligen Schalt-Vorgangs von einem Versorgungspotential VDD nach einem Massepotential GND zu dem größten Anteil des Energieverbrauchs eines solchen Schaltkreises bei. Insbesondere ist der Leistungsverbrauch einer jeden Stufe in guter Näherung proportional zu der Frequenz des Eingangssignals- oder aber Ausgangsfrequenz der Stufe, so dass die erste Stufe gemäß folgender Gleichung (1) näherungsweise die Hälfte der Leistung des gesamten Teiler-Schaltkreises, die zweite Stufe ein Viertel, die Dritte ein Achtel usw. verbraucht:
wobei f_in die Frequenz des Eingangssignals des Teiler-Schaltkreises und z die Anzahl von Teiler-Stufen des Frequenzteiler-Schaltkreises ist.
In [3] wird eine elektronische Schaltung zum Erzeugen von zusätzlichen Taktflanken aus einem Referenztaktsignal beschrieben. Dies wird mittels Umladens zwischen einer ersten und einer zweiten Kapazität erreicht.
In [4] ist eine Frequenzteilerschaltung beschrieben, bei der das Frequenzteilungsverhältnis mittels Einstellens des Verhältnisses der Kapazitäten eines ersten und eines zweiten Kondensators festgelegt wird.
In [5] wird eine programmierbare Frequenzteilerschaltung beschrieben, mit welcher ein gewünschtes Aufteilungsverhältnis der Frequenz erreicht wird. Hierfür wird der Integrationskoeffizient eines kapazitiven Integrationsschaltkreises programmiert.
Der Erfindung liegt die Aufgabe zugrunde eine Frequenzteiler-Schaltkreisanordnung mit reduzierter erzeugter Verlustleistung bereitzustellen, mit der ein gewünschter Spannungsverlauf des erzeugten Signals erreicht werden kann.
Die Aufgabe wird durch eine Frequenzteiler-Schaltkreisanordnung mit den Merkmalen gemäß dem unabhängigen Patentanspruch gelöst.
Es wird eine Frequenzteiler-Schaltkreisanordnung mit einer mit einem Energieversorgungspotential koppelbaren und von einem ersten Taktsignal gesteuerten ersten Schaltereinheit, mit einer der ersten Schaltereinheit nachgeschalteten ersten Kapazität, mit einer der ersten Kapazität nachgeschalteten, von einem zweiten Taktsignal gesteuerten zweiten Schaltereinheit, mit einer der zweiten Schaltereinheit nachgeschalteten und zu der ersten Kapazität parallel geschalteten zweiten Kapazität, mit einer Taktsignal-Steuereinheit, die derart eingerichtet ist, dass das erste Taktsignal und das zweite Taktsignal derart an die erste Schaltereinheit bzw. die zweite Schaltereinheit angelegt werden, dass wiederholt folgende Schritte durchgeführt werden:
die erste Schaltereinheit wird geschlossen, so dass die erste Kapazität elektrisch aufgeladen wird,
die erste Schaltereinheit wird geöffnet,
die zweite Schaltereinheit wird geschlossen, so dass ein Ladungsausgleich zwischen der ersten Kapazität und der zweiten Kapazität erfolgt,
die zweite Schaltereinheit wird geöffnet;
mit einer Kondensator-Entladeeinrichtung zum elektrischen Entladen der zweiten Kapazität auf einen vorgegebenen elektrische Spannungswert, mit einer Kondensator-Entladeeinrichtungs-Steuereinheit zum Steuern der Kondensator-Entladeeinrichtung derart, dass diese aktiviert wird, wenn die an der zweiten Kapazität anliegende elektrische Spannung größer ist als ein vorgegebener Schwellenwert, wobei die Frequenzteiler-Schaltkreisordnung derart eingerichtet ist, dass die zweite Kapazität gestuft aufgeladen wird, bereitgestellt.
Eine der Erfindung zu Grunde liegende Idee kann darin gesehen werden, mittels gestuften Aufladens der zweiten Kapazität das Erzeugen eines gewünschten Spannungssignals zu erreichen und den Leistungsverbrauch einer ersten Stufe eines Frequenzteiler-Schaltkreis und somit die Verlustleistung mittels einer einfachen Schaltkreis-Architektur zu minimieren.
Anschaulich kann die Erfindung darin gesehen werden, dass die hohe Schaltaktivität einer ersten Stufe eines Frequenzteiler-Schaltkreises während eines Schaltvorgangs von einem Versorgungspotential VDD auf ein Massepotential GND und die damit verbundenen temporären Querströme, wie sie in einem Frequenzteiler-Schaltkreis gemäß des Standes der Technik auftreten, mittels der erfindungsgemäßen Schaltkreisarchitektur verringert werden.
Somit wird anschaulich der Leistungsverbrauch des gesamten Frequenzteiler-Schaltkreises reduziert.
Bevorzugt weist die zweite Kapazität einen von der ersten Kapazität unterschiedlichen Kapazitätswert auf.
Bevorzugt ist der Wert der zweiten Kapazität kleiner als der Wert der ersten Kapazität.
Gemäß einer Ausgestaltung der Erfindung weist die Kapazitäts-Entladeeinrichtung einen Schalter auf.
Bevorzugt weist die Kapazitäts-Entladeeinrichtungs-Steuereinheit eine erste Vergleicher-Einheit zum Vergleichen der an der zweiten Kapazität anliegenden elektrischen Spannung mit dem vorgegebenen Schwellenwert und zum Bereitstellen eines Vergleichsergebnis-Signals an ihrem Ausgang auf.
Die Kapazitäts-Entladeeinrichtungs-Steuereinheit weist gemäß einer Ausgestaltung der Erfindung ein Verzögerungselement auf, welches zwischen dem Ausgang der ersten Vergleicher- Einheit und der Kapazitäts-Entladeeinrichtung zum Verzögern des Vergleichsergebnis-Signals geschaltet ist.
Gemäß einer Ausgestaltung der Erfindung weist das Verzögerungselement bevorzugt ein Latch auf.
Die Kapazitäts-Entladeeinrichtungs-Steuereinheit weist bevorzugt ein Schaltelement, ein erstes Logikelement und ein zweites Logikelement auf.
Gemäß einem Ausführungsbeispiel der Erfindung ist das Schaltelement ein Flipflop, welches einen ersten Eingang, einen zweiten Eingang, einen ersten Ausgang und einen zweiten Ausgang aufweist und bevorzugt mit dem ersten Eingang mit dem Ausgang der ersten Vergleicher-Einheit gekoppelt ist und mittels des an dem zweiten Eingang anliegenden ersten Taktsignals getaktet wird.
Das erste Logikelement und das zweite Logikelement können als UND-Gatter ausgestaltet sein, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen; wobei der erste Eingang des ersten Logikelements mit dem zweiten Ausgang des ersten Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des ersten Logikelements das zweite Taktsignal anlegbar ist und der Ausgang des ersten Logikelements mit der zweiten Schaltereinheit elektrisch gekoppelt ist, so dass die Kapazitäts-Entladeeinrichtung abhängig von dem Ausgangssignal des ersten Logikelements schaltbar ist; wobei der erste Eingang des zweiten Logikelements mit dem ersten Ausgang des ersten Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des zweiten Logikelements das zweite Taktsignal anlegbar ist und der Ausgang des zweiten Logikelements mit der dritten Schaltereinheit elektrisch gekoppelt ist, so dass die zweite Schaltereinheit abhängig von dem Ausgangssignal des zweiten Logikelements schaltbar ist.
Die Kapazitäts-Entladeeinrichtungs-Steuereinheit weist bevorzugt einen Inverterschaltkreis, ein erstes Logikelement und ein zweites Logikelement auf.
Gemäß einer Ausgestaltung der Erfindung weist die erste Schaltereinheit eine erste Teil-Schaltereinheit und eine zweite Teil-Schaltereinheit auf, wobei an einem ersten Anschluss der ersten Teil-Schaltereinheit ein erstes Energieversorgungspotential anlegbar ist, wobei ein zweiter Anschluss der ersten Teil-Schaltereinheit mit der ersten Kapazität gekoppelt ist, wobei an einem ersten Anschluss der zweiten Teil-Schaltereinheit ein zweites Energieversorgungspotential anlegbar ist, wobei ein zweiter Anschluss der zweiten Teil-Schaltereinheit mit der ersten Kapazität gekoppelt ist; wobei das erste Logikelement und das zweite Logikelement als UND-Gatter ausgestaltet sind, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen; wobei der erste Eingang des ersten Logikelements mit dem Ausgang der Vergleicher-Einheit elektrisch gekoppelt ist, an dem zweiten Eingang des ersten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des ersten Logikelements mit der zweiten Teil-Schaltereinheit elektrisch gekoppelt ist, so dass die zweite Teil-Schaltereinheit abhängig von dem Ausgangssignal des ersten Logikelements schaltbar ist; wobei der erste Eingang des zweiten Logikelements mit dem Ausgang des Inverterschaltkreises elektrisch gekoppelt ist, an dem zweiten Eingang des zweiten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des zweiten Logikelements mit der ersten Teil-Schaltereinheit elektrisch gekoppelt ist, so dass die ersten Teil-Schaltereinheit abhängig von dem Ausgangssignal des zweiten Logikelements schaltbar ist.
Die Frequenzteiler-Schaltkreisanordnung weist gemäß einer Ausgestaltung der Erfindung eine vierte Schaltereinheit auf, an deren ersten Anschluss ein erstes Vergleichspotential anlegbar ist und deren zweiter Anschluss mit einem ersten Eingang der Vergleicher-Einheit gekoppelt ist, deren Steuer-Anschluss mit dem Ausgang des Inverterschaltkreises gekoppelt ist; eine fünfte Schaltereinheit auf, an deren ersten Anschluss ein zweites Vergleichspotential anlegbar ist und deren zweiter Anschluss mit dem ersten Eingang der Vergleicher-Einheit gekoppelt ist, deren Steuer-Anschluss mit dem Ausgang der Vergleicher-Einheit gekoppelt ist; wobei der zweite Eingang der Vergleicher-Einheit mit der zweiten Kapazität gekoppelt ist.
Die erste Schaltereinheit kann eine erste Teil-Schaltereinheit und eine zweite Teil-Schaltereinheit aufweisen, wobei an einem ersten Anschluss der ersten Teil-Schaltereinheit ein erstes Energieversorgungspotential anlegbar ist, wobei ein zweiter Anschluss der ersten Teil-Schaltereinheit mit der ersten Kapazität gekoppelt ist; wobei an einem ersten Anschluss der zweiten Teil-Schaltereinheit ein zweites Energieversorgungspotential anlegbar ist, wobei ein zweiter Anschluss der zweiten Teil-Schaltereinheit mit der ersten Kapazität gekoppelt ist; wobei das erste Logikelement und das zweite Logikelement als UND-Gatter ausgestaltet sind, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen; wobei der erste Eingang des ersten Logikelements mit dem zweiten Ausgang des Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des ersten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des ersten Logikelements mit der zweiten Teil-Schaltereinheit gekoppelt ist, so dass die zweite Teil-Schaltereinheit abhängig von dem Ausgangssignal des ersten Logikelements schaltbar ist; wobei der erste Eingang des zweiten Logikelements mit dem ersten Ausgang des Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des zweiten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des zweiten Logikelements mit der ersten Teil-Schaltereinheit elektrisch gekoppelt ist, so dass die erste Teil-Schaltereinheit abhängig von dem Ausgangssignal des zweiten Logikelements schaltbar ist.
Gemäß einer Ausgestaltung der Erfindung ist an einem ersten Eingang der ersten Vergleicher-Einheit ein erstes Vergleichspotential anlegbar, ein zweiter Eingang der ersten Vergleicher-Einheit mit der zweiten Kapazität gekoppelt, und der Ausgang der ersten Vergleicher-Einheit mit einem ersten Eingang des Schaltelements gekoppelt.
Die Frequenzteiler-Schaltkreisanordnung weist bevorzugt eine zweite Vergleicher-Einheit auf, deren erster Eingang mit der zweiten Kapazität gekoppelt ist, an deren zweiten Eingang ein zweites Vergleichspotential anlegbar ist, und deren Ausgang mit einem zweiten Eingang des Schaltelements gekoppelt ist.
Anschaulich wird gemäß der Erfindung eine erste Kapazität mittels eines Energieversorgungspotentials aufgeladen, wobei dafür eine erste Schaltereinheit die erste Kapazität elektrisch mit einem Energieversorgungspotential verbindet. Nach dem Auflade-Vorgang der ersten Kapazität wird der elektrische Kontakt zwischen der ersten Kapazität und dem Energieversorgungspotential aufgehoben. Anschließend werden mittels einer zweiten Schaltereinheit die erste Kapazität und eine zweite Kapazität elektrisch miteinander gekoppelt, wobei dadurch ein Ladungsausgleich zwischen der ersten Kapazität und der zweiten Kapazität stattfindet. Entsprechend der Werte der Kapazitäten verteilt sich die Ladung proportional auf die erste Kapazität bzw. zweite Kapazität, wodurch ein Potential an der zweiten Kapazität anliegt. Nach erfolgtem Ladungsausgleich wird die elektrische Verbindung zwischen der ersten Kapazität und der zweiten Kapazität aufgehoben. Es stellt sich somit nach dem Verbinden der Kapazitäten die gleiche Spannung bzw. das gleiche Potential an den beiden Kapazitäten ein.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. In den Figuren sind, soweit zweckmäßig, für die gleichen oder ähnlichen Elemente gleiche Bezugszeichen vorgesehen.
Es zeigen
1 eine Frequenzteiler-Schaltkreisanordnung mit einem Teilerverhältnis von 1:2^z,
2 ein mögliches Taktschema-Diagramm für zwei Taktsignale und die zugehörigen Komplementärsignale,
3 eine Schaltkreisanordnung zur Erklärung des der Erfindung zugrunde liegenden Prinzip,
4 ein Diagramm für einen Spannungsverlauf der Schaltkreisanordnung gemäß 3,
5 eine Frequenzteiler-Schaltkreisanordnung gemäß der ersten Ausführungsform der Erfindung,
6 ein Diagramm für einen Spannungsverlauf der Frequenzteiler-Schaltkreisanordnung gemäß der ersten Ausführungsform der Erfindung,
7 eine Frequenzteiler-Schaltkreisanordnung gemäß einer zweiten Ausführungsform der Erfindung,
8 ein Diagramm für einen Spannungsverlauf der Frequenzteiler-Schaltkreisanordnung gemäß der zweiten Ausführungsform der Erfindung,
9 ein Diagramm eines Zyklus-Parameters,
10 ein Diagramm für die Größe eines letzten Spannungsschrittes an einer Kapazität,
11 einen vergrößerten Ausschnitt des Diagramms der 10,
12 das Diagramm der 10 mit logarithmischer Skalierung,
13 eine Frequenzteiler-Schaltkreisanordnung gemäß der dritten Ausführungsform der Erfindung,
14 eine Frequenzteiler-Schaltkreisanordnung gemäß der vierten Ausführungsform der Erfindung,
15 ein Diagramm für eine auf eine erste Referenzspannung normierte zweite Spannung bei einer symmetrischen Schwellenwertspannung gemäß der dritten Ausführungsform und gemäß der vierten Ausführungsform der Erfindung,
16 ein Diagramm für eine auf eine erste Referenzspannung normierte zweite Spannung bei einer unsymmetrischen Schwellenwertspannung gemäß der dritten Ausführungsform und gemäß der vierten Ausführungsform der Erfindung,
17 ein Diagramm für den Zyklus-Parameter mit einer symmetrischen Referenz- und Schwellenwertspannung gemäß der dritten Ausführungsform und gemäß der vierten Ausführungsform der Erfindung,
18 ein Diagramm für die Größe eines letzten Spannungsschrittes an einer Kapazität mit symmetrischen Referenz- und Schwellenwertspannungen gemäß der dritten Ausführungsform und gemäß der vierten Ausführungsform der Erfindung,
19 einen vergrößerten Ausschnitt des Diagramms der 18,
20 das Diagramm aus der 18 mit einer logarithmischen Skalierung gemäß der dritten Ausführungsform und gemäß der vierten Ausführungsform der Erfindung,
21a eine schaltungstechnische Umsetzung eines Teils der Frequenzteiler-Schaltkreisanordnung gemäß der ersten Ausführungsform der Erfindung,
21b eine schaltungstechnische Umsetzung eines Teils der Frequenzteiler-Schaltkreisanordnung mittels Transistoren gemäß der ersten Ausführungsform der Erfindung,
22 eine schaltungstechnische Umsetzung der Frequenzteiler-Schaltkreisanordnung gemäß der zweiten Ausführungsform der Erfindung,
23 eine schaltungstechnische Umsetzung der Frequenzteiler-Schaltkreisanordnung gemäß der vierten Ausführungsform der Erfindung,
24 Schaltkreisanordnungen für das nahezu verlustfreie Erzeugen von Referenz-, Schwellenwert- und Bias-Spannungen,
24a eine Schaltkreisanordnung, welche in den Frequenzteiler-Schaltkreisanordnungen der 21a, 21b und 22 eingesetzt werden kann,
24b eine Spannungsteilerkette aus Transistoren, welche in den Frequenzteiler-Schaltkreisanordnungen der 21a, 21b und 22 eingesetzt werden kann,
24c eine Kombination der Schaltkreis-Anordnungen der 24a und 24b,
24d eine Schaltkreisanordnung, welche in der Frequenzteiler-Schaltkreisanordnung der 23 eingesetzt werden kann.
Im Weiteren wird bezugnehmend auf 1 eine Frequenzteiler-Schaltkreisanordnung beschrieben.
Die in 1 dargestellte Frequenzteiler-Schaltkreisanordnung mit einem Gesamtteilerverhältnis 1:2^z zeigt z in Serie verschaltete :2-Frequenzteiler-Schaltkreise 101, 102, 103, 110 und 111, wobei der Ausgang eines jeweiligen Frequenzteiler-Schaltkreises mit dem Eingang des diesem unmittelbar nachgeschalteten Frequenzteiler-Schaltkreises gekoppelt ist. Die Frequenzteiler-Schaltkreise 101, 102, 103, 110 und 111 sind jeweils derart eingerichtet, dass sie die Frequenz des diesem jeweils zugeführten Eingangssignals halbieren und ein Ausgangssignal bereitstellen, dessen Frequenz halb so hoch ist wie die Frequenz des Eingangssignals. Im Detail bedeutet dies, dass an dem Eingang eines ersten Frequenzteiler-Schaltkreises 101 ein Eingangsignal mit einer Frequenz f_in 104 anliegt. Mittels des ersten Frequenzteiler-Schaltkreises 101 wird die Frequenz des Eingangssignals 104 halbiert und ein Signal 105 mit einer verglichen mit der Frequenz des Eingangssignals 104 halbierten Frequenz f_in/2 bereitgestellt. Das Signal 105 liegt anschließend an dem Eingang des Frequenzteiler-Schaltkreises 102 an. Mittels des zweiten Frequenzteiler-Schaltkreises 102 wird die Frequenz des Signals 105 halbiert und ein Signal 106 mit einer verglichen mit der Frequenz des Signals 105 halbierten Frequenz f_in/4 bereitgestellt. Das Signal 106 liegt folgend an dem Eingang des dritten Frequenzteiler-Schaltkreises 103 an. Mittels des dritten Frequenzteiler-Schaltkreises 103 wird die Frequenz des Signals 106 halbiert und ein Signal 107 mit einer verglichen mit der Frequenz des Signals 106 halbierten Frequenz f_in/8 bereitgestellt. Dies setzt sich beispielsweise bis zu den Frequenzteiler-Schaltkreisen 110 und 111 fort, wobei die Frequenz des an dem Eingang des Frequenzteiler-Schaltkreises 110 anliegenden Signals mittels des Frequenzteiler-Schaltkreises 110 in einem vorletzten Schritt auf einen Wert f_in/2^z-1 112 der Frequenz des Eingangssignals 104 in Abhängigkeit der Anzahl z der Frequenzteiler-Schaltkreise verringert wird. Die Frequenz des an den Eingang des Frequenzteiler-Schaltkreises 111 anliegenden Signals 112 wird mittels diesem in einem letzten Schritt auf einen Wert f_in/2^z der Frequenz des Eingangssignals 104 in Abhängigkeit der Anzahl z der Frequenzteiler-Schaltkreise verringert.
Im Weiteren wird bezugnehmend auf 2 ein Taktschema-Diagramm 200 beschrieben.
Das Taktschema-Diagramm 200 zeigt den Signalverlauf für ein erstes Taktsignal Φ₁ 201 und ein zweites Taktsignal Φ₂ 202, sowie die zu den Taktsignalen Φ₁ 201, Φ₂ 202 komplementären Signale Φ ₁ 203 und Φ ₂ 204, welche bei konkreten schaltungstechnischen Realisierungen zur Anwendung kommen. Ferner ist in dem Taktschema-Diagramm 200 die Dauer einer Periode T_in angegeben, welche sich aus dem Kehrwert der Frequenz des Eingangssignals f_in berechnet.
Das erste Taktsignal Φ₁ 201 bzw. das zweite Taktsignal Φ₂ nehmen jeweils einen High-Zustand bzw. einen Low-Zustand ein, wobei unter einem High-Zustand beispielsweise eine Spannung von 1,5 V und unter einem Low-Zustand ein Massepotential bzw. 0 V, zu verstehen sind, wobei das erste Taktsignal Φ₁ 201 bzw. das zweite Taktsignal Φ₂ nicht beide gleichzeitig den gleichen Signalzustand, d. h. einen High-Zustand aufweisen. Bezogen auf den High-Zustand handelt es sich somit um ein so genanntes nicht-überlappendes Taktsignal.
Im Weiteren wird bezugnehmend auf 3 ein Blockdiagramm 300 beschrieben, in welchem das den Ausführungsbeispielen zugrunde liegende Funktionsprinzip gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist.
In dem Prinzipschaltkreis sind eine erste Referenzspannungsquelle 301, welche eine erste Referenzspannung V_ref,a 302 bereitstellt, eine erste Schaltereinheit SW₁ 303, eine erste Kapazität C₁ 304, eine zweite Schaltereinheit SW₂ 306 und eine zweite Kapazität C₂ 307 vorgesehen.
Die erste Referenzspannungsquelle 301 ist mit einem ersten Anschluss mit der ersten Schaltereinheit SW₁ 303 und mit einem zweiten Anschluss mit einem Massepotential GND gekoppelt. Die erste Schaltereinheit SW₁ 303 ist mit einem zweiten Anschluss mit einem ersten Anschluss der ersten Kapazität C₁ 304 gekoppelt. Die erste Kapazität C₁ 304 ist mit einem zweiten Anschluss mit einem Massepotential GND und mit dem ersten Anschluss mit einem ersten Anschluss der zweiten Schaltereinheit SW₂ 306 gekoppelt. Die zweite Schaltereinheit SW₂ 306 ist mit einem zweiten Anschluss mit einem ersten Anschluss der zweiten Kapazität C₂ 307 und die zweite Kapazität C₂ 307 ist mit einem zweiten Anschluss mit einem Massepotential GND gekoppelt.
Ferner ist die Serienschaltung aus der ersten Referenzspannungsquelle 301 und der ersten Schaltereinheit SW₁ 303 parallel zu der ersten Kapazität C₁ 304 verschaltet. Die Serienschaltung aus der ersten Kapazität C₁ 304 und der zweiten Schaltereinheit SW₂ 306 ist parallel zu der zweiten Kapazität C₂ 307 verschaltet.
Ferner ist zwischen einem ersten Knoten 309 und einem Massepotential GND eine erste Spannung V₁ 305 und zwischen einem zweiten Knoten 310 und dem Massepotential eine zweite Spannung V₂ 308 abgreifbar.
Die erste Schaltereinheit SW₁ 303 wird mittels des ersten Taktsignals Φ₁ 201 und die zweite Schaltereinheit SW₂ 306 wird mittels des zweiten Taktsignal Φ₂ 202 gesteuert, wobei die erste Schaltereinheit SW₁ 303 geschlossen wird, wenn das erste Taktsignal Φ₁ 201 von einem Low-Zustand in einen High-Zustand wechselt, und geöffnet wird, wenn das erste Taktsignal Φ₁ 201 von einem High-Zustand in einen Low-Zustand wechselt.
Die Schaltkreisanordnung 300 wird derart angesteuert, dass bei einem Signalübergang von einem Low-Zustand in einen High-Zustand des ersten Taktsignals Φ₁ 201 die erste Schaltereinheit SW₁ 303 geschlossen wird und bis zum nächsten Signalzustandswechsel geschlossen bleibt, wodurch die erste Referenzspannungsquelle 301 und die erste Kapazität C₁ 304 elektrisch miteinander gekoppelt sind und die erste Kapazität C₁ 304 mittels der von der ersten Referenzspannungsquelle 301 bereitgestellten ersten Referenzspannung V_ref,a 302 auf den Wert der ersten Referenzspannung V_ref,a 302 aufgeladen wird. Wechselt das erste Taktsignal Φ₁ 201 von einem High-Zustand in einen Low-Zustand, wird die erste Schaltereinheit SW₁ 303 geöffnet und bleibt zum nächsten Signalzustandswechsel geöffnet, wodurch die erste Referenzspannungsquelle 301 von der ersten Kapazität C₁ 304 entkoppelt wird. Anschließend wechselt das zweite Taktsignal Φ₂ 202 von einem Low-Zustand in einen High-Zustand, wodurch die zweite Schaltereinheit SW₂ 306 geschlossen wird und die erste Kapazität C₁ 304 und die zweite Kapazität C₂ 307 elektrisch miteinander gekoppelt sind. Dadurch findet ein Ladungsausgleich bzw. ein Potentialausgleich zwischen der ersten Kapazität C₁ 304 und der zweiten Kapazität C₂ 307 statt, wobei sich die Summe der Ladungen auf die erste Kapazität C₁ 304 bzw. die zweite Kapazität C₂ 307 proportional zu den Werten der Kapazitäten C₁ 304, C₂ 307 verteilt, derart, dass sich an der ersten Kapazität C₁ 304 bzw. an der zweiten Kapazität C₂ 307 die gleiche Spannung bzw. ein gleiches Potential einstellt.
Ferner ist die Zeitdauer, in welcher das erste Taktsignal Φ₁ 201 bzw. das zweite Taktsignal Φ₂ 202 in einem High-Zustand sind, ausreichend lang, so dass entweder die erste Kapazität C₁ 304 mittels der von der ersten Referenzspannungsquelle 301 bereitgestellten ersten Referenzspannung V_ref,a 302 vollständig aufgeladen wird oder die zweite Kapazität C₂ 307 und die erste Kapazität C₁ 304 exakt gleiches Potential aufweisen.
Mit anderen Worten werden die erste Schaltereinheit SW₁ 303 und die zweite Schaltereinheit SW₂ 306 mittels der Taktsignale Φ₁ 201, Φ₂ 202, welche aus dem Eingangstaktsignal des Schaltkreises 300 mit der Frequenz f_in bzw. einer Periode T_in abgeleitete nicht überlappende Signale sind, in Abhängigkeit der Frequenz des Eingangstaktsignals gesteuert, wobei die erste Schaltereinheit SW₁ 303 geschlossen wird, wenn das erste Taktsignal Φ₁ 201 von einem Low-Zustand in einen High-Zustand wechselt, wodurch die erste Kapazität C₁ 304 mittels der durch das erste Taktsignal Φ₁ 201 gesteuerten ersten Schaltereinheit SW₁ 303 mit der ersten Referenzspannungsquelle 301 gekoppelt und mittels der von der ersten Referenzspannungsquelle 301 bereitgestellten ersten Referenzspannung V_ref,a 302 aufgeladen wird. Folglich liegt nach einem Auflade-Vorgang an der ersten Kapazität C₁ 304 nach dem Öffnen der ersten Schaltereinheit SW₁ 303 und vor dem Schließen der zweiten Schaltereinheit SW₂ 306 immer die erste Referenzspannung V_ref,a 302 an. Nach einer vorgegebenen Zeitdauer, in welcher die erste Schaltereinheit SW₁ 303 und die zweite Schaltereinheit SW₂ 306 geöffnet sind, d. h. dass das erste Taktsignal Φ₁ 201 und das zweite Taktsignal Φ₂ 202 in einem Low-Zustand sind, wird die zweite Schaltereinheit SW₂ 306 geschlossen, wenn das zweite Taktsignal Φ₂ 202 von einem Low-Zustand in einen High-Zustand wechselt, so dass die erste Kapazität C₁ 304 und die zweite Kapazität C₂ 307 elektrisch miteinander gekoppelt sind. Folglich verteilt sich die Summe der Ladung gemäß der Kapazitäts-Werte der ersten Kapazität C₁ 304 und der zweiten Kapazität C₂ 307 proportional auf die erste Kapazität C₁ 304 und auf die zweite Kapazität C₂ 307, so dass anschließend an der ersten Kapazität C₁ 304 und an der zweiten Kapazität C₂ 307 die gleiche Spannung bzw. ein gleiches Potential anliegt.
Ferner sollte die zweite Kapazität C₂ 307 ausreichend vor der von der ersten Referenzspannungsquelle 301 bereitgestellten ersten Referenzspannung V_ref,a 302 geschützt werden, d. h., dass die zweite Kapazität C₂ 307 nicht mittels der ersten Referenzspannung V_ref,a 302 aufgeladen wird, woraus die oben erwähnte Zeitdauer resultiert, in welcher die erste Schaltereinheit SW₁ 303 und die zweite Schaltereinheit SW₂ 306 geöffnet sind, wobei dies eine Voraussetzung ist, welche im Folgenden auch für die weiteren Ausführungsformen der Erfindung gilt. Eine Voraussetzung dafür ist, dass die erste Schaltereinheit SW₁ 303 und die zweite Schaltereinheit SW₂ 306 im geöffneten Zustand hinreichend hochohmig sind. Eine weitere Voraussetzung für die ordnungsgemäße Funktion der Schaltung ist, dass die erste Schaltereinheit 303, wie auch die zweite Schaltereinheit 306, im eingeschalteten Zustand niederohmig sind, so dass die Schaltzeiten für die erste Schaltereinheit SW₁ 303 und die zweite Schaltereinheit SW₂ 306 klein sind, um einen vollständigen Ausgleich der Potentiale zwischen der ersten Kapazität C₁ 304 und der zweiten Kapazität C₂ 307 zu erhalten.
Die Zeitdauer, in welcher die erste Schaltereinheit 303 und die zweite Schaltereinheit 306 gleichzeitig geöffnet sind beträgt beispielsweise zwischen 10–100 ps (Piko-Sekunden), wobei diese Zeitdauer im Wesentlichen von der eingesetzten Technologie abhängt. Die oben beschriebene Schaltkreisanordnung 300 ist für das Öffnen und das Schließen der ersten Schaltereinheit 303 und der zweiten Schaltereinheit 306 eingerichtet, wobei das Öffnen und das Schließen periodisch wiederholt werden. Ferner ist die Schaltkreisanordnung 300 eingerichtet, so dass bei zwei aufeinander folgenden Perioden für die erste Kapazität C₁ 304 und für die zweite Kapazität C₂ 307 das Potential der vorhergehenden Periode gilt, d. h., dass die erste Kapazität C₁ 304 bzw. die zweite Kapazität C₂ 307 gestuft aufgeladen werden.
Im Folgenden wird eine mathematische Herleitung des zugrunde liegenden Funktionsprinzips beschrieben, wobei der Übersichtlichkeit halber die Bezugszeichen weggelassen sind.
Gemäß Gleichung (2) wird ein Quotient der beiden Werte der Kapazitäten wie folgt definiert:
wobei C₁ den Wert der ersten Kapazität, C₂ den Wert der zweiten Kapazität und η den Quotienten bezeichnet. Ferner wird ohne Beschränkung der Allgemeinheit davon ausgegangen, dass die erste Kapazität C₁ und die zweite Kapazität C₂ vor der ersten Aktivierung der ersten Schaltereinheit auf 0 V (Massepotential GND) geladen seien.
Die erste Spannung V₁ (dies gilt für jede Spannung V₁ nach dem Aufladevorgang) an der ersten Kapazität C₁ entspricht gemäß folgender Gleichung der Referenzspannung V_ref,a des Energieversorgungspotentials nach einem Auflade-Vorgang. V1(t = (n + ½)·Tin) = Vref,a (3)
Der Parameter n = 0, 1, 2, 3 ... ist eine natürliche Zahl, mittels welchem die Anzahl der Perioden T_in eines Zyklus gezählt werden, welche Anzahl der Schaltkreis seit einem Ausgangszustand vollzogen hat. Für n > 0 gilt:
Gleichung (4) beschreibt unter der Bedingung, dass die zweite Kapazität C₂ einen von Null verschiedenen Ladezustand aufweist, den Vorgang erfolgten Ladungsausgleiches zwischen der ersten Kapazität C₁ und der zweiten Kapazität C₂. Gemäß Gleichung (4) kann die zweite Spannung V₂ zu dem Zeitpunkt t = n·T_in rekursiv aus der zweiten Spannung V₂ zu dem Zeitpunkt t = (n – 1)·T_in ermittelt werden. Mittels einiger Umformungen lässt sich Gleichung (4) in Gleichung (5) überführen, wobei gezeigt wird, dass die zweite Spannung V₂ zu dem Zeitpunkt t = n·T_in auch aus der zweiten Spannung V₂ zu dem Zeitpunkt t = (n – m)·T_in ermittelt werden kann, und wobei m eine natürliche Zahl ist, welche innerhalb des Intervalls 0 ≤ m ≤ n frei wählbar ist.
Nach weiteren Umformungen gemäß der mathematischen Reihenentwicklung
lässt sich Gleichung (5) wie folgt schreiben: V2(t = n·Tin) = V2(t = (n – m)·Tin)·(1 – η)m + Vref,a·[1 – (1 – η)m] (6) wobei sich der Term
gemäß der oben beschriebenen Reihenentwicklung wie folgt umformen lässt:
Insbesondere gilt für (n = m): V2(t = n·Tin) = V2(t = 0)·(1 – η)n + Vref,a·[1 – (1 – η)n] (7)
Und nach weiteren Umformungen erhält man: V2(t = n·Tin) = Vref,a + [V2(t = 0) – Vref,a]·(1 – η)n (8)
Gemäß den oben erläuterten Beziehungen kann insbesondere ermittelt werden, welche Anzahl von Schritten N, bei gegebenen Werten für η und V_ref,a benötigt werden, um ausgehend von einem Anfangswert V_2,start mit V2,start = V2(t = 0) (9a)einen Endwert V_2,end zu erreichen, so dass folgende Gleichung erfüllt ist: V2(t = (N – 1)·Tin) < V2,end ≤ V2(t = N·Tin) (9b)wobei für N gilt:
wobei sich rekursiv aus der Gleichung (10) die Gültigkeit dieser Formel wie folgt herleiten lässt:
wobei allgemein gilt: N·lnb = lna lnbN = lna bN = a.
Ferner kann mit den Definitionen, V2,end = V2(t = N·Tin) V2,start = V2(t = 0)folgendes gezeigt werden:
wobei in einem nächsten Schritt der Bruch erweitert wird zu
Nach Auflösen der Klammern des ersten Terms des Zählers und des zweiten Terms des Zählers ergibt sich:
woraus sich der Zähler wie folgt vereinfachen lässt:
Mit dem Auflösen des Bruchs folgt: Vref,a – V2(t = N·Tin) = (Vref,a – V2(t = 0))·(1 – η)N – V2(t = N·Tin) = [(Vref,a – V2(t = 0))·(1 – η)N] – Vref,a V2(t = N·Tin) = Vref,a – [(Vref,a – V2(t = 0))·(1 – η)N] V2(t = N·Tin) = Vref,a + [–(Vref,a – V2(t = 0))·(1 – η)N] V2(t = N·Tin) = Vref,a + [(–Vref,a + V2(t = 0))·(1 – η)N]
Nach Umstellen der Terme V_ref,a und V₂(t = 0) in der ersten Klammer der rechten Seite ergibt sich die Gleichung für das rekursive Berechnen der zweiten Spannung V₂(t = N·T_in) gemäß Gleichung (8): V2(t = N·Tin) = Vref,a + [(V2(t = 0) – Vref,a)·(1 – η)N]
Die gemäß 3 beschriebene Schaltkreisanordnung 300 dient im Weiteren als ein Prinzipschaltkreis für die im Folgenden beschriebenen Ausführungsformen der Erfindung.
Im Weiteren wird bezugnehmend auf 4 ein Diagramm 400 des für die aus 3 beschriebene Form der Schaltkreisanordnung beschriebenen Verlaufes der zweiten Spannung V₂ 308 erläutert.
Das Diagramm 400 zeigt den für die Schaltkreisanordnung 300 der 3 typischen Spannungsverlauf 401, wobei die auf die erste Referenzspannung V_ref,a 302 normierte zweite Spannung V₂ 308 als Funktion der Anzahl der Perioden oder Zyklen angegeben ist, und wobei η = 1/9 und C₂ = 8·C₁ gemäß Gleichung (2) ist. Ferner ist der Spannungsverlauf 401 aufgrund der Schaltzyklen stufenförmig, wobei sich die Höhe der jeweiligen Stufe mit jedem Zyklus oder jeder Periode verringert. Mit anderen Worten wird gemäß der Schaltkreisanordnung 300 ermöglicht, dass sich die zweite Spannung V₂ 308 der ersten Referenzspannung 302 mit zunehmender Anzahl von Perioden oder Zyklen asymptotisch nähert. Es werden gemäß den Ausführungsbeispielen der Erfindung niederohmige Schaltereinheiten für die Schaltereinheiten 303, 306 eingesetzt. Ferner werden Kapazitäten mit geringen Zuleitungswiderständen, d. h. Kapazitäten, welche in einer kurzen Zeitdauer aufgeladen und entladen werden können, eingesetzt, wodurch die Zeitdauer für einen Zyklus oder eine Periode und folglich die Zeitdauer für das Erreichen der gewünschten zweiten Spannung V₂ 308 verringert wird.
Es ist notwendig, dass ein Frequenzteiler-Schaltkreis eine Nicht-Monotonie im zeitlichen Spannungsverlauf der zweiten Spannung V₂ 308 aufweist, so dass der Gesamt-Vorgang periodisch wird.
Im Weiteren wird bezugnehmend auf 5 eine Frequenzteiler-Schaltkreisanordnung 500 gemäß einer Ausführungsform der Erfindung beschrieben.
Die Frequenzteiler-Schaltkreisanordnung 500 weist die Komponenten des Prinzipschaltkreises 300 der 3, eine Kapazitäts-Entladeeinrichtung 501 und eine Kapazitäts-Entladeeinrichtungs-Steuereinheit 506 mit einer ersten Schwellenwertspannungsquelle 502, welche eine erste Schwellenwertspannung V_th,a 503 bereitstellt, einer ersten Vergleicher-Einheit 504 zum Vergleichen der an der zweiten Kapazität C₂ 307 anliegenden elektrischen Spannung mit der vorgegebenen ersten Schwellenwertspannung V_th,a 503 und zum Bereitstellen eines Vergleichsergebnis-Signals V_out 508 an ihrem Ausgang, einem Verzögerungselement 505, welches zwischen den Ausgang 507 der ersten Vergleicher-Einheit 504 und der Kapazitäts-Entladeeinrichtung 501 zum Verzögern des Vergleichsergebnis-Signals V_out 508 geschaltet ist, auf.
Ferner kann die erste Vergleicher-Einheit 504 ein Komparator sein, das Verzögerungselement 505 kann ein Latch sein und die Kapazitäts-Entladeeinrichtung 501 kann eine dritte Schaltereinheit bzw. ein Schalter sein.
Die erste Vergleicher-Einheit 504 ist mit einem ersten Anschluss mit der Schwellenwertspannungsquelle 502 und mit einem zweiten Anschluss mit der zweiten Kapazität C₂ 307 gekoppelt.
Die Kapazitäts-Entladeeinrichtung 501 ist mit einem Anschluss mit dem zweiten Knoten 310 bzw. mit dem ersten Anschluss der Vergleicher-Einheit 504 und mit einem zweiten Anschluss mit dem Massepotential GND gekoppelt. Das Verzögerungselement 505 ist mit einem ersten Anschluss mit dem Ausgang 507 der Vergleicher-Einheit 504 und mit einem zweiten Anschluss mit dem Steueranschluss der Kapazitäts-Entladeeinrichtung 501 elektrisch gekoppelt, wobei das Verzögerungselement 505 ein Signal von der ersten Vergleicher-Einheit 504 empfängt und für eine vorbestimmte Zeitdauer verzögert.
Gemäß der ersten Ausführungsform der Erfindung wird mittels der von dem Verzögerungselement 505 verzögerten Signale die Kapazitäts-Entladeeinrichtung 501 gesteuert, wobei dabei die zweite Spannung V₂ 308 an der zweiten Kapazität C₂ 307 mittels der Vergleicher-Einheit 504 mit der ersten Schwellenwertspannung V_th,a 503 der ersten Schwellenwertspannungsquelle 502 verglichen wird. Überschreitet der Wert der zweiten Spannung V₂ 308 an der zweiten Kapazität C₂ 307 den Wert der ersten Schwellenwertspannung V_th,a 503, liegt an dem Ausgang 507 der ersten Vergleicher-Einheit 504 ein anderes Signal an. Mittels dieses Signals wird die Kapazitäts-Entladeeinrichtung 501 mittels des Verzögerungselementes 505 gesteuert bzw. aktiviert, so dass die zweite Kapazität C₂ 307 entladen wird.
Das Verzögerungselement 505 ist vorgesehen, um eine hinreichende zeitliche Länge des Ansteuersignals der Kapazitäts-Entladeeinrichtung 501 zu garantieren, da das Signal an dem Ausgang 507 der ersten Vergleicher-Einheit 504 bereits wieder in den vorherigen Zustand übergeht, sobald an dem zweiten Anschluss der Vergleicher-Einheit 504 der Wert der ersten Schwellenwertspannung V_th,a 503 unterschritten wird. Es ist nicht notwendig, dass die Zeitkonstante des Verzögerungselementes 505 exakt festgelegt ist, jedoch sollte diese Zeitkonstante eine hinreichende Länge aufweisen, so dass die zweite Kapazität C₂ 307 vollständig entladen wird, und kürzer als die Periodendauer T_in sein, so dass nach einem Entlade-Vorgang der gestufte Ladevorgang wieder ordnungsgemäß erfolgt.
Im Weiteren wird bezugnehmend auf 6 ein Diagramm 600 eines Spannungsverlaufes 601 der Frequenzteiler-Schaltkreisanordnung 500 gemäß der ersten Ausführungsform der Erfindung beschrieben.
Das Diagramm 600 zeigt einen Spannungsverlauf 601 für die auf die erste Referenzspannung 302 normierte zweite Spannung V₂ 308 der zweiten Kapazität C₂ 307 an dem zweiten Anschluss der ersten Vergleicher-Einheit 504 für ein Beispiel mit V_th,a 0,8·V_ref,a und η = 1/7, wobei an dem Ausgang der ersten Vergleicher-Einheit 504 das binäre Vergleichsergebnis-Signal 508 abgegriffen wird, welches die Frequenz fout = (N·Tin)–1 (11)aufweist, wobei für N weiterhin die Definition der Gleichung (10) gilt.
Im Weiteren wird bezugnehmend auf 7 eine Frequenzteiler-Schaltkreisanordnung 700 gemäß der zweiten Ausführungsform der Erfindung beschrieben.
Die Frequenzteiler-Schaltkreisanordnung 700 weist die gleichen Komponenten des Prinzipschaltkreises 300, die Kapazitäts-Entladeeinrichtung 501 und eine Kapazitäts-Entladeeinrichtungs-Steuereinheit 707 mit der ersten Schwellenwertspannungsquelle 502, der ersten Vergleicher-Einheit 504, einem Zustandsspeicher 701, einem ersten Logikelement 702, einem zweiten Logikelement 703 und einem an dem Ausgang 507 der ersten Vergleicher-Einheit 504 anliegenden Signal V'_out 704 auf, wobei der Zustandsspeicher 701 ein D-Flipflop ist, welches einen Daten-Eingang 706, einen Takt-Eingang 707, einen ersten Ausgang 708 und einen zweiten Ausgang 709 aufweist. Der Daten-Eingang 706 ist mit dem Ausgang 507 der ersten Vergleicher-Einheit 504 gekoppelt und an dem Takt-Eingang 707 liegt das erste Taktsignal Φ₁ 201 an, womit das D-Flipflop 701 getaktet wird. Das erste Logikelement 702 und das zweite Logikelement 703 sind als UND-Gatter ausgestaltet, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen, wobei der erste Eingang des ersten Logikelements 702 mit dem ersten Ausgang 708 des ersten Zustandsspeichers 701 elektrisch gekoppelt ist, an dem zweiten Eingang des ersten Logikelements 702 das zweite Taktsignal Φ₂ 202 anliegt und der Ausgang des ersten Logikelements 702 mit einem Steuer-Anschluss der Kapazitäts-Entladeeinrichtung 501 elektrisch gekoppelt ist, so dass die Kapazitäts-Entladeeinrichtung 501 abhängig von dem Ausgangssignal des ersten Logikelements 702 geschaltet wird. Der erste Eingang des zweiten Logikelements 703 ist mit dem zweiten Ausgang 709 des ersten Zustandsspeichers 701 elektrisch gekoppelt, an dem zweiten Eingang des zweiten Logikelements 703 liegt das zweite Taktsignal Φ₂ 202 an und der Ausgang des zweiten Logikelements 703 ist mit einem Steuer-Anschluss der zweiten Schaltereinheit 306 elektrisch gekoppelt, so dass die zweite Schaltereinheit 306 abhängig von dem Ausgangssignal des zweiten Logikelements 703 geschaltet wird.
Im Gegensatz zu der Frequenzteiler-Schaltkreisanordnung 500 wird gemäß der Frequenzteiler-Schaltkreisanordnung 700 das Ausgangssignal V'_out 706 der ersten Vergleicher-Einheit 504 mit der Aktivierung von dem ersten Taktsignal Φ₁ 201, d. h., dass das erste Taktsignal Φ₁ 201 von einem Low-Zustand in einen High-Zustand wechselt, in das getaktete D-Flipflop 701 übernommen, so dass bei einer Aktivierung des zweiten Logikelements 703 mittels des zweiten Taktsignals Φ₂ 202 entweder die zweite Schaltereinheit 306 geschlossen wird, wodurch ein weiteres Aufladen der zweiten Kapazität C₂ 307 ausgelöst wird, oder bei einer Aktivierung des ersten Logikelements 702 mittels des zweiten Taktsignals Φ₂ 202 die Kapazitäts-Entladeeinrichtung 501 aktiviert wird, wodurch die zweite Kapazität C₂ 307 entladen wird. Diese Synchronisierung des Entlade-Vorgangs mit dem ersten Taktsignal Φ₁ 201 und dem zweiten Taktsignal Φ₂ 202 liefert eine gegenüber der Ausgangsfrequenz f_out der Gleichung (11) abweichende Ausgangsfrequenz von: fout = [(N + 1)·Tin]–1 (12)
Im Weiteren wird bezugnehmend auf 8 ein Diagramm 800 eines Spannungsverlaufes 801 der Frequenzteiler-Schaltkreisanordnung 700 gemäß der zweiten Ausführungsform der Erfindung beschrieben.
Das Diagramm 800 zeigt einen Spannungsverlauf 801 für die auf die erste Referenzspannung V_ref,a 302 normierte zweite Spannung V₂ 308 an der zweiten Kapazität C₂ 307 an dem zweiten Anschluss der ersten Vergleicher-Einheit 504 für ein Beispiel mit V_th,a = 0,8·V_ref,a und η = 1/7, wobei an dem Ausgang 507 der ersten Vergleicher-Einheit 504 das binäre Vergleichsergebnis-Signal 508 abgegriffen wird, welches die Frequenz gemäß Gleichung (11) aufweist, wobei für N weiterhin die Definition der Gleichung (10) gilt. Die zweite Kapazität C₂ 307 wird gemäß des Diagramms 800 erst dann entladen, wenn die zweite Spannung V₂ 308 an der zweiten Kapazität C₂ 307 den Wert der ersten Schwellenwertspannung V_th,a 503 überschreitet.
Im Weiteren wird bezugnehmend auf 9 ein Diagramm 900 für den Wert des Parameters N gemäß Gleichung (10) für die bislang diskutierten Ausführungsformen der Frequenzteiler-Schaltkreisanordnungen gemäß der Erfindung beschrieben.
Das Diagramm 900 zeigt die Werte des Parameters N als eine Funktion von 1/η für verschiedene Schwellenwerte der ersten Schwellenwertspannung V_th,a 503, welche in Bruchteilen der ersten Referenzspannung V_ref,a 302 angegeben sind.
Im Weiteren wird bezugnehmend auf 10 ein Diagramm 1000 für die Größe des letzten Spannungsschrittes an der zweiten Kapazität C₂ 307 beschrieben.
Das Diagramm 1000 zeigt die Größe des letzten Spannungsschrittes an der zweiten Kapazität C₂ 307 vor dem Entlade-Vorgang, wobei dieser auf die erste Referenzspannung 302 normiert ist und als Funktion von 1/η für verschiedene Schwellenwerte V_th,a dargestellt ist, welche Schwellenwerte in Bruchteilen der ersten Referenzspannung 302 angegeben sind.
11 zeigt ein Diagramm 1100 eines vergrößerten Ausschnitts des Diagramms 1000, und 12 zeigt ein Diagramm 1200 derselben Daten des Diagramms 1100 in einer logarithmischen Darstellung.
Im Weiteren wird bezugnehmend auf 13 eine Frequenzteiler-Schaltkreisanordnung 1300 gemäß der dritten Ausführungsform der Erfindung beschrieben.
Die Frequenzteiler-Schaltkreisanordnung 1300 weist die Komponenten des Prinzipschaltkreises 300, eine Kapazitäts-Entladeeinrichtungs-Steuereinheit 1310 mit dem ersten Logikelement 702, dem zweiten Logikelement 703, der ersten Schaltereinheit 303 mit einer ersten Teil-Schaltereinheit 1301 und einer zweiten Teilschaltereinheit 1302, einem Inverterschaltkreis 1303, einer zweiten Referenzspannungsquelle 1304, welche eine zweite Referenzspannung V_ref,b 1305 bereitstellt, einer zweiten Schwellenwertspannungsquelle 1306, welche eine zweite Schwellenwertspannung V_th,b 1307 bereitstellt, einer vierten Schaltereinheit 1308 und einer fünften Schaltereinheit 1309, auf, wobei an einem ersten Anschluss 1311 der ersten Teil-Schaltereinheit 1301 die erste Referenzspannung V_ref,a 302 anliegt und ein zweiter Anschluss 1312 der ersten Teil-Schaltereinheit 1301 ist mit der ersten Kapazität C₁ 304 gekoppelt.
An einem ersten Anschluss 1313 der zweiten Teil-Schaltereinheit 1302 liegt die zweite Referenzspannung V_ref,b 1305 an, und ein zweiter Anschluss 1314 der zweiten Teil- Schaltereinheit 1302 ist mit der ersten Kapazität C₁ 304 gekoppelt.
Das erste Logikelement 702 und das zweite Logikelement 703 sind als UND-Gatter ausgestaltet, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen.
Der erste Eingang des ersten Logikelements 702 ist mit dem Ausgang 507 der ersten Vergleicher-Einheit 504 elektrisch gekoppelt, an dem zweiten Eingang des ersten Logikelements 702 liegt das erste Taktsignal Φ₁ 201 an, und der Ausgang des ersten Logikelements 702 ist mit dem Steuer-Anschluss der zweiten Teil-Schaltereinheit 1302 elektrisch gekoppelt, so dass die zweite Teil-Schaltereinheit 1302 abhängig von dem Ausgangssignal des ersten Logikelements 702 geschaltet wird.
Der erste Eingang des zweiten Logikelements 703 ist mit dem Ausgang des Inverterschaltkreises 1303 elektrisch gekoppelt, an dem zweiten Eingang des zweiten Logikelements 703 liegt das erste Taktsignal Φ₁ 201 an, und der Ausgang des zweiten Logikelements 703 ist mit dem Steuer-Anschluss der ersten Teil-Schaltereinheit 1301 elektrisch gekoppelt, so dass die ersten Teil-Schaltereinheit 1301 abhängig von dem Ausgangssignal des zweiten Logikelements 703 geschaltet wird.
An dem ersten Anschluss der vierten Schaltereinheit 1308 liegt die erste Schwellenwertspannung V_th,a 503 an, deren zweiter Anschluss ist mit dem ersten Eingang der ersten Vergleicher-Einheit 504 gekoppelt, und deren Steuer-Anschluss ist mit dem Ausgang des Inverterschaltkreises 1303 gekoppelt.
An dem ersten Anschluss der fünften Schaltereinheit 1309 liegt die zweite Schwellenwertspannung V_th,b 1307 an, deren zweiter Anschluss ist mit dem ersten Eingang der ersten Vergleicher-Einheit 504 gekoppelt, und deren Steuer-Anschluss ist mit dem Ausgang der ersten Vergleicher-Einheit 504 gekoppelt, wobei der zweite Eingang der ersten Vergleicher-Einheit 504 mit der zweiten Kapazität C₂ 307 gekoppelt ist.
Die bisher diskutierten Ausführungsformen der Erfindung zeigen Beispiele, bei welchen der Spannungsanstieg der zweiten Spannung V₂ 308 an der zweiten Kapazität C₂ 307 vergleichsweise langsam und gestuft erfolgt, während der Spannungsabfall relativ abrupt und innerhalb eines Schrittes erfolgt. In einer alternativen Ausgestaltung der Erfindung ist es vorgesehen, dass der Spannungsabfall der zweiten Spannung V₂ 308 an der zweiten Kapazität C₂ 307 vergleichsweise langsam und gestuft erfolgt, während der Spannungsanstieg relativ abrupt und innerhalb eines Schrittes erfolgt.
Im Gegensatz zu den bisher diskutierten Ausführungsformen der Erfindung zeigt die dritte Ausführungsform eine schaltungstechnische Lösung, bei welcher sowohl der Spannungsanstieg wie auch der Spannungsabfall gestuft erfolgen.
Gemäß der dritten Ausführungsform wird neben einer oberen erste Schwellenwertspannung V_th,a 503 auch eine untere zweite Schwellenwertspannung V_th,b 1307 bereitgestellt.
Ferner wird zusätzlich zu der ersten Referenzspannungsquelle 301, welche jeweils die Ladung der ersten Kapazität C₁ 304 während des Auflade-Vorgangs der zweiten Kapazität C₂ 307 vor dem Verbinden der ersten Kapazität C₁ 304 und der zweiten Kapazität C₂ 307 bereitstellt und die erste Kapazität C₁ 304 auf einen definierten Wert auflädt, so dass an der ersten Kapazität C₁ 304 eine bestimmte Spannung anliegt, eine zweite Referenzspannungsquelle 1304 bereitgestellt, welche jeweils die Ladung der ersten Kapazität C₁ 304 während des Entlade-Vorgangs der zweiten Kapazität C₂ 307 vor dem Verbinden der ersten Kapazität C₁ 304 und der zweiten Kapazität C₂ 307 bereitstellt und die erste Kapazität C₁ 304 auf einen definierten Wert auflädt, so dass an der ersten Kapazität C₁ 304 eine bestimmte Spannung anliegt.
Anschaulich gesehen ist die zweite Teil-Schaltereinheit 1302 während eines Auflade-Vorgangs der zweiten Kapazität C₂ 307 geöffnet, wohingegen die erste Teilschalter-Einheit 1301 während eines Entlade-Vorgangs der zweiten Kapazität C₂ 307 geöffnet ist.
Mit anderen Worten wird die erste Kapazität C₁ 304 während eines Auflade-Vorgangs der zweiten Kapazität C₂ 307 mittels der von der ersten Referenzspannungsquelle 301 bereitgestellten ersten Referenzspannung V_ref,a 302 wiederholt aufgeladen.
Während eines Entlade-Vorgangs der zweiten Kapazität C₂ 307 wird die erste Kapazität C₁ 304 mittels der von der zweiten Referenzspannungsquelle 1304 bereitgestellten zweiten Referenzspannung V_ref,b 1305 wiederholt aufgeladen.
Mit anderen Worten wird die erste Kapazität C₁ 304 während eines Auflade- bzw. Entlade-Vorgangs der zweiten Kapazität C₂ 307 unabhängig von der zweiten Kapazität C₂ 307 entweder mittels der von der ersten Referenzspannungsquelle 301 bereitgestellten ersten Referenzspannung V_ref,a 302 oder mittels der von der zweiten Referenzspannungsquelle 1304 bereitgestellten zweiten Referenzspannung V_ref,b 1305 wiederholt aufgeladen.
Gemäß dieser Konventionen bzgl. des Auflade- bzw. Entlade-Vorgangs gilt V_ref,a > V_ref,b. Ferner sind die erste Teil-Schaltereinheit 1301 und die zweite Teil-Schaltereinheit 1302 anstelle einer einzigen Schaltereinheit 303 vorgesehen, welche die erste Kapazität C₁ 304 während des Auf- bzw. Entlade-Vorgangs entweder mit der ersten Referenzspannungsquelle 301 oder der zweiten Referenzspannungsquelle 1304 synchron mit dem ersten Taktsignal Φ₁ 201 koppeln.
Gemäß der dritten Ausführungsform der Erfindung wird die Auswahl, welche der beiden Schwellenwertspannungen V_th,a 503, V_th,b 1307 an den ersten Anschluss der ersten Vergleicher-Einheit 504 angelegt wird, und welche Referenzspannungsquelle 301, 1304 synchron mit dem ersten Taktsignal Φ₁ 201 aktiviert wird, mittels einer logischen Verknüpfung des Ausgangssignals der ersten Vergleicher-Einheit 504 mit dem ersten Taktsignal Φ₁ 201 mittels des ersten Logikelements 702 und mittels einer logischen Verknüpfung des von dem Inverterschaltkreis 1303 invertierten Ausgangssignals 507 der ersten Vergleicher-Einheit 504 mit dem ersten Taktsignal Φ₁ 201 mittels des zweiten Logikelements 703 gelöst, derart, dass

1. sobald die zweite Spannung V₂ 308 der zweiten Kapazität C₂ 307 größer ist als die erste Schwellenwertspannung V_th,a 503, die erste Schwellenwertspannung V_th,a 503 von dem ersten Anschluss der ersten Vergleicher-Einheit 504 mittels der vierten Schaltereinheit 1308 abgekoppelt und die zweite Schwellenwertspannung V_th,b 1307 an den ersten Anschluss der ersten Vergleicher-Einheit 504 angelegt wird, die erste Teil-Schaltereinheit 1301 unabhängig von dem ersten Taktsignal Φ₁ 201 geöffnet und die zweite Teil-Schaltereinheit 1302 synchron mit dem ersten Taktsignal Φ₁ 201 geschlossen wird, so dass die zweite Spannung V₂ 308 stufenweise und synchron mit dem zweiten Taktsignal Φ₂ 202 abgesenkt wird, und
2. sobald die zweite Spannung V₂ 308 der zweiten Kapazität C₂ 307 kleiner ist als die zweite Schwellenwertspannung V_th,b 1307, die zweite Schwellenwertspannung V_th,b 1307 von dem ersten Anschluss der ersten Vergleicher-Einheit 504 mittels der fünften Schaltereinheit 1309 abgekoppelt und die erste Schwellenwertspannung V_th,a 503 an den ersten Anschluss der ersten Vergleicher-Einheit 504 angelegt wird, die zweite Teil-Schaltereinheit 1302 unabhängig von dem ersten Taktsignal Φ₁ 201 geöffnet und die erste Teil- Schaltereinheit 1301 synchron mit dem ersten Taktsignal Φ₁ 201 geschlossen wird, so dass die zweite Spannung V₂ 308 stufenweise und synchron mit dem zweiten Taktsignal Φ₂ 202 ansteigt.

Der Vorteil der Frequenzteiler-Schaltkreisanordnung 1300 gemäß der dritten Ausführungsform der Erfindung gegenüber den bisher beschriebenen Frequenzteiler-Schaltkreisanordnungen gemäß der ersten Ausführungsform und der zweiten Ausführungsform liegt untere Anderem darin, dass

– die Anforderungen an die Schaltereinheiten relaxiert sind. Die Anforderungen an die dritte Schaltereinheit gemäß der ersten Ausführungsform und gemäß der zweiten Ausführungsform der Erfindung sind sehr hoch, da diese bei einer sehr hohen Frequenz des Eingangssignals in einer kurzen Zeitdauer eine vergleichsweise große Ladungsmenge (= C₂·V_2,end) transportieren müssen. In der Schaltkreis-Anordnung gemäß der dritten Ausführungsform der Erfindung existiert eine solche Anforderung nicht, da die Spannung in wesentlich kleineren Schritten erhöht und verringert wird, so dass die zu transportierende Ladung C₂·{V₂(t = (n + 1)·T_in) – V₂(t = n·T_in)} beträgt.
– Die Leistungsbilanz der durch den Auf- bzw. Entlade-Vorgang der zweiten Kapazität C₂ 307 bedingten Verlustleistung günstiger ist, da korrespondierend zu den relativ kleinen Spannungsschritten an der zweiten Kapazität C₂ 307, die zweite Kapazität C₂ 307 jeweils mit kleinen Ladungsmengen auf- bzw. entladen wird, welcher Sachverhalt gemäß der ersten Ausführungsform und gemäß der zweiten Ausführungsform der Erfindung nicht gegeben ist.
– die erhaltene Teilungsrate, d. h. das Verhältnis der Frequenz des Eingangssignals zu der Frequenz des Ausgangssignals bei gleicher Dimensionierung der ersten Kapazität C₁ 304 und der zweiten Kapazität C₂ 307 bei nur geringem schaltungstechnischem Mehraufwand im Allgemeinen ungefähr um den Faktor zwei größer ist.

Im Folgenden werden die für das Ermitteln der gewünschten Größen, insbesondere die für das Ermitteln der Frequenz des Ausgangssignals notwendigen Gleichungen gemäß der dritten Ausführungsform der Erfindung erläutert, wobei diese Gleichungen die Teilungsrate als Funktion der Parameter V_ref,a, V_ref,b, V_th,a, V_th,b und η angeben.
Die Frequenz f_out des Ausgangssignals der Frequenzteiler-Schaltkreisanordnung 1300 gemäß der dritten Ausführungsform der Erfindung lässt sich gemäß Gleichung (13) wie folgt angeben: fout = [(Nup + Ndown)·Tin]–1 (13)wobei N_up die Anzahl der Perioden für den Auflade-Vorgang, N_down die Anzahl der Perioden für den Entlade-Vorgang und T_in die bereits erwähnte eine Periode der Frequenz des Eingangssignals darstellt. N_up und N_down errechnen sich zu:
Sofern die Referenzspannungen 302, 1304 und die Schwellenwertspannungen 503, 1307 symmetrisch ausgelegt werden, d. h. sofern gilt: |Vref,b – Vth,a| = |Vref,b – Vth,b| (16)ergibt sich Nup = Ndown = N (17)und Gleichung (13) vereinfacht sich zu fout = [2NTin]–1 (18)
Im Weiteren wird bezugnehmend auf 14 eine Frequenzteiler-Schaltkreisanordnung 1400 gemäß der vierten Ausführungsform der Erfindung beschrieben.
Die Frequenzteiler-Schaltkreisanordnung 1400 weist die gleichen Komponenten des Prinzipschaltkreises 300, eine Kapazitäts-Entladeeinrichtungs-Steuereinheit 1403 mit dem ersten Logikelement 702, dem zweiten Logikelement 703, der ersten Schaltereinheit 303 mit einer ersten Teil-Schaltereinheit 1301 und einer zweiten Teilschaltereinheit 1302, der zweiten Referenzspannungsquelle 1304, der zweiten Schwellenwertspannungsquelle 1306, einer zweiten Vergleicher-Einheit 1401, einem Zustandsspeicherelement 1402, auf, wobei die Verschaltung für die erste Teil-Schaltereinheit 1301, die zweite Teil-Schaltereinheit 1302, das erste Logikelement 702 und das zweite Logikelement 703 gemäß 13 gemäß dieser Ausführungsform identisch ist.
Ferner liegt an dem ersten Eingang der ersten Vergleicher-Einheit 504 die erste Schwellenwertspannung V_th,a 503 an, der zweite Eingang der ersten Vergleicher-Einheit 504 ist mit der zweiten Kapazität C₂ 307 gekoppelt, und der Ausgang der ersten Vergleicher-Einheit 504 ist mit einem ersten Eingang, gemäß dieser Ausführungsform mit dem Rücksetz-Eingang des als RS-Flipflop ausgestalteten Zustandsspeicherelements 1402 gekoppelt.
Ferner ist ein erster Eingang der zweiten Vergleicher-Einheit 1401 mit der zweiten Kapazität C₂ 307 gekoppelt. An dem zweiten Eingang der zweiten Vergleicher-Einheit 1401 liegt die zweite Schwellenwertspannung V_th,b 1307 an. Der Ausgang der zweiten Vergleicher-Einheit 1401 ist mit einem zweiten Eingang, gemäß dieser Ausführungsform mit dem Setz-Eingang des als RS-Flipflop ausgestalteten Zustandsspeicherelements 1402 gekoppelt.
Die Frequenzteiler-Schaltkreisanordnung 1400 weist exakt die gleiche Funktionalität wie die Frequenzteiler-Schaltkreisanordnung 1300 der 13 auf, bei welcher jedoch nicht die Schwellenwertspannungsquellen 502, 1306 an einem ersten Anschluss der ersten Vergleicher-Einheit 504 umgeschaltet werden, sondern zwei Vergleicher-Einheiten 504, 1401 verwendet werden, wobei jeweils ein Eingang einer Vergleicher-Einheit 504, 1401 fest mit einer der beiden Schwellenwertspannungsquellen 502, 1306 gekoppelt ist, und die Signale an den Ausgängen der Vergleicher-Einheiten 504, 1401 das Zustandsspeicherelement 1402 setzen und rücksetzen.
Die Frequenzteiler-Schaltkreisanordnung 1400 gemäß der vierten Ausführungsform der Erfindung bietet gegenüber der Frequenzteiler-Schaltkreisanordnung 1300 der dritten Ausführungsform bei niedrigen Betriebsspannungen folgenden Vorteil: Der Aussteuerbereich, d. h. der Bereich der an den Anschlüssen bzw. Eingängen einer Vergleicher-Einheit 504, 1401 angelegten Spannungen, bei welchen eine solche Frequenzteiler-Schaltkreisanordnung einwandfrei funktioniert, können unter der Rahmenbedingung niedriger Betriebsspannungen z. B. nur noch einige 10% der Betriebsspannung betragen, wobei diese Spannungsfenster nicht in etwa der Mitte des Betriebspannungsbereiches liegt, sondern sich üblicherweise entweder zwischen dem Versorgungspotential VDD und VDD/2 oder zwischen dem Massepotential GND und VDD/2 erstreckt. Vorzugsweise werden daher die Vergleicher-Einheiten 504 und 1401 der Frequenzteiler-Schaltkreisanordnung 1400 derart ausgelegt, dass der Aussteuerbereich der ersten Vergleicher-Einheit 504 bei hohen Eingangsspannungen und der Aussteuerbereich der zweiten Vergleicher-Einheit 1401 bei niedrigen Eingangsspannungen liegt.
Im Weiteren wird bezugnehmend auf 15 ein Diagramm 1500 eines Spannungsverlaufes 1501 der Frequenzteiler-Schaltkreisanordnung 1400 gemäß der vierten Ausführungsform der Erfindung beschrieben.
Das Diagramm 1500 zeigt den Spannungsverlauf 1501 der auf V_ref,a 302 normierten zweiten Spannung V₂ 308 für V_th,a = 0,75·V_ref,a, V_th,b = 0,25·V_ref,a und η = 1/9, wobei ohne Beschränkung der Allgemeinheit V_ref,b = 0 gilt. Die Wahl V_ref,b = 0 ist deshalb keine Beschränkung der Allgemeinheit, da nur einer von vier freien Spannungen dadurch ein fester Bezug zugewiesen wird. Ferner sind gemäß der oben erläuterten Bedingung (Gleichung (16)) die Referenzspannungen V_ref,a 302, V_ref,b 1305 und Schwellenwertspannungen V_th,a 503, V_th,b 1307 symmetrisch ausgelegt.
Im Weiteren wird bezugnehmend auf 16 ein Diagramm 1600 eines Spannungsverlaufes 1601 der Frequenzteiler-Schaltkreisanordnung 1400 gemäß der vierten Ausführungsform der Erfindung beschrieben.
Das Diagramm 1600 zeigt den Spannungsverlauf 1601 der auf V_ref,a 302 normierten zweiten Spannung V₂ 308 für eine unsymmetrische Wahl der Referenzspannungen V_ref,a 302, V_ref,b 1305 und Schwellenwertspannungen V_th,a 503, V_th,b 1307.
Ferner ist V_th,a = 0,8·V_ref,a, V_th,b = 0,4·V_ref,a und η = 1/7, wobei ohne Beschränkung der Allgemeinheit V_ref,b = 0 gilt. Die Asymmetrie in der Wahl der Referenzspannungen V_ref,a 302, V_ref,b 1305 und der Schwellenwertspannungen V_th,a 503, V_th,b 1307 zueinander spiegelt sich in unterschiedlich steilen Spannungsverläufen bei dem ansteigenden und abfallenden Ast der Spannungskurve bzw. des Spannungsverlaufes 1601 des Diagramms 1600 wieder.
Im Weiteren wird bezugnehmend auf 17 ein Diagramm 1700 für den Wert des Parameters N gemäß den Gleichung (14), (15) und (17) für die Frequenzteiler-Schaltkreisanordnung 1400 der vierten Ausführungsform der Erfindung beschrieben.
Das Diagramm 1700 zeigt die Werte des Parameters N als eine Funktion von 1/η für verschiedene Schwellenwertspannungen V_th,a 503 und V_th,b 1307 normiert auf die Referenzspannungen V_ref,a 302 und V_ref,b 1305 für eine symmetrische Wahl der Referenzspannungen V_ref,a 302, V_ref,b 1305 und Schwellenwertspannungen V_th,a 503, V_th,b 1307 zueinander gemäß Gleichung (16).
Im Weiteren wird bezugnehmend auf 18 ein Diagramm 1800 für die Größe des letzten Spannungsschrittes an der zweiten Kapazität C₂ 307 beschrieben.
Das Diagramm zeigt die Größe des letzten Spannungsschrittes an der zweiten Kapazität C₂ 307 vor einer Änderung des Gradienten der zweiten Spannung V₂ 308 für eine symmetrische Wahl der Referenzspannungen V_ref,a 302, V_ref,b 1305 und Schwellenwertspannungen V_th,a 503, V_th,b 1307 zueinander gemäß Gleichung (16), als Funktion von 1/η für verschiedene Schwellenwertspannungen V_th,a 503 und V_th,b 1307 normiert auf die Referenzspannungen V_ref,a 302 und V_ref,b 1305.
19 zeigt ein Diagramm 1900 eines vergrößerten Ausschnitts des Diagramms 1800.
20 zeigt ein Diagramm 2000, derselben Daten des Diagramms 1800 in einer logarithmischen Darstellung.
21a zeigt ein Schaltdiagramm 2100 einer einfachen schaltungstechnischen Ausgestaltung für einen Teil der Kapazitäts-Entladeeinrichtungs-Steuereinheit 506 gemäß der ersten Ausführungsform der Erfindung.
21b zeigt eine schaltungstechnische Realisierung der ersten Vergleicher-Einheit 504 und des Verzögerungselementes 505 auf der Basis von Transistoren, wobei als erste Vergleicher-Einheit 504 eine durch zwei Inverterschaltkreise 2107, am Ausgang gepufferte, single-ended Differenzstufe 2106 mit n-MOS-Eingangstransistoren verwendet wird. Gemäß der Erfindung wird für das Verzögerungselement 505 eine Inverterkette bestehend aus vier Invertern 2108 verwendet.
An einem Gate-Anschluss eines Bias-Transistors 2109 der schaltungstechnischen Ausführung der ersten Vergleicher-Einheit 504 wird eine Spannung V_bias,n 2105 angelegt, welche als Vor-Spannung dient.
Gemäß der ersten Ausführungsform der Erfindung ist unter Low-Power-Aspekten für das Design der ersten Vergleicher-Einheit 504 folgendes zu beachten:
Sofern gemäß der ersten Ausführungsform der Erfindung an dem zweiten Anschluss 2102 der Vergleicher-Einheit 504 ein Potential anliegt, welches deutlich geringer als das Potential an dem ersten Anschluss 2103 ist, so ist die gesamte Differenzstufe 2106 stromlos, wobei in der Praxis diese Potentialdifferenz abhängig von dem Design der ersten Vergleicher-Einheit 504 und der Technologie in etwa 10–100 mV betragen kann. Folglich trägt dieser Schaltkreisteil, bestehend aus der ersten Vergleicher-Einheit 504 und dem Verzögerungselement 505 nur zur Verlustleistung der Schaltkreis-Anordnung bei, falls die Eingangsspannungen nahe beieinander liegen und die Frequenzteiler-Schaltkreisanordnung nahe dem Umschaltpunkt betrieben wird. Derartige Betriebspunkte erreicht die Frequenzteiler-Schaltkreisanordnung periodisch mit der Frequenz des Ausgangssignals aber nicht mit der Frequenz des Eingangssignals, da das Signal an dem Ausgang 507 der ersten Vergleicher-Einheit 504 periodisch nach dem Entlade-Vorgang der zweiten Kapazität C₂ 307 wechselt. Gleichermaßen steigt der Anteil der Verlustleistung nur dann, wenn die Inverter 2107 schalten, wobei dies ebenfalls periodisch mit der Frequenz des Ausgangssignals geschieht.
Im Weiteren wird bezugnehmend auf 22 ein Schaltdiagramm 2200 einer schaltungstechnischen Realisierung der zweiten Ausführungsform der Erfindung gemäß 7 beschrieben.
Das in 22 gezeigte Design der ersten Vergleicher-Einheit 504 entspricht der schaltungstechnischen Realisierung der in 21 gezeigten ersten Vergleicher-Einheit 504. Zusätzlich wird an der ersten Vergleicher-Einheit 504 das komplementäre Ausgangssignal 706 abgegriffen, da der Zustandsspeicher 701 in der gezeigten Bauform im Prinzip ein getaktetes RS-Flipflop ist, welches in dieser Beschaltung als getaktetes D-Flipflop verwendet wird, und mittels Komplementärsignalen angesteuert werden muss, welche Komplementärsignale wiederum im Takt mit dem ersten Taktsignal Φ₁ 201 freigeschaltete Pull-Down-Pfade der n-MOS-Transistoren ansteuern.
Das erste Logikelement 702 und das zweite Logikelement 703 sind nicht als explizite Standard-CMOS-Logikschaltkreise realisiert. Die logische UND-Verknüpfung der Signale für das Ansteuern der zweiten Schaltereinheit 306 wird mittels einer Konfiguration aus zwei in Serie verschalteten Transfer-Gates SW₂* 2201, 2202 für die zweite Schaltereinheit 306 realisiert, wobei die Transfer-Gates 2201, 2202 mittels des zweiten Taktsignals Φ₂ 202 und mittels der Ausgangssignale des Zustandsspeichers 701 angesteuert werden.
Gemäß der zweiten Ausführungsform der Erfindung wird die UND-Verknüpfung der Signale zum Ansteuern der Kapazitäts-Entladeeinrichtung 501 mittels zwei in Serie verschalteten n-MOS-Schaltereinheiten (SW₃*) ähnlich wie für die zweite Schaltereinheit 306 realisiert, wobei die n-MOS-Schaltereinheiten ebenfalls mittels des ersten Taktsignals Φ₁ 201 und den Ausgangssignalen des Zustandsspeichers 701 angesteuert werden. Diese Ausführung der Kapazitäts-Entladeeinrichtung 501 nur mit n-MOS-Transistoren und nicht als Transfer-Gates ist hinreichend, da hier ausschließlich ein Massepotential GND in einem reinen Pull-down-Pfad geschaltet wird.
Die erste Schaltereinheit 303 ist als p-MOS-Transistor und nicht als Transfer-Gate realisiert, da die erste Schaltereinheit 303 lediglich Potentiale schaltet, welche bei sinnvoller Auslegung der Frequenzteiler-Schaltkreisanordnung nahe dem Versorgungspotential VDD liegen.
Im Weiteren wird bezugnehmend auf 23 ein Schaltdiagramm 2300 einer konkreten schaltungstechnischen Realisierung gemäß der vierten Ausführungsform der Erfindung erläutert.
Das Schaltdiagramm 2300 zeigt eine schaltungstechnische Ausführung der ersten Teil-Schaltereinheit 1301, der zweiten Teil-Schaltereinheit 1302, wobei das erste Logikelement 702 in die zweite Teil-Schaltereinheit 1302 und das zweite Logikelement 703 in die erste Teil-Schaltereinheit 1301 integriert ist, der zweiten Schaltereinheit 306, der ersten Vergleicher-Einheit 504, der zweiten Vergleicher-Einheit 1401 und des Zustandsspeicherelements 1402, wobei die erste Vergleicher-Einheit 504 und die zweite Vergleicher-Einheit 1401 jeweils eine Differenzstufe aufweisen, und die Differenzstufen einmal identisch und einmal komplementär gegenüber den bereits erläuterten schaltungstechnischen Realisierungen aufgebaut sind. Das Zustandsspeicherelement 1402 wird durch eine dynamische Schaltkreis-Anordnung DYN FF ersetzt bzw. ausgeführt, welche mittels einer Differenzstufe gesetzt und mittels der komplementären Differenzstufe zurückgesetzt wird. Die UND-Verknüpfungen der Taktsignale Φ₁ 201, Φ₂ 202, Φ ₁ 203 und Φ ₂ 204 mit den Ausgangssignalen des Zustandsspeicherelements 1402 und die Realisierung der Schaltereinheiten 1301, 1302 und 306 sind wie gemäß der zweiten Ausführungsform der Erfindung realisiert, wobei jedoch gemäß der vierten Ausführungsform der Erfindung für die Schaltereinheiten 1301, 1302 und 306 Transfer-Gates verwendet werden, da jeweils mittlere Signal-Pegel geschaltet werden.
Ferner wird jeweils an einen n-MOS-Transistor der Differenzstufe und an einen p-MOS-Transistor der komplementären Differenzstufe der Vergleicher-Einheiten 504, 1401 eine Spannung V_bias,n 2301 und eine Spannung V_bias,p 2302 als jeweilige Vor-Spannung der Vergleicher-Einheiten 504, 1401 angelegt.
Im Weiteren werden bezugnehmend auf 24 die Schaltkreise 2400, 2401, 2402 und 2403 beschrieben, welche nahezu verlustfrei für das Generieren der Referenzspannungen V_ref,a 302 und V_ref,b 1305, der Schwellenwertspannungen V_th,a 503 und V_th,b 1307 und der Bias-Spannungen V_bias,n 2105, 2301 und V_bias,p 2302 eingesetzt werden können.
24a zeigt eine Schaltkreisanordnung 2401 einer schaltungstechnischen Realisierung für das Generieren der ersten Schwellenwertspannung V_th,a 503 aus der gegebenen ersten Referenzspannung V_ref,a 302, wobei die Schaltkreisanordnung 2401 in den Frequenzteiler-Schaltkreisanordnungen gemäß den 21 und 22 eingesetzt werden kann. Ferner weist die Schaltkreis-Anordnung 2401 eine Serien-Schaltung der Transistoren 2405, 2406, 2407, 2408 und 2409 auf, wobei diese Transistoren p-MOS-Transistoren sind und derart verschaltet sind, so dass das Gate des in der Serien-Schaltung ersten Transistors 2405 mit dem Drain-Kontakt des ersten Transistors 2405 und dem Source-Kontakt des folgenden Transistors 2406 verbunden ist, wobei der Source-Kontakt des folgenden Transistors 2406 ebenfalls mit dem Bulk-Kontakt des folgenden Transistors 2406 elektrisch gekoppelt ist. Diese Art der Verschaltung setzt sich bis zu dem in der Serien-Schaltung letzten Transistor 2409 fort, wobei das Gate des letzten Transistors 2409 mit einem Massepotential GND gekoppelt ist. An dem Transistor 2405 wird die erste Referenzspannung 302 gegenüber einem Massepotential GND abgegriffen und mittels einer Kapazität gepuffert. Zwischen den Transistoren 2405 und 2406 wird die erste Schwellenwertspannung V_th,a 503 gegenüber einem Massepotential GND abgegriffen und mittels einer Kapazität gepuffert.
Bei einer identischen Auslegung aller in der Schaltkreisanordnung 2401 gezeigten Transistoren 2405 bis 2409 gilt V_th,a = 80%·V_ref,a. Bei Betriebspannungen um 1 V und Schwellenwertspannungen zwischen 300 mV und 400 mV liegt der Arbeitspunkt jedes Transistors im Subthreshold-Bereich, da der Spannungsabfall an jedem Transistor lediglich 200 mV beträgt. Folglich ist der Wert des Querstroms sehr gering und trägt nur im vernachlässigbaren Maß zu der Gesamtleistungsbilanz bei. Ein Betreiben der Schaltkreisanordnung 2401 im Subthreshold-Bereich ist möglich, da die Ausgangsspannung nicht mit einer ohmschen Last belastet wird.
24b zeigt eine Spannungsteilerkette 2402 aus Transistoren 2405 bis 2410, mittels welcher die Bias-Spannung 2105 für den Stromquellentransistor in dem Schaltkreis der Vergleicher-Einheit der 21 und 22 generiert werden kann. Die Spannungsteilerkette 2402 weist eine serielle Verschaltung der p-MOS-Transistoren 2405, 2406, 2407, 2408, 2409 und 2410 auf, wobei zwischen dem Transistor 2407 und dem Transistor 2408 die Vor-Spannung V_bias,n 2105 gegenüber einem Massepotential GND abgeleitet wird.
Bei einer identischen Auslegung der Transistoren 2405 bis 2410 gilt V_bias,n = 0,5·VDD. Bei Betriebspannungen um 1 V und Schwellenwertspannungen zwischen 300 mV und 400 mV liegt der Arbeitspunkt jedes Transistors im Subthreshold-Bereich, da der Spannungsabfall an jedem Transistor lediglich 170 mV beträgt. Folglich ist der Wert des Querstroms sehr gering und trägt wieder nur im vernachlässigbaren Maß zu der Gesamtleistungsbilanz bei. Ein Betreiben der Schaltkreisanordnung 2402 im Subthreshold-Bereich ist möglich, da die Ausgangsspannung nicht mit einer ohmschen Last belastet wird. Die Bias-Spannung V_bias,n 2105 beträgt etwa 500 mV, so dass der mit dieser Spannung betriebene Stromquellentransistor in den Stufen der Vergleicher-Einheit in Inversion betrieben wird. Dies ist vorgesehen, um den Schaltkreis der Vergleicher-Einheit, aufweisend die erste Vergleicher-Einheit 504 und die zweite Vergleicher-Einheit 1401, mit geforderter Bandbreite zu betreiben.
24c zeigt eine Schaltkreisanordnung 2403 aus einer Kombination der Schaltkreisanordnungen 2401 und 2402, wobei mittels der Schaltkreisanordnung 2403 aus der gegebenen ersten Referenzspannung V_ref,a 302 sowohl die benötigte erste Schwellenwertspannung V_th,a 503 wie auch die Bias-Spannung V_bias,n 2105 für den Stromquellentransistor des Schaltkreises der Vergleicher-Einheit der 21 und 22 erzeugt werden kann. Die Schaltkreis-Anordnung 2403 ist zu der Schaltkreis- Anordnung 2401 identisch, wobei hier zusätzlich die Vor-Spannung V_bias,n zwischen den Transistoren 2406 und 2407 abgegriffen wird.
Bei einer Referenzspannung von 1 V ergibt sich für V_th,a = 800 mV und für V_bias,n = 600 mV.
24d zeigt eine Schaltkreisanordnung 2404, welche z. B. für das Bereitstellen der Referenzspannungen V_ref,a 302, und V_ref,b 1305, der Schwellenwertspannungen V_th,a 503 und V_th,b 1307 und der Bias-Spannungen V_bias,n 2105, 2301 und V_bias,p 2302 in der Frequenzteiler-Schaltkreisanordnung der 23 gemäß der vierten Ausführungsform der Erfindung eingesetzt werden kann. Gemäß der Schaltkreisanordnung 2404 sind die Transistoren 2405, 2406, 2407, 2408 und 2409 in Serie miteinander verschaltet, wobei die vier Transistoren 2406, 2407, 2408 und 2409 identisch ausgelegt sind und bei einer Betriebsspannung von 1 V und mit Schwellenwertspannungen von 300 mV und 400 mV im Subthreshold-Bereich betrieben werden. Zwischen den Transistoren 2405 und 2406 wird die erste Referenzspannung V_ref,a 302, zwischen den Transistoren 2406 und 2407 wird die Schwellenwertspannung V_th,a 503, zwischen den Transistoren 2407 und 2408 werden die Vor-Spannungen 2301 und 2302 und zwischen den Transistoren 2408 und 2409 wird die zweite Schwellenwertspannung 1307 abgegriffen.
Der Transistor 2405 wird ferner aufgrund der Verbindung seines Gates mit dem Massepotential GND in Inversion im linearen Bereich betrieben und kann eine andere Geometrie als die übrigen Transistoren aufweisen. Der Transistor 2405 wird als ohmscher Widerstand betrieben und stellt mit der angeschlossenen Kapazität einen Tiefpass 2411 bereit, um Spannungsschwankungen des Versorgungspotentials VDD zu filtern bzw. auszugleichen, so dass das gefilterte Versorgungspotential VDD direkt als erste Referenzspannung V_ref,a 302 dient. Die zweite Referenzspannung V_ref,b 1305 wird hier identisch mit dem Massepotential (GND) gewählt und die Schwellenwertspannungen V_th,a 503 und V_th,b 1307 betragen bei einer Betriebsspannung von 1 V jeweils 750 mV und 250 mV. Als Biasspannung für die Stromquellen-Transistoren beider Differenzstufen der Vergleicher-Einheiten 504 und 1401 wird das halbe Versorgungspotential VDD/2 = 500 mV gewählt.
Gemäß den Spannungsdiagrammen 600 und 800, kann für reale Schaltkreise in modernen CMOS-Technologien bei Betriebsspannungen zwischen 1 V und 1,2 V (bis maximal 1,5 V) unter der Annahme eines realistischen Wertes für die erste Referenzspannung V_ref,a 302 von 1 V, der Wert der zweiten Spannung 308 an der Y-Achse direkt in Volt abgelesen werden, wobei die erste Schwellenwertspannung V_th,a 0,8 V beträgt.
Gemäß den Spannungsdiagrammen 1000, 1100 und 1200, kann für reale Schaltkreise in modernen CMOS-Technologien bei Betriebsspannungen zwischen 1 V und 1,2 V (bis maximal 1,5 V) unter der Annahme eines realistischen Wertes für die erste Referenzspannung V_ref,a 302 von 1 V, der Wert des letzten Spannungsschrittes der zweiten Spannung 308 vor dem Entlade-Vorgang an der Y-Achse direkt in mV abgelesen werden.
Ferner kann das Versorgungspotential VDD direkt als erste Referenzspannung V_ref,a 302 eingesetzt werden, sofern ein stabilisiertes Versorgungspotential VDD vorliegt bzw. temporäre Änderungen des Versorgungspotentials VDD mit im Wesentlichen niedrigerer Frequenz als f_out erfolgen.
Die diskutierten Frequenzteiler-Schaltkreisanordnungen 500, 700 gemäß der ersten bzw. zweiten Ausführungsform der Erfindung zeigen Beispiele, bei welchen der Anstieg der zweiten Spannung 308 an der zweiten Kapazität C₂ 307 vergleichsweise langsam und gestuft erfolgt, während der Abfall relativ abrupt und innerhalb nur eines Schrittes erfolgt. Jedoch sind auch hierzu komplementäre Bauformen möglich, bei welchen ein Absinken der zweiten Spannung 308 an der zweiten Kapazität C₂ 307 vergleichsweise langsam und gestuft erfolgt, während der Anstieg relativ abrupt und innerhalb nur eines Schrittes erfolgt.
Gemäß den Spannungsdiagrammen 1500 und 1600 kann für reale Schaltkreise in modernen CMOS-Technologien bei Betriebsspannungen zwischen 1 V und 1,2 V (bis maximal 1,5 V) unter der Annahme eines realistischen Wertes für die erste Referenzspannung V_ref,a 302 von 1 V unter der ohne Beschränkung der Allgemeinheit gewählten Bedingung V_ref,b = 0, der Wert der zweiten Spannung 308 an der Y-Achse direkt in Volt abgelesen werden, wobei in dem Spannungsdiagramm 1500 die erste Schwellenwertspannung V_th,a 0,75 V und die zweite Schwellenwertspannung V_th,b 0,25 V beträgt. In dem Spannungsdiagramm 1600 beträgt die erste Schwellenwertspannung V_th,a 0,8 V und die zweite Schwellenwertspannung V_th,b 0,4 V.
Gemäß den Spannungsdiagrammen 1800, 1900 und 2000 kann für reale Schaltkreise in modernen CMOS-Technologien bei Betriebsspannungen zwischen 1 V und 1,2 V (bis maximal 1,5 V) unter der Annahme eines realistischen Wertes für die erste Referenzspannung V_ref,a 302 von 1 V unter der ohne Beschränkung der Allgemeinheit gewählten Bedingung V_ref,b 0, der Wert des letzten Spannungsschrittes der zweiten Spannung 308 vor Änderung des Gradienten der zweiten Spannung 308 an der Y-Achse direkt in mV abgelesen werden.
Ferner kann das Versorgungspotential VDD direkt als erste Referenzspannung V_ref,a 302 eingesetzt werden, sofern ein stabilisiertes Versorgungspotential VDD vorliegt bzw. temporäre Änderungen des Versorgungspotentials VDD mit im Wesentlichen niedrigerer Frequenz als f_out erfolgen.
In diesem Dokument sind folgende Veröffentlichungen zitiert:

[1] U. Tietze, Ch. Schenk, Halbleiter-Schaltungstechnik, Springer-Verlag, Berlin, ISBN 3-540-64192-0, 11. Auflage, Seiten 695 bis 699, 1999
[2] J. Rabaey, Digital Integrated Circuits, Prentice Hall, Kapitel 6, 2003
[3] US 6,407,596 B1
[4] JP 02026414 A
[5] JP 63099619 A

100: Frequenzteiler-Prinzipschaltkreis
101: erste Stufe
102: zweite Stufe
103: dritte Stufe
104: Eingangsfrequenz
105: halbe Eingangsfrequenz
106: ein Viertel der Eingangsfrequenz
107: ein Achtel der Eingangsfrequenz
110: zehnte Stufe
111: elfte Stufe
112: 2^z-1-te Teil der Eingangsfrequenz
113: Ausgangsfrequenz
200: Taktschema-Diagramm
201: erstes Taktsignal
202: zweites Taktsignal
203: zu erstem Taktsignal komplementäres Taktsignal
204: zu zweitem Taktsignal komplementäres Taktsignal
300: Prinzip einer Frequenzteiler-Schaltkreisanordnung
301: erste Referenzspannungsquelle
302: erste Referenzspannung
303: erste Schaltereinheit
304: erste Kapazität
305: erste Spannung
306: zweite Schaltereinheit
307: zweite Kapazität
308: zweite Spannung
309: erster Knoten
310: zweiter knoten
400: Diagramm eines Spannungsverlaufes
401: Spannungsverlauf
500: Frequenzteiler-Schaltkreisanordnung
501: Kapazitäts-Entladeeinrichtung
502: erste Schwellenwertspannungsquelle
503: erste Schwellenwertspannung
504: erste Vergleicher-Einheit
505: Verzögerungselement
506: Kapazitäts-Entladeeinrichtungs-Steuereinheit
507: Ausgang der ersten Vergleicher-Einheit
508: binäres Vergleichsergebnis-Signal
600: Diagramm eines Spannungsverlaufes
601: Spannungsverlauf
700: Frequenzteiler-Schaltkreisanordnung
701: Zustandsspeicherelement
702: erstes Logikelement
703: zweites Logikelement
704: zu binärem Vergleichsergebnis-Signal komplementäres Vergleichsergebnis-Signal
705: Kapazitäts-Entladeeinrichtungs-Steuereinheit
706: Daten-Eingang
707: Takt-Eingang
708: erster Ausgang
709: zweiter Ausgang
800: Diagramm eines Spannungsverlaufes
900: Diagramm eines Spannungsverlaufes
1000: Diagramm eines Spannungsverlaufes
1100: Diagramm eines Spannungsverlaufes
1200: Diagramm eines Spannungsverlaufes
1300: Frequenzteiler-Schaltkreisanordnung
1301: erste Teil-Schaltereinheit
1302: zweite Teil-Schaltereinheit
1303: Inverterschaltkreis
1304: zweite Referenzspannungsquelle
1305: zweite Referenzspannung
1306: zweite Schwellenwertspannungsquelle
1307: zweite Schwellenwertspannung
1308: vierte Schaltereinheit
1309: fünfte Schaltereinheit
1310: Kapazitäts-Entladeeinrichtungs-Steuereinheit
1311: erster Anschluss der ersten Teilschalter-Einheit
1312: zweiter Anschluss der ersten Teilschalter-Einheit
1313: erster Anschluss der zweiten Teilschalter-Einheit
1314: zweiter Anschluss der zweiten Teilschalter-Einheit
1400: Frequenzteiler-Schaltkreisanordnung
1401: zweite Vergleicher-Einheit
1402: Zustandsspeicherelement
1403: Kapazitäts-Entladeeinrichtungs-Steuereinheit
1500: Diagramm eines Spannungsverlaufes
1501: Spannungsverlauf
1600: Diagramm eines Spannungsverlaufes
1601: Spannungsverlauf
1700: Diagramm eines Spannungsverlaufes
1800: Diagramm eines Spannungsverlaufes
1900: Diagramm eines Spannungsverlaufes
2000: Diagramm eines Spannungsverlaufes
2100: schaltungstechnische Ausführung
2101: erster Anschluss
2102: zweiter Anschluss
2103: dritter Anschluss
2104: vierter Anschluss
2105: Vor-Spannung
2106: Differenzstufe
2107: Inverterschaltkreis
2108: Inverterschaltkreis
2109: Bias-Transistor
2200: Frequenzteiler-Schaltkreisanordnung
2201: Schaltereinheit
2202: Schaltereinheit
2203: Transfer-Gate-Transistor
2204: Transfer-Gate-Transistor
2300: Frequenzteiler-Schaltkreisanordnung
2301: Vor-Spannung
2302: Vor-Spannung
2400: schaltungstechnische Ausführung
2401: Schaltkreis-Anordnung
2402: Spannungsteiler-Kette
2403: Schaltkreis-Anordnung
2404: Schaltkreis-Anordnung
2405: Transistor
2406: Transistor
2407: Transistor
2408: Transistor
2409: Transistor
2410: Transistor
2411: Tiefpass-Filter

Claims

Frequenzteiler-Schaltkreisanordnung • mit einer mit einem Energieversorgungspotential koppelbaren und von einem ersten Taktsignal gesteuerten ersten Schaltereinheit, • mit einer der ersten Schaltereinheit nachgeschalteten ersten Kapazität, • mit einer der ersten Kapazität nachgeschalteten, von einem zweiten Taktsignal gesteuerten zweiten Schaltereinheit, • mit einer der zweiten Schaltereinheit nachgeschalteten und zu der ersten Kapazität parallel geschalteten zweiten Kapazität, • mit einer Taktsignal-Steuereinheit, die derart eingerichtet ist, dass das erste Taktsignal und das zweite Taktsignal derart an die erste Schaltereinheit bzw. die zweite Schaltereinheit angelegt werden, dass wiederholt folgende Schritte durchgeführt werden: • die erste Schaltereinheit wird geschlossen, so dass die erste Kapazität elektrisch aufgeladen wird, • die erste Schaltereinheit wird geöffnet, • die zweite Schaltereinheit wird geschlossen, so dass ein Ladungsausgleich zwischen der ersten Kapazität und der zweiten Kapazität erfolgt, • die zweite Schaltereinheit wird geöffnet; • mit einer Kapazitäts-Entladeeinrichtung zum elektrischen Entladen der zweiten Kapazität auf einen vorgegebenen elektrische Spannungswert, • mit einer Kapazitäts-Entladeeinrichtungs-Steuereinheit zum Steuern der Kapazitäts- Entladeeinrichtung derart, dass diese aktiviert wird, wenn die an der zweiten Kapazität anliegende elektrische Spannung größer ist als ein vorgegebener Schwellenwert, wobei die Frequenzteiler-Schaltkreisanordnung derart eingerichtet ist, dass die zweite Kapazität gestuft aufgeladen wird.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 1, wobei die zweite Kapazität einen von der ersten Kapazität unterschiedlichen Kapazitätswert aufweist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 2, wobei der Wert der zweiten Kapazität kleiner ist als der Wert der ersten Kapazität.
Frequenzteiler-Schaltkreisanordnung gemäß einem der Ansprüche 1 bis 3, wobei die Kapazitäts-Entladeeinrichtung einen Schalter aufweist.
Frequenzteiler-Schaltkreisanordnung gemäß einem der Ansprüche 1 bis 4, wobei die Kapazitäts-Entladeeinrichtungs-Steuereinheit eine erste Vergleicher-Einheit zum Vergleichen der an der zweiten Kapazität anliegenden elektrischen Spannung mit dem vorgegebenen Schwellenwert und zum Bereitstellen eines Vergleichsergebnis-Signals an ihrem Ausgang.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 5, wobei die Kapazitäts-Entladeeinrichtungs-Steuereinheit ein Verzögerungselement aufweist, welches zwischen dem Ausgang der ersten Vergleicher-Einheit und der Kapazitäts- Entladeeinrichtung geschaltet ist, zum Verzögern des Vergleichsergebnis-Signals.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 6, wobei das Verzögerungselement ein Latch aufweist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 5, wobei die Kapazitäts-Entladeeinrichtungs-Steuereinheit ein Schaltelement, ein erstes Logikelement und ein zweites Logikelement aufweist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 8, wobei das Schaltelement ein Flipflop ist, welches einen ersten Eingang, einen zweiten Eingang, einen ersten Ausgang und einen zweiten Ausgang aufweist und mit dem ersten Eingang mit dem Ausgang der ersten Vergleicher-Einheit gekoppelt ist und mittels des an dem zweiten Eingang anliegenden ersten Taktsignals getaktet wird.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 8 oder 9, wobei das erste Logikelement und das zweite Logikelement als UND-Gatter ausgestaltet sind, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen, wobei der erste Eingang des ersten Logikelements mit dem zweiten Ausgang des ersten Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des ersten Logikelements das zweite Taktsignal anlegbar ist und der Ausgang des ersten Logikelements mit der dritten Schaltereinheit elektrisch gekoppelt ist, so dass die Kapazitäts-Entladeeinrichtung abhängig von dem Ausgangssignal des ersten Logikelements schaltbar ist, wobei der erste Eingang des zweiten Logikelements mit dem ersten Ausgang des ersten Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des zweiten Logikelements das zweite Taktsignal anlegbar ist und der Ausgang des zweiten Logikelements mit der zweiten Schaltereinheit elektrisch gekoppelt ist, so dass die zweite Schaltereinheit abhängig von dem Ausgangssignal des zweiten Logikelements schaltbar ist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 5, wobei die Kapazitäts-Entladeeinrichtungs-Steuereinheit einen Inverterschaltkreis, ein erstes Logikelement und ein zweites Logikelement aufweist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 11, wobei die erste Schaltereinheit eine erste Teil-Schaltereinheit und eine zweite Teil-Schaltereinheit aufweist, wobei an einem ersten Anschluss der ersten Teil-Schaltereinheit ein erstes Energieversorgungspotential anlegbar ist wobei ein zweiter Anschluss der ersten Teil-Schaltereinheit mit der ersten Kapazität gekoppelt ist, wobei an einem ersten Anschluss der zweiten Teil-Schaltereinheit ein zweites Energieversorgungspotential anlegbar ist wobei ein zweiter Anschluss der zweiten Teil-Schaltereinheit mit der ersten Kapazität gekoppelt ist, wobei das erste Logikelement und das zweite Logikelement als UND-Gatter ausgestaltet sind, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen, wobei der erste Eingang des ersten Logikelements mit dem Ausgang der Vergleicher-Einheit elektrisch gekoppelt ist, an dem zweiten Eingang des ersten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des ersten Logikelements mit der zweiten Teil-Schaltereinheit elektrisch gekoppelt ist, so dass die zweite Teil-Schaltereinheit abhängig von dem Ausgangssignal des ersten Logikelements schaltbar ist, wobei der erste Eingang des zweiten Logikelements mit dem Ausgang des Inverterschaltkreises elektrisch gekoppelt ist, an dem zweiten Eingang des zweiten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des zweiten Logikelements mit der ersten Teil-Schaltereinheit elektrisch gekoppelt ist, so dass die ersten Teil-Schaltereinheit abhängig von dem Ausgangssignal des zweiten Logikelements schaltbar ist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 12, mit einer vierten Schaltereinheit, an deren ersten Anschluss ein erstes Vergleichspotential anlegbar ist und deren zweiter Anschluss mit einem ersten Eingang der Vergleicher-Einheit gekoppelt ist, deren Steuer-Anschluss mit dem Ausgang des Inverterschaltkreises gekoppelt ist, mit einer fünften Schaltereinheit, an deren ersten Anschluss ein zweites Vergleichspotential anlegbar ist und deren zweiter Anschluss mit dem ersten Eingang der Vergleicher-Einheit gekoppelt ist, deren Steuer-Anschluss mit dem Ausgang des Vergleicher-Einheit gekoppelt ist, wobei der zweite Eingang der Vergleicher-Einheit mit der zweiten Kapazität gekoppelt ist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 8 oder 9, wobei die erste Schaltereinheit eine erste Teil-Schaltereinheit und eine zweite Teil-Schaltereinheit aufweist, wobei an einem ersten Anschluss der ersten Teil-Schaltereinheit ein erstes Energieversorgungspotential anlegbar ist wobei ein zweiter Anschluss der ersten Teil- Schaltereinheit mit der ersten Kapazität gekoppelt ist, wobei an einem ersten Anschluss der zweiten Teil-Schaltereinheit ein zweites Energieversorgungspotential anlegbar ist wobei ein zweiter Anschluss der zweiten Teil-Schaltereinheit mit der ersten Kapazität gekoppelt ist, wobei das erste Logikelement und das zweite Logikelement als UND-Gatter ausgestaltet sind, welche jeweils einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweisen, wobei der erste Eingang des ersten Logikelements mit dem zweiten Ausgang des Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des ersten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des ersten Logikelements mit der zweiten Teil-Schaltereinheit gekoppelt ist, so dass die zweite Teil-Schaltereinheit abhängig von dem Ausgangssignal des ersten Logikelements schaltbar ist, wobei der erste Eingang des zweiten Logikelements mit dem ersten Ausgang des Schaltelementes elektrisch gekoppelt ist, an dem zweiten Eingang des zweiten Logikelements das erste Taktsignal anlegbar ist und der Ausgang des zweiten Logikelements mit der ersten Teil-Schaltereinheit elektrisch gekoppelt ist, so dass die erste Teil-Schaltereinheit abhängig von dem Ausgangssignal des zweiten Logikelements schaltbar ist.
Frequenzteiler-Schaltkreisanordnung gemäß Anspruch 14, wobei an einem ersten Eingang der ersten Vergleicher-Einheit ein erstes Vergleichspotential anlegbar ist, ein zweiter Eingang der ersten Vergleicher-Einheit mit der zweiten Kapazität gekoppelt ist, und der Ausgang der ersten Vergleicher-Einheit mit einem ersten Eingang des Schaltelements gekoppelt ist, mit einer zweiten Vergleicher-Einheit, deren ersten Eingang mit der zweiten Kapazität gekoppelt ist, an deren zweiten Eingang ein zweites Vergleichspotential anlegbar ist, und deren Ausgang mit einem zweiten Eingang des Schaltelements gekoppelt ist.