DE112017004675T5

DE112017004675T5 - RF-Schalter für kapazitive Oszillatorabstimmung

Info

Publication number: DE112017004675T5
Application number: DE112017004675.0T
Authority: DE
Inventors: Svetozar Broussev; Andreas Leistner; Andreas Roithmeier; Thomas Gustedt
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2016-09-16
Filing date: 2017-08-16
Publication date: 2019-05-23
Also published as: WO2018052630A1; US20180083573A1; US10483911B2

Abstract

Verschiedene Entwürfe für MOS-Transistor-basierte Schaltertopologien für eine hochgeschwindigkeits-kapazitive Abstimmung von Oszillatorschaltkreisen umfassen ein Hauptschalterbauelement, umfassend ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, der mit dem ersten Kondensator verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist, der mit dem zweiten Kondensator verbunden ist. Der Schalter umfasst ferner ein erstes NMOS-Bauelement mit einem Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einer Source, die mit einer Masse verbunden ist, und einem Drain, der mit dem ersten Anschluss verbunden ist. Der Schalter umfasst ferner ein zweites NMOS-Bauelement mit einem Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einer Source, die mit einer Masse verbunden ist, und einem Drain, der mit dem zweiten Anschluss verbunden ist. Der Schalter umfasst ferner ein Paar von PMOS-Bauelementen, die jeweils Drains aufweisen, die mit dem ersten und/oder zweiten Anschluss verbunden sind.

Description

BEZUGNAHME AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 15/392,527 , die am 28. Dezember 2016 eingereicht wurde, mit dem Titel „MOS Transistor-Based RF Switch Topologies for High Speed Capacitive Tuning of Oscillators“, die die Priorität der vorläufigen US-Patentanmeldung Nr. 62/395,918 beansprucht, die am 16. September 2016 eingereicht wurde, mit dem Titel „MOS Transistor-Based RF Switch Topologies for High Speed Capacitive Tuning of Oscillators“, die hierin alle durch Bezugnahme in ihrer Gesamtheit aufgenommen sind.
TECHNISCHES GEBIET
Die vorliegende Offenbarung bezieht sich auf Radiofrequenz- (RF-) digital gesteuerte Oszillatoren (DCOs, Digitally Controlled Oscillator) und darin eingebrachte Schalter, die zum Beispiel bei drahtloser Kommunikation, drahtlosen Kommunikationsvorrichtung, auf Polarmodulation basierenden Sendeempfängern und anderen oszillator-basierten Vorrichtungen genutzt werden können.
HINTERGRUND
Eine Frequenzantwort einer nichtsymmetrischen Transiente kann durch Schalten von Abstimmungskapazitäten verursacht sein, was mit frequenzmodulierten DCOs beobachtet werden kann, die bei Polarmodulationssenderarchitekturen verwendet werden. Die nichtsymmetrische Schalttransiente wird durch weitgehend unterschiedliche Zeitkonstanten zum Ausschalten und Einschalten der Abstimmungskapazitäten in den Einheits-(Varaktor-)Zellen eines digitalen Varaktors verursacht. Diese Varaktorzellen werden von einem Varaktor als spannungsgesteuerte Kapazität unterschieden, die in den VCOs verwendet wird. Das Aus- und Einschalten der Varaktorzellen bedeutet ein Schließen/Öffnen des RF-Signalpfads durch die Kapazität durch Öffnen/Schließen eines Schalters, der mit der/den Kapazität(en) in Reihe geschaltet ist, was die effektive Kapazität erhöht/verringert. Die nichtsymmetrische Transiente verzerrt die Ausgangswellenform des gesendeten Signals und somit verursacht sie eine Verschlechterung der Signalqualitätsparameter wie der Fehlervektorgröße (EVM; Error Vector Magnitude).
Figurenliste

1A ist ein Blockdiagramm einer Funkarchitektur, die einen frequenzmodulierten DCO verwenden kann, gemäß einigen Aspekten des erfinderischen Gegenstandes;
1B ist ein Blockdiagramm, das eine Funk-IC-Schaltungsanordnung darstellt gemäß einigen Aspekten des erfinderischen Gegenstandes;
1C ist ein vereinfachtes schematisches Blockdiagramm eines frequenzmodulierten DCO und seiner Hauptbausteine gemäß einigen Aspekten des erfinderischen Gegenstandes;
1D ist ein schematisches Diagramm eines Einheitszellvaraktors gemäß einigen Aspekten des erfinderischen Gegenstandes;
1E ist ein schematisches Diagramm eines Einheitszellvaraktors mit einer Schalterschaltungsanordnung gemäß einigen Aspekten des erfinderischen Gegenstandes
2A ist ein schematisches Diagramm eines widerstands-vorgespannten Schalters verwandter Technik, um einen Kondensator ein und aus zu schalten;
2B ist ein schematisches Diagramm eines komplementären Metalloxidhalbleiter- (CMOS-; Complementary Metal Oxide Semiconductor) Schalters verwandter Technik, um einen Kondensator ein und aus zu schalten;
2C ist ein schematisches Diagramm eines Nur-n-Kanal-Metalloxidhalbleiter- (NMOS-; n-channel Metal Oxide Semiconductor) Schalters verwandter Technik, um einen Kondensator ein und aus zu schalten;
3A ist ein zeitbasierter Graph einer vereinfachten Spannungstransiente im Inneren einer Varaktorzelle;
3B ist ein Paar von Graphen, die die Signalverzerrung von asymmetrischer Verzögerung anzeigen;
4A ist ein schematisches Diagramm eines Schalterentwurfs gemäß einer ersten Schalterkonfiguration gemäß einigen Aspekten des erfinderischen Gegenstandes;
4B ist ein Flussdiagramm, das den Betrieb eines Schalterentwurfs darstellt gemäß einigen Aspekten des erfinderischen Gegenstandes;
5 ist ein schematisches Diagramm eines Schalterentwurfs gemäß einer zweiten Schalterkonfiguration gemäß einigen Aspekten des erfinderischen Gegenstandes.
6A-6E sind schematische Diagramme von Schalterentwürfen gemäß weiteren Schalterkonfigurationen gemäß einigen Aspekten des erfinderischen Gegenstandes;
7A-7C sind schematische Diagramme von Schalterentwürfen gemäß weiteren Schalterkonfigurationen gemäß einigen Aspekten des erfinderischen Gegenstandes;
8A-8B sind schematische Diagramme von Schalterentwürfen gemäß weiteren Schalterkonfigurationen gemäß einigen Aspekten des erfinderischen Gegenstandes;
9 ist ein Graph, der ein Frequenzeinschwingverhalten eines Beispiels eines DCO mit drei unterschiedlichen Varaktorschaltertopologien gemäß einigen Aspekten des erfinderischen Gegenstandes zeigt;
10 ist ein Graph, der ein Frequenzeinschwingen in relativen Einheiten zeigt, um es unabhängig von Anzahl/Größe von Einheitsabstimmungskapazitäten zu machen gemäß einigen Aspekten des erfinderischen Gegenstandes;
11 ist ein vergrößerter Graph, der die DCO-Frequenz-Transiente beim Ausschalten von Varaktoren zeigt gemäß einigen Aspekten des erfinderischen Gegenstandes; und
12 ist ein verkleinerter Graph, der die DCO-Frequenz-Transiente beim Ausschalten von Varaktoren zeigt gemäß einigen Aspekten des erfinderischen Gegenstandes.

DETAILLIERTE BESCHREIBUNG
Folgendes ist eine detaillierte Beschreibung von verschiedenen Konfigurationen, die in den beiliegenden Zeichnungen dargestellt sind. Allerdings soll die Menge von angebotenen Details vorweggenommene Variationen der beschriebenen Konfigurationen nicht begrenzen; im Gegenteil, die Ansprüche und Detaillierte Beschreibung sollen alle Modifikationen, Entsprechungen und Alternativen, die in das Wesen und den Schutzbereich der vorliegenden Lehren, wie durch die Ansprüche definiert, fallen, abdecken. Die nachfolgenden detaillierten Beschreibungen sind konzipiert, um solche Konfigurationen für einen Durchschnittsfachmann verständlich zu machen.
Verschiedene Varaktorschaltertopologien sind beschrieben, die die oben beschriebene nichtsymmetrische Schalttransiente abschwächen können. Ein hierin angewandtes Prinzip ist eine Bereitstellung einer finiten Impedanz zum Ausschalten einer Varaktorzelle, was eine große Differenz zwischen Zeitkonstanten zum Einschalten und Ausschalten eines Varaktors reduziert. Die finite Impedanz sollte von einem Durchschnittsfachmann als eine Impedanz verstanden werden, die weniger ist als eine offene Schaltung. Die finite Impedanz kann realisiert werden, z. B. mit einem ausgeschalteten Metalloxidhalbleiter-(MOS-; Metal Oxide Semiconductor) Bauelement (entweder PMOS- oder NMOS-Typ), das interne Schaltungsanordnungsknoten auf ein bekanntes Potential vorspannt. Als eine direkte Konsequenz der finiten Impedanz reduziert dieses Prinzip die Modulationsverzerrung, die in Lösungen gemäß dem Stand der Technik zu sehen ist. Die vorgeschlagenen Lösungen nutzen eine große finite Impedanz, was hilft, einen Qualitätsfaktor auf den LC-DCOs zu bewahren, und damit verhindert es irgendeine Verschlechterung der DCO-Phasenrauschen-Performance.
Hierin ist ein digital gesteuerter Oszillator offenbart, umfassend eine Spule und eine Varaktormatrixeinheit, die mit der Spule parallel geschaltet ist, sowie Schaltertopologien für Abstimmkondensatoren. Diese Topologien können verwendet werden, um einen digitalen Varaktor zu bauen, der ein Digital-zu-Analog-Wandler (DAC; Digital-to-Analog Converter) ist, der ein digitales Steuersignal (Feinabstimmung (FT; Fine Tuning)) in einen Kapazitätswert umwandelt, der verwendet wird zum Abstimmen der Frequenz eines Oszillators und somit zum Realisieren eines digital gesteuerten Oszillators (DCO). Eine mögliche Implementierung dieses digitalen Varaktor-DAC ist, ein Thermometer-DAC-Konzept zu verwenden, d.h. eine „Matrix“ identischer Einheitszellen, die auf der Analog/RF-Ausgangsseite alle parallel geschaltet sind, und die Ausgangskapazität dieses DAC oder digitalen Varaktors ist durch eine Anzahl von Einheitszellen definiert, die EIN-geschaltet sind. Eine andere Implementierung kann sein, binär codierte/gewichtete Zellen oder eine Kombination von thermo/binär gewichteten Zellen zu verwenden. Die Schaltertopologien der Patentanmeldung können verwendet werden, um die (Einheits-)Zellen im Inneren des digitalen Varaktors zu realisieren. Die Varaktormatrix ist aus (Einheits-)Zellen aufgebaut und jede Zelle umfasst die Kondensatoren und Schalter.
Bei einem Aspekt umfasst die Varaktormatrixeinheit einen ersten und zweiten Kondensator und einen Schalter, der zwischen den ersten und zweiten Kondensator geschaltet ist. Der Schalter umfasst ein Hauptschalterbauelement, umfassend ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, der mit dem ersten Kondensator verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist, der mit dem zweiten Kondensator verbunden ist. Der Schalter umfasst ferner ein erstes NMOS-Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem ersten Anschluss verbunden ist. Das zweite NMOS-Bauelement umfasst ferner ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem zweiten Anschluss verbunden ist. Der Schalter umfasst ferner ein Paar von PMOS-Bauelementen, jeweils umfassend Drains, die mit dem ersten und/oder zweiten Anschluss verbunden sind und ausgebildet sind zum Bereitstellen eines finiten Widerstandswertes und einer vordefinierten DC-Spannung an das erste und zweite NMOS-Bauelement, wenn ein Aus-Steuersignal an den Steueranschluss angelegt ist und das Hauptschalterbauelement und die NMOS-Bauelemente in einem Aus-Zustand sind. Die Spule und Varaktormatrixeinheit sind ausgebildet zum Erzeugen eines Oszillatorsignals via eine Induktivität der Spule und eine Kapazität der Varaktormatrix.
Hierin ist ein Schaltkreis für einen digital gesteuerten Oszillator mit einer Niedrig-Varaktor-Schalttransiente offenbart, umfassend ein Hauptschalterbauelement, umfassend ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, der mit dem ersten Kondensator verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist, der mit dem zweiten Kondensator verbunden ist. Der Schalter umfasst ferner ein erstes NMOS-Bauelement mit einem Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einer Source, die mit einer Masse verbunden ist, und einem Drain, der mit dem ersten Anschluss verbunden ist. Der Schalter umfasst ferner ein zweites NMOS-Bauelement mit einem Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einer Source, die mit einer Masse verbunden ist, und einem Drain, der mit dem zweiten Anschluss verbunden ist. Der Schalter umfasst ferner ein Paar von PMOS-Bauelementen, die jeweils Drains umfassen, die mit dem ersten und/oder zweiten Anschluss verbunden sind und ausgebildet sind zum Bereitstellen eines finiten Widerstandswertes und einer vordefinierten DC-Spannung an das erste und zweite NMOS-Bauelement, wenn ein Aus-Steuersignal an den Steueranschluss angelegt ist und das Hauptschalterbauelement und die NMOS-Bauelemente in einem Aus-Zustand sind.
Ferner ist hierin ein Schaltkreis für eine Varaktormatrix eines digital gesteuerten Oszillators offenbart, umfassend ein Hauptschalterbauelement, ein erstes und zweites NMOS-Bauelement und ein erstes bis viertes PMOS-Bauelement. Das Hauptschalterbauelement umfasst ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist und eine Source, die mit einem zweiten Anschluss verbunden ist. Das erste NMOS-Bauelement umfasst ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einen Drain, der mit dem ersten Anschluss verbunden ist, und eine Source, die mit einer Masse verbunden ist. Das zweite NMOS-Bauelement umfasst ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einen Drain, der mit dem zweiten Anschluss verbunden ist, und eine Source, die mit der Masse verbunden ist. Das erste PMOS-Bauelement umfasst eine Source und einen Drain, verbunden mit dem ersten Anschluss. Das zweite PMOS-Bauelement umfasst eine Source und einen Drain, verbunden mit dem zweiten Anschluss. Das drittes PMOS-Bauelement umfasst einen Drain, der mit der Source des ersten PMOS-Bauelements verbunden ist. Das vierte PMOS-Bauelement umfasst einen Drain, der mit der Source des zweiten PMOS-Bauelements verbunden ist.
Ferner ist hierin ein Verfahren zum Betreiben eines Varaktormatrixschalters offenbart, das ein Empfangen eines Aus-Steuersignals umfasst, das einen Ausschaltzustand an einem Gate eines Hauptschalterbauelements definiert. Das Verfahren umfasst ferner ein Ausschalten des Hauptschalterbauelements ansprechend auf das Empfangen des Aus-Steuersignals, ein Ausschalten eines ersten NMOS-Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal, und ein Ausschalten eines zweiten NMOS-Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal. Das Verfahren umfasst ferner ein Bereitstellen eines finiten Widerstandswertes und einer vordefinierten Direktstrom- (DC-) Spannung an das erste NMOS-Bauelement an einer ersten Anschlussverbindung, die einen Drain des Hauptschalterbauelements, einen Drain des ersten NMOS-Bauelements und einen Drain eines ersten PMOS-Bauelements verbindet, während der Schalter in dem Aus-Zustand ist, und ein Bereitstellen eines finiten Widerstandswertes und einer vordefinierten Gleichstrom- (DC-) Spannung an das zweite NMOS-Bauelement an einer zweiten Anschlussverbindung, die eine Source des Hauptschalterbauelements, einen Drain des zweiten NMOS-Bauelements und einen Drain eines zweiten PMOS-Bauelements verbindet, während der Schalter in dem Aus-Zustand ist. Das Bereitstellen des finiten Widerstandwertes und der vordefinierten DC-Spannung an das erste NMOS-Bauelement umfasst ein Leiten eines Signals, das an dem ersten Anschluss empfangen wird, durch einen Drain und ein Gate des ersten PMOS-Bauelements, wobei Gate und Source des ersten Elements mit Masse verbunden sind. Das Bereitstellen des finiten Widerstandwertes und der vordefinierten DC-Spannung an das zweite NMOS-Bauelement umfasst ein Leiten eines Signals, das an dem zweiten Anschluss empfangen wird, durch einen Drain und ein Gate des zweiten PMOS-Bauelements, wobei Gate und Source des ersten Elements mit Masse verbunden sind.
1A ist ein Blockdiagramm einer Funkarchitektur 10, die einen frequenzmodulierten DCO verwenden kann, gemäß einigen Aspekten des erfinderischen Gegenstandes. Bei einigen Aspekten können einige oder alle der hierin beschriebenen Techniken oder Operationen auf die Funkarchitektur 10 oder andere Funkarchitekturen angewendet werden. Einige oder alle der hierin beschriebenen Techniken können auf Kommunikationsvorrichtungen oder andere Vorrichtungen angewendet werden, die eine Funkarchitektur, z. B. 10, oder eine andere umfassen können. Allerdings ist der Schutzbereich der hierin beschriebenen Aspekte diesbezüglich nicht begrenzt, da einige oder alle der hierin beschriebenen Techniken oder Operationen bei einigen Konfigurationen auf andere Vorrichtungen oder Architekturen angewendet werden können. Bei einigen Konfigurationen können einige oder alle der hierin beschriebenen Techniken oder Operationen auf Vorrichtungen oder Architekturen angewendet werden die möglicherweise nicht zwingend auf eine Funkarchitektur oder eine Kommunikationsvorrichtung bezogen sind.
Bezugnehmend auf 1A kann die Funkarchitektur 10 eine Front-End-Modul-Schaltungsanordnung 14, eine Funk-IC-Schaltungsanordnung 16 (IC = integrated circuit = integrierte Schaltung) und eine Basisband-Verarbeitungsschaltungsanordnung 18 umfassen. Die Front-End-Schaltungsanordnung 14 kann einen Empfangssignalpfad umfassen, der eine Schaltungsanordnung umfassen kann, die ausgebildet ist zum Arbeiten an RF-Signalen, die von einer oder mehreren Antennen 11 empfangen werden, zum Verstärken der empfangenen Signale und zum Bereitstellen der verstärkten Versionen der empfangenen Signale an die Funk-IC-Schaltungsanordnung 16 zur weiteren Verarbeitung via eine Kommunikationsverbindung 13. Die Front-End-Modul-Schaltungsanordnung 14 kann auch einen Sendesignalpfad umfassen, der eine Schaltungsanordnung umfassen kann, die ausgebildet ist zum Verstärken von Signalen zum Senden, die von der Funk-IC-Schaltungsanordnung 16 zum Senden durch eine oder mehrere der Antennen 11 bereitgestellt werden.
Die Funk-IC-Schaltungsanordnung 16 kann einen Empfangssignalpfad umfassen, der eine Schaltungsanordnung umfassen kann, um von der Front-End-Modul-Schaltungsanordnung 14 empfangene RF-Signale abwärts zu wandeln und Basisband-Signale an die Basisband-Verarbeitungsschaltungsanordnung 18 via eine Kommunikationsverbindung 17 bereitzustellen. Die Funk-IC-Schaltungsanordnung 16 kann auch einen Sendesignalpfad umfassen, der eine Schaltungsanordnung umfassen kann, um durch die Basisband-Verarbeitungsschaltungsanordnung 18 bereitgestellte Basisband-Signale aufwärts zu wandeln und RF-Ausgangssignale an die Front-End-Modul-Schaltungsanordnung 14 zum nachfolgenden Senden bereitzustellen.
Die Basisband-Verarbeitungsschaltungsanordnung 18 kann einen oder mehrere Prozessoren und eine Steuerlogik umfassen, um die Basisbandsignale, die von dem Empfangssignalpfad der Funk-IC-Schaltungsanordnung 16 empfangen werden, zu verarbeiten und um die Basisbandsignale für den Sendesignalpfad der Funk-IC-Schaltungsanordnung 16 zu erzeugen. Die Basisband-Verarbeitungsschaltungsanordnung 18 kann über eine Schnittstelle mit einem Anwendungsprozessor 20 verbunden werden zum Erzeugen und Verarbeiten der Basisbandsignale und zum Steuern von Operationen der Funk-IC-Schaltungsanordnung 16.
Bei einigen Konfigurationen können die Antennen 11, die Front-End-Modul-Schaltungsanordnung 14, die Funk-IC-Schaltungsanordnung 16 und die Basisband-Verarbeitungsschaltungsanordnung 18 auf einer einzelnen Schaltungskarte, z. B. einer drahtlosen Schaltungskarte 12, bereitgestellt sein, obwohl der Schutzbereich der Konfigurationen diesbezüglich nicht begrenzt ist. Bei einigen anderen Konfigurationen können die Antennen 11, die Front-End-Modul-Schaltungsanordnung 14 und die Funk-IC-Schaltungsanordnung 16 auf einer einzelnen Schaltungskarte bereitgestellt sein. Bei einigen Konfigurationen können die Funk-IC-Schaltungsanordnung 16 und die Basisband-Verarbeitungsschaltungsanordnung 18 auf einem einzelnen Chip oder einer integrierten Schaltung (IC), z. B. IC 15, bereitgestellt sein, obwohl der Schutzbereich der Konfigurationen diesbezüglich nicht begrenzt ist.
1B stellt eine Funk-IC-Schaltungsanordnung 30 gemäß einigen Konfigurationen dar. Die Funk-IC-Schaltungsanordnung 30 ist ein Beispiel einer Schaltungsanordnung, die zur Verwendung als die Funk-IC-Schaltungsanordnung 16 (1A) geeignet sein kann, obwohl andere Schaltungsanordnungskonfigurationen auch geeignet sein können. Bei einigen Konfigurationen kann die Funk-IC-Schaltungsanordnung 30 einen Empfangssignalpfad und einen Sendesignalpfad umfassen. Der Empfangssignalpfad der Funk-IC-Schaltungsanordnung 30 kann zumindest eine Mischer-Schaltungsanordnung 32, eine Verstärkerschaltungsanordnung 36 und eine Filter-Schaltungsanordnung 38 umfassen. Der Sendesignalpfad der Funk-IC-Schaltungsanordnung 30 kann zumindest eine Filter-Schaltungsanordnung 42 und eine Mischer-Schaltungsanordnung 44 umfassen. Die Funk-IC-Schaltungsanordnung 30 kann auch den DCO als Synthesizer-Schaltungsanordnung 34 zum Synthetisieren einer Frequenz 35 zur Verwendung durch die Mischer-Schaltungsanordnung 32 und die Mischer-Schaltungsanordnung 44 umfassen.
Bei einigen Konfigurationen kann die Mischer-Schaltungsanordnung 32 ausgebildet sein zum Abwärtswandeln von von der Front-End-Modul-Schaltungsanordnung 14 empfangenen RF-Signalen 13a (1A) basierend auf der synthetisierten Frequenz 35, die durch die den DCO 34 bereitgestellt wird. Die Verstärkerschaltungsanordnung 36 kann ausgebildet sein zum Verstärken der abwärtsgewandelten Signale und die Filter-Schaltungsanordnung 38 kann ein Bandpassfilter (BPF; Band-Pass Filter) sein, das ausgebildet ist zum Entfernen unerwünschter Signale von den abwärtsgewandelten Signalen, um Ausgangsbasisbandsignale 17a zu erzeugen. Die Ausgangsbasisbandsignale 17a können zur weiteren Verarbeitung an die Basisband-Verarbeitungsschaltungsanordnung 18 (1A) bereitgestellt werden. Bei einigen Konfigurationen können die Ausgangsbasisbandsignale 17a Null-Frequenz-Basisbandsignale sein, obwohl dies keine Anforderung ist. Bei einigen Konfigurationen kann die Mischer-Schaltungsanordnung 32 passive Mischer umfassen, obwohl der Schutzbereich dieser Konfigurationen diesbezüglich nicht eingeschränkt ist.
Bei einigen Konfigurationen kann die Mischer-Schaltungsanordnung 44 ausgebildet sein zum Aufwärtswandeln von Eingangsbasisbandsignalen 17b, die auf der synthetisierten Frequenz 35 basieren, die von der Synthesizer-Schaltungsanordnung 34 bereitgestellt wird, um RF-Ausgangssignale 13b für die Front-End-Modul-Schaltungsanordnung 14 zu erzeugen. Die Basisbandsignale 17b können durch die Basisband-Verarbeitungsschaltungsanordnung 18 bereitgestellt werden und können durch die Filter-Schaltungsanordnung 42 gefiltert werden. Die Filter-Schaltungsanordnung 42 kann ein Tiefpassfilter (LPF; Low Pass Filter) umfassen, obwohl der Schutzbereich der Konfigurationen diesbezüglich nicht eingeschränkt ist.
Bei einigen Konfigurationen können die Ausgangsbasisbandsignale 17a und die Eingangsbasisbandsignale 17b analoge Basisbandsignale sein, obwohl der Schutzbereich der Konfigurationen diesbezüglich nicht eingeschränkt ist. Bei einigen alternativen Konfigurationen können die Ausgangsbasisbandsignale 17a und die Eingangsbasisbandsignale 17b digitale Basisbandsignale sein. Bei diesen alternativen Konfigurationen kann die Funk-IC-Schaltungsanordnung eine Analog-zu-Digital-Wandler- (ADC-; Analog-to-Digital Converter) und eine Digital-zu-Analog-Wandler (DAC-) Schaltungsanordnung umfassen. Bei einigen zweimodigen Konfigurationen kann eine separate Funk-IC-Schaltungsanordnung bereitgestellt sein zum Verarbeiten von Signalen für jedes Spektrum, obwohl der Schutzbereich der Konfigurationen diesbezüglich nicht begrenzt ist.
1C ist ein vereinfachtes schematisches Blockdiagramm eines frequenzmodulierten DCO 100 und seiner Hauptbausteine gemäß einigen Aspekten des erfinderischen Gegenstandes. Der frequenzmodulierte DCO 100 ist ein Beispiel einer Schaltungsanordnung, die zur Verwendung als die DCO-Schaltungsanordnung 34 (1B) geeignet sein kann, obwohl andere Schaltungsanordnungskonfigurationen auch geeignet sein können. Der DCO 100 umfasst eine Spule Lo 105, eine grob abgestimmte (CT; coarse-tuned) Kondensatorbank 110, eine negative Gm-Stufe 115, eine Varaktormatrix 120 und einen Puffer 130. Eine DCO-Oszillationsfrequenz wird durch die Spule Lo 105 und eine in der Kondensatorbank 110 akkumulierte Gesamtkapazität bestimmt, die einen LC-Tank 107 und die Varaktormatrix 120 bilden. Die negative Gm-Stufe 115 gewinnt eine Energie des verlustbehafteten Tanks 107 wieder und behält Oszillationen bei, wobei der Puffer 130 ein DCO-Differenzsignal 135 an eine externe Schaltungsanordnung liefert.
Die CT-Kondensatorbank 110 kann zur groben DCO-Frequenz-Abstimmung auf eine gewünschte Kanalfrequenz verwendet werden. Die Varaktormatrix 120, oder FT-Matrix, kann für eine Feinabstimmung der DCO-Frequenz verwendet werden. Zusätzlich kann die Varaktormatrix 120 eingesetzt werden, um die DCO-Frequenz zu modulieren, um eine Polarmodulation zu realisieren. Um die für die Polarmodulation benötigte, große Bandbreite unterzubringen, und um den Quantisierungsfehler in einem akzeptablen Bereich zu halten, kann die Größe der Varaktormatrix sehr groß sein und normalerweise sind mehr als 1024 Varaktoren, z. B. der Einheitszellenvaraktor 150, notwendig.
Die Varaktormatrix 120 ist eine thermo-codierte Matrix von Einheitszellen mit einer Kapazität von Cvar, und die CT-Kondensatorbank weist einer Kapazität von Co auf. Ein Abstimmungscode wird eingegeben, um verschiedene Einheitszellen ein und aus zu schalten. Die Oszillationsfrequenz f kann gegeben sein durch die Gleichung: $2 π f = 1 / \sqrt{L (C_{0} + C_{v a r})}$
1D ist ein Schaltbild eines Beispiels eines Einheitszellvaraktors 150, der in der Varaktormatrix 120 verwendet werden kann, gemäß einigen Aspekten des erfinderischen Gegenstandes. Jeder Varaktor 150 kann zwei Differenzkondensatoren 152a, 152b und einen Schalter 154 dazwischen umfassen, wie in 1B gezeigt. Das Aufbauen einer effizienten Varaktorstruktur hinsichtlich Größe und Performance nutzt dem ganzen frequenzmodulierten DCO 100. 1E ist ein schematisches Diagramm eines Einheitszellvaraktors, das ein Beispiel der Schalterschaltungsanordnung zeigt, gemäß einigen Aspekten des erfinderischen Gegenstandes. Der Varaktorschalter 154 wird in den folgenden Figuren nur beispielhaft durch Schalter 200a, 200b, 400, 500, 600a-600e, 700A-700c, 800a, and 800b dargestellt.
2A-2C sind schematische Diagramme von Schaltern verwandter Technik, die verwendet werden, um einen Kondensator ein und auszuschalten, entweder zur Grobabstimmung oder zur Feinabstimmung der Kondensatorbank 110. Die unterschiedlichen Strukturen werden nachfolgend analysiert. 2A ist ein schematisches Diagramm eines widerstands-vorgespannten Schalters 200a, wobei Msw 205a der Hauptschalter ist und Rb,L 210a1 und Rb,R 210a2 (gemeinsam oder repräsentativ 210a - im Allgemeinen können Bezugszeichen für ähnliche Elemente nachfolgend abgekürzt werden, wie es hier vorgenommen wurde) Hilfs-Vorspannungs- (Bias-) Widerstände sind. Typischerweise kann der Msw 205a als ein großes MOS-Bauelement implementiert sein, was einen geringen Einschaltwiderstands bereitstellt, während die Bias-Widerstände 210a hochohmig sind, um den LC-Tank- 107 Qualitätsfaktor beizubehalten. Die Struktur wird mit zwei Invertern 215a1, 215a2 gesteuert, wobei der erster Inverter 215a1 ein Potential für die Hilfswiderstände 210a bereitstellt und der zweite Inverter 215a2 das Schalt-MOS-Bauelement 205a steuert.
In einem EIN-Zustand wird das Gate des MOS-Schalters Msw 205a auf VDD gezogen, während der Drain und die Source via die Hilfswiderstände Rb,L 210a1, Rb,R 210a2 an Masse gebunden sind, derart, dass der Kanalwiderstandswert minimiert wird. In einem AUS-Zustand ist das Gate des MOS-Schalters Msw 205a an Masse gebunden, während der Drain und die Source via die Hilfswiderstände Rb,L 210a1, Rb,R 210a2 mit VDD verbunden sind, derart, dass die parasitäre Kapazität des Schalters minimiert wird. Die Struktur kann in DCO/VCO-Grobabstimmungsbanken eingesetzt werden.
Ein Nachteil dieses Entwurfs ist, dass der hochohmige Widerstand einen großen Bereich in Silizium verbraucht. Die große physische Größe verhindert ihre Verwendung in Varaktormatrizen. Wenn die Widerstände kleiner gemacht sind, derart, dass sie in den verfügbaren Bereich passen, laden sie den LC-Tank und werden somit die DCO-Rauschen-Performance verschlechtern.
2B ist ein schematisches Diagramm eines CMOS-basierten Schalters 200b, wobei die Bias-Widerstände Rb,L 210a1, Rb,R 210a2 von 2A durch kleine (typischerweise von minimaler Größe) MOS-Bauelemente ausgetauscht werden. Der Betrieb des Schalters ist sehr ähnlich zu dem von 2A, wobei der Unterschied ist, dass die PMOS-Bauelemente Mp,L 210b1 und Mp,R 210b2 die hohe Impedanz zu VDD anstelle der Widerstände realisieren. Der Transistor Msw 205b hat die gleiche, oben beschriebene Funktionalität und die Transistoren Mn,L 220b1 und Mn,R 220b2 haben eine nachfolgend beschriebene Funktionalität. Das Verhältnis zwischen dem Ein-Zustand- und Aus-Zustand-SchalterWiderstandswert wird hauptsächlich durch die unterschiedlichen Größenverhältnisse zwischen dem Hauptschalter Msw 205b und den PMOS-Schaltern Mp,L 210b1 und Mp,R 210b2 bestimmt.
Die Nachteile dieses Entwurfs sind, dass, für den Zweck einer DCO-Varaktor-Matrix, wobei jede Varaktoreinheit einen kleinen Einheitskondensator (in dem Sub-fF-Bereich) ein- und ausschaltet, dieser Schaltertyp nicht praktisch ist. Der Hauptschalter ist typischerweise ein Bauelement von minimaler Größe oder nahe seinem Minimum und somit weisen die PMOS-Schalter Mp,L 210b1 und Mp,R 210b2 einen ähnlichen Widerstandswert zu Msw 205b auf. Das niedrige Verhältnis zwischen dem Ein- und Aus-Widerstandswert impliziert, dass die Kondensatorschalteffektivität gering wäre.
Um den Widerstandswert der PMOS-Bauelemente Mp,L 210b1 und Mp,R 210b2 höher zu machen (d.h. die Schalteffektivität zu erhöhen), ist es erforderlich, unter Minimierung der Kanalbreite ihre Kanallänge zu erhöhen. Folglich vergrößert sich der belegte Siliziumbereich und ferner trägt dies zusätzliche parasitäre Kapazität zu dem Hauptschalter bei. Beide Effekte sind nicht erwünscht und sie werden die Performance der Varaktormatrix verschlechtern.
2C ist ein schematisches Diagramm eines Nur-NMOS-Schalters 200c, der eine Variation der zwei vorherigen, in 2A, 2B gezeigten Schalterkonfigurationen ist. Die Struktur vermeidet die Bias-Widerstände Rb,L 210a und Rb,R 210b in 2A und die Bias-PMOS-Bauelemente Mp,L 210b1 und Mp,R 210b2 in 2 B, die für eine Varaktormatrixintegration nachteilig sind. Der Nur-NMOS-Schalter 200c kann aufgrund seiner geringen Größe problemlos in eine Varaktormatrix eingebracht werden.
Der Schalterbetrieb während des Ein-Zustands ist ähnlich zu den vorherigen Schaltern - das Gate des Schalters Msw 205c wird auf VDD gezogen, während sein Drain und seine Source via Mn,L 220c1 und Mn,R 220c2 an Masse gebunden sind. In dem Aus-Zustand sind die drei NMOS-Bauelemente deaktiviert, was idealerweise einen sehr hohen Schaltwiderstandswert bereitstellt. Aufgrund dieser Tatsache wird das Gleichstrom- (DC-) Spannungspotential an der Source/dem Drain von drei NMOS-Bauelementen durch die Schaltungsanordnung außerhalb oder durch Transistoreffekte zweiter Ordnung bestimmt.
In dem besonderen Fall eines geschalteten Kondensators bestimmt die den p- und n-Anschlüssen des Aus-Zustand-Schalters auferlegte RF-Amplitude, zusammen mit der MOS-Schwellenspannung und Body-Bias-Diode, den Einschwingwert des DC-Potentials. Die NMOS-Bauelemente Mn,L 220c1 und Mn,R 220c2 und ihre zugeordnete Body-Diode öffnet an den negativen Spannungsspitzen, was eine in die Kondensatoren zu injizierende Stromspitze verursacht, was seinerseits die DC-Bias-Spannung hinauf verschiebt. Die DC-Spannungsverschiebung ist eine Funktion von sowohl der RF-Amplitude als auch den MOS-Technologie-Parametern (Schwellenspannung und Diodenparameter).
3A ist ein zeitbasierter Graph einer vereinfachten Spannungstransiente im Inneren einer Varaktorzelle (nur die DC-Komponente ist gezeigt), der die Nachteile dieses Entwurfs darstellt, nämlich die asymmetrische Verzögerung insofern als es eine große Zeitkonstante beim Ausschalten des Schalters gibt. 3A skizziert einen beispielhaften Transientenprozess beim Ausschalten und Einschalten des Schalters (nicht maßstabsgetreu). Die Zeitkonstante, die dem Einschaltprozess (τ_on [on = ein]) zugeordnet ist, wird durch den kleinen Einschaltwiderstand der Schalter und des geschalteten Kondensators bestimmt. Die Zeitkonstante, die dem Ausschaltprozess (τ_off [off = aus]) zugeordnet ist, wird durch den Ausschaltwiderstand der Schalter und des geschalteten Kondensators bestimmt, der aufgrund der großen Impedanz der ausgeschalteten NMOS-Bauelemente viel größer ist als τ_on .
Da die Spannung an dem Drain und an der Source des Schalters Msw 205c während des Transientenprozesses zunimmt, steigt die Impedanz des Schalters weiter, was den Einschwingprozess sehr langsam macht. Die DCO-Frequenz folgt diesem Transientenprozess - die erzeugte Frequenz weist einen sehr langsamen Drift auf, typischerweise in dem Nanosekundenbereich. Dieser besondere Drift verursacht eine unsymmetrische DCO-Modulation, was zu einer hohen EVM führt. Ferner ist die dem Schalter zugeordnete, große Zeitkonstante sehr empfindlich für Prozesstoleranzen und Temperaturvariationen. Digitale Techniken, um diese Einschränkung zu überwinden, sollten prozess- und temperaturabhängige Koeffizienten aufweisen, was eine Implementierungskomplexität erhöht.
3B ist ein Paar von Graphen, die die Signalverzerrung von asymmetrischer Verzögerung darstellen, die das FM-Signal verzerrt, wobei Frequenzpulse abhängig von der Polarität des Frequenzpulses kürzer oder länger werden. In beiden Fällen hat ein Phasenfehler die gleiche Polarität. Eine gemeinsame Verzögerung (bei steigenden und fallenden Flanken) verursacht keine nichtlineare Verzerrung.
Der oberste Graph stellt in seiner linken Hälfte eine steigende Frequenz und in seiner rechten Hälfte eine fallende Frequenz dar. Die durchgezogene Linie stellt das Originalsignal dar und die gestrichelte Linie stellt das verzerrte Signal dar. Der unterste Graph stellt in seiner linken Hälfte eine fallende Frequenz und in seiner rechten Hälfte eine steigende Frequenz dar. Für eine steigende und fallende Frequenz werden die Varaktorzellen mit einer unterschiedlichen Verzögerung t_del ein- und ausgeschaltet. Eine nichtlineare Verzerrung ergibt sich aus einer Verzögerungsasymmetrie Δt_del, wobei: $Δ t_{del} = t_{del,rise} - t_{del,fall}$
[del = delay = Verzögerung; rise = steigend; fall = fallend]
Die höchste Verzerrung tritt bei kurzen Frequenzpulsen mit großer Frequenzabweichung auf, die für Breitbandsignale erforderlich sind. Eine Berechnung einer effektiven Verzögerung kann von einem integrierten Frequenzfehler/Phasenfehler erfolgen. Für einen einzelnen Frequenzschritt bei t = 0 von einer Anfangsfrequenz f₁ zu einer Endfrequenz f₂ kann die effektive Verzögerung t_del aus der Momentanfrequenz f(t) berechnet werden als: $t_{d e l} = \int u (t) - \frac{f (t) - f_{1}}{f_{2} - f_{2}} d t$
wobei u(t) = eine Einheitsschrittfunktion.
4A ist ein schematisches Diagramm eines Schalterentwurfs gemäß einer ersten Schalterkonfiguration gemäß einigen Aspekten des erfinderischen Gegenstandes. Dieser Entwurf bildet einen NMOS-Schalter 400 mit einem mit Masse verbundenen PMOS-Bias, was eine neue Varaktor-Schalter-Konfiguration ist, die die Schwäche der Schalter gemäß dem Stand der Technik (oben ausgeführt) überwindet. Der Varaktor-Schalter 400 verwendet mit Masse verbundene PMOS-Bauelemente Mp,L 410-1, Mp,R 410-2, um eine finite Impedanz an die ausgeschalteten NMOS-Bauelemente Mn,L 420-1, Mn,R 420-2 bereitzustellen. Zusätzlich setzen die PMOS-Bauelemente Mp,L 410-1, Mp,R 410-2 die DC-Spannung auf null an dem p- (ersten) und n- (zweiten) Anschluss in dem Aus-Zustand, was irgendein Transientenverhalten beim Wechseln der Schaltzustände verhindert. Die Gates der PMOS-Bauelemente 410 können an einem gemeinsamen PMOS-Übergang 450, der mit Masse verbunden ist, verbunden werden. Die Sources der PMOS-Bauelemente 410 können auch mit dem mit Masse verbundenen, gemeinsamen PMOS-Übergang 450 verbunden sein. Die Gates der PMOS-Bauelemente 410 können mit dem ersten und zweiten Anschluss verbunden sein.
4B ist ein Flussdiagramm, das den Betrieb von z. B. Schalter 400 darstellt. Wenn der Schalter 400 ein Aus-Steuersignal S472 z. B. durch Bereitstellen von 0V an dem Steueranschluss empfängt, werden das Hauptschalterbauelement MSW 405 und die NMOS-Bauelemente Mn 420 ausgeschaltet S474. Basierend auf der Konfiguration der PMOS-Bauelemente 410 kann ein Signalpfad bereitgestellt werden S476 zwischen jedem Anschluss p, n und Masse durch einen Drain und ein Gate eines jeweiligen PMOS-Bauelements 410, das eine finite Impedanz und vordefinierte DC-Spannung in dem Aus-Zustand bereitstellt. Durch Bereitstellen einer finiten Impedanz und vordefinierten DC-Spannung in dem Aus-Zustand wird die Schalttransienten-Einschränkung des Nur-NMOS-Schalters (2C) vermieden. Ferner ist diese Topologie ein verbesserter Schalter verglichen mit dem CMOS-Schalter (2B), da ein viel höherer Widerstandswert von den PMOS-Bauelementen Mp,L 410-1, Mp,R 410-2 erreicht werden kann, da Drain- und Source-Potentiale nahe der Masse sind. Die Schaltungsmodifikation nutzt den MOS-Body-Bias-Effekt, der den Bauelement-Overdrive effektiv reduziert, und somit erhöht er den Kanalwiderstandswert. Dieser Effekt erlaubt die Verwendung von PMOS-Bauelementen von minimaler Größe, was eine Varaktormatrix-Integration mit einem akzeptablen Bereichsmehraufwand ermöglicht. Ferner trägt das PMOS-Bauelement von minimaler Größe eine geringe parasitäre Kapazität bei, die toleriert werden kann.
Eine Potentialeinschränkung des Schalters 400 ist ein Betrieb mit einem großen DCO-Spannungshub. Der DCO-Spannungshub wird auf die Schaltbauelemente herunterskaliert, aber wenn der interne Hub ausreichend hoch ist, dann kann die Impedanz des PMOS-Bauelements erheblich abnehmen. Die reduzierte Impedanz könnte eine Qualitätsfaktorverschlechterung und einen Verlust von Phasenrauschen-Performance verursachen. Da der interne Hub auch von dem Cmax/Cmin-Verhältnis der Einheitsvaraktorzelle abhängt, kann dieses Potentialproblem durch einen richtigen Varaktorentwurf und eine entsprechende DCO-Hubsteuerung vermieden werden.
5 ist ein schematisches Diagramm eines Schalterentwurfs gemäß einer zweiten Schalterkonfiguration gemäß einigen Aspekten des erfinderischen Gegenstandes. Dieser Entwurf bildet einen NMOS-Schalter 500 mit gestapeltem PMOS-Bauelement und programmierbarem Bias. Dies ist ein weiter verbesserter Varaktorschalter 500 verglichen mit dem Schalter 400 in 4. Die mit Masse verbundenen PMOS-Transistoren Mp,L 410-1, Mp,R 410-2 in 4 werden durch gestapelte PMOS-Bauelemente Mp1,L 510-1.1, Mp2,L 510-2.1, Mp1,R 510-1.2, Mp2,R 510-2.2 ausgetauscht. Die Gates der ersten PMOS-Bauelemente (Mp1,L 510-1.1 und Mp1,R 510-1.2) sind an einem gemeinsamen ersten PMOS-Übergang 550 mit Masse verbunden, um eine hohe Impedanz in dem ausgeschalteten Zustand des Schalters bereitzustellen. Die Gates der zweiten PMOS-Bauelemente (Mp2,L 510-2.1 und Mp2,R 510-2.2) sind mit einem gemeinsamen zweiten PMOS-Übergang 560 mit einem Freigabesignal (en) an dem Gate des Hauptschalters Msw 505 verbunden. Ferner sind die Sources der Transistoren Mp2,L 510-2.1 und Mp2,R 510-2.2 mit einem gemeinsamen dritten PMOS-Übergang 570 bei einer programmierbaren Hilfsspannung (Vbias) verbunden, was zusätzliche Flexibilität und Funktionalität bietet. Die zwei gestapelten PMOS-Bauelemente bieten einen höheren Widerstandswert verglichen mit einem einzelnen PMOS-Bauelement und somit ermöglicht dieser Entwurf gegebenenfalls eine Reduzierung der Transistorgröße.
6A ist ein schematisches Diagramm eines Schalterentwurfs gemäß einer weiteren Schalterkonfiguration gemäß einigen Aspekten des erfinderischen Gegenstandes unter Verwendung einer alternativen und gleichwertigen Schaltertopologie, die gebaut werden kann durch Austauschen der Konfiguration der Transistoren Mp1 510-1 und Mp2 510-2 von der in 5. D.h., in 6A sind die Gates der Transistoren Mp1,L 610a-1.1 und Mp1,R 610a-1.2 mit einem gemeinsamen ersten PMOS-Übergang 650a verbunden, der mit dem Freigabesignal (en) verbunden ist, und die Gates von Mp2,L 610a-2.1 und Mp2R 610a-2.2 sind mit Masse verbunden
6B ist ein schematisches Diagramm einer zweiten alternativen Konfiguration des Entwurfs von 6A gemäß einigen Aspekten des erfinderischen Gegenstandes, die die Gates aller PMOS-Bauelemente 610b mit einem gemeinsamen ersten 605b und zweiten 660b PMOS-Übergangspunkt verbindet, der mit dem Freigabesignal en verbunden ist, vorausgesetzt, dass der vorangehende Treiber richtig entworfen ist, um die zusätzliche kapazitive Belastung zu tragen. Die zusätzliche kapazitive Belastung kann als ein erhöhter Stromverbrauch von dem Treiber während der Polarmodulation betrachtet werden. Wenn alle PMOS-Bauelement-Gates mit Masse anstelle des Freigabesignals zu verbinden wären, wie gezeigt (z. B. um den Stromverbrauch zu reduzieren), dann könnte es ein Stromleck von Vbias in Richtung Masse geben, wenn der Schalter in dem EIN-Zustand ist. Dieses Stromleck ist unerwünscht und ist eine Funktion aus Vbias und Prozessvariationen.
6C ist ein schematisches Diagramm einer dritten alternativen Konfiguration des Entwurfs von 6A gemäß einigen Aspekten des erfinderischen Gegenstandes, die die Gates aller PMOS-Bauelemente 610c mit einem gemeinsamen ersten 650c und zweiten 660c Übergang verbindet, der mit Vbias verbunden ist, vorausgesetzt, dass die Spannung Vbias auf einen Wert gesetzt ist, der eine hohe PMOS-Impedanz bereitstellt. 6D ist ein schematisches Diagramm einer vierten alternativen Konfiguration des Entwurfs von 6A, die die gestapelten PMOS-Bauelemente 610b, 610c aus 6B und 6C in einem PMOS-Bauelement 610d kombiniert, wie in 6D gezeigt, mit einer entsprechenden Größenmodifikation, um Gleichwertigkeit zu erreichen. 6E ist ein schematisches Diagramm einer fünften alternativen Konfiguration des Entwurfs von 6A, die ähnlich ist zu der in 6D gezeigten Konfiguration, bei der aber das Gate der PMOS-Bauelemente 610e via einen gemeinsamen Übergang 650 d mit Vbias verbunden ist.
7A ist ein schematischer Entwurf gemäß einer weiteren Schalterkonfiguration, unter Verwendung einer alternativen Schalterkonfiguration mit unsymmetrischen (single-ended) NMOS-Schaltern, gemäß einigen Aspekten des erfinderischen Gegenstandes. Dieser Entwurf zeigt eine Schaltertopologie, wobei der differentiell verbundene Transistor Msw durch zwei unsymmetrische Transistoren Msw1 und Msw2 (nicht gezeigt) ausgetauscht werden kann. Die zwei unsymmetrischen Transistoren Msw1 und Msw2 könnten weiterhin mit den Hilfstransistoren Mn,L und Mn,R, die in Figuren gemäß dem Stand der Technik gezeigt sind, kombiniert werden, und Mn,L' 720a-1 und Mn,R' 720a-2 repräsentieren Msw1 parallel zu Mn,L und/oder Msw2 parallel zu Mn,R. 7A stell eine beispielhafte Realisierung der Schaltertopologie aus 4 dar, und 7B stellt eine beispielhafte Realisierung der Schaltertopologie aus 5 dar. Die Größe der Transistoren Mn,L' 720-1 und Mn,R' 720-2 sollte größer sein als Mn,L und Mn,R, um eine identische Schalterperformance zu erreichen. 7C ist ein schematisches Diagramm, das eine reine unsymmetrische Schaltertopologie zeigt, die dem gleichen Konzept folgt und die bei unsymmetrischen VCO/DCO-Architekturen eingesetzt werden kann.
Der Entwurf ist nicht auf Schaltertopologien begrenzt, wobei das NMOS-Bauelement eine niedrige Ein-Zustand-Impedanz bereitstellt und das PMOS-Bauelement eine hohe AUS-Zustand-Impedanz bereitstellt. Der Entwurf umfasst Topologien, wobei das PMOS-Bauelement eine niedrige Ein-Zustand-Impedanz bereitstellt und das NMOS-Bauelement eine hohe AUS-Zustand-Impedanz bereitstellt.
8A und 8B sind schematische Entwürfe gemäß einer weiteren Schalterkonfiguration gemäß einigen Aspekten des erfinderischen Gegenstandes unter Verwendung einer alternativen Schalterkonfiguration mit ausgetauschten NMOS- 820 und PMOS- 810 Bauelementen relativ zu dem Schalter 805. Als eine beispielhafte Realisierung solcher Topologien geben 8A und 8B die allgemeinen Schaltertopologien von 4 und/oder 5 wieder. Bei diesen beispielhaften Realisierungen werden NMOS- 420, 520 Bauelemente strukturell durch PMOS-Bauelemente 810 ausgetauscht, Masse wird durch VDD ausgetauscht, das Freigabesignal weist entgegengesetzte Polaritäten auf, die PMOS-Bauelemente 410, 510 werden strukturell durch NMOS-Bauelemente 820 ausgetauscht, die an einem NMOS-gemeinsamen Übergang 850a (oder gemeinsamen Übergängen 850b, 860b, 870b) etc. verknüpft sind. Während die Funktionsweise dieser alternativen Schalter ähnlich zu den Ursprünglichen ist, können Prozessknoten von ihrer Implementierung profitieren, die bessere PMOS-Bauelemente als NMOS-Bauelemente umfassen.
Ein potentieller Vorteil der oben erörterten Schaltertechnologien kann via analoge Simulationen eines DCO-Transienten-Verhaltens demonstriert werden. Zum Zweck dieser Demonstration/Beurteilung werden Varaktoren schrittweise eingeschaltet und ausgeschaltet, und dann wird das Einschwingverhalten der DCO-Frequenz beobachtet. Für diesen Vergleich werden die zwei in 4 und 5 vorgeschlagenen Topologien mit dem Nur-NMOS-Schalter gemäß dem Stand der Technik (in 2C gezeigt) verglichen. Die anderen zwei Topologien gemäß dem Stand der Technik (in 2A und 2B gezeigt) sind in dieser Beurteilung absichtlich nicht eingeschlossen, da sie, wie oben angegeben, innerhalb einer DCO-Varaktor-Matrix nicht in angemessener Weise implementiert werden können.
9 ist ein Graph gemäß einigen Aspekten des erfinderischen Gegenstandes, der ein Frequenzeinschwingverhalten eines Beispiels eines DCO 100 mit drei unterschiedlichen Varaktorschalter- 154 Topologien zeigt: Nur-NMOS-Schalter 200c (2C), mit Masse verbundener PMOS-Schalter 400 (4) und vorgespannter CMOS-Schalter 500 (5). Um einen angemessenen Vergleich zu erhalten, bleiben mit Ausnahme des Varaktorschalters alle DCO-Bausteine unverändert. Ferner bleiben die Einheitszellvaraktor-Kondensatoren 152a, 152b unverändert. Wie in 9 gezeigt, werden die Varaktoreinheiten ausgeschaltet bei Zeit ~1us, und dann bei Zeit ~2us wieder eingeschaltet. Die DCO-Frequenz in dem eingeschalteten Zustand des Varaktors ist für drei Schaltertechnologien gleich, da sie durch den Wert der Einheitszellkondensatoren geregelt wird. Andererseits ist die DCO-Frequenz in dem ausgeschalteten Zustand des Varaktors unterschiedlich wegen der unterschiedlichen parasitären Kapazität der Schaltertopologien. Die kleinste parasitäre Kapazität wird durch die Nur-NMOS-Schalter-Topologie eingeführt und somit ist die DCO-Frequenz die Höchste. Um den DCO-Frequenz-Drift zu beurteilen, wird der Transientenprozess der DCO-Frequenz auf den jeweiligen Frequenzschritt normiert und dann werden die Schaltertopologien miteinander verglichen.
10 ist ein Graph gemäß einigen Aspekten des erfinderischen Gegenstandes, der die DCO-Frequenz-Transiente beim Einschalten der Varaktoren zeigt. Er zeigt, dass der Einschaltprozess für die drei Schaltertopologien nahezu momentan ist. Dies liegt daran, dass die Einschaltwiderstände von drei Schaltern vergleichbar sind und somit bilden sie eine ähnliche Zeitkonstante τ_on .
11 ist ein vergrößerter Graph gemäß einigen Aspekten des erfinderischen Gegenstandes, der die DCO-Frequenz-Transiente beim Ausschalten der Varaktoren zeigt. Er zeigt den Ausschaltprozess, wobei die Zeitkonstante τ_off sichtbar größer ist als τ_on , was durch den viel größeren Schalterwiderstandswert mit dem gleichen Einheitskondensator geregelt wird. Nichtsdestotrotz schwingt sich die DCO-Frequenz für die offenbarten Varaktorschalter 400, 500 in wenigen DCO-Zyklen auf ihren finalen Wert (100 % Wert) ein. Andererseits benötigt die Schaltertopologie 200c gemäß dem Stand der Technik viel länger zum Einschwingen. Das finale 1 % Einschwingen könnte mehr als 1us (>1000 DCO-Zyklen) benötigen, wie in 12 gezeigt, was ein verkleinerter Graph ist gemäß einigen Aspekten des erfinderischen Gegenstandes, der die DCO-Frequenz-Transiente beim Ausschalten von Varaktoren zeigt, wie in 11 gezeigt. Diese lange Einschwingzeit ist typischerweise kein Bedenken für einen Synthesizerbasierten Phasenregelschleifen- (PLL; Phase-Locked Loop) Betrieb, da die PLL-Rückkopplung einen solchen Frequenzdrift korrigieren kann. Allerdings verursacht bei einem frequenzmodulierten DCO dieser langsame Frequenzdrift eine Modulationsverzerrung, was zu einer EVM-Verschlechterung führt.
Verschiedene dieser neuen Entwürfe können auf große Varaktormatrizen zugeschnitten sein und somit ermöglicht ihre kleine Größe eine einfache, physische Implementierung (was vorteilhaft ist verglichen zu dem widerstands-vorgespannten Schalter 200a). Ferner können verschiedene offenbarte Schaltertopologien einen hohen Aus-Zustand-Widerstandswert bereitstellen, der für ein Schalten mit effektiver Kapazität sorgt (was vorteilhaft ist verglichen mit dem CMOS-Schalter 200b). Zusätzlich hilft der hohe Aus-Zustand-Widerstandswert, den Qualitätsfaktor des geladenen LC-Tanks 107 zu erhalten, und somit verschlechtert er nicht das DCO-Phasenrauschen. Verschiedene offenbarte Schaltertopologien können einen finiten Aus-Zustand-Widerstandswert bereitstellen, der einen schnellen Einschwingprozess ermöglicht (was vorteilhaft ist verglichen mit dem Nur-NMOS-Schalter 200c). Der mit Masse verbundene PMOS-Schalter 400 kann mit einer einfachen physischen Implementierung implementiert werden, die in bestehenden Varaktormatrizen untergebracht werden kann, die auf Schaltern gemäß dem Stand der Technik aufbauen, d.h., keine zusätzliche Versorgungsspannung, keine zusätzliche Steuerung oder zusätzlichen analogen Signale (vorteilhaft verglichen zu der vorgeschlagenen CMOS-vorgespannten Topologie). Der CMOS-vorgespannte Schalter 500 stellt einen robusten Aus-Zustand-Widerstandswert mit großen DCO-Amplituden bereit (was vorteilhaft ist verglichen mit dem mit Masse verbundenen PMOS-Schalter 400). Zusätzlich nutzt die Topologie eine programmierbare Hilfsspannung, die verwendet werden kann, um eine Aus-Zustand-Impedanz und DCO-Phasenrauschen auszugleichen. Die Programmierbarkeit kann auch verwendet werden, um die Schalterparameter gegenüber Prozessvariationen auszugleichen.
Um zum Verständnis der Prinzipien dieser Offenbarung beizutragen, wurde auf verschiedene Konfigurationen Bezug genommen, die in den Zeichnungen dargestellt sind, und eine spezifische Sprache wurde verwendet, um diese Konfigurationen zu beschreiben. Allerdings ist der Schutzbereich des erfinderischen Gegenstandes durch diese spezifische Sprache nicht begrenzt und der erfinderische Gegenstand ist so auszulegen, dass alle Aspekte und Konfigurationen eingeschlossen sind, die einem Durchschnittsfachmann normalerweise in den Sinn kommen. Die Konfigurationen hierin können hinsichtlich Funktionsblockkomponenten und verschiedener Verarbeitungsschritte beschrieben sein. Solche Funktionsblöcke können durch irgendeine Anzahl von Komponenten realisiert werden, die die angegebenen Funktionen ausführen. Die bestimmten, hierin gezeigten und beschriebenen Implementierungen sind Ausführungsbeispiele und sollen ansonsten den Schutzbereich des erfinderischen Gegenstandes auf keine andere Weise begrenzen. Die in den dargestellten, verschiedenen Figuren gezeigten Verbindungslinien oder Verbinder können in einigen Fällen vorgesehen sein, um beispielhafte funktionale Beziehungen und/oder physische oder logische Kopplungen zwischen den verschiedenen Elementen zu repräsentieren. Allerdings können in einem praktischen Bauelement viele alternative oder zusätzliche funktionale Beziehungen, physische Verbindungen oder logischen Verbindungen existieren. Außerdem ist kein Gegenstand oder Komponente wesentlich, sofern das Element nicht eigens als „wesentlich“ oder „entscheidend“ beschrieben ist. Zahlreiche Modifikationen und Anpassungen sind für den Fachmann leicht ersichtlich.
BEISPIELE
Beispiel 1 ist ein Schaltkreis für einen digital gesteuerten Oszillator mit einer Niedrig-Varaktor-Schalttransiente, umfassend: ein Hauptschalterbauelement, umfassend ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, der mit dem ersten Kondensator verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist, der mit dem zweiten Kondensator verbunden ist; ein erstes n-Kanal-Metalloxidhalbleiter- (NMOS-) Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem ersten Anschluss verbunden ist; ein zweites NMOS-Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem zweiten Anschluss verbunden ist; und ein Paar von p-Kanal-Metalloxidhalbleiter- (PMOS-; p-channel Metal-Oxide Semiconductor) Bauelementen, jeweils umfassend Drains, die mit dem ersten oder zweiten Anschluss verbunden sind und ausgebildet sind zum Bereitstellen eines finiten Widerstandswertes und einer vordefinierten Gleichstrom- (DC-) Spannung an das erste und zweite NMOS-Bauelement, wenn ein Aus-Steuersignal an den Steueranschluss angelegt ist und das Hauptschalterbauelement und die NMOS-Bauelemente in einem Aus-Zustand sind.
Bei Beispiel 2 umfasst der Gegenstand von Beispiel 1 optional, dass das Paar von PMOS-Bauelementen umfasst: ein erstes PMOS-Bauelement, umfassend: ein Gate, das mit einem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem ersten Anschluss verbunden ist; und ein zweites PMOS-Bauelement, umfassend: ein Gate, das mit dem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem zweiten Anschluss verbunden ist.
Bei Beispiel 3 umfasst der Gegenstand von Beispiel 2 optional, dass der PMOS-gemeinsame Übergang mit der Masse verbunden ist.
Bei Beispiel 4 umfasst der Gegenstand von einem oder mehreren der Beispiele 2-3 optional, dass der PMOS-gemeinsame Übergang mit einem Vorspannungsspannungspunkt verbunden ist.
Beispiel 5 ist ein Schaltkreis für eine Varaktormatrix eines digital gesteuerten Oszillators, umfassend: ein Hauptschalterbauelement, umfassend: ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist und eine Source, die mit einem zweiten Anschluss verbunden ist; ein erstes n-Kanal-Metalloxidhalbleiter- (NMOS-) Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einen Drain, der mit dem erster Anschluss verbunden ist, und eine Source, die mit einer Masse verbunden ist; ein zweites NMOS-Bauelement, umfassend: ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einen Drain, der mit dem zweiten Anschluss verbunden ist, und eine Source, die mit der Masse verbunden ist; ein erstes p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelement, umfassend eine Source und einen Drain, der mit dem ersten Anschluss verbunden ist; ein zweites PMOS-Bauelement, umfassend: eine Source und einen Drain, der mit dem zweiten Anschluss verbunden ist; ein drittes PMOS-Bauelement, umfassend einen Drain, der mit der Source des ersten PMOS-Bauelements verbunden ist; und ein viertes PMOS-Bauelement, umfassend einen Drain, der mit der Source des zweiten PMOS-Bauelements verbunden ist.
Bei Beispiel 6 umfasst der Gegenstand von Beispiel 5 optional, dass ein erstes PMOS-Gate und ein zweites PMOS-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind.
Bei Beispiel 7 umfasst der Gegenstand von Beispiel 6 optional, dass der gemeinsame erste PMOS-Übergang mit dem Hauptschalterbauelement-Gate verbunden ist.
Bei Beispiel 8 umfasst der Gegenstand von einem oder mehreren der Beispiele 6-7 optional, dass der gemeinsame erste PMOS-Übergang mit einem Hilfsspannungsanschluss oder mit der Masse verbunden ist.
Bei Beispiel 9 umfasst der Gegenstand von einem oder mehreren der Beispiele 5-8 optional, dass ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind.
Bei Beispiel 10 umfasst der Gegenstand von Beispiel 9 optional, dass der gemeinsame zweite PMOS-Übergang mit dem Hauptschalterbauelement-Gate verbunden ist.
Bei Beispiel 11 umfasst der Gegenstand von einem oder mehreren der Beispiele 9-10 optional, dass der gemeinsame zweite PMOS-Übergang mit einem Hilfsspannungsanschluss verbunden ist.
Bei Beispiel 12 umfasst der Gegenstand von einem oder mehreren der Beispiele 9-11 optional, dass der gemeinsame zweite PMOS-Übergang mit der Masse verbunden ist.
Bei Beispiel 13 umfasst der Gegenstand von einem oder mehreren der Beispiele 5-12 optional, dass eine dritte PMOS-Bauelement-Source und eine vierte PMOS-Bauelement-Source mit einem gemeinsamen dritten PMOS-Übergang verbunden sind.
Bei Beispiel 14 umfasst der Gegenstand von Beispiel 13 optional, dass der gemeinsame dritte PMOS-Übergang mit einem Hilfsspannungsanschluss verbunden ist.
Bei Beispiel 15 umfasst der Gegenstand von Beispiel 14 optional wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit der Masse verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist.
Bei Beispiel 16 umfasst der Gegenstand von einem oder mehreren der Beispiele 14-15 optional wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit der Masse verbunden ist.
Bei Beispiel 17 umfasst der Gegenstand von einem oder mehreren der Beispiele 14-16 optional wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist.
Bei Beispiel 18 umfasst der Gegenstand von einem oder mehreren der Beispiele 14-17 optional wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit der dritten PMOS-Übergang verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit dem dritten PMOS-Übergang verbunden ist.
Beispiel 19 ist ein digital gesteuerter Oszillator, umfassend ein Mittel zum Ausführen von einem der Verfahren von Beispielen m19-m22.
Beispiel 20 ist ein digital gesteuerter Oszillator (DCO), umfassend: eine Spule; und eine Varaktormatrixeinheit, die zu der Spule parallel geschaltet ist; wobei: die Varaktormatrixeinheit einen ersten und zweiten Kondensator und einen Schalter, der zwischen den ersten und zweiten Kondensator geschaltet ist, umfasst; der Schalter umfasst: ein Hauptschalterbauelement, umfassend ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, der mit dem ersten Kondensator verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist, der mit dem zweiten Kondensator verbunden ist; ein erstes n-Kanal-Metalloxidhalbleiter- (NMOS-) Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem ersten Anschluss verbunden ist; ein zweites NMOS-Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem zweiten Anschluss verbunden ist; und ein Paar von p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelementen, jeweils umfassend Drains, die mit dem ersten oder zweiten Anschluss verbunden sind und ausgebildet sind zum Bereitstellen eines finiten Widerstandswertes und einer vordefinierten Gleichstrom- (DC-) Spannung an das erste und zweite NMOS-Bauelement, wenn ein Aus-Steuersignal an den Steueranschluss angelegt ist und das Hauptschalterbauelement und die NMOS-Bauelemente in einem Aus-Zustand sind; und die Spule und Varaktormatrixeinheit ausgebildet sind zum Erzeugen eines Oszillatorsignals via eine Induktivität der Spule und einer Kapazität der Varaktormatrix.
Bei Beispiel 21 umfasst der Gegenstand von Beispiel 20 optional, dass das Paar von PMOS-Bauelementen umfasst: ein erstes PMOS-Bauelement, umfassend: ein Gate, das mit einem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem ersten Anschluss verbunden ist; und ein zweites PMOS-Bauelement, umfassend: ein Gate, das mit dem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem zweiten Anschluss verbunden ist.
Beispiel 22 ist ein Verfahren zum Betreiben eines Varaktormatrixschalters, umfassend: Empfangen eines Aus-Steuersignals, das einen Ausschaltzustand an einem Gate eines Hauptschalterbauelements definiert; Ausschalten des Hauptschalterbauelements ansprechend auf das Aus-Steuersignal; Ausschalten eines ersten n-Kanal-Metalloxidhalbleiter (NMOS-) Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal; Ausschalten eines zweiten NMOS-Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal; Verbinden eines finiten Widerstandswertes und einer vordefinierten Direktstrom- (DC-) Spannung mit dem ersten NMOS-Bauelement an einer ersten Anschlussverbindung, die einen Drain des Hauptschalterbauelements, einen Drain des ersten NMOS-Bauelements und einen Drain eines ersten p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelements verbindet, während der Schalter in dem Aus-Zustand ist; und Verbinden eines finiten Widerstandswertes und einer vordefinierten DC-Spannung mit dem zweiten NMOS-Bauelement an einer zweiten Anschlussverbindung, die eine Source des Hauptschalterbauelements, einen Drain des zweiten NMOS-Bauelements und einen Drain eines zweiten PMOS-Bauelements verbindet, während der Schalter in dem Aus-Zustand ist; wobei: das Verbinden des finiten Widerstandwertes und der vordefinierten DC-Spannung mit dem ersten NMOS-Bauelement ein Leiten eines Signals, das an dem ersten Anschluss empfangen wird, durch einen Drain und ein Gate des ersten PMOS-Bauelements umfasst, wobei das Erste-Element-Gate und -Source mit Masse verbunden sind; und das Verbinden des finiten Widerstandwertes und der vordefinierten DC-Spannung mit dem zweiten NMOS-Bauelement ein Leiten eines Signals, das an dem zweiten Anschluss empfangen wird, durch einen Drain und ein Gate des zweiten PMOS-Bauelements umfasst, wobei das Erste-Element-Gate und -Source mit Masse verbunden sind.
Bei Beispiel 23 umfasst der Gegenstand von Beispiel 22 optional, dass das Paar von PMOS-Bauelementen umfasst: ein erstes PMOS-Bauelement, umfassend: ein Gate, das mit einem PMOS-gemeinsamen Übergang verbunden ist, eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist, und den Drain, der mit dem ersten Anschluss verbunden ist; und ein zweites PMOS-Bauelement, umfassend: ein Gate, das mit dem PMOS-gemeinsamen Übergang verbunden ist, eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist, und den Drain, der mit dem zweiten Anschluss verbunden ist.
Bei Beispiel 24 umfasst der Gegenstand von Beispiel 23 optional, dass der PMOS-gemeinsame Übergang mit der Masse verbunden ist.
Bei Beispiel 25 umfasst der Gegenstand von einem oder mehreren der Beispiele 23-24 optional, dass der PMOS-gemeinsame Übergang mit einem Vorspannungsspannungspunkt verbunden ist.
Beispiel 26 ist ein digital gesteuerter Oszillator, umfassend: ein Mittel zum Empfangen eines Aus-Steuersignals, das einen Ausschaltzustand an einem Gate eines Hauptschalterbauelements definiert; ein Mittel zum Ausschalten des Hauptschalterbauelements ansprechend auf das Aus-Steuersignal; ein Mittel zum Ausschalten eines ersten n-Kanal-Metalloxidhalbleiter (NMOS-) Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal; ein Mittel zum Ausschalten eines zweiten NMOS-Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal; ein Mittel zum Verbinden eines finiten Widerstandswertes und einer vordefinierten Direktstrom-(DC-) Spannung mit dem ersten NMOS-Bauelement an einer ersten Anschlussverbindung, die einen Drain des Hauptschalterbauelements, einen Drain des ersten NMOS-Bauelements und einen Drain eines ersten p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelements verbindet, während der Schalter in dem Aus-Zustand ist; und ein Mittel zum Verbinden eines finiten Widerstandswertes und einer vordefinierten DC- Spannung mit dem zweiten NMOS-Bauelement an einer zweiten Anschlussverbindung, die eine Source des Hauptschalterbauelements, einen Drain des zweiten NMOS-Bauelements und einen Drain eines zweiten PMOS-Bauelements verbindet, während der Schalter in dem Aus-Zustand ist; wobei: das Mittel zum Verbinden des finiten Widerstandwertes und der vordefinierten DC-Spannung mit dem ersten NMOS-Bauelement ein Leiten eines Signals, das an dem ersten Anschluss empfangen wird, durch einen Drain und ein Gate des ersten PMOS-Bauelements umfasst, wobei das Erste-Element-Gate und -Source mit Masse verbunden sind; und das Mittel zum Verbinden des finiten Widerstandwertes und der vordefinierten DC-Spannung mit dem zweiten NMOS-Bauelement ein Leiten eines Signals, das an dem zweiten Anschluss empfangen wird, durch einen Drain und ein Gate des zweiten PMOS-Bauelements umfasst, wobei das Erste-Element-Gate und -Source mit Masse verbunden sind.
Bei Beispiel 27 umfasst der Gegenstand von Beispiel 26 optional, dass das Paar von PMOS-Bauelementen umfasst: ein erstes PMOS-Bauelement, umfassend: ein Gate, das mit einem PMOS-gemeinsamen Übergang verbunden ist, eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist, und den Drain, der mit dem ersten Anschluss verbunden ist; und ein zweites PMOS-Bauelement, umfassend: ein Gate, das mit dem PMOS-gemeinsamen Übergang verbunden ist, eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist, und den Drain, der mit dem zweiten Anschluss verbunden ist.
Bei Beispiel 28 umfasst der Gegenstand von einem oder mehreren der Beispiele 26-27 optional, dass der PMOS-gemeinsame Übergang mit der Masse verbunden ist.
Bei Beispiel 29 umfasst der Gegenstand von einem oder mehreren der Beispiele 26-28 optional, dass der PMOS-gemeinsame Übergang mit einem Vorspannungsspannungspunkt verbunden ist.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 15/392527 [0001]
US 62395918 [0001]

Claims

Ein Schaltkreis für einen digital gesteuerten Oszillator mit einer Niedrig-Varaktor-Schalttransiente, umfassend: ein Hauptschalterbauelement, umfassend ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, der mit dem ersten Kondensator verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist, der mit dem zweiten Kondensator verbunden ist; ein erstes n-Kanal-Metalloxidhalbleiter- (NMOS-) Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem ersten Anschluss verbunden ist; ein zweites NMOS-Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem zweiten Anschluss verbunden ist; und ein Paar von p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelementen, jeweils umfassend Drains, die mit dem ersten oder zweiten Anschluss verbunden sind und ausgebildet sind zum Bereitstellen eines finiten Widerstandswertes und einer vordefinierten Gleichstrom- (DC-) Spannung an das erste und zweite NMOS-Bauelement, wenn ein Aus-Steuersignal an den Steueranschluss angelegt ist und das Hauptschalterbauelement und die NMOS-Bauelemente in einem Aus-Zustand sind.
Der Schaltkreis gemäß Anspruch 1, wobei das Paar von PMOS-Bauelementen umfasst: ein erstes PMOS-Bauelement, umfassend: ein Gate, das mit einem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem ersten Anschluss verbunden ist; und ein zweites PMOS-Bauelement, umfassend: ein Gate, das mit dem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem zweiten Anschluss verbunden ist;
Der Schaltkreis gemäß Anspruch 2, wobei der PMOS-gemeinsame Übergang mit der Masse verbunden ist.
Der Schaltkreis gemäß Anspruch 2, wobei der PMOS-gemeinsame Übergang mit einem Vorspannungsspannungspunkt verbunden ist.
Ein Schaltkreis für eine Varaktormatrix eines digital gesteuerten Oszillators, umfassend: ein Hauptschalterbauelement, umfassend: ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist; ein erstes n-Kanal-Metalloxidhalbleiter- (NMOS-) Bauelement, umfassend: ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einen Drain, der mit dem ersten Anschluss verbunden ist, und eine Source, die mit einer Masse verbunden ist; ein zweites NMOS-Bauelement, umfassend: ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, einen Drain, der mit dem zweiten Anschluss verbunden ist, und eine Source, die mit der Masse verbunden ist; ein erstes p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelement, umfassend eine Source, und einen Drain, der mit dem ersten Anschluss verbunden ist; ein zweites PMOS-Bauelement, umfassend: eine Source, und einen Drain, der mit dem zweiten Anschluss verbunden ist; ein drittes PMOS-Bauelement, umfassend einen Drain, der mit der Source des ersten PMOS-Bauelements verbunden ist; und ein viertes PMOS-Bauelement, umfassend einen Drain, der mit der Source des zweiten PMOS-Bauelements verbunden ist.
Der Schalter gemäß Anspruch 5, wobei ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind.
Der Schalter gemäß Anspruch 6, wobei der gemeinsame erste PMOS-Übergang mit dem Hauptschalterbauelement-Gate verbunden ist.
Der Schalter gemäß Anspruch 6, wobei der gemeinsame erste PMOS-Übergang mit einem Hilfsspannungsanschluss oder mit der Masse verbunden ist.
Der Schalter gemäß Anspruch 5, wobei ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind.
Der Schalter gemäß Anspruch 9, wobei der gemeinsame zweite PMOS-Übergang mit dem Hauptschalterbauelement-Gate verbunden ist.
Der Schalter gemäß Anspruch 9, wobei der gemeinsame zweite PMOS-Übergang mit einem Hilfsspannungsanschluss verbunden ist.
Der Schalter gemäß Anspruch 9, wobei der gemeinsame zweite PMOS-Übergang mit der Masse verbunden ist.
Der Schalter gemäß Anspruch 5, wobei eine dritte PMOS-Bauelement-Source und eine vierte PMOS-Bauelement-Source mit einem gemeinsamen dritten PMOS-Übergang verbunden sind.
Der Schalter gemäß Anspruch 13, wobei der gemeinsame dritte PMOS-Übergang mit einem Hilfsspannungsanschluss verbunden ist.
Der Schalter gemäß Anspruch 14, wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit der Masse verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist.
Der Schalter gemäß Anspruch 14, wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit der Masse verbunden ist.
Der Schalter gemäß Anspruch 14, wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit dem Hauptschalterbauelement-Gate verbunden ist.
Der Schalter gemäß Anspruch 14, wobei: ein erstes PMOS-Bauelement-Gate und ein zweites PMOS-Bauelement-Gate mit einem gemeinsamen ersten PMOS-Übergang verbunden sind, der mit dem dritten PMOS-Übergang verbunden ist; und ein drittes PMOS-Bauelement-Gate und ein viertes PMOS-Bauelement-Gate mit einem gemeinsamen zweiten PMOS-Übergang verbunden sind, der mit dem dritten PMOS-Übergang verbunden ist.
Ein digital gesteuerter Oszillator (DCO), umfassend: eine Spule; und eine Varaktormatrixeinheit, die zu der Spule parallel geschaltet ist; wobei: die Varaktormatrixeinheit einen ersten und zweiten Kondensator und einen Schalter, der zwischen den ersten und zweiten Kondensator geschaltet ist, umfasst; der Schalter umfasst: ein Hauptschalterbauelement, umfassend ein Gate, das mit einem Steueranschluss verbunden ist, einen Drain, der mit einem ersten Anschluss verbunden ist, der mit dem ersten Kondensator verbunden ist, und eine Source, die mit einem zweiten Anschluss verbunden ist, der mit dem zweiten Kondensator verbunden ist; ein erstes n-Kanal-Metalloxidhalbleiter- (NMOS-) Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem ersten Anschluss verbunden ist; ein zweites NMOS-Bauelement, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, eine Source, die mit einer Masse verbunden ist, und einen Drain, der mit dem zweiten Anschluss verbunden ist; und ein Paar von p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelementen, jeweils umfassend Drains, die mit dem ersten oder zweiten Anschluss verbunden sind und ausgebildet sind zum Bereitstellen eines finiten Widerstandswertes und einer vordefinierten Gleichstrom- (DC-) Spannung an das erste und zweite NMOS-Bauelement, wenn ein Aus-Steuersignal an den Steueranschluss angelegt ist und das Hauptschalterbauelement und die NMOS-Bauelemente in einem Aus-Zustand sind; und die Spule und Varaktormatrixeinheit ausgebildet sind zum Erzeugen eines Oszillatorsignals via einer Induktivität der Spule und einer Kapazität der Varaktormatrix.
Der DCO gemäß Anspruch 19, wobei das Paar von PMOS-Bauelementen umfasst: ein erstes PMOS-Bauelement, umfassend: ein Gate, das mit einem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem ersten Anschluss verbunden ist; und ein zweites PMOS-Bauelement, umfassend: ein Gate, das mit dem PMOS-gemeinsamen Übergang verbunden ist; eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist; und den Drain, der mit dem zweiten Anschluss verbunden ist.
Ein Verfahren zum Betreiben eines Varaktormatrixschalters, umfassend: Empfangen eines Aus-Steuersignals, das einen Ausschaltzustand an einem Gate eines Hauptschalterbauelements definiert; Ausschalten des Hauptschalterbauelements ansprechend auf das Aus-Steuersignal; Ausschalten eines ersten n-Kanal-Metalloxidhalbleiter (NMOS-) Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal; Ausschalten eines zweiten NMOS-Bauelements, umfassend ein Gate, das mit dem Hauptschalterbauelement-Gate verbunden ist, ansprechend auf das Aus-Steuersignal; Verbinden eines finiten Widerstandswertes und einer vordefinierten Direktstrom- (DC-) Spannung mit dem ersten NMOS-Bauelement an einer ersten Anschlussverbindung, die einen Drain des Hauptschalterbauelements, einen Drain des ersten NMOS-Bauelements und einen Drain eines ersten p-Kanal-Metalloxidhalbleiter- (PMOS-) Bauelements verbindet, während der Schalter in dem Aus-Zustand ist; und Verbinden eines finiten Widerstandswertes und einer vordefinierten DC-Spannung mit dem zweiten NMOS-Bauelement an einer zweiten Anschlussverbindung, die eine Source des Hauptschalterbauelements, einen Drain des zweiten NMOS-Bauelements und einen Drain eines zweiten PMOS-Bauelements verbindet, während der Schalter in dem Aus-Zustand ist; wobei: das Verbinden des finiten Widerstandwertes und der vordefinierten DC-Spannung mit dem ersten NMOS-Bauelement ein Leiten eines Signals, das an dem ersten Anschluss empfangen wird, durch einen Drain und ein Gate des ersten PMOS-Bauelements umfasst, wobei das Erste-Element-Gate und -Source mit Masse verbunden sind; und das Verbinden des finiten Widerstandwertes und der vordefinierten DC-Spannung mit dem zweiten NMOS-Bauelement ein Leiten eines Signals, das an dem zweiten Anschluss empfangen wird, durch einen Drain und ein Gate des zweiten PMOS-Bauelements umfasst, wobei das Erste-Element-Gate und -Source mit Masse verbunden sind.
Das Verfahren gemäß Anspruch 21, wobei das Paar von PMOS-Bauelementen umfasst: ein erstes PMOS-Bauelement, umfassend: ein Gate, das mit einen PMOS-gemeinsamen Übergang verbunden ist, eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist, und den Drain, der mit dem ersten Anschluss verbunden ist; und ein zweites PMOS-Bauelement, umfassend: ein Gate, das mit dem PMOS-gemeinsamen Übergang verbunden ist, eine Source, die mit dem PMOS-gemeinsamen Übergang verbunden ist, und den Drain, der mit dem zweiten Anschluss verbunden ist.
Das Verfahren gemäß Anspruch 22, wobei der PMOS-gemeinsame Übergang mit der Masse verbunden ist.
Das Verfahren gemäß Anspruch 22, wobei der PMOS-gemeinsame Übergang mit einem Vorspannungsspannungspunkt verbunden ist.
Ein digital gesteuerter Oszillator, umfassend ein Mittel zum Ausführen von einem der Verfahren von Ansprüchen 21-24.