DE69735659T2

DE69735659T2 - Differenzsignal-Generatorschaltung mit einer Schaltung zur Stromspitzenunterdrückung

Info

Publication number: DE69735659T2
Application number: DE69735659T
Authority: DE
Inventors: Tomio Minato-ku Takiguchi
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1996-05-30
Filing date: 1997-05-28
Publication date: 2007-05-10
Anticipated expiration: 2017-05-29
Also published as: EP0810732B1; US5986463A; EP0810732A2; DE69735659D1; JPH09321596A; KR100242221B1; JP3045071B2; KR970078002A; EP0810732A3

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Differenzsignal-Erzeugungsschaltung und insbesondere eine Differenzsignal-Erzeugungsschaltung mit einer Stromspitzen-Unterdrückungsschaltung zum Unterdrücken einer bei einem Stromwechsel eines Differenzschalters erzeugten Stromspitze und zum Reduzieren des Energieverbrauchs. Das Dokument JP-A-62 214 717 offenbart eine Schaltung, die ein Differenzsignal erzeugt.
Beschreibung des Standes der Technik
Bislang ist eine Differenzsignal-Erzeugungsschaltung 16, wie sie in 8(a) gezeigt ist, als Differenzsignal-Erzeugungsschaltung zum Antreiben eines Hochgeschwindigkeits-Differenzschalters mittels einer CMOS-Schaltung bekannt gewesen. Diese Differenzsignal-Erzeugungsschaltung 16 ist zwischen einem D-Typ-Flip-Flop (das hierin nachfolgend DFF genannt wird) 17 zum Vornehmen einer Synchronisation mit Daten und einem Differenzschalter 18, der p-Kanal-MOS-Transistoren MP3, MP4 und MP5 aufweist, angeordnet. Die Differenzsignal-Erzeugungsschaltung 16 empfängt eine Eingabe positiver Phase IN und erzeugt wechselseitig entgegengesetzte Signale positiver und negativer Phase OTP und OTN.
Die durch Inverter 22–24, 32, 42 und 43 in mehreren Stufen ausgebildete Differenzsignal-Erzeugungsschaltung 16 wird verwendet, wie es in 9(a) gezeigt ist. In dieser Schaltung werden durch Verbinden der Inverter 22, 24, 32 und 43 zum Ausbilden geradzahliger Stufen auf der Seite der Ausgabe positiver Phase OTP und durch Verbinden der Inverter 22, 23 und 42 zum Ausbilden ungeradzahliger Stufen auf der Seite der Ausgabe negativer Phase OTN spezifische Ausgangssignale erhalten. Hier werden, indem die Größe der Inverter 22-24 als Eins angenommen wird, die Größen der Inverter derart ausgewählt, dass sie für den Inverter 32 2 und für die Inverter 42 und 43 3 sind. Zusätzlich wird angenommen, dass die Kanalbreite W und die Kanallänge L des Transistors MP3 jeweils 250 μm und 3 μm sind, und wird die Kanalbreite W der Transistoren MP4 und MP5 auf 60 μm eingestellt.
Um einen Differenzschalter zu erhalten, der mit hoher Geschwindigkeit arbeitet, kann ein DFF17A, das zusätzlich zu der Ausgabe positiver Phase Q eine Ausgabe negativer Phase QN als Datenausgabe erzeugt, wie es in 8(b) gezeigt ist, verwendet werden. Eine Differenzsignal-Erzeugungsschaltung 16A zum Verwenden der Ausgabe negativer Phase QN kann durch jeweiliges Einfügen äquivalenter Digitalsignal-Übertragungsschaltungen zwischen dem Eingang positiver Phase IN und dem Ausgang positiver Phase OTP und zwischen einem Eingang negativer Phase INN und dem Ausgang negativer Phase OTN ausgebildet werden. Beispielsweise kann, wie es in 9(b) gezeigt ist, die Ausgabe positiver Phase OTP durch in Reihe Schalten des Inverters 22, der die Eingabe positiver Phase IN empfängt, und des Inverters 42, der das Gate des Transistors MP4 des Differenzschalters 18 antreibt, erhalten werden und kann die Ausgabe negativer Phase OTN durch in Reihe Schalten der Inverter 23 und 43 erhalten werden.
Die Schaltung des DFF17 weist p-Kanal-MOS-Transistoren MP31–MP34, n-Kanal-MOS-Transistoren MN31–MN34 und Inverter 51, 52, 55 und 56 auf, wie es in 10(a) gezeigt ist, die ein normalerweise verwendetes CMOS-D-Flip-Flop bilden. Wenn sich ein Takt CK, der relativ zum Pegel einer Datensignaleingabe zu einem Dateneingangsanschluss D positiv ist, von einem niedrigen Pegel zu einem hohen Pegel ändert (ein Takt mit dem Pegel entgegengesetzt zum Takt CK positiver Phase zu einem Taktanschluss CKN negativer Phase eingegeben wird), holt das DFF17 sofort den Signalpegel der Daten D und gibt das Signal als Daten positiver Phase Q aus. In den Schaltungen in 10(a), und in 10(b), um gegenwärtig angegeben zu werden, ist die Größe der Inverter 51–52 derart eingestellt, dass sie 1,5 ist, und ist diejenige der Inverter 36 und 55–57 derart eingestellt, dass sie 0,75 ist, indem die Größe des Inverters 22 als Eins angenommen wird, und ist die Kanalbreite der Transistoren derart eingestellt, dass sie 4 μm ist.
In dem DFF17A in 8(b) ist für den Datenausgang positiver Phase Q und den Datenausgang negativer Phase QN die Konfiguration derart, dass sie durch Unterdrücken der Erhöhung bezüglich der Anzahl von Elementen äquivalente Ausgangssignale erzeugt. Die Schaltung des DFF17A ist durch Hinzufügen eines Latch- bzw. Zwischenspeicherungsteils, der aus Invertern 36, 53 und 57, p-Kanal-MOS- Transistoren MP35 und MP36 und n-Kanal-MOS-Transistoren MN35 und MN36 besteht, zum Ausgang des Inverters 51 ausgebildet, wie es in 10(b) gezeigt ist.
Der Differenzschalter 18 weist einen p-Kanal-MOS-Transistor MP3 auf, der eine Konstantstromquelle ist, und p-Kanal-MOS-Transistoren MP4 und MP5 zum Umschalten des Stroms. Die Transistoren MP4 und MP5 sind jeweils an den Ausgang positiver Phase OTP und den Ausgang negativer Phase OTN der Differenzsignal-Erzeugungsschaltung 16 angeschlossen, um im Transistor MP4 oder MP5 einen Strom fließen zu lassen, zu welchem das Signal mit dem niedrigeren Pegel der zwei Ausgänge eingegeben wird.
Um die Stromspitze beim Stromausgangsanschluss IO oder ION durch eine Einstellung der Anstiegs- und Abfallzeiten der Ausgabe positiver Phase OTP und der Ausgabe negativer Phase OTN der Differenzsignal-Erzeugungsschaltung 16 zu unterdrücken, die zum Differenzschalter 18 zugeführt sind, wird auch eine Schaltung verwendet, wie sie in 9(c) gezeigt ist. Diese Schaltung ist in Digest Paper Nr. 10.5, 1 mit dem Titel "A 350-MS/S 3.3-V 8-bit CMOS D/A Converter Using a Delayed Driving Scheme" der Custom Integrated Circuits Conference (CICC) 1995 offenbart.
Die Schaltung in 9(c) verwendet gleiche Bauteilelemente wie in der Schaltung in 9(b), aber die Gateelektroden von p- und n-Kanal-MOS-Transistoren MP21, MP22 und MN21, MN22 sind derart angeordnet, dass sie durch wechselseitig unterschiedliche Signale angetrieben werden. Das bedeutet, dass die Gateelektroden der Transistoren MP21 und MP22 jeweils mit den Ausgängen der Inverter 22 und 23 verbunden sind und dass die Gateelektroden der Transistoren MN21 und MN22 jeweils mit den Eingängen INN und IN, die bezüglich der Phase entgegengesetzt zu den Ausgaben der Transistoren MN21 und MN22 sind, verbunden sind. Als Ergebnis einer solchen Verbindung werden die Signale der p-Kanal-MOS-Transistoren MP21 und MP22 um ein Ausmaß entsprechend einer Komponente einer Stufe des Inverters relativ zu den Signalen der n-Kanal-MOS-Transistoren MN21 und MN22 verzögert.
Die Schaltung der oben beschriebenen Differenzsignal-Erzeugungsschaltungen nach dem Stand der Technik wird unter Verwendung des Ergebnisses einer Verifizierung einer Übergangsanalyse des Schaltungsbetriebs durch geeignetes Einstellen der Größen jeweiliger Transistoren erklärt werden. Mit Größe des Transistors ist die Kanalbreite W gemeint und die Kanallänge L bedeutet die minimale herstellbare Länge des Transistors. Weiterhin sind die Größen der Inverter derart eingestellt, dass sie 2 für den Inverter 32, 3 für die Inverter 42 und 43, 1,5 für die Inverter 51–53 und 0,75 für die Inverter 36 und 55–57 sind.
Wenn der Differenzschalter 18 in 8(a) mit einer hohen Frequenz von mehreren Hundert MHz geschaltet wird, tritt manchmal, wenn auch momentan, ein nicht leitender Zustand beim Betrieb der Transistoren MP4 und MP5 auf, und als Ergebnis wird eine Stromspitze am Stromausgangsanschluss IO oder ION erzeugt. Diese Stromspize hat einem derartigen Nachteil, dass dann, wenn der Strompfad in einem der Transistoren MP4 und MP5 zum anderen Strompfad umgeschaltet wird, er die Einstellzeit verlängert, bevor der am Stromausgangsanschluss IO oder ION erzeugte Strom einen stationären Zustand erreicht, was den Differenzschaltbetrieb hoher Geschwindigkeit behindert.
Anders ausgedrückt wird dann, wenn die MOS-Transistoren MP4 und MP5 im Differenzschalter 18 gleichzeitig eingeschaltet werden, die Drainspannung des Transistors MP3 erhöht und wird die Ladung in dem Teil, der mit dem Drain verbunden ist, akkumuliert. Wenn einer der Transistoren MP4 oder MP5 in diesem Zustand ausgeschaltet wird, wird die akkumulierte Ladung plötzlich entladen und erzeugt eine Spitze an seinem Ausgangsanschluss IO oder ION. Folglich dauert es eine Zeit, bevor sich der Strom stabil in einen stationären Zustand einstellt, was Anlass zu einem Problem gibt, dass es den Hochgeschwindigkeitsbetrieb eines Schaltens des Stroms des Differenzschalters behindert.
Das obige Problem wird im Folgenden detaillierter beschrieben werden.
Zuerst werden die verschiedenen Transistoren eingestellt, um eine normale Schwellenspannung zu erzeugen, die für die Größen der Inverter der Differenzsignal-Erzeugungsschaltung 16 in 9(a) 1/2 einer Energieversorgungsspannung 3,3 V ist. Das Ergebnis einer Verifizierung einer Übergangsanalyse, wenn Takte und Daten, wie es in den 11(a) und 11(b) gezeigt ist, für die Kombination der Schaltung 16 mit diesen Invertern und dem DFF17 in 10(a) wie in 8(a) eingegeben werden, ist durch H der Ausgabe positiver Phase OTP und J der Ausgabe negativer Phase OTN in 12(a) gezeigt. Aus der Figur kann gesehen werden, dass die Schnittstelle P der Spannungswellenformen bei etwa der Zeit 30 ns etwa 2,8 V ist. Anders ausgedrückt sind deshalb, weil die Gatepotentiale von beiden Transistoren MP4 und MP5 Werte nahe der Energieversorgungsspannung 3,3 V haben, beide Transistoren in Zuständen nahe einem entregten Zustand, so dass, wie es in 14(a) gezeigt ist, eine Stromspitze L am Stromausgangsanschluss IO erzeugt wird.
Der Grund dafür besteht im Unterschied bezüglich der Anzahl der Stufen der Inverter in 9(a); die Seite der Ausgabe positiver Phase OTP des Inverters 24 hat nämlich um eine Stufe mehr als die Seite OTN, was eine größere Verzögerung entsprechend dieser Komponente ergibt und was dazu neigt, zu veranlassen, dass die Spannungsschnittstelle bei einer Position näher zur Energieversorgungsspannungsseite erzeugt wird. Dass die Gatespannungen der Transistoren des Differenzschalters hoch sind, bedeutet, dass der Anstieg der Spannungswellenformen schnell ist und ihr Abfall langsam ist. Das bedeutet, dass aufgrund der Tatsache, dass beide Transistoren vom p-Kanal-Typ sind, sie bald ausgeschaltet werden, wenn der Anstieg schnell ist, und sie spät eingeschaltet werden, wenn der Abfall langsam ist. Anders ausgedrückt ist es wahrscheinlich, dass beide Transistoren gleichzeitig ausgeschaltet werden, und im entgegengesetzten Fall, dass die Zeit dafür, dass beide Transistoren eingeschaltet bleiben, lang wird.
Selbst wenn zum Zwecke eines Verbesserns bezüglich dieses Punkts veranlasst wird, dass die Kanalbreite W des p-Kanal-MOS-Transistors 14 μm ist, was gleich der Kanalbreite W des n-Kanal-MOS-Transistors ist, wird die Schnittstelle P der Spannungsausgaben positiver und negativer Phase bei 30 ns um nur etwa 1,5 V reduziert, wie es in 12(b) gezeigt ist, und gibt Anlass zu einer Stromspitze L, wie es in 14(b) angezeigt ist.
Weiterhin kann, um die Größe der Stromspitze L zu reduzieren, eine Treiberschaltung wie in 8(b) konfiguriert sein, wobei die Signalpfade positiver und negativer Phase äquivalent ausgebildet sind, indem ein DFF17A wie in 10(b) zum Erhalten von Ausgaben sowohl positiver als auch negativer Phase und eine Differenzsignal-Erzeugungsschaltung 16A, wie sie in 9(b) gezeigt ist, verwendet werden. In diesen Schaltungen ist die Kanalbreite W von jedem der p- und n-Kanal-MOS-Transistoren in 9(b) derart eingestellt, dass sie 14 μm ist, um den Anstieg der Inverter 22 und 23 zu verlangsamen und deren Abfall zu beschleunigen. Dies ist derart angeordnet und eingerichtet, dass das Dreifache des Bereichs des Inverters einer Referenzgröße gleich der Gesamtsumme der Gatebereiche der MOS-Transistoren gemacht wird. Zusätzlich sind die Werte von W und L der Transistoren in den andere Figuren derart eingestellt, dass sie dieselben wie zuvor sind, wenn ihre Bezugszeichen identisch sind.
Das Simulationsergebnis der Verifizierung einer Übergangsanalyse unter Verwendung dieser Schaltung ist in 13(a) gezeigt. Obwohl die Schnittstellen R und P der Ausgabe positiver Phase OTP und der Ausgabe negativer Phase OTN, die jeweils bei etwa den Zeiten 25 und 30 ns ansteigen, eine Verbesserung zeigen, hat die Größe der Stromspitze L beim in 15(a) gezeigten Stromausgangsanschluss IO einen großen Wert wie in 14(b).
Wenn die Schaltung in 9(c) anstelle derjenigen in 9(b) als Einrichtung zum Verbessern der Stromspitze verwendet wird, ist das Ergebnis einer Simulation der Verifizierung einer Übergangsanalyse der Schaltung, bei welcher die Kanalbreite W der p- und n-Kanal-MOS-Transistoren MP21, MP22 und MN21, MN22 derart eingestellt ist, dass sie 14 μm ist, in 13(b) gezeigt. In diesem Fall ist es möglich, die Wellenformschnittstellen R und P, wo sich die Ausgaben positiver und negativer Phase OTP und OTN jeweils bei etwa 25 und 30 ns einander kreuzen, auf etwa 0,5 V zu reduzieren und die Stromspitze L beim Stromausgangsanschluss 10 wie in 15(b) klein zu machen.
Jedoch werden in dieser Schaltung die Signale in den p-Kanal-MOS-Transistoren MP21 und MP22 um die Ausmaße bzw. Beträge entsprechend den Invertern 22 und 23 mehr als die Signale in den n-Kanal-MOS-Transistoren MN21 und MN22 verzögert. Demgemäß entsteht dann, wenn die Gateeingangssignale invertiert werden, ein Zustand, in welchem beide der p- und n-Kanal-MOS-Transistoren MP21, MP22 und MN21, MN22 sich selbst im angeregten Zustand finden. Aufgrund dessen gibt es ein derartiges Problem, dass der Durchgangsstrom sehr groß wird und die Anzahl von Elementen des DFF in 10(b) erhöht wird, so dass es mehr Defekte als in der vorgenannten Schaltung (der Schaltung in 8(a) unter Verwendung der Schaltungen in 9(a) und 10(a)) gibt.
Das Simulationsergebnis der Verifizierung einer Übergangsanalyse der Schaltung ist in den 16(a) und 16(b) gezeigt. Das bedeutet, dass für die Schaltung in 8(a) unter Verwendung der Schaltungen in 9(a) und 10(a) die Änderungen bezüglich des Stromverbrauchs durch den Spitzenstrom 3,95 mA und den mittleren Strom 238 μA dargestellt werden, wie es in 16(a) gezeigt ist. Für die Schaltung in 8(b) unter Verwendung der Schaltungen in 9(c) und 10(b) werden die Änderungen bezüglich des Stromverbrauchs durch den Spitzenstrom 6,11 mA und den mittleren Strom 354 μA dargestellt.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Differenzsignal-Erzeugungsschaltung zur Verfügung zu stellen, die einen Schaltbetrieb hoher Geschwindigkeit mit niedrigem Energieverbrauch und sehr kleiner Stromspitze durchführt, indem sie derart angetrieben wird, dass ein Paar von Differentialtransistoren von einer gleichzeitigen Inaktivität abgehalten wird.
Um die obige Aufgabe zu erreichen, hat die vorliegende Erfindung eine Differenzsignal-Erzeugungsschaltung, die in Reaktion auf ein Steuersignal ein Paar von Differenzsignalen zum Umschalten des Strompfads einer Umschaltschaltung mit einem Paar von Differentialtransistoren ausgibt, wobei die Differenzsignal-Erzeugungsschaltung weiterhin eine Ausgabeverzögerungsschaltung aufweist, die das Paar von Differentialtransistoren antreibt, um das Paar von Differentialtransistoren von einer gleichzeitigen Inaktivität abzuhalten, indem eine Abfallzeit von einem des Paars von Differenzsignalen eine längere Verzögerung als eine Abfallzeit des Steuersignals zugeteilt wird oder indem eine längere Verzögerung einer Abfallzeit von einem des Paars von Differenzsignalen als eine Abfallzeit des Steuersignals zugeteilt wird.
Als Ergebnis kreuzt ein Paar von Differenzsignalen einen Teil niedriger Spannung, weshalb ein Energieverbrauch der Differenzsignal-Erzeugungsschaltung kleiner wird und die Stromspitze auch kleiner wird.
Weitere Ausführungsbeispiele und Variationen gemäß der vorliegenden Erfindung sind durch die beigefügten Ansprüche definiert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obigen und andere Aufgaben, Vorteile und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung klarer werden, genommen in Zusammenhang mit den beigefügten Zeichnungen, wobei:
1 ein Schaltungsdiagramm ist, das ein erstes Ausführungsbeispiel der Differenzsignal-Erzeugungsschaltung der Erfindung darstellt;
2 ein Schaltungsdiagramm ist, das ein zweites Ausführungsbeispiel der Erfindung darstellt;
3 ein Schaltungsdiagramm ist, das ein drittes Ausführungsbeispiel der Erfindung darstellt;
4 Ausgangswellenformdiagramme für die Fälle zeigt, in welchen die Schwelle des Transistors MP2 in der Schaltung der 1 größer und kleiner als die Schwelle des Transistors MN1 ist;
5 Ausgangswellenformdiagramme des Falls zeigt, in welchem die Schwelle des Transistors MP2 in den Schaltungen der 1 und der 2 kleiner als die Schwelle des Transistors MN1 ist;
6 Stromwellenformdiagramme des Falls zeigt, in welchem ein Differenzschalter 18 in den 5(a) und 5(b) betätigt wird;
7 Wellenformdiagramme eines Stroms zeigt, der in den Blöcken 16 und 17 verbraucht wird, wenn der Differenzschalter 18 in den 5(a) und 5(b) betätigt wird;
8 Blockdiagramme einer Schaltung zeigt, die den herkömmlichen Differenzschalter 18 antreibt;
9 Schaltungsdiagramme zeigt, die drei Beispiele der Differenzsignal-Erzeugungsschaltung 16 darstellen, die den herkömmlichen Differenzschalter antreibt;
10 Schaltungsdiagramme zeigt, die zwei Beispiele des herkömmlichen DFF17 darstellen;
11 Eingangswellenformdiagramme von Takten (CK und CKN) und Daten (DATA) zeigt, die zu diesen Schaltungen eingegeben werden;
12 Ausgangswellenformdiagramme zeigt, wenn die Differenzsignal-Erzeugungsschaltungen 16 der 9 durch Ändern der Zustände der Inverter betätigt werden;
13 Ausgangswellenformdiagramme zeigt, die den Betrieb der Differenzsignal-Erzeugungsschaltungen in den 9(a) und 9(b) darstellen;
14 Stromwellenformdiagramme am Ausgangsanschluss, wenn der Differenzschalter 18 betätigt wird, für die Fälle in den 12(a) und 12(b) zeigt;
15 Stromwellenformdiagramme am Ausgangsanschluss, wenn der Differenzschalter 18 betätigt wird, für die Fälle in den 13(a) und 13(b) zeigt; und
16 Wellenformdiagramme eines Stroms, der durch die Blöcke 16 und 17 verbraucht wird, wenn der Differenzschalter 18 betätigt wird, für die Fälle in den 13(a) und 13(b) zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Im Folgenden wird die vorliegende Erfindung unter Bezugnahme auf die Zeichnungen beschrieben werden. 1 ist ein Blockdiagramm eines Ausführungsbeispiels dieser Erfindung, welches auf einem p-Typ-Halbleitersubstrat auszubilden ist. Diese Differenzsignal-Erzeugungsschaltung 16 ist auch auf die in 8 gezeigte Schaltung anwendbar. Das bedeutet, dass die Treiberschaltung von Interesse ein DFF17 mit einem Dateneingang DATA, eine an das DFF17 angeschlossene Differenzsignal-Erzeugungsschaltung 16 und einen an die Schaltung 16 angeschlossenen Differenzschalter 18 aufweist.
Diese Differenzsignal-Erzeugungsschaltung 16 empfängt eine Datenausgabe positiver Phase Q des DFF17 als die Eingabe positiver Phase IN und gibt augenblicklich entsprechende Signale positiver und negativer Phase als Ausgabe positiver Phase OTP und als Ausgabe negativer Phase OTN aus. Diese Differenzsignal-Erzeugungsschaltung 16 in 1 weist eine Inverterschaltungsgruppe 15, einen ersten Pseudo-Inverter 13 und einen zweiten Pseudo-Inverter 14 auf.
Die Inverterschaltungsgruppe 15 besteht aus drei in Reihe geschalteten Invertern 21, 31 und 41 aus drei Stufen, wobei die Eingabe zum Inverter 21 als Eingabe positiver Phase IN identifiziert wird und die Ausgabe des Inverters 41 als Ausgabe negativer Phase OTN identifiziert wird. Der erste Pseudo-Inverter 13 weist einen p- und einen n-Kanal-MOS-Transistor MP1 und MN1 auf. Ihre Sourceelektroden sind jeweils an einen Energieversorgungsanschluss VDD und den Ausgang (OTP) des zweiten Pseudo-Inverters 14 angeschlossen und ihre Gateelektroden sind gemeinsam angeschlossen und sind an den Ausgang des Inverters 31 angeschlossen, der als der Eingang zum ersten Pseudo-Inverter 13 dient. Ihre Drainelektroden sind auch gemeinsam angeschlossen und sind an den Eingang des zweiten Pseudo-Inverters 14 als der Ausgang des ersten Pseudo-Inverters 13 angeschlossen.
Der zweite Pseudo-Inverter 14 besteht aus einem p-Kanal-MOS-Transistor MP2, dessen Gate- und Sourceelektroden jeweils an den Ausgang des ersten Pseudo-Inverters 13 und den Energieanschluss VDD angeschlossen sind, und einem n-Kanal-MOS-Transistor MN2, dessen Gate- und Sourceelektroden jeweils an den Ausgang des Inverters 21 und einen Erdungsanschluss GND angeschlossen sind. Die übrigen Drainelektroden der Transistoren MP2 und MN2 sind gemeinsam angeschlossen und dienen als der Ausgang positiver Phase OTP der Differenzsignal-Erzeugungsschaltung 16.
In Bezug auf den Betrieb dieser Differenzsignal-Erzeugungsschaltung 16 ist der Signalpfad von der Eingabe positiver Phase IN zur Ausgabe negativer Phase OTN die normale Dreistufenkupplung der Inverter 21, 31 und 41, so dass ein Signalpegel entgegengesetzt zum Signalpegel der Eingabe positiver Phase IN zum Ausgangsanschluss entgegengesetzter Phase OTN ausgegeben wird. Andererseits muss der Signalpfad von der Eingabe positiver Phase zur Ausgabe positiver Phase OTP für die drei Fälle beschrieben werden, in welchen ein Signal niedrigen Pegels zum Eingangsanschluss positiver Phase IN eingegeben wird, der Signalpegel von diesem Zustand zu einem hohen Pegel geändert wird und der Signalpegel von einem hohen Pegel zu einem niedrigen Pegel geändert wird.
Zuerst geht dann, wenn ein Signal niedrigen Pegels zum Eingang positiver Phase IN eingegeben wird, der Ausgang des Inverters 21 zu einem hohen Pegel, so dass der Transistor MN2 des zweiten Pseudo-Inverters 14, der die Ausgabe des Inverters 21 zur Gateelektrode empfängt, mit Energie versorgt wird. Da der erste Pseudo-Inverter 13 die Ausgabe des Inverters 31 empfängt, ist sein Eingang auf einem niedrigen Pegel und wird der Transistor MP erregt und wird der Transistor MN1 entregt. Deshalb gibt der erste Pseudo-Inverter 13 ein Signal hohen Pegels mit einem Potential nahe demjenigen des Energieanschlusses VDD aus. Da diese Ausgabe zur Gateelektrode des Transistors MP2 des zweiten Pseudo-Inverters 14 eingegeben wird, wird der Transistor MP2 entregt. Demgemäß wird der Transistor MN erregt und wird der Transistor MP2 entregt, so dass ein Signal niedrigen Pegels mit einem Potential nahe demjenigen des Erdungsanschlusses zum Ausgangsanschluss positiver Phase OTP ausgegeben wird.
Als Nächstes ändert sich dann, wenn sich der Pegel des Signals am Eingangsanschluss positiver Phase IN auf hoch ändert, die Ausgabe des Inverters 21 auf einen niedrigen Pegel, so dass der Transistor MN2 des zweiten Pseudo-Inverters 14, der dieses Signal empfängt, entregt wird. Im ersten Pseudo-Inverter 13 wird der Transistor MP1 entregt und wird der Transistor MN1 erregt. Zu dieser Zeit ist der Transistor MP2 des zweiten Pseudo-Inverters 14 in einem Zustand, in welchem seine Gateelektrode und die Drainelektrode nahezu kurzgeschlossen sind.
Nun wird die Änderung bezüglich des Potentials der gemeinsamen Drainelektroden der Transistoren MP1 und MN1, welches die Ausgabe des ersten Pseudo-Inverters 13 ist, durch die relative Größe der parasitären Kapazität, die zum Drain gehört, und der parasitären Kapazität des Knotens der Sourceelektrode des Transistors MN1 bestimmt. Normalerweise ist jedoch die letztere parasitäre Kapazität, die der Signalausgangsstufe der Differenzsignal-Erzeugungsschaltung 16 entspricht, größer als die erstere. Folglich wird das Potential am Übergang der Drainelektroden der Transistoren MP1 und MN1 in Richtung zum Potential des Knotens der Sourceelektrode des Transistors MN1 gezogen. Das Potential am Knoten der Sourceelektrode des Transistors MN1 ist auf niedrigem Pegel gewesen, so dass das Potential des Übergangs der Drainelektrode des Transistors MN1 auch auf der Seite des niedrigen Pegels ist. Da dieser Übergang auch an die Gateelektrode des Transistors MP2 des zweiten Pseudo-Inverters 14 angeschlossen ist, geht der Transistor MP2 vom entregten Zustand zum erregten Zustand über. Als Ergebnis geht der Signalpegel der Ausgabe positiver Phase OTP über zur Seite eines hohen Pegels, während die Transistoren MP2 und MN2 jeweils zum erregten und zum entregten Zustand übergehen. Da jedoch die Gate- und Drainelektroden des Transistors MP2 zu dieser Zeit zu einem nahezu kurzgeschlossenen Zustand gelangen, wie es oben angegeben ist, wird das Potential seiner Gateelektrode in Richtung zur Seite eines hohen Pegels erhöht.
Dies gibt Anlass zu dem Effekt einer negativen Rückkopplung, wobei der Transistor MP2 immer veranlasst wird, im gesättigten Bereich mit hohem Ausgangswiderstand zu arbeiten und lässt die Anstiegsgeschwindigkeit durch Erhöhen des Ausgangswiderstands proportional zum Anstieg bezüglich des Potentials der Ausgabe positiver Phase OTP abfallen. Der Grund dafür wird aus der Tatsache klar, dass dann, wenn ein Kurzschluss zwischen den Gate- und Drainelektroden auftritt, der Widerstand rds[MP2] zwischen dem Drain und dem Source des Transistors MP2 durch den folgenden Ausdruck gegeben ist: rds[MP2] = 1/{Kp(W/L)(VDD – V[OTP] – Vth[MP2])},wobei Kp die Steilheit des Transistors MP2 ist, die durch die Kapazität pro Einheitsbereich des Siliziumoxidfilms und der Löcherbeweglichkeit bestimmt wird, W/L das Verhältnis der Kanalbreite zur Kanallänge des Transistors MP2 ist, VDD das Energieanschlusspotential ist, V[OTP] das Potential der Ausgabe positiver Phase ist und Vth[MP2] der Absolutwert der Schwelle des Transistors MP2 ist.
Gemäß diesem Ausdruck geht rds[MP2] ins Unendliche, wenn das Potential V[OTP] der Ausgabe positiver Phase OTP gleich VDD-Vth[MP2] wird, und wird das Potential der Ausgabe positiver Phase OTP nicht über das Potential VDD-Vth[MP2] erhöht werden. Anders ausgedrückt wird das Potential von OTP niemals gleich dem Potential VDD des Energieanschlusses werden.
Der obige Schluss ist unter der Bedingung gültig, dass der Transistor MN1 des ersten Pseudo-Inverters 13 niemals für immer zum entregten Zustand gehen wird. Beim vorliegenden Ausführungsbeispiel ist jedoch das Potential der Sourceelektrode des Transistors MN1 gleich V[OTP]. Da sich das Potential V[OTP] in Richtung zur Seite eines hohen Pegels ändert, veranlasst es, dass die Spannung Vgs[MN1] zwischen dem Gate und dem Source des Transistors MN1 kleiner wird, und es ist denkbar, einen Zustand zu haben, in welchem die Spannung Vgs[MN1] auf unter die Schwelle Vth[MN1] des Transistors MN1 geht, in welchem Fall der Transistor MN1 zum entregten Zustand geht. Der Zustand für das Potential V[OTP], der veranlasst, dass der Transistor MN1 zum entregten Zustand geht, ist derjenige, dass es höher als VDD[MN1] ist.
Anders ausgedrückt geht dann, wenn VDD-Vth[MN1] kleiner als VDD-Vth[MP2] und Vth[MN1] größer als Vth[MP2] ist, der Transistor MN1 früher zum entregten Zustand, als es der Transistor MP2 tut, so dass der Anstieg bezüglich des Gateelektrodenpotentials des Transistors MP2 bei diesem Potential gestoppt werden wird. Dies bedeutet, dass die Gate-Source-Spannung des Transistors MP2 nicht auf unter Vth[MP2] geht und der Transistor MP2 für immer im entregten Zustand sein wird. Wenn der Transistor MP2 erregt wird, arbeitet er im ungesättigten Bereich, wenn sein Drainstrom zu einem Minimum geht und seine Drain-Source-Spannung nahe Null wird. Dies bedeutet, dass das Signal hohen Pegels der Ausgabe positiver Phase OTP zum Potential des Energieanschlusses ansteigt.
In einer normalen CMOS-Digitalschaltung sind die Schwellen der p- und n-Kanal-MOS-Transistoren oft so, dass Vth[MN1] kleiner als Vth[MP2] ist. Dieses Ergebnis setzt voraus, dass die Potentiale der Rückseitengate- und der Sourceelektroden identisch sind. Jedoch ist beim vorliegenden Ausführungsbeispiel das Potential des Rückseitengates des Transistors MN1 gleich dem Erdungspotential, welches das Potential des p-Typ-Substrats ist, während das Potential der Sourceelektrode gleich dem Potential der Ausgabe positiver Phase OTP ist. Darüber hinaus nimmt die Ausgabe positiver Phase OTP in diesem Zustand einen Wert nahe dem Energieversorgungspotential an. Dies zeigt an, dass der Anstieg bezüglich der Schwelle, der durch den Unterschied zwischen den Potentialen der Sourceelektrode und dem Rückseitengatepotential verursacht wird, groß ist, was induziert, dass Vth[MN1] größer als Vth[MP2] ist. Um das Obige zusammenzufassen, entstehen dann, wenn ein Signal hohen Pegels zum Eingangsanschluss positiver Phase IN eingegeben wird, zwei Fälle, was bedeutet, dass einer der Fall ist, in welchem ein Wert nahe VDD als Signal hohen Pegels am Ausgangsanschluss positiver Phase OTP ausgegeben wird, und der andere der Fall ist, in welchem das Signal hohen Pegels am Ausgangsanschluss positiver Phase OTP gleich VDD-V[OTP] ist. Welcher der zwei Fälle auftritt, wird durch die relative Größe der Schwelle der Transistoren MP2 und MN1 bestimmt, und oft ist die erstere Situation eines Ausgebens eines Signals hohen Pegels der Fall.
Als Nächstes wird die Signaländerung am Ausgangsanschluss positiver Phase OTP, die dann auftritt, wenn das Eingangssignal am Eingangsanschluss positiver Phase IN von einem hohen Pegel zu einem niedrigen Pegel geändert wird, beschrieben werden. Der Zustand der Potentiale des Gates und des Source des Transistors MP2 direkt vor dieser Änderung bezüglich des Signalpegels ist ein Zustand, in welchem sie nahe den Schwellen Vth[MP2] und Vth[MN1] der Transistoren MP2 und MN1 sind. Als Ergebnis der Änderung aus diesem Zustand zu dem Zustand, in welchem die Eingabe positiver Phase IN auf niedrigem Pegel ist, wird der Transistor MP1 erregt und wird der Transistor MN1 entregt, so dass das Gateelektrodenpotential des Transistors MP2 zu einem Potential nahe der Energieversorgungsspannung VDD geändert wird und der Transistor MP2 zum entregten Zustand gebracht wird.
Andererseits ändert sich deshalb, weil die Eingabe zur Gateelektrode des Transistors MN2 die Ausgabe des Inverters 21 ist, der direkt hinter der Eingabe positiver Phase IN angeordnet ist, sobald sich die Eingabe positiver Phase IN von einem hohen Pegel zu einem niedrigen Pegel ändert, der Transistor MN2 unter der Signalinversionsaktion des Inverters 21 schnell vom entregten Zustand zum erregten Zustand. Da die Signalverzögerung der Ausgabe positiver Phase OTP durch die zwei Stufen des Inverters 21 und des Transistors MN2 abbgemildert wird, was gegensätzlich zu der Verzögerung der Ausgabe negativer Phase OTN ist, die durch die drei Stufen der Inverter 21, 31 und 41 abgemildert wird, wird die Signaländerung der Ausgabe positiver Phase OTP derart angesehen, dass sie schnell stattfindet.
Aus dem, was im Obigen gesagt worden ist, geht hervor, dass die Transistoren MP2 und MN1 jeweils zum entregten und zum erregten Zustand gehen und die Ausgabe positiver Phase OTP von einem hohen Pegel zu einem niedrigen Pegel geht. Was hier zu beachten ist, besteht darin, dass die Gate-Source-Spannung des Transistors MP2 aufgrund der Änderung bezüglich der Eingabe positiver Phase IN bereits auf einem Wert ist, der nahe der Schwelle vor seinem Gehen zum entregten Zustand ist, was bedeutet, dass die Fähigkeit zum Zuführen von Energie von der Energieversorgungsquelle zur Drainelektrode bereits beachtlich geschwächt ist. Anders ausgedrückt ist selbst dann, wenn beide Transistoren MP2 und MN1 zu dem Zeitpunkt momentan erregt sind, zu welchem die Ausgabe positiver Phase OTP einen Übergang von einem hohen Pegel zu einem niedrigen Pegel durchführt, die Intensität des Durchgangsstroms, die in den normalen Invertern 21, 31 und 41 entsteht, sehr klein. Dies wird derart angesehen, dass es die Signalabfallzeit der Ausgabe positiver Phase OTP sehr klein macht und den Mittelwert und den Spitzenwert des Stromverbrauchs der Differenzsignal-Erzeugungsschaltung verringert.
Auf diese Weise hat, spricht man von den Ausgaben positiver und negativer Phase OTP und OTN, die entsprechend der Eingabe positiver Phase IN erzeugt sind, die Ausgabe positiver Phase OTP eine längere Anstiegszeit und eine kürzere Abfallzeit im Vergleich mit der Ausgabe negativer Phase OTN. Als Ergebnis treten die Spannungsschnittstellen, bei welchen die Potentialpegel von beiden Ausgaben gleich werden, auf der Seite niedrigen Potentials auf.
Das Ergebnis der Verifizierung einer Übergangsanalyse, die durch Verbinden der Schaltung dieses Ausführungsbeispiels auf die Art durchgeführt wird, wie es in 8(a) gezeigt ist, wird beschrieben werden. Hier sind die Größen der Transistoren derart eingestellt, dass sie dieselben wie im Stand der Technik sind, und sind die Energieversorgungsspannung und das Erdungspotential jeweils als 3,3 und 0 V angenommen. Die Größe der p- und n-Kanal-MOS-Transistoren MP1 und MN1 wird derart angenommen, dass sie dieselbe wie die Transistorgröße des Referenzgrößeninverters 21 ist, und gleichermaßen wird die Größe der Transistoren MP2 und MN2 im zweiten Pseudo-Inverter 14 derart angenommen, dass sie dieselbe wie die Transistorgröße des dreifachen Inverters 41 ist (die jeweiligen Kanalbreiten der Transistoren MP2 und MN2 sind 20 und 8 μm). Zusätzlich sind die Takt- und Dateneingaben derart eingestellt, dass sie dieselben wie in den 11(a) und 11(b) sind.
Bei dieser Verifizierung der Übergangsanalyse wurde ein Test durch Verbinden des Rückseitengates des Transistors MN1 des ersten Pseudo-Inverters 13 mit der Sourceelektrode durchgeführt, um den Effekt eines Rückseitengates des Transistors MN1 auszuschließen. Die 4(a) und 4(b) zeigen die Ausgangswellenform der Ausgaben positiver und negativer Phase OTP und OTN der Differenzsignal-Erzeugungsschaltung 16 in diesem Fall. Die Schwellen der Transistoren MP2 und MN1, die aus dem Ergebnis der Analyse erhalten sind, sind jeweils 0,65 und 0,6 V, so dass es sich herausstellt, dass Vth[MP2] größer als Vth[MN1] ist. In diesem Fall ist die Wellenform J der Ausgabe negativer Phase OTN eine vollständige Schwingung zwischen der Energieversorgungsspannung 3,3 V und dem Erdungspotential 0 V, weil sie die Ausgabe des normalen Inverters 41 ist.
Gegensätzlich dazu kann es gesehen werden, dass bei der Ausgangswellenform positiver Phase H der hohe Pegel nur bis zu etwa 3,3 – 0,65 = 2,65 V klettert. Darüber hinaus sind die Schnittstellen P und R von beiden Spannungswellenformen kleine Werte von jeweils 0,4 und 0,6 V. Folglich wird der Defekt des Standes der Technik, nämlich die gleichzeitige Entregung der Transistoren MP4 und MP5 des Differenzschalters 18, verbessert. Weiterhin kann deshalb, weil die Signalamplituden der Differenzeingabe zu den Gates der Transistoren MP4 und MP5 klein sind, der Rauschpegel einer Strahlung aufgrund einer Variation bezüglich des Gatepotentials, das in die Stromausgangsanschlüsse IO und ION ausgeflossen ist, unterdrückt werden. Da dies unter der Bedingung gültig ist, dass Vth[MP2] größer als Vth[MN1] ist, ist es nötig, auf die Werte der Schwelle zu achten.
In der aktuell verwendeten Schaltung erfolgt es aufgrund des Anstiegs bezüglich des Schwellenwerts aufgrund des Rückseitengates des Transistors MN1 jedoch oft, dass Vth[MP2] kleiner als Vth[MN1] ist. Dies wird durch Verbinden des Rückseitengates des Transistors MN1 mit dem Erdungspotential realisiert. Die Änderung bezüglich des Gatepotentials des Transistors MP2 bei der Verifizierung einer Übergangsanalyse ist in 4(b) gezeigt, und aus diesen Daten wird herausgefunden, dass die Schwellen der Transistoren MP2 und MN1 jeweils 0,65 und 1,0 V sind. Das Gateelektrodenpotential von MP2 wird in diesem Fall derart angesehen, dass es gleich der Energieversorgungsspannung 3,3 V ist, wenn die Eingabe positiver Phase IN auf einem niedrigen Pegel ist, und VDD-Vth[MN1] = 3,3 – 1,0 = 2,3 V, der Wert, bei welchem der Transistor MN1 entregt wird, wenn IN auf einem hohen Pegel ist. Dies stimmt gut mit dem Ergebnis überein, das in 4(b) gezeigt ist.
In 5(a) sind jeweils Ausgangswellenformen positiver und negativer Phase N und J der Differenzsignal-Erzeugungsschaltung 16 gezeigt. Aus der Figur kann gesehen werden, dass die Ausgangswellenform positiver Phase H vollständig zwischen dem Erdungspotential und der Energieversorgungsspannung schwingt und dass die Spannungswellenform-Schnittstellen P und R jeweils bei etwa 0,4 und 0,6 V sind. Die Wellenform L der Stromspitze bei dem Stromausgangsanschluss IO ist kleiner als eine Hälfte der Stromwellenformspitzen (12(a) und 12(b)) des Standes der Technik, wie es in 6(a) gezeigt ist.
In 7(a) ist der Stromverbrauch einschließlich des DFF17 und der Differenzsignal-Erzeugungsschaltung 16 gezeigt. Ein Vergleich dieses Ergebnisses mit dem Fall nach dem Stand der Technik des minimalen Stromverbrauchs in 16(a) zeigt eine Verbesserung bei welcher der Spitzenstrom 3,54 mA bei diesem Ausführungsbeispiel gegenüber 3,96 mA beim Stand der Technik ist und der mittlere Strom 207 μA bei diesem Ausführungsbeispiel gegenüber 238 μA beim Stand der Technik ist. Weiterhin zeigt ein Vergleich der Stromverbrauchswellenform dieses Ausführungsbeispiels mit dem Fall nach dem Stand der Technik in 16(b), wo der Spitzenstrom klein ist, dass dieses Ausführungsbeispiel eine Verbesserung von etwa 60% gegenüber dem Stand der Technik für sowohl den Spitzenstrom als auch den mittleren Strom ergibt.
2 zeigt ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels dieser Erfindung. Gegensätzlich zu der Schaltung in 1 ist diese eine Differenzsignal-Erzeugungsschaltung 16, die auf einem n-Typ-Halbleitersubstrat ausgebildet ist, wobei die Abfallzeit und die Anstiegszeit der Ausgabe positiver Phase OTP jeweils länger und kürzer gemacht sind als diejenigen der Ausgabe OTN.
In dieser Schaltung ist die Gateelektrode des Transistors MP2 des zweiten Pseudo-Inverters 14 mit dem Ausgang des Inverters 21 verbunden, ist die Gateelektrode des Transistors MN2 des zweiten Pseudo-Inverters 14 mit dem Ausgang eines ersten Pseudo-Inverters 13B verbunden und sind die Sourceelektroden der Transistoren MP1 und MN1 des ersten Pseudo-Inverters 13B jeweils mit dem Ausgang positiver Phase OTP und dem Erdungsanschluss verbunden. Die übrigen Anschlüsse des Eingangs und der Transistoren MP1 und MN1 des ersten Pseudo-Inverters 13B sowie der Inverter 21, 31 und 41 sind dieselben wie beim ersten Ausführungsbeispiel.
3 ist ein Schaltungsdiagramm eines dritten Ausführungsbeispiels dieser Erfindung. Diese Schaltung zeigt den Fall, in welchem die Differenzsignal-Erzeugungsschaltung 16 konfiguriert ist, indem zwei Gruppen jeweils aus den Pseudo-Invertern 13 und 14 in 1 verwendet werden, und dass der Zustand, in welchem die Anstiegszeit der Ausgabe positiver Phase OTP allein länger als diejenige der Ausgabe (sie war in 1 aktuell OTN) der Inverterschaltungsgruppe 15 in 1 gemacht ist, auch auf die Ausgabe negativer Phase OTN anwendbar gemacht ist. Durch die Verwendung dieser Schaltung ist es möglich, den starken Durchgangsstrom zu eliminieren, der im Inverter 41 in 1 fließt, und ebenso den Spitzenstrom zu verringern. Diese Schaltung weist somit die fünf Blöcke einer Inverterschaltungsgruppe 15A auf, die eine Eingabe positiver Phase IN empfängt, und vier von einem ersten bis zu einem vierten Pseudo-Inverter 13A, 14A, 13B und 14B.
Die Inverterschaltungsgruppe 15A ist durch in Reihe Schalten der Inverter 32, 33 und 22 ausgebildet. Dem Inverter 32 wird die Eingabe positiver Phase IN als Eingabe zugeführt, und sein Ausgang ist mit dem Eingang des Pseudo-Inverters 13A verbunden, der Ausgang des Inverters 33 ist mit dem Eingang des Pseudo-Inverters 13B und der Gateelektrode eines Transistors MN21 des Pseudo-Inverters 14A verbunden, und der Ausgang des Inverters 22 ist mit der Gateelektrode eines Transistors MN22 des Pseudo-Inverters 14B verbunden. Die Schaltungen der ersten und dritten Pseudo-Inverter 13A und 13B sind dieselben wie diejenigen des Pseudo-Inverters 13 in 1, und gleichermaßen sind die Schaltungen der zweiten und vierten Pseudo-Inverter 14A und 14B dieselben wie diejenigen des Pseudo-Inverters 14 in 1.
Weiterhin ist der Ausgang des ersten Pseudo-Inverters 13A mit einem der Eingänge des zweiten Pseudo-Inverters 14A verbunden und wird die Ausgabe des Pseudo-Inverters 14A als die Ausgabe positiver Phase OTP identifiziert. Analog dazu ist der Ausgang des dritten Pseudo-Inverters 13B mit einem der Eingänge des vierten Pseudo-Inverters 14B verbunden und wird die Ausgabe des Pseudo-Inverters 14B als die Ausgabe negativer Phase OTN identifiziert. Der Betrieb dieser Schaltung kann auf dieselbe Weise wie bei dem Betrieb des ersten Ausführungsbeispiels dieser Erfindung beschrieben werden.
Als Nächstes wird das Ergebnis der Verifizierung einer Übergangsanalyse dieser Schaltung beschrieben werden. In diesem Fall sind die Größen der Inverter 32, 33 und 22 derart eingestellt, dass sie das Zweifache, das Zweifache und das Einfache der Größe des minimalen Inverters sind, sind die Größen von dem ersten bis zum vierten Pseudo-Inverter 13A, 13B, 14A und 14B derart eingestellt, dass sie dieselben wie diejenigen der Pseudo-Inverter 13 und 14 sind, und sind den anderen Elementen mit denselben Symbolen wie beim ersten Ausführungsbeispiel dieselben Größen wie zuvor zugeteilt.
Die Ausgangswellenform positiver Phase H und die Ausgangswellenform negativer Phase J, die Stromspitzenwellenform L bei dem Stromausgangsanschluss IO und die Stromverbrauchswellenform dieser Differenzsignal-Erzeugungsschaltung 16, die durch eine Übergangsanalyse erhalten werden, sind jeweils in 5(b), 6(b) und 7(b) gezeigt. Die Höhe der Spannungswellenform-Schnittstelle P wurde von derjenigen in dem Fall des ersten Ausführungsbeispiels auf etwa 0,1 V reduziert, wie in 5(b), und die Stromspitzenwellenform L hatte eine minimale Höhe, wie in 6(b). Weiterhin wurde der mittlere Strom der Stromverbrauchswellenform etwas auf 224 μA im Vergleich mit dem ersten Ausführungsbeispiel entsprechend der Erhöhung bezüglich der Anzahl von Elementen erhöht, aber der Spitzenstrom zeigte den minimalen Wert von 2,79 mA, wie in 7(b), was eine Verbesserung bezüglich des Spitzenstroms anzeigt.
Gemäß dem Ergebnis der Verifizierung einer Übergangsanalyse wurde herausgefunden, dass ein Umschalten eines Stroms mit 4,5 ns möglich ist, so dass eine maximale Betriebsfrequenz durch eine CMOS-Konfiguration von 220 MHz erreichbar ist. Zusätzlich ist es dort, wo die Differenzsignal-Erzeugungsschaltung dieser Erfindung auf einen D/A-Wandler vom Stromausgangstyp angewendet wird, möglich, den Stromverbrauch des digitalen Schaltungsteils im Vergleich mit dem Stand der Technik um ein Maximum von etwa 40% zu reduzieren.
Darüber hinaus können diese Ausführungsbeispiele zusätzlich zu einer Differentialverstärkerschaltung und einer Differential-Umschaltschaltung auf einen Takttreiber oder ähnliches angewendet werden, der Ausgaben positiver und negativer Phase erfordert.
Wie es im Obigen beschrieben ist, lässt die Differenzsignal-Erzeugungsschaltung dieser Erfindung einen Aufbau mit einer kleineren Anzahl von Elementen zu, ermöglicht sie, den Verbrauch an mittlerem Strom zu minimieren und reduziert sie die Stromspitze vom Stromausgangsanschluss, so dass es die Schaltung möglich macht, einen Stromschaltbetrieb hoher Geschwindigkeit zu realisieren.
Weiterhin ist es dann, wenn die Schwelle des n-Kanal-MOS-Transistors kleiner als die Schwelle des p-Kanal-MOS-Transistors gemacht wird, möglich, die Signalamplitude des Eingangssignals des Differenzschalters um den Betrag entsprechend der Schwelle des p-Kanal-MOS-Transistors von der Energieversorgungsspannung zu reduzieren und das Rauschen zu unterdrücken, das über die Überlagerungskapazität zwischen dem Gate und dem Drain des p-Kanal-MOS-Transistors des Differenzschalters zum Stromausgangsanschluss ausfließt.
Während diese Erfindung in Verbindung mit bestimmten bevorzugten Ausführungsbeispielen beschrieben worden ist, ist es zu verstehen, dass der mittels dieser Erfindung umfasste Gegenstand nicht auf diese spezifischen Ausführungsbeispiele zu beschränken ist. Im Gegenteil ist beabsichtigt, dass der Gegenstand der Erfin dung alle Alternativen, Modifikationen und Äquivalente enthält, wie sie innerhalb des Schutzumfangs der folgenden Ansprüche enthalten sein können.

Claims

Differenzsignal-Erzeugungsschaltung (16), die ein Paar von Differenzsignalen OTN, OTP in Reaktion auf ein Steuersignal IN ausgibt, zum Umschalten des Strompfads einer Umschaltschaltung (18), die ein Paar von Differentialtransistoren MP4, MP5 aufweist, wobei die Differenzsignal-Erzeugungsschaltung weiterhin eine Ausgabeverzögerungsschaltung aufweist, die das Paar von Differenzialtransistoren antreibt, um das Paar von Differenzialtransistoren von einer gleichzeitigen Deaktivierung abzuhalten, indem einer Abfallzeit von einem des Paars von Differenzsignalen eine längere Verzögerung als einer Anstiegszeit des Steuersignals zugeordnet wird oder indem einer Anstiegszeit von einem des Paars von Differenzsignalen eine längere Verzögerung als einer Abfallzeit des Steuersignals zugeteilt wird.
Differenzsignal-Erzeugungsschaltung (16) nach Anspruch 1, die weiterhin Folgendes aufweist: einen Eingangsknoten IN zum Empfangen des Steuersignals; einen ersten Knoten, der an ein Gate von einem der Differenzialtransistoren angeschlossen ist; einen zweiten Knoten, der an ein Gate des anderen der Differenzialtransistoren angeschlossen ist; einen ersten Inverter (31), der zwischen dem Eingangsknoten und einem dritten Knoten angeschlossen ist; einen zweiten Inverter (41), der zwischen dem dritten Knoten und dem ersten Knoten angeschlossen ist; einen ersten Transistor MP2 eines ersten Leitfähigkeitstyps, der zwischen einer ersten Energieversorgungsleitung VDD und dem zweiten Knoten angeschlossen ist und ein Gate hat, das an einen vierten Knoten angeschlossen ist; einen zweiten Transistor MN2 eines zweiten Leitfähigkeitstyps, der zwischen einer zweiten Energieversorgungsleitung GND und dem zweiten Knoten angeschlossen ist und ein Gate hat, das an den Eingangsknoten angeschlossen ist; und eine Verzögerungsschaltung (13), die zwischen dem dritten Knoten und dem vierten Knoten angeschlossen ist.
Differenzsignal-Erzeugungsschaltung nach Anspruch 2, wobei die Verzögerungsschaltung (13) einen dritten Transistor MP1 des ersten Leitfähigkeitstyps enthält, der zwischen der ersten Energieversorgungsleitung und dem vierten Knoten angeschlossen ist und ein Gate hat, das an den dritten Knoten angeschlossen ist, und einen vierten Transistor MN1 des zweiten Leitfähigkeitstyps, der zwischen dem zweiten Knoten und dem vierten Knoten angeschlossen ist und ein Gate hat, das an den dritten Knoten angeschlossen ist.
Schaltung, die Folgendes aufweist: eine erste Energieversorgungsleitung VDD; eine zweite Energieversorgungsleitung GND; einen ersten Ausgangsanschluss OTP; einen ersten Transistor MP2 eines ersten Leitfähigkeitstyps, der zwischen der ersten Energieversorgungsleitung und dem ersten Ausgangsanschluss angeschlossen ist und ein Gate hat, das an einen ersten Knoten angeschlossen ist; einen zweiten Transistor MN2 eines zweiten Leitfähigkeitstyps, der entgegengesetzt zum ersten Leitfähigkeitstyp ist, welcher Transistor zwischen dem Ausgangsanschluss und der zweiten Energieversorgungsleitung angeschlossen ist und ein Gate hat, das an einen zweiten Knoten angeschlossen ist; und eine erste Verzögerungsschaltung (13, 31), die zwischen dem ersten Knoten und dem zweiten Knoten angeschlossen ist.
Schaltung nach Anspruch 4, wobei die erste Verzögerungsschaltung einen ersten Inverter (31) aufweist, der zwischen dem zweiten Knoten und einem dritten Knoten angeschlossen ist, einen dritten Transistor MP1 des ersten Leitfähigkeitstyps, der zwischen der ersten Energieversorgungsleitung und dem ersten Knoten angeschlossen ist und ein Gate hat, das an den dritten Knoten angeschlossen ist, und einen vierten Transistor MN1 des zweiten Leitfähigkeitstyps, der zwischen dem ersten Knoten und dem ersten Ausgangsanschluss angeschlossen ist und ein Gate hat, das an den dritten Knoten angeschlossen ist.
Schaltung nach Anspruch 5, die weiterhin Folgendes aufweist: einen zweiten Ausgangsanschluss OTN; einen fünften Transistor MP22 des ersten Leitfähigkeitstyps, der zwischen der ersten Energieversorgungsleitung und dem zweiten Ausgangsanschluss angeschlossen ist und ein Gate hat, das an einen vierten Knoten angeschlossen ist; einen sechsten Transistor MN22 des zweiten Leitfähigkeitstyps, der zwischen dem zweiten Ausgangsanschluss und der zweiten Energieversorgungsleitung angeschlossen ist und ein Gate hat, das an den dritten Knoten angeschlossen ist; und eine zweite Verzögerungsschaltung (138, 22), die zwischen dem vierten Knoten und dem dritten Knoten angeschlossen ist.
Schaltung nach Anspruch 6, wobei die zweite Verzögerungsschaltung einen siebten Transistor MP12 des ersten Leitfähigkeitstyps aufweist, der zwischen der ersten Energieversorgungsleitung und dem fünften Knoten angeschlossen ist und ein Gate hat, das an einen fünften Knoten angeschlossen ist, einen achten Transistor MN12 des zweiten Leitfähigkeitstyps, der zwischen dem vierten Knoten und dem zweiten Ausgangsanschluss angeschlossen ist, und einen zweiten Inverter (22), der zwischen dem dritten Knoten und dem fünften Knoten angeschlossen ist.