DE68926518T2

DE68926518T2 - Flipflop-Schaltung

Info

Publication number: DE68926518T2
Application number: DE68926518T
Authority: DE
Inventors: Makoto C O Oki Electri Shikata
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-02-29
Filing date: 1989-02-21
Publication date: 1997-01-23
Anticipated expiration: 2009-02-22
Also published as: JPH01221911A; EP0330971A2; EP0330971A3; EP0330971B1; JPH077901B2; CA1299682C; US5025174A; DE68926518D1

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft eine Hochgeschwindigkeits-Flip-Flop-Schaltung mit Funktionen, die denjenigen eines Verzögerungs-Flip-Flops äquivalent sind.
Ein Verzögerungs bzw. Delay-Fiip-Flop (nachstehend als D-FF bezeichnet) ist im allgemeinen eine Schaltung, die in Synchronisation mit einem Taktsignal Daten einliest und sie zu einem gegebenen Zeitpunkt wieder ausgibt. Bei hohen Taktfrequenzen ist diese Art von D-FF für Fehler beim Einlesen der Daten anfällig. Aus diesem Grund wurden verschiedene für einen Hochgeschwindigkeitsbetrieb geeignete Flip-Flop-Schaltungen (nachstehend als FF-Schaltungen bezeichnet) vorgeschlagen.
Eine derartige FF-Schaltung nach dem Stand der Technik wurde in dem Artikel "5-Gbit/s Si Integrated Regenerative Demultiplexer and Decision Circuit" von Detlef Clawin, Ulrich Langmann und Hans-Ulrich Schreiber beschrieben, der auf den Seiten 385 bis 389 des (American) IEEE Journal of Solid-State Circuits, Band SC-22, Nr.3, im Juni 1987 erschien. Nachstehend ist eine Beschreibung unter Bezug auf die Zeichnungen dieser Schaltung angegeben.
Fig. 1 ist ein Blockdiagramm, das ein Beispiel der Konfiguration einer FF-Schaltung nach dem Stand der Technik zeigt, wie sie beispielsweise aus IEEE Journal of Solid-State Circuits, Band SC-22, Nr.6, Dezember 1987, Seiten 1048 bis 1054; K. C. Hsieh et al.: "A 12-bit 1-Gword/s GaAs digital - to - analog converter system" bekannt ist.
Diese FF-Schaltung weist ein Paar von Haupt-Neben- bzw. Master-Slave- Flip-Flops (nachstehend als MS-FFs bezeichnet) 1 und 2 zum Zwischenspeichern von Daten Di und der invertierten Daten i in Synchronisation mit einem Taktsignal CL und seinem invertierten Taktsignal sowie einen Selektor 3 zum Auswählen der Ausgänge der MS-FFs 1 und 2 auf, der auf das Taktsignal CL und das invertierte Taktsignal anspricht und sie in Form von Daten Do und invertierten Daten o erzeugt.
Das MS-FF list eine Schaltung, die die Daten Di und die invertierten Daten i beim Anstieg des Taktsignals CL zwischenspeichert und sie beim Abfall des Taktsignals CL ausgibt, und sie weist einen Eingangsanschluß D1 zum Eingeben der Daten Di, einen invertierten Eingangsanschluß 1 zum Eingeben der invertierten Daten i, einen Takteingangsanschluß 1 zum Eingeben des Taktsignals CL, einen invertierten Takteingangsanschluß 1 zum Eingeben des invertierten Taktsignals, einen Ausgangsanschluß Q1 und einen invertierten Ausgangsanschluß 1 auf. Das MS-FF 2 ist eine Schaltung, die die Daten Di und die invertierten Daten i beim Anstieg des invertierten Taktsignals zwischenspeichert und sie beim Abfall des invertierten Taktsignals ausgibt, und sie weist einen Eingangsanschluß D2 zum Eingeben der Daten Di, einen invertierten Eingangsanschluß 2 zum Eingeben der invertierten Daten i, einen Takteingangsanschluß C2 zum Eingeben des invertierten Taktsignals , einen invertierten Takteingangsanschluß C2 zum Eingeben des Taktsignals CL, einen Ausgangsanschluß Q2 und einen invertierten Ausgangsanschluß 2 auf. Der Selektor 3 weist einen mit dem Ausgangsanschluß Q1 verbundenen Eingangsanschluß I1, einen mit dem invertierten Ausgangsanschluß 1 verbundenen invertierten Eingangsanschluß 1, einen mit dem Ausgangsanschluß Q2 verbundenen Eingangsanschluß I2, einen mit dem invertierten Ausgangsanschluß 2 verbundenen invertierten Eingangsanschluß 2, einen Steueranschluß CS zum Eingeben des Taktsignals CL, einen invertierten Steueranschluß zum Eingeben des invertierten Taktsignals , einen Ausgangsanschluß O zum Ausgeben der Daten Do und einen invertierten Ausgangsanschluß zum Ausgeben der invertierten Daten o auf. Wenn der logische Pegel des Steueranschlusses CS hoch (nachstehend als "H" bezeichnet) und der logische Pegel des invertierten Steueranschlusses niedrig (nachstehend als "L" bezeichnet) ist, erzeugt der Selektor 3 den logischen Pegel des Eingangsanschlusses I1 an dem Ausgangsanschluß O und den logischen Pegel des invertierten Eingangsanschlusses 1 an dem invertierten Ausgangsanschluß ; wenn der Steueranschluß CS "L" und der invertierte Steueranschluß "H" ist, erzeugt er den logischen Pegel des Eingangsanschlusses 12 an dem Ausgangsanschluß O und den logischen Pegel des invertierten Eingangsanschlusses 2 an dem invertierten Ausgangsanschluß .
Fig. 2 ist ein Zeitabfolgediagramm für Fig. 1, wobei die Zeiten t0 bis t4 auf der horizontalen Achse angegeben sind. Die Funktionsweise von Fig. 1 ist nachstehend unter Bezug auf dieses Diagramm erklärt.
Zur Zeit t0 ist das Taktsignal CL "H", das invertierte Taktsignal ist "L", die Daten Di sind "L" und die invertierten Daten i sind "H", so daß der Ausgangsanschluß Q1 des MS-FF 1 auf "L" gehalten und der invertierte Ausgangsanschluß 1 auf "H" gehalten wird sowie der Ausgangsanschluß Q2 des MS-FF 2 auf "L" und der invertierte Ausgangsanschluß 2 auf "H" geht, wodurch die Daten Do an dem Ausgangsanschluß O des Selektors 3 "L" und die invertierten Daten o an dem invertierten Ausgangsanschluß "H" gemacht werden.
Wenn zur Zeit t1 das Taktsignal CL auf "L" und das invertierte Taktsignal auf "H" geht, steigt der Ausgangsanschluß Q1 des MS-FF 1 auf "H" an und fällt der invertierte Ausgangsanschluß Q1 invertierte Ausgangsanschluß 1 auf "L" ab, da die Daten Di "H" und die invertierten Daten i "L" sind. Die Ausgangsanschlüsse Q2 und 2 werden nicht verändert.
Wenn zur Zeit t2 das Taktsignal CL auf "H" und das invertierte Taktsignal auf "L" geht, ist der Ausgangsanschluß Q2 des MS-FF 2 "L" und der invertierte Ausgangsanschluß 2 "H", der Ausgangsanschluß Q1 des MS-FF 1 bleibt "H" und der invertierte Ausgangsanschluß 1 bleibt "L", da die Daten Di "L" und die invertierten Daten i "H" sind. Die Daten Do an dem Ausgangsanschluß O des Selektors 3 sind deshalb "H", und die invertierten Daten o an dem invertierten Ausgangsanschluß sind "L".
Wenn zur Zeit t3 das Taktsignal CL auf "L" und das invertierte Taktsignal auf "H" geht, ist der Ausgangsanschluß Q1 des MS-FF 1 "H" und der invertierte Ausgangsanschluß 1 "L", der Ausgangsanschluß Q2 des MS-FF 2 bleibt "L" und der invertierte Ausgangsanschluß 2 bleibt "H", die Daten Do gehen auf "L", und die invertierten Daten o gehen auf "H", da die Daten Di "H" und die invertierten Daten i "L" sind.
Wenn das Taktsignal CL zur Zeit t4 auf "H" und das invertierte Taktsignal auf "L" geht, bleibt der Ausgangsanschluß Q1 des MS-FF 1 "H" und der invertierte Ausgangsanschluß 1 "L", der Ausgangsanschluß Q2 des MS-FF 2 geht auf "H", und der invertierte Ausgangsanschluß 2 geht auf "L", die Daten Do gehen auf "H", während die invertierten Daten o auf "L" gehen, da die Daten Di "H" und die invertierten Daten i "L" sind.
Die FF-Schaltung in Fig. 1 arbeitet somit als D-FF, indem sie die logischen Pegel der Daten Di und der invertierten Daten i, wenn sich das Taktsignal CL und das invertierte Taktsignal ändern, bei der nächsten Änderung des Taktsignals CL und des invertierten Taktsignals als Daten Do und invertierte Daten o ausgibt. Wenn das Taktsignal CL "H" und das invertierte Taktsignal "L" ist, werden die Ausgangssignale des MS-FF 1 von dem Selektor 3 ausgegeben, während die Ausgangssignale des MS-FF 2 von dem Selektor 3 ausgegeben werden, wenn das Taktsignal CL "L" und das invertierte Taktsignal "H" ist, weshalb ein stabiler Hochgeschwindigkeitsbetrieb selbst bei hohen Frequenzen des Taktsignals CL möglich ist.
Der Grund, daß die FF-Schaltung in Fig. 1 einen Hochgeschwindigkeitsbetrieb durchführen kann, kann nachstehend angegeben werden. Die FF-Schaltung in Fig. 1 ist derart aufgebaut, daß das MS-FF 1 und das MS-FF 2 nur mit der halben Taktfrequenz arbeiten, mit der sie arbeiten würden, wenn sie als einzeln arbeitende D-FFs verwendet würden. Die FF-Schaltung in Fig. 1 kann somit bei einer Bitrate arbeiten, die der doppelten Grenztaktfrequenz eines einzeln arbeitenden D-FF gleich ist. Aus der EP-A-0 110 060 ist ein Flip-Flop-Aufbau mit kreuzweise gekoppelten Invertern vom dynamischen Typ bekannt, die von einem Taktimpuls (csi) getrieben sind.
Da die vorstehend beschriebene FF-Schaltung zwei MS-FFs 1 und 2 sowie einen Selektor 3 verwendet, besteht ein Problem darin, daß, wenn diese NOR-Glieder enthalten, beispielsweise 18 bis 22 NOR-Glieder benötigt werden; die große Anzahl von benötigten Elementen und der komplexe Schaltungsaufbau stellen ein Hindernis für einen hohen Grad an Schaltungsintegration dar und verbrauchen mehr Leistung als das gewöhnliche D-FF. Ein weiteres Problem besteht darin, daß die Ausgabe im Vergleich zu dem gewöhnlichen D-FF um ein Bit verzögert ist, was die Anwendbarkeit der Schaltung einschränkt.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der Erfindung ist es, eine FF-Schaltung zu schaffen, die das Problem der großen Anzahl von Elementen und des komplexen Schaltungsaufbaus, das Problem des größeren Leistungsverbrauchs und das Problem der im vorstehend beschriebenen Stand der Technik auftretenden Ausgabeverzögerung löst.
Eine erfindungsgemäße Flip-Flop-Schaltung ist in Anspruch 1 angegeben.
In einer FF-Schaltung, die gemäß dieser Erfindung wie vorstehend beschrieben konfiguriert ist, schalten das erste und das zweite Transferglied sowie das dritte und das vierte Transferglied in Synchronisation mit dem Taktsignal und dem invertierten Taktsignal abwechselnd ein und aus und lesen abwechselnd die Daten und die invertierten Daten ein. Die ersten und zweiten Inverter sowie die dritten und vierten Inverter speichern die von den Transfergliedern eingelesenen Daten und invertierten Daten zeitweise und geben sie dann aus. Der Selektor gibt in Synchronisation mit dem Taktsignal und dem invertierten Taktsignal abwechselnd den ersten und den zweiten FF-Ausgang aus. Die Schaltung arbeitet somit beispielsweise bei hoher Geschwindigkeit in der Art eines D-FF. Da die ersten und zweiten FFs wenige Elemente aufweisen, ist der Schaltungsaufbau vereinfacht und kann höhere lntegrationsgrade erreichen, während er weniger Leistung verbraucht. Ferner tritt keine Ein-Bit-Ausgabeverzögerung in der Konfiguration der ersten und zweiten FFs auf. Die vorstehend genannten Probleme können somit beseitigt werden.
Die Selektor-Schaltung kann ebenfalls durch Verwendung einer Konfiguration mit beispielsweise sechs NOR-Gliedern vereinfacht werden. Weitere Ausführungsformen der Erfindung sind in den Unteransprüchen definiert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm einer FF-Schaltung nach dem Stand der Technik.
Fig. 2 ist ein Zeitabfolgediagramm für Fig. 1.
Fig. 3 ist ein schematisches Diagramm einer FF-Schaltung, die eine Ausführungsform dieser Erfindung darstellt.
Fig. 4 ist ein Zeitabfolgediagramm für Fig. 3.

AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN

Fig. 3 ist ein schematisches Diagramm einer FF-Schaltung, die eine Ausführungsform der vorliegenden Erfindung darstellt.
Diese FF-Schaltung umfaßt erste und zweite FFs 10 und 20 zum abwechselnden Zwischenspeichern von Eingangsdaten Di und invertierten Eingangsdaten i in Synchronisation mit einem Taktsignal CL und einem invertierten Taktsignal sowie einen Selektor 30 zum abwechselnden Auswählen der von den ersten und zweiten FFs 10 und 20 zwischengespeicherten Daten Di und der invertierten Daten i in Abhängigkeit von dem Taktsignal CL und dem invertierten Taktsignal und zu deren Erzeugung als Daten Do und als invertierte Daten o; die Gesamtfunktion dieser FF-Schaltung ist es, als D-FF zu arbeiten.
Das erste FF 10 umfaßt ein erstes Transferglied 11 in Form eines Feldeffekttransistors, dessen Source- oder Drain-Elektrode mit einem ebenfalls mit Di bezeichneten Eingangsdatenanschluß verbunden ist, um die Daten Di zu empfangen, dessen Gate-Elektrode mit einem Taktsignaleingangsanschluß CL verbunden ist, so daß er in Abhängigkeit von dem Taktsignal CL ein- und ausschaltet und der die Daten Di aufnimmt, wenn er eingeschaltet ist.
Das erste FF 10 umfaßt ferner ein zweites Transferglied 12 in Form eines Feldeffekttransistors, dessen Source- oder Drain-Elektrode mit einem invertierten Eingangsdatenanschluß i verbunden ist, um die invertierten Daten 1 zu empfangen, der in Abhängigkeit von dem Taktsignal CL ein- und ausschaltet und der die invertierten Daten i aufnimmt, wenn er eingeschaltet ist. Die verbleibende Source-/Drain-Elektrode des Transferglieds 11 ist mit einem Ausgangsknoten N11 der Flip-Flop-Schaltung 10 verbunden. Die verbleibende Source- oder Drain-Elektrode des Transferglieds 12 ist mit einem Ausgangsknoten N12 der Flip-Flop-Schaltung 10 verbunden.
Das erste FF 10 umfaßt ferner eine Zwischenspeicher- bzw. Latch- Schaltung 15, die erste und zweite Inverter 13 und 14 umfaßt, die über die Ausgangsknoten N11 und N12 der ersten und zweiten Transferglieder 11 und 12 wie in Fig. 3 dargestellt quer- bzw. kreuzgekoppelt sind. Der erste Inverter 13 weist genauer gesagt Eingangs- und Ausgangsknoten auf, die mit den Ausgängen der ersten bzw. zweiten Transferglieder 11 bzw. 12 verbunden sind. Der zweite Inverter 14 weist Eingangs- und Ausgangsknoten auf, die mit den Ausgängen der ersten bzw. zweiten Transferglieder 12 bzw. 11 verbunden sind.
Das zweite FF 20 umfaßt ein drittes Transferglied 21 in Form eines Feldeffekttransistors, dessen Source- oder Drain-Elektrode mit dem Eingangsdatenanschluß Di verbunden ist, um die Daten Di zu empfangen, dessen Gate-Elektrode mit einem invertierten Taktsignalanschluß verbunden ist, so daß er in Abhängigkeit von dem invertierten Taktsignal ein- und ausschaltet, und der die Daten Di aufnimmt, wenn er eingeschaltet ist.
Das zweite FF 20 umfaßt ferner ein viertes Transferglied 22 in Form eines Feldeffekttransistors, dessen Source- oder Drain-Elektrode mit dem invertierten Eingangsdatenanschluß i verbunden ist, um die Daten i zu empfangen, dessen Gate-Elektrode mit dem invertierten Taktsignaleingangsanschluß verbunden ist, so daß er in Abhängigkeit von dem invertierten Taktsignal einund ausschaltet, und der die Daten i aufnimmt, wenn er eingeschaltet ist.
Das zweite FF 20 umfaßt ferner eine Zwischenspeicher- bzw. Latch- Schaltung 25, die dritte und vierte Inverter 23 und 24 aufweist, die über die Ausgangsknoten N21 und N22 der dritten und vierten Transferglieder 21 und 22 querbzw. kreuzgekoppelt sind. Der dritte Inverter 23 weist genauer gesagt Eingangsund Ausgangsknoten auf, die mit den Ausgängen der dritten bzw. vierten Transferglieder 21 bzw. 22 verbunden sind. Der vierte Inverter 24 weist Eingangs- und Ausgangsknoten auf, die mit den Ausgängen der vierten bzw. dritten Transferglieder 24 bzw. 23 verbunden sind.
Die ersten bis vierten Transferglieder 11, 12, 21 und 22, die Feldeffekttransistoren (nachstehend als FETs bezeichnet) umfassen, schalten ein, wenn das an ihre Gate-Elektroden angelegte Taktsignal CL und das invertierte Taktsignal "H" sind und sie schalten aus, wenn diese "L" sind.
Der Selektor 30 umfaßt erste bis sechste NOR-Glieder 31, 32, 33, 34, 35 und 36 mit je zwei Eingängen; das Taktsignal CL und der Knoten N11 sind mit den Eingängen des ersten NOR-Glieds 31, das Taktsignal CL und der Knoten N12 mit den Eingängen des zweiten NOR-Glieds 32, das invertierte Taktsignal und der Knoten N21 mit den Eingängen des dritten NOR-Glieds 33 und das invertierte Taktsignal und der Knoten N22 mit den Eingängen des vierten NOR-Glieds 34 verbunden. Die Ausgangsknoten N31 und N33 des ersten und des dritten NOR-Glieds 31 und 33 sind mit den Eingängen des fünften NOR-Glieds 35, die Ausgangsknoten N32 und N34 des zweiten und des vierten NOR-Glieds 32 und 34 sind mit den Eingängen des sechsten NOR-Glieds 36 verbunden, und die Daten Do und die invertierten Daten o werden von den Ausgängen des fünften und des sechsten NOR-Glieds 35 und 36 ausgegeben.
Fig. 4 ist ein Zeitabfolgediagramm für Fig. 3, wobei die Zeiten t0 bis t4 auf der horizontalen Achse angegeben sind. Die Funktionsweise von Fig. 3 ist nachstehend unter Bezug auf dieses Diagramm erklärt.
Zur Zeit t0 sind die Daten Di "L", die invertierten Daten i sind "H", das Taktsignal CL steigt auf "H" an, und das invertierte Taktsignal fällt auf "L" ab, so daß das erste und das zweite Transferglied 11 und 12 einschalten, der Ausgangsknoten N11 auf "L" geht, der Ausgangsknoten N 12 auf "H" geht, das dritte und das vierte Transferglied 21 und 22 ausschalten und die Ausgangsknoten N21 und N22 ihre vorigen "L"- bzw. "H"-Zustände aufrechterhalten. Das "L" des Knotens N11 und das "H" des Taktsignals CL werden der NOR-Operation des NOR-Glieds 31 unterzogen, dessen Ausgangsknoten N31 auf "L" geht. In ähnlicher Weise durchlaufen das "H" des Knotens N12 und das "H" des Taktsignals CL das NOR-Glied 32, dessen Ausgangsknoten N32 auf "L" gehalten wird, das "L" des Knotens N21 und das "L" des invertierten Taktsignals durchlaufen das NOR-Glied 33, dessen Ausgangsknoten N33 auf "H" geht, und das "H" des Knotens N22 und das "L" des invertierten Taktsignals durchlaufen das NOR-Glied 34, dessen Ausgangsknoten N34 auf "L" gehalten wird. Das "L" des Knotens 31 und das "H" des Knotens 33 werden der NOR-Operation durch das NOR-Glied 35 unterzogen, wodurch die Ausgangsdaten Do auf "L" gehen, und das "L" des Knotens 32 und das "L" des Knotens 34 werden der NOR-Operation durch das NOR-Glied 36 unterzogen, wodurch die invertierten Ausgangsdaten o auf "H" gehen.
Zur Zeit t01 steigen die Daten Di auf "H" an, und die invertierten Daten D fallen auf "L" ab. Entsprechend steigt der Knoten N11 auf "H" an, und der Knoten N12 fällt auf "L". Da das Taktsignal CL "H" ist, werden die Knoten N31 und N32 auf "L" gehalten.
Wenn zur Zeit tl das Taktsignal CL auf "L" und das invertierte Taktsignal auf "H" geht, wird der Knoten N11 auf "H" gehalten, wird der Knoten 12 auf "L" gehalten, geht der Knoten 21 auf "H", geht der Knoten 22 auf "L", wird der Knoten 31 auf "L" gehalten, geht der Knoten 32 auf "H", geht der Knoten 33 auf "L", wird der Knoten 34 auf "L" gehalten, gehen die Daten Do auf "H" und gehen die invertierten Daten o auf "L" da die Daten Di "H" sind und die invertierten Daten i "L" sind.
Zur Zeit t11 fallen die Daten Di auf "L" ab, und die invertierten Daten D steigen auf "H" an. Entsprechend fällt der Knoten N21 auf "L" ab und steigt der Knoten N22 auf "H" an. Da das invertierte Taktsignal "H" ist, werden die Knoten N33 und N34 auf "L" gehalten.
Wenn zur Zeit t2 das Taktsignal CL auf "H" geht und das invertierte Taktsignal auf "L" geht, sind die Knoten N11, N12, N21, N22, N31, N32, N33 und N34 jeweils auf "L", "H", "L", "H", "L", "L", "H" und "L", die Daten Do gehen auf "L", und die invertierten Daten o gehen auf "H", da die Daten Di "L" sind und die invertierten Daten i "H" sind.
Zur Zeit t21 steigen die Daten Di auf "H" an, und die invertierten Daten D fallen auf "L" ab. Entsprechend steigt der Knoten N11 auf "H" an und fällt der Knoten N12 auf "L" ab. Da das Taktsignal CL "H" ist, werden die Knoten N31 und N32 auf "L" gehalten.
Wenn zur Zeit t3 das Taktsignal CL auf "L" geht und das invertierte Taktsignal auf "H" geht, sind die Knoten N11, N12, N21, N22, N31, N32, N33 und N34 jeweils auf "H", "L", "H", "L", "L", "H", "L" und "L", die Daten Do gehen auf "H" und die invertierten Daten o gehen auf "L", da die Daten Di "H" sind und die invertierten Daten i "L" sind.
Es wird angenommen, daß zwischen der Zeit t3 und der Zeit t4 keine Änderung in den Daten Di und den invertierten Daten i stattfindet.
Wenn zur Zeit t4 das Taktsignal CL auf "H" geht und das invertierte Taktsignal auf "L" geht, sind die Knoten N11, N12, N21, N22, N31, N32, N33 und N34 jeweils auf "H", "L", "H", "L", "L", "L", "L" und "H", die Daten Do gehen auf "H", und die invertierten Daten o gehen auf "L", da die Daten Di "H" sind und die invertierten Daten i "L" sind.
Wenn somit das Taktsignal CL auf "H" geht und das invertierte Taktsignal auf "L" geht, erzeugt der Selektor 30 die Ausgänge des zweiten FF 20, nämlich die Signale an den Knoten N21 und N22, als Daten Do und als invertierte Daten o; wenn das Taktsignal CL auf "L" geht und das invertierte Taktsignal auf "H" geht, erzeugt er die Ausgänge des ersten FF 10, nämlich die Signale an den Knoten N11 und Ni2, als Daten Do und als invertierte Daten o. Die FF-Schaltung in Fig. 3 arbeitet deshalb als D-FF, indem sie die logischen Pegel der Daten Di und der invertierten Daten i als Daten Do und invertierte Daten o ausgibt, wenn sich die logischen Pegel des Taktsignals CL und des invertierten Taktsignal ändern.
Diese Ausführungsform besitzt die folgenden Vorteile:
(a) Während die FF-Schaltung nach dem Stand der Technik 18 bis 22 NOR-Glieder benötigt, weist die FF-Schaltung dieser Ausführungsform vier Transferglieder 11, 12, 21 und 22, vier Inverter 13, 14, 23 und 24 sowie sechs NOR-Glieder 31 bis 36 auf; sie weist somit weniger Elemente auf, verbraucht deswegen weniger Leistung und ermöglicht aufgrund ihres einfacheren Schaltungsaufbaus, daß eine höhere Integration erreicht werden kann.
(b) Die Daten Do und die invertierten Daten o werden mit der gleichen Zeitabfolge wie bei dem gewöhnlichen D-FF ausgegeben, so daß diese Ausführungsform weithin in den gleichen Anwendungen wie das gewöhnliche D-FF verwendet werden kann, wo hohe Verarbeitungsgeschwindigkeiten erforderlich sind.
Die Erfindung ist nicht auf die in den Zeichnungen dargestellte Ausführungsform beschränkt, sondern ermöglicht verschiedene Modifikationen, von denen nachstehend einige Beispiele angegeben sind.
(i) Die Transferglieder 11, 12, 21 und 22 können andere Transistoren als FETs aufweisen, oder sie können Vorrichtungen wie beispielsweise Analogschalter mit einem Paar von parallel geschalteten Transistoren aufweisen.
(ii) Der Selektor 30 kann eine Kombination aus NOR-Gliedern und andersartigen Gliedern wie beispielsweise NAND-Gliedern aufweisen, oder er kann nur Glieder aufweisen, die keine NOR-Glieder sind.
Anstatt der Kombination der NOR-Glieder kann der Selektor 30 eine andere logische Schaltung mit der gleichen Funktion aufweisen. Er kann außerdem zwei Paare von Transfergliedern aufweisen, die von dem Taktsignal CL und dem invertierten Taktsignal gesteuert sind und die Ausgangssignale der Knoten N11 und N12 oder der Knoten N21 und N22 selektiv zu den Ausgangsknoten Do und o übertragen.
Da die ersten und zweiten erfindungsgemäßen FFs jeweils zwei Transferglieder und zwei Inverter umfassen, ist die Anzahl von Elementen klein, der Leistungsverbrauch kann dementsprechend reduziert werden, und der Schaltungsaufbau kann vereinfacht werden, was einen höheren lntegrationsgrad ermöglicht, wie vorstehend ausführlich erläutert ist. Es tritt außerdem keine Ein- Bit-Ausgabeverzögerung wie bei dem Stand der Technik auf; das Abschaffen dieser Beschränkung ermöglicht viele Anwendungen.

Claims

1. Flip-Flop-Schaltung mit ersten und zweiten Flip-Flops (10, 20), die beide jeweils erste und zweite Ausgangsknoten (N11, N12; N21, N22) aufweisen:

wobei das erste Flip-Flop (10) zum Zwischenspeichern von Eingangsdaten (Di) und invertierten Eingangsdaten ( i) in Synchronisation mit einem Taktsignal (CL) und zum Erzeugen eines ersten Ausgangssignals und eines ersten invertierten Ausgangssignals an dem ersten Ausgangsknoten (N11) und an dem zweiten Ausgangsknoten (N12) des ersten Flip-Flops (10) angeschlossen ist;

wobei das zweite Flip-Flop (20) zum Zwischenspeichern von Eingangsdaten (Di) und invertierten Eingangsdaten ( i) in Synchronisation mit dem invertierten Taktsignal ( ) und zum Erzeugen eines zweiten Ausgangssignals und eines zweiten invertierten Ausgangssignals an dem ersten Ausgangsknoten (N21) und dem zweiten Ausgangsknoten (N22) des zweiten Flip-Flops (20) angeschlossen ist; und

eine Selektorschaltung (30), die zum Auswählen und Ausgeben des ersten Ausgangssignals und des ersten invertierten Ausgangssignals in Abhängigkeit von dem Taktsignal (CL) und zum Auswählen und Ausgeben des zweiten Ausgangssignals und des zweiten invertierten Ausgangssignals in Abhängigkeit von dem invertierten Taktsignal ( ) mit den ersten und zweiten Flip-Flops (10; 20) verbunden ist;

dadurch gekennzeichnet, daß

das erste Flip-Flop (10) umfaßt:

erste und zweite Transferglieder (11, 12), die zum direkten Empfangen der Eingangsdaten (Di) bzw. der invertierten Eingangsdaten ( i) angeschlossen sind und auf das Taktsignal (CL) ansprechen, sowie erste und zweite Inverter (13, 14), die die ersten und zweiten Ausgangsknoten (N11, N12) des ersten Flip-Flops (10) bildenden ersten und zweiten Transferglieder (11, 12) kreuzgekoppelt sind; und

das zweite Flip-Flop (20) umfaßt:

dritte und vierte Transferglieder (21, 22), die zum direkten Empfangen der Daten (Di) bzw. der invertierte Eingangsdaten ( i) angeschlossen sind und auf das invertierte Taktsignal ( ) ansprechen, sowie dritte und vierte Inverter (23, 24), die über die Ausgangsknoten der dritten und vierten Transferglieder (21, 22) kreuzgekoppelt sind, wobei die Ausgangsknoten der ersten und zweiten Transferglieder die ersten und zweiten Ausgangsknoten (N21, N22) des zweiten Flip- Flops (20) bilden.

2. Flip-Flop-Schaltung nach Anspruch 1, bei der die Selektorschaltung angeschlossen ist, um das erste Ausgangssignal und das erste invertierte Ausgangssignal auszuwählen, wenn das Taktsignal Low ist; und

die Selektorschaltung (30) angeschlossen ist, um das zweite Ausgangssignal und das zweite invertierte Ausgangssignal auszuwählen, wenn das invertierte Taktsignal Low ist.

3. Flip-Flop-Schaltung nach Anspruch 1, bei der die Selektorschaltung umfaßt: erste und zweite NOR-Glieder (31, 32), um die Ausgangssignale der ersten und zweiten Transferglieder (11, 12) einer NOR-Operation mit dem Taktsignal zu unterziehen, dritte und vierte NOR-Glieder (33, 34), um die Ausgangssignale der dritten und vierten Transferglieder (21, 22) einer NOR-Operation mit dem invertierten Taktsignal zu unterziehen, ein fünftes NOR-Glied (35), um die Ausgänge der ersten und dritten NOR-Glieder einer NOR-Operation zu unterziehen, sowie ein sechstes NOR-Glied (36), um die Ausgänge der zweiten und vierten NOR-Glieder einer NOR-Operation zu unterziehen.

4. Flip-Flop-Schaltung nach Anspruch 1, bei der

das erste Ausgangssignal und das erste invertierte Ausgangssignal des ersten Flip-Flops die Ausgänge der ersten und zweiten Transferglieder (11, 12) sind; und

das zweite Ausgangssignal und das zweite invertierte Ausgangssignal des zweiten Flip-Flops die Ausgänge der dritten und vierten Transferglieder (21, 22) sind.

5. Flip-Flop-Schaltung nach Anspruch 1, bei der

der erste Inverter (13) Eingangs- und Ausgangsknoten aufweist, die mit den Ausgängen der ersten bzw. zweiten Transferglieder (11, 12) verbunden sind;

der zweite Inverter (14) Eingangs- und Ausgangsknoten aufweist, die mit den Ausgängen der zweiten bzw. ersten Transferglieder (12, 11) verbunden sind;

der dritte Inverter (23) Eingangs- und Ausgangsknoten aufweist, die mit den Ausgängen der dritten bzw. vierten Transferglieder (21, 22) verbunden sind; und

der vierte Inverter (24) Eingangs- und Ausgangsknoten aufweist, die mit den Ausgängen der vierten bzw. dritten Transferglieder (22, 21) verbunden sind.

6. Flip-Flop-Schaltung nach Anspruch 1, bei der

das erste Transferglied (11) einen ersten Feldeffekttransistor umfaßt, dessen Source- oder Drain-Elektrode zum Empfangen der Eingangsdaten (Di) angeschlossen ist und dessen verbleibende Source-/Drain-Elektrode den Ausgangsknoten (N11) des ersten Transferglieds (11) bildet,

das zweite Transferglied (12) einen zweiten Feldeffekttransistor umfaßt, dessen Source- oder Drain-Elektrode zum Empfangen der invertierten Eingangsdaten ( i) angeschlossen ist und dessen verbleibende Source-/Drain-Elektrode den Ausgangsknoten (N12) des zweiten Transferglieds (12) bildet,

die Gate-Elektroden der ersten und zweiten Feldeffekttransistoren zum Empfangen des Taktsignals (CL) angeschlossen sind;

das dritte Transferglied (21) einen Feldeffekttransistor umfaßt, dessen Source- oder Drain-Elektrode zum Empfangen der Eingangsdaten (Di) angeschlossen ist und dessen verbleibende Source-/Drain-Elektrode den Ausgangsknoten (N21) des dritten Transferglieds (21) bildet,

das vierte Transferglied (22) einen vierten Feldeffekttransistor umfaßt, dessen Source- oder Drain-Elektrode zum Empfangen der invertierten Eingangsdaten ( i) angeschlossen ist und dessen verbleibende Source-/Drain-Elektrode den Ausgangsknoten (N22) des vierten Transferglieds (22) bildet, und

die Gate-Elektroden der dritten und vierten Feldeffekttransistoren zum Empfangen des invertierten Taktsignals ( ) angeschlossen sind.