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Die
Erfindung betrifft Halbleiterbausteine und insbesondere eine Takterzeugungsschaltung.
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Takterzeugungsschaltungen
für die
zeitliche Steuerung verschiedener logischer Schaltkreise sind im
Stand der Technik wohl bekannt. Ein Taktgenerator umfasst im allgemeinen
eine Quelle für
ein oszillierendes Signal und einen Spannungspegelschieber. In vielen
Takterzeugungsschaltkreisen wird ein Quarzoszillator als Quelle
für das
oszillierende Signal verwendet, und ein Inverter wird als Spannungspegelschieber
benutzt. Der Quarzoszillator erzeugt ein sinusartiges oszillierendes
Signal, das mit dem Eingang des Inverters verbunden ist. Abhängig von
dem oszillierenden Signal schiebt der Inverter in der Takterzeugungsschaltung
den Pegel oder schaltet zwischen einer logischen Null und einer
logischen Eins. Ein Nachteil dieses Verfahrens ist jedoch, dass,
da das oszillierende Signal mit einer relativ geringen Steigung
ansteigt und abfällt,
die Schaltzeit des Inverters sehr lange ist. Ein weiterer Nachteil
besteht darin, dass die langsame Schaltzeit der Taktschaltung durch
die Logikschaltung weitergegeben wird, die durch die Taktschaltung
getrieben werden. Dies verursacht einen hohen Leistungsverbrauch
in diesen Logikschaltkreisen, der sehr unerwünscht ist. Aufgrund des großen Leistungsverbrauchs
ist diese Art von Taktgeneratoren besonders ungeeignet für batteriebetriebene,
tragbare elektronische Geräte, wie
Digitaluhren und Notebook-Computer.
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Es
ist daher wünschenswert,
eine Takterzeugungsschaltung mit einer schnellen Schaltzeit zur Verfügung zu
stellen. Es ist auch wünschenswert, eine
solche Takterzeugungsschaltung zur Verfügung zu stellen, ohne die Stromaufnahme
während
seiner Schaltzeit zu erhöhen.
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Gemäß den Prinzipien
der vorliegenden Erfindung wird ein Pegelschieber mit geringer Speisespannung
und geringem Verbauch geschaffen. Gemäß der vorliegenden Erfindung
wird ein Spannungspegelschieber zur Verfügung gestellt, der umfasst:
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- eine erste Schalteinrichtung mit einem ersten Eingangsanschluss,
um ein erstes oszillierendes Signal zu empfangen, und mit einem
ersten Ausgangsanschluss, wobei die erste Schalteinrichtung zum Schalten
des ersten oszillierenden Signals zwischen einem ersten Spannungspegel
und einem zweiten Spannungspegel an dem ersten Ausgangsanschluss gestaltet
ist;
- und eine zweite Schalteinrichtung mit einem zweiten Eingangsanschluss,
der mit dem ersten Ausgangsanschluss verbunden ist, mit einem zweiten
Ausgangsanschluss und mit einem dritten Eingangsanschluss, um ein
zweites oszillierendes Signal zu empfangen, wobei das zweite oszillierende
Signal außer
Phase zu dem ersten oszillierenden Signal ist, wobei die zweite
Schalteinrichtung zum Schalten des zweiten oszillierenden Signals
zwischen einem dritten Spannungspegel und einem vierten Spannungspegel
an dem zweiten Ausgangsanschluss abhängig von dem zweiten oszillierenden
Signal und dem geschalteten ersten oszillierenden Signal ausgebildet ist,
wobei das geschaltete erste oszillierende Signal die Schaltzeit
des zweiten oszillierenden Signals steuert, das zwischen dem dritten
Spannungspegel und dem vierten Spannungspegel geschaltet wird.
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Gemäß einem
zweiten Aspekt der Erfindung ist ein Verfahren zum Erzeugen eines
Taktsignals vorgesehen, das zwischen einem ersten und zweiten logischen
Zustand wechselt, wobei das Verfahren die Schritte umfasst: Empfangen
eines ersten oszillierenden Signals; Empfangen eines zweiten oszillierenden Signals
außer
Phase zu dem ersten oszillierenden Signal; Schalten des ersten oszillierenden
Signals zwischen dem ersten Spannungspegel und einem zweiten Spannungspegel;
und Wechselweise Erzeugen des ersten und zweiten logischen Zustands
abhängig
von dem geschalteten ersten oszillierenden Signal und dem empfangenen
zweiten oszillierenden Signal, wobei die Schaltzeit der wechselnden
ersten und zweiten Zustände
durch das geschaltete erste oszillierende Signal gesteuert wird.
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Einige
Ausführungsformen
der Erfindung werden nun beispielhaft und mit Bezug auf die beigefügten Zeichnungen
beschriebenen in denen:
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1 ein schematisches Schaltkreisdiagramm
eines AC-gekoppelten
Inverterschaltkreises gemäß dem Stand
der Technik darstellt;
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2 eine graphische Darstellung
der Spannungspegel über
der Zeit an mehreren Knoten des Inverterschaltkreises der 1 darstellt;
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3 ein Blockdiagramm eines
zweistufigen Spannungspegelschiebers gemäß der vorliegenden Erfindung
zeigt;
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4 ein ausführliches
Schaltbild einer bevorzugten Ausführungsform des zweistufigen
Spannungspegelschiebers der 3 zeigt;
und
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5 eine graphische Darstellung
der Spannungspegel über
der Zeit von mehreren Knoten des Spannungspegelschiebers der 3 zeigt.
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1 ist ein schematisches
Schaltbild eines AC-gekoppelten Inverterschaltkreises 10 gemäß dem Stand
der Technik. Der Inverter oder die Schalteinrichtung 10 umfasst
einen PMOS-Transistor 12 und
einen NMOS-Transistor 14, die miteinander in Reihe geschaltet
sind. Ein Stromspiegelschaltkreis, der im Stand der Technik wohl
bekannt ist, wird verwendet, um die zwei Transistoren 12 und 14 vorzuspannen.
Die Stromspiegelschaltung umfasst einen PMOS-Transistor 16 und
einen NMOS-Transistor 18, die in Reihe geschaltet sind,
und einen PMOS-Transistor 20 und NMOS-Transistor 22,
die ebenfalls in Reihe miteinander verschaltet sind. Der Gate- und Drain-Anschluss des Transistors 18 sind
miteinander kurzgeschlossen. Der Gate- und Drain-Anschluss des Transistors 20 sind
ebenfalls miteinander kurzgeschlossen. Die Gate-Anschlüsse der
Transistoren 18 und 20 sind miteinander verbunden.
Die Bias-Spannung
VBias an dem Gate-Anschluss des Transistors 16 liegt üblicherweise
leicht unter VCC-VTP (Schwellspannung
eines PMOS-Transistors)
des Transistors 16. Z.B., wenn VTP – 1 Volt
und VCC 3 Volt beträgt, entspricht VBias ungefähr 1,8 Volt.
Bei einer geeigneten Vorspannung beträgt der Spannungspegel an dem
Knoten b1 VCC – VTP,
was in diesem Beispiel 2 Volt entspricht. Der Spannungspegel an
dem Knoten b2 liegt bei VTN (Schwellspannung
eines NMOS-Transistors) des Transistors 18, was ungefähr 0,7 Volt
entsprechen kann. Das Impendanzelement R1 ist
in dem Gate-Anschluss des Transistors 20 und ein Widerstand
R2 ist mit den Gate-Anschlüssen der Transistoren 18 und 22 verbunden.
Sowohl das Impendanzelement R1 als auch
R2 weisen sehr hohe Widerstandswerte auf,
d.h. ein Gigaohm, die durch schwach dotiertes oder undotiertes Polysilizium
gebildet werden, um elektrisch Dioden zu bilden, wie aus dem Stand
der Technik wohl bekannt ist. Andere Impendanzelemente, wie Widerstände, werden
auch verwendet. Eine Kapazität
Cn1 ist zwischen einem Eingangsanschlussknoten
in und dem Knoten n1 und eine Kapazität Cn2 zwischen
Knoten in und Knoten n2 angeordnet. Eine kapazitive Last des logischen Schaltkreises 24,
der durch den Inverterschaltkreis 10 getrieben wird, ist
als CL dargestellt. Nachfolgend wird aus
Gründen
der Einfachheit VTP als –1 Volt und VTN als
1 Volt für
alle Transistoren angenommen. Weiterhin wird angenommen, dass VCC 5 Volt beträgt.
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2 ist eine graphische Darstellung
der Spannungspegel über
der Zeit an mehreren Knoten des Inverterschaltkreises 10 der 1 dargestellt. Mit Bezug
auf die 1 und 2 beträgt Vb1 4
Volt und Vb2 1 Volt, wenn diese richtig
vorgespannt sind. Wie in 2 gezeigt
ist, schwingt der Spannungspegel an dem Knoten n1 um eine Gleichspannung
von VCC – VTP aufgrund
der kapazitiven Kopplung der Eingangsspannung Vin mit
der Kapazität
Cn1. Auf ähnliche Weise schwingt der
Spannungspegel am Knoten n2 um eine Gleichspannung von VTN auch aufgrund der kapazitiven Kopplung
der Eingangsspannung Vin mit der Kapazität Cn2. Der AC-gekoppelte Inverterschaltkreis 10 arbeitet
wie folgt: Wenn Vn1 bei 4,5 Volt liegt und
Vn2 bei 1,5 Volt liegt, ist der Transistor 12 ausgeschaltet,
da VGS bei –5 Volt und damit über der Schwellspannung
von –1
Volt liegt, die notwendig ist, um den Transistor 12 einzuschalten.
Andererseits ist der Transistor 14 eingeschaltet, da VGS von 1,5 Volt größer ist als die Schwellspannung
von 1 Volt, die notwendig ist, um den Transistor 14 einzuschalten. Somit
wird Vout durch den Transistor 14 auf
eine logische Null gezogen. Wenn Vn1 abfällt und
den 4 Volt Pegel überschreitet,
beginnt der Transistor 12 sich einzuschalten, während der
Transistor 14 beginnt sich auszuschalten. Wenn Vn1 bei 3,5 Volt liegt und Vn2 bei
5 Volt liegt, ist der Transistor 14 ausgeschaltet und der
Transistor 12 eingeschaltet. Somit schaltet Vout von
einer logischen Null zu einer logischen Eins durch den Transistor 12,
der die kapazititve Last CL auf ungefähr 5 Volt
auflädt.
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Das
Problem, das durch den Anmelder erkannt wurde, besteht darin, dass
die Schaltzeit des Inverterschaltkreises 10 sehr lange
dauert, weil das oszillierende Eingangssignal Vin mit
einer relativ geringen Steigung ansteigt und abfällt. Die geringe Schaltzeit
propagiert durch die Logikschaltungen 24, die durch den
Inverterschaltkreis 10 getrieben werden, und verursacht
einen hohen Leistungsverbrauch in diesem logischen Schaltkreisen,
was hier unerwünscht
ist. Aufgrund des hohen Leistungsverbrauchs sind diese Arten von
Taktgeneratoren 10 – besonders
ungeeignet für
batteriebetriebene tragbare elektronische Geräte, wie Digitaluhren und Notebook-Computer.
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3 zeigt ein Blockdiagramm
eines Spannungspegelschiebers gemäß den Prinzipien der vorliegenden
Erfindung. Der Spannungspegelschieber verwendet eine erste Pegelschieberstufe
und eine zweite Pegelschieberstufe, die in Reihe geschaltet sind.
Eine zweite Schalteinrichtung 30 ist mit dem Ausgang einer
ersten Schalteinrichtung 10 verbunden. Die erste Stufe 10 empfängt die
oszillierende Spannung Vin1 und gibt eine
pegelverschobene Spannung an dem Anschluss V01 aus.
Die Eingangsspannung VM1 ist ein oszillierendes
Signal, das den Ausgang V01 veranlasst,
zwischen einem logischen High-Zustand und einem logischen Low-Zustand
zu schwingen. Der Ausgang V01 der ersten
Spannungspegelschieberstufe wird an die Steueranschlüsse einer
zweiten Spannungspegelschieberstufe 30 angelegt. Die zweite
Spannungspegelschieberstufe 30 empfängt auch Vin2 als
einen Eingang an den Steueranschlüssen. Die zweite Spannungspegelschieberstufe 30 gibt
ein Signal V02 aus, um die Taktsignale den
vielfältigen
Logikschaltungen 24 zur Verfügung zu stellen, die die integrierte
Schaltung ausmachen.
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Gemäß der vorliegenden
Erfindung schaltet das Ausgangssignal V02 schnell
von einem High-Zustand auf einen Low-Zustand, und stellt somit ein
verbessertes Taktsignal mit einer schnelleren Anstiegszeit und Abfallzeit
zur Verfügung,
als das anfängliche Ausgangssignal
V01. Diese verbesserte Leistungsfähigkeit
erhält
man, indem sichergestellt wird, dass die Signale Vin1 und
Vin2 zueinander außer Phase sind und vorzugsweise
um genau 180° phasenverschoben
sind.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung entspricht die erste Spannungspegelschieberstufe 10 dem
Spannungspegelschieber des Stands der Technik, der in 1 gezeigt ist. Die zweite
Spannungspegelschieberstufe 30 umfasst einen Spannungspegelschieber
mit zwei Eingangssignalen, die mit zwei entsprechenden Steuersignalen mit
einem zweiten Oszillatoreingang Vin2 verbunden sind,
die letztendlich das Schaltsignal an dem Ausgangsanschluss V02 zur Verfügung stellen.
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4 zeigt ausführlich eine
bevorzugte Ausführungsform
der Schaltkreise, die in der ersten Spannungspegelschieberstufe
und der zweiten Spannungspegelschieberstufe gemäß der vorliegenden Erfindung
verwendet werden können.
Gemäß dieser
Ausführungsform
ist die erste Spannungspegelschieberstufe 11 einfacher
aufgebaut und umfasst die Impendanzelemente R5 und
R6, die die Gate-Anschlüsse der entsprechenden Transistoren 13 und 15 auf
das gewünschte
Niveau abhängig
von den zuvor beschriebenen Prinzipien vorspannen. Die Impedanzelemente
R5 und R6 können einfache
Widerstände sein
oder alternativ Polysilizium-Lastwiderstände mit hoher Impedanz sein,
die elektrisch als rückwärts betriebene
Dioden erscheinen, ein MOS-Transistor oder andere akzeptierbare
Elemente mit hoher Impedanz sein. Selbstverständlich kann auch die gegengekoppelte
Diodenstruktur, die in 1 gezeigt
ist, für
R1 und R2 verwendet
werden.
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Die
zweite Schalteinrichtung 30 umfasst zwei PMOS-Transistoren 32 und 34 und
zwei MMOS-Transistoren 36 und 38, die alle miteinander in
Reihe verschaltet sind, wie in 3 gezeigt
ist. Die Drain-Anschlüsse
der Transistoren 34 und 36 definieren einen Ausgangsknoten
V02. Eine kapazitive Last CL der
Logikschaltkreise 24 wird durch eine Kapazität CL dargestellt, die zwischen dem Ausgangsknoten V02 und Masse dargestellt ist. Die Ausgangsspannung
V01 des Inverterschaltkreises 10 ist
mit den Gate-Anschlüssen
der Transistoren 34 und 36 verbunden. Ein zweites
Eingangssignal in2 ist mit den Gate-Anschlüssen der Transistoren 32 und 38 durch die
Kapazitäten
Cn3 bzw. Cn4 verbunden.
Der Spannungspegel Vin2 ist außer Phase
zu Vin1 und vorzugsweise um 180° phasenverschoben.
Wie in 1 gezeigt, sind
die Knoten b1 und b2 mit den Gate-Anschlüssen der Transistoren 20 bzw. 18 verbunden. Ein
Bias-Widerstand R3 ist zwischen dem Knoten
b1 und dem Knoten n3 angeschlossen, um eine Bias-Spannung von ungefähr von 4
Volt an dem Knoten n3 zur Verfügung
zu stellen. Auf ähnliche
Weise ist ein Bias-Widerstand R4 zwischen
dem Knoten b2 und n4 angeschlossen, um eine Bias-Spannung von ungefähr 1 Volt
an dem Knoten n4 zur Verfügung
zu stellen.
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5 ist eine graphische Darstellung
der Spannungspegel über
der Zeit an mehreren Knoten des Spannungspegelschiebers der 3. Mit Bezug zu den 3 und 4 arbeitet der Spannungspegelschieber
gemäß der vorliegenden
Erfindung wie folgt. Wenn Vin2 bei 0,5 Volt
liegt, liegt Vin3 bei 4,5 Volt und Vn4 bei 1,5 Volt aufgrund der Vorspannungen durch
Vb1 und Vb2.
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In
diesem Zustand ist der Transistor 32 ausgeschaltet, da
VGS von –5 Volt über der Schwellspannung des
Transistors 32 liegt. Der Transistor 38 ist andererseits
eingeschaltet, weil VGS von 1,5 Volt größer ist
als die Schwellspannung des Transistors 38. Liegt Vin2 bei 5 Volt, liegt Vin1 bei –5 Volt
(Phasenverschiebung von 180°)
und die Ausgangsspannung V01 auf einem logischen
High-Zustand oder 5 Volt. Das 5 Volt Signal schaltet den Transistor 34 aus
und den Transistor 36 ein. Somit liegt der Ausgang V01 des Spannungspegelschieberschaltkreises
auf einer logischen Null oder 0 Volt aufgrund des leitfähigen Pfades
zur Masse, der durch die Transistoren 36 und 38 geschaffen
wurde.
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Wenn
Vin2 beginnt von +0,5 Volt auf –0,5 Volt zu
fallen, schalten die Transistoren 32 und 34 ein
und die Transistoren 36 und 38 anschließend aus.
Wenn Vin2 unter 0 Volt fällt, schaltet der Transistor 32 ein, während der
Transistor 38 ausschaltet. Kurz danach beginnt V01 von 5 Volt auf 0 Volt zu fallen. Wenn
V01 unter 4 Volt fällt, schaltet der Transistor 34 ein.
Wenn V01 weiter fällt und unter 1 Volt fällt, schaltet
der Transistor 36 aus. Sobald sowohl der Transistor 36 als auch
der Transistor 38 ausgeschaltet sind und die Transistoren 32 und 34 eingeschaltet
sind, schaltet V02, zuvor auf einen logischen
Low-Zustand, auf einen logischen High-Zustand durch einen leitfähigen Pfad,
der durch die zwei Transistoren 32 und 34 gebildet
wird und der schnell die kapazitive Last CL lädt.
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Wenn
Vin2 beginnt, von –5 Volt auf +5 Volt anzusteigen,
tritt das Umgekehrte auf. Wenn Vin2 über 0 Volt
steigt, schaltet der Transistor 32 aus, während der
Transistor 38 einschaltet. Kurz danach beginnt V01 von 0 Volt auf 5 Volt anzusteigen. Wenn
V01 über 1
Volt ansteigt, schaltet der Transistor 36 ein. Wenn V01 weiter ansteigt und über 4 Volt ansteigt, schaltet der
Transistor 34 aus. Sobald beide Transistoren 36 und 38 eingeschaltet
sind und die Transistoren 32 und 34 ausgeschaltet
sind, schaltet V02 zuvor auf einem logischen
High-Zustand auf einen logischen Low-Zustand durch einen leitfähigen Pfad
zur Masse, der durch die Transistoren 36 und 38 gebildet
wird.
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Einem
gewöhnlichen
Fachmann ist selbstverständlich,
dass die Transistoren 32 und 38 das Laden/Entladen
von Strom an dem Ausgangsanschlussknoten V02 steuern
und die Ausgangsspannung an dem Knoten V01 die
Schaltzeit steuert. Da die Eingangsspannungen der Transistoren 34 und 36 von
0 auf 5 Volt mit einer relativ schnellen Flanke schwingen, ist die
Schaltzeit zwischen logischen Zuständen an dem Ausgangsanschlussknoten
V02 sehr schnell. Weiterhin erfolgt das
Schalten des Spannungspegelschiebers ohne zusätzlichen Gleichstrom oder bei
einem zumindest sehr kleinen Leckstrom, weil mindestens ein Transistor
aus den Transistoren 32 bis 38 immer ausgeschaltet
ist.
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Obwohl
nur eine Ausführungsform
gezeigt und beschrieben worden ist, sind viele andere Ausführungsformen
möglich.
Obwohl z.B. das oszillierende Eingangssignal als ein sinusartiges
Eingangssignal beschrieben ist, können andere Arten einschließlich rechteckiger
Wellenformen auch als Eingang des Spannungspegelschiebers verwendet
werden. Der Bereich der Erfindung ist nicht auf die vorangehende
Beschreibung beschränkt,
sondern durch die beigefügten
Ansprüche
angegeben.