TWI734582B - 非揮發性記憶體及其相關寫入驗證方法 - Google Patents

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Abstract

一種非揮發性記憶體，包括：一記憶胞陣列、一行選擇電路、一控制電路、一感測電路、一驗證電路。行選擇電路連接於該記憶胞陣列與複數條資料線。控制電路連接至該記憶胞陣列與該行選擇電路。該控制電路可決定該記憶胞陣列中的複數個選定記憶胞，並經由該行選擇電路將該些選定記憶胞連接至該些資料線。感測電路連接至該些資料線。於進行一讀取動作時，控制電路提供預充電信號與致能信號至感測電路，使得感測電路產生複數個輸出信號用以代表選定記憶胞的儲存狀態。驗證電路接收複數個寫入資料與輸出信號，並產生複數個驗證信號。

Description

非揮發性記憶體及其相關寫入驗證方法
本發明是有關於一種非揮發性記憶體及其相關控制方法，且特別是有關於一種非揮發性記憶體及其相關寫入驗證方法。
眾所周知，非揮發性記憶體在電源停止供應後仍可持續地記錄資料，因此非揮發性記憶體已經廣泛地運用在各式電子裝置中。一般來說，非揮發性記憶體可分為一次編程非揮發性記憶體(one-time programmable non-volatile memory，簡稱OTP非揮發性記憶體)與多次編程非揮發性記憶體(multi-time programmable non-volatile memory，簡稱MTP非揮發性記憶體)。
請參照第1A圖，其所繪示為習知OTP非揮發性記憶體的示意圖。該OTP非揮發性記憶體揭露於美國專利US9,627,088。一次編程非揮發性記憶體300包括：控制電路310、記憶胞陣列320、預充電器(precharge driver)330、行選擇器(column selector)340、感測放大器(sense amplifier)360與重置器(reset driver)370。
記憶胞陣列320中包括複數個OTP記憶胞，其中第n列OTP記憶胞Cn1~Cn4對應的連接至位元線BL1~BL4。
控制電路310中包括：電壓產生器312、字元線驅動器(word line driver)313、行驅動器(column driver)314、時脈產生器315與時序控制器(timing controller)316。電壓產生器312可產生供應電壓V1與V2至記憶胞陣列320。字元線驅動器313連接至記憶胞陣列320中複數條字元線，字元線驅動器313可驅動其中一條位元線使其成為選定位元線。行驅動器314可產生行解碼信號Y1~Y4，用以決定位元線BL1~BL4其中之一為選定位元線。時脈產生器315產生時脈信號CLK。時序控制器316接收時脈信號CLK，並產生預充電信號Ppcg、重置電信號Prst與致能信號EN。
預充電器330中包括4個開關電晶體ma1~ma4，開關電晶體ma1~ma4的控制端接收預充電信號Ppcg，開關電晶體ma1~ma4的第一端連接至一預充電電壓(precharge voltage)Vpcg；開關電晶體ma1~ma4的第二端連接至對應的位元線BL1~BL4。當預充電信號Ppcg動作時，所有的位元線BL1~BL4皆被預充電至預充電電壓Vpcg。
行選擇器340中包括4個選擇電晶體M1~M4，選擇電晶體M1~M4的控制端接收對應的行解碼信號Y1~Y4，選擇電晶體M1~M4的第一端連接至對應的位元線BL1~BL4；選擇電晶體M1~M4的第二端連接至資料線DL。基本上，行驅動器314每次僅會動作行解碼信號Y1~Y4其中之一，以決定選定位元線。
重置器370中包括一開關電晶體mb，開關電晶體mb的控制端接收重置電信號Prst，開關電晶體mb的第一端連接至資料線DL；開關電晶體mb的第二端連接至重置電壓Vrst(例如接地電壓)。當重置電信號Prst動作時，資料線DL皆被放電(discharge)至重置電壓Vrst。
感測放大器360中包括一比較器362連接至該資料線DL並接收一比較電壓Vcmp，並於該致能信號EN動作時，根據該資料線DL的一電壓準位與該比較電壓Vcmp來產生一輸出信號Dout。
基本上，在OTP非揮發性記憶體300中，控制電路310利用字元線驅動器313動作其中一條字元線，使其成為選定字元線(selected word line)。另外，利用行驅動器314的行解碼信號Y1~Y4，用以決定位元線BL1~BL4其中之一為選定位元線(selected bit line)。而選定字元線與選定位元線即可決定選定記憶胞。而控制電路310在編程動作(program operation)時，可提供特定的供應電壓V1與V2用以編程選定記憶胞，並使得選定記憶胞呈現第一儲存狀態或者第二儲存狀態。另外，控制電路310在讀取動作(read operation)時，可提供特定的供應電壓V1與V2來讀取選定記憶胞，並確認選定記憶胞的儲存狀態。
舉例來說，於讀取動作時，字元線WLn與位元線BL1動作，則第n列的OTP記憶胞Cn1即為選定記憶胞(selected memory cell)。因此，選定記憶胞Cn1即產生記憶胞電流(cell current)經由位元線BL1、資料線DL至感測放大器360，用以判斷選定記憶胞Cn1的儲存狀態。
另外，在讀取動作時，時序控制器316會動作預充電信號Ppcg，並使得所有位元線BL1~BL4預充電至預充電電壓Vpcg。接著，根據字元線驅動器313與行驅動器314來決定選定字元線與選定位元線，並決定選定記憶胞且使得選定記憶胞對應的位元線連接至資料線DL。接著，動作重置電信號Prst，使得資料線DL及選定記憶胞對應的位元線被放電(discharge)至重置電壓Vrst。之後，於致能信號EN動作時，感測放大器360 即可判斷比較電壓Vcmp與資料線DL上的電壓準位，並據以產生輸出信號Dout。而輸出信號Dout即可代表選定記憶胞的儲存狀態。詳細說明如下。
請參照第1B圖，其所繪示為OTP非揮發性記憶體於讀取動作時的相關信號示意圖。其中，時間點t1至時點t6為時脈週期I且字元線WLn被驅動。
首先，於時間點t1至時間點t2，預充電信號Ppcg動作，資料線DL被預充電至預充電電壓Vpcg。接著，於時間點t2至時間點t3，重置電信號Prst動作，資料線DL被放電至重置電壓Vrst。
於時間點t3至時間點t4，資料線DL接收選定記憶胞的記憶胞電流，使得資料線DL上的電壓準位由重置電壓Vrst開始往上變化。基本上，資料線DL上電壓準位變化的速度係由選定記憶胞的記憶胞電流決定。當選定記憶胞的記憶胞電流較大，資料線DL上電壓上升的速度較快；反之，當選定記憶胞的記憶胞電流較小，資料線DL上電壓上升的速度較慢。
於時間點t4時，致能信號EN動作，並使得致能感測放大器360運作，用以判斷比較電壓Vcmp與資料線DL上的電壓準位之間的關係。並且，於時間點t5時，由於比較電壓Vcmp小於資料線DL上的電壓準位，感測放大器360產生第一準位(例如高準位)的輸出信號，用以代表選定記憶胞為低阻抗的第一儲存狀態。反之，如果比較電壓Vcmp大於資料線DL上的電壓準位，感測放大器360產生第二準位(例如低準位)的輸出信號，用以代表選定記憶胞為高阻抗的第二儲存狀態。
相同地，後續時間點t6至時點t11為時脈週期II，字元線WLn-1被驅動。感測放大器360可判斷另一選定記憶胞的儲存狀態。其運作原理類似，此處不再贅述。
相同方式也可以運用於由差動記憶胞(differential memory cell)所組成的OTP非揮發性記憶體。請參照第2圖，其所繪示為習知另一OTP非揮發性記憶體的示意圖。
OTP非揮發性記憶體500包括：控制電路510、記憶胞陣列520、預充電器530、行選擇器540、感測放大器560與重置器570。其中，記憶胞陣列520中包括複數個OTP記憶胞Cn1、Cn2，對應的連接至二個位元線對BL1、BL1'、BL2、BL2'。
預充電器530中包括4個開關電晶體ma1、ma1'、ma2、ma2'，開關電晶體ma1、ma1'、ma2、ma2'的控制端接收預充電信號Ppcg，開關電晶體ma1、ma1'、ma2、ma2'的第一端連接至一預充電電壓Vpcg；開關電晶體ma1、ma1'、ma2、ma2'的第二端連接至對應的位元線BL1、BL1'、BL2、BL2'。當預充電信號Ppcg動作時，所有的位元線BL1、BL1'、BL2、BL2'皆被預充電至預充電電壓Vpcg。
行選擇器540中包括4個選擇電晶體M1、M1'、M2、M2'，選擇電晶體M1、M1'的控制端接收行解碼信號Y1，選擇電晶體M2、M2'的控制端接收行解碼信號Y2，選擇電晶體M1、M1'、M2、M2'的第一端連接至對應的位元線BL1、BL1'、BL2、BL2'；選擇電晶體M1、M2的第二端連接至資料線DL，選擇電晶體M1'、M2'的第二端連接至參考線REF。 基本上，行驅動器514每次僅會動作行解碼信號Y1與Y2其中之一，以決定選定位元線對。
重置器570中包括開關電晶體mb、mb'，開關電晶體mb、mb'的控制端接收重置電信號Prst，開關電晶體mb的第一端連接至資料線DL，開關電晶體mb的第二端連接至重置電壓Vrst(例如接地電壓)；開關電晶體mb'的第一端連接至參考線REF，開關電晶體mb的第二端連接至重置電壓Vrst。當重置電信號Prst動作時，資料線DL與參考線REF皆被放電至重置電壓Vrst。
感測放大器560中包括一比較器562連接至資料線DL與參考線REF，並於該致能信號EN動作時，根據該資料線DL的一電壓準位與該參考線REF上的該比較電壓Vcmp來產生一輸出信號Dout。
相同地，根據被驅動的字元線與位元線對，即可由記憶胞陣列中決定一選定記憶胞，並編程選定記憶胞或者讀取選定記憶胞。舉例來說，當字元線WLn與位元線對BL1與BL1'動作時，OTP記憶胞Cn1即為選定記憶胞。此時，子記憶胞an1會產生記憶胞電流至位元線BL1，子記憶胞an1'會產生記憶胞電流至位元線BL1'。
因此，在讀取動作時，時序控制器516會動作預充電信號Ppcg，並使得所有位元線BL1、BL1'、BL2、BL2'預充電至預充電電壓Vpcg。接著，根據字元線驅動器513與行驅動器514來決定選定字元線與選定位元線，並決定選定記憶胞且使得選定記憶胞對應的位元線連接至資料線DL。接著，動作重置電信號Prst，使得資料線DL、參考線REF以及選定記憶胞對應的位元線對被放電(discharge)至重置電壓Vrst。之後，於 致能信號EN動作時，感測放大器560即可判斷參考線REF上的比較電壓Vcmp與資料線DL上的電壓準位，並據以產生輸出信號Dout。其詳細運作原理不再贅述。
由以上的說明可知，習知非揮發性記憶體在讀取動作時，皆是利用選定記憶胞產生記憶胞電流，並根據記憶胞電流的大小來決定選定記憶胞的儲存狀態。當然，習知的讀取方式也可以運用在MTP非揮發性記憶體。
另外，第1A圖中的預充電器330配置於行選擇器340與記憶胞陣列之間320，於讀取動作時可對位元線BL1~BL4進行預充電。實際上，預充電器330也可以配置於行選擇器340與感測放大器340之間，於讀取動作時對資料線DL進行預充電也可以達到相同的讀取結果。
再者，第1A圖中的非揮發性記憶體300中，於讀取動作僅能讀取一個位元(bit)的資料。適當的擴充預充電器330、行選擇器340、感測放大器360、重置器370，可以同時讀取非揮發性記憶體300中的多個位元。說明如下。
請參照第3圖，其所繪示為另一非揮發性記憶體示意圖。非揮發性記憶體600中包括控制電路610、記憶胞陣列620、行選擇電路640、與感測電路680。
記憶胞陣列620中包括n×m個記憶胞。例如m=32，亦即一個列有32個記憶胞。再者，第n列的記憶胞c1~c32連接至字元線WLn並連接至對應的位元線b1~b32。同理，其他列的32個記憶胞也連接對應的字元線 與位元線。其中，記憶胞陣列620中的記憶胞可為OTP記憶胞或者MTP記憶胞。
控制電路610可產生供應電壓V1與V2至記憶胞陣列620、產生行解碼信號Y1~Y4至行選擇電路640、產生預充電信號Ppcg至預充電電路630、產生重置電信號Prst與致能信號EN至感測放大電路660。另外，控制電路610可驅動多條字元線其中之一。其中，控制電路610的結構與運作行為類似於第1A圖之控制電路310，此處不再贅述。
再者，32條位元線b1~b32被區分為多個部分，例如8個部分，每個部分的位元線連接至行選擇電路640中對應的行選擇器641~648。再者，每個行選擇器641~648連接至對應的一部分位元線，並且根據行解碼信號Y1~Y4將選定位元線連接至資料線。如第3圖所示，第一部分位元線b1~b4連接至行選擇器641，且行選擇器641根據行解碼信號Y1~Y4將第一部分位元線b1~b4中之選定位元線連接至資料線DL1。相同地，其他部分位元線b5~b32也有類似的連接關係，此處不再贅述。
舉例來說，當行解碼信號Y1動作時，行選擇器641將選定位元線b1連接至資料線DL1、行選擇器642將選定位元線b5連接至資料線DL2、行選擇器643將選定位元線b9連接至資料線DL3、行選擇器644將選定位元線b13連接至資料線DL4、行選擇器645將選定位元線b17連接至資料線DL5、行選擇器646將選定位元線b21連接至資料線DL6、行選擇器647將選定位元線b25連接至資料線DL7、行選擇器648將選定位元線b29連接至資料線DL8。
感測電路680連接至資料線DL1~DL8，並接收預充電信號Ppcg、重置信號Prst、致能信號EN。感測電路680包括8個感測元件(sensing device)681~688。再者，感測電路680中更包括預充電器631~638、重置器671~678與感測放大器661~668配置於每一個感測元件681~688內。以感測元件681為例，預充電器631、重置器671與感測放大器661皆連接至資料線DL1，且感測放大器661可產生輸出信號Dout1。
於讀取動作時，預充電器631~638皆根據預充電信號Ppcg，將對應的資料線DL1~DL8充電至預充電電壓Vpcg。重置器671~678皆根據重置信號Prst，將對應的資料線DL1~DL8放電至重置電壓Vrst。感測放大器661~668根據致能信號EN來產生輸出信號Dout1~Dout8。其詳細運作方式不再贅述。
明顯地，當致能信號EN動作時，8個感測元件681~688共可產生一個位元組(byte)的輸出信號Dout1~Dout8，用以代表對應選定記憶胞的儲存狀態。舉例來說，於讀取動作時，字元線WLn與行解碼信號Y1動作時，感測電路660產生的輸出信號Dout1~Dout8分別代表記憶胞c1、c5、c9、c13、c17、c21、c25、c29的儲存狀態。同理，控制電路610動作其他的行解碼信號Y2~Y4動作時，感測電路660即可判斷記憶胞陣列620中第n列上其他記憶胞的儲存狀態。
相同地，第2圖的非揮發性記憶體500中，適當的擴充預充電器530、行選擇器540、感測放大器560、重置器570，也可以達成同時讀取非揮發性記憶體500中的多個位元。
習知的非揮發性記憶體於編程動作後，僅能於讀取動作時輸出選定記憶胞中的儲存狀態，無法確認儲存於選定記憶胞中的寫入資料是否正確。
本發明係有關於一種非揮發性記憶體及其寫入驗證方法，於習知非揮發性記憶體中增加驗證電路並搭配感測放大器，用以大幅提高儲存於非揮發性記憶體中寫入資料的正確性。
本發明係有關於一種非揮發性記憶體，包括：一記憶胞陣列；一行選擇電路，連接於該記憶胞陣列與複數條資料線；一控制電路，連接至該記憶胞陣列與該行選擇電路，其中該控制電路可決定該記憶胞陣列中的複數個選定記憶胞，並經由該行選擇電路將該些選定記憶胞連接至該些資料線；一感測電路，連接至該些資料線，其中於進行一讀取動作時，該控制電路提供一預充電信號與一致能信號至該感測電路，使得該感測電路產生複數個輸出信號用以代表該些選定記憶胞的儲存狀態；以及一驗證電路，接收複數個寫入資料與該些輸出信號，並產生複數個驗證信號；其中，於一驗證週期時，當該些寫入資料與該些輸出信號不相符合時，該控制電路依序進行一編程動作與一讀取動作，使得該感測電路再次產生該些輸出信號至該驗證電路，並改變該些驗證信號；其中，當該些寫入資料與該些輸出信號相符合時，該控制電路結束該驗證週期。
本發明係有關於一種非揮發性記憶體的寫入驗證方法，該非揮發性記憶體包括一記憶胞陣列、一行選擇電路、一感測電路、一驗證電 路，該行選擇電路連接於該記憶胞陣列與複數條資料線，該感測電路包括複數個感測元件連接至該些資料線，並產生複數個輸出信號，該驗證電路包括複數個驗證元件接收該些輸出信號，並產生複數個驗證信號，該寫入驗證方法包括下列步驟：(a)於一驗證週期開始時，將複數個寫入資料輸入對應的該些驗證元件；(b)進行一讀取動作，該感測電路根據一預充電信號與一致能信號產生複數個輸出信號用以代表該記憶胞陣列中複數個選定記憶胞的儲存狀態；以及(c)該驗證電路判斷該些寫入資料與該些輸出信號，並產生複數個驗證信號，其中當該些寫入資料與該些輸出信號相符合時，結束該驗證週期，當該些寫入資料與該些輸出信號不相符合時，對該些選定記憶胞進行一編程動作，並回到步驟(b)。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
300,500,600,700,800:非揮發性記憶體
310,510,610,710:控制電路
312,512:電壓產生器
313,513:字元線驅動器
314,514:行驅動器
315,515:時脈產生器
316,516:時序控制器
320,520,620,720:記憶胞陣列
330,530,631~638,731~73x:預充電器
340,540,641~648,741~74x:行選擇器
360,560,661~668,761~76x:感測放大器
362,562:比較器
370,570,671~678,771~77x:重置器
640,740:行選擇電路
680,780,880:感測電路
681~688,781~78x,881~88x:感測元件
790,890:驗證電路
791~79x,891~89x:驗證元件
811~81x:邏輯電路
901:或閘
902:反閘
903:及閘
第1A圖為習知OTP非揮發性記憶體的示意圖。
第1B圖為OTP非揮發性記憶體於讀取動作時的相關信號示意圖。
第2圖為習知另一OTP非揮發性記憶體的示意圖。
第3圖為另一非揮發性記憶體示意圖。
第4A圖為本發明第一實施例非揮發性記憶體示意圖。
第4B圖為第一實施例非揮發性記憶體於驗證週期的運作流程圖。
第5A圖為本發明第二實施例非揮發性記憶體示意圖。
第5B圖為第二實施例非揮發性記憶體於驗證週期的運作流程圖。
第6A圖至第6C圖為邏輯電路的一個範例以及相關信號示意圖。
第7A圖至第7H圖為第二實施例中的感測電路與驗證電路在驗證週期的運作示意圖。
為了改善儲存於記憶胞中寫入資料的正確性，本發明提出一種非揮發性記憶體，其具備驗證電路(verification circuit)。可於驗證週期(verification cycle)中，判斷儲存至選定記憶胞中的儲存狀態是否正確，直到確認選定記憶胞中的儲存狀態與寫入資料相符合為止。
請參照第4A圖，其所繪示為本發明第一實施例非揮發性記憶體示意圖。非揮發性記憶體700中包括控制電路710、記憶胞陣列720、行選擇電路740、感測電路780與驗證電路790。
記憶胞陣列720中包括n×m個記憶胞。記憶胞陣列720連接至n條字元線WL1~WLn以及m條位元線b1~bm。亦即，每一條字元線連接至記憶胞陣列720中一列的m個記憶胞，且每一列的m個記憶胞連接至對應的m條位元線b1~bm。舉例來說，記憶胞陣列720包括64×32個記憶胞(亦即，n=64,m=32)，連接至64條字元線以及32條位元線。其中，記憶胞陣列720中的記憶胞可為OTP記憶胞或者MTP記憶胞。
控制電路710可驅動n條字元線WL1~WLn其中之一。控制電路710可在編程運作與讀取運作時，產生特定的供應電壓V1與V2至記憶胞陣列720。另外，控制電路710更產生行解碼信號Y至行選擇電路740、產 生預充電信號Ppcg、重置信號Prst與致能信號EN至感測電路780、產生寫入資料Wd至驗證電路770。
再者，m條位元線b1~bm被區分為x個部分，對應地連接至行選擇電路740中的行選擇器741~74x。再者，行選擇器741~74x根據行解碼信號Y將選定位元線連接至資料線DL1~DLx。舉例來說，m條位元線b1~bm被區分為x個部分，每一部分有y條位元線。其中，上述之x、y、m、n皆為正整數，且y=m/x。
以實際的數字為例來說明，假設記憶胞陣列720有32條位元線b1~b32，被區分為8個部分，每個部分有4條位元線。因此，m=32、x=8、y=4。亦即，位元線b1~b4連接至行選擇器741、位元線b5~b8連接至行選擇器742、位元線b9~b12連接至行選擇器743、位元線b13~b16連接至行選擇器744、位元線b17~b20連接至行選擇器745、位元線b21~b24連接至行選擇器746、位元線b25~b28連接至行選擇器747、位元線b29~b32連接至行選擇器748。再者，8個行選擇器741~748會根據行解碼信號Y，將選定位元線連接至對應的資料線DL1~DL8。
感測電路780連接至資料線DL1~DLx，並接收預充電信號Ppcg、重置信號Prst、致能信號EN。感測電路780包括x個感測元件781~78x。再者，感測電路780中更包括預充電器731~73x、重置器771~77x與感測放大器761~76x配置於每一個感測元件781~78x內。以感測元件781為例，預充電器731、重置器771與感測放大器761皆連接至資料線DL1，且感測放大器761可產生輸出信號Dout1。
於讀取動作時，預充電器731~73x皆根據預充電信號Ppcg，將對應的資料線DL1~DLx充電至預充電電壓Vpcg。重置器771~77x皆根據重置信號Prst，將對應的資料線DL1~DLx放電至重置電壓Vrst。感測放大器761~76x根據致能信號EN來產生輸出信號Dout1~Doutx。
驗證電路790接收寫入資料Wd。驗證電路790中包括x個驗證元件(verification device)791~79x，連接至對應的感測元件781~78x用以接收對應的輸出信號Dout1~Doutx，並且產生驗證信號Vok1~Vokx。再者，控制電路710更接收驗證信號Vok1~Vokx用以判斷選定記憶胞中儲存資料的正確性。以下以x=8為例來說明驗證電路790的運作原理。
控制電路710於編程動作時，將一位元組的寫入資料Wd儲存至記憶胞陣列720中的8個選定記憶胞。之後，控制電路710可啟動驗證週期以判斷寫入資料是否正確地儲存至選定記憶胞。
請參照第4B圖，其所繪示為第一實施例非揮發性記憶體於驗證週期的運作流程圖。於開始驗證週期時，控制電路710會將一位元組(8個位元)的寫入資料Wd輸入驗證電路790中(步驟S701)，使得8個驗證元件791~798暫存對應的1個位元。之後，控制電路710產生預充電信號Ppcg、重置信號Prst與致能信號EN，並控制感測電路780進行讀取動作(步驟S702)，使得感測元件781~788產生一位元組的輸出信號Dout1~Dout8至對應的驗證元件791~798。
接著，驗證電路790判斷所有輸出信號Dout1~Dout8是否與所有寫入資料Wd相符合(步驟S703)。當所有輸出信號Dout1~Dout8與所有 寫入資料Wd相符時，控制電路710結束驗證週期，並確認選定記憶胞中儲存資料的正確性。
反之，當輸出信號Dout1~Dout8與寫入資料Wd之間有任何一個位元不相符合時，控制電路710再次進行編程動作(S704)，將相同的一位元組寫入資料Wd再此儲存至記憶胞陣列720中的8個選定記憶胞。之後，控制電路710再次進行步驟S702與步驟S703，直到確認選定記憶胞中儲存資料的正確性為止。
基本上，驗證電路790比較所有輸出信號Dout1~Dout8與所有寫入資料Wd後，產生驗證信號Vok1~Vok8。舉例來說，驗證元件791暫存一位元的寫入資料，並接收輸出信號Dout1。當輸出信號Dout1與暫存的內容相同時，驗證元件791產生第一準位的驗證信號Vok1。反之，當輸出信號Dout1與暫存的內容不相同時，驗證元件791產生第二準位的驗證信號Vok1。換言之，當所有的驗證信號Vok1~Vok8皆為第一準位時，則控制電路710可確認選定記憶胞中儲存資料的正確性，並結束驗證週期。反之，如果有至少一個驗證信號Vok1~Vok8為第二準位時，則控制電路710可確認選定記憶胞中的儲存資料不正確，並再次進行編程動作(步驟S704)。
當然，控制電路710可以進一步設定編程動作的次數，例如於驗證週期中，進行編程動作一特定次數(例如8次)後，控制電路710仍無法確認選定記憶胞中資料的正確性，則控制電路710確認驗證失敗。
當驗證週期結束之後，控制電路710即可在記憶胞陣列720決定另外的8個選定記憶胞進行編程動作，並再次啟動另一驗證週期。如此，即可提高非揮發性記憶體700中儲存資料的正確性。
在第一實施例非揮發性記憶體700中，感測電路780中的每一個感測元件781~78x進行一次讀取動作大約會產生0.04μA的電流。以x=8為例，假設控制電路710於驗證週期中進行7次讀取動作，則感測電路780大約會產生2.24(7×8×0.04)μA的電流。
再者，修改第一實施例的非揮發性記憶體700可使得非揮發性記憶體在驗證週期中的耗能更低。
請參照第5A圖，其所繪示為本發明第二實施例非揮發性記憶體示意圖。相較於第一實施例，其差異在於感測電路880與驗證電路890，其餘電路相同於第一實施例，此處不再贅述。
感測電路880連接至資料線DL1~DLx，並接收預充電信號Ppcg、重置信號Prst、致能信號EN。感測電路880包括x個感測元件881~88x。再者，感測電路880中更包括邏輯電路811~81x、預充電器731~73x、重置器771~77x與感測放大器761~76x配置於每一個感測元件881~88x內。
以感測元件881為例，感測元件881包括邏輯電路811、預充電器731、重置器771與感測放大器761。邏輯電路811接收預充電信號Ppcg、致能信號EN、驗證信號Vok1，並產生本地致能信號(local enable signal)EN1至感測放大器761，產生本地預充電信號(local precharge signal)Ppcg1至預充電器731。另外，預充電器731、重置器771與感測放大器761皆連接至資料線DL1，且感測放大器761可產生輸出信號Dout1。
根據本發明的第二實施例，於讀取動作時，預充電器731~73x皆根據對應的本地預充電信號Ppcg1~Ppcgx，將對應的資料線DL1~DLx充電至預充電電壓Vpcg。重置器771~77x皆根據重置信號Prst，將對應的資料線DL1~DLx放電至重置電壓Vrst。感測放大器761~76x根據對應的本地致能信號EN1~ENx來產生輸出信號Dout1~Doutx。
另外，驗證電路890接收寫入資料Wd。驗證電路890中包括x個驗證元件(verification device)891~89x，連接至對應的感測元件761~76x用以接收對應的輸出信號Dout1~Doutx，並且產生驗證信號Vok1~Vokx。再者，驗證信號Vok1~Vokx回傳至對應感測元件881~88x內的邏輯電路811~81x，並且驗證信號Vok1~Vokx也傳遞至控制電路710用以判斷選定記憶胞中儲存資料的正確性。舉例來說，驗證元件891~89x中包括栓鎖器(latch)，當輸出信號Dout1與暫存的內容相同時，驗證元件891將驗證信號Vok1栓鎖在第一準位的。反之，當輸出信號Dout1與暫存的內容不相同時，驗證元件891將驗證信號Vok1栓鎖在第二準位的。以下以x=8為例來說明驗證電路890的運作原理。
控制電路710於編程動作時，將一位元組的寫入資料Wd儲存至記憶胞陣列720中的8個選定記憶胞。之後，控制電路710可啟動驗證週期以判斷控制電路710是否正確地將寫入資料儲存至選定記憶胞。
請參照第5B圖，其所繪示為第二實施例非揮發性記憶體於驗證週期的運作流程圖。於開始驗證週期時，控制電路710會將一位元組 (8個位元)的寫入資料Wd輸入驗證電路890中(步驟S701)，使得8個驗證元件891~898暫存對應的一個位元(bit)。之後，控制電路710產生預充電信號Ppcg、重置信號Prst與致能信號EN，並控制感測電路880進行讀取動作(步驟S702)，以產生一位元組的輸出信號Dout1~Dout8至對應的驗證元件891~89x。
接著，驗證電路890判斷所有輸出信號Dout1~Dout8是否與所有寫入資料Wd相符合(步驟S703)。當所有輸出信號Dout1~Dout8與所有寫入資料Wd相符時，控制電路710結束驗證週期，並確認選定記憶胞中儲存資料的正確性。
反之，當所有輸出信號Dout1~Dout8與所有寫入資料Wd不相符時，停止運作輸出信號與寫入資料相符合的感測元件(步驟S801)，僅剩下輸出信號與寫入資料不相符合的感測元件繼續運作。
接著，控制電路710再次進行編程動作(S704)，將相同的一位元組寫入資料Wd再此儲存至記憶胞陣列720中的8個選定記憶胞。之後，控制電路710再次進行步驟S702與步驟S703，直到確認選定記憶胞中儲存資料的正確性為止。
根據本發明的第二實施例，感測元件881~88x中的邏輯電路881~88x可達成上述步驟S801的功能。以驗證元件891為例來作說明，當驗證元件891的驗證信號Vok1被拴鎖在第一準位時，代表輸出信號Dout1與暫存的內容相同。當驗證元件891的驗證信號Vok1被拴鎖在第二準位時，代表輸出信號Dout1與暫存的內容不相同。因此，感測元件881中的邏 輯電路811即根據驗證信號Vok1的準位來決定是否將致能信號EN轉換為本地致能信號EN1，以及將預充電信號Ppcg轉換為本地預充電信號Ppcg1。
換言之，假設輸出信號Dout1與暫存的內容相同時，驗證元件891產生第一準位的驗證信號Vok1至邏輯電路881。此時，就算致能信號EN與預充電信號Ppcg動作時，邏輯電路881也不會動作本地致能信號EN1與本地預充電信號Ppcg1，使得感測元件881停止運作。
反之，假設輸出信號Dout1與暫存的內容不相同時，驗證元件891產生第二準位的驗證信號Vok1至邏輯電路881。當致能信號EN與預充電信號Ppcg動作時，邏輯電路881也會動作本地致能信號EN1與本地預充電信號Ppcg1，使得感測元件881繼續運作。
請參照第6A圖至第6C圖，其所繪示為邏輯電路的一個範例以及相關信號示意圖。假設驗證信號Vok1的第一準位為高準位(Hi)，第二準位為低準位(Lo)。另外，致能信號EN動作時為高準位，不動作時為低準位。預充電信號動作時為低準位，不動作時為高準位。
如第6A圖所示，邏輯電路881包括一或閘901、一反閘902與一及閘903。或閘901的第一輸入端接收預充電信號Ppcg，或閘901的第二端接收驗證信號Vok1，或閘901的輸出端產生本地預充電信號Ppcg1。反閘902的輸入端接收驗證信號Vok1，反閘902的輸出端產生反相的驗證信號Vok1。及閘903的第一輸入端接收反相的驗證信號Vok1，及閘903的第二輸入端接收致能信號EN，及閘903的輸出端產生本地致能信號EN1。
如第6B圖所示，當驗證信號Vok1維持在第一準位(Hi)時，代表輸出信號Dout1與暫存的內容相同。當控制電路710進行讀取動作而動 作預充電信號Ppcg與致能信號EN時，邏輯電路881將不會動作本地預充電信號Ppcg1以及本地致能信號EN1，使得感測元件881停止運作。
如第6C圖所示，當驗證信號Vok1維持在第二準位(Lo)時，代表輸出信號Dout1與暫存的內容不相同。當控制電路710進行讀取動作而動作預充電信號Ppcg與致能信號EN時，邏輯電路881也會對應地動作本地預充電信號Ppcg1以及本地致能信號EN1，使得感測元件881繼續運作。
再者，第6A圖的邏輯電路881僅是一個範例而已，並非用來限定本發明，當致能信號EN、預充電信號Ppcg與確認信號Vok1~Vokx的動作準位與上述不同時，可以修改邏輯電路881並達成本發明的目的。
以下提供一實際的範例來解釋第二實施例非揮發性記憶體800在驗證週期的運作。請參照第7A圖至第7H圖，其所繪示為第二實施例中的感測電路880與驗證電路890在驗證週期的運作示意圖。
如第7A圖所示，於驗證週期之前的初始(initial)狀態，驗證元件891~898的驗證信號Vok1~Vok8先被清除為第二準位(Lo)。
如第7B圖所示，於驗證週期開始後的第一次讀取(1st read)動作後，僅有驗證信號Vok1變更為第一準位(Hi)，其他驗證信號Vok2~Vok8皆維持在第二準位(Lo)。亦即，僅有輸出信號Dout1與驗證元件891暫存的內容相同，因此感測元件881即停止運作，其他感測元件882~888繼續運作。
如第7C圖所示，再次進行編程動作與第二次讀取(2nd read)動作後，僅有驗證信號Vok1維持在第一準位(Hi)，其他驗證信號Vok2~Vok8仍皆維持在第二準位(Lo)。亦即，僅有輸出信號Dout1與驗證 元件891暫存的內容相同，因此感測元件881停止運作，其他感測元件882~888繼續運作。
如第7D圖所示，再次進行編程動作與第三次讀取(3rd read)動作後，驗證信號Vok4變更為第一準位(Hi)，驗證信號Vok1維持在第一準位(Hi)，其他驗證信號Vok2~Vok3與Vok5~Vok8維持在第二準位(Lo)。因此，感測元件881、884停止運作，其他感測元件882~883與885~888繼續運作。
如第7E圖所示，再次進行編程動作與第四次讀取(4th read)動作後，驗證信號Vok5變更為第一準位(Hi)，驗證信號Vok1與Vok4維持在第一準位(Hi)，其他驗證信號Vok2~Vok3與Vok6~Vok8維持在第二準位(Lo)。因此，感測元件881、884、885停止運作，其他感測元件882~883與886~888繼續運作。
如第7F圖所示，再次進行編程動作與第五次讀取(5th read)動作後，驗證信號Vok6與Vok7變更為第一準位(Hi)，驗證信號Vok1、Vok4、Vok5維持在第一準位(Hi)，其他驗證信號Vok2~Vok3與Vok8維持在第二準位(Lo)。因此，感測元件881、884~887停止運作，其他感測元件882~883與888繼續運作。
如第7G圖所示，再次進行編程動作與進行第六次讀取(6th read)動作後，驗證信號Vok8變更為第一準位(Hi)，驗證信號Vok1、Vok4~Vok7維持在第一準位(Hi)，其他驗證信號Vok2~Vok3維持在第二準位(Lo)。因此，感測元件881、884~888停止運作，其他感測元件882~883繼續運作。
如第7H圖所示，再次進行編程動作與進行第七次讀取(7th read)動作後，驗證信號Vok2~Vok3變更為第一準位(Hi)，驗證信號Vok1、Vok4~Vok8維持在第一準位(Hi)。亦即，所有的驗證信號Vok~Vok8都為第一準位(Hi)，因此所有感測元件881~888停止運作，且控制電路710確認非揮發性記憶體800中儲存資料的正確性並完成驗證動作。
第二實施例的非揮發性記憶體800在驗證週期中進行7次讀取動作中共有38(8+7+7+6+5+3+2)個驗證元件運作，而感測電路880大約會產生1.52(38×0.04)μA的電流。相較於第一實施例產生2.24μA的電流，第二實施例的非揮發性記憶體800可以下降大約0.72(2.24-1.52)μA的電流，僅有第一實施例的68%。
再者，本發明於驗證週期中感應電路與驗證電路的驗證方法也同樣適用於由差動記憶胞所組成的非揮發性記憶體，詳細運作不再贅述。
由以上的說明可知，本發明提出一種非揮發性記憶體及其寫入驗證方法，可以改善儲存於記憶胞中寫入資料的正確性。本發明的非揮發性記憶體中包括備驗證電路，可於驗證週期驗證選定記憶胞中的儲存狀態是否正確，直到確認選定記憶胞中的儲存狀態與寫入資料相符合為止。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
710:控制電路
720:記憶胞陣列
731~73x:預充電器
740:行選擇電路
741~74x:行選擇器
761~76x:感測放大器
771~77x:重置器
800:非揮發性記憶體
811~81x:邏輯電路
880:感測電路
881~88x:感測元件
890:驗證電路
891~89x:驗證元件

Claims (9)

  1. 一種非揮發性記憶體，包括：一記憶胞陣列；一行選擇電路，連接於該記憶胞陣列與複數條資料線；一控制電路，連接至該記憶胞陣列與該行選擇電路，其中該控制電路可決定該記憶胞陣列中的複數個選定記憶胞，並經由該行選擇電路將該些選定記憶胞連接至該些資料線；一感測電路，連接至該些資料線，其中於進行一讀取動作時，該控制電路提供一預充電信號與一致能信號至該感測電路，使得該感測電路產生複數個輸出信號用以代表該些選定記憶胞的儲存狀態，其中該些輸出信號中的一第一輸出信號代表該些選定記憶胞中的一第一選定記憶胞的儲存狀態；以及一驗證電路，接收複數個寫入資料與該些輸出信號，並產生複數個驗證信號，其中該驗證電路比較該些寫入資料中的一第一寫入資料與該第一輸出信號後產生該些驗證信號中的一第一驗證信號；其中，當該第一選定記憶胞的儲存狀態相同於該第一寫入資料時，該第一驗證信號指示該第一寫入資料與該第一輸出信號相符合；以及，當該第一選定記憶胞的儲存狀態不同於該第一寫入資料時，該第一驗證信號指示該第一寫入資料與該第一輸出信號不相符合；其中，於一驗證週期時，當該些寫入資料與該些輸出信號不相符合時，該控制電路依序進行一編程動作與一讀取動作，使得該感測電路再次產生該些輸出信號至該驗證電路，並改變該些驗證信號； 其中，當該些寫入資料與該些輸出信號相符合時，該控制電路結束該驗證週期。
  2. 如請求項1所述之非揮發性記憶體，其中該記憶胞陣列包括複數個字元線與複數個位元線，該些字元線連接於該控制電路與該記憶胞陣列之間，該些位元線連接於該行選擇電路與該記憶胞陣列之間。
  3. 如請求項2所述之非揮發性記憶體，其中該行選擇電路中包括x個行選擇器連接至x條資料線，且該些位元線被區分為x個部分對應地連接至該x個行選擇器其中之一；其中該x個行選擇器根據該控制電路產生的一選擇信號，將x條選定位元線連接至該x條資料線。
  4. 如請求項1所述之非揮發性記憶體，其中該感測電路包括複數個感測元件，且該些感測元件中的一第一感測元件包括：一邏輯電路，接收該些驗證信號中的該第一驗證信號、該致能信號與該預充電信號，並產生一本地致能信號與一本地預充電信號；一預充電器，於該本地預充電信號動作時，將該些資料線中的一第一資料線預充電至一預充電電壓；以及一感測放大器，於該本地致能信號動作時，感測該第一資料線上的電壓，並產生該第一輸出信號。
  5. 如請求項4所述之非揮發性記憶體，其中該驗證電路包括複數個驗證元件，且該些驗證元件中的一第一驗證元件暫存該些寫入資料中的該第一寫入資料並且接收該第一輸出信號；其中，當該第一輸出信號與該第一寫入資料相符合時，該第一驗證元件將該第一驗證信號栓鎖在一第 一準位；且當該第一輸出信號與該第一寫入資料不相符合時，該第一驗證元件將該第一驗證信號栓鎖在一第二準位。
  6. 如請求項5所述之非揮發性記憶體，其中當該第一驗證信號為該第一準位且該致能信號與該預充電信號動作時，該邏輯電路不動作該本地致能信號與該本地預充電信號，使得該第一感測元件停止運作；以及，當該第一驗證信號為該第二準位且該致能信號與該預充電信號動作時，該邏輯電路動作該本地致能信號與該本地預充電信號，使得該第一感測元件繼續運作，並根據該第一選定記憶胞的儲存狀態產生該第一輸出信號。
  7. 一種非揮發性記憶體的寫入驗證方法，該非揮發性記憶體包括一記憶胞陣列、一行選擇電路、一感測電路、一驗證電路，該行選擇電路連接於該記憶胞陣列與複數條資料線，該感測電路包括複數個感測元件連接至該些資料線，並產生複數個輸出信號，該驗證電路包括複數個驗證元件接收該些輸出信號，並產生複數個驗證信號，該寫入驗證方法包括下列步驟：(a)於一驗證週期開始時，將複數個寫入資料輸入對應的該些驗證元件；(b)進行一讀取動作，該感測電路根據一預充電信號與一致能信號產生複數個輸出信號用以代表該記憶胞陣列中複數個選定記憶胞的儲存狀態，其中該些輸出信號中的一第一輸出信號代表該些選定記憶胞中的一第一選定記憶胞的儲存狀態；以及 (c)該驗證電路判斷該些寫入資料與該些輸出信號，並產生複數個驗證信號，其中該驗證電路比較該些寫入資料中的一第一寫入資料與該第一輸出信號後產生該些驗證信號中的一第一驗證信號；其中，當該第一選定記憶胞的儲存狀態相同於該第一寫入資料時，該第一驗證信號指示該第一寫入資料與該第一輸出信號相符合；以及，當該第一選定記憶胞的儲存狀態不同於該第一寫入資料時，該第一驗證信號指示該第一寫入資料與該第一輸出信號不相符合；其中，當該些寫入資料與該些輸出信號相符合時，結束該驗證週期；以及，當該些寫入資料與該些輸出信號不相符合時，對該些選定記憶胞進行一編程動作，並回到步驟(b)。
  8. 如請求項7所述之非揮發性記憶體的寫入驗證方法，其中該感測電路包括x個感測元件，該驗證電路包括x個驗證元件，該x個感測元件中的一第一感測元件產生該第一輸出信號，該x個驗證元件中的一第一驗證元件接收該第一輸出信號與該些寫入資料中的該第一寫入資料，當該第一輸出信號與該第一寫入資料相符合時，該第一驗證元件將該些驗證信號中的該第一驗證信號栓鎖在一第一準位；且當該第一輸出信號與該第一寫入資料不相符合時，該第一驗證元件將該第一驗證信號栓鎖在一第二準位。
  9. 如請求項8所述之非揮發性記憶體的寫入驗證方法，其中該第一感測元件接收該第一驗證信號、該預充電信號與該致能信號，其中當該第一驗證信號為該第一準位且該致能信號與該預充電信號動作時，該第一感測元件停止運作；以及，當該第一驗證信號為該第二準位且該致能信 號與該預充電信號動作時，該第一感測元件繼續運作，並根據該第一選定記憶胞的儲存狀態產生該第一輸出信號。
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