KR101611416B1 - 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 - Google Patents

비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법 Download PDF

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Abstract

본 발명은 비휘발성 논리 회로에 관한 것으로, 한 쌍의 래치(latch) 노드(node)를 가지는 래치부, 및 기입 인에이블(enable) 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터에 따라 서로 다른 제1 및 제2 기입 전압이 각각 인가됨으로써 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.

Description

비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법{Nonvolatile logic circuit, Integrated circuit including the nonvolatile logic circuit and method of operating the integrated circuit}
본 발명은 비휘발성 논리 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 있는데, 이러한 차세대 메모리 장치를 논리 회로에 적용하고자 하는 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 비휘발성 메모리 장치를 논리 회로에 적용하여 부팅(booting)에 소요되는 시간을 줄일 수 있고, 상기 비휘발성 메모리 장치의 내구성을 고려하여 상기 비휘발성 메모리 장치에 대한 기입 동작 횟수를 줄일 수 있는 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 논리 회로는 한 쌍의 래치(latch) 노드(node)를 가지는 래치부; 및 기입 인에이블(enable) 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터에 따라 서로 다른 제1 및 제2 기입 전압이 각각 인가됨으로써 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.
상기 한 쌍의 비휘발성 메모리 셀은 독출 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공함으로써 독출 동작이 수행될 수 있다. 또한, 상기 한 쌍의 비휘발성 메모리 셀은 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호가 활성화되지 않으면 상기 한 쌍의 래치 노드에 연결되지 않을 수 있다.
상기 비휘발성 논리 회로는, 독출 인에이블 신호 및 상기 기입 인에이블 신 호가 활성화되지 않으면, 상기 한 쌍의 비휘발성 메모리 셀이 상기 한 쌍의 래치 노드에 연결되지 않도록 제어하는 일반 동작 선택부; 상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공하는 독출 동작 선택부; 및 상기 기입 인에이블 신호가 활성화되면, 상기 한 쌍의 래치 노드의 데이터에 따라 상기 한 쌍의 비휘발성 메모리 셀에 상기 제1 및 제2 기입 전압을 각각 인가하는 기입 동작 선택부를 더 포함할 수 있다.
상기 비휘발성 논리 회로는, 상기 한 쌍의 래치 노드의 데이터를 등화하기(equalize) 위한 펄스 신호가 활성화되면, 상기 한 쌍의 래치 노드를 연결시키는 등화부를 더 포함할 수 있다.
상기 일반 동작 선택부는, 상기 독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 출력 신호를 활성화하는 논리 게이트; 및 상기 활성화된 출력 신호에 따라 상기 한 쌍의 래치 노드 각각을 접지 전압 단자에 연결시키는 제1 및 제2 접지 스위치들을 포함할 수 있다. 상기 독출 동작 선택부는, 상기 독출 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드를 상기 한 쌍의 메모리 셀에 각각 연결시키는 제1 및 제2 독출 스위치들을 포함할 수 있다. 상기 기입 동작 선택부는, 상기 기입 인에이블 신호가 활성화되면 상기 제1 및 제2 기입 전압을 각각 제공하는 제1 및 제2 기입 전압 제공부들; 상기 한 쌍의 래치 노드 중 제1 래치 노드의 데이터에 따라 상기 제1 및 제2 기입 전압 제공부를 상기 한 쌍의 메모리 셀들에 각각 연결시키는 두 개의 제1 기입 스위치들; 및 상기 한 쌍의 래치 노드 중 제2 래치 노드의 데이터에 따라 상기 제1 및 제2 기입 전압 제공부를 상기 한 쌍의 메모리 셀들에 각각 연결시키는 두 개의 제2 기입 스위치들을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 논리 회로는 입력 데이터를 래치하는 마스터(master) 래치; 및 상기 마스터 래치의 출력 데이터를 래치하는 슬레이브(slave) 래치를 포함하고, 상기 슬레이브 래치는, 한 쌍의 래치 노드를 가지는 래치부; 및 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터에 따라 서로 다른 제1 및 제2 기입 전압이 각각 인가됨으로써 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로는 적어도 하나의 논리 회로 블록 및 적어도 하나의 비휘발성 논리 회로를 포함하는 복수의 회로 블록들; 상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 전원 감지부; 및 상기 감지 신호 또는 외부에서 제공되는 커맨드(command)를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 제어부를 포함하고, 상기 적어도 하나의 비휘발성 논리 회로는, 상기 적어도 하나의 논리 회로 블록의 출력 데이터 또는 외부에서 제공되는 입력 데이터를 래치하는 한 쌍의 래치 노드를 가지는 래치부; 및 상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터에 따라 서로 다른 제1 및 제2 기입 전압이 각각 인가됨으로써 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로의 동작 방법은 한 쌍의 래치 노드를 가지는 래치부 및 한 쌍의 비휘발성 메모리 셀을 포함하는 적어도 하나의 비휘발성 논리 회로 및 적어도 하나의 논리 회로 블록을 포함하는 복수의 회로 블록들을 가지는 집적 회로의 동작 방법으로서, 상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 단계; 상기 감지 신호 또는 외부에서 제공되는 커맨드를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 단계; 및 상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터에 따라 서로 다른 제1 및 제2 기입 전압을 상기 한 쌍의 비휘발성 메모리 셀에 각각 인가함으로써 상기 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행하는 단계를 포함한다.
본 발명에 따르면, 비휘발성 논리 회로는 한 쌍의 래치 노드를 가지는 래치부 및 한 쌍의 비휘발성 메모리 셀을 포함하고, 기입 인에이블 신호가 활성화되는 경우에만 상기 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행함으로써, 비휘발성 메모리 셀의 유한한 내구성에도 불구하고 비휘발성 논리 회로를 안정적으로 구동시킬 수 있다.
또한, 본 발명에 따르면, 비휘발성 논리 회로는 독출 인에이블 신호가 활성화되면 비휘발성 메모리 셀에 저장된 데이터를 한 쌍의 래치 노드에 전달함으로써, 전원이 제거되기 전에 비휘발성 메모리 셀에 저장된 데이터를 전원이 인가된 후에 빠르게 독출할 수 있으므로 부팅 동작이 단순해지고, 외부의 ROM에 접근하지 않고 바로 부팅할 수 있으므로 부팅에 소요되는 시간을 크게 줄일 수 있다.
또한, 본 발명에 따르면, 갑자기 전원이 제거되더라도 감지 신호를 생성하고 이에 따라 기입 인에이블 신호를 활성화함으로써, 비휘발성 논리 회로의 데이터를 비휘발성 메모리 셀에 기입할 수 있고, 전원이 인가된 후에 비휘발성 메모리 셀에 저장된 데이터를 독출할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 집적 회로(1)는 하나의 전자 시스템 내에서 단일 칩으로 구현될 수 있는데, 복수의 회로 블록들(10 내지 50), 전원 감지부(60) 및 제어부(70)를 포함할 수 있다. 이때, 복수의 회로 블록들(10 내지 50)은 제1 내지 제3 플립플롭들(10, 20, 30) 및 제1 및 제2 논리 회로 블록들(40, 50)을 포함할 수 있다. 도 1에서는 세 개의 플립플롭들(10, 20, 30)과 두 개의 논리 회로 블록들(40, 50)이 도시되었으나, 이는 도해의 편의를 위한 것이고, 집적 회로(1)는 더 많은 수 의 플립플롭들 또는 더 많은 수의 논리 회로 블록들을 포함할 수 있다.
본 실시예에서, 제1 내지 제3 플립플롭들(10, 20, 30)은 각각 한 쌍의 비휘발성 메모리 셀을 포함하는 비휘발성 플립플롭들일 수 있다. 이하에서는, 본 발명에 따른 비휘발성 논리 회로의 일 예로서, 비휘발성 플립플롭들에 대하여 상술하기로 한다.
제1 플립플롭(10)은 외부에서 제공되는 입력 데이터(IN)를 수신하고, 수신된 입력 데이터(IN)를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제1 논리 회로 블록(40)은 제1 플립플롭(10)의 출력 데이터에 대하여 소정의 논리 연산을 수행할 수 있다. 제2 플립플롭(20)은 제1 논리 회로 블록(40)의 출력 데이터를 수신하고, 수신된 데이터를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 제2 논리 회로 블록(50)은 제2 플립플롭(20)의 출력 데이터에 대하여 소정의 논리 연산을 수행할 수 있다. 제3 플립플롭(30)은 제2 논리 회로 블록(50)의 출력 데이터를 수신하고, 수신된 데이터를 클럭 신호(CLK)에 동기되도록 래치할 수 있다. 이와 같이, 제1 내지 제3 플립플롭들(10, 20, 30)은 일반적인 래치 동작을 수행함으로써, 집적 회로(1) 내의 신호들이 클럭 신호(CLK)에 동기되도록 한다.
또한, 제1 내지 제3 플립플롭들(10, 20, 30)은 기입 인에이블(enable) 신호(WEN) 또는 독출 인에이블 신호(REN)에 따라, 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행할 수 있다. 이로써, 각 플립플롭(10, 20, 30)은 기입 인에이블 신호(WEN) 또는 독출 인에이블 신호(REN)가 활성화된 경우에는 그 내부에 포함된 비휘발성 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행할 수 있고, 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)가 활성화되지 않은 경우에는 일반적인 래치 동작을 수행할 수 있다. 각 플립플롭(10, 20, 30)의 구체적인 동작에 대해서는 후술하기로 한다.
전원 감지부(60)는 집적 회로(1)에 인가되는 전원을 감지하여, 전원이 소정의 임계 값 이하로 떨어질 때에 감지 신호(SS)를 생성할 수 있다. 구체적으로, 전원 감지부(60)는 집적 회로(1)에 포함된 복수의 회로 블록들(10 내지 50) 중 적어도 하나에 인가되는 전원을 감지함으로써, 감지 신호(SS)를 생성할 수 있다.
제어부(70)는 외부에서 입력되는 커맨드(CMD) 또는 전원 감지부(60)에서 생성된 감지 신호(SS)를 기초로 하여 독출 인에이블 신호(REN) 또는 기입 인에이블 신호(WEN)를 활성화할 수 있다. 예를 들어, 부트 코드(boot code)를 업데이트할 필요가 있을 경우에, 사용자는 기입 커맨드(W_CMD)를 생성할 수 있다. 이때, 제어부(70)는 기입 커맨트(W_CMD)에 따라 기입 인에이블 신호(WEN)를 활성화할 수 있다. 또한, 부팅 동작을 수행하거나 전원이 새로 인가될 경우에, 사용자는 독출 커맨드(R_CMD)를 생성할 수 있다. 이때, 제어부(70)는 독출 커맨드(R_CMD)에 따라 독출 인에이블 신호(REN)를 활성화할 수 있다.
도 2는 도 1의 전원 감지부와 제어부의 동작을 설명하기 위한 타이밍도이다.
도 1 및 2를 참조하면, 집적 회로(1)에 인가되는 전원이 소정의 임계 값 이하로 떨어지면 전원 감지부(60)는 감지 신호(SS)를 생성할 수 있고, 감지 신호(SS)가 생성되면 제어부(70)는 기입 인에이블 신호(WEN)를 활성화할 수 있다. 이때, 제어부(70)에서 활성화된 기입 인에이블 신호(WEN)는 제1 내지 제3 플립플롭들(10, 20, 30)에 제공될 수 있다. 각 플립플롭(10, 20, 30)은 활성화된 기입 인에이블 신호(WEN)에 따라 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행할 수 있다.
도 3은 도 1의 제어부의 동작을 설명하기 위한 타이밍도이다.
도 1 및 3을 참조하면, 외부에서 기입 커맨드(W_CMD) 또는 독출 커맨드(R_CMD)가 입력되면 제어부(70)는 기입 인에이블 신호(WEN) 또는 독출 인에이블 신호(REN)를 활성화할 수 있다. 이때, 제어부(70)에서 활성화된 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)는 제1 내지 제3 플립플롭들(10, 20, 30)에 제공될 수 있다. 각 플립플롭(10, 20, 30)은 활성화된 독출 인에이블 신호(REN)에 따라 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 독출 동작을 수행할 수 있다. 또한, 각 플립플롭(10, 20, 30)은 활성화된 기입 인에이블 신호(WEN)에 따라 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행할 수 있다.
이하에서는, 다시 도 1을 참조하여, 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)에 따른 각 플립플롭(10, 20, 30)의 동작에 대하여 상술하기로 한다.
집적 회로(1)에 제공되는 전원이 일정하게 유지되거나, 외부로부터 별도의 커맨드가 수신되지 않으면 제어부(70)는 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)를 활성화하지 않고, 각 플립플롭(10, 20, 30)은 일반적인 래치로 동작할 수 있다. 한편, 외부로부터 독출 커맨드(R_CMD)가 수신되면 제어부(70)는 독 출 인에이블 신호(REN)를 활성화하고, 각 플립플롭(10, 20, 30)은 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 독출 동작을 수행할 수 있다. 한편, 집적 회로(1)에 제공되는 전원이 소정의 임계 값 이하로 떨어지거나, 외부로부터 기입 커맨드(W_CMD)가 수신되면 제어부(70)는 기입 인에이블 신호(WEN)를 활성화하고, 각 플립플롭(10, 20, 30)은 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행할 수 있다.
따라서, 집적 회로(1)에 인가되는 전원이 제거될 경우에, 전원 감지부(60)는 전원이 완전히 제거되지 전에 감지 신호(SS)를 생성하고, 제어부(70)는 기입 인에이블 신호(WEN)를 활성화하여, 각 플립플롭(10, 20, 30)에 포함된 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작이 수행될 수 있다. 이에 따라, 전원이 제거되기 전에 집적 회로(1)에 포함된 논리 회로 블록들(40, 50)에서 수행된 결과를 각 플립플롭(10, 20, 30)에 저장해놓을 수 있다.
또한, 집적 회로(1)에 다시 전원이 인가될 경우에, 제어부(70)는 독출 인에이블 신호(REN)를 활성화하여, 각 플립플롭(10, 20, 30)에 포함된 한 쌍의 비휘발성 메모리 셀에 저장된 데이터에 대한 독출 동작이 수행하여 부트 코드를 로드할 수 있다. 이에 따라, 집적 회로(1)에 다시 전원이 인가될 때에 외부의 ROM에 접근하지 않고, 집적 회로(1) 내에서 각 플립플롭(10, 20, 30)에 포함된 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 로드(load)하여 부팅함으로써, 부팅에 소요되는 시간을 크게 줄일 수 있다.
비휘발성 메모리 셀을 플립플롭과 같은 논리 회로에 적용하는 경우에는, 비 휘발성 메모리 셀에 대한 매우 높은 신뢰성(내구성, endurance)이 요구된다. 다시 말해, 비휘발성 메모리 셀에 대하여 무한한 횟수의 기입 동작의 수행이 보장될 것이 요구된다. 그러나, 실제로 비휘발성 메모리 셀은 대략 105 내지 106 정도의 기입 동작의 수행이 보장된다. 따라서, 비휘발성 메모리 셀이 논리 회로에 포함된 경우, 논리 회로에 입력되는 데이터에 따라 비휘발성 메모리 셀에 대하여 항상 기입 동작이 수행될 경우에, 비휘발성 메모리 셀의 유한한 내구성으로 인하여 논리 회로 자체의 신뢰성이 보장되지 않을 수 있다.
본 실시예에 따르면, 각 플립플롭(10, 20, 30)은 기입 인에이블 신호(WEN)를 수신하여, 기입 인에이블 신호(WEN)가 활성화된 경우에만 그 내부에 포함된 한 쌍의 비휘발성 메모리 셀에 대하여 기입 동작을 수행할 수 있다. 따라서, 각 비휘발성 메모리 셀에 대한 한정된 내구성에도 불구하고, 각 비휘발성 메모리 셀에 대한 기입 동작의 수행 횟수를 줄임으로써, 비휘발성 메모리 셀을 포함하는 플립플롭의 신뢰성을 크게 향상시킬 수 있다.
도 4는 도 1의 플립플롭에 포함된 래치 회로의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 래치 회로(100)는 래치부(11), 제1 및 제2 비휘발성 메모리 셀(12, 13), 일반 동작 선택부(14), 독출 동작 선택부(15), 기입 동작 선택부(16) 및 등화부(17)를 포함할 수 있다.
래치부(11)는 제1 및 제2 래치 노드(LN1, LN2)를 가지고, 교차 결합된 두 개 의 인버터들을 포함한다. 제1 인버터는 전원 전압 단자(Vcc)과 연결되는 제1 피모스 트랜지스터(P1) 및 제1 피모스 트랜지스터(P1)와 직렬 연결된 제1 엔모스 트랜지스터(N1)를 포함하고, 제2 인버터는 전원 전압 단자(Vcc)와 연결되는 제2 피모스 트랜지스터(P2) 및 제2 피모스 트랜지스터(P2)와 직렬 연결된 제2 엔모스 트랜지스터(N2)를 포함한다. 제1 인버터의 입력 단자 및 제2 인버터의 출력 단자는 제1 래치 노드(LN1)에 대응되고, 제1 인버터의 출력 단자 및 제2 인버터의 입력 단자는 제2 래치 노드(LN2)에 대응된다.
제1 및 제2 비휘발성 메모리 셀(12, 13)은 전원이 끊어져도 저장된 데이터를 보존할 수 있는 소자들이다. 예를 들어, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 전압 또는 전류의 인가에 의해 저항 값이 변화하여, 고 저항 상태인 리셋(reset) 상태와 저 저항 상태인 셋(set) 상태를 가질 수 있는 저항 메모리일 수 있다. 즉, 저항 메모리는 전압 또는 전류 펄스의 인가에 의해 고 저항 상태 또는 저 저항 상태로 천이하는데, 이러한 두 가지 상태를 비트 정보로 이용하여 정보를 저장하는 메모리 소자로 활용될 수 있다. 그러나, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 저항 메모리에 한정되지 아니하고, 다양한 형태의 메모리 셀, 예컨대 플래시(flash), 피램(PRAM), 에프이램(FeRAM) 또는 엠램(MRAM)으로 구성될 수 있다.
일반 동작 선택부(14)는 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않으면 제1 및 제2 비휘발성 메모리 셀(12, 13)이 래치부(11)에 연결되지 않도록 제어한다. 구체적으로, 일반 동작 선택부(14)는 논리 게이트(141) 및 논리 게이트(141)의 출력 신호에 따라 온/오프되는 제1 및 제2 접지 스위치들(142, 143)을 포함할 수 있다.
논리 게이트(141)는 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않은 경우에 출력 신호를 활성화한다. 예를 들어, 논리 게이트(141)는 NOR 게이트로 구현될 수 있고, 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)에 대하여 논리 NOR 연산을 수행할 수 있다. 제1 및 제2 접지 스위치들(142, 143)은 논리 게이트(141)의 출력 신호가 활성화되면 폐쇄되어, 래치부(11)에 포함된 제1 및 제2 엔모스 트랜지스터(N1, N2)의 소스 단자를 각각 접지 전압 단자에 연결시킨다. 이에 따라, 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않은 경우에 래치 회로(100)는 일반적인 래치로 동작할 수 있다.
독출 동작 선택부(15)는 독출 인에이블 신호(REN)가 활성화되면 제1 및 제2 비휘발성 메모리 셀(12, 13)을 제1 및 제2 래치 노드(LN1, LN2)에 연결시킴으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 및 제2 래치 노드(LN1, LN2)에 제공한다. 구체적으로, 독출 동작 선택부(15)는 독출 인에이블 신호(REN)에 따라 온/오프되는 제1 및 제2 독출 스위치들(151, 152)을 포함할 수 있다.
제1 및 제2 독출 스위치들(151, 152)는 독출 인에이블 신호(REN)가 활성화되면 폐쇄되어, 제1 및 제2 비휘발성 메모리 셀(12, 13)을 제1 및 제2 래치 노드(LN1, LN2)에 연결시킨다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13) 에 저장된 데이터는 제1 및 제2 래치 노드(LN1, LN2)에 전달되어, 독출 동작이 수행될 수 있다.
기입 동작 선택부(16)는 기입 인에이블 신호(WEN)가 활성화되면 제1 및 제2 래치 노드(LN1, LN2)의 데이터에 따라 서로 다른 제1 및 제2 기입 전압(V1, V2)을 제1 및 제2 비휘발성 메모리 셀(12, 13)에 각각 인가한다. 이때, 제1 기입 전압(V1)은 제1 및 제2 비휘발성 메모리 셀(12, 13)을 셋시키기 위해 인가될 셋 전압이고, 제2 기입 전압(V2)은 제1 및 제2 비휘발성 메모리 셀(12, 13)을 리셋시키기 위해 인가될 리셋 전압일 수 있고, 제2 기입 전압(V2)은 제1 기입 전압(V1)보다 클 수 있다. 구체적으로, 기입 동작 선택부(16)는 제1 및 제2 기입 전압 제공부(161, 162), 제1 기입 스위치들(163, 164) 및 제2 기입 스위치들(165, 166)을 포함한다.
제1 기입 전압 제공부(161)는 제1 기입 전압(V1) 단자에 연결되는 소스 및 반전 기입 인에이블 신호(WEN')가 인가되는 게이트를 가지는 피모스 트랜지스터를 포함할 수 있다. 제2 기입 전압 제공부(162)는 제2 기입 전압(V2) 단자에 연결되는 소스 및 반전 기입 인에이블 신호(WEN')가 인가되는 게이트를 가지는 피모스 트랜지스터를 포함할 수 있다. 따라서, 기입 인에이블 신호(WEN)가 활성화되면, 즉, 반전 기입 인에이블 신호(WEN')가 논리 '로우(low)'이면, 제1 및 제2 기입 전압 제공부(161, 162) 각각에 포함된 피모스 트랜지스터가 턴온되어, 제1 및 제2 기입 전압(V1, V2)을 각각 출력할 수 있다.
제1 기입 스위치들(163, 164)은 제1 래치 노드(LN1)의 데이터에 따라 온/오프되어, 제1 및 제2 기입 전압 제공부(161, 162)의 출력 단자들을 제1 및 제2 비휘 발성 메모리 셀(12, 13)에 각각 연결시킨다. 제2 기입 스위치들(165, 166)은 제2 래치 노드(LN2)의 데이터에 따라 온/오프되어, 제1 및 제2 기입 전압 제공부(161, 162)의 출력 단자들을 제1 및 제2 비휘발성 메모리 셀(12, 13)에 각각 연결시킨다.
등화부(17)는 제1 래치 노드(LN1)와 제2 래치 노드(LN2) 사이에 연결되어, 소정의 펄스폭을 가진 펄스 신호(PS)가 인가되면 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 전압을 등화시킨다. 구체적으로, 등화부(17)는 펄스 신호(PS)가 인가되는 게이트를 가지는 엔모스 트랜지스터로 구현될 수 있다. 따라서, 펄스 신호(PS)가 활성화되면, 즉, 논리 '하이(high)'이면 제1 래치 노드(LN1)와 제2 래치 노드(LN2)는 서로 연결되어, 제1 래치 노드(N1)의 전압은 제2 래치 노드(N2)의 전압과 동일해진다.
여기서, 펄스 신호(PS)는 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작을 수행하는 경우 활성화된다. 이에 따라, 펄스 신호(PS)가 활성화된 구간에서 제1 래치 노드(LN1)와 제2 래치 노드(LN2)의 전압을 등화시킨 후, 펄스 신호(PS)가 비활성화되면 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 제1 래치 노드(LN1)와 제2 래치 노드(LN2)에 전달함으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터를 독출할 수 있다.
도 5는 도 4의 래치 회로의 일반 동작을 설명하기 위한 회로도이다.
도 5를 참조하면, 래치 회로(100)의 일반 동작이 수행될 경우 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않고, 펄스 신호(PS)도 활성화되지 않는다. 그러므로, 일반 동작 선택부(14)의 논리 게이트(141)의 출력 신호 가 활성화되고, 이에 따라, 제1 및 제2 접지 스위치들(142, 143)이 폐쇄된다. 한편, 독출 동작 선택부(15)의 제1 및 제2 독출 스위치들(151, 152)은 개방되고, 기입 동작 선택부(16)의 제1 및 제2 기입 전압 제공부(161, 162) 및 등화부(17)는 비활성화된다. 따라서, 래치부(11)는 제1 및 제2 비휘발성 메모리 셀(12, 13)과 연결되지 않으므로, 래치 회로(100)는 일반적인 래치 회로로 동작한다.
도 6은 도 4의 래치 회로의 독출 동작을 설명하기 위한 회로도이다.
도 6을 참조하면, 래치 회로(100)의 독출 동작이 수행될 경우 독출 인에이블 신호(REN) 및 펄스 신호(PS)가 활성화되고, 기입 인에이블 신호(WEN)는 활성화되지 않는다. 이때, 펄스 신호(PS)의 활성화 구간은 독출 인에이블 신호(REN)의 활성화 구간보다 짧다. 그러므로, 먼저 등화부(17)는 제1 래치 노드(LN1)와 제2 래치 노드(LN2)를 연결시키고, 이에 따라 이들 사이의 전압이 등화된다.
또한, 일반 동작 선택부(14)의 논리 게이트(141)의 출력 신호는 활성화되지 않고, 이에 따라 제1 및 제2 접지 스위치들(142, 143)은 개방된다. 한편, 독출 동작 선택부(15)의 제1 및 제2 독출 스위치들(151, 152)은 폐쇄되고, 기입 동작 선택부(16)은 제1 및 제2 기입 전압 제공부(161, 162)는 비활성화된다. 따라서, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 도 6에서 화살표로 표시된 경로에 따라 제1 및 제2 래치 노드(LN1, LN2)에 연결되어, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다.
도 7은 도 4의 래치 회로의 기입 동작을 설명하기 위한 회로도이다.
도 7을 참조하면, 래치 회로(100)의 기입 동작이 수행될 경우 기입 인에이블 신호(WEN)가 활성화되고, 독출 인에이블 신호(REN) 및 펄스 신호(PS)는 활성화되지 않는다. 그러므로, 일반 동작 선택부(14)의 논리 게이트(141)의 출력 신호는 활성화되지 않고, 이에 따라 제1 및 제2 접지 스위치들(142, 143)은 개방된다. 한편, 독출 동작 선택부(15)의 제1 및 제2 독출 스위치들(151, 152)은 개방되고, 기입 동작 선택부(16)의 제1 및 제2 기입 전압 제공부(161, 162)는 활성화된다.
따라서, 제1 및 제2 래치 노드(LN1, LN2)의 데이터는 도 7에서 화살표로 표시된 경로에 따라 제1 기입 스위치들(163, 164) 및 제2 기입 스위치들(165, 166)에 연결되어, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작이 수행된다. 이때, 제1 래치 노드(LN1)의 데이터와 제2 래치 노드(LN2)의 데이터는 서로 반대되는 논리 값을 가지므로, 제3 스위치들(163, 164) 또는 제4 스위치들(165, 166)은 선택적으로 개방된다.
구체적으로, 제1 래치 노드(LN1)의 데이터가 논리 '하이'이고 제2 래치 노드(LN2)의 데이터가 논리 '로우'이면, 제1 기입 스위치들(163, 164)은 개방되고 제2 기입 스위치들(165, 166)은 폐쇄된다. 이에 따라, 제2 기입 전압 제공부(162)의 출력 단자는 제1 비휘발성 메모리 셀(12)에 연결되고, 제1 기입 전압 제공부(161)의 출력 단자는 제2 비휘발성 메모리 셀(13)에 연결된다. 따라서, 제1 비휘발성 메모리 셀(12)은 제2 기입 전압(V2)인 리셋 전압이 인가되고, 제2 비휘발성 메모리 셀(13)은 제1 기입 전압(V1)인 셋 전압이 인가된다.
한편, 제1 래치 노드(LN1)의 데이터가 논리 '로우'이고 제2 래치 노드(LN2)의 데이터가 논리 '하이'이면, 제1 기입 스위치들(163, 164)은 폐쇄되고 제2 기입 스위치들(165, 166)은 개방된다. 이에 따라, 제1 기입 전압 제공부(161)의 출력 단자는 제1 비휘발성 메모리 셀(12)에 연결되고, 제2 기입 전압 제공부(162)의 출력 단자는 제2 비휘발성 메모리 셀(13)에 연결된다. 따라서, 제1 비휘발성 메모리 셀(12)은 제1 기입 전압(V1)인 셋 전압이 인가되고, 제2 비휘발성 메모리 셀(13)은 제2 기입 전압(V2)인 리셋 전압이 인가된다.
도 8은 도 1의 플립플롭의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 플립플롭(200)은 마스터 래치(ML) 및 슬레이브 래치(SL)를 포함하는 마스터 슬레이브 플립플롭일 수 있다. 플립플롭(200)은 제1 및 제2 전송 게이트(TG1, TG2)를 더 포함할 수 있다. 제1 전송 게이트(TG1)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 입력 데이터(Din)를 마스터 래치(ML)에 전송할 수 있다. 제2 전송 게이트(TG2)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 마스터 래치(ML)의 출력 데이터를 슬레이브 래치(SL)에 전송할 수 있다.
마스터 래치(ML)는 교차 결합된 제1 및 제2 인버터(INV1, INV2)를 포함하고, 제3 전송 게이트(TG3)를 더 포함할 수 있다. 제3 전송 게이트(TG3)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 제2 인버터(INV2)의 출력을 제1 인버터(INV1)에 전송할 수 있다.
슬레이브 래치(SL)는 도 4의 래치 회로(100)를 포함할 수 있다. 따라서, 슬레이브 래치(SL)에 포함된 래치 회로(100)은 도 4에 도시된 래치 회로(100)과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다. 나아가, 슬레이브 래치(SL)는 제3 인버터(INV3) 및 제4 전송 게이트(TG4)를 더 포함할 수 있다. 제3 인버터(INV3)는 제2 전송 게이트(TG2)의 출력 데이터를 반전하고, 제4 전송 게이트(TG4)는 클럭 신호(CLK) 및 반전 클럭 신호(nCLK)에 따라 온/오프되어, 제3 인버터(INV3)의 출력을 출력 노드(Dout)에 전달할 수 있다. 다른 실시예에서, 제3 인버터(INV3)는 마스터 래치(ML)의 출력 단자에 연결되어, 마스터 래치(ML)의 출력 데이터를 반전할 수도 있다.
도 9는 도 8의 플립플롭의 일반 동작을 설명하기 위한 회로도이다.
도 9를 참조하면, 플립플롭(200)의 일반 동작이 수행될 경우 독출 인에이블 신호(REN) 및 기입 인에이블 신호(WEN)가 활성화되지 않고, 펄스 신호(PS)도 활성화되지 않는다. 그러므로, 일반 동작 선택부(14)의 논리 게이트(141)의 출력 신호가 활성화되고, 이에 따라, 제1 및 제2 접지 스위치들(142, 143)이 폐쇄된다. 한편, 독출 동작 선택부(15)의 제1 및 제2 독출 스위치들(151, 152)은 개방되고, 기입 동작 선택부(16)의 제1 및 제2 기입 전압 제공부(161, 162) 및 등화부(17)는 비활성화된다. 따라서, 래치부(11)는 제1 및 제2 비휘발성 메모리 셀(12, 13)과 연결되지 않으므로, 래치 회로(100)는 일반적인 래치로 동작한다. 이에 따라, 플립플롭(200)은 도 9에서 화살표로 표시된 경로에 따라 전류가 흐름으로써, 일반적인 마스터 슬레이브 플립플롭으로 동작한다. 이때, 플립플롭(200)은 클럭 신호(CLK)의 상승 에지(edge)에서 데이터를 래치할 수 있다.
도 10은 도 8의 플립플롭의 독출 동작을 설명하기 위한 회로도이다.
도 10을 참조하면, 플립플롭(200)의 독출 동작이 수행될 경우 독출 인에이블 신호(REN) 및 펄스 신호(PS)가 활성화되고, 기입 인에이블 신호(WEN)는 활성화되지 않는다. 이때, 펄스 신호(PS)의 활성화 구간은 독출 인에이블 신호(REN)의 활성화 구간보다 짧다. 그러므로, 먼저 등화부(17)는 제1 래치 노드(LN1)와 제2 래치 노드(LN2)를 연결시키고, 이에 따라 이들 사이의 전압이 등화된다. 이어서, 펄스 신호(PS)가 비활성화되면, 제1 및 제2 비휘발성 메모리 셀(12, 13)의 독출 동작에 의해 제1 래치 노드(N1)와 제2 래치 노드(LN2)의 전압은 변화한다.
이때, 일반 동작 선택부(14)의 논리 게이트(141)의 출력 신호는 활성화되지 않고, 이에 따라 제1 및 제2 접지 스위치들(142, 143)은 개방된다. 한편, 독출 동작 선택부(15)의 제1 및 제2 독출 스위치들(151, 152)은 폐쇄되고, 기입 동작 선택부(16)은 제1 및 제2 기입 전압 제공부(161, 162)는 비활성화된다. 따라서, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 도 10에서 화살표로 표시된 경로에 따라 제1 및 제2 래치 노드(LN1, LN2)에 연결되어, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터는 각각 제1 및 제2 래치 노드(LN1, LN2)에 전달된다.
도 11은 도 8의 플립플롭의 독출 동작을 설명하기 위한 타이밍도이다.
도 10 및 도 11을 참조하면, 클럭 신호(CLK)에서 두 클럭 구간이 지나면 플립플롭(200)에 입력되는 데이터(Din)가 슬레이브 래치(SL)에 전달된다. 이어서, 펄스 신호(PS)가 활성화되면, 슬레이브 래치(SL)의 제1 래치 노드(LN1)와 제2 래치 노드(LN2)가 연결되어, 제1 래치 노드(LN1)의 전압과 제2 래치 노드(LN2)의 전압이 등화된다. 제1 래치 노드(LN1)의 전압과 제2 래치 노드(LN2)의 전압이 등화되면, 펄스 신호(PS)는 다시 비활성화된다. 독출 동작을 수행하는 경우에는 한 쌍의 비 휘발성 메모리 셀(12, 13)의 데이터를 명확하게 센싱하게 위하여 이와 같이 제1 래치 노드(LN1)의 전압과 제2 래치 노드(LN2)의 전압에 대한 등화 동작이 선행되어야 한다.
또한, 독출 인에이블 신호(REN)가 활성화되면, 제1 및 제2 비휘발성 메모리 셀(12, 13)은 각각 제1 래치 노드(LN1) 및 제2 래치 노드(LN2)에 연결된다. 이에 따라, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 저장된 데이터는 각각 제1 래치 노드(LN1) 및 제2 래치 노드(LN2)에 전달됨으로써, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작이 수행된다.
도 12는 도 8의 플립플롭의 기입 동작을 설명하기 위한 회로도이다.
도 12를 참조하면, 플립플롭(200)의 기입 동작이 수행될 경우 기입 인에이블 신호(WEN)가 활성화되고, 독출 인에이블 신호(REN) 및 펄스 신호(PS)는 활성화되지 않는다. 그러므로, 일반 동작 선택부(14)의 논리 게이트(141)의 출력 신호는 활성화되지 않고, 이에 따라 제1 및 제2 접지 스위치들(142, 143)은 개방된다. 한편, 독출 동작 선택부(15)의 제1 및 제2 독출 스위치들(151, 152)은 개방되고, 기입 동작 선택부(16)의 제1 및 제2 기입 전압 제공부(161, 162)는 활성화된다.
따라서, 제1 및 제2 래치 노드(LN1, LN2)의 데이터는 도 12에서 화살표로 표시된 경로에 따라 제1 기입 스위치들(163, 164) 및 제2 기입 스위치들(165, 166)에 연결되어, 제1 및 제2 비휘발성 메모리 셀(12, 13)에 대한 독출 동작이 수행된다. 이때, 제1 래치 노드(LN1)의 데이터와 제2 래치 노드(LN2)의 데이터는 서로 반대되는 논리 값을 가지므로, 제3 스위치들(163, 164) 또는 제4 스위치들(165, 166)은 선택적으로 개방된다.
도 13은 도 8의 플립플롭의 기입 동작을 설명하기 위한 타이밍도이다.
도 12 및 도 13을 참조하면, 클럭 신호(CLK)에서 두 클럭 구간이 지나면 플립플롭(200)에 입력되는 데이터(Din)가 슬레이브 래치(SL)에 전달된다. 이어서, 기입 인에이블 신호(WEN)가 활성화되면, 제1 래치 노드(LN1) 및 제2 래치 노드(LN2)가 각각 제1 기입 스위치들(163, 164) 및 제2 기입 스위치들(165, 166)에 연결된다. 따라서, 제1 래치 노드(LN1)와 제2 래치 노드(N2)의 데이터에 따라 제1 기입 스위치들(163, 164) 및 제2 기입 스위치들(165, 166)이 온/오프되어, 제1 및 제2 비휘발성 메모리 셀들(12, 13)에 제1 및 제2 기입 전압(V1, V2)이 선택적으로 인가됨으로써 제1 및 제2 비휘발성 메모리 셀들(12, 13)에 대한 기입 동작이 수행된다.
구체적으로, 제1 래치 노드(LN1)의 데이터가 논리 '하이'이고 제2 래치 노드(LN2)의 데이터가 논리 '로우'이면, 제1 기입 스위치들(163, 164)은 개방되고 제2 기입 스위치들(165, 166)은 폐쇄된다. 이에 따라, 제2 기입 전압 제공부(162)의 출력 단자는 제1 비휘발성 메모리 셀(12)에 연결되고, 제1 기입 전압 제공부(161)의 출력 단자는 제2 비휘발성 메모리 셀(13)에 연결된다. 따라서, 제1 비휘발성 메모리 셀(12)은 제2 기입 전압(V2)인 리셋 전압이 인가되고, 제2 비휘발성 메모리 셀(13)은 제1 기입 전압(V1)인 셋 전압이 인가된다.
한편, 제1 래치 노드(LN1)의 데이터가 논리 '로우'이고 제2 래치 노드(LN2)의 데이터가 논리 '하이'이면, 제1 기입 스위치들(163, 164)은 폐쇄되고 제2 기입 스위치들(165, 166)은 개방된다. 이에 따라, 제1 기입 전압 제공부(161)의 출력 단자는 제1 비휘발성 메모리 셀(12)에 연결되고, 제2 기입 전압 제공부(162)의 출력 단자는 제2 비휘발성 메모리 셀(13)에 연결된다. 따라서, 제1 비휘발성 메모리 셀(12)은 제1 기입 전압(V1)인 셋 전압이 인가되고, 제2 비휘발성 메모리 셀(13)은 제2 기입 전압(V2)인 리셋 전압이 인가된다.
상술한 본원의 일 실시예에 따른 집적 회로는 전자 기기 또는 전자 시스템에 포함될 수 있는데, 구체적으로, 전자 기기 또는 전자 시스템에서 단일 칩으로 구현될 수 있다. 이와 같이, 전자 기기 또는 전자 시스템에 포함된 복수의 칩들에 포함된 논리 회로들이 비휘발성 메모리 셀들을 포함할 수 있다. 이로써, 갑작스러운 전원 제거에도 불구하고 전자 기기 또는 전자 시스템의 데이터를 비휘발성 메모리 셀들에 저장해놓을 수 있고, 전원 복구 시에 빠른 부팅이 가능하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 전원 감지부와 제어부의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1의 제어부의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1의 플립플롭에 포함된 래치 회로의 일 예를 나타내는 회로도이다.
도 5는 도 4의 래치 회로의 일반 동작을 설명하기 위한 회로도이다.
도 6은 도 4의 래치 회로의 독출 동작을 설명하기 위한 회로도이다.
도 7은 도 4의 래치 회로의 기입 동작을 설명하기 위한 회로도이다.
도 8은 도 1의 플립플롭의 일 예를 나타내는 회로도이다.
도 9는 도 8의 플립플롭의 일반 동작을 설명하기 위한 회로도이다.
도 10은 도 8의 플립플롭의 독출 동작을 설명하기 위한 회로도이다.
도 11은 도 8의 플립플롭의 독출 동작을 설명하기 위한 타이밍도이다.
도 12는 도 8의 플립플롭의 기입 동작을 설명하기 위한 회로도이다.
도 13은 도 8의 플립플롭의 기입 동작을 설명하기 위한 타이밍도이다.

Claims (20)

  1. 한 쌍의 래치(latch) 노드(node)를 가지는 래치부; 및
    기입 인에이블(enable) 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터를 기초로 서로 다른 제1 및 제2 기입 전압이 각각 인가됨으로써 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함하고,
    상기 제1 및 제2 기입 전압은 상기 한 쌍의 래치 노드의 데이터와 무관하게 외부에서 제공되는 비휘발성 논리 회로.
  2. 제1항에 있어서,
    상기 한 쌍의 비휘발성 메모리 셀은 독출 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드에 전기적으로 연결되어, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공함으로써 독출 동작이 수행되는 것을 특징으로 하는 비휘발성 논리 회로.
  3. 제2항에 있어서,
    상기 한 쌍의 비휘발성 메모리 셀은 상기 기입 인에이블 신호 및 상기 독출 인에이블 신호가 활성화되지 않으면 상기 한 쌍의 래치 노드에 연결되지 않는 것을 특징으로 하는 비휘발성 논리 회로.
  4. 제1항에 있어서,
    독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 상기 한 쌍의 비휘발성 메모리 셀이 상기 한 쌍의 래치 노드에 연결되지 않도록 제어하는 일반 동작 선택부;
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공하는 독출 동작 선택부; 및
    상기 기입 인에이블 신호가 활성화되면, 상기 한 쌍의 래치 노드의 데이터에 따라 상기 한 쌍의 비휘발성 메모리 셀에 상기 제1 및 제2 기입 전압을 각각 인가하는 기입 동작 선택부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  5. 제4항에 있어서,
    상기 한 쌍의 래치 노드의 데이터를 등화하기(equalize) 위한 펄스 신호가 활성화되면, 상기 한 쌍의 래치 노드를 연결시키는 등화부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  6. 제4항에 있어서,
    상기 일반 동작 선택부는,
    상기 독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 출력 신호를 활성화하는 논리 게이트; 및
    상기 활성화된 출력 신호에 따라 상기 한 쌍의 래치 노드 각각을 접지 전압 단자에 연결시키는 제1 및 제2 접지 스위치들을 포함하는 것을 특징으로 하는 비휘 발성 논리 회로.
  7. 제4항에 있어서,
    상기 독출 동작 선택부는,
    상기 독출 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드를 상기 한 쌍의 메모리 셀에 각각 연결시키는 제1 및 제2 독출 스위치들을 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  8. 제4항에 있어서,
    상기 기입 동작 선택부는,
    상기 기입 인에이블 신호가 활성화되면 상기 제1 및 제2 기입 전압을 각각 제공하는 제1 및 제2 기입 전압 제공부들;
    상기 한 쌍의 래치 노드 중 제1 래치 노드의 데이터에 따라 상기 제1 및 제2 기입 전압 제공부를 상기 한 쌍의 메모리 셀들에 각각 연결시키는 두 개의 제1 기입 스위치들; 및
    상기 한 쌍의 래치 노드 중 제2 래치 노드의 데이터에 따라 상기 제1 및 제2 기입 전압 제공부를 상기 한 쌍의 메모리 셀들에 각각 연결시키는 두 개의 제2 기입 스위치들을 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  9. 입력 데이터를 래치하는 마스터(master) 래치; 및
    상기 마스터 래치의 출력 데이터를 래치하는 슬레이브(slave) 래치를 포함하고,
    상기 슬레이브 래치는,
    한 쌍의 래치 노드를 가지는 래치부; 및
    기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터를 기초로 서로 다른 제1 및 제2 기입 전압이 각각 인가됨으로써 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함하고,
    상기 제1 및 제2 기입 전압은 상기 한 쌍의 래치 노드의 데이터와 무관하게 외부에서 제공되는 비휘발성 논리 회로.
  10. 제9항에 있어서,
    상기 슬레이브 래치는,
    독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 상기 한 쌍의 비휘발성 메모리 셀이 상기 한 쌍의 래치 노드에 연결되지 않도록 제어하는 일반 동작 선택부;
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공하는 독출 동작 선택부; 및
    상기 기입 인에이블 신호가 활성화되면, 상기 한 쌍의 래치 노드의 데이터에 따라 상기 한 쌍의 비휘발성 메모리 셀에 상기 제1 및 제2 기입 전압을 각각 인가하는 기입 동작 선택부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  11. 제10항에 있어서,
    상기 슬레이브 래치는,
    상기 한 쌍의 래치 노드의 데이터를 등화하기 위한 펄스 신호가 활성화되면, 상기 한 쌍의 래치 노드를 연결시키는 등화부를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  12. 제9항에 있어서,
    클럭 신호 및 반전 클럭 신호에 따라 상기 입력 데이터를 상기 마스터 래치에 전송하는 제1 전송 게이트; 및
    상기 클럭 신호 및 상기 반전 클럭 신호에 따라 상기 마스터 래치의 상기 출력 데이터를 상기 슬레이브 래치에 전송하는 제2 전송 게이트를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  13. 제12항에 있어서,
    상기 슬레이브 래치는,
    상기 제2 전송 게이트의 출력 단자에 연결되는 인버터; 및
    상기 클럭 신호 및 상기 반전 클럭 신호에 따라 상기 인버터의 출력을 상기 슬레이브 래치의 출력 단자에 전송하는 제3 전송 게이트를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  14. 제12항에 있어서,
    상기 슬레이브 래치는,
    상기 마스터 래치의 출력 단자에 연결되는 인버터; 및
    상기 클럭 신호 및 상기 반전 클럭 신호에 따라 상기 인버터의 출력을 상기 슬레이브 래치의 출력 단자에 전송하는 제3 전송 게이트를 더 포함하는 것을 특징으로 하는 비휘발성 논리 회로.
  15. 적어도 하나의 논리 회로 블록 및 적어도 하나의 비휘발성 논리 회로를 포함하는 복수의 회로 블록들;
    상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 전원 감지부; 및
    상기 감지 신호 또는 외부에서 제공되는 커맨드(command)를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 제어부를 포함하고,
    상기 적어도 하나의 비휘발성 논리 회로는,
    상기 적어도 하나의 논리 회로 블록의 출력 데이터 또는 외부에서 제공되는 입력 데이터를 래치하는 한 쌍의 래치 노드를 가지는 래치부; 및
    상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터에 따라 서로 다른 제1 및 제2 기입 전압이 각각 인가됨으로써 서로 다른 데이터의 기입 동작이 수행되는 한 쌍의 비휘발성 메모리 셀을 포함하는 집적 회로.
  16. 제15항에 있어서,
    상기 적어도 하나의 비휘발성 논리 회로는,
    상기 독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 상기 한 쌍의 비휘발성 메모리 셀이 상기 한 쌍의 래치 노드에 연결되지 않도록 제어하는 일반 동작 선택부;
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공하는 독출 동작 선택부; 및
    상기 기입 인에이블 신호가 활성화되면, 상기 한 쌍의 래치 노드의 데이터에 따라 상기 한 쌍의 비휘발성 메모리 셀에 상기 제1 및 제2 기입 전압을 각각 인가하는 기입 동작 선택부를 더 포함하는 것을 특징으로 하는 집적 회로.
  17. 제16항에 있어서,
    상기 적어도 하나의 비휘발성 논리 회로는,
    상기 한 쌍의 래치 노드의 데이터를 등화하기 위한 펄스 신호가 활성화되면, 상기 한 쌍의 래치 노드를 연결시키는 등화부를 더 포함하는 것을 특징으로 하는 집적 회로.
  18. 한 쌍의 래치 노드를 가지는 래치부 및 한 쌍의 비휘발성 메모리 셀을 포함하는 적어도 하나의 비휘발성 논리 회로, 및 적어도 하나의 논리 회로 블록을 포함 하는 복수의 회로 블록들을 가지는 집적 회로의 동작 방법으로서,
    상기 복수의 회로 블록들 중 적어도 하나에 공급되는 전원이 임계 값 이하이면 감지 신호를 생성하는 단계;
    상기 감지 신호 또는 외부에서 제공되는 커맨드를 기초로 독출 인에이블 신호 및 기입 인에이블 신호 중 하나를 생성하는 단계; 및
    상기 기입 인에이블 신호가 활성화되면 상기 한 쌍의 래치 노드의 데이터에 따라 서로 다른 제1 및 제2 기입 전압을 상기 한 쌍의 비휘발성 메모리 셀에 각각 인가함으로써 상기 한 쌍의 비휘발성 메모리 셀에 대한 기입 동작을 수행하는 단계를 포함하는 집적 회로의 동작 방법.
  19. 제18항에 있어서,
    상기 독출 인에이블 신호 및 상기 기입 인에이블 신호가 활성화되지 않으면, 상기 한 쌍의 비휘발성 메모리 셀과 상기 한 쌍의 래치 노드의 연결을 해제하는 단계; 및
    상기 독출 인에이블 신호가 활성화되면, 상기 한 쌍의 비휘발성 메모리 셀에 저장된 데이터를 상기 한 쌍의 래치 노드에 제공하는 단계 중 적어도 하나를 더 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.
  20. 제19항에 있어서,
    상기 한 쌍의 래치 노드의 데이터를 등화하기 위한 펄스 신호가 활성화되면, 상기 한 쌍의 래치 노드를 연결시킴으로써, 상기 한 쌍의 래치 노드의 데이터를 등화하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 동작 방법.
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