JP2020149746A

JP2020149746A - 半導体記憶装置

Info

Publication number: JP2020149746A
Application number: JP2019047466A
Authority: JP
Inventors: 宮崎　隆行; Takayuki Miyazaki; 隆行宮崎
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-03-14
Filing date: 2019-03-14
Publication date: 2020-09-17
Also published as: US20200294583A1; US10832771B2

Abstract

【課題】寄生ダイオード電流の発生を防止する。【解決手段】実施形態の半導体記憶装置は、２端子メモリ素子の一方端に接続された高電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて、前記高電圧ラインに印加する電圧を切換える第１のＭＯＳトランジスタを含む第１の選択回路と、前記２端子メモリ素子の他方端に接続された低電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて、前記低電圧ラインに印加する電圧を切換える第２のＭＯＳトランジスタを含む第２の選択回路と、を具備し、前記第１及び第２のＭＯＳトランジスタは、｜Ｖｔｈ｜＜｜ＶＧ−ＶＢ｜＋ＶＦを満足する（但し、Ｖｔｈは閾値電圧、ＶＧはゲートと第２端子との間の電位差、ＶＢは基板電圧、ＶＦはダイオード順方向電圧である）半導体記憶装置。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

近年、ワード線とビット線との交点に、セレクタと可変抵抗素子を配置してメモリセルを構成したクロスポイント型メモリが提案されている。クロスポイント型メモリとしては、メモリセルをマトリクス状に平面的に配置するものだけでなく、メモリセルを立体的に配置したものも提案されている。クロスポイント型メモリに採用される可変抵抗素子は、例えば、高電圧パルスの印加により抵抗値が変化する。セレクタと可変抵抗素子とにより構成される２端子メモリ素子に選択的に書き込み電圧を印加し、選択的に読み出し電圧を印加することで、書き込み又は読み出し対象のメモリセル（選択メモリセル）に対して、１ビットずつ書き込み又は読み出しが可能である。

このような２端子メモリ素子に対する書き込み又は読み出しのために、ワード線及びビット線に、ＭＯＳトランジスタによるスイッチを設け、選択メモリセルに対して選択的に電圧を印加するようになっている。

ＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ）においては、例えば、チャネル領域（例えばｐ型半導体）とソース・ドレイン領域（例えばｎ型半導体）とによるｐｎ接合が、寄生ダイオードとして作用しえる。上記のような２端子メモリ素子においては、メモリセルの選択状態と非選択状態との間の移行時のタイミングずれによって、ＭＯＳトランジスタの寄生ダイオードに順方向電圧以上の電圧が印加され、これにより、基板に寄生ダイオード電流が流れえる。

特開２０１４−２２５３１４号公報

本実施形態は、寄生ダイオード電流の発生を防止することができる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、２端子メモリ素子の一方端に接続された高電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて、前記高電圧ラインに印加する電圧を切換える第１のＭＯＳトランジスタを含む第１の選択回路と、前記２端子メモリ素子の他方端に接続された低電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて、前記低電圧ラインに印加する電圧を切換える第２のＭＯＳトランジスタを含む第２の選択回路と、を具備し、前記第１及び第２のＭＯＳトランジスタは、｜Ｖｔｈ｜＜｜ＶＧ−ＶＢ｜＋ＶＦを満足する（但し、Ｖｔｈは閾値電圧、ＶＧはゲートと第２端子との間の電位差、ＶＢは基板電圧、ＶＦはダイオード順方向電圧である）半導体記憶装置。

半導体記憶装置の全体構成の一例を示すブロック図。記憶装置の外観の一例を示す説明図。メモリセルアレイ２の構成の一例を説明するための説明図。メモリセルアレイ２の等価回路を示す回路図。選択メモリセル、半選択メモリセル、非選択メモリセルの区別と書き込みを説明するための説明図。選択メモリセル、半選択メモリセル、非選択メモリセルの区別と読み出しを説明するための説明図。ＷＬデコーダ３及びＢＬデコーダ４の具体的な構成の一例を示す回路図。トランジスタＴｗｐ，Ｔｗｎ，Ｔｂｐ，Ｔｂｎにそれぞれ印加されるゲート電圧ＶＷＰ，ＶＷＮ，ＶＢＰ，ＶＢＮの変化を示すタイミングチャート。ゲート電圧ＶＷＰ，ＶＷＮ，ＶＢＰ，ＶＢＮの変化を示すタイミングチャート。トランジスタＴｗｎに代えて、本実施の形態における対策を施していないトランジスタＴｗｎ’を採用した場合の問題を説明するための説明図。図１０の破線で囲ったトランジスタＴｗｎ’の等価回路を示す説明図。２端子メモリ素子ＭＣが選択状態の例を示す回路図。２端子メモリ素子ＭＣの選択状態から非選択状態への移行途中の例を示す回路図。２端子メモリ素子ＭＣの選択状態から非選択状態への移行途中の例を示す回路図。２端子メモリ素子ＭＣの選択状態から非選択状態への移行途中の例を示す回路図。２端子メモリ素子ＭＣの選択状態から非選択状態への移行途中の例を示す回路図。メモリセルアレイの他の例を示す説明図。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

本実施の形態は、２端子メモリ素子により構成されるメモリセル（以下、２端子メモリセルという）に電圧を印加するためのＭＯＳトランジスタの閾値電圧を寄生ダイオードの順方向電圧に基づいて設定することにより、選択状態と非選択状態との間の移行のタイミングずれに拘わらず、寄生ダイオード電流（寄生ダイオードに順方向電圧以上の電圧が印加された場合に流れる電流）の発生を確実に防止するものである。

図１は半導体記憶装置の全体構成の一例を示すブロック図である。

半導体記憶装置１は、メモリセルアレイ２、ワード線（ＷＬ）デコーダ３、ビット線（ＢＬ）デコーダ４、制御回路５、及び、電源回路６を備えている。メモリセルアレイ２は、マトリクス状に配置された複数の２端子メモリセルによって構成されている。

図２は、記憶装置の外観の一例を示す説明図である。半導体基板（例えば、シリコン基板）１１上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路１２が形成される。ＣＭＯＳ回路１２上に、複数のメモリセル部１３を含む層１５が形成されている。図２の個々のメモリセル部１３は、図１のメモリセルアレイ２に対応し、例えば、２０ｎｍのデザインルールで配線が形成されている。また、図１のデコーダ３，４及び制御回路５を含む、通常のメモリにおいて周辺回路と呼ばれている部分は、図２のＣＭＯＳ回路１２に含まれている。

なお、ＣＭＯＳ回路１２は、メモリセル部１３との接続部を除き、メモリセル部１３よりも加工難易度の低い、例えば、１００ｎｍデザインルールで設計／製作することができる。層１５は、ＣＭＯＳ回路１２との電気的接続部を、各メモリセル部１３の周囲に有する。これらメモリセル部１３と接続部とを単位としたブロックは、マトリックス状に配置されている。さらに、層１５には図示しないスルーホールが形成されている。入出力部１４は、このスルーホールを介してＣＭＯＳ回路１２の入出力部と電気的な結合を有する端子を含んでおり、例えば、層１５の端部に形成されるかメモリセル部１３の周辺に形成される。

メモリセル部１３とＣＭＯＳ回路１２とは、基板面に対して垂直方向に結合しており、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部１４に配線引き出しパッドを形成し、パッケージ工程においてリードフレームにボンディングすることもできる。

図３はメモリセルアレイ２の構成の一例を説明するための説明図である。図３に示すように、第１方向（Ｘ方向）に沿って平行に形成された複数のワード線ＷＬと、第１方向に直交する第２方向（Ｙ方向）に沿って平行に形成された複数のビット線ＢＬとが第３方向（Ｚ方向）に配置されている。各ワード線ＷＬと各ビット線ＢＬとの交差位置に２端子メモリ素子ＭＣが配置される。２端子メモリ素子ＭＣの一方端はワード線ＷＬに接続され、他方端はビット線ＢＬに接続される。なお、図３はマトリクス状に配置された２端子メモリセルをＺ方向に２段に設けたものである。

図４はメモリセルアレイ２の等価回路を示す回路図である。なお、図４はマトリクス状に配置された２端子メモリセルの一部のみを示すものである。図４に示すように、平行に配線された複数のワード線ＷＬと平行に配線された複数のビット線ＢＬとが直交配置される。ワード線ＷＬとビット線ＢＬの各交点において、一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続された２端子メモリ素子ＭＣが設けられる。２端子メモリ素子ＭＣがワード線ＷＬとビット線ＢＬとの各交点に設けられることで、マトリクス状に２端子メモリセルが配置される。

２端子メモリ素子ＭＣは、可変抵抗素子ＶＲとセレクタＤｉとが直列に接続されて構成される。なお、２端子メモリ素子ＭＣとしては、種々の構成のものを採用することができる。例えば、セレクタＤｉとしては、所定の電圧が印加されることで所定の電流を流す整流素子等を採用することができ、例えば、ダイオード、フィラメント型ＲＥＲＡＭ（Resistive Random Access Memory）、ＯＴＳ（Ovonic Threshold Switch）等を用いてもよい。

また、可変抵抗素子ＶＲとしては、例えば、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化を生じ、その抵抗値の異なる状態を情報として不揮発に記憶する素子が採用される。例えば、可変抵抗素子ＶＲとしては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

図１において、制御回路５は、ＣＰＵやＦＰＧＡ等を用いたプロセッサによって構成されていてもよく、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。制御回路５は、ＷＬデコーダ３及びＢＬデコーダ４を制御して、図示しない外部のホスト機器から受信した書き込みデータをメモリセルアレイ２に書き込むと共に、メモリセルアレイ２から読み出した読み出しデータを図示しない外部のホスト機器に出力することができる。

電源回路６は、メモリセルアレイ２の書き込み及び読み出しに必要な電圧を発生してＷＬデコーダ３及びＢＬデコーダ４に供給する。ＷＬデコーダ３には、メモリセルアレイ２の所定の２端子メモリセルに対して書き込み又は読み出しを行うためのワードライン（ＷＬ）選択情報が制御回路５から与えられ、ＢＬデコーダ４には、メモリセルアレイ２の所定の２端子メモリセルに対して書き込み又は読み出しを行うためのビットライン（ＢＬ）選択情報が制御回路５から与えられる。

ＷＬデコーダ３は、ＷＬ選択情報に基づく電圧を各ワード線ＷＬに対して与え、ＢＬデコーダ４は、ＢＬ選択情報に基づく電圧を各ビット線ＢＬに対して与える。ＷＬデコーダ３によって選択されたワード線ＷＬを選択ワード線、選択されていないワード線ＷＬを非選択ワード線という。また、ＢＬデコーダ４によって選択されたビット線ＢＬを選択ビット線といい、選択されていないビット線ＢＬを非選択ビット線という。

選択ワード線と選択ビット線との交点の２端子メモリセルを選択メモリセルといい、選択ワード線と非選択ビット線との交点又は非選択ワード線と選択ビット線との交点の２端子メモリセルを半選択メモリセルといい、非選択ワード線と非選択ビット線との交点の２端子メモリセルを非選択メモリセルというものとする。

図５及び図６は選択メモリセル、半選択メモリセル、非選択メモリセルの区別と書き込み及び読み出しを説明するための説明図である。図５は書き込み時の状態の一例を示し、図６は読み出し時の状態の一例を示している。図５及び図６においては水平方向に延びたワード線ＷＬと垂直方向に延びたビット線ＢＬとの交点に配置される２端子メモリセルを丸で囲って示している。

２端子メモリ素子ＭＣを構成する可変抵抗素子ＶＲは、例えば、６Ｖよりも高い電圧のパルス電圧によって書き込みが行われるものとする。可変抵抗素子ＶＲとして相変化メモリを採用した場合には、パルス電圧の変化の仕方に応じて、アモルファス状態（高抵抗状態）と結晶状態（低抵抗状態）とすることが可能である。また、２端子メモリ素子ＭＣを構成するセレクタＤｉは、例えば閾値が５．５Ｖであり、２端子メモリ素子ＭＣに閾値以上の電圧が印加されることでオンとなり、閾値未満のある電圧以下ではオフとなる。即ち、２端子メモリ素子ＭＣは、ワード線ＷＬとビット線ＢＬとにより閾値以上の電圧が印加されることで選択状態となり、閾値未満のある電圧以下の電圧が印加されることで非選択状態となる。

例えば、図５に示すように、書き込み時には、ＷＬデコーダ３は、選択ワード線（ＷＬ２）に５Ｖを印加し、非選択ワード線（ＷＬ１，ＷＬ３）に０Ｖを印加する。また、ＢＬデコーダ４は、選択ビット線（ＢＬ２）に−５Ｖを印加し、非選択ビット線（ＢＬ１，ＢＬ３）に０Ｖを印加する。この結果、選択ワード線と選択ビット線との交点の選択メモリセルには、２端子メモリ素子ＭＣに１０Ｖが印加されて選択状態となる。なお、図５に示すように、半選択メモリセルには５Ｖ又は−５Ｖが印加され、非選択メモリセルには０Ｖが印加される。これらのメモリセルの２端子メモリ素子ＭＣは非選択状態である。

つまり、図５の例では、２端子メモリ素子ＭＣに１０Ｖが印加される選択メモリセルのセレクタＤｉのみがオンとなって、可変抵抗素子ＶＲに対する書き込みが行われる。選択メモリセル以外のメモリセルの２端子メモリ素子ＭＣはオフ（非選択状態）であり、書き込みは行われない。

図６に示す読み出し時には、ＷＬデコーダ３は、選択ワード線（ＷＬ２）に３Ｖを印加し、非選択ワード線（ＷＬ１，ＷＬ３）に０Ｖを印加する。また、ＢＬデコーダ４は、選択ビット線（ＢＬ２）に−３Ｖを印加し、非選択ビット線（ＢＬ１，ＢＬ３）に０Ｖを印加する。この結果、選択ワード線と選択ビット線との交点の選択メモリセルには、２端子メモリ素子ＭＣに６Ｖが印加されることになる。なお、図６に示すように、半選択メモリセルには３Ｖ又は−３Ｖが印加され、非選択メモリセルには０Ｖが印加される。

図６の例においても、２端子メモリ素子ＭＣに６Ｖが印加される選択メモリセルのセレクタＤｉのみがオン（選択状態）となって、可変抵抗素子ＶＲに対する読み出しが行われる。なお、選択メモリセルの可変抵抗素子ＶＲには６Ｖが印加されるが、６Ｖの電圧では書き込みは行われず、可変抵抗素子ＶＲの抵抗値は維持される。なお、選択メモリセル以外のメモリセルの２端子メモリ素子ＭＣはオフ（非選択状態）であり、読み出しは行われない。

即ち、２端子メモリ素子ＭＣの選択状態は、ワード線ＷＬが選択ワード線となり、ビット線ＢＬが選択ビット線となって、２端子メモリ素子ＭＣにセレクタＤｉを導通状態とする電圧が印加されて、２端子メモリ素子ＭＣの書き込み又は読み出しが可能となる状態である。逆に、２端子メモリ素子ＭＣの非選択状態は、ワード線ＷＬが非選択ワード線となり、ビット線ＢＬが非選択ビット線となって、２端子メモリ素子ＭＣにセレクタＤｉを非導通状態とする電圧が印加されて、２端子メモリ素子ＭＣの書き込み又は読み出しが不可能となる状態である。

なお、図５及び図６の例では、ワード線ＷＬに高電圧、ビット線ＢＬに低電圧を供給して、２端子メモリ素子ＭＣを駆動する例を示したが、ワード線ＷＬに低電圧、ビット線ＢＬに高電圧を印加してもよい。そこで、ワード線ＷＬ及びビット線ＢＬの用語に代えて、２端子メモリ素子ＭＣに高電圧を印加するラインと低電圧を印加するラインを、それぞれ高電圧ライン、低電圧ラインともいう場合もある。

図７はＷＬデコーダ３及びＢＬデコーダ４の具体的な構成の一例を示す回路図である。ＷＬデコーダ３は、ワード線ＷＬ毎に設けられた複数のワード線選択回路ＷＬＳＥＬを有しており、ＢＬデコーダ４は、ビット線ＢＬ毎に設けられた複数のビット線選択回路ＢＬＳＥＬを有している。図７では、所定のワード線ＷＬ及び所定のビット線ＢＬに設けられた１つのワード線選択回路ＷＬＳＥＬ及び１つＫビット線選択回路ＢＬＳＥＬと、これらの回路によって駆動される１つの２端子メモリ素子ＭＣとを示している。

ワード線選択回路ＷＬＳＥＬは、電源回路６からの５Ｖの電源電圧を供給する電源ラインと０Ｖの電源電圧を供給する電源ラインとの間に、ソース・ドレイン路が形成されるＰＭＯＳトランジスタＴｗｐ及びＮＭＯＳトランジスタＴｗｎにより構成される。また、ビット線選択回路ＢＬＳＥＬは、電源回路６からの０Ｖの電源電圧を供給する電源ラインと−５Ｖの電源電圧を供給する電源ラインとの間に、ソース・ドレイン路が形成されるＰＭＯＳトランジスタＴｂｐ及びＮＭＯＳトランジスタＴｂｎにより構成される。トランジスタＴｗｐ，Ｔｗｎ，Ｔｂｐ，Ｔｂｎのゲートには、それぞれゲート電圧ＶＷＰ，ＶＷＮ，ＶＢＰ，ＶＢＮが供給される。

なお、トランジスタＴｗｎ及びトランジスタＴｂｐについては、端子の電位に応じた「ソース」及び「ドレイン」の呼称を用いると説明が煩雑となる虞がある。そこで、以下の説明では、トランジスタＴｗｐ，Ｔｗｎについては、ソース、ドレインのうちワード線ＷＬに接続される端子を第１端子といい、電源ラインに接続される端子を第２端子というものとする。また、トランジスタＴｂｐ，Ｔｂｎについては、ソース、ドレインのうちビット線ＢＬに接続される端子を第１端子といい、電源ラインに接続される端子を第２端子というものとする。

ワード線選択回路ＷＬＳＥＬが例えば５Ｖをワード線ＷＬに印加することでワード線ＷＬは選択ワード線となり、例えば０Ｖをワード線ＷＬに印加することでワード線ＷＬは非選択ワード線となる。また、ビット線選択回路ＢＬＳＥＬが例えば−５Ｖをビット線ＢＬに印加することでビット線ＢＬは選択ビット線となり、例えば０Ｖをビット線ＢＬに印加することでビット線ＢＬは非選択ビット線となる。

図８はトランジスタＴｗｐ，Ｔｗｎ，Ｔｂｐ，Ｔｂｎにそれぞれ印加されるゲート電圧ＶＷＰ，ＶＷＮ，ＶＢＰ，ＶＢＮの変化を示すタイミングチャートである。いま、図８の左側の状態、即ち、ゲート電圧ＶＷＰ，ＶＷＮがローレベル（Ｌ）で、ゲート電圧ＶＢＰ，ＶＢＮがハイレベル（Ｈ）の状態であるものとする。この場合には、トランジスタＴｗｐ，Ｔｂｎがオンで、トランジスタＴｗｎ，Ｔｂｐがオフである。従って、ワード線ＷＬは５Ｖが印加されて選択ワード線となり、ビット線ＢＬは−５Ｖが印加されて選択ビット線となって、２端子メモリ素子ＭＣは選択状態である。

また、図８の右側の状態、即ち、ゲート電圧ＶＷＰ，ＶＷＮがＨで、ゲート電圧ＶＢＰ，ＶＢＮがＬの状態であるものとする。この場合には、トランジスタＴｗｐ，Ｔｂｎがオフで、トランジスタＴｗｎ，Ｔｂｐがオンである。従って、ワード線ＷＬは０Ｖが印加されて非選択ワード線となり、ビット線ＢＬは０Ｖが印加されて非選択ビット線となって、２端子メモリ素子ＭＣは非選択状態である。

また、図８の中央の状態は、全てのトランジスタＴｗｐ，Ｔｗｎ，Ｔｂｐ，Ｔｂｎはオフであり、ワード線選択回路ＷＬＳＥＬ及びビット線選択回路ＢＬＳＥＬにおいて、貫通電流が流れることが防止される。このように、図８の状態は、選択状態から非選択状態への移行時に、ゲート電圧の供給のタイミング制御が正常に行われた場合の例である。

なお、図７の例では、ワード線ＷＬに高電圧を印加しビット線ＢＬに低電圧を印加して２端子メモリ素子ＭＣを選択する例を説明したが、ワード線ＷＬに低電圧を印加しビット線ＢＬに高電圧を印加して２端子メモリ素子ＭＣを選択するようになっていてもよい。そこで、ワード線選択回路ＷＬＳＥＬ及びビット線選択回路ＢＬＳＥＬを構成する４つのトランジスタのうち、２端子メモリ素子ＭＣに高電圧を印加して選択状態にするためのトランジスタを高電圧ライン選択トランジスタ（図７ではトランジスタＴｗｐ）といい、高電圧を印加させずに非選択状態にするためのトランジスタを高電圧ライン非選択トランジスタ（図７ではトランジスタＴｗｎ）というものとする。また、ワード線選択回路ＷＬＳＥＬ及びビット線選択回路ＢＬＳＥＬを構成する４つのトランジスタのうち、２端子メモリ素子ＭＣに低電圧を印加して選択状態にするためのトランジスタを低電圧ライン選択トランジスタ（図７ではトランジスタＴｂｎ）といい、低電圧を印加させずに非選択状態にするためのトランジスタを低電圧ライン非選択トランジスタ（図７ではトランジスタＴｂｐ）というものとする。

（課題）
ところで、図８では正常なタイミング制御の例を示したが、何からの原因によって、タイミング制御に数ｎ秒程度のずれが生じることがある。図９はこの場合のゲート電圧ＶＷＰ，ＶＷＮ，ＶＢＰ，ＶＢＮの変化を示すタイミングチャートである。図９の例は、図８の選択状態から非選択状態への移行時の正常時の状態に比べて、ゲート電圧ＶＢＮがＨからＬに変化するタイミングが若干遅れたことを示している。

本実施の形態においては、高電圧ライン非選択トランジスタ及び低電圧ライン非選択トランジスタとして、このような場合における問題を回避可能にするトランジスタＴｗｎ及びトランジスタＴｂｐを採用している。仮に、高電圧ライン非選択トランジスタ（図７ではトランジスタＴｗｎ）、又は、低電圧ライン非選択トランジスタ（図７ではトランジスタＴｂｐ）として、本実施の形態における対策を施していないトランジスタを採用した場合の問題を説明する。

図１０はトランジスタＴｗｎに代えて、本実施の形態における対策を施していないトランジスタＴｗｎ’を採用した場合の問題を説明するための説明図である。図９のタイミング遅れが生じると、トランジスタＴｂｎがオフになるタイミングが若干遅れ、図１０の回路では、トランジスタＴｗｐ，Ｔｗｎ’，Ｔｂｐはオフであるが、トランジスタＴｂｎはオンのままとなる期間が生じる。

２端子メモリ素子ＭＣを構成するセレクタＤｉは、一旦オンになると、端子電圧が所定の電圧値以下に低下するまでオフにならないという特性を有する。従って、選択状態からトランジスタＴｗｎ’，Ｔｂｐがオンとなって非選択状態になるまでの間、セレクタＤｉがオフ状態になるとは限らない。トランジスタＴｂｎのみがオンの場合には、図１０の矢印に示すように、トランジスタＴｂｎの第２端子に印加される電圧とトランジスタＴｗｎ’の第１端子に印加される電圧とに応じて、トランジスタＴｗｎ’の第２端子と第１端子との間に電位差が生じて、基板と第１端子との間に寄生ダイオードが形成される。これにより、トランジスタＴｗｎ’の第２端子と第１端子との間は寄生ダイオードを介して導通し、トランジスタＴｗｎ’の第２端子から寄生ダイオード、ワード線ＷＬ、２端子メモリ素子ＭＣ、トランジスタＴｂｎを介してその第２端子に電流が流れる。なお、トランジスタＴｗｎ’の第１端子は、寄生ダイオードの順方向電圧に応じた例えば−１Ｖとなる。

図１１はこの状態において図１０の破線で囲ったトランジスタＴｗｎ’の等価回路を示す説明図である。図１１に示すように、トランジスタＴｗｎ’には寄生ダイオードＰＤが形成されて、当該寄生ダイオードＰＤの両端子に印加される電圧によっては矢印に示す電流が流れえる。

このように、タイミングずれによって、トランジスタＴｗｎ’に含まれる寄生ダイオードによる寄生ダイオード電流が発生しえる。なお、同様の理由により、トランジスタＴｗｐがオンになるタイミングがトランジスタＴｂｎより若干早くなった場合には、低電圧ライン非選択トランジスタとして対策を施していないトランジスタを採用したときには、そのトランジスタに含まれる寄生ダイオードにより寄生ダイオード電流が発生しえる。
なお、図９から図１１では、選択状態から非選択状態に移行する場合に発生しうる寄生ダイオード電流について説明したが、非選択状態から選択状態に移行する場合にも、タイミングずれによって、高電圧ライン選択トランジスタのみがオン又は低電圧ライン選択トランジスタのみがオンとなって、高電圧ライン非選択トランジスタ又は低電圧ライン非選択トランジスタに含まれる寄生ダイオードによる寄生ダイオード電流が発生しうる。

（解決手法）
そこで、本実施の形態においては、高電圧ライン非選択トランジスタとして下記（１）式に示す条件を満足するトランジスタを採用し、低電圧ライン非選択トランジスタとして下記（２）式に示す条件を満足するトランジスタを採用する。

なお、高電圧ライン非選択トランジスタ及び低電圧ライン非選択トランジスタにおいて寄生ダイオード電流が発生しないように基板電圧を設定する方法も考えられる。例えば、高電圧ライン非選択トランジスタについては、基板電圧を第１端子の電圧よりも十分に低くすればよい。しかしながら、この手法では、高電圧ライン非選択トランジスタ及び低電圧ライン非選択トランジスタとして十分に高い耐圧の素子を採用する必要があるという欠点がある。トランジスタの耐圧は、ゲート絶縁膜、寄生ダイオードを構成するジャンクション、ゲート幅、ゲート長等のトランジスタの構造によって変更可能である。しかし、トランジスタの高耐圧化を図ると、トランジスタのサイズが大きくなるという欠点がある。

そこで、本実施の形態においては、高電圧ライン非選択トランジスタ及び低電圧ライン非選択トランジスタとして、比較的低い耐圧の素子、即ち、高電圧ラインと低電圧ラインとの差電圧よりも耐圧が低い素子を採用しながら上述の問題を回避可能とするために、（１），（２）式の条件を設定する。

下記（１）の条件を満足する場合には、後述するように、高電圧ライン非選択トランジスタは、上述した図９の状態において、寄生ダイオードがオンする前に高電圧ライン非選択トランジスタがオン（チャネルが導通）となり、寄生ダイオード電流の発生を阻止することができる。同様に、下記（２）の条件を満足する場合には、低電圧ライン非選択トランジスタにおいて、寄生ダイオード電流の発生を阻止することができる。

Ｖｔｈｎ＜ＶＧ−ＶＢ＋ＶＦ …（１）
Ｖｔｈｐ＞ＶＧ−（ＶＢ＋ＶＦ） …（２）
（１）式において、Ｖｔｈｎ，ＶＧ，ＶＢ，ＶＦは、それぞれ、高電圧ライン非選択トランジスタの閾値電圧、ゲートと第２端子との間の電位差、基板電圧、寄生ダイオード順方向電圧（順電圧）である。

また、（２）式において、Ｖｔｈｐ，ＶＧ，ＶＢ，ＶＦは、それぞれ、低電圧ライン非選択トランジスタの閾値電圧、ゲートと第２端子との間の電位差、基板電圧、寄生ダイオード順方向電圧（順電圧）である。

なお、トランジスタの閾値電圧は、ゲートの材質、チャネルの不純物濃度等によって変更可能である。

また、一般的に、ダイオードの順方向電流は下記（３）式で定義される。本実施の形態では、順方向電圧ＶＦは、寄生ダイオードをオンにするために必要な電圧である。また、本実施の形態では、閾値電圧と同じゲート・ソース間電圧が印加されている状態でトランジスタに流れるドレイン電流と同じ大きさの電流が寄生ダイオードに流れるために必要なバイアス電圧を、順方向電圧ＶＦと定義する。

高電圧ライン非選択トランジスタは、本来、第１端子に高電位、第２端子に低電位が供給されて、ゲート電圧がＬの場合にオフとなって高電圧ラインを選択状態（選択ワード線）にすることを可能にし、Ｈの場合にオンとなって高電圧ラインを非選択状態（非選択ワード線）とする。これに対し、本実施の形態では、第１端子が第２端子よりも低電位となる場合を考慮して、高電圧ライン非選択トランジスタをオンにする条件を設定する。この場合に、高電圧ライン非選択トランジスタがオンとなる条件は、下記（４）式で表される。

ＶＧ−Ｖ１−Ｖｔｈｎ＞０ …（４）
なお、Ｖ１は、第１端子の電圧である。一方、この高電圧ライン非選択トランジスタにおいて寄生ダイオードがオンにならない条件は、下記（５）式で表される。

Ｖ１＞ＶＢ−ＶＦ …（５）
上記（４），（５）式を変形することで、上記（１）式が得られる。本実施の形態においては、閾値電圧Ｖｔｈｎが上記（１）式を満足する高電圧ライン非選択トランジスタを選択すればよい。

上記（１）式は、ＶＢ−ＶＦ＜ＶＧ−Ｖｔｈｎとなることを意味する。上記図９の選択状態、即ち、Ｖ１＞ＶＧ−Ｖｔｈｎ及びＶ１＞ＶＢ−ＶＦによって、高電圧ライン非選択トランジスタ及びその寄生ダイオードがいずれもオフの状態から、図１０のようにワード線ＷＬが負電位になってＶ１が低下し始めたとしても、必ずＶＢ−ＶＦよりもＶＧ−Ｖｔｈｎの方が先にＶ１よりも大きくなる。即ち、寄生ダイオードがオンとなる前に高電圧ライン非選択トランジスタがオンとなる。そうすると、第１端子の電圧Ｖ１は、第２端子の電圧Ｖ２−Ｖｔｈｎを維持することになり、それ以上低下しない。従って、Ｖ１＜ＶＢ−ＶＦになることはなく、寄生ダイオードはオフのままである。

なお、ゲート電圧ＶＧ＝０Ｖ（＝ＶＳ（第２端子の電圧））であるものと仮定した場合には、下記（６）式を満足する高電圧ライン非選択トランジスタを選択すればよい。

Ｖｔｈｎ＜ −ＶＢ＋ＶＦ …（６）
この仮定では、第２端子の電圧をゲートに印加すればよく、ゲート電圧用の電源を別途設ける必要がないという利点がある。
更に、基板電圧ＶＢ＝０Ｖであるものと仮定した場合には、下記（７）式を満足する高電圧ライン非選択トランジスタを選択すればよい。

Ｖｔｈｎ＜ＶＦ …（７）
一方、低電圧ライン非選択トランジスタは、本来、第１端子に低電位、第２端子に高電位が供給されて、ゲート電圧がＨの場合にオフとなって低電圧ラインを選択状態（選択ビット線）にすることを可能にし、Ｌの場合にオンとなって低電圧ラインを非選択状態とする。これに対し、本実施の形態では、第１端子が第２端子よりも高電位となる場合を考慮して、低電圧ライン非選択トランジスタをオンにする条件を設定する。この場合に、低電圧ライン非選択トランジスタがオンとなる条件は、下記（８）式で表される。

ＶＧ−Ｖ１−Ｖｔｈｐ＜０ …（８）
なお、Ｖｔｈｐ＜０である。一方、この低電圧ライン非選択トランジスタにおいて寄生ダイオードがオンにならない条件は、下記（９）式で表される。

Ｖ１＜ＶＢ＋ＶＦ …（９）
なお、ＶＦは上記定義により正の値である。上記（８），（９）式を変形することで、上記（２）式が得られる。本実施の形態においては、閾値電圧Ｖｔｈｐが上記（２）式を満足する低電圧ライン非選択トランジスタを選択すればよい。

上記（２）式は、ＶＢ＋ＶＦ＞ＶＧ−Ｖｔｈｐとなることを意味する。２端子メモリセルの選択状態、即ち、Ｖ１＜ＶＧ−Ｖｔｈｐ及びＶ１＜ＶＢ＋ＶＦによって、低電圧ライン非選択トランジスタ及びその寄生ダイオードがいずれもオフの状態から、高電圧ライン選択トランジスタのみがオンとなってビット線ＢＬの電位Ｖ１が上昇し始めたとしても、必ずＶＢ＋ＶＦよりもＶＧ−Ｖｔｈｐの方が先にＶ１よりも小さくなる。即ち、寄生ダイオードがオンとなる前に低電圧ライン非選択トランジスタがオンとなる。そうすると、第１端子の電圧Ｖ１は、第２端子の電圧Ｖ２−Ｖｔｈｐを維持することになり、それ以上上昇しない。従って、Ｖ１＞ＶＢ＋ＶＦになることはなく、寄生ダイオードはオフのままである。

なお、ゲート電圧ＶＧ＝０Ｖ（＝ＶＳ）であるものと仮定した場合には、下記（１０）式を満足する低電圧ライン非選択トランジスタを選択すればよい。

Ｖｔｈｐ＜ −ＶＢ−ＶＦ …（１０）
この仮定では、第２端子の電圧をゲートに印加すればよく、ゲート電圧用の電源を別途設ける必要がないという利点がある。
更に、基板電圧ＶＢ＝０Ｖであるものと仮定した場合には、下記（１１）式を満足する低電圧ライン非選択トランジスタを選択すればよい。

Ｖｔｈｐ＞ −ＶＦ …（１１）
以上のように、高電圧ライン非選択トランジスタ及び低電圧ライン非選択トランジスタ（以下、これらを区別する必要がない場合には非選択トランジスタという）については、下記（１２），（１３）式を満足するトランジスタを採用する。

｜Ｖｔｈｎ｜＜｜ＶＧ−ＶＢ｜＋ＶＦ …（１２）
｜Ｖｔｈｐ｜＜｜ＶＧ−ＶＢ｜＋ＶＦ …（１３）
つまり、非選択トランジスタの閾値電圧Ｖｔｈは、（ＶＧ−ＶＢ）の絶対値と寄生ダイオードの順方向電圧ＶＦの和よりも、０に近ければよい。言い換えると、非選択トランジスタの閾値電圧Vthの絶対値は、（ＶＧ−ＶＢ）の絶対値と寄生ダイオードの順方向電圧ＶＦの和よりも小さければよい。

なお、図７及び図１０では書き込み時の選択状態から非選択状態への移行時の例で説明したが、読み出し時においても同様の問題が生じる。即ち、ワード線選択回路ＷＬＳＥＬ及びビット線選択回路ＢＬＳＥＬの４つのトランジスタのうち高電圧ライン選択トランジスタのみがオンとなる期間又は低電圧ライン選択トランジスタのみがオンとなる期間が生じた場合の問題である。いずれの場合にも、高電圧ライン非選択トランジスタとして上記（１２）式の条件を満足するトランジスタを採用し、低電圧ライン非選択トランジスタとして上記（１３）式の条件を満足するトランジスタを採用すればよい。

更に、上記説明では、ワード線選択回路ＷＬＳＥＬが高電圧ライン選択トランジスタと高電圧ライン非選択トランジスタの２つのトランジスタにより構成され、ビット線選択回路ＢＬＳＥＬが低電圧ライン選択トランジスタと低電圧ライン非選択トランジスタの２つのトランジスタにより構成される例を説明した。しかし、ワード線選択回路ＷＬＳＥＬを１つの高電圧ライン非選択トランジスタのみによって構成し、、ビット線選択回路ＢＬＳＥＬを１つの低電圧ライン非選択トランジスタによって構成することも可能である。この場合においても、本実施の形態においては、高電圧ライン非選択トランジスタとして上記（１２）式の条件を満足するトランジスタを採用し、低電圧ライン非選択トランジスタとして上記（１３）式の条件を満足するトランジスタを採用すればよい。

なお、高電圧ライン選択トランジスタ及び低電圧ライン選択トランジスタの閾値電圧については、特に言及しなかったが、これらの閾値電圧を高電圧ライン非選択トランジスタ及び低電圧ライン非選択トランジスタの閾値電圧よりも高い閾値電圧に設定してもよい。これより、リーク電流が発生しにくいという効果が得られる。

次に、このように構成された実施の形態の動作について図１２から図１４を参照して説明する。図１２は２端子メモリ素子ＭＣが選択状態の例を示す回路図である。また、図１３から図１６は２端子メモリ素子ＭＣの選択状態から非選択状態への移行途中の例を示す回路図である。なお、図１２〜図１６においては、ゲート電圧のＬ，Ｈの状態及び各トランジスタのオン，オフの状態を括弧書きで示している。

いま、メモリセルアレイ２中の所定の２端子メモリセルの２端子メモリ素子ＭＣを選択状態にして書き込みを行うものとする。この場合には、制御回路５からのＷＬ選択情報に基づいて、ＷＬデコーダ３は、当該２端子メモリ素子ＭＣに接続されたワード線ＷＬを選択ワード線にし、ＢＬデコーダ４は、当該２端子メモリ素子ＭＣに接続されたビット線ＢＬを選択ビット線にする。即ち、ＷＬデコーダ３は、ＷＬ選択情報に基づいて、選択ワード線に接続されたワード線選択回路ＷＬＳＥＬのトランジスタＴｗｐに供給するゲート電圧ＶＷＰをＬにし、トランジスタＴｗｎに供給するゲート電圧ＶＷＮをＬにする。ＢＬデコーダ４は、ＢＬ選択情報に基づいて、選択ビット線に接続されたビット線選択回路ＢＬＳＥＬのトランジスタＴｂｎに供給するゲート電圧ＶＢＮをＨにし、トランジスタＴｂｐに供給するゲート電圧ＶＢＰをＨにする。

これにより、図１２に示すように、トランジスタＴｗｐ，Ｔｂｎがオンとなり、トランジスタＴｗｎ，Ｔｂｐがオフとなって、ワード線ＷＬには５Ｖが印加され、ビット線ＢＬには−５Ｖが印加されて、２端子メモリ素子ＭＣは１０Ｖの電圧で駆動されて書き込みが行われる。

次に、図１２の選択状態から非選択状態への移行が行われるものとする。制御回路５は、一旦全てのトランジスタＴｗｐ，Ｔｗｎ，Ｔｂｐ，ＴｂｎをオフにするためのＷＬ選択情報及びＢＬ選択情報を出力する。これにより、ゲート電圧ＶＷＮ，ＶＢＰのＬ，Ｈは変化せず、ゲート電圧ＶＷＰについてはＬからＨに、ゲート電圧ＶＢＮについてはＨからＬに変化する。この場合において、図９と同様に、タイミング制御のずれによって、ゲート電圧ＶＢＮのＨからＬへの変化がゲート電圧ＶＷＰの変化よりも遅れるものとする。この場合には、図１３に示すように、トランジスタＴｂｎのみがオンとなる期間が生じる。

そうすると、トランジスタＴｂｎの第２端子に印加されている−５Ｖによって、ワード線ＷＬの電圧が低下する。即ち、高電圧ライン非選択トランジスタであるトランジスタＴｗｎの第１端子の電位が低下する。これにより、第１端子の電位Ｖ１よりもＶＧ−Ｖｔｈｎが大きくなり、図１４に示すように、ゲート電圧ＶＷＮがＬであってもトランジスタＴｗｎのチャネルが導通してオンとなる。この結果、トランジスタＴｗｎの第２端子からトランジスタＴｗｎのチャネル、ワード線ＷＬ、２端子メモリ素子ＭＣ、ビット線ＢＬ及びトランジスタＴｂｎを介してその第２端子に電流が流れる。

この結果、ＶＷＮ＝０とするならばトランジスタＴｗｎの第１端子の電位は−Ｖｔｈｎとなる。この電位は、ＶＢ−ＶＦよりも大きく、トランジスタＴｗｎの寄生ダイオードにおける寄生ダイオード電流は発生しない。その後、ゲート電圧ＶＢＮがＨからＬに変化すると、トランジスタＴｂｎはオフとなり、トランジスタＴｗｎもオフとなる。

なお、非選択状態においては、ゲート電圧ＶＷＰ，ＶＷＮはＨとなり、ゲート電圧ＶＢＰ，ＶＢＮはＬとなる。即ち、非選択状態ではトランジスタＴｗｎ，Ｔｂｐがオンとなり、トランジスタＴｗｐ，Ｔｂｎがオフとなる。この結果、ワード線ＷＬ及びビット線ＢＬのいずれにも０Ｖが印加されて、２端子メモリ素子ＭＣは非選択状態となる。

次に、選択状態から非選択状態への移行時において、図９とは逆の状態、即ち、タイミング制御のずれによって、ゲート電圧ＶＢＮのＨからＬへの変化がゲート電圧ＶＷＰの変化よりも早くなるものとする。この場合には、図１５に示すように、トランジスタＴｗｐのみがオンとなる期間が生じる。

そうすると、トランジスタＴｗｐの第２端子に印加されている５Ｖによって、ビット線ＢＬの電圧が上昇する。即ち、低電圧ライン非選択トランジスタであるトランジスタＴｂｐの第１端子の電位が上昇する。これにより、第１端子の電位Ｖ１よりもＶＧ−Ｖｔｈｐが小さくなり、図１６に示すように、ゲート電圧ＶＢＰがＨであってもトランジスタＴｂｐのチャネルが導通してオンとなる。この結果、トランジスタＴｗｐの第２端子からトランジスタＴｗｐのチャネル、ワード線ＷＬ、２端子メモリ素子ＭＣ、ビット線ＢＬ及びトランジスタＴｂｐを介してその第２端子に電流が流れる。

この結果、ＶＢＰ＝０とするならばトランジスタＴｂｐの第１端子の電位は−Ｖｔｈｐとなる。この電位は、ＶＢ＋ＶＦよりも小さく、トランジスタＴｂｐの寄生ダイオードにおける寄生ダイオード電流は発生しない。その後、ゲート電圧ＶＷＰがＨからＬに変化すると、トランジスタＴｗｐはオフとなり、トランジスタＴｂｐもオフとなる。

なお、この場合においても、非選択状態においては、ゲート電圧ＶＷＰ，ＶＷＮはＨとなり、ゲート電圧ＶＢＰ，ＶＢＮはＬとなる。即ち、非選択状態ではトランジスタＴｗｎ，Ｔｂｐがオンとなり、トランジスタＴｗｐ，Ｔｂｎがオフとなる。この結果、ワード線ＷＬ及びビット線ＢＬのいずれにも０Ｖが印加されて、２端子メモリ素子ＭＣは非選択状態となる。

このように本実施の形態においては、２端子メモリセルに電圧を印加するためのＭＯＳトランジスタの閾値電圧を寄生ダイオードの順方向電圧に基づいて設定することにより、選択状態と非選択状態との間の移行のタイミングずれに拘わらず、寄生ダイオード電流の発生を確実に防止することが可能である。また、これらのＭＯＳトランジスタとして、耐圧が、高電圧ラインと低電圧ラインに印加される電圧の差よりも小さいトランジスタを採用可能である。

なお、上記実施の形態においては、図２に示すクロスポイント型メモリに限らず、図１７に示すように、立体的に２端子メモリセルを配置したメモリセルアレイを採用してもよい。図１７はメモリセルアレイの他の例を示す説明図である。

図１７に示すメモリセルアレイは、複数の大域列線２１、行線２２、及び、列線２３が設けられている。複数の大域列線２１は、それぞれが第一の方向に沿って互いに平行に形成され、例えば、メモリセルアレイの最下層に配置されている。複数の行線２２は、それぞれ第一の方向に直交する第二の方向に沿って互いに平行に形成され、大域列線２１よりも第一及び第二の方向と交差する第三の方向において高い位置に設けられている。この複数の行線２２の層（図１７のfirst layer, second layer, third layer …）は、第三の方向（大域列線２１が配列される面の法線方向）に、複数、設けられている。

列線２３は、隣接する行線２２間に、第三の方向に沿って延び、第一及び第二の方向に複数個配置される。列線２３の一端（下端）は、いずれかの大域列線２１に電気的に接続される。より具体的には、第一の方向と第二の方向で形成される二次元平面内において、第一の方向に沿って同一列に配列された列線２３は、同一の大域列線２１に電気的に接続される。

各行線２２と列線２３との間に、可変抵抗素子を含む２端子メモリ素子ＭＣが形成されている。本例では、列線２３の側面（行線２２と相対する面）の全面に抵抗変化材２４が形成されている。列線２３と行線２２の間に配置された抵抗変化材２４の部分がそれぞれメモリセルＭＣとして機能する。

なお、本例における抵抗変化材２４は、列線２３の側面の対向する２つの組のうち、第一の方向で対向する２つの側面（行線２２に対向する２つの側面）に設けられ、第二の方向で対向する２つの側面（行線２２に対向しない２つの側面）には設けられない。

大域列線２１と、それに対応する列線との間には選択素子（シートセレクタ）ＳＳが設けられている。選択素子ＳＳは、例えば、ＦＥＴ（Field Effect Transistor）である。ここで、このＦＥＴを「選択ＦＥＴ」と称する場合がある。この場合、選択素子ＳＳは、大域列線２１上に形成されたソース領域２５と、ソース領域２５上に形成された半導体層（チャネル領域）２６と、半導体層２６上に形成されたドレイン領域２７とを備えている。半導体層２６は、例えば、シリコン層である。

また、隣接する半導体層２６間に、第二の方向に沿った選択ゲート線（選択ＦＥＴの選択ゲート電極）２８が形成されている。選択ゲート線２８は、行線２２と平行に配列されている。更に、選択ゲート線２８と半導体層２６との間には、ゲート絶縁層２９が形成されている。

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…半導体記憶装置、２…メモリセルアレイ、３…ＷＬデコーダ、４…ＢＬデコーダ、５…制御回路、６…電源回路、１２…ＣＭＯＳ回路、１３…メモリセル部、ＢＬ…ビット線、ＢＬＳＥＬ…ビット線選択回路、Ｄｉ…セレクタ、ＭＣ…２端子メモリ素子、Ｔｂｎ，Ｔｂｐ，Ｔｗｎ，Ｔｗｐ…トランジスタ、ＶＲ…可変抵抗素子、ＷＬ…ワード線、ＷＬＳＥＬ…ワード線選択回路。

Claims

２端子メモリ素子の一方端に接続された高電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて、前記高電圧ラインに印加する電圧を切換える第１のＭＯＳトランジスタを含む第１の選択回路と、
前記２端子メモリ素子の他方端に接続された低電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて、前記低電圧ラインに印加する電圧を切換える第２のＭＯＳトランジスタを含む第２の選択回路と、
を具備し、
前記第１及び第２のＭＯＳトランジスタは、
｜Ｖｔｈ｜＜｜ＶＧ−ＶＢ｜＋ＶＦを満足する
但し、Ｖｔｈは閾値電圧、ＶＧはゲートと第２端子との間の電位差、ＶＢは基板電圧、ＶＦはダイオード順方向電圧である
半導体記憶装置。
前記第１及び第２のＭＯＳトランジスタの耐圧は、前記高電圧ライン及び低電圧ラインに印加される電圧の差よりも小さい
請求項１に記載の半導体記憶装置。
前記第１の選択回路は、グランド電位よりも高い電圧を前記高電圧ラインに印加し、
前記第２の選択回路は、グランド電位よりも低い電圧を前記低電圧ラインに印加する
請求項１に記載の半導体記憶装置。
前記第１のＭＯＳトランジスタは、ＮＭＯＳトランジスタである
請求項１に記載の半導体記憶装置。
前記第２の選択回路は、前記第１のＭＯＳトランジスタの基板電位よりも低い電圧を前記低電圧ラインに印加する
請求項４に記載の半導体記憶装置。
前記第２のＭＯＳトランジスタは、ＰＭＯＳトランジスタである
請求項１に記載の半導体記憶装置。
前記第１の選択回路は、前記第２のＭＯＳトランジスタの基板電位よりも高い電圧を前記高電圧ラインに印加する
請求項６に記載の半導体記憶装置。
前記ゲートと第２端子とが同一電位である
請求項１に記載の半導体記憶装置。
前記ゲートと第２端子とは、０ｖである
請求項８に記載の半導体記憶装置。
前記第１の選択回路は、前記高電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて前記高電圧ラインに印加する電圧を切換える第３のＭＯＳトランジスタを含み、
前記第２の選択回路は、前記低電圧ラインに第１端子が接続され第２端子に電源電圧が印加されて前記低電圧ラインに印加する電圧を切換える第４のＭＯＳトランジスタを含む
請求項１に記載の半導体記憶装置。
前記第１及び第４のＭＯＳトランジスタは、ＮＭＯＳトランジスタである
前記第２及び第３のＭＯＳトランジスタは、ＰＭＯＳトランジスタである
請求項１０に記載の半導体記憶装置。
前記第３及び第４のＭＯＳトランジスタの閾値電圧は、前記第１及び第２のＭＯＳトランジスタの閾値電圧よりも高い電圧である
請求項１０に記載の半導体記憶装置。