CN102479545A

CN102479545A - 一种6t cmos sram单元

Info

Publication number: CN102479545A
Application number: CN2010105716645A
Authority: CN
Inventors: 梁擎擎; 钟汇才
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2010-11-29
Filing date: 2010-11-29
Publication date: 2012-05-30
Anticipated expiration: 2030-11-29
Also published as: CN102479545B

Abstract

本发明公开了一种6T CMOS SRAM单元，包括两个NMOS传输栅晶体管、两个PMOS上拉晶体管以及两个NMOS下拉晶体管，其特征在于，所述PMOS上拉晶体管的源极同与所述NMOS传输栅晶体管栅极相连的字线相连接，所述NMOS传输栅晶体管的阈值电压高于待机状态时字线上的电压值。通过将上拉晶体管原本接至高电压的源极与传输栅晶体管的栅极端一同与字线连接，待机时的电位显著低于读写时的高电位，从而降低待机漏电量。

Description

一种6T CMOS SRAM单元

技术领域

本发明涉及半导体集成电路设计领域，特别涉及一种6T CMOS SRAM单元。

背景技术

在超大规模集成电路设计(VLSI，Very Large Scale Integrated Circuits)中，电量的消耗成为越来越重要的一个特征。在所有的电量消耗中，SRAM(Static Random Access Memory，静态随机存取存储器)的待机漏电(stand-by leakage)消耗是非常显著的一个部分。参考图1，图1为目前最为常用的一个基本的6T CMOS SRAM单元，包括两个NMOS传输栅(pass-gate)晶体管102、两个PMOS上拉(pull-up)晶体管104以及两个NMOS下拉(pull-down)晶体管106，两个PMOS上拉晶体管104的漏极同高电压(Pdd)相连，两个NMOS下拉晶体管106的源极同低电压相连，传输栅晶体管102的栅极同字线(wordline)连接，对于这种6T SRAM单元，为了减小SRAM的待机漏电，最常用的方法是增加SRAM单元器件的阈值电压，但这种做法不仅会使存储单元的存取延迟，还增加了存储单元内部节点转换电压的不匹配，从而也限制了电源电压的最小值。

因此，有必要提出一种能减小待机漏电且无需提高器件阈值电压的SRAM单元。

发明内容

为了解决上述问题，本发明提供了一种6T CMOS SRAM单元，包括两个NMOS传输栅晶体管、两个PMOS上拉晶体管以及两个NMOS下拉晶体管，其特征在于，所述PMOS上拉晶体管的源极同与所述NMOS传输栅晶体管栅极相连的字线相连接，所述NMOS传输栅晶体管的阈值电压高于待机状态时字线上的电压值。

根据本发明的6T CMOS SRAM单元，将上拉晶体管原本接至高电压的源极与传输栅晶体管的栅极端一同与字线连接，并使传输栅晶体管的阈值电压小于待机状态时字线上的电压，这样在待机状态时，传输栅晶体管及上拉晶体管都同低压电源相连接，待机时的电位显著低于读写时的高电位，从而降低待机漏电量，另一方面，在存取状态时，传输栅晶体管及上拉晶体管都同高压电源相连接，降低了读写的软故障率(soft failure)。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1示出了基本的6T CMOS SRAM单元的示意图；

图2示出了根据本发明实施例的6T CMOS SRAM单元的示意图；

图3示出了基本的6T CMOS SRAM单元中央存储节点电压变化示意图；

图4示出了根据本发明实施例的6T CMOS SRAM单元操作的仿真电压序列图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

参考图2，图2中示出了根据本发明实施例的6T CMOS SRAM单元，所述单元包括：两个NMOS传输栅晶体管302、两个PMOS上拉晶体管304以及两个NMOS下拉晶体管306，所述六个晶体管302、304、306之间的连接同基本的6T CMOS SRAM单元的连接是相同的，第一PMOS上拉晶体管同第一NMOS下拉晶体管连接为第一反相器310，第二PMOS上拉晶体管同第二NMOS下拉晶体管连接为第二反相器320，第一反相器310的中央存储节点n1直接接至第二反相器两个晶体管的栅极，第二反相器320的中央存储节点n2直接接至第一反相器两个晶体管的栅极，第一反相器310的中央存储节点n1通过接位线(bit line)Bit1的第一NMOS传输栅晶体管来写入和读取，第二反相器320的中央存储节点n2通过接位线Bit2的第二NMOS传输栅晶体管来写入和读取，其中Bit1和Bit2是互为相反的信号，两个所述传输晶体管302的栅极接字线308。对于本发明的SRAM单元，所述NMOS下拉晶体管的漏极同低电压相连接，所述PMOS上拉晶体管304的源极同与所述字线308相连接，且所述NMOS传输栅晶体管302的阈值电压高于待机状态时字线上的电压值，这样在待机状态时所述传输栅晶体管关闭，且其他晶体管处于低电源状态，从而减小了待机漏电。参考图3，图3示出了中央存储节点n1和n2随电源电压变化的示意图，在图示实施例中，n1和n2点的电压在0.3V左右翻转，因此，在待机状态时，由于将字线同上拉晶体管相连接，通过选择比此翻转电压稍大的电源电压值(如0.4V)左右，其他实施例中，待机状态字线上的电位的典型值约为0.3-0.7V，读写状态时字线上的电位的典型值约为0.7-1V，待机状态时的电位可以选择显著低于读写状态的电位值，例如读写状态字线电位为1V，待机状态字线电位选择0.4V左右，由于此电压比读写状态时在PMOS上拉晶体管的源极电压显著降低，待机漏电将极大减小，另外，在读写状态时，PMOS上拉晶体管的源极电压仍然可以维持较高点位(如0.7-1V)，相比于增加器件阈值电压的方法，这种方法不会使存取延迟，也不会改变内部存取节点n1/n2的翻转电压，即电源电压最小值也不会被限制。

如图2所示，对本发明所述的SRAM单元进行仿真，在所述SRAM单元3 00提供脉冲电源330，所述脉冲电源的低电压约为0.4V，仿真待机状态的低压电源，所述脉冲电源的高电压约为0.7-1V，仿真读写操作状态的高压电源，图4为本发明所述的SRAM单元的仿真的存/取(读/写)操作时的电压序列图。

以上对根据本发明的6T CMOS SRAM单元进行了详细的描述，通过将上拉晶体管接原本接至高电压的源极与传输栅晶体管的栅极端一同与字线连接，并使传输栅晶体管的阈值电压小于待机状态时字线上的电压，这样在待机状态时，传输栅晶体管及上拉晶体管都同低压电源相连接，待机时的电位显著低于读写时的高电位，从而降低待机漏电量，另一方面，在存取状态时，传输栅晶体管及上拉晶体管都同高压电源相连接，降低了读写的软故障率(soft failure)。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。

Claims

1.一种6T CMOS SRAM单元，包括两个NMOS传输栅晶体管、两个PMOS上拉晶体管以及两个NMOS下拉晶体管，其特征在于，所述PMOS上拉晶体管的源极同与所述NMOS传输栅晶体管栅极相连的字线相连接，所述NMOS传输栅晶体管的阈值电压高于待机状态时字线上的电位。

2.根据权利要求1所述的单元，其中所述待机状态时字线上的电位低于读写状态时电位。

3.根据权利要求2所述的单元，其中所述待机状态时字线上的电位为0.3-0.7V。

4.根据权利要求2所述的单元，其中所述读写状态时字线上的电位为0.7-1V。

5.根据权利要求1所述的单元，其中所述NMOS下拉晶体管的漏极同低电压连接。

6.根据权利要求1所述的单元，其中所述两个PMOS上拉晶体管同两个NMOS下拉晶体管形成相互耦接的两个反相器，所述反相器的中央存储点分别同所述NMOS传输栅晶体管相连接。