CN1930684A - 具有能进行wlp的封装机构的元件和加工方法 - Google Patents

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Abstract

本发明建议一种电气元件,它用一个覆层并且尤其用一种电路板进行封装,并且借助于一种导电粘合剂建立电连接。这种导电粘合剂可以通过一通道***喷注到结构里面,其中在细分元件时可以通过一个适合进行的锯割再分开所有连接的电短路。

Description

具有能进行WLP的封装机构的元件和加工方法
技术领域
许多电气和微电子元件如单个半导体、存储器、处理器、SAW和FBAR滤波器或MEMS通过表面处理在晶片平面上制成。在此对于许多元件并行地进行处理,如层分离、光刻、选择性去除工艺或印刷工艺。在此在一个晶片上形成许多相同类型的芯片。
通过在晶片表面上并行加工和对此使用的大面积工艺,将制造花费降低到了最低限度。但是这种经济的原则在细分成芯片以后结束,例如通过锯割来细分。然后将芯片逐个地装配在外壳里面,并且设置内部的电连接。接着封闭该外壳并电检验元件的功能。
这个过程相对费时和增加成本。这也使进一步的微型化受到限制,因为外壳和装配公差以及内部电连接的尺寸远比例如在晶片工艺中产生的单个元件的光刻结构需要更多的空间。
特别对于大多以硅晶片为基础的半导体元件已经研究出大量方案用于所谓的WLP(晶片级封装),其中在一次表面处理中实现在晶片平面上的封装。对于半导体元件已知的WLP方案大多以凸块连接(Bump-verbindung)为基础,它们由蒸镀、印刷或电镀在晶片上的焊点组成。在这个凸块连接上放置另一晶片、出于良好的热机械适配性最好由相同的材料制成、即尤其是另一硅晶片。还已知,直接放置第二晶片,并且通过该第二晶片借助于透穿接触第一或第二晶片建立电连接。总之WLP方案对于半导体元件、尤其通过下面三个边界条件起到促进作用:
硅是一种比较廉价的材料,并且可以用作一种具有元件结构的晶片的覆层,而不会导致成本明显增加。
硅还可以通过湿法和干法蚀刻工艺以及机械方法良好地加工。因此能够以简单的方法在硅中产生透穿接触机构,并由此以简单的方式在第一晶片表面上的芯片触点与元件的外部接头之间建立电连接。
半导体元件通常以纯的电子效应为基础,它们实际上不会受到机械表面负荷的影响。因此半导体元件可以直接覆盖或包封在芯片表面上。因此为了封装还可以使用许多经济的塑料工艺方法。因此半导体元件可以无需其它预防措施地浇注、压力注塑包封或加压。
但是已知的WLP方案不能够借用到:
-压电基底上的元件,该压电基底不能够承受机械表面负荷,
-微机械元件,其功能在所述表面受到机械负荷时受到干扰,
-在大的和存在断裂危险的芯片上的元件,
-在不易于蚀刻和结构化的基底材料上的元件,
-在贵重基底上的元件,其中相同基底材料的覆层使成本升高。
发明内容
因此本发明的目的是,提出一种新的用于已被封装的元件的结构,它可以在一种简单的晶片级封装(WLP)工艺中加工。
这个目的按照本发明通过一种如权利要求1所述的元件得以实现。由从属权利要求给出本发明的有利改进方案以及以WLP工艺为基础的新的方法。
本发明给出一种电气元件,它设置在一个基底里面或上面。在基底的一个主表面上设有电气元件结构的连接触点。所述封装机构包括一个具有连接表面和透穿接触机构的覆层,通过该透穿接触机构而穿过覆层使连接触点与整个元件的外触点连接。该覆层这样安置在上述主表面上,使得覆层“底面”上的连接表面与基底表面上的连接触点相互间隔地装置。在触点之间设有一个空穴,它完全通过一种导电粘合剂填充,该导电粘合剂在基底与覆层之间或者在连接表面与连接触点之间建立电连接。设置在空穴中的导电粘合剂也可以保证基底与覆层之间的机械连接或者至少有助于这种连接。
具有这种封装机构的元件尤其适用于断裂敏感的基底,因为导电粘合剂连接在封装工艺期间不会导致基底和/或覆层的机械负荷,因此在完成的元件中也只可能出现由于封装引起的微不足道的应力。此外为了建立这种电连接无需元件的极端温度负荷,如同在建立钎焊连接时或者在晶片复合工艺中出现的那样。因此该封装是少应力的。因此它特别适用于那种其特性由于机械作用的作用力或应力而改变的元件。所述封装机构可以通过许多不同的基底和覆层材料实现。但是基底和覆层最好在其热特性方面相互协调,以便例如在元件在较高温度下工作期间使热应力最小。
最好使空穴朝元件的一个外棱边敞开,该棱边与空穴相交。但是所述空穴至少设置在一个外棱边附近。
在本发明的一种有利的结构方案中,在基底与覆层之间设置一个中间层,在其中构成所述空穴。该中间层可以进行结构化,并且只用于这个目的:使空穴在其中构成。该中间层最好由一种容易结构化的材料、尤其是由塑料制成。它除了空穴以外覆盖整个主表面。但是也可以使中间层具有其它空心空间,在其中可以设置元件结构。
特别有利的是在基底与覆层之间在元件外棱边处设置一个环形封闭的框结构,该框结构具有向内指向的、在上方和下方由基底和覆层限界的凹槽,它们构成上述的空穴。在这种层式结构中,在基底、框结构与覆层之间给出一个平齐的触点,它一方面负责使覆层无负荷地平放在基底上,而另一方面负责在框结构内部的一种确定的密封性。因此最好在环形封闭的框结构内部中在基底与覆层之间构成一个空心空间,在其中可以设置敏感的元件结构。在此所述框结构这样包围元件结构,使得其连接表面在框的外部设置在上述凹槽或空穴里面。
所述覆层最好是电路板,它例如包括两个介电层。在覆层的表面或底面上以及在介电层之间设置最好包括电路元件的结构化的金属喷镀层。设置在不同平面中的金属喷镀层可以通过透穿接触机构相互连接。所述外部接头最好设置在离开基底的覆层表面上。
所述覆层可以是单层或多层塑料、玻璃、陶瓷或其它介电材料层。一种优选的材料是一种通过玻璃织物强化的电路板材料(FR4),它在至少一个轴线中热机械良好地适配于由铌酸锂制成的压电基底。
关于导电粘合剂,在本发明的意义上可以理解为一种可以在液态或足够低粘度状态中加工的、但是在元件工作温度下为固态的导电的材料、尤其是一种导电塑料,它能够硬化或者只简单地凝固。所述导电粘合剂最好是一种在低温时固化的、以导电颗粒充满的反应树脂。例如在100℃以下的低固化温度可以通过双组分反应树脂实现,其中在快使用前才使树脂和硬化组分混合。也可以使用光或UV硬化的树脂。当基底或覆层在所需的光谱范围中具有足够的透过性,并由此使粘合剂可以从外面受到光照或辐射的时候,尤其存在这种可能性。总之通过一种在低温时固化的导电粘合剂能够借助于该导电粘合剂这样实现粘接,使得在粘合剂固化后不产生热应力。这一点例如也可以通过微波辐射实现。
一种按照本发明的元件的优选应用是以声波工作的元件、尤其是SAW滤波器和FBAR元件。按照本发明的封装结构对于MEMS元件也是有利的,尤其与框结构相结合,它提供一个空心空间供元件结构使用。特别有利的是本发明用于实现SAW和FBAR元件,当它们以低频(例如低于100MHz)工作并因此需要特别大的基底的时候。由于已知的结晶的、压电的材料的易碎性,由此大的基底特别易于断裂,并且目前仅仅通过安装在外壳里面以及通过借助于导线胶合技术(Draht-bondtechnik)的接触进行封装和保护。与一种安装在外壳中的元件相比,按照本发明的元件具有非常微小的结构高度的优点,它使元件特别适用于新的应用领域,尤其是信息和通讯技术的移动设备,例如手机和PDA。
按照本发明的元件能够特别简单且讲究地以一种新的方法制成。按照本发明的原理是,使具有元件结构的基底与覆层这样相互适配地设置,使得连接表面和连接触点相互对置地设置,但是还相互分离相差上述框结构或中间层的高度。
接着将导电粘合剂在晶片平面上通过一种通道***喷注到装置中,其中每个通道相互连接多个最好设置在元件之间的空穴,并且尽可能直线地横穿元件。在喷注时,所有通道和与它们连接的空穴在一个步骤中充满,并且在基底与覆层之间实现从属于空穴的的电连接。
在第二步骤中这样实现元件的细分,使得所述通过充满的通道而实现电短路连接的空穴利用一种适合操纵的锯割而进行电分离。这一点最好通过对于通道的接近直线的导向而实现,该通道在相应的间隔上扩展成上述的空穴。在细分时或者使锯割沿着通道棱边导引,或者有利地这样调节锯割宽度,使得该宽度对应于通道宽度。对于与通道相一致的切割导向,在锯割期间去除整个通道并去除在其中充满的导电粘合剂。作为锯割的替代方案当然也适合其它的分离方法,如激光切割或水射流切割。
在晶片上设有多个具有元件结构的元件区。有利地使通道位于两排并排设置的元件区之间。根据对于基底所使用的晶片尺寸可以设置多个最好相互间平行的通道。所述通道不仅可以在基底晶片的表面上而且可以在覆层的表面上或在这两个表面上产生。所述通道以在相应表面中的凹槽的形式构成。但是为了加工该通道,最好将一种附加的材料涂覆到所述两个表面中的一个表面上,最好以框结构的形式进行,该框结构环形地包围元件区。多个并排的且通过其框结构相互邻接的元件区通过框结构的一个侧棱边、最好通过一个纵棱边构成通道的一个侧壁。由另一排通过其框结构相互邻接的元件区构成另一侧壁。在至少一个通道侧面上使框结构为了构成空穴而向内凹陷。这意味着,每个通道只相互连接一排元件区的空穴,而对面一排构成另一通道壁的元件区最好直线地且没有凹槽地构成。这易于为了电分离而在以后可靠地外露锯割被填充的通道。
所述框结构如上所述在一个或两个有待相互连接的表面上构成。为此最好大面积地涂覆一种合适的材料,例如粘接、层覆或熔覆一种塑料膜。也可以使塑料层通过一种漆层涂覆,例如通过离心涂覆、浇注以及尤其是通过幕注(Vorhanggieβen)。最好使用一种光敏材料,它能够以一种光致抗蚀剂的形式结构化。
有利地使塑料层在结构化之前进行平面化,由塑料层可构成框结构。通过这种方式可以补偿基底不平度,并且对于框结构提供位于一个水平上的上棱边。在不仅基底而且覆层都具有地形学意义上的台阶、例如导体电路或其它由元件引起的结构的情况下,有利的是不仅在基底表面上而且在覆层底面上都分别产生一个具有平整上棱边的对应框结构。
所述结构化通过成像的曝光实现,其中用于框结构的塑料层最好在曝光时交联,并且相对于显影在曝光区是不溶解的。在框结构结构化之后,基底与覆层相互指向、上下重叠设置并最好在框结构的上棱边上配有粘接剂并进行粘接。粘接具有的优点是,通过这种方式快速地使基底与覆层的对应结构相互间相对位置精确地固定。然后在喷注导电粘合剂时不再需要对于装置附加的外部固定,这意味着明显减少了工艺费用,并快速释放以高定位精度工作的装置。
作为替代方案可以使通道或其部分加工到基底或覆层表面里面,例如通过锯割、蚀刻或激光来进行。
喷注所述导电粘合剂可以并行地在所有通道上同时进行。有利的是,为此将所有通道或通道组导引到一起,用于实现只是一个或只是少数几个喷注位置。最好在压力下实现所述喷注,并且通过一个附加地在通道的同样敞开的另一端部上的负压得到支持。更有利的是,通过提高温度时的喷注来降低导电粘合剂的粘度。有利的是该温度还不足以使导电粘合剂固化。也可以使用一种热塑物质作为导电粘合剂,它以熔化状态喷注,并且在冷却时最终再固化。所述导电粘合剂的导电性可以是固有的本质或者通过添加导电填料而产生。合适的导电颗粒例如是金属粉末或含碳颗粒、例如碳黑或石墨。
与其它的以印刷、冲压或扩散的导电粘合剂容积为基础的接触工艺相比,本发明具有显著的优点,在这里可以实现导电粘合剂的一种特别简单的、经济的且可靠的应用,而且能够实现各触点位置的几何形状的高精度和可重复性,这对应于最好是光技术地结构化的框结构的精度。
附图说明
下面借助于实施例和所配属的附图详细描述本发明。附图是示意且不成比例的。
图1示出一个按照本发明的元件的透视图,
图2示出该元件的第一截面图,
图3示出该元件的第二截面图,
图4示出一个覆层的横截面图,
图5示出基底和覆层的俯视图,
图6示出一个具有框结构的晶片,
图7示出一个具有以导电粘合剂充满的通道的晶片,
图8示出在执行锯割后的晶片,
图9至12示出另一实施例在不同的工艺过程阶段的元件的局部透视图。
具体实施方式
图1以透视图示出一种按照本发明的元件的简单实施例。该元件BE包括一个基底SU,在基底上面或里面实现电气元件结构(未示出)。电连接触点ANK与元件结构连接。在基底SU的表面上设置一个框结构RS,它作为用于一个覆层AD的间隔体,该覆层设置在框结构RS上。所述覆层AD具有连接表面AF,它们在元件BE中直接设置在连接触点ANK的对面。通过一种导电粘合剂LK在连接表面与连接触点之间实现电连接,该导电粘合剂充满到元件内部的一个空穴。有利地使该空穴在框结构RS内部实现。在覆层的外表面AS上设置外触点AUK,它们与覆层AD底面上的连接表面通过透穿接触机构(未示出)连接。
图2以横向于基底表面的截切面2-2的示意横截面图示出相同的元件。在这个视图中可以清楚地看出,设置在空穴中的导电粘合剂LK布置在覆层AD、框结构RS与基底SU之间,它们构成空穴的一部分。在附图中示出一种有利的实施方式,其中框结构沿着元件棱边延伸并且在两侧限界一个空心空间HR,该空心空间在下面被基底SU并在上面被覆层AD封闭。在空心空间中示例性地示出元件结构BS,有利的是该元件结构相对于机械作用是敏感的。在这里还示例性地示出一个透穿接触机构D,它使连接表面AF与外触点AUK连接。
图3示出相同元件沿着截切面3-3的横截面图,该截切面在框结构的高度上平行于基底表面延伸。从中可以看出,所述框结构RS环形地封闭,并且在至少一个侧面上具有凹槽,它们构成以导电粘合剂LK充满的空穴的一部分。
图4示出一个覆层AD的示意横截面图,该覆层在这里是多层的电路板。在这里该覆层由两个介电层DS1,DS2和三个金属化平面ML1,ML2和ML3组成,金属化平面设置在覆层底面上、在介电层DS1,DS2之间和覆层AD的外表面上。每个金属化平面ME是结构化的,因此在每个金属化平面中构成金属的表面、导体电路和导体电路结构,它们是一个用于建立集成电路的电路平面。也可以在多层的覆层内部集成无源的元件,尤其是电阻、电容和电感。
图5a以示意俯视图示出一个基底SU。这个基底具有示意表示的元件结构BS,它们通过连接导线AL与连接触点ANK连接。所述连接触点ANK直接设置在基底的棱边上或者至少设置在基底棱边附近。所述元件结构可以通过一个比较薄(小于100nm)的、钝化的介电层保护,其中连接触点ANK排除在这个钝化层以外。
用于连接触点ANK的金属喷镀层最好由一种基础金属喷镀层、例如铝或主要含有铝的合金制成。这个基础金属喷镀层可以通过一个或多个其它金属层封盖,它们可以从Cu,Ti,Ni,Ag,Au,Pd和Pt中选择。
图5b以示意俯视图示出覆层AD底面,它具有至少金属化的连接表面AF,它们与基底SU的连接触点ANK对应地设置。此外在覆层AD的这个底面上还设置金属化平面ML1(见图4)的其它电路元件。
下面借助于图6至8描述一种按照本发明的元件的加工,附图以示意图示出不同的工艺过程。
一种按照本发明的元件完全在晶片平面上通过一种WLP(晶片级封装)工艺制成。在基底SU、在这里是晶片的里面或上面加工出用于许多元件的元件结构。在元件区中设置一个元件的所有元件结构,现在使每个元件区配有一个框结构RS,它环形地包围元件区。为此有利地在晶片表面上涂覆一种可以光刻结构化的材料并且光刻地进行结构化。为此最好层覆一个可以光刻结构化的薄膜,并且在必要时接着进行平面化,例如通过一个轧辊在增加的温度下和适当的压制压力下进行。一种相应的光刻漆也是适合的。
图6示出在框结构RS完成加工后的结构。按照本发明这样构成框结构,在每两排相邻的元件区之间保留一个通道CH,它直线横交地在整个晶片上延伸,并且在两个晶片棱边上各有一个开口。在至少一个外棱边上、最好在一个元件区的框结构的纵棱边上,所述通道CH扩展成一个空穴KV,在其中框结构RS在这个位置上具有一个凹槽。在所示出的有利的实施例中,所述空穴KV只设置在每个元件区的一个纵侧面上,其中所有元件区在相同的方向上并排地设置。所述空穴在横截面中平行于基底表面最好具有一个有利通流的轮廓,用于减小在以后喷注导电粘合剂时的通流阻力,并且能够良好地充满所述空穴。在附图中所述空穴在轮廓中以倾斜的棱边示出。但是也可以实现被整圆的结构。每个元件区的空穴数量可以自由选择,但是最好设有至少两个用于相应电连接触点的空穴,连接触点设置在该凹槽内部。所述通道CH的几何形状根据所使用的导电粘合剂的流动特性进行选择。一个典型的通道高度例如为50μm,但是该通道的高也可以是10至300μm。相应地例如对于宽度选择为100μm,其中根据所选择的细分工艺也可以选择更窄的20μm的宽度或者更宽的直到例如300μm的宽度。晶片的所有通道CH最好相互平行地设置。最好也避免交叉、即避免x形或y形地构成通道结构。由此易于无气泡地填充导电粘合剂。
在下一步骤中准备一个覆层AD,它具有对应于连接触点ANK的连接表面AF。必要时也可以使覆层AD具有一个与基底SU上的框结构RS对应的第二框结构,用于在接触区中对于基底上的第一框结构提供一个平面的表面以供使用。但是这一点也可以通过使覆层在底面上配有一个平整层实现,在其中使连接表面AF外露。由此可以补偿地形差,它们对于导体电路例如为15-30μm。接着将覆层AD敷设在框结构RS上,并且例如通过一个粘接层KS相互粘接,该粘接层涂覆在一个或两个拼合位置、最好在框结构RS的上棱边上。通过该覆层至少实现在上方对于通道CH和空穴KV进行覆盖,用于对于导电粘合剂实现一种封闭的管道***/通道***。
在下一步骤中使导电粘合剂喷注到通道CH的外部开口上,最好借助于一个在喷注侧上的过压和在通道另一敞开端部上并行施加的负压来实现。所述喷注对于每个通道CH可以分别实现,但是也可以借助于适合的装置使导电粘合剂同时喷注到晶片上的所有通道上。所述通道的这种完全或成组连接也可以设置在框结构的布线里面,例如在晶片的边缘上。
在图7中示出在喷注导电粘合剂LK以后的元件,导电粘合剂无气泡且完全地充满通道CH和空穴KV。为了更清晰起见,未一起示出覆层AD,因此现在能够俯视到一般通过覆层封闭或覆盖的元件区、框结构和以导电粘合剂LK充满的通道。在喷注后可以使导电粘合剂LK固化。
在下一步骤中使元件细分。这一点例如通过沿着元件区边界的锯割来实现。最好这样进行锯割,使得尽可能获得框结构或者不敞开由框结构包围的空心空间。重要的还在于,平行于通道进行的所述锯割使得空穴KV敞开,但是通过设置在通道CH中的导电粘合剂排除短路。在图8中这一点例如借助于前面的截切棱边SK1示出,其中在锯割以后仅仅在向着截切棱边敞开的空穴中保留导电粘合剂。对于对置的截切棱边、在附图中例如后面的截切棱边SK2能够保留一个条带形的导电粘合剂结构LKS。这一点是毫无问题的,因为在这个位置上不可能实现不同空穴或设置在其下方的连接表面之间的短路。也可以选择这样实现所述锯割,使得锯割刀具的截切宽度至少对应于通道CH的宽度,由此在截切期间使整个通道宽度上的导电粘合剂一起去掉。
在图8中出于清晰的原因也未示出平放在框结构RS上的覆层,它在细分时一起分开。在沿着所示分隔线TL进行另一锯割以后获得单个的元件,如同在图1中所示的那样。
通过至此所述的方法获得元件,其中元件棱边与空穴相交,因此在其中设置的导电粘合剂向外敞开。下面借助于图9至12描述一种方法变型方案,它同样在晶片平面上进行,通过该方法可以获得对外绝缘地以导电粘合剂填充的空穴。
图9以示意横截面图示出在对应于图7的方法阶段中的结构,即在通道CH充满导电粘合剂以后。示出了一个通道,它在两侧由一个第一和第二框结构RS1,RS2限界。
通过第一锯割实现空穴的电分开,该锯割在这里例如从覆层AD的表面开始进行,并且至少达到基底SU的表面。第一锯割的截切宽度SB1最好对应于通道宽度。
在下一步骤中使第一锯割的切口最好完全通过绝缘物质IM充满,例如通过一种反应树脂或者通过一种绝缘膏来填充。
图11示出在第一锯割切口通过绝缘物质IM充满以后的结构。
接着为了细分元件,通过最好较窄的锯片穿过整个结构平行于第一锯割地这样实现对于锯割宽度SB2的第二锯割,使得在切口的一个侧面上保留一条绝缘材料IM。这个绝缘材料条带使在第一锯割中敞开的空穴或设置在那里的导电粘合剂LK绝缘。通过这种方法获得一种元件,其元件结构相对于切割棱边实现电绝缘。由此可以避免在与导电结构接触时的不期望的短路。
在这种方法的变型方案中使敞开的空穴不完全以一种绝缘材料IM充满。而是在第一锯割处只淀积或涂覆一个相对较薄的绝缘材料层。
也可以至少使框结构RS的截切棱边通过一个覆层进行密封,它细分以后通过涂漆或气相沉积而产生。尤其是一种无机的改良聚合物适合作为漆。通过气相沉积也可以涂覆聚合物如Parylene(帕利灵)或者喷涂一个介电层,例如SiO2层。这一点例如可以在细分以后实现,其中元件可以在此期间固定在一个粘接薄膜上,该元件可以通过其载有外触点AUK的表面放置在粘接薄膜上。
按照本发明的方法的一种有利的应用是加工大面积的元件,且尤其是加工以声波进行工作的SAW元件或FBAR元件。该元件的相对于机械作用敏感的元件结构可以在工艺中有利地设置在通过框结构构成的空心空间里面,并由此受机械保护。在加工工艺期间也避免基底晶片的太大负荷,例如在已知的倒装晶片结构中所出现的那样。此外所述按照本发明的方法也适用于加工大面积的、具有易碎和断裂敏感的基底的元件。以声波工作的元件尤其在较低的中频时具有大的尺寸,并且目前只能通过逐个加工而封装在外壳里面并受到保护。因此按照本发明制成的SAW滤波器最好用于TV、声频和视频的应用,即多媒体应用。
对于上述的以声波工作的元件可以有利地在基底的底面上在细分之前的任意一个工艺步骤中涂覆热补偿层,它可以使得在由基底、框结构和覆层所组成的其余层式结构中产生的热应力得到平衡,并因此尤其由与覆层相同的材料制成。这样的补偿层对于以声波工作的元件具有优点,由此可以衰减有干扰作用的体积波(Volumenwelle),并抑制其在底面上的反射。这种效应尤其对于以低频、因此以在基底厚度的范围内的较高波长工作的元件也是有干扰的,因此在那里加强的体积波可能一直传播到基底底面。因此,也因为按照本发明封装的元件是机械稳定的,可以使基底在覆层前从基底底面开始减薄。也可以在开始就使用一种更薄的晶片,因为按照本发明的结构使元件机械稳定,这尤其在细分时减少断裂危险。按照本发明的元件可以在明显薄于500μm的晶片上、并且在例如具有250-400μm的厚度的晶片上产生,而不会由于晶片断裂增加废品。

Claims (21)

1.一种电气元件,其具有
一个基底(SU),该基底在一个主表面上具有用于电气元件结构(BS)的连接触点(ANK);
还具有一个覆层(AD),该覆层具有连接表面(AF)和通过电透穿接触机构(D)与该连接表面连接的外触点(AUK);
其中所述覆层位于主表面上,并且其中在基底上的连接触点与在覆层底面上与该连接触点对应设置的连接表面之间的电连接通过用导电粘合剂(LK)完全充满的空穴(KV)来实现,该空穴设置在基底与覆层之间。
2.如权利要求1所述的元件,其中,所述空穴(KV)从元件(BE)的一个外棱边切割,或者至少设置在一个外棱边附近。
3.如权利要求1或2所述的元件,其中,在基底(SU)与覆层(AD)之间设置一个中间层,在其中构成空穴(KV)。
4.如权利要求1至3中任一项所述的元件,其中,在基底(SU)与覆层(AD)之间在外棱边处设置一个环形封闭的框结构(RS),它具有向内指向的、在上方和下方由基底和覆层限界的凹槽,该凹槽是所述的空穴(KV)。
5.如权利要求4所述的元件,其中,
-所述框结构(RS)包围元件结构(BS),
-所述连接触点(ANK)设置在框结构外部,
-基底(SU)和覆层(AD)分别平放在框结构的一个侧面上,由此构成一个容纳元件结构的封闭的空心空间(HR)。
6.如权利要求1至5中任一项所述的元件,其中,所述覆层(AD)是包括至少一个介电层(DS)的载体,其中在介电层上面或之间设置包括电路元件的结构化的金属喷镀层(ML)。
7.如权利要求1至6中任一项所述的元件,其中,所述导电粘合剂(LK)是一种在低温时固化的、充满导电颗粒的反应树脂。
8.用于制造元件的方法,其中,
-在一个基底(SU)上设有多个分别用于一个元件(BE)的元件区,它们分别具有元件结构(BS)和连接触点(ANK),
-所述基底与一个在一个侧面上具有对应于连接触点的电连接表面(AF)的覆层(AD)这样相互配合地设置,使得连接表面与连接触点在空穴(KV)中相互对置,
-所述空穴通过通道(CH)分别连接许多元件区,
-在通道中喷注一种导电粘合剂(LK),直到所有空穴以该导电粘合剂充满,其中在连接触点与对应的电连接表面之间产生一种电接触,
-将每个元件区细分成一个元件,其中分开空穴之间的电连接。
9.如权利要求8所述的方法,其特征在于,
-在基底(SU)与覆层(AD)之间,各元件区设有一个框结构(RS),它包围元件区,其中只有连接触点(ANK)设置在环形封闭的框结构(RS)外部的凹槽里面,
-所述通道(CH)在相邻的元件区的框结构之间产生,并且分别在上方和下方被基底和覆层封闭住。
10.如权利要求8或9所述的方法,其中,将一种充满导电颗粒的反应树脂用作导电粘合剂(LK)。
11.如权利要求9或10所述的方法,其中,所述框结构(RS)通过一种光致抗蚀材料制成,它事先大面积地涂覆在基底(SU)和覆层(AD)的一个或两个相互对置的表面上。
12.如权利要求9至11中任一项所述的方法,其中,所述框结构(RS)在基底(SU)或覆层(AD)的表面上产生,并且与覆层或基底粘接,或者在两个表面上产生对应的框结构(RS),并且使它们相互粘接。
13.如权利要求9至12中任一项所述的方法,其中,所述框结构(RS)在叠置布置之前进行平面化,由此使所有框结构的上棱边位于相同的水平上。
14.如权利要求8至13中任一项所述的方法,其中,在压力下实现所述导电粘合剂(LK)到通道(CH)里面的喷注。
15.如权利要求8至14中任一项所述的方法,其中,所述细分通过锯割实现,其中平行于通道(CH)进行锯割,其中这样切割每个通道的空穴(KV),使得导电粘合剂(LK)仅保留在已切割的空穴里面,但是在空穴中分开或者在锯割时一起取出。
16.如权利要求8至15中任一项所述的方法,其中,框结构(RS)的至少所述切割棱边通过一个覆层进行密封。
17.如权利要求16所述的方法,其中,所述覆层在细分后通过涂漆或气相沉积产生。
18.如权利要求8至17中任一项所述的方法,其中,所述空穴(KV)只在一个纵棱边上各设有元件区,其中通道(CH)平行于这个纵棱边设置并且基本上直线地在由基底(SU)和覆层(AD)组成的结构内部延伸。
19.如权利要求8至18中任一项所述的方法,其中,一个第一锯割以相对较大的切割宽度(SB1)从基底(SU)或覆层(AD)开始平行于一个通道(CH)这样进行,使得通过导电粘合剂(LK)充满的空穴(KV)相互间实现电分离,并且所述通道在上方敞开,该敞开的通道通过一种绝缘材料(IM)填充,接着以相对较窄的切割宽度(SB2)进行一个第二连续锯割,其中该锯割与在第一锯割中敞开的空穴间隔距离地进行。
20.如权利要求19所述的方法,其中,所述敞开的通道不完全以一种绝缘材料(IM)充满,并且只淀积或涂覆一个绝缘材料(IM)层。
21.如权利要求8至20中任一项所述的方法,其中,将一种塑料电路板用作覆层(AD),并且在细分前在基底(SU)的背面上这样涂覆一种热机械适配的塑料层,使得对于元件获得一种对于热膨胀特性保持对称的层结构。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101084246B1 (ko) * 2009-12-28 2011-11-16 삼성모바일디스플레이주식회사 유기 발광 조명 장치
JP5549792B1 (ja) 2012-08-29 2014-07-16 株式会社村田製作所 弾性波装置
US10243286B2 (en) 2014-12-17 2019-03-26 Hewlett Packard Enterprise Development Lp Disabling device including adhesive to disable an electrical interface
KR20180055369A (ko) * 2016-11-17 2018-05-25 (주)와이솔 표면탄성파 소자 패키지 및 그 제작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262477B1 (en) * 1993-03-19 2001-07-17 Advanced Interconnect Technologies Ball grid array electronic package
JP3579740B2 (ja) * 1998-04-18 2004-10-20 Tdk株式会社 電子部品の製造方法
JP2000243900A (ja) * 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法

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