CN1892798A - 显示装置的驱动电路和显示装置的驱动方法 - Google Patents

Abstract

公开了一种显示装置的驱动电路和显示装置的驱动方法，其能够防止向液晶板的选通线提供的扫描脉冲发生畸变。该驱动电路包括：第1移位寄存器，用于分别向显示器中包括的多条选通线的一侧端顺序地提供多个第1扫描脉冲，以顺序地驱动所述多条选通线，该第1移位寄存器同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段；和第2移位寄存器，用于分别向所述多条选通线的另一侧端顺序地提供多个第2扫描脉冲，以顺序地驱动所述多条选通线，该第2移位寄存器同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段。

Description

显示装置的驱动电路和显示装置的驱动方法

技术领域

本发明涉及显示装置的驱动电路，更具体地说，涉及这样的显示装置的驱动电路，即，其能够顺序地输出脉冲宽度增大的多个扫描脉冲，而使所述多个扫描脉冲中的连续扫描脉冲相互交叠预定时间，由此防止扫描脉冲的畸变，本发明还涉及这种显示装置的驱动方法。

背景技术

典型地，液晶显示(LCD)装置通过利用电场使液晶透光来显示图像。为了实现该功能，这种LCD装置包括：具有按矩阵形式排列的多个像素区的LCD板，和用于驱动该LCD板的驱动电路。

在LCD板中，多条选通线和多条数据线被设置得相互交叉。LCD板的像素区设置在由交叉的选通线和数据线限定的区域处。在液晶板中形成有多个像素电极和一个公共电极，以向每一个像素区施加电场。

每一个像素电极都经由充任开关器件的薄膜晶体管(TFT)的源电极和漏电极连接到多条数据线中的一条相关联的数据线。TFT由经由相关联的选通线施加到该TFT的栅电极的扫描脉冲导通，以使得能够利用来自相关联的数据线的数据信号，对像素电极进行充电。

同时，所述驱动电路包括：用于驱动选通线的选通驱动器、用于驱动数据线的数据驱动器、用于为控制选通驱动器和数据驱动器而提供控制信号的定时控制器，以及用于提供LCD装置中使用的各种驱动电压的电源。

定时控制器控制选通驱动器和数据驱动器的驱动定时，并且向数据驱动器提供像素数据信号。电源对输入电压进行升压或降压，以生成诸如公共电压VCOM、选通高压信号VGH以及选通低压信号VGL的驱动电压。选通驱动器向选通线顺序地提供扫描脉冲，使得能够逐行地顺序驱动LCD板的液晶单元。每当一条选通线被提供了扫描脉冲时，数据驱动器就向各数据线提供一像素电压信号。从而，LCD装置根据向与每一液晶单元相关联的数据线施加的像素电压信号，利用在相关联的像素电极与公共电极之间施加的电场来控制该液晶单元的透光率，由此显示图像。

为了顺序地输出扫描脉冲，选通驱动器包括移位寄存器。下面将参照附图对其进行更详细的说明。

图1是例示常规移位寄存器的图。

如图1所示，常规移位寄存器包括串联连接的n个级AST1到ASTn和一个哑级ASTn+1。级AST1到ASTn+1分别输出扫描脉冲Vout1到Voutn+1。即，从第1级AST1开始，而在哑级ASTn+1结束，从级AST1到ASTn+1按顺序方式输出扫描脉冲Vout1到Voutn+1。除了哑级ASTn+1之外，从级AST1到ASTn输出的扫描脉冲Vout1到Voutn分别被顺序地提供给液晶板(未示出)的多条选通线，以使得顺序地扫描所述多条选通线。

具有上述结构的移位寄存器的级AST1到ASTn+1中的每一个都接收第1电压VDD、第2电压VSS，以及第1时钟脉冲CLK1到第4时钟脉冲CLK4中的两个时钟脉冲。第1时钟脉冲CLK1到第4时钟脉冲CLK4中的连续时钟脉冲相对于彼此具有相位差。第1电压VDD指正电压，而第2电压VSS指地电压。

设置在其余的级AST2到ASTn+1上游的第1级AST1，除了接收第1电压VDD、第2电压VSS以及两个时钟脉冲之外，还接收起始脉冲SP。

然而，具有上述结构的常规移位寄存器存在一些问题。下面对其进行说明。

图2是例示理想扫描脉冲和畸变扫描脉冲的波形的波形图。

通常，在显示面积增大的LCD装置中，其多条选通线具有增加的长度。随着选通线的长度增加，选通线的电阻分量和电容分量也将增大。在这种情况下，向选通线提供的扫描脉冲可能因增大的电阻分量和电容分量而畸变。在图2中，标号“201”标示在假定相关联的选通线中没有电阻分量和电容分量的情况下的理想扫描脉冲。另一方面，当扫描脉冲因相关联的选通线的电阻分量和电容分量而畸变时，该扫描脉冲的上升时间TR增加，由此，使该扫描脉冲发生畸变。在图2中，标号“202”标示因相关联的选通线的电阻分量和电容分量而畸变的扫描脉冲。由于畸变扫描脉冲202与理想扫描脉冲201相比具有增加的上升时间TR，所以该畸变扫描脉冲保持在目标电压VT的有效充电时间TS缩短了。当向相关联的TFT的栅电极施加如上所述具有畸变波形的扫描脉冲202时，该TFT的导通时间缩短了，由此缩短了通过导通的TFT从相关联的数据线提供的数据电压的切换时间。结果，经由导通的TFT的漏极/源极端子施加给相关联的像素电极的数据电压的波形发生了畸变。因而，存在数据电压未被充分充入像素电极中的问题。

发明内容

因此，本发明致力于提供一种显示装置的驱动电路和该显示装置的驱动方法，其基本上消除了因现有技术的局限和缺点而造成的一个或更多个问题。

本发明的一个目的是，提供一种显示装置的驱动电路，其能够顺序地输出脉冲宽度增大的多个扫描脉冲，而使所述多个扫描脉冲中的连续扫描脉冲相互交叠预定时间，以增加使扫描脉冲保持在目标电压的有效充电时间，由此防止扫描脉冲的畸变；还提供一种该显示装置的驱动方法。

本发明的其它优点、目的以及特征，将部分地在下面的描述中加以阐述，并且本领域普通技术人员在考察以下内容时将部分地明白，或者可以通过实施本发明而获知。通过在文字描述及其权利要求以及附图中具体指出的结构，可以认识到并实现本发明的目的和其它优点。

为了实现这些目的和其它优点，并且根据本发明的目的，如在此具体实现并广泛描述的，提供了一种显示装置的驱动电路，其包括：第1移位寄存器，用于分别向显示器中包括的多条选通线的一侧端顺序地提供第1扫描脉冲，以顺序地驱动所述多条选通线，第1移位寄存器同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段；和第2移位寄存器，用于分别向所述多条选通线的另一侧端顺序地提供第2扫描脉冲，以顺序地驱动所述多条选通线，第2移位寄存器同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段。

在本发明的另一方面，提供了一种显示装置的驱动方法，其包括以下步骤：分别向显示器中包括的多条选通线的一侧端顺序地提供第1扫描脉冲，以顺序地驱动所述多条选通线，但同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段；和分别向所述多条选通线的另一侧端顺序地提供第2扫描脉冲，以顺序地驱动所述多条选通线，但同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段。

应当明白，本发明上面的一般描述和下面的详细描述都是示例性和解释性的，旨在提供对如权利要求所述的本发明的进一步阐释。

附图说明

附图被包括进来以提供对本发明的进一步理解，其被并入并构成本申请的一部分，例示了本发明的实施例，并与说明书一起用于解释本发明的原理。在附图中：

图1是例示常规移位寄存器的图；

图2是例示理想扫描脉冲和畸变扫描脉冲的波形的波形图；

图3是例示根据本发明第一实施例的移位寄存器的结构的框图；

图4是第1到第4时钟脉冲和第1到第4扫描脉冲的时序图；

图5是说明根据本发明的扫描脉冲与常规扫描脉冲的对比的波形图；

图6A和6B是分别例示根据本发明的扫描脉冲的仿真波形和常规扫描脉冲的仿真波形的波形图；

图7是例示在图3中示出的第1移位寄存器的第3级中包括的电路的电路图；

图8是例示第1移位寄存器的第1到第3级的电路图，其中的每一个级都具有图7中示出的电路结构；

图9是例示在图3中示出的第1移位寄存器的第3级中包括的电路结构的电路图；

图10A和10B是例示第1移位寄存器的第1到第3级的电路图，其中的每一个级都具有图9中示出的电路结构；

图11是例示根据本发明第二实施例的移位寄存器的框图；

图12是例示在图11中示出的第1移位寄存器的第3级中包括的电路的电路图；以及

图13A和图13B是例示具有图12中示出的电路结构的第1移位寄存器的第3级的电路图。

具体实施方式

下面，详细说明本发明的优选实施例，附图中例示了其示例。尽可能地，所有图中都使用相同的标号来指代相同或相似的部分。

图3是例示根据本发明第一实施例的移位寄存器的结构的框图。

如图3所示，应用于LCD装置的根据本发明第一实施例的移位寄存器的特征在于，该移位寄存器响应于时钟脉冲CLK1到CLK4中的相关联的时钟脉冲和一起始脉冲，按顺序方式分别向LCD板300的选通线GL1到GLn输出多个扫描脉冲Vout1到Voutn，同时增大所述多个扫描脉冲Vout1到Voutn中的每一个的脉冲宽度，使得所述多个扫描脉冲Vout1到Voutn中的连续扫描脉冲相互交叠预定时间。

该移位寄存器可以分成两个移位寄存器，即，第1移位寄存器301a和第2移位寄存器301b。第1移位寄存器301a设置在LCD板300的左侧，向选通线GL1到GLn中的每一条的一端提供一扫描脉冲。第2移位寄存器301b设置在LCD板300的右侧，向选通线GL1到GLn中的每一条的另一端提供一扫描脉冲。

为了缩小显示装置的尺寸，优选的是，把第1移位寄存器301a和第2移位寄存器301b内建在LCD板300中。

LCD板300包括：按一个方向平行延伸的多条选通线GL1到GLn，和按垂直于选通线GL1到GLn的方向平行延伸的多条数据线DL1到DLm。利用从数据驱动器输出的数据电压对数据线DL1到DLm中的每一条进行充电。在由选通线GL1到GLn中的一条相关联的选通线和数据线DL1到DLm中的一条相关联的数据线限定的每一个像素区处都形成有TFT和像素电极。具体地，TFT形成在一区域附近，在该区域中，选通线GL1到6Ln中的一条相关联的选通线和数据线DL1到DLm中的一条相关联的数据线相互交叉。TFT响应于对选通线GL1到GLn中的一条相关联的选通线充入的扫描脉冲Vout1到Voutn中的一个相关联的扫描脉冲，切换对数据线DL1到DLm中的一条相关联的数据线充入的数据电压，以向相关联的像素电极施加数据电压。从而，在LCD板300上显示图像。

如图3所示，第1移位寄存器301a包括：串联连接的n个级BST1到BSTn、第1哑级BSTn+1，以及第2哑级BSTn+2。级BST1到BSTn+2分别输出扫描脉冲Vout1到Voutn+2。即，从第1级BST1开始，而在第2哑级BSTn+2结束，按顺序方式从级BST1到BSTn+2输出扫描脉冲Vout1到Voutn+2。除了第1哑级BSTn+1和第2哑级BSTn+2之外，从级BST1到BSTn输出的扫描脉冲Vout1到Voutn分别被顺序提供给LCD板300(未示出)的选通线GL1到GLn，以使得选通线GL1到GLn被顺序扫描。

第2移位寄存器301b具有与第1移位寄存器301a相同的结构。因此，从第1移位寄存器301a的级BST1到BSTn+2输出的扫描脉冲Vout1到Voutn+2分别与从第2移位寄存器301b中包括的级BST1到BSTn+2输出的扫描脉冲Vout1到Voutn+2相同。例如，从第1移位寄存器301a的第1级BST1输出的第1扫描脉冲Vout1，和从第2移位寄存器301b的第1级BST1输出的第1扫描脉冲Vout1在同一时间点，被提供给第1选通线GL1。从而，第1移位寄存器301a的级BST1到BSTn+2对应于第2移位寄存器301b的级BST1到BSTn+2，使得它们分别输出相同的扫描脉冲Vout1到Voutn+2。然而，第1移位寄存器301a中包括的级BST1到BSTn中的每一个都向选通线GL1到GLn中的一条相关联的选通线的一端施加扫描脉冲Vout 1到Voutn中的一个相关联的扫描脉冲。而第2移位寄存器301b中包括的级BST1到BSTn中的每一个都向选通线GL1到GLn中的一条相关联的选通线的另一端施加扫描脉冲Vout1到Voutn中的一个相关联的扫描脉冲。

具有上述结构的第1移位寄存器301a的级BST1到BSTn+2中的每一个都接收第1到第4电压VDD、VSS、VDD3和VDD4，以及循环的而且连续时钟脉冲之间具有相位差的第1时钟脉冲CLK1到第4时钟脉冲CLK4中的一个时钟脉冲。第1电压VDD指具有正极性的DC电压，而第2电压VSS指具有负极性的电压。第3电压VDD3和第4电压VDD4中的每一个都是逐帧交替改变极性的AC电压。第3电压VDD3和第4电压VDD4在同一帧中具有不同的极性。

设置在第1移位寄存器301a中的其余级BST2到BSTn上游的第1级BST1，除了接收第1到第4电压VDD、VSS、VDD3和VDD4，以及第1时钟脉冲CLK1到第4时钟脉冲CLK4中的两个时钟脉冲之外，还接收一起始脉冲SP。

如上所述，第1时钟脉冲CLK1到第4时钟脉冲CLK4在相对于彼此延迟相位之后输出。即，第2时钟脉冲CLK2在相对于第1时钟脉冲CLK1延迟相位之后输出。第3时钟脉冲CLK3在相对于第2时钟脉冲CLK2延迟相位之后输出。第4时钟脉冲CLK4在相对于第3时钟脉冲CLK3延迟相位之后输出。

向第1移位寄存器301a中的级BST1到BSTn+1中的最上游级(即，第1级BST1)施加的起始脉冲SP，被早于时钟脉冲CLK1到CLK4输出。而且，起始脉冲SP针对每一帧输出一次。即，对于每一帧，首先输出起始脉冲SP，接着按循环方式顺序输出第1时钟脉冲CLK1到第4时钟脉冲CLK4。即，顺序地输出一组第1时钟脉冲CLK1到第4时钟脉冲CLK4，接着顺序地输出另一组第1时钟脉冲CLK1到第4时钟脉冲CLK4。因此，在输出第4时钟脉冲CLK4时的时间点与输出第2时钟脉冲CLK2时的时间点之间的时段输出第1时钟脉冲CLK1。第4时钟脉冲CLK4可以与起始脉冲SP同步输出。在这种情况下，第4时钟脉冲CLK4早于第1时钟脉冲CLK1到第3时钟脉冲CLK3输出。

同时，根据本发明，第1移位寄存器301a可以使用两个或更多个时钟脉冲。即，根据本发明，第1移位寄存器301a可以只使用第1时钟脉冲CLK1到第4时钟脉冲CLK4中的两个，例如，第1时钟脉冲CLK1和第2时钟脉冲CLK2，或者可以仅使用第1时钟脉冲CLK1到第4时钟脉冲CLK4中的三个，例如，第1时钟脉冲CLK1到第3时钟脉冲CLK3。另选地，根据本发明，第1移位寄存器301a可以使用顺序输出的至少五个时钟脉冲。

第2移位寄存器301b与第1移位寄存器301a具有相同的结构。

下面，详细说明具有上述结构的移位寄存器的操作。

因为第1移位寄存器301a和第2移位寄存器301b按相同方式操作，所以仅结合第1移位寄存器301a进行以下说明。

在首先将来自定时控制器的起始脉冲SP输入给第1级BST1时，第1级BST1响应于该起始脉冲SP而被使能。此后，被使能的第1级BST1从定时控制器接收第1时钟脉冲CLK1，接着输出第1时钟脉冲CLK1作为第1扫描脉冲Vout1。来自第1级BST1的第1扫描脉冲Vout1被提供给第1选通线GL1和第2级BST2。响应于第1扫描脉冲Vout1，第2级BST2被使能。此后，被使能的第2级BST2接收来自定时控制器的第2时钟脉冲CLK2，接着输出第2时钟脉冲CLK2作为第2扫描脉冲Vout2。来自第2级BST2的第2扫描脉冲Vout2被提供给第2选通线GL2和第3级BST3。响应于第2扫描脉冲Vout2，第3级BST3被使能。随后，被使能的第3级BST3接收来自定时控制器的第3时钟脉冲CLK3，接着输出第3时钟脉冲CLK3作为第3扫描脉冲Vout3。来自第3级BST3的第3扫描脉冲Vout3被提供给第3选通线GL3、第4级BST4以及第1级BST1。响应于第3扫描脉冲Vout3，第4级BST4被使能。而且，第1级BST1响应于第3扫描脉冲Vout3向第1选通线GL1提供第3电压VSS。此后，被使能的第4级BST4接收来自定时控制器的第4时钟脉冲CLK4，接着输出第4时钟脉冲CLK4作为第4扫描脉冲Vout4。来自第4级BST4的第4扫描脉冲Vout4被提供给第4选通线GL4和第5级BST5。响应于第4扫描脉冲Vout4，第5级BST5被使能。被使能的第5级BST5接收来自定时控制器的第1时钟脉冲CLK1，接着输出第1时钟脉冲CLK1作为第5扫描脉冲Vout5。来自第5级BST5的第5扫描脉冲Vout5被提供给第5选通线GL5、第6级BST6以及第3级BST3。响应于第5扫描脉冲Vout5，第6级BST6被使能。而且，第3级BST3响应于第5扫描脉冲Vout5向第3选通线GL3提供第2电压VSS。按这种方式，分别从第6级BST6到第n级BSTn顺序地输出第6扫描脉冲Vout6到第n扫描脉冲Voutn。第6扫描脉冲Vout6到第n扫描脉冲Voutn分别被顺序提供给第6选通线GL6到第n选通线GLn。这些扫描脉冲具有使得这些扫描脉冲中的连续扫描脉冲相互交叠预定宽度的脉冲宽度。在这种情况下，第1哑级BSTn+1操作，以向第n-1级BSTn-1提供第n+1扫描脉冲Voutn+1，而第2哑级BSTn+2操作，以向第n级BSTn提供第n+2扫描脉冲Voutn+2。即，不向任何一条选通线提供从第1哑级BSTn+1和第2哑级BSTn+2输出的第n+1扫描脉冲Voutn+1和第n+2扫描脉冲Voutn+2。第n+1扫描脉冲Voutn+1和第n+2扫描脉冲Voutn+2分别充任用于使能第n-1级BSTn-1和第n级BSTn以输出第2电压VSS的哑输出。

从而，级BST1到BSTn输出扫描脉冲Vout1到Voutn，以分别向选通线GL1到GLn顺序提供扫描脉冲Vout1到Voutn。同时，级BST1到BSTn中的每一个都向下游级提供扫描脉冲Vout1到Voutn中的一个相关联的扫描脉冲，作为起始脉冲SP。级BST1到BSTn中的每一个都响应于从下游级输出的扫描脉冲向相关联的选通线提供第2电压VSS。

第2移位寄存器301b与第1移位寄存器301a按相同的方式操作。然而，第2移位寄存器301b中包括的级BST1到BSTn中的每一个都向选通线GL1到GLn中的一条相关联的选通线的另一端提供扫描脉冲Vout1到Voutn中的一个相关联的扫描脉冲，这与第1移位寄存器301a不同，在第1移位寄存器301a中，级BST1到BSTn中的每一个都向选通线GL1到GLn中的一条相关联的选通线的一端提供扫描脉冲Vout1到Voutn中的一个相关联的扫描脉冲。

下面，对在第1移位寄存器301a和第2移位寄存器301b中的每一个中包括的级BST1到BSTn中的每一个都不接收从第1下游级输出的扫描脉冲，而是接收从第2下游级输出的扫描脉冲的原因进行说明。在进行该说明之前，先对扫描脉冲Vout1到Voutn+2和第1时钟脉冲CLK1到第4时钟脉冲CLK4进行更详细说明。因为扫描脉冲Vout1到Voutn具有相同的波形，所以仅结合第1扫描脉冲Vout1到第4扫描脉冲Vout4进行以下说明。

图4是第1到第4时钟脉冲和第1到第4扫描脉冲的时序图。

如图4所示，第1扫描脉冲Vout1到第4扫描脉冲Vout4中的每一个都具有可以分成预充电时段A和有效充电时段B的脉冲宽度。扫描脉冲Vout1到Vout4中的每一个的预充电时段A都与前一扫描脉冲的有效充电时段B在时间上交叠。而且，扫描脉冲Vout1到Vout4中的每一个的有效充电时段B都与下一扫描脉冲的预充电时段A在时间上交叠。因此，扫描脉冲Vout1到Vout4中的每一个都在前一扫描脉冲的有效充电时段B中就开始被输出，而在受关注扫描脉冲(即，当前扫描脉冲)的有效充电时段B中达到目标电压VT。

即，第1扫描脉冲Vout1在起始脉冲SP的与第1扫描脉冲Vout1的预充电时段A对应的一个时段中开始被输出，而在第1扫描脉冲Vout1的有效充电时段B中保持为目标电压VT。第2扫描脉冲Vout2在第1扫描脉冲Vout1的与第2扫描脉冲Vout2的预充电时段A对应的有效充电时段B中开始被输出，而在第2扫描脉冲Vout2的有效充电时段B中保持为目标电压VT。第3扫描脉冲Vout3在第2扫描脉冲Vout2的与第3扫描脉冲Vout3的预充电时段A对应的有效充电时段B中开始被输出，而在第3扫描脉冲Vout3的有效充电时段B中保持为目标电压VT。第4扫描脉冲Vout4在第3扫描脉冲Vout3的与第4扫描脉冲Vout4的预充电时段A对应的有效充电时段B中开始被输出，而在第4扫描脉冲Vout4的有效充电时段B中保持为目标电压VT。

从而，扫描脉冲Vout1到Vout4中的每一个的脉冲宽度都大体上比常规扫描脉冲的脉冲宽度大了对应于预充电时段A的脉冲宽度。因此，其优点在于，接收扫描脉冲Vout1到Vout4的液晶板300的TFT的导通时间增加了。

同时，因为扫描脉冲Vout1到Vout4中的每一个都与第1时钟脉冲CLK1到第4时钟脉冲CLK4中的一个相关联的时钟脉冲同步输出，所以第1时钟脉冲CLK1到第4时钟脉冲CLK4中的连续时钟脉冲按与扫描脉冲Vout1到Vout4中的连续扫描脉冲相互交叠的时间相等的预定时间相互交叠。

因为第1时钟脉冲CLK1到第4时钟脉冲CLK4连续循环，同时在它们中的连续时钟脉冲之间保持预定相位差，所以第1时钟脉冲CLK1与第4时钟脉冲CLK4交叠。

下面将对照常规扫描脉冲来说明根据本发明的扫描脉冲。例如结合常规第1扫描脉冲Vout1′和第2扫描脉冲Vout2′和根据本发明的第1扫描脉冲Vout1和第2扫描脉冲Vout2进行以下说明。

图5是说明根据本发明的扫描脉冲与常规扫描脉冲的对比的波形图。图6A和6B是分别例示根据本发明的扫描脉冲的仿真波形和常规扫描脉冲的仿真波形的波形图。

当常规扫描脉冲Vout1′和Vout2′的波形因相关联的选通线的电阻分量和电容分量而畸变时，常规扫描脉冲Vout1′和Vout2′的上升时间TR增加了。结果，常规扫描脉冲Vout1′和Vout2′中的扫描脉冲保持为目标电压VT的有效充电时间TS缩短了。同时，数据电压Data在正极性与负极性之间周期性地改变极性，同时被施加给每一条数据线。在这种情况下，扫描脉冲的有效充电时间TS比数据电压Data保持为正极性状态或者保持为负极性状态的时间1H短。为此，数据电压Data不能被正常地施加给相关联的像素电极。

然而，根据本发明，第1扫描脉冲Vout1从起始脉冲SP(对应于第1扫描脉冲Vout1的预充电时段A)的一个时段内的一时间点开始输出，并且在电压逐渐增大之后达到目标电压VT。此后，第1扫描脉冲Vout1保持为目标电压VT达与第1扫描脉冲Vout1的有效充电时段B相对应的时间。即，第1扫描脉冲Vout1的上升时间TR不包括在与第1扫描脉冲Vout1的有效充电时段B相对应的时间内，而是包括在与第1扫描脉冲Vout1的预充电时段A相对应的时间内。因此，与第1扫描脉冲Vout1的有效充电时段B相对应的时间不因上升时间TR而减少。类似地，第2扫描脉冲Vout2从第1扫描脉冲Vout1(对应于第2扫描脉冲Vout2的预充电时段A)的有效充电时段B内的一时间点开始输出，并且在电压逐渐增大之后达到目标电压VT。此后，第2扫描脉冲Vout2保持为目标电压VT达与第2扫描脉冲Vout2的有效充电时段B相对应的时间。即，第2扫描脉冲Vout2的上升时间TR不包括在与第2扫描脉冲Vout2的有效充电时段B相对应的时间内，而是包括在与第2扫描脉冲Vout2的预充电时段A相对应的时间内。因此，与第2扫描脉冲Vout2的有效充电时段B相对应的时间不因上升时间TR而减少。

从而，如图6A和6B所示，本发明的第1扫描脉冲Vout1和第2扫描脉冲Vout2的有效充电时间TS比常规第1扫描脉冲Vout1′和第2扫描脉冲Vout2′的有效充电时间TS长。因为根据本发明的第1扫描脉冲Vout1和第2扫描脉冲Vout2的有效充电时间TS比数据电压Data保持为正极性状态或者保持为负极性状态的时间1H长，所以数据电压Data可以被正常地传输给相关联的像素电极。

同时，因为根据本发明的扫描脉冲Vout1到Voutn中的连续扫描脉冲具有交叠脉冲宽度时段，所以在级BST1到BSTn+2中的每一个都接收来自下游级的扫描脉冲时可能产生问题。例如，如果把从第2级BST2输出的第2扫描脉冲Vout2输入到第1级BST1(与常规情况下相同)，则因为连续输出的第1扫描脉冲Vout1和第2扫描脉冲Vout2具有交叠脉冲宽度时段，所以输出第1扫描脉冲Vout1的第1级BST1在第1扫描脉冲Vout1的有效充电时段B内的某一时间点向第1选通线GL1提供第2电压VSS。换句话说，在将第1扫描脉冲Vout1完整地施加到第1选通线GL1之前，第1级BST1在输出第2扫描脉冲Vout2时的时间点(具体地，在第2扫描脉冲Vout2的预充电时段A内的某一时间点)向第1选通线GL1提供第2电压VSS。因此，第1级BST1可能输出不完整的扫描脉冲。在这种情况下，向每一条选通线都提供脉冲宽度与常规情况的脉冲宽度相同的扫描脉冲。结果，扫描脉冲可能畸变。为此，根据本发明的级BST1到BSTn+2中的每一个都不接收来自第1下游级的扫描脉冲，而是接收来自第2下游级的扫描脉冲。即，级BST1到BSTn+2中的每一个都接收没有与从受关注级输出的扫描脉冲交叠的时段的扫描脉冲。

下面，详细说明级BST1到BSTn+2中分别包括的电路，以及第1哑级BSTn+1和第2哑级BSTn+2。因为第1移位寄存器301a和第2移位寄存器301b中包括的级BST1到BSTn+2具有相同的结构，所以仅结合例如第1移位寄存器301a中包括的第3级BST3进行以下说明。

图7是例示在图3中示出的第1移位寄存器的第3级中包括的电路的电路图。

如图7所示，第3级BST3包括：节点控制器700a，其控制针对第1节点Q、第2节点QB1以及第3节点QB2的充电和放电操作；和输出单元700b，其根据第1节点Q、第2节点QB1以及第3节点QB2的充电/放电状态而导通，以选择性地输出扫描脉冲或第2电压VSS。第1节点Q、第2节点QB1以及第3节点QB2被选择性地充电或放电。具体地，当第1节点Q处于充电状态时，第2节点QB1和第3节点QB2都保持为放电状态。另一方面，当第1节点Q处于放电状态时，第2节点QB1和第3节点QB2中的一个保持为充电状态。即，当第1节点Q在奇数帧中处于放电状态时，第2节点QB1被充电，而第3节点QB2被放电。另一方面，当第1节点Q在偶数号帧中处于放电状态时，第2节点QB1被放电，而第3节点QB2被充电。之所以在第1节点Q处于放电状态时，分别向第2节点QB1和第3节点QB2施加具有相反极性并且逐帧交替改变极性的电压VDD3和VDD4(充电和放电)，是为了防止在其栅极端子处连接到第2节点QB1和第3节点QB2的开关器件的劣化。

第3级BST3的节点控制器700a包括第1NMOS晶体管Tr1到第12NMOS晶体管Tr12。

第1NMOS晶体管Tr1响应于来自设置在第3级BST3直接上游的级的扫描脉冲，利用第1电压VDD对第1节点Q进行充电。即，第1NMOS晶体管Tr1响应于来自第2级BST2的第2扫描脉冲Vout2，利用第1电压VDD对第1节点Q进行充电。为了执行该操作，第1NMOS晶体管Tr1在其栅极端子处连接到第2级BST2，在其源极端子处连接到用于传输第1电压VDD的电源线，而在其漏极端子处连接到第1节点Q。

第2NMOS晶体管Tr2响应于来自设置在第3级BST3直接上游的级的扫描脉冲，利用第2电压VSS对第2节点QB1进行放电。即，第2NMOS晶体管Tr2响应于来自第2级BST2的第2扫描脉冲Vout2，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第2NMOS晶体管Tr2在其栅极端子处连接到第2级BST2，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第3NMOS晶体管Tr3响应于来自设置在第3级BST3直接上游的级的扫描脉冲，利用第2电压VSS对第3节点QB2进行放电。即，第3NMOS晶体管Tr3响应于来自第2级BST2的第2扫描脉冲Vout2，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第3NMOS晶体管Tr3在其栅极端子处连接到第2级BST2，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第4NMOS晶体管Tr4响应于第3电压VDD3而导通或截止。在第4NMOS晶体管Tr4的导通状态中，其利用第3电压VDD3对第2节点QB1进行充电。为了执行该操作，第4NMOS晶体管Tr4在其栅极端子和源极端子处连接到用于传输第3电压VDD3的电源线，而在其漏极端子处连接到第2节点QB1。第3电压VDD3是逐帧在正极性与负极性之间交替极性的AC电压。即，第3电压VDD3在奇数帧中具有正极性，而在偶数号帧中具有负极性。

第5NMOS晶体管Tr5响应于第3电压VDD3，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第5NMOS晶体管Tr5在其栅极端子处连接到用于传输第3电压VDD3的电源线，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第6NMOS晶体管Tr6响应于第4电压VDD4而导通或截止。在第6NMOS晶体管Tr6的导通状态中，其利用第4电压VDD4对第3节点QB2进行充电。为了执行该操作，第6NMOS晶体管Tr6在其栅极端子和源极端子处连接到用于传输第4电压VDD4的电源线，而在其漏极端子处连接到第3节点QB2。第4电压VDD4是逐帧在正极性与负极性之间交替极性的AC电压。即，第4电压VDD4在奇数帧中具有负极性，而在偶数号帧中具有正极性。

第7NMOS晶体管Tr7响应于第4电压VDD4，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第7NMOS晶体管Tr7在其栅极端子处连接到用于传输第4电压VDD4的电源线，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第8NMOS晶体管Tr8响应于充入第1节点Q中的第1电压VDD，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第8NMOS晶体管Tr8在其栅极端子处连接到第1节点Q，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第9NMOS晶体管Tr9响应于充入第1节点Q中的第1电压VDD，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第9NMOS晶体管Tr9在其栅极端子处连接到第1节点Q，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第10NMOS晶体管Tr10响应于充入第2节点QB1中的第3电压VDD3，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第10NMOS晶体管Tr10在其栅极端子处连接到第2节点QB1，在其源极端子处连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第11NMOS晶体管Tr11响应于充入第3节点QB2中的第4电压VDD4，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第11NMOS晶体管Tr11在其栅极端子处连接到第3节点QB2，在其源极端子处连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第12NMOS晶体管Tr12响应于来自设置在第3级BST3次下游的级的扫描脉冲，利用第2电压VSS对第1节点Q进行放电。即，第12NMOS晶体管Tr12响应于来自第5级BST5的第5扫描脉冲Vout5，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第12NMOS晶体管Tr12在其栅极端子处连接到第5级BST5的输出单元，在其源极端子处连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第3级BST3的输出单元700b包括第13NMOS晶体管Tr13到第15NMOS晶体管Tr15。

第13NMOS晶体管Tr13响应于充入第1节点Q中的第1电压VDD，向相关联的选通线输出一时钟脉冲作为扫描脉冲。该扫描脉冲被提供给第2上游级和第1下游级。为了执行该操作，第13NMOS晶体管Tr13在其栅极端子处连接到第1节点Q，在其源极端子处连接到用于传输第3时钟脉冲CLK3的时钟线，而在其漏极端子处连接到第3选通线、第1级BST1中的第12NMOS晶体管Tr12的栅极端子、以及第4级BST4中的第1NMOS晶体管Tr1到第3NMOS晶体管Tr3的栅极端子。

第14NMOS晶体管Tr14响应于充入第2节点QB1中的第3电压VDD3，向相关联的选通线输出第2电压VSS。即，第14NMOS晶体管Tr14响应于充入第2节点QB1中的第3电压VDD3，向第3选通线提供第2电压VSS。为了执行该操作，第14NMOS晶体管Tr14在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第3选通线、第1级BST1中的第12NMOS晶体管Tr12的栅极端子、以及第4级BST4中的第1NMOS晶体管Tr1到第3NMOS晶体管Tr3的栅极端子。

第15NMOS晶体管Tr15响应于充入第3节点QB2中的第4电压VDD4，向相关联的选通线输出第2电压VSS。即，第15NMOS晶体管Tr15响应于充入第3节点QB2中的第4电压VDD4，向第3选通线提供第2电压VSS。为了执行该操作，第15NMOS晶体管Tr15在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第3选通线、第1级BST1中的第12NMOS晶体管Tr12的栅极端子，以及第4级BST4中的第1NMOS晶体管Tr1到第3NMOS晶体管Tr3的栅极端子。

第1级BST1和第2级BST2、第4级BST4到第n级BSTn，以及第1哑级BSTn+1和第2哑级BSTn+2都与第3级BST3具有相同的结构。

因为第1级BST1没有上游级，所以第1级BST1的第1NMOS晶体管Tr1到第3NMOS晶体管Tr3都接收来自定时控制器的起始脉冲SP。即，第1级BST1的第1NMOS晶体管Tr1响应于来自定时控制器的起始脉冲SP，利用第1电压VDD对第1级BST1的第1节点Q进行充电。

第1级BST1的第2NMOS晶体管Tr2响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第1级BST1的第2节点QB1进行放电。第1级BST1的第3NMOS晶体管Tr3响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第1级BST1的第3节点QB2进行放电。

在第1级BST1或第2级BST2次上游没有设置级。为此，第1级BST1向第1选通线和第2级BST2提供从其输出的第1扫描脉冲Vout1。类似地，第2级BST2向第2选通线和第3级BST3提供从其输出的第2扫描脉冲Vout2。

在第2哑级BSTn+2直接下游没有设置级。因此，第2哑级BSTn+2中的第13NMOS晶体管Tr13的源极端子、第14NMOS晶体管Tr14的漏极端子，以及第15NMOS晶体管Tr15的漏极端子都连接到第n级BSTn的第12NMOS晶体管Tr12的栅极端子。

第2移位寄存器301b的级BST1到BSTn+2与第1移位寄存器301a的级BST1到BSTn+2具有相同的结构。

下面将说明根据本发明的例示实施例的移位寄存器的操作。因为第1移位寄存器301a和第2移位寄存器301b按相同的方式操作，所以仅结合第1移位寄存器301a的操作进行以下说明。

图8是例示第1移位寄存器的第1级到第3级的电路图，其中的每一个级都具有图7中示出的电路结构。

在下面的描述中，假定在第1帧中，第3电压VDD3保持在正极性状态，而第4电压VDD4保持在负极性状态。还假定在第2帧中，第3电压VDD3保持在负极性状态，而第4电压VDD4保持在正极性状态。即，假定在奇数帧中，第3电压VDD3保持在正极性状态，而第4电压VDD4保持在负极性状态；而在偶数号帧中，第3电压VDD3保持在负极性状态，而第4电压VDD4保持在正极性状态。

首先，将一起始脉冲SP施加到第1NMOS晶体管Tr1到第3NMOS晶体管Tr3的栅极端子。结果，第1NMOS晶体管Tr1到第3NMOS晶体管Tr3导通。

接着，将第1电压VDD经由导通的第1NMOS晶体管Tr1提供给第1节点Q。在利用第1电压VDD对第1节点Q进行充电时，第8NMOS晶体管Tr8、第9NMOS晶体管Tr9以及第13NMOS晶体管Tr13(其中的每一个在其栅极端子处都连接到第1节点Q)同时导通。因此，将第2电压VSS经由导通的第8NMOS晶体管Tr8和第2NMOS晶体管Tr2提供给第2节点QB1。因而，第2节点QB1保持在放电状态。结果，第10NMOS晶体管Tr10和第14NMOS晶体管Tr14(其中的每一个在其栅极端子处都连接到第2节点QB1)截止。

将第2电压VSS经由导通的第3NMOS晶体管Tr3和第9NMOS晶体管Tr9提供到第3节点QB2。在利用第2电压VSS对第3节点QB2进行放电时，第11NMOS晶体管Tr11和第15NMOS晶体管Tr15(其中的每一个在其栅极端子处都连接到第3节点QB2)截止。

在将第3电压VDD3施加到第4NMOS晶体管Tr4的栅极端子时，第4NMOS晶体管Tr4导通。因为第3电压VDD3在第1帧期间保持在正极性状态，所以第4NMOS晶体管Tr4在第1帧期间保持在导通状态。将第3电压VDD3经由导通的第4NMOS晶体管Tr4提供到第2节点QB1。从而，第2电压VSS和第3电压VDD3被提供到第2节点QB1。然而，因为提供第2电压VSS的晶体管的数目大于提供第3电压VDD3的晶体管的数目，所以第2节点QB1保持在第2电压VSS。为此，第2节点QB1保持在放电状态。结果，第10NMOS晶体管Tr10和第14NMOS晶体管Tr14(其中的每一个在其栅极端子处都连接到第2节点QB1)截止。

还将第3电压VDD3提供到第5NMOS晶体管Tr5的栅极端子。因此，第5NMOS晶体管Tr5在第1帧期间保持在导通状态。将第2电压VSS经由导通的第5NMOS晶体管Tr5提供到第3节点QB2。从而，第3节点QB2由第3NMOS晶体管Tr3、第5NMOS晶体管Tr5以及第9NMOS晶体管Tr9保持在放电状态。因此，第11NMOS晶体管Tr11和第15NMOS晶体管Tr15(其中的每一个在其栅极端子处都连接到第3节点QB2)截止。

在将第4电压VDD4施加到第6NMOS晶体管Tr6的栅极端子时，第6NMOS晶体管Tr6截止。因为第4电压VDD4在第1帧期间保持在负极性状态，所以第6NMOS晶体管Tr6在第1帧期间保持在截止状态。

还将第4电压VDD4提供到第7NMOS晶体管Tr7的栅极端子。因此，第7NMOS晶体管Tr7在第1帧期间保持在截止状态。

在利用第1电压VDD对第1级BST1的第1节点Q进行充电，并且利用第2电压VSS对第2节点QB1和第3节点QB2进行放电时，根据起始脉冲SP，第1级BST1被使能。

当在上述状态中将第1时钟脉冲CLK1提供到第1级BST1的第13NMOS晶体管Tr13时，第13NMOS晶体管Tr13输出该第1时钟脉冲CLK1，作为第1扫描脉冲Vout1。在这种情况下，因为第1时钟脉冲CLK1与起始脉冲SP交叠，所以与起始脉冲SP相交叠地输出第1扫描脉冲Vout1。

将第1扫描脉冲Vout1提供到第1选通线和第2级BST2。即，将来自第1级BST1的第1扫描脉冲Vout1提供到第2级BST2的第1NMOS晶体管Tr1、第2NMOS晶体管Tr2以及第3NMOS晶体管Tr3。结果，对第2级BST2的第1节点Q进行充电，而对第2级BST2的第2节点QB1和第3节点QB2进行放电。即，第2级BST2由第1扫描脉冲Vout1使能。换句话说，类似于第1级BST1由起始脉冲SP使能，第2级BST2由第1扫描脉冲Vout1使能。当在上述状态中将第2时钟脉冲CLK2提供到第2级BST2的第13NMOS晶体管Tr13时，第13NMOS晶体管Tr13输出该第2时钟脉冲CLK2，作为第2扫描脉冲Vout2。在这种情况下，因为第2时钟脉冲CLK2与第1时钟脉冲CLK1交叠，所以与第1扫描脉冲Vout1交叠地输出第2扫描脉冲Vout2。

将第2扫描脉冲Vout2提供到第2选通线和第3级BST3。即，将来自第2级BST2的第2扫描脉冲Vout2提供到第3级BST3的第1NMOS晶体管Tr1、第2NMOS晶体管Tr2以及第3NMOS晶体管Tr3。结果，对第3级BST3的第1节点Q进行充电，而对第3级BST3的第2节点QB1和第3节点QB2进行放电。即，第3级BST3由第2扫描脉冲Vout2使能。换句话说，类似于第1级BST1由起始脉冲SP使能，第3级BST3由第2扫描脉冲Vout2使能。

当在上述状态中将第3时钟脉冲CLK3提供到第3级BST3的第13NMOS晶体管Tr13时，第13NMOS晶体管Tr13输出该第3时钟脉冲CLK3，作为第3扫描脉冲Vout3。在这种情况下，因为第3时钟脉冲CLK3与第2时钟脉冲CLK2交叠，所以与第2扫描脉冲Vout2交叠地输出第3扫描脉冲Vout3。

将第3扫描脉冲Vout3提供到第3选通线和第4级BST4。即，将来自第3级BST3的第3扫描脉冲Vout3提供到第4级BST4的第1NMOS晶体管Tr1、第2NMOS晶体管Tr2以及第3NMOS晶体管Tr3。结果，对第4级BST4的第1节点Q进行充电，而对第4级BST4的第2节点QB1和第3节点QB2进行放电。即，第4级BST4由第3扫描脉冲Vout3使能。换句话说，类似于第1级BST1由起始脉冲SP使能，第4级BST4由第3扫描脉冲Vout3使能。

当在上述状态中将第4时钟脉冲CLK4提供到第4级BST4的第13NMOS晶体管Tr13时，第13NMOS晶体管Tr13输出该第4时钟脉冲CLK4，作为第4扫描脉冲Vout4。在这种情况下，因为第4时钟脉冲CLK4与第3时钟脉冲CLK3交叠，所以与第3扫描脉冲Vout3交叠地输出第4扫描脉冲Vout4。

同时，还把从第3级BST3输出的第3扫描脉冲Vout3提供到第1级BST1的第12NMOS晶体管Tr12。即，将第3扫描脉冲Vout3提供到第1级BST1中的第12NMOS晶体管Tr12的栅极端子。结果，第1级BST1被禁能。

具体地，第3扫描脉冲Vout3使第1级BST1的第12NMOS晶体管Tr12导通。因此，将第2电压VSS经由导通的第12NMOS晶体管Tr12提供到第1级BST1的第1节点Q。从而，对第1级BST1的第1节点Q进行放电。结果，与第1级BST1的第1节点Q相连接的第8NMOS晶体管Tr8、第9NMOS晶体管Tr9以及第13NMOS晶体管Tr13截止。而且，随着起始脉冲SP过渡到低电平状态，接收到低电平起始脉冲SP的第1级BST1的第1NMOS晶体管Tr1、第2NMOS晶体管Tr2以及第3NMOS晶体管Tr3截止。

如上所述，因为第1级BST1的第2NMOS晶体管Tr2和第8NMOS晶体管Tr8处于截止状态，所以利用经由第4NMOS晶体管Tr4提供的第1电压VDD对第1级BST1的第2节点QB1进行充电。因此，第10NMOS晶体管Tr10和第14NMOS晶体管Tr14(其中的每一个在其栅极端子处都连接到第1级BST1的第2节点QB1)导通。结果，将第2电压VSS经由导通的第14NMOS晶体管Tr14提供到第1选通线。

还将第2电压VSS经由导通的第10NMOS晶体管Tr10提供到第1节点Q。结果，通过第10NMOS晶体管Tr10和第14NMOS晶体管Tr14对第1级BST1的第1节点Q进行放电。

从而，利用来自第3级BST3的第3扫描脉冲Vout3，对第1级BST1的第1节点Q和第3节点QB2进行放电，而对第1级BST1的第2节点QB1进行充电。即，响应于来自第3级BST3的第3扫描脉冲Vout3而禁能第1级BST1。禁能的第1级BST1经由第1级BST1中包括的第14NMOS晶体管Tr14输出第2电压VSS，以向第1选通线提供第2电压VSS。

按上述方式，级BST1到BSTn+2中的每一个都由从第1上游级输出的扫描脉冲使能，而由从第2下游级输出的扫描脉冲禁能。

同时，在第2帧中，第3电压VDD3保持在负极性状态，而第4电压VDD4处于正极性状态。因此，当级BST1到BSTn+2中的每一个都被禁能时，对该级的第2节点QB1进行放电，而对该级的第3节点QB2进行充电。即，当级BST1到BSTn+2中的每一个都被禁能时，经由在其栅极端子连接到第3节点QB2的第15NMOS晶体管Tr15输出第2电压VSS。从而，第2节点QB1和第3节点QB2逐帧交替充电和放电，由此防止输出单元700b中包括的第14NMOS晶体管Tr14和第15NMOS晶体管Tr15劣化。

第2移位寄存器301b的级BST1到BSTn+2分别按与第1移位寄存器301a的级BST1到BSTn+2相同的方式操作。如果第1移位寄存器301a中的级BST1到BSTn+2中的每一个都向选通线GL1到GLn中的一条相关联的选通线的一端施加扫描脉冲Vout1到Voutn中的一个相关联的脉冲，则第2移位寄存器301b的级BST1到BSTn+2中的每一个都向选通线GL1到GLn中的一条相关联的选通线的另一端施加扫描脉冲Vout1到Voutn中的一个相关联的脉冲。

同时，第1移位寄存器301a和第2移位寄存器301b的级BST1到BSTn+2都可以具有下面的电路结构。

图9是例示图3中示出的第1移位寄存器的第3级中包括的电路结构的电路图。

如图9所示，由标号900a标示的第3级BST3的节点控制器包括第1NMOS晶体管Tr1到第20NMOS晶体管Tr20。

第1NMOS晶体管Tr1响应于来自设置在第3级BST3直接上游的级的扫描脉冲，利用第1电压VDD对第1节点Q进行充电。即，第1NMOS晶体管Tr1响应于来自第2级BST2的第2扫描脉冲Vout2，利用第1电压VDD对第1节点Q进行充电。为了执行该操作，第1NMOS晶体管Tr1在其栅极端子处连接到第2级BST2，在其源极端子处连接到用于传输第1电压VDD的电源线，而在其漏极端子处连接到第1节点Q。

第2NMOS晶体管Tr2响应于充入第1节点Q中的第1电压VDD，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第2NMOS晶体管Tr2在其栅极端子处连接到第1节点Q，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第3NMOS晶体管Tr3响应于充入第1节点Q中的第1电压VDD，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第3NMOS晶体管Tr3在其栅极端子处连接到第1节点Q，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第4NMOS晶体管Tr4响应于第3电压VDD3而导通或截止，其中每一个状态下都逐帧交替改变极性。在第4NMOS晶体管Tr4的导通状态中，其输出第3电压VDD3。为了执行该操作，第4NMOS晶体管Tr4在其栅极端子和源极端子处连接到用于传输第3电压VDD3的电源线。

第5NMOS晶体管Tr5响应于第3电压VDD3，利用从第4NMOS晶体管Tr4输出的第3电压VDD3对第2节点QB1进行充电。为了执行该操作，第5NMOS晶体管Tr5在其栅极端子处连接到第4NMOS晶体管Tr4的漏极端子，在其源极端子处连接到用于传输第3电压VDD3的电源线，而在其漏极端子处连接到第2节点QB1。

第6NMOS晶体管Tr6响应于充入第2节点QB1中的第3电压VDD3，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第6NMOS晶体管Tr6在其栅极端子处连接到第2节点QB1，在其源极端子连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第7NMOS晶体管Tr7响应于充入第2节点QB1中的第3电压VDD3，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第7NMOS晶体管Tr7在其栅极端子处连接到第2节点QB1，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第8NMOS晶体管Tr8响应于充入第1节点Q中的第1电压VDD，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。为了执行该操作，第8NMOS晶体管Tr8在其栅极端子处连接到第1节点Q，在其源极端子处连接到第5NMOS晶体管Tr5的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第9NMOS晶体管Tr9响应于来自第1上游级的扫描脉冲，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。即，第9NMOS晶体管Tr9响应于来自第2级BST2的扫描脉冲Vout2，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。为了执行该操作，第9NMOS晶体管Tr9在其栅极端子处连接到第2级BST2，在其源极端子处连接到第5NMOS晶体管Tr5的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第10NMOS晶体管Tr10响应于来自第1上游级的扫描脉冲，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。即，第10NMOS晶体管Tr10响应于来自第2级BST2的扫描脉冲Vout2，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。为了执行该操作，第10NMOS晶体管Tr10在其栅极端子处连接到第2级BST2，在其源极端子处连接到第5NMOS晶体管Tr5的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第11NMOS晶体管Tr11响应于逐帧交替改变极性的第4电压VDD4而导通或截止。在第11NMOS晶体管Tr11的导通状态中，其输出第4电压VDD4。为了执行该操作，第11NMOS晶体管Tr11在其栅极端子和源极端子处连接到用于传输第4电压VDD4的电源线。第4电压VDD4的极性与第3电压VDD3的极性在每一帧中都相反。

第12NMOS晶体管Tr12响应于第4电压VDD4，利用从第11NMOS晶体管Tr11输出的第4电压VDD4对第3节点QB2进行充电。为了执行该操作，第12NMOS晶体管Tr12在其栅极端子处连接到第11NMOS晶体管Tr11的漏极端子，在其源极端子处连接到用于传输第4电压VDD4的电源线，而在其漏极端子处连接到第3节点QB2。

第13NMOS晶体管Tr13响应于充入第3节点QB2中的第4电压VDD4，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第13NMOS晶体管Tr13在其栅极端子处连接到第3节点QB2，在其源极端子处连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第14NMOS晶体管Tr14响应于充入第3节点QB2中的第4电压VDD4，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第14NMOS晶体管Tr14在其栅极端子处连接到第3节点QB2，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第15NMOS晶体管Tr15响应于充入第1节点Q中的第1电压VDD，向第12NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第12NMOS晶体管Tr12截止。为了执行该操作，第15NMOS晶体管Tr15在其栅极端子处连接到第1节点Q，在其源极端子处连接到第12NMOS晶体管Tr12的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第16NMOS晶体管Tr16响应于来自第1上游级的扫描脉冲，向第12NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第12NMOS晶体管Tr12截止。即，第16NMOS晶体管Tr16响应于来自第2级BST2的第2扫描脉冲Vout2，使第12NMOS晶体管Tr12截止。为了执行该操作，第16NMOS晶体管Tr16在其栅极端子处连接到第2级BST2，在其源极端子处连接到第12NMOS晶体管Tr12的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第17NMOS晶体管Tr17响应于来自第1上游级的扫描脉冲，向第12NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第12NMOS晶体管Tr12截止。即，第17NMOS晶体管Tr17响应于来自第2级BST2的第2扫描脉冲Vout2，使第12NMOS晶体管Tr12截止。为了执行该操作，第17NMOS晶体管Tr17在其栅极端子处连接到第2级BST2，在其源极端子处连接到第12NMOS晶体管Tr12的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第18NMOS晶体管Tr18响应于来自第1上游级的扫描脉冲，利用第2电压VSS对第2节点QB1进行放电。即，第18NMOS晶体管Tr18响应于来自第2级BST2的扫描脉冲Vout2，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第18NMOS晶体管Tr18在其栅极端子处连接到第2级BST2，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第19NMOS晶体管Tr19响应于来自第1上游级的扫描脉冲，利用第2电压VSS对第3节点QB2进行放电。即，第19NMOS晶体管Tr19响应于来自第2级BST2的扫描脉冲Vout2，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第19NMOS晶体管Tr19在其栅极端子处连接到第2级BST2，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第20NMOS晶体管Tr20响应于来自设置在第3级BST3次下游的第2级的扫描脉冲，利用第2电压VSS对第1节点Q进行放电。即，第20NMOS晶体管Tr20响应于来自第5级BST5的第5扫描脉冲Vout5，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第20NMOS晶体管Tr20在其栅极端子处连接到第5级BST5的输出单元，在其源极端子处连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

由标号900b标示的第3级BST3的输出单元包括第21NMOS晶体管Tr21到第23NMOS晶体管Tr23。

第21NMOS晶体管Tr21响应于充入第1节点Q中的第1电压VDD，向相关联的选通线输出第3时钟脉冲CLK3，作为扫描脉冲。第3扫描脉冲Vout3还被提供给第2上游级和第1下游级。为了执行该操作，第21NMOS晶体管Tr21在其栅极端子处连接到第1节点Q，在其源极端子处连接到用于传输第3时钟脉冲CLK3的时钟线，而在其漏极端子处连接到第3选通线、第1级BST1中的第20NMOS晶体管Tr20的栅极端子，以及第4级BST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18，以及第19NMOS晶体管Tr19的栅极端子。

第22NMOS晶体管Tr22响应于充入第2节点QB1中的第3电压VDD3，向相关联的选通线输出第2电压VSS。即，第22NMOS晶体管Tr22响应于充入第2节点QB1中的第3电压VDD3，向第3选通线提供第2电压VSS。为了执行该操作，第22NMOS晶体管Tr22在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第3选通线、第1级BST1中的第20NMOS晶体管Tr20的栅极端子，以及第4级BST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18，以及第19NMOS晶体管Tr19的栅极端子。

第23NMOS晶体管Tr23向应于充入第3节点QB2中的第4电压VDD4，向相关联的选通线输出第2电压VSS。即，第23NMOS晶体管Tr23响应于充入第3节点QB2中的第4电压VDD4，向第3选通线提供第2电压VSS。为了执行该操作，第23NMOS晶体管Tr23在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第3选通线、第1级BST1中的第20NMOS晶体管Tr20的栅极端子，以及第4级BST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18，以及第19NMOS晶体管Tr19的栅极端子。

第1级BST1和第2级BST2、第4级BST4到第n级BSTn，以及第1哑级BSTn+1和第2哑级BSTn+2都与第3级BST3具有相同的结构。

因为第1级BST1没有上游级，所以第1级BST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19都接收来自定时控制器的起始脉冲SP。即，第1级BST1的第1NMOS晶体管Tr1响应于来自定时控制器的起始脉冲SP，利用第1电压VDD对第1级BST1的第1节点Q进行充电。

第1级BST1的第9NMOS晶体管Tr9响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第1级BST1的第2节点QB1进行放电。

第1级BST1的第10NMOS晶体管Tr10响应于来自定时控制器的起始脉冲SP，向第4NMOS晶体管Tr4的栅极端子提供第2电压VSS，以使第4NMOS晶体管Tr4截止。

第1级BST1的第16NMOS晶体管Tr16响应于来自定时控制器的起始脉冲SP，向第20NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第20NMOS晶体管Tr12截止。

第1级BST1的第17NMOS晶体管Tr17响应于来自定时控制器的起始脉冲SP，向第20NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第20NMOS晶体管Tr12截止。

第1级BST1的第18NMOS晶体管Tr18响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第2节点QB1进行放电。

第1级BST1的第19NMOS晶体管Tr19响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第3节点QB2进行放电。

在第1级BST1或第2级BST2次上游没有设置级。因此，第1级BST1向第1选通线和第2级BST2提供从其输出的第1扫描脉冲Vout1。类似地，第2级BST2向第2选通线和第3级BST3提供从其输出的第2扫描脉冲Vout2。

在第2哑级BSTn+2直接下游没有设置级。因此，第2哑级BSTn+2中的第21NMOS晶体管Tr21的源极端子、第22NMOS晶体管Tr22的漏极端子以及第23NMOS晶体管Tr23的漏极端子都连接到第n级BSTn的第20NMOS晶体管Tr20的栅极端子。

第2移位寄存器301b的级BST1到BSTn+2与第1移位寄存器301a的级BST1到BSTn+2具有相同的结构。

下面，说明根据本发明的例示实施例的移位寄存器的操作。

下面，说明根据本发明第一实施例的移位寄存器的操作。

图10A和10B是例示第1移位寄存器的第1级到第3级的电路图，其中的每一个级都具有图9中示出的电路结构。

在以下说明中，假定在第1帧中，第3电压VDD3保持在正极性状态，而第4电压VDD4保持在负极性状态。还假定在第2帧中，第3电压VDD3保持在负极性状态，而第4电压VDD4保持在正极性状态。即，假定在奇数号帧中，第3电压VDD3保持在正极性状态，而第4电压VDD4保持在负极性状态；而在偶数号帧中，第3电压VDD3保持在负极性状态，而第4电压VDD4保持在正极性状态。

首先，将一起始脉冲SP施加到第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19的栅极端子。结果，第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19导通。

接着，将第1电压VDD经由导通的第1NMOS晶体管Tr1提供到第1节点Q。随着利用第1电压VDD对第1节点Q进行充电，第2NMOS晶体管Tr2、第3NMOS晶体管Tr3、第8NMOS晶体管Tr8、第15NMOS晶体管Tr15以及第21NMOS晶体管Tr21(其中的每一个在其栅极端子处都连接到第1节点Q)导通。

将第2电压VSS经由导通的第2NMOS晶体管Tr2和第8NMOS晶体管Tr8提供到第2节点QB1。从而，对第2节点QB1进行放电。结果，第6NMOS晶体管Tr6、第7NMOS晶体管Tr7以及第22NMOS晶体管Tr22(其中的每一个在其栅极端子处都连接到第2节点QB1)截止。

还将第2电压VSS经由导通的第3NMOS晶体管Tr3和第19NMOS晶体管Tr19提供到第3节点QB2。因此，对第3节点QB2进行放电。结果，第13NMOS晶体管Tr13、第14NMOS晶体管Tr14以及第23NMOS晶体管Tr23(其中的每一个在其栅极端子处都连接到第3节点QB2)截止。

还将第2电压VSS经由导通的第8NMOS晶体管Tr8、第9NMOS晶体管Tr9以及第10NMOS晶体管Tr10提供到第5NMOS晶体管Tr5的栅极端子。在第3电压VDD3具有正极性的第1帧期间，将第3电压VDD3经由由第3电压VDD3保持在导通状态的第4NMOS晶体管Tr4提供到第5NMOS晶体管Tr5的栅极端子。从而，将第2电压VSS和第3电压VDD3都提供到第5NMOS晶体管Tr5的栅极端子。然而，因为向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS的晶体管的数目大于向第5NMOS晶体管Tr5的栅极端子提供第3电压VDD3的晶体管的数目，所以第5NMOS晶体管Tr5的栅极端子保持在第2电压。结果，第5NMOS晶体管Tr5截止。

将第2电压VSS经由导通的第15NMOS晶体管Tr15、第16NMOS晶体管Tr16以及第17NMOS晶体管Tr17施加到第12NMOS晶体管Tr12的栅极端子。因此，使第12NMOS晶体管Tr12截止。同时，第11NMOS晶体管Tr11在第1帧期间由在第1帧期间保持在负极性状态的第4电压VDD4保持在截止状态。

因而，如上所述，利用第1电压VDD对第1级BST1的第1节点Q进行充电，而利用第2电压VSS对第2节点QB1和第3节点QB2进行放电。因此，第1级BST1被使能。

当在上述状态中将第1时钟脉冲CLK1提供到第1级BST1的第21NMOS晶体管Tr21时，第21NMOS晶体管Tr21输出该第1时钟脉冲CLK1作为第1扫描脉冲Vout1。在这种情况下，因为第1时钟脉冲CLK1与起始脉冲SP交叠，所以与起始脉冲SP交叠地输出第1扫描脉冲Vout1。

将第1扫描脉冲Vout1提供到第1选通线和第2级BST2。即，将来自第1级BST1的第1扫描脉冲Vout1提供到第2级BST2的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19。结果，对第2级BST2的第1节点Q进行充电，而对第2级BST2的第2节点QB1和第3节点QB2进行放电。即，第2级BST2由第1扫描脉冲Vout1使能。换句话说，类似于第1级BST1由起始脉冲SP使能，第2级BST2由第1扫描脉冲Vout1使能。当在上述状态中将第2时钟脉冲CLK2提供到第2级BST2的第21NMOS晶体管Tr21时，第21NMOS晶体管Tr21输出第2时钟脉冲CLK2，作为第2扫描脉冲Vout2。在这种情况下，因为第2时钟脉冲CLK2与第1时钟脉冲CLK1交叠，所以与第1扫描脉冲Vout1交叠地输出第2扫描脉冲Vout2。

将第2扫描脉冲Vout2提供到第2选通线和第3级BST3。即，将来自第2级BST2的第2扫描脉冲Vout2提供到第3级BST3的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19。结果，对第3级BST3的第1节点Q进行充电，而对第3级BST3的第2节点QB1和第3节点QB2进行放电。即，第3级BST3由第2扫描脉冲Vout2使能。换句话说，类似于第1级BST1由起始脉冲SP使能，第3级BST3由第2扫描脉冲Vout2使能。

当在上述状态中将第3时钟脉冲CLK3提供到第3级BST3的第21NMOS晶体管Tr21时，第21NMOS晶体管Tr21输出第3时钟脉冲CLK3，作为第3扫描脉冲Vout3。在这种情况下，因为第3时钟脉冲CLK3与第2时钟脉冲CLK2交叠，所以与第2扫描脉冲Vout2交叠地输出第3扫描脉冲Vout3。

将第3扫描脉冲Vout3提供到第3选通线和第4级BST4。即，将来自第3级BST3的第3扫描脉冲Vout3提供到第4级BST4的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19。结果，对第4级BST4的第1节点Q进行充电，而对第4级BST4的第2节点QB1和第3节点QB2进行放电。即，第4级BST4由第3扫描脉冲Vout3使能。换句话说，类似于第1级BST1由起始脉冲SP使能，第4级BST4由第3扫描脉冲Vout3使能。

当在上述状态中将第4时钟脉冲CLK4提供到第4级BST4的第21NMOS晶体管Tr21时，第21NMOS晶体管Tr21输出第4时钟脉冲CLK4，作为第4扫描脉冲Vout4。在这种情况下，因为第4时钟脉冲CLK4与第3时钟脉冲CLK3交叠，所以与第3扫描脉冲Vout3交叠地输出第4扫描脉冲Vout4。

同时，还将从第3级BST3输出的第3扫描脉冲Vout3提供到第1级BST1的第20NMOS晶体管Tr20。即，将第3扫描脉冲Vout3提供到第1级BST1中的第20NMOS晶体管Tr20的栅极端子。结果，第1级BST1被禁能。

具体地，第3扫描脉冲Vout3使第1级BST1的第20NMOS晶体管Tr20导通。因此，将第2电压VSS经由导通的第20NMOS晶体管Tr20提供到第1级BST1的第1节点Q。从而，对第1级BST1的第1节点Q进行放电。结果，连接到第1级BST1的第1节点Q的第2NMOS晶体管Tr2、第8NMOS晶体管Tr8、第15NMOS晶体管Tr15以及第21NMOS晶体管Tr21截止。而且，随着起始脉冲SP转变到低电平状态，第1级BST1的接收到低电平起始脉冲SP的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19截止。

当第1级BST1的第9NMOS晶体管Tr9和第10NMOS晶体管Tr10截止时，可以不再向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS。代替的是，将第3电压VDD3经由第4NMOS晶体管Tr4提供到第1级BST1中的第5NMOS晶体管Tr5的栅极端子。结果，第5NMOS晶体管Tr5由第3电压VDD3导通。接着，将第3电压VDD3经由导通的第5NMOS晶体管Tr5提供到第1级BST1的第2节点QB1。因此，对第1级BST1的第2节点QB1进行充电。而且，第6NMOS晶体管Tr6、第7NMOS晶体管Tr6以及第22NMOS晶体管Tr22(其中的每一个在其栅极端子处都连接到的第1级BST1的第2节点QB1)导通。

还将第2电压VSS经由导通的第6NMOS晶体管Tr6提供到第1级BST1的第1节点Q。结果，第1级BST1的第1节点Q的放电速率增大。还将第2电压VSS经由导通的第7NMOS晶体管Tr7提供到第1级BST1的第3节点QB2。因此，对第3节点QB2进行放电。结果，第13NMOS晶体管Tr13、第14NMOS晶体管Tr13以及第23NMOS晶体管Tr23(其中的每一个在其栅极端子处都连接到第3节点QB2)截止。

因而，利用来自第3级BST3的第3扫描脉冲Vout3，对第1级BST1的第1节点Q和第3节点QB2进行放电，而对第1级BST1的第2节点QB1进行充电。即，第1级BST1响应于来自第3级BST3的第3扫描脉冲Vout3而被禁能。禁能的第1级BST1经由第1级BST1中包括的第22NMOS晶体管Tr22输出第2电压VSS，以向第1选通线提供第2电压VSS。

在上述方式中，级BST1到BSTn+2中的每一个都由从第1上游级输出的扫描脉冲使能，而由从第2下游级输出的扫描脉冲禁能。

同时，在第2帧中，第3电压VDD3保持在负极性状态，而第4电压VDD4处于正极性状态。因此，当级BST1到BSTn+2中的每一个都被禁能时，对级的第2节点QB1进行放电，而对级的第3节点QB2进行充电。即，当级BST1到BSTn+2中的每一个都被禁能时，经由在其栅极端子连接到第3节点QB2的第23NMOS晶体管Tr23输出第2电压VSS。从而，第2节点QB1和第3节点QB2逐帧交替地充电和放电，由此防止输出单元900b中包括的第22晶体管Tr22和第23晶体管Tr23劣化。

第2移位寄存器301b的级BST1到BSTn+2分别按与第1移位寄存器301a的级BST1到BSTn+2相同的方式操作。然而，第1移位寄存器301a中的级BST1到BSTn+2中的每一个都向选通线GL1到GLn中的一条相关联的选通线的一端施加扫描脉冲Vout1到Voutn中的一个相关联的扫描脉冲，而第2移位寄存器301b中的级BST1到BSTn+2中的每一个都向选通线GL1到GLn中的一条相关联的选通线的另一端施加扫描脉冲Vout1到Voutn中的一个相关联的扫描脉冲。

下面将详细说明根据本发明第二实施例的移位寄存器。

图11是例示根据本发明第二实施例的移位寄存器的框图。

如图11所示，根据本发明第二实施例的移位寄存器包括第1移位寄存器110a和第2移位寄存器110b。

如图11所示，第1移位寄存器110a包括串联连接的n个级CST1到CSTn、第1哑级CSTn+1、以及第2哑级CSTn+2。级CST1到CSTn+2分别输出多对扫描脉冲Vout1到Voutn+2。即，级CST1到CSTn+2中的每一个都同时输出一对扫描脉冲。而且，从CST1到CSTn+2按顺序方式输出扫描脉冲Vout1到Voutn+2。除了第1哑级CSTn+1和第2哑级CSTn+2之外，从级CST1到CSTn输出的扫描脉冲Vout1到Voutn分别被顺序提供给LCD板300的选通线GL1到GLn，以使得选通线GL1到GLn被顺序扫描。

即，首先，第1级CST1同时输出一对第1扫描脉冲Vout1。随后，第2级CST2同时输出一对第2扫描脉冲Vout2。接下来，第3级CST3同时输出一对第3扫描脉冲Vout3。按这种方式，最后，第n级CSTn同时输出一对第n扫描脉冲Voutn。在第n级CSTn同时输出一对第n扫描脉冲Voutn之后，第1哑级CSTn+1同时输出一对第n+1扫描脉冲Voutn+1。第n+1扫描脉冲Voutn+1未被提供给任何一条选通线，而是被提供给第n-1级CSTn-1。在第1哑级CSTn+1同时输出一对第n+1扫描脉冲Voutn+1之后，第2哑级CSTn+2同时输出一对第n+2扫描脉冲Voutn+2。第n+2扫描脉冲Voutn+2未被提供给任何一条选通线，而被提供给第n级CSTn。同时，从各级CST1到CSTn+2输出的扫描脉冲Vout1到Voutn+2的脉冲宽度使得扫描脉冲Vout1到Voutn+2中的连续扫描脉冲相互交叠预定宽度。

级CST1到CSTn+2中的每一个都具有两个输出端子(下面，称为第1输出端子和第2输出端子)，以分别通过第1输出端子和第2输出端子同时输出两个扫描脉冲。换句话说，级CST1到CSTn+2中的每一个都通过其第1输出端子输出一个扫描脉冲，并且同时通过其第2输出端子输出另一个扫描脉冲。因而，从级CST1到CSTn+2中的每一个同时输出两个扫描脉冲。在这种情况下，从级CST1到CSTn+2的各第1输出端子输出的扫描脉冲Vout1到Voutn+2的脉冲宽度使得扫描脉冲Vout1到Voutn+2中的连续扫描脉冲相互交叠预定宽度。同样，从级CST1到CSTn+2的各第2输出端子输出的扫描脉冲Vout1到Voutn+2的脉冲宽度使得扫描脉冲Vout1到Voutn+2中的连续扫描脉冲相互交叠所述预定宽度。例如，从第1级CST1输出的两个第1扫描脉冲Vout1与从第2级CST2输出的两个第2扫描脉冲Vout2相互交叠所述预定宽度。

第1移位寄存器110a中包括的级CST1到CSTn+2中的每一个都向相关联的选通线提供其两个扫描脉冲中的一个扫描脉冲，并且向第1下游级和第2上游级提供另一个扫描脉冲。例如，输出两个第3扫描脉冲Vout3的第3级CST3向第3选通线提供一个第3扫描脉冲Vout3，并且向第4级CST4和第1级CST1提供另一个第3扫描脉冲Vout3。同时，第2哑级CSTn+2可以输出两个扫描脉冲，或者可以输出一个扫描脉冲。

具有上述结构的第1移位寄存器110a的级CST1到CSTn+2中的每一个都接收第1到第4电压VDD、VSS、VDD3以及VDD4，和循环的而且其连续时钟脉冲之间具有相位差的第1时钟脉冲CLK1到第4时钟脉冲CLK4中的一个时钟脉冲。第1电压VDD指具有正极性的DC电压，而第2电压VSS指具有负极性的电压。第3电压VDD3和第4电压VDD4中的每一个都是逐帧交替改变极性的AC电压。第3电压VDD3和第4电压VDD4在同一帧具有不同的极性。

如上所述，第1时钟脉冲CLK1到第4时钟脉冲CLK4在相对于彼此相位延迟一个脉冲宽度之后被输出。即，第2时钟脉冲CLK2在相对于第1时钟脉冲CLK1相位延迟一个脉冲宽度之后被输出。第3时钟脉冲CLK3在相对于第2时钟脉冲CLK2相位延迟一个脉冲宽度之后被输出。第4时钟脉冲CLK4在相对于第3时钟脉冲CLK3相位延迟一个脉冲宽度之后被输出。按循环方式顺序输出第1时钟脉冲CLK1到第4时钟脉冲CLK4。即，顺序输出一组第1时钟脉冲CLK1到第4时钟脉冲CLK4，接着顺序输出另一组第1时钟脉冲CLK1到第4时钟脉冲CLK4。因此，在输出第4时钟脉冲CLK4的时间点与输出第2时钟脉冲CLK2的时间点之间的时段期间输出第1时钟脉冲CLK1。可以与起始脉冲SP同步输出第4时钟脉冲CLK4。在这种情况下，第4时钟脉冲CLK4早于第1时钟脉冲CLK1到第3时钟脉冲CLK3输出。

同时，根据本发明，第1移位寄存器110a可以使用两个或更多个时钟脉冲。即，根据本发明，第1移位寄存器110a可以使用第1时钟脉冲CLK1到第4时钟脉冲CLK4中的仅两个，例如，第1时钟脉冲CLK1和第2时钟脉冲CLK2，或者可以使用第1时钟脉冲CLK1到第4时钟脉冲CLK4中的仅三个，例如，第1时钟脉冲CLK1到第3时钟脉冲CLK3。另选地，根据本发明，第1移位寄存器110a可以使用顺序输出的至少五个时钟脉冲。

第2移位寄存器110b与第1移位寄存器110a具有相同的结构。

下面对根据本发明第二实施例的移位寄存器中包括的多个级的结构进行更详细的说明。

图12是例示图11中示出的第1移位寄存器的第3级中包括的电路的电路图。

如图12所示，第3级CST3包括：节点控制器120a，其控制针对第1节点Q、第2节点QB1以及第3节点QB2的充电操作和放电操作；和输出单元120b和120c，其中的每一个都根据第1节点Q、第2节点QB1以及第3节点QB2的充电/放电状态而导通，以选择性地输出一扫描脉冲或第2电压VSS。第1节点Q、第2节点QB1以及第3节点QB2选择性地充电或放电。具体地，当第1节点Q处于充电状态时，第2节点QB1和第3节点QB2都保持在放电状态。另一方面，当第1节点Q处于放电状态时，第2节点QB1和第3节点QB2中的一个保持在充电状态。即，当第1节点Q在奇数号帧中处于放电状态时，对第2节点QB1进行充电，而对第3节点QB3进行放电。另一方面，当第1节点Q在偶数号帧中处于放电状态时，对第2节点QB1进行放电，而对第3节点QB2进行充电。之所以在第1节点Q处于放电状态时，分别向第2节点QB1和第3节点QB2施加具有相反极性并且逐帧交替改变极性的电压VDD3和VDD4(充电和放电)，是为了防止在其栅极端子处连接第2节点QB1和第3节点QB2的开关器件的劣化。

第3级CST3的节点控制器120a包括第1NMOS晶体管Tr1到第20NMOS晶体管Tr20。

第1NMOS晶体管Tr1响应于来自设置在第3级CST3直接上游的级的扫描脉冲，利用第1电压VDD对第1节点Q进行充电。即，第1NMOS晶体管Tr1响应于来自第2级CST2第2扫描脉冲Vout2，利用第1电压VDD对第1节点Q进行充电。为了执行该操作，第1NMOS晶体管Tr1在其栅极端子处连接到第2级CST2，在其源极端子处连接到用于传输第1电压VDD的电源线，而在其漏极端子处连接到第1节点Q。

第2NMOS晶体管Tr2响应于充入第1节点中的第1电压VDD，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第2NMOS晶体管Tr2在其栅极端子处连接到第1节点Q，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第3NMOS晶体管Tr3响应于充入第1节点中的第1电压VDD，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第3NMOS晶体管Tr3在其栅极端子处连接到第1节点Q，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第4NMOS晶体管Tr4响应于逐帧交替改变极性的第3电压VDD3而导通或截止。在第4NMOS晶体管Tr4的导通状态中，其利用第3电压VDD3对第2节点QB1进行充电。为了执行该操作，第4NMOS晶体管Tr4在其栅极端子和源极端子处连接到用于传输第3电压VDD3的电源线。

第5NMOS晶体管Tr5响应于第3电压VDD3，利用从第4NMOS晶体管Tr4输出的第3电压VDD3对第2节点QB1进行充电。为了执行该操作，第5NMOS晶体管Tr5在其栅极端子处连接到第4NMOS晶体管Tr4的漏极端子，在其源极端子处连接到用于传输第3电压VDD3的电源线，而在其漏极端子处连接到第2节点QB1。

第6NMOS晶体管Tr6响应于充入第2节点QB1中的第3电压VDD3，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第6NMOS晶体管Tr6在其栅极端子处连接到第2节点QB1，在其源极端子连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第7NMOS晶体管Tr7响应于充入第2节点QB1中的第3电压VDD3，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第7NMOS晶体管Tr7在其栅极端子处连接到第2节点QB1，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第8NMOS晶体管Tr8响应于充入第1节点Q中的第1电压VDD，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。为了执行该操作，第8NMOS晶体管Tr8在其栅极端子处连接到第1节点Q，在其源极端子处连接到第5NMOS晶体管Tr5的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第9NMOS晶体管Tr9响应于来自第1上游级的扫描脉冲，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。即，第9NMOS晶体管Tr9响应于来自第2级CST2的扫描脉冲Vout2，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。为了执行该操作，第9NMOS晶体管Tr9在其栅极端子处连接到第2级CST2，在其源极端子处连接到第5NMOS晶体管Tr5的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第10NMOS晶体管Tr10响应于来自第1上游级的扫描脉冲，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。即，第10NMOS晶体管Tr10响应于来自第2级CST2的扫描脉冲Vout2，向第5NMOS晶体管Tr5的栅极端子提供第2电压VSS，以使第5NMOS晶体管Tr5截止。为了执行该操作，第10NMOS晶体管Tr10在其栅极端子处连接到第2级CST2，在其源极端子处连接到第5NMOS晶体管Tr5的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第11NMOS晶体管Tr11响应于逐帧交替改变极性的第4电压VDD4而导通或截止。在第11NMOS晶体管Tr11的导通状态中，其输出第4电压VDD4。为了执行该操作，第11NMOS晶体管Tr11在其栅极端子和源极端子处连接到用于传输第4电压VDD4的电源线。第4电压VDD4在每一帧中具有与第3电压VDD3的极性相反的极性。

第12NMOS晶体管Tr12响应于第4电压VDD4，利用从第11NMOS晶体管Tr11输出的第4电压VDD4对第3节点QB2进行充电。为了执行该操作，第12NMOS晶体管Tr12在其栅极端子处连接到第11NMOS晶体管Tr11的漏极端子，在其源极端子处连接到用于传输第4电压VDD4的电源线，而在其漏极端子处连接到第3节点QB2。

第13NMOS晶体管Tr13响应于充入第3节点QB2中的第4电压VDD4，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第13NMOS晶体管Tr13在其栅极端子处连接到第3节点QB2，在其源极端子处连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第14NMOS晶体管Tr14响应于充入第3节点QB2中的第4电压VDD4，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第14NMOS晶体管Tr14在其栅极端子处连接到第3节点QB2，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第15NMOS晶体管Tr15响应于充入第1节点Q中的第1电压VDD，向第12NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第12NMOS晶体管Tr12截止。为了执行该操作，第15NMOS晶体管Tr15在其栅极端子处连接到第1节点Q，在其源极端子处连接到第12NMOS晶体管Tr12的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第16NMOS晶体管Tr16响应于来自第1上游级的扫描脉冲，向第12NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第12NMOS晶体管Tr12截止。即，第16NMOS晶体管Tr16响应于来自第2级CST2的第2扫描脉冲Vout2，使第12NMOS晶体管Tr12截止。为了执行该操作，第16NMOS晶体管Tr16在其栅极端子处连接到第2级CST2，在其源极端子处连接到第12NMOS晶体管Tr12的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第17NMOS晶体管Tr17响应于来自第1上游级的扫描脉冲，向第12NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第12NMOS晶体管Tr12截止。即，第17NMOS晶体管Tr17响应于来自第2级CST2的第2扫描脉冲Vout2，使第12NMOS晶体管Tr12截止。为了执行该操作，第17NMOS晶体管Tr17在其栅极端子处连接到第2级CST2，在其源极端子处连接到第12NMOS晶体管Tr12的栅极端子，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第18NMOS晶体管Tr18响应于来自第1上游级的扫描脉冲，利用第2电压VSS对第2节点QB1进行放电。即，第18NMOS晶体管Tr18响应于来自第2级CST2的扫描脉冲Vout2，利用第2电压VSS对第2节点QB1进行放电。为了执行该操作，第18NMOS晶体管Tr18在其栅极端子处连接到第2级CST2，在其源极端子处连接到第2节点QB1，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第19NMOS晶体管Tr19响应于来自第1上游级的扫描脉冲，利用第2电压VSS对第3节点QB2进行放电。即，第19NMOS晶体管Tr19响应于来自第2级CST2的扫描脉冲Vout2，利用第2电压VSS对第3节点QB2进行放电。为了执行该操作，第19NMOS晶体管Tr19在其栅极端子处连接到第2级CST2，在其源极端子处连接到第3节点QB2，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第20NMOS晶体管Tr20响应于来自设置在第3级CST3次下游的级的扫描脉冲，利用第2电压VSS对第1节点Q进行放电。即，第20NMOS晶体管Tr20响应于来自第5级CST5的第5扫描脉冲Vout5，利用第2电压VSS对第1节点Q进行放电。为了执行该操作，第20NMOS晶体管Tr20在其栅极端子处连接到第5级CST5，在其源极端子处连接到第1节点Q，而在其漏极端子处连接到用于传输第2电压VSS的电源线。

第3级CST3的第1输出单元120b包括第21NMOS晶体管Tr21到第23NMOS晶体管Tr23。

第21NMOS晶体管Tr21响应于充入第1节点Q中的第1电压VDD，输出第3时钟脉冲CLK3作为扫描脉冲。第3扫描脉冲Vout3被提供给第2上游级和第1下游级。为了执行该操作，第21NMOS晶体管Tr21在其栅极端子处连接到第1节点Q，在其源极端子处连接到用于传输第3时钟脉冲CLK3的时钟线，而在其漏极端子处连接到第1级CST1中的第20NMOS晶体管Tr20的栅极端子，和第4级CST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19的栅极端子。

第22NMOS晶体管Tr22响应于充入第2节点QB1中的第3电压VDD3，输出第2电压VSS。来自第22NMOS晶体管Tr22的第2电压VSS被提供给第2上游级和第1下游级。为了执行该操作，第22NMOS晶体管Tr22在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第1级CST1中的第20NMOS晶体管Tr20的栅极端子，和第4级CST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19的栅极端子。

第23NMOS晶体管Tr23响应于充入第3节点QB2中的第4电压VDD4，输出第2电压VSS。来自第23NMOS晶体管Tr23的第2电压VSS被提供给第2上游级和第1下游级。为了执行该操作，第23NMOS晶体管Tr23在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第1级CST1中的第20NMOS晶体管Tr20的栅极端子，和第4级CST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19的栅极端子。

第3级CST3的第2输出单元120c包括第24NMOS晶体管Tr24到第26NMOS晶体管Tr26。

第24NMOS晶体管Tr24响应于充入第1节点Q中的第1电压VDD，向第3选通线输出第3时钟脉冲CLK3作为第3扫描脉冲Vout3。为了执行该操作，第24NMOS晶体管Tr24在其栅极端子处连接到第1节点Q，在其源极端子处连接到用于传输第3时钟脉冲CLK3的时钟线，而在其漏极端子处连接到第3选通线。

第25NMOS晶体管Tr25响应于充入第2节点QB1中的第3电压VDD3，向第3选通线输出第2电压VSS。为了执行该操作，第25NMOS晶体管Tr25在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第3选通线。

第26NMOS晶体管Tr26响应于充入第3节点QB2中的第4电压VDD4，向第3选通线输出第2电压VSS。为了执行该操作，第26NMOS晶体管Tr26在其栅极端子处连接到第2节点QB1，在其漏极端子处连接到用于传输第2电压VSS的电源线，而在其源极端子处连接到第3选通线。

第1级CST1和第2级CST2、第4级CST4到第n级CSTn、以及第1哑级CSTn+1和第2哑级CSTn+2，都与第3级CST3具有相同的结构。

可是，因为第1级CST1没有上游级，所以第1级CST4中的第1NMOS晶体管Tr1、第9NMOS晶体管Tr9、第10NMOS晶体管Tr10、第16NMOS晶体管Tr16、第17NMOS晶体管Tr17、第18NMOS晶体管Tr18以及第19NMOS晶体管Tr19接收来自定时控制器的起始脉冲SP。即，第1级CST1的第1NMOS晶体管Tr1响应于来自定时控制器的起始脉冲SP，利用第1电压VDD对第1级CST1的第1节点Q进行充电。

第1级CST1的第9NMOS晶体管Tr9响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第1级CST1的第2节点QB1进行放电。

第1级CST1的第10NMOS晶体管Tr10响应于来自定时控制器的起始脉冲SP，向第4NMOS晶体管Tr4的栅极端子提供第2电压VSS，以使第4NMOS晶体管Tr4截止。

第1级CST1的第16NMOS晶体管Tr16响应于来自定时控制器的起始脉冲SP，向第20NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第20NMOS晶体管Tr12截止。

第1级CST1的第17NMOS晶体管Tr17响应于来自定时控制器的起始脉冲SP，向第20NMOS晶体管Tr12的栅极端子提供第2电压VSS，以使第20NMOS晶体管Tr12截止。

第1级CST1的第18NMOS晶体管Tr18响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第2节点QB1进行放电。

第1级CST1的第19NMOS晶体管Tr19响应于来自定时控制器的起始脉冲SP，利用第2电压VSS对第3节点QB2进行放电。

在第1级CST1或第2级CST2次上游没有设置级。为此，第1级CST1向第1选通线和第2级CST2提供从其输出的第1扫描脉冲Vout1。类似地，第2级CST2向第2选通线和第3级CST3提供从其输出的第2扫描脉冲Vout2。

在第2哑级CSTn+2的直接下游没有设置级。因此，第2哑级CSTn+2中的第21NMOS晶体管Tr21的源极端子、第22NMOS晶体管Tr22的漏极端子，以及第23NMOS晶体管Tr23的漏极端子，都连接到第n级CSTn的第20NMOS晶体管Tr20的栅极端子。

第2移位寄存器110b的级CST1到CSTn+2与第1移位寄存器110a的级CST1到CSTn+2具有相同的结构。

图13A和图13B是例示具有图12中示出的电路结构的第1移位寄存器的第3级的电路图。

根据本发明第二实施例的移位寄存器与图9、10A以及10B中示出的第一实施例的电路按相同的方式操作。然而，根据第二实施例的移位寄存器中的级CST1到CSTn+2中的每一个都输出两个扫描脉冲。来自每一个级的一个扫描脉冲被提供给第1下游级和第2上游级。来自每一个级的另一个扫描脉冲被提供给相关联的选通线。第1哑级CSTn+1和第2哑级CSTn+2中的每一个都可以输出一个扫描脉冲。

本领域技术人员应当明白，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，本发明将覆盖落入所附权利要求及其等同物的范围内的对本发明的各种修改和变型。

由上述说明可以明白，根据本发明的LCD装置的移位寄存器顺序地输出脉冲宽度增大的多个扫描脉冲，而使所述多个时钟脉冲中的连续扫描脉冲相互交叠预定时间。因此，可以增加扫描脉冲保持在目标电压的有效充电时间，从而防止该扫描脉冲的畸变。在这种情况下，即使所述扫描脉冲由选通线的电阻分量和电容分量畸变，也可以确保有充分的有效充电时间来将数据电压正常施加到像素电极。

Claims (41)

1、一种显示装置的驱动电路，包括：

第1移位寄存器，用于分别顺序地向显示器中包括的多条选通线的一侧端提供多个第1扫描脉冲，以顺序地驱动所述多条选通线，该第1移位寄存器同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段；和

第2移位寄存器，用于分别顺序地向所述多条选通线的另一侧端提供多个第2扫描脉冲，以顺序地驱动所述多条选通线，该第2移位寄存器同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段。

2、根据权利要求1所述的驱动电路，其中，用于驱动第n+1条选通线的第1扫描脉冲，在用于驱动第n条选通线的第1扫描脉冲保持在有效状态的预定时间段内，被提供到第n+1条选通线，在此“n”是自然数。

3、根据权利要求1所述的驱动电路，其中，用于驱动第n+1条选通线的第2扫描脉冲，在用于驱动第n条选通线的第2扫描脉冲保持在有效状态的预定时间段内，被提供到第n+1条选通线，在此“n”是自然数。

4、根据权利要求1所述的驱动电路，还包括：

定时控制器，用于向第1移位寄存器和第2移位寄存器中的每一个提供彼此之间都具有相位差的多个时钟脉冲。

5、根据权利要求4所述的驱动电路，其中，所述多个时钟脉冲顺序地输出，在相邻时间段中输出的时钟脉冲具有针对预定时间段同时发生的有效状态。

6、根据权利要求5所述的驱动电路，其中，所述多个时钟脉冲中的连续时钟脉冲同时保持在有效状态的预定时间段，具有与所述多个扫描脉冲中的连续扫描脉冲同时保持在有效状态的预定时间段相等的长度。

7、根据权利要求1所述的驱动电路，其中：

第1移位寄存器包括按一个方向排列的多个级，并且适于分别向所述多条选通线提供第1扫描脉冲；并且

第2移位寄存器包括按一个方向排列的多个级，并且适于分别向所述多条选通线提供第2扫描脉冲。

8、根据权利要求7所述的驱动电路，其中，第1移位寄存器中包括的每一个级都响应于从设置在关注级上游的一个级输出的第1扫描脉冲而被使能，以输出一个相关联的第1扫描脉冲，并且响应于从设置在关注级下游的一个级输出的第1扫描脉冲而被禁能。

9、根据权利要求8所述的驱动电路，其中，第1移位寄存器中包括的所述多个级中的第n级响应于从第n-1级输出的第1扫描脉冲而被使能，以输出一个相关联的第1扫描脉冲，并且响应于从第n+2级输出的扫描脉冲而被禁能，在此“n”是自然数。

10、根据权利要求9所述的驱动电路，其中：

第1移位寄存器中包括的所述多个级中的第1级响应于第1起始脉冲而被使能，该第1起始脉冲是从外部提供的；并且

第1移位寄存器中包括的所述多个级中的第2级响应于第2起始脉冲而被使能，该第2起始脉冲是从外部提供的。

11、根据权利要求9所述的驱动电路，其中：

第1移位寄存器还包括：

第1哑级，用于输出一扫描脉冲，以禁能第1移位寄存器中的所述多个级中的最后一级；和

第2哑级，用于输出一扫描脉冲，以禁能设置在所述最后一级直接上游的级。

12、根据权利要求11所述的驱动电路，其中，第2哑级响应于从第1哑级输出的扫描脉冲而被使能。

13、根据权利要求7所述的驱动电路，其中，第1移位寄存器中包括的每一个级都包括：

节点控制器，用于控制第1节点、第2节点以及第3节点的逻辑状态；和

输出单元，用于根据第1节点、第2节点以及第3节点的逻辑状态，输出一个相关联的扫描脉冲或一个断态电压，并且将该输出的扫描脉冲和断态电压提供到一条相关联的选通线、设置在关注级下游的一个级，以及设置在关注级上游的一个级。

14、根据权利要求13所述的驱动电路，其中，第1移位寄存器中包括的所述多个级中的第n级的节点控制器包括：

第1开关器件，用于响应于起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第1电压对第1节点进行充电；

第2开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第2节点进行放电；

第3开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第3节点进行放电；

第4开关器件，用于在第4开关器件导通时，利用逐帧交替改变极性的第3电压对第2节点进行充电，第4开关器件响应于第3电压导通或截止；

第5开关器件，用于在第5开关器件导通时，利用第3电压对第3节点进行放电，第5开关器件响应于第3电压导通或截止；

第6开关器件，用于在第6开关器件导通时，利用极性与第3电压的极性相反的第4电压对第3节点进行充电，第6开关器件响应于第4电压导通或截止；

第7开关器件，用于在第7开关器件导通时，利用第2电压对第2节点进行放电，第7开关器件响应于第4电压导通或截止；

第8开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第2节点进行放电；

第9开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第3节点进行放电；

第10开关器件，用于响应于充入第2节点中充电的第3电压，利用第2电压对第1节点进行放电；

第11开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第1节点进行放电；以及

第12开关器件，用于响应于来自第n+2级的所述扫描脉冲，利用第2电压对第1节点进行放电。

15、根据权利要求14所述的驱动电路，其中，第1移位寄存器中的第n级的输出单元包括：

第13开关器件，用于响应于充入第1节点中的第1电压，向与第n级相关联的选通线并且向第n+1级和第n-2级提供扫描脉冲；

第14开关器件，用于响应于充入第2节点中的第3电压，向所述相关联的选通线并且向第n+1级和第n-2级提供第2电压；以及

第15开关器件，用于响应于充入第3节点中的第4电压，向所述相关联的选通线并且向第n+1级和第n-2级提供第2电压。

16、根据权利要求13所述的驱动电路，其中，第1移位寄存器中包括的所述多个级中的第n级的节点控制器包括：

第1开关器件，用于响应于起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第1电压对第1节点进行充电；

第2开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第2节点进行放电；

第3开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第3节点进行放电；

第4开关器件，用于在第4开关器件导通时，输出逐帧交替改变极性的第3电压，第4开关器件响应于第3电压导通或截止；

第5开关器件，用于响应于第3电压，利用从第4开关器件输出的第3电压对第2节点进行充电；

第6开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第1节点进行放电；

第7开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第3节点进行放电；

第8开关器件，用于响应于充入第1节点中的第1电压，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第9开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第10开关器件，用于响应于来自第n-1级的起始脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第11开关器件，用于在第11开关器件导通时，输出极性与第3电压的极性相反的第4电压，第11开关器件响应于第4电压导通或截止；

第12开关器件，用于响应于从第11开关器件输出的第4电压，利用第4电压对第3节点进行充电；

第13开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第1节点进行放电；

第14开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第2节点进行放电；

第15开关器件，用于响应于充入第1节点中的第1电压，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第16开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第17开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第18开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第2节点进行放电；

第19开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第3节点进行放电；

第20开关器件，用于响应于来自第n+2级的扫描脉冲中的一个，利用第2电压对第1节点进行放电。

17、根据权利要求16所述的驱动电路，其中，第1移位寄存器中的第n级的输出单元包括：

第21开关器件，用于响应于充入第1节点中的第1电压，向与第n级相关联的选通线并且向第n+1级和第n-2级提供扫描脉冲；

第22开关器件，用于响应于充入第2节点中的第3电压，向所述相关联的选通线并且向第n+1级和第n-2级提供第2电压；以及

第23开关器件，用于响应于充入第3节点中的第4电压，向所述相关联的选通线并且向第n+1级和第n-2级提供第2电压。

18、根据权利要求7所述的驱动电路，其中，第1移位寄存器中包括的每一个级都包括：

节点控制器，用于控制第1节点、第2节点、以及第3节点的逻辑状态；和

第1输出单元，用于根据第1节点、第2节点、以及第3节点的逻辑状态，输出相关联的扫描脉冲和断态电压中的一个，并且将该输出的扫描脉冲和断态电压中的一个提供到一条相关联的选通线；以及

第2输出单元，用于根据第1节点、第2节点、以及第3节点的逻辑状态，输出所述相关联的扫描脉冲和断态电压中的一个，并且将该输出的扫描脉冲和断态电压中的一个提供到设置在关注级下游的一个级，和设置在关注级上游的一个级。

19、根据权利要求18所述的驱动电路，其中，第1移位寄存器中包括的所述多个级中的第n级的节点控制器包括：

第1开关器件，用于响应于起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第1电压对第1节点进行充电；

第2开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第2节点进行放电；

第3开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第3节点进行放电；

第4开关器件，用于在第4开关器件导通时，输出逐帧交替改变极性的第3电压，第4开关器件响应于第3电压导通或截止；

第5开关器件，用于响应于从第4开关器件输出的第3电压，利用该第3电压对第2节点进行充电；

第6开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第1节点进行放电；

第7开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第3节点进行放电；

第8开关器件，用于响应于充入第1节点中的第1电压，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第9开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第10开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第11开关器件，用于在第11开关器件导通时，输出极性与第3电压的极性相反的第4电压，第11开关器件响应于第4电压导通或截止；

第12开关器件，用于响应于从第11开关器件输出的第4电压，利用第4电压对第3节点进行充电；

第13开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第1节点进行放电；

第14开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第2节点进行放电；

第15开关器件，用于响应于充入第1节点中的第1电压，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第16开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第17开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第18开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第2节点进行放电；

第19开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第3节点进行放电；

第20开关器件，用于响应于来自第n+2级的扫描脉冲，利用第2电压对第1节点进行放电。

20、根据权利要求19所述的驱动电路，其中，第1移位寄存器中的第n级的第1输出单元包括：

第21开关器件，用于响应于充入第1节点中的第1电压，向与第n级相关联的选通线提供扫描脉冲；

第22开关器件，用于响应于充入第2节点中的第3电压，向所述选通线提供第2电压；以及

第23开关器件，用于响应于充入第3节点中的第4电压，向所述选通线提供第2电压。

21、根据权利要求20所述的驱动电路，其中，第1移位寄存器中的第n级的第2输出单元包括：

第24开关器件，用于响应于充入第1节点中的第1电压，向第n+1级和第n-2级提供扫描脉冲；

第25开关器件，用于响应于充入第2节点中的第3电压，向第n+1级和第n-2级提供第2电压；以及

第26开关器件，用于响应于充入第3节点中的第4电压，向第n+1级和第n-2级提供第2电压。

22、根据权利要求7所述的驱动电路，其中，第2移位寄存器中包括的每一个级都响应于从设置在关注级上游的一个级输出的第2扫描脉冲而被使能，以输出一个相关联的第2扫描脉冲，并且响应于从设置在关注级下游的一个级输出的第2扫描脉冲而被禁能。

23、根据权利要求22所述的驱动电路，其中，第2移位寄存器中包括的所述多个级中的第n级响应于从第n-1级输出的第2扫描脉冲而被使能，以输出一个相关联的第2扫描脉冲，并且响应于从第n+2级输出的扫描脉冲而被禁能，在此“n”是自然数。

24、根据权利要求23所述的驱动电路，其中：

第2移位寄存器中包括的所述多个级中的第1级响应于第1起始脉冲而被使能，该第1起始脉冲是从外部提供的；并且

第2移位寄存器中包括的所述多个级中的第2级响应于第2起始脉冲而被使能，该第2起始脉冲是从外部提供的。

25、根据权利要求23所述的驱动电路，其中：

第2移位寄存器还包括：

第1哑级，用于输出一扫描脉冲，以禁能第2移位寄存器中的所述多个级中的最后一级；和

第2哑级，用于输出一扫描脉冲，以禁能设置在所述最后一级直接上游的级。

26、根据权利要求27所述的驱动电路，其中，第2哑级响应于从第1哑级输出的扫描脉冲而被使能。

27、根据权利要求7所述的驱动电路，其中，第2移位寄存器中包括的每一个级都包括：

节点控制器，用于控制第1节点、第2节点、以及第3节点的逻辑状态；和

输出单元，用于根据第1节点、第2节点、以及第3节点的逻辑状态，输出扫描脉冲和断态电压中的一个，并且将该输出的扫描脉冲和断态电压中的一个提供到所述选通线、所述设置在关注级下游的级，以及所述设置在关注级上游的级。

28、根据权利要求27所述的驱动电路，其中，第2移位寄存器包括的所述多个级中的第n级的节点控制器包括：

第1开关器件，用于响应于起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第1电压对第1节点进行充电；

第2开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第2节点进行放电；

第3开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第3节点进行放电；

第4开关器件，用于在第4开关器件导通时，利用逐帧交替改变极性的第3电压对第2节点进行充电，第4开关器件响应于第3电压导通或截止；

第5开关器件，用于在第5开关器件导通时，利用第2电压对第3节点进行放电，第5开关器件响应于第3电压导通或截止；

第6开关器件，用于在第6开关器件导通时，利用极性与第3电压的极性相反的第4电压对第3节点进行充电，第6开关器件响应于第4电压导通或截止；

第7开关器件，用于在第7开关器件导通时，利用第2电压对第2节点进行放电，第7开关器件响应于第4电压导通或截止；

第8开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第2节点进行放电；

第9开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第3节点进行放电；

第10开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第1节点进行放电；

第11开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第1节点进行放电；以及

第12开关器件，用于响应于来自第n+2级的扫描脉冲，利用第2电压对第1节点进行放电。

29、根据权利要求28所述的驱动电路，其中，第2移位寄存器中的第n级的输出单元包括：

第13开关器件，用于响应于充入第1节点中的第1电压，向与第n级相关联的选通线并且向第n+1级和第n-2级提供扫描脉冲；

第14开关器件，用于响应于充入第2节点中的第3电压，向所述相关联的选通线并且向第n+1级和第n-2级提供第2电压；以及

第15开关器件，用于响应于充入第3节点中的第4电压，向所述相关联的选通线并且向第n+1级和第n-2级提供第2电压。

30、根据权利要求27所述的驱动电路，其中，第2移位寄存器包括的所述多个级中的第n级的节点控制器包括：

第1开关器件，用于响应于起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第1电压对第1节点进行充电；

第2开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第2节点进行放电；

第3开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第3节点进行放电；

第4开关器件，用于在第4开关器件导通时，输出逐帧交替改变极性的第3电压，第4开关器件响应于第3电压导通或截止；

第5开关器件，用于响应于从第4开关器件输出的第3电压，利用该第3电压对第2节点进行充电；

第6开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第1节点进行放电；

第7开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第3节点进行放电；

第8开关器件，用于响应于充入第1节点中的第1电压，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第9开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第10开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第11开关器件，用于在第11开关器件导通时，输出极性与第3电压的极性相反的第4电压，第11开关器件响应于第4电压导通或截止；

第12开关器件，用于响应于从第11开关器件输出的第4电压，利用该第4电压对第3节点进行充电；

第13开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第1节点进行放电；

第14开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第2节点进行放电；

第15开关器件，用于响应于充入第1节点中的第1电压，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第16开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第17开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第18开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第2节点进行放电；

第19开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第3节点进行放电；以及

第20开关器件，用于响应于来自第n+2级的扫描脉冲，利用第2电压对第1节点进行放电。

31、根据权利要求30所述的驱动电路，其中，第2移位寄存器中的第n级的输出单元包括：

第21开关器件，用于响应于充入第1节点中的第1电压，向与第n级相关联的选通线并且向第n+1级和第n-2级提供扫描脉冲；

第22开关器件，用于响应于充入第2节点中的第3电压，向所述选通线并且向第n+1级和第n-2级提供第2电压；以及

第23开关器件，用于响应于充入第3节点中的第4电压，向所述选通线并且向第n+1级和第n-2级提供第2电压。

32、根据权利要求7所述的驱动电路，其中，第2移位寄存器中包括的每一个级都包括：

节点控制器，用于控制第1节点、第2节点、以及第3节点的逻辑状态；和

第1输出单元，用于根据第1节点、第2节点、以及第3节点的逻辑状态，输出扫描脉冲和断态电压中的一个，并且将该输出的扫描脉冲和断态电压中的一个提供到一条相关联的选通线；以及

第2输出单元，用于根据第1节点、第2节点、以及第3节点的逻辑状态，输出扫描脉冲和断态电压中的一个，并且将该输出的扫描脉冲和断态电压中的一个提供到设置在关注级下游的一个级，和设置在关注级上游的一个级。

33、根据权利要求32所述的驱动电路，其中，第2移位寄存器中包括的所述多个级中的第n级的节点控制器包括：

第1开关器件，用于响应于起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第1电压对第1节点进行充电；

第2开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第2节点进行放电；

第3开关器件，用于响应于充入第1节点中的第1电压，利用第2电压对第3节点进行放电；

第4开关器件，用于在第4开关器件导通时，输出逐帧交替改变极性的第3电压，第4开关器件响应于第3电压导通或截止；

第5开关器件，用于响应于从第4开关器件输出的第3电压，利用该第3电压对第2节点进行充电；

第6开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第1节点进行放电；

第7开关器件，用于响应于充入第2节点中的第3电压，利用第2电压对第3节点进行放电；

第8开关器件，用于响应于充入第1节点中的第1电压，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第9开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第10开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第5开关器件的栅极端子提供第2电压，以使第5开关器件截止；

第11开关器件，用于在第11开关器件导通时，输出极性与第3电压的极性相反的第4电压，第11开关器件响应于第4电压导通或截止；

第12开关器件，用于响应于从第11开关器件输出的第4电压，利用该第4电压对第3节点进行充电；

第13开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第1节点进行放电；

第14开关器件，用于响应于充入第3节点中的第4电压，利用第2电压对第2节点进行放电；

第15开关器件，用于响应于充入第1节点中的第1电压，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第16开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第17开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，向第12开关器件的栅极端子提供第2电压，以使第12开关器件截止；

第18开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第2节点进行放电；

第19开关器件，用于响应于所述起始脉冲和来自第n-1级的扫描脉冲中的一个，利用第2电压对第3节点进行放电；

第20开关器件，用于响应于来自第n+2级的扫描脉冲，利用第2电压对第1节点进行放电。

34、根据权利要求33所述的驱动电路，其中，第2移位寄存器中的第n级的第1输出单元包括：

第21开关器件，用于响应于充入第1节点中的第1电压，向与第n级相关联的选通线提供扫描脉冲；

第22开关器件，用于响应于充入第2节点中的第3电压，向所述选通线提供第2电压；以及

第23开关器件，用于响应于充入第3节点中的第4电压，向所述选通线提供第2电压。

35、根据权利要求34所述的驱动电路，其中，第2移位寄存器中的第n级的第2输出单元包括：

第24开关器件，用于响应于充入第1节点中的第1电压，向第n+1级和第n-2级提供扫描脉冲；

第25开关器件，用于响应于充入第2节点中的第3电压，向第n+1级和第n-2级提供第2电压；以及

第26开关器件，用于响应于充入第3节点中的第4电压，向第n+1级和第n-2级提供第2电压。

36、一种用于驱动显示装置的方法，包括以下步骤：

分别向显示器中包括的多条选通线的一侧端顺序地提供多个第1扫描脉冲，以顺序地驱动所述多条选通线，而且同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段；和

分别向所述多条选通线的另一侧端顺序地提供多个第2扫描脉冲，以顺序地驱动所述多条选通线，而且同时驱动所述多条选通线中的至少两条相邻选通线达预定时间段。

37、根据权利要求36所述的用于驱动显示装置的方法，其中，用于驱动第n+1条选通线的第1扫描脉冲，在用于驱动第n条选通线的第1扫描脉冲保持在有效状态的预定时间段内，被提供到第n条选通线，在此“n”是自然数。

38、根据权利要求36所述的用于驱动显示装置的方法，其中，用于驱动第n+1条选通线的第2扫描脉冲，在用于驱动第n条选通线的第2扫描脉冲保持在有效状态的预定时间段内，被提供到第n条选通线，在此“n”是自然数。

39、根据权利要求36所述的用于驱动显示装置的方法，还包括以下步骤：

向第1移位寄存器和第2移位寄存器中的每一个提供彼此之间都具有相位差的多个时钟脉冲。

40、根据权利要求39所述的用于驱动显示装置的方法，其中，所述多个时钟脉冲顺序地输出，在相邻时间段中输出的多个时钟脉冲具有针对预定时间段同时发生的有效状态。

41、根据权利要求40所述的用于驱动显示装置的方法，其中，所述多个时钟脉冲中的连续时钟脉冲同时保持在有效状态的时间段，具有与所述多个扫描脉冲中的连续扫描脉冲同时保持在有效状态的时间段相等的长度。

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