JPH0628425B2 - 画像表示装置の駆動回路 - Google Patents
画像表示装置の駆動回路Info
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- JPH0628425B2 JPH0628425B2 JP61115079A JP11507986A JPH0628425B2 JP H0628425 B2 JPH0628425 B2 JP H0628425B2 JP 61115079 A JP61115079 A JP 61115079A JP 11507986 A JP11507986 A JP 11507986A JP H0628425 B2 JPH0628425 B2 JP H0628425B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は液晶マトリクスパネル等の画像表示装置の駆動
回路に関する。
回路に関する。
（ロ）従来の技術 第３図は液晶ＴＶ装置に用いられるアクティブマトリク
ス液晶パネルによる液晶表示装置の駆動回路を示す図で
あり、この様な回路は例えば特開昭57-41078号公報に記
載されている。
ス液晶パネルによる液晶表示装置の駆動回路を示す図で
あり、この様な回路は例えば特開昭57-41078号公報に記
載されている。
同図において、アクティブマトリクス型の液晶パネル
（１）は×方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−ｓｉ）よりなるＴ
ＦＴ（薄膜トランジスタ）（１ａ）及び液晶電極（１
ｂ）が図示の如くマトリクス状に接続され、各行
（Ｇ１、Ｇ２…Ｇｍ）及び各列（Ｄ１、Ｄ２…Ｄｎ）は
夫々、行ドライバ（２）及び列ドライバ（３）に接続さ
れている。前記行ドライバはｍ段のシフトレジスタ（２
ａ）及び出力回路（２ｂ）により構成され、前記列ドラ
イバはｎ段のシフトレジスタ（３ａ）、サンプルホール
ド回路（３ｂ）及び出力回路（３ｃ）により構成され
る。（４）は同期制御回路であり、水平同期信号（Ｈ
ｐ）及び垂直同期信号（Ｖｐ）に基づいて、第１、第２
スタートパルス（ＳＴ１）（ＳＴ２）及び第１、第２ク
ロックパルス（ＣＰ１）（ＣＰ２）を作成する。
（１）は×方向にｎ列、Ｙ方向にｍ行の画素を有し、ｍ
×ｎ個のアモルファスシリコン（ａ−ｓｉ）よりなるＴ
ＦＴ（薄膜トランジスタ）（１ａ）及び液晶電極（１
ｂ）が図示の如くマトリクス状に接続され、各行
（Ｇ１、Ｇ２…Ｇｍ）及び各列（Ｄ１、Ｄ２…Ｄｎ）は
夫々、行ドライバ（２）及び列ドライバ（３）に接続さ
れている。前記行ドライバはｍ段のシフトレジスタ（２
ａ）及び出力回路（２ｂ）により構成され、前記列ドラ
イバはｎ段のシフトレジスタ（３ａ）、サンプルホール
ド回路（３ｂ）及び出力回路（３ｃ）により構成され
る。（４）は同期制御回路であり、水平同期信号（Ｈ
ｐ）及び垂直同期信号（Ｖｐ）に基づいて、第１、第２
スタートパルス（ＳＴ１）（ＳＴ２）及び第１、第２ク
ロックパルス（ＣＰ１）（ＣＰ２）を作成する。
第４図は行ドライバの各波形を示す図であり同図（ａ）
は映像信号を表わし、垂直同期信号（Ｖｐ）及び水平同
期信号（Ｈｐ）が重畳されている。図中、Ｔ１は垂直同
期信号区間、Ｔ２は垂直帰線区間、Ｔ３は映像信号区間
である。
は映像信号を表わし、垂直同期信号（Ｖｐ）及び水平同
期信号（Ｈｐ）が重畳されている。図中、Ｔ１は垂直同
期信号区間、Ｔ２は垂直帰線区間、Ｔ３は映像信号区間
である。
シフトレジスタ（２ａ）には第４図（ｂ）（ｃ）に示す
垂直同期信号に同期した第１スタートパルス（ＳＴ１）
及び水平同期信号に同期した第１クロックパルス（ＣＰ
１）が与えられ、各行Ｇ１、Ｇ２…には（ｄ）（ｅ）
（ｆ）に示す如く１Ｈ（１水平期間）づつずらされた電
圧波形が印加される。この電圧波形により水平帰線区間
において各行のＴＦＴ（１ａ）を順次オンさせ各画素に
液晶駆動電圧を印加する。
垂直同期信号に同期した第１スタートパルス（ＳＴ１）
及び水平同期信号に同期した第１クロックパルス（ＣＰ
１）が与えられ、各行Ｇ１、Ｇ２…には（ｄ）（ｅ）
（ｆ）に示す如く１Ｈ（１水平期間）づつずらされた電
圧波形が印加される。この電圧波形により水平帰線区間
において各行のＴＦＴ（１ａ）を順次オンさせ各画素に
液晶駆動電圧を印加する。
一方、列ドライバ（３）の各部波形は第５図に示すよう
になる。列ドライブは各１Ｈ区間において同じ動作をく
りかえす。第５図（ａ）はＴ３における１Ｈ区間を引き
延ばして描いた映像信号である。図中、Ｔ４は水平同期
信号区間及び水平帰線区間、Ｔ５は映像情報の含まれる
区間である。
になる。列ドライブは各１Ｈ区間において同じ動作をく
りかえす。第５図（ａ）はＴ３における１Ｈ区間を引き
延ばして描いた映像信号である。図中、Ｔ４は水平同期
信号区間及び水平帰線区間、Ｔ５は映像情報の含まれる
区間である。
シフトレジスタ（３ａ）には第５図（ｂ）（ｃ）に示す
水平同期信号に同期した第２スタートパルス（ＳＴ２）
及びその周期τ＝Ｔ５／ｎの周波数の第２クロックパル
スが与えられ、シフトレジスタ（３ａ）の各段の出力に
は同図（ｄ）（ｅ）（ｆ）に示すように順次τづつずら
されたパルスが出力される。サンプルホールド回路（３
ｂ）の各段は対応する各段の前記シフトレジスタの出力
により制御され、該出力の立下りにより映像信号の電圧
値をサンプルし次のサンプル時まで（１Ｈの間）ホール
ドする。出力回路（３ｃ）はサンプルホールド回路の出
力を受けて緩衝増巾し列電極を駆動する。
水平同期信号に同期した第２スタートパルス（ＳＴ２）
及びその周期τ＝Ｔ５／ｎの周波数の第２クロックパル
スが与えられ、シフトレジスタ（３ａ）の各段の出力に
は同図（ｄ）（ｅ）（ｆ）に示すように順次τづつずら
されたパルスが出力される。サンプルホールド回路（３
ｂ）の各段は対応する各段の前記シフトレジスタの出力
により制御され、該出力の立下りにより映像信号の電圧
値をサンプルし次のサンプル時まで（１Ｈの間）ホール
ドする。出力回路（３ｃ）はサンプルホールド回路の出
力を受けて緩衝増巾し列電極を駆動する。
上述の液晶表示装置の製造工程中に液晶パネル内及び駆
動回路内でのショート、或いは断線等の故障が発生する
と、シフトレジスタは故障発生ライン以降のラインにシ
フトパルスを発生させることができなくなりパネル全体
が動作不能となり歩留りを著しく低下させてしまう。
動回路内でのショート、或いは断線等の故障が発生する
と、シフトレジスタは故障発生ライン以降のラインにシ
フトパルスを発生させることができなくなりパネル全体
が動作不能となり歩留りを著しく低下させてしまう。
（ハ）発明が解決しようとする問題点 本発明は上述の点に鑑み為されたものでありマトリクス
パネル或いは駆動回路に故障が発生しても正常にパネル
を動作させ、歩留りを向上させることを目的とする。
パネル或いは駆動回路に故障が発生しても正常にパネル
を動作させ、歩留りを向上させることを目的とする。
（ニ）問題点を解決するための手段 本発明はクロックパルスをカウントして２進カウント値
及びその反転出力を導出するカウンタと、前記各行及び
若しくは各列の両端に接続され、前記カウンタ出力をデ
コードして各行及び若しくは各列に前記クロックパルス
に同期して順次シフトするパルスを発生せしめる一対の
デコーダとを備える。
及びその反転出力を導出するカウンタと、前記各行及び
若しくは各列の両端に接続され、前記カウンタ出力をデ
コードして各行及び若しくは各列に前記クロックパルス
に同期して順次シフトするパルスを発生せしめる一対の
デコーダとを備える。
（ホ）作用 上述の手段によりマトリクスパネル或いはデコーダ内で
故障が発生しても各行及び若しくは各列は両端から同一
の信号が印加されているため正常に動作する。
故障が発生しても各行及び若しくは各列は両端から同一
の信号が印加されているため正常に動作する。
（ヘ）実施例 以下、図面に従い本発明の一実施例を説明する。
第１図は本実施例における液晶表示装置の駆動回路を示
すブロック図であり、第３図と同一部分には同一符号を
付し説明を省略する。
すブロック図であり、第３図と同一部分には同一符号を
付し説明を省略する。
同図において、(50)は同期制御回路（４）からの第１ス
タートパルス（ＳＴ１）により第１クロックパルス（Ｃ
Ｄ１）のカウントを開始し、２進カウント出力（Ａ）
（Ｂ）を出力すると共に反転出力（）（）を出力す
る第１カウンタ、(51)(51)はこの第１カウンタ出力をデ
コードして、各行Ｇ１、Ｇ２…の左右に第１クロックパ
ルス（ＣＰ１）毎に順次ハイとなるパルスを夫々、出力
する第１デコーダ、(60)は前記同期制御回路（４）から
の第２スタートパルス（ＳＴ２）及び第２クロックパル
ス（ＣＰ２）に基づいて２進カウント出力を出力する第
２カウンタ、(61)(61)はこの第２カウンタ出力をデコー
ドして各列Ｄ１、Ｄ２…の上下に第２クロックパルス
（ＣＰ２）毎に順次ハイとなるパルスを夫々、出力する
第２デコーダである。本実施例においては従来のシフト
レジスタに相当する機能を２進カウンタ及びデコーダに
置き換えている。よって、第１カウンタ(50)、第１デコ
ータ(51)及び出力回路(52)により行ドライバ（５）が構
成され、第２カウント(60)、第２デコーダ(61)、サンプ
ルホールド回路(62)及び出力回路(63)により列ドライバ
（６）が構成される。そして、前記第１、第２デコーダ
(51)(61)、出力回路(52)(63)及びサンプルホールド回路
(62)は液晶パネル（１）と同一基板上に且つ同一工程で
ａ−ＳｉＴＦＴにより形成される。
タートパルス（ＳＴ１）により第１クロックパルス（Ｃ
Ｄ１）のカウントを開始し、２進カウント出力（Ａ）
（Ｂ）を出力すると共に反転出力（）（）を出力す
る第１カウンタ、(51)(51)はこの第１カウンタ出力をデ
コードして、各行Ｇ１、Ｇ２…の左右に第１クロックパ
ルス（ＣＰ１）毎に順次ハイとなるパルスを夫々、出力
する第１デコーダ、(60)は前記同期制御回路（４）から
の第２スタートパルス（ＳＴ２）及び第２クロックパル
ス（ＣＰ２）に基づいて２進カウント出力を出力する第
２カウンタ、(61)(61)はこの第２カウンタ出力をデコー
ドして各列Ｄ１、Ｄ２…の上下に第２クロックパルス
（ＣＰ２）毎に順次ハイとなるパルスを夫々、出力する
第２デコーダである。本実施例においては従来のシフト
レジスタに相当する機能を２進カウンタ及びデコーダに
置き換えている。よって、第１カウンタ(50)、第１デコ
ータ(51)及び出力回路(52)により行ドライバ（５）が構
成され、第２カウント(60)、第２デコーダ(61)、サンプ
ルホールド回路(62)及び出力回路(63)により列ドライバ
（６）が構成される。そして、前記第１、第２デコーダ
(51)(61)、出力回路(52)(63)及びサンプルホールド回路
(62)は液晶パネル（１）と同一基板上に且つ同一工程で
ａ−ＳｉＴＦＴにより形成される。
第２図に第１デコーダの具体的回路と共に行ドライバの
動作を説明する。第１カウンタ(50)からの２進カウント
出力（Ａ）、（Ｂ）及びそれらの反転出力（）（）
の各ラインと各行Ｇ１、Ｇ２…とがマトリクス状に交叉
しており各行にはＡＮＤゲートを構成する２個のＴＦＴ
が直列に配されている。更に各行には負荷ＴＦＴ
（Ｔ９）〜（Ｔ１２）が接続され、その出力には出力回
路(52)が各行毎に接続されている。
動作を説明する。第１カウンタ(50)からの２進カウント
出力（Ａ）、（Ｂ）及びそれらの反転出力（）（）
の各ラインと各行Ｇ１、Ｇ２…とがマトリクス状に交叉
しており各行にはＡＮＤゲートを構成する２個のＴＦＴ
が直列に配されている。更に各行には負荷ＴＦＴ
（Ｔ９）〜（Ｔ１２）が接続され、その出力には出力回
路(52)が各行毎に接続されている。
今、カウンタ出力が“００”のとき、（Ａ）（Ｂ）が共
に“０”で（）（）が共に“１”となり、ＴＦＴ
（Ｔ１）（Ｔ２）（Ｔ４）（Ｔ５）がオンとなるため、
行（Ｇ１）のみがローとなる。次に、カウンタ出力が
“０１”のとき（Ａ）（）が共に“０”で（）
（Ｂ）が共に“１”となりＴＦＴ（Ｔ２）（Ｔ４）（Ｔ
７）がオンとなるため、行（Ｇ２）がローとなる。この
ようにカウンタ出力が順次インクリメントしていくと、
順次次の行がローとなって選択され、次段の出力回路で
反転増巾されてその行の液晶パネル内のＴＦＴが駆動さ
れる。
に“０”で（）（）が共に“１”となり、ＴＦＴ
（Ｔ１）（Ｔ２）（Ｔ４）（Ｔ５）がオンとなるため、
行（Ｇ１）のみがローとなる。次に、カウンタ出力が
“０１”のとき（Ａ）（）が共に“０”で（）
（Ｂ）が共に“１”となりＴＦＴ（Ｔ２）（Ｔ４）（Ｔ
７）がオンとなるため、行（Ｇ２）がローとなる。この
ようにカウンタ出力が順次インクリメントしていくと、
順次次の行がローとなって選択され、次段の出力回路で
反転増巾されてその行の液晶パネル内のＴＦＴが駆動さ
れる。
そして、全ての行の駆動が終了し、次のスタート信号に
より第１カウンタ(50)がリセットされると、次のフレー
ムの走査が開始される。
より第１カウンタ(50)がリセットされると、次のフレー
ムの走査が開始される。
尚、第２図ではデコーダ(51)及び出力回路(52)を左側の
分しか示していないが実際は第１図の如く左右対称に配
されており、１つの行は左右から同じ信号により駆動さ
れる。
分しか示していないが実際は第１図の如く左右対称に配
されており、１つの行は左右から同じ信号により駆動さ
れる。
従って、液晶パネル（１）の走査ラインがどこか１ケ所
で断線があってもライン両側から信号が供給されている
ためライン全体に信号が供給され表示は完全に行なわれ
る。また、アクティブマトリクスの中で走査ラインと信
号ラインがどこかでショートした時には、その部分を走
査ライン上で信号ラインをまたいだ２ケ所を切断するこ
とによりライン欠陥を点欠陥に変えることができる。
で断線があってもライン両側から信号が供給されている
ためライン全体に信号が供給され表示は完全に行なわれ
る。また、アクティブマトリクスの中で走査ラインと信
号ラインがどこかでショートした時には、その部分を走
査ライン上で信号ラインをまたいだ２ケ所を切断するこ
とによりライン欠陥を点欠陥に変えることができる。
次にデコーダ側で故障が発生した場合について述べる。
まずカウンタからのコード信号ラインとデコーダのＡＮ
Ｄゲートのラインとの間でショートした場合は、ＡＮＤ
ゲートのライン配線をコード信号ラインの両側で切断す
れば、もう一方のデコーダからの出力の供給により故障
を来たさない。また、ＡＮＤゲートのラインのどこで断
線しても前述同様にもう一方のデコーダの出力で補償で
きる。
まずカウンタからのコード信号ラインとデコーダのＡＮ
Ｄゲートのラインとの間でショートした場合は、ＡＮＤ
ゲートのライン配線をコード信号ラインの両側で切断す
れば、もう一方のデコーダからの出力の供給により故障
を来たさない。また、ＡＮＤゲートのラインのどこで断
線しても前述同様にもう一方のデコーダの出力で補償で
きる。
更に、デコーダのコード信号ライン上で断線が発生して
も、コード信号はマトリクスの上下から供給されている
ため動作に支障を来たさない。
も、コード信号はマトリクスの上下から供給されている
ため動作に支障を来たさない。
更にコード信号ライン上で、２ケ所で断線が起きた場
合、その２点間に存在するＡＮＤゲートラインに対応す
る出力回路の出力ラインをレーザー等で切断すれば、故
障ラインはオープンとなり他方のデコーダからの信号で
駆動できる。
合、その２点間に存在するＡＮＤゲートラインに対応す
る出力回路の出力ラインをレーザー等で切断すれば、故
障ラインはオープンとなり他方のデコーダからの信号で
駆動できる。
尚、上述の如くデコーダのマトリクスの上下からコード
信号を印加する方法は、同様に列ドライバのデコーダ(6
1)に適用できることは明白である。
信号を印加する方法は、同様に列ドライバのデコーダ(6
1)に適用できることは明白である。
（ト）発明の効果 上述の如く本発明に依れば、製造工程中にマトリクスパ
ネル或いは駆動回路内で断線或いはショート等の故障が
発生してもほとんど支障なく動作させることができるた
め、従来の駆動回路にシフトレジスタを用いたものに比
べて大巾に歩留りを向上させることが可能となる。
ネル或いは駆動回路内で断線或いはショート等の故障が
発生してもほとんど支障なく動作させることができるた
め、従来の駆動回路にシフトレジスタを用いたものに比
べて大巾に歩留りを向上させることが可能となる。
第１図は本発明一実施例における液晶表示装置の駆動回
路を示すブロック図、第２図は第１デコーダの具体的回
路図、第３図は従来の駆動回路を示す図、第４図は行ド
ライバの要部波形図、第５図は列ドライバの要部波形図
である。 （１）……液晶パネル、（４）……同期制御回路、
（２）（５）……行ドライバ、（３）（６）……列ドラ
イバ、(51)(61)……デコーダ、(52)(63)……出力回路
路を示すブロック図、第２図は第１デコーダの具体的回
路図、第３図は従来の駆動回路を示す図、第４図は行ド
ライバの要部波形図、第５図は列ドライバの要部波形図
である。 （１）……液晶パネル、（４）……同期制御回路、
（２）（５）……行ドライバ、（３）（６）……列ドラ
イバ、(51)(61)……デコーダ、(52)(63)……出力回路
Claims (1)
- 【請求項１】複数個の画素がマトリクス状に配置された
アクティブマトリクスパネルの各行及び各列を夫々所定
周波数のクロックパルスにより選択して前記各画素を駆
動してなる画像表示装置の駆動回路において、前記クロ
ックパルスをカウントして２進カウント値及びその反転
出力を導出するカウンタと、前記各行及び若しくは各列
の両端に夫々接続され、カウンタ出力をデコードして前
記各行及び若しくは各列に、前記クロックパルスに同期
して順次シフトするパルスを発生せしめる一対のデコー
ダとを備える画像表示装置の駆動回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115079A JPH0628425B2 (ja) | 1986-05-20 | 1986-05-20 | 画像表示装置の駆動回路 |
| EP87902776A EP0269744B1 (en) | 1986-05-13 | 1987-05-12 | Circuit for driving an image display device |
| CA000536940A CA1294075C (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display apparatus |
| DE3750870T DE3750870T2 (de) | 1986-05-13 | 1987-05-12 | Antriebsschaltung einer bildanzeigevorrichtung. |
| KR1019880700025A KR900009055B1 (ko) | 1986-05-13 | 1987-05-12 | 영상 표시 장치용 구동 회로 |
| PCT/JP1987/000294 WO1987007067A1 (en) | 1986-05-13 | 1987-05-12 | Circuit for driving an image display device |
| US07/411,234 US5051739A (en) | 1986-05-13 | 1987-05-12 | Driving circuit for an image display apparatus with improved yield and performance |
| AU73947/87A AU588693B2 (en) | 1986-05-13 | 1987-05-12 | Driving circuit for image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61115079A JPH0628425B2 (ja) | 1986-05-20 | 1986-05-20 | 画像表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62271569A JPS62271569A (ja) | 1987-11-25 |
| JPH0628425B2 true JPH0628425B2 (ja) | 1994-04-13 |
Family
ID=14653659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61115079A Expired - Fee Related JPH0628425B2 (ja) | 1986-05-13 | 1986-05-20 | 画像表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628425B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625976B2 (ja) * | 1987-11-10 | 1997-07-02 | セイコーエプソン株式会社 | 平板表示装置の駆動方法 |
| US5751261A (en) * | 1990-12-31 | 1998-05-12 | Kopin Corporation | Control system for display panels |
| US6320568B1 (en) | 1990-12-31 | 2001-11-20 | Kopin Corporation | Control system for display panels |
| US5801672A (en) * | 1993-09-09 | 1998-09-01 | Kabushiki Kaisha Toshiba | Display device and its driving method |
| JPH11338439A (ja) * | 1998-03-27 | 1999-12-10 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の駆動回路および半導体表示装置 |
| US6452577B1 (en) | 1998-11-06 | 2002-09-17 | Kopin Corporation | Microdisplay viewer |
| US6999057B2 (en) | 2000-02-22 | 2006-02-14 | Kopin Corporation | Timing of fields of video |
| KR101166819B1 (ko) | 2005-06-30 | 2012-07-19 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 |
-
1986
- 1986-05-20 JP JP61115079A patent/JPH0628425B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62271569A (ja) | 1987-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |