KR101587610B1

KR101587610B1 - 구동회로

Info

Publication number: KR101587610B1
Application number: KR1020090089124A
Authority: KR
Inventors: 이재훈; 문승환
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-09-21
Filing date: 2009-09-21
Publication date: 2016-01-25
Also published as: CN102024437A; US8860648B2; US20110069044A1; JP2011065740A; KR20110031748A; CN102024437B; JP5743462B2

Abstract

구동회로에서, 쉬프트 레지스터는 서로 연결되어 순차적으로 제1 신호를 출력하는 다수의 스테이지를 포함한다. 다수의 스테이지 각각은 제1 출력부, 제2 출력부, 제어부, 홀딩부 및 인버터부로 이루어진다. 제1 출력부는 제1 신호를 출력하고, 제2 출력부는 제1 신호를 제2 신호로써 다음 스테이지로 제공한다. 제어부는 제1 및 제2 출력부들의 동작을 제어하고, 홀딩부는 제1 출력부의 턴-오프 구간에서 제1 신호를 제1 전압으로 홀딩시킨다. 인버터부는 제1 출력부의 턴-온 구간동안 제2 출력부로부터의 제2 신호에 응답하여 제1 전압보다 낮은 제2 전압을 홀딩부에 공급하여 홀딩부를 턴-오프시킨다. 따라서, 고온 환경에서 구동회로가 정상적으로 동작할 수 있다.

Description

구동회로{DRIVING CIRCUIT}

본 발명은 구동회로에 관한 것으로, 더욱 상세하게는 고온 환경에서 안정적으로 동작 가능한 구동회로에 관한 것이다.

액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.

액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 데이터 신호를 출력하기 위한 데이터 구동회로가 연결된다.

최근 들어, 액정표시장치는 게이트 구동회로를 액정표시패널 상에 박막 공정을 통해 직접적으로 형성하는 구조를 채용하고 있다.

이러한 액정표시장치에서, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 각 스테이지는 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 유기적으로 연결된 다수의 트랜지스터를 포함한다.

그러나, 고온 환경에서 트랜지스터들의 문턱 전압이 감소하여, 고온 환경에서 게이트 구동회로가 오동작할 수 있다.

따라서, 본 발명의 목적은 고온 환경에서 안정적으로 동작 가능한 구동회로를 제공하는 것이다.

본 발명에 따른 구동회로는 다수의 스테이지가 종속적으로 연결되어 순차적으로 제1 신호를 출력하는 쉬프트 레지스터를 포함한다. 상기 다수의 스테이지 각각은 제1 출력부, 제2 출력부, 제어부, 홀딩부 및 인버터부를 포함한다.

상기 제1 출력부는 상기 제1 신호를 출력하고, 상기 제2 출력부는 상기 제1 신호를 제2 신호로써 다음 스테이지들 중 하나의 스테이지로 제공한다. 상기 제어부는 상기 제1 및 제2 출력부들의 동작을 제어하고, 상기 홀딩부는 상기 제1 출력부의 턴-오프 구간에서 상기 제1 신호를 제1 전압으로 홀딩시킨다. 상기 인버터부는 상기 제1 출력부의 턴-온 구간동안 상기 제2 출력부로부터의 상기 제2 신호에 응답하여 상기 제1 전압보다 낮은 제2 전압을 상기 홀딩부에 공급하여 상기 홀딩부를 턴-오프시킨다.

이와 같은 구동회로에 따르면, 각 스테이지는 자체 캐리 신호에 의해서 인버터부의 출력을 제어함으로써 제1 신호의 프리챠징 및 부트스트래핑 동작을 정상적으로 수행할 수 있고, 고온 환경에서 제1 및 제2 출력부가 비정상적으로 동작하는 것을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.

도 1을 참조하면, 게이트 구동회로(100)는 서로 종속적으로 연결된 다수의 스테이지(SRC1~SRCn)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 여기서, n은 1이상의 정수이다. 상기 쉬프트 레지스터의 상기 다수의 스테이지(SRC1~SRCn)는 다수의 게이트 라인(GL1~GLn)의 제1 단부에 각각 연결되고, 순차적으로 게이트 신호를 출력하여 대응하는 게이트 라인으로 공급한다.

상기 다수의 스테이지(SRC1~SRCn) 각각은 입력단자(IN), 제1 및 제2 클럭단자(CK1, CK2), 제1 및 제2 전압입력단자(V1, V2), 제1 및 제2 제어단자(CT1, CT2), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.

각 스테이지(SRC1~SRCn)의 입력단자(IN)는 이전 스테이지(이하, 제1 이전 스테이지)의 캐리단자(CR)에 전기적으로 연결되어 이전 캐리신호를 수신한다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력단자(IN)에는 이전 스테이지가 존재하지 않으므로, 이전 캐리신호 대신에 상기 게이트 구동회 로(100)의 구동을 개시하는 개시신호(STV)가 제공된다.

상기 각 스테이지(SRC1~SRCn)의 제1 제어단자(CT1)는 다음 스테이지(이하, 제1 다음 스테이지)의 캐리단자(CR)에 전기적으로 연결되어 제1 다음 캐리신호를 수신한다. 상기 각 스테이지(SRC1~SRCn)의 제2 제어단자(CT2)는 상기 제1 다음 스테이지의 다음 스테이지(이하, 제2 다음 스테이지)의 캐리단자(CR)에 전기적으로 연결되어 제2 다음 캐리신호를 수신한다. 단, 상기 다수의 스테이지(SRC1~SRCn) 중 마지막 스테이지(SRCn)의 제1 및 제2 제어단자(CT1, CT2)로 입력되는 신호에 대해서는 이후 도 6을 참조하여 설명하기로 한다.

상기 다수의 스테이지(SRC1~SRCn) 중 홀수번째 스테이지(SRC1, SRC3)의 제1 클럭단자(CK1)에는 클럭 신호(CKV)가 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 클럭바 신호(CKVB)이 제공된다. 상기 다수의 스테이지(SRC1~SRCn) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 클럭바 신호(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 클럭 신호(CKV)이 제공된다.

상기 각 스테이지(SRC1~SRCn)의 제1 전압입력단자(V1)에는 제1 전압(VSS1)이 인가되고, 상기 각 스테이지(SRC1~SRCn)의 제2 전압입력단자(V2)에는 상기 제1 전압(VSS1)보다 낮은 전압레벨을 갖는 제2 전압(VSS2)이 인가된다. 상기 제1 전압(VSS1)은 그라운드 전압 또는 마이너스 전압일 수 있다. 본 발명의 일 예로, 상기 제1 전압(VSS1)은 -6V이고, 상기 제2 전압(VSS2)은 -12V일 수 있다.

상기 각 스테이지(SRC1~SRCn)의 출력단자(OUT)는 대응하는 게이트 라인이 연 결된다. 따라서, 상기 출력단자(OUT)를 통해 출력된 게이트 신호는 상기 대응하는 게이트 라인으로 인가된다.

상기 각 스테이지(SRC1~SRCn)의 캐리단자(CR)는 상기 제1 다음 스테이지의 입력단자(IN)에 전기적으로 연결되고, 상기 제1 이전 스테이지의 제1 제어단자(CT1)에 전기적으로 연결되며, 상기 제1 이전 스테이지의 이전 스테이지(이하, 제2 이전 스테이지)의 제2 제어단자(CT2)에 전기적으로 연결되어 캐리신호를 제공한다.

상기 게이트 라인들(GL1~GLn)의 제2 단부에는 다수의 방전 트랜지스터(NT_D)들이 각각 연결된다. 상기 다수의 방전 트랜지스터(NT_D) 각각은 대응하는 게이트 라인의 다음 게이트 라인에 연결된 제어전극, 상기 제1 전압(VSS1)을 수신하는 입력전극 및 상기 대응하는 게이트 라인에 연결된 출력전극을 구비한다. 따라서, 상기 각 방전 트랜지스터(NT_D)는 상기 다음 게이트 라인으로 인가된 다음 게이트 신호에 응답하여 대응하는 게이트 라인의 게이트 신호를 상기 제1 전압(VSS1)으로 방전시킨다.

여기서, 마지막 게이트 라인(GLn)에 연결된 방전 트랜지스터(NT_D)의 연결 구조에 대해서는 이후 도 6을 참조하여 구체적으로 설명하기로 한다.

도 2는 도 1에 도시된 다수의 스테이지 중 i번째 스테이지의 회로도이다. 여기서, i는 1보다 크고 n보다 작은 정수로 정의된다. 도 1에 도시된 다수의 스테이지 각각은 동일한 회로 구성을 가지므로, 도 2에서는 i번째 스테이지의 구성을 일 예로 나타낸다.

도 2를 참조하면, i번째 스테이지(SRCi)는 제1 출력부(111), 제2 출력부(112), 제어부(113), 홀딩부(114) 및 인버터부(115)를 포함한다.

상기 제1 출력부(111)는 게이트 신호(O(i))를 출력하고, 상기 제2 출력부(112)는 상기 게이트 신호(O(i))와 동일한 캐리신호(Cr(i))를 다음 스테이지(이하, i+1번째 스테이지)로 제공한다.

상기 제어부(113)는 상기 제1 및 제2 출력부(111, 112)의 동작을 제어하고, 상기 홀딩부(114)는 상기 제1 출력부(111)의 턴-오프 구간에서 상기 게이트 신호(O(i))를 제1 전압(VSS1)으로 홀딩시킨다. 상기 인버터부(115)는 상기 홀딩부(114)의 동작을 제어한다. 특히, 상기 인버터부(115)는 상기 제1 출력부(111)의 턴-온 구간동안 상기 캐리 신호(Cr(i))에 응답하여 상기 제1 전압(VSS1)보다 낮은 제2 전압(VSS2)을 상기 홀딩부(114)에 공급하여 상기 홀딩부(114)를 턴-오프시킨다.

구체적으로, 상기 제1 출력부(111)는 클럭 신호(CKV)를 수신하는 제1 전극, 상기 제어부(113)의 출력단(이하, 제1 노드(NQ))에 연결된 제2 전극, 및 상기 게이트 신호(O(i))를 출력하는 제3 전극을 포함하는 제1 출력 트랜지스터(NT1)로 이루어진다. 상기 제2 출력부(112)는 상기 클럭 신호(CKV)를 수신하는 제1 전극, 상기 제1 출력 트랜지스터(NT1)의 제2 전극에 연결된 제2 전극, 및 상기 캐리 신호(Cr(i))를 출력하는 제3 전극을 포함하는 제2 출력 트랜지스터(NT2)로 이루어진다.

상기 제어부(113)는 제1 내지 제6 제어 트랜지스터(NT3, NT4, NT5, NT13, NT14, NT15), 제1 및 제2 커패시터(C1, C2)를 포함한다.

상기 제1 제어 트랜지스터(NT3)는 이전 스테이지(이하, i-1번째 스테이지)의 제2 출력부(112)로부터 이전 캐리신호(Cr(i-1))를 공통으로 수신하는 제1 및 제2 전극, 상기 제1 출력 트랜지스터(NT1)의 제2 전극에 연결된 제3 전극을 포함한다.

상기 제2 제어 트랜지스터(NT4)는 상기 제1 출력 트랜지스터(NT1)의 제3 전극에 연결된 제1 전극, 상기 i+1번째 스테이지의 제2 출력부(112)로부터 제1 다음 캐리 신호(Cr(i+1))를 수신하는 제2 전극, 및 제1 전압(VSS1)이 입력되는 제1 전압입력단자(V1)에 연결된 제3 전극을 포함한다.

상기 제3 제어 트랜지스터(NT5)는 상기 제1 출력 트랜지스터(NT1)의 제2 전극에 연결된 제1 전극, 상기 제1 다음 스테이지의 제2 출력부로부터 상기 제1 다음 캐리 신호(Cr(i+1))를 수신하는 제2 전극, 및 상기 제1 전압입력단자(V1)에 연결된 제3 전극을 포함한다.

상기 제1 커패시터(C1)는 상기 제1 출력 트랜지스터(NT1)의 제2 및 제3 전극 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 제2 출력 트랜지스터(NT2)의 제2 및 제3 전극 사이에 연결된다.

상기 제1 제어 트랜지스터(NT3)가 상기 이전 캐리신호(Cr(i-1))에 응답하여 턴-온되면, 상기 제1 노드(NQ)의 전위가 상승하여 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)가 턴-온된다. 상기 턴-온된 제1 및 제2 출력 트랜지스터(NT1, NT2)에 의해서 상기 출력단자(OUT) 및 상기 캐리단자(CR)의 전위가 상승하면, 상기 제1 노드(NQ)의 전위는 상기 제1 및 제2 커패시터(C1, C2)에 의해서 부스트 업(Boost-up) 된다. 따라서, 이러한 부스트 업에 따른 부스트트래핑 동작에 의해서 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)는 턴-온 상태를 계속 유지할 수 있고, 상기 게이트 신호(O(i)) 및 상기 캐리 신호(Cr(i))는 상기 클럭 신호(CKV)의 하이 구간 동안 하이 상태로 발생될 수 있다.

상기 제2 제어 트랜지스터(NT4)는 제1 다음 캐리 신호(Cr(i+1))에 응답하여 상기 게이트 신호(O(i))를 상기 제1 전압(VSS1)으로 다운시킨다. 또한, 상기 제3 제어 트랜지스터(NT5)는 상기 제1 다음 캐리 신호(Cr(i+1))에 응답하여 상기 제1 노드(NQ)의 전위를 상기 제1 전압(VSS1)으로 다운시킨다. 이처럼, 상기 제1 노드(NQ)의 전위를 다운시켜, 상기 제1 노드(NQ)에 연결된 상기 제1 및 제2 출력 트랜지스터(NT1, NT2)를 턴-오프시킬 수 있다.

한편, 상기 홀딩부(114)는 제1 및 제2 홀딩 트랜지스터(NT6, NT12)를 포함한다. 상기 제1 홀딩 트랜지스터(NT6)는 상기 제1 출력 트랜지스터(NT1)의 턴-오프 구간에서 상기 게이트 신호(O(i))를 상기 제1 전압(VSS1)으로 홀딩시키고, 상기 제2 홀딩 트랜지스터(NT12)는 상기 제2 노드(NA)에 연결되어 상기 제2 출력 트랜지스터(NT2)의 턴-오프 구간동안 상기 캐리 신호(Cr(i))를 상기 제2 전압(VSS2)으로 홀딩시키는 제2 홀딩 트랜지스터(NT12)로 이루어진다.

구체적으로, 상기 제1 홀딩 트랜지스터(NT6)는 상기 제1 출력 트랜지스터(NT1)의 제3 전극에 연결된 제1 전극, 상기 제2 노드(NA)에 연결된 제2 전극, 및 상기 제1 전압입력단자(V1)에 연결된 제3 전극을 구비한다. 상기 제2 홀딩 트랜지스터(NT12)는 상기 제2 출력 트랜지스터(NT2)의 제3 전극에 연결된 제1 전극, 상기 제2 노드(NA)에 연결된 제2 전극, 및 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비한다.

상기 인버터부(115)는 제1 내지 제5 트랜지스터(NT11, NT10, NT9, NT7, NT8), 제3 및 제4 커패시터(C3, C4)를 포함한다.

상기 제1 트랜지스터(NT11)는 상기 제1 홀딩 트랜지스터(NT6)의 제2 전극에 연결된 제1 전극, 상기 제2 출력부(112)로부터 상기 캐리 신호(Cr(i))를 수신하는 제2 전극, 및 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비한다.

상기 제2 트랜지스터(NT10)는 상기 제1 홀딩 트랜지스터(NT6)의 제2 전극에 연결된 제1 전극, 상기 이전 스테이지로부터 상기 이전 캐리 신호(Cr(i-1))를 수신하는 제2 전극, 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비한다.

또한, 상기 제3 트랜지스터(NT9)는 클럭 신호(CKV)를 수신하는 제1 전극, 상기 제2 출력부(112)로부터 상기 캐리 신호(Cr(i))를 수신하는 제2 전극, 및 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비한다.

상기 제4 트랜지스터(NT7)은 상기 클럭 신호(CKV)를 공통으로 수신하는 제1 및 제2 전극, 및 상기 제3 트랜지스터(NT9)의 제1 전극에 연결된 제3 전극을 포함하고, 상기 제5 트랜지스터(NT8)는 상기 클럭 신호(CKV)를 수신하는 제1 전극, 상기 제4 트랜지스터(NT7)의 제3 전극에 연결된 제2 전극 및 상기 제2 노드(NA)에 연결된 제3 전극을 포함한다.

상기 제3 커패시터(C3)는 상기 제5 트랜지스터(NT8)의 제1 및 제2 전극 사이에 연결되고, 상기 제4 커패시터(C4)는 상기 제4 트랜지스터(NT7)의 제3 전극과 상 기 제5 트랜지스터(NT8)의 제3 전극 사이에 연결된다.

이하, 상기 인버터부(115)의 동작을 설명하기로 한다.

먼저, 상기 제1 트랜지스터(NT11)는 상기 제1 출력부(111)의 턴-온 구간 동안 상기 캐리 신호(Cr(i))에 응답하여 상기 제2 노드(NA)에 상기 제2 전압(VSS2)을 공급한다. 따라서, 상기 제1 출력부(111)의 턴-온 구간동안 상기 제1 및 제2 홀딩 트랜지스터(NT6, NT12)는 상기 제2 전압(VSS2)에 의해서 턴-오프된다.

또한, 상기 제2 트랜지스터(NT10)는 상기 이전 캐리 신호(Cr(i-1))에 응답하여 상기 제2 노드(NA)에 제2 전압(VSS2)을 공급한다.

상기 제3 트랜지스터(NT9)는 상기 제2 출력부(112)로부터의 상기 캐리 신호(Cr(i))에 응답하여 턴-온되어, 상기 클럭 신호(CKV)의 하이 구간동안 턴-온된 상기 제4 트랜지스터(NT7)로부터 출력된 상기 클럭 신호(CKV)를 상기 제2 전압(VSS2)으로 다운시킨다. 따라서, 상기 클럭 신호(CKV)가 상기 제2 노드(NA)로 인가되는 것을 방지할 수 있다.

상기 제3 및 제4 커패시터(C3, C4)는 상기 클럭 신호(CKV)에 의해서 서서히 전압을 충전한다. 이후, 충전된 전압에 의해서 상기 제5 트랜지스터(NT8)가 턴-온되고, 상기 제1 내지 제3 트랜지스터(NT11, NT10, NT9)가 턴-오프되면, 상기 제2 노드(NA)의 전위는 상기 충전 전압에 의해서 상승할 수 있다.

상기 제2 노드(NA)의 전위가 상승하면, 상기 제1 및 제2 홀딩 트랜지스터(NT6, NT12)가 턴-온되고, 턴-온된 상기 제1 및 제2 홀딩 트랜지스터(NT6, 에12 ㅇ)에 의해서 상기 게이트 신호(O(i)) 및 캐리 신호(Cr(i))가 각각 제1 및 제2 전 압(VSS1, VSS2)으로 홀딩될 수 있다.

상술한 바와 같이, 각 스테이지의 인버터부(115)는 자신의 스테이지로부터 출력된 캐리 신호(Cr(i))에 응답하여 상기 제2 노드(NA)의 전위를 상기 제2 전압(VSS2)으로 홀딩시키는 제1 트랜지스터(NT11)를 구비함으로써, 특히 상기 제2 노드(NA)의 전위를 안정화시킬 수 있다. 이로써, 부트스트래핑 동작이 정상적으로 이루어질 수 있고, 고온에서 상기 제1 출력 트랜지스터(NT1)가 비정상적으로 동작하는 것을 방지할 수 있다.

또한, 인버터부(115)는 이전 스테이지의 이전 캐리 신호(Cr(i-1))에 응답하여 상기 제2 노드(NA)의 전위를 미리 다운시키는 제2 트랜지스터(NT10)을 구비함으로써, 특히, 상기 게이트 신호(O(i))를 프리챠징시킬 수 있다.

상기 i번째 스테이지(SRCi)는 상기 제1 노드(NQ)의 전위를 안정화시키기 위한 안정화부(116)를 더 포함한다. 상기 안정화부(116)는 제4 내지 제6 제어 트랜지스터로 이루어진다.

상기 제4 제어 트랜지스터(NT13)는 상기 제1 노드(NQ)에 연결된 제1 전극, 상기 제1 다음 스테이지의 다음 스테이지(이하, 제2 다음 스테이지)로부터 캐리 신호(이하, 제2 캐리 신호)(Cr(i+2))를 수신하는 제2 전극, 및 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비한다.

상기 제5 제어 트랜지스터(NT14)는 상기 제1 노드(NQ)에 연결된 제1 전극, 상기 제2 노드(NA)에 연결된 제2 전극 및 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비하며, 상기 제6 제어 트랜지스터(NT15)는 상기 제1 출력 트랜지스 터(NT1)의 제3 전극에 연결된 제1 전극, 클럭바 신호(CKVB)를 수신하는 제2 전극 및 상기 제1 전압입력단자(V1)에 연결된 제3 전극을 구비한다.

상기 제4 제어 트랜지스터(NT13)는 상기 제2 캐리 신호(Cr(i+2))에 응답하여 상기 제1 노드(NQ)에 상기 제2 전압(VSS2)을 공급한다. 따라서, 상기 제1 노드(NQ)의 전위는 상기 제2 캐리 신호(Cr(i+2))에 의해서 상기 제2 전압(VSS2)으로 안정화될 수 있다.

또한, 상기 제5 제어 트랜지스터(NT14)는 상기 제2 노드(NA)의 전위에 따라서 턴-온 또는 턴-오프된다. 즉, 상기 제2 노드(NA)의 전위가 상기 제2 전압(VSS2)으로 다운되면 상기 제5 제어 트랜지스터(NT14)는 턴-오프된다. 그러나, 상기 제2 노드(NA)의 전위가 상기 클럭 신호(CKV)에 의해서 상승하면, 상기 제5 제어 트랜지스터(NT14)가 턴-온되고, 턴-온된 상기 제5 제어 트랜지스터(NT14)는 상기 제1 노드(NQ)의 전위를 상기 제2 전압(VSS2)으로 다운시킨다. 이로써, 상기 게이트 신호(O(i))의 로우 구간동안 상기 제1 노드(NQ)의 전위는 상기 제4 및 제5 제어 트랜지스터(NT13, NT14)에 의해서 상기 제2 전압(VSS2)으로 안정화될 수 있다.

상기 제6 제어 트랜지스터(NT15)는 상기 클럭 신호(CKV)에 반전된 위상을 갖는 상기 클럭바 신호(CKVB)에 응답하여 상기 제1 출력 트랜지스터(NT1)로부터 출력된 상기 게이트 신호(O(i))를 상기 제1 전압(VSS1)으로 유지시킨다.

이처럼, 상기 제1 노드(NQ)의 전위를 안정화시키기 위한 안정화부(116)를 구비함으로써, 상기 제1 출력 트랜지스터(NT1)의 누설 전류를 감소시킬 수 있고, 또한, 고온에서 상기 제1 출력 트랜지스터(NT1)가 비정상적으로 턴-온되는 것을 방지 할 수 있다.

도 3은 도 2에 도시된 i번째 스테이지의 게이트 신호를 나타낸 파형도이다. 도 3에서 제1 그래프(G1)은 i번째 스테이지의 게이트 신호를 나타낸다.

도 3을 참조하면, 인버터부(115)가 자신의 스테이지로부터 출력된 캐리 신호(Cr(i))에 응답하여 상기 제2 노드(NA)의 전위를 상기 제2 전압(VSS2)으로 홀딩시키는 제1 트랜지스터(NT11)를 구비하는 구조에서, 상기 제2 노드(NA)의 전위를 안정화됨으로써, 부트스트래핑 동작이 정상적으로 이루어져 게이트 신호가 정상적으로 출력됨을 확인할 수 있다.

또한, 인버터부(115)는 이전 스테이지의 이전 캐리 신호(Cr(i-1))에 응답하여 상기 제2 노드(NA)의 전위를 미리 다운시키는 제2 트랜지스터(NT10)을 구비함으로써, 상기 게이트 신호(O(i))가 정상적으로 프리챠징됨을 확인할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다. 도 4에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 게이트 구동회로(150)는 각 스테이지(SRC1~SRCn)가 하나의 클럭 단자(CK)를 구비한다는 측면에서 도 1에 도시된 게이트 구동회로(100)와 다른 구조를 갖는다. 즉, 도 1에 도시된 게이트 구동회로(100)의 각 스테이지(SRC1~SRCn)는 두 개의 클럭 단자(CK1, CK2)를 구비하였다.

도 4에서, 상기 다수의 스테이지(SRC1~SRCn; n은 짝수) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn-1)의 클럭단자(CK)에는 클럭 신호(CKV)가 제공되고, 짝수번 째 스테이지(SRC2,...SRCn)의 클럭단자(CK)에는 상기 클럭바 신호(CKVB)이 제공된다. 여기서, 상기 클럭바 신호(CKVB)는 상기 클럭 신호(CKV)에 반전된 위상을 갖는다.

도 5는 도 4에 도시된 다수의 스테이지 중 i번째 스테이지의 회로도이다. 단, 도 5에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 5를 참조하면, 본 발명의 다른 실시예에 따른 i번째 스테이지(SRCi)는 제6 제어 트랜지스터(NT15)가 삭제되었다는 점만 다를 뿐 나머지 구성은 도 2에 도시된 i번째 스테이지(SRCi)와 동일하다.

도 5에서 i번째 스테이지(SRCi)가 홀수번째 스테이지라고 가정할 때, 클럭바 신호(CKVB)를 수신하는 상기 제6 제어 트랜지스터(NT15)가 삭제됨으로써, 상기 i번째 스테이지(SRCi)에는 상기 클럭바 신호(CKVB)가 공급되지 않는다. 한편, 도면에 도시하지는 않았지만, 짝수번째 스테이지에서는 클럭 신호(CKV)가 공급되지 않는다. 결과적으로, 상기 게이트 구동회로(100)의 각 스테이지(SRC1~SRCn)는 클럭 신호(CKV) 및 클럭바 신호(CKVB) 중 어느 하나만을 수신하기 때문에 하나의 클럭 단자(CK)만을 구비할 수 있다.

도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 블럭도이고, 도 7은 개시신호, 제1 내지 제3 더미 신호의 파형도이다.

도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 게이트 구동회로(100)는 다수의 스테이지(SRC1~SRCn) 이외에 제1 내지 제3 더미 스테이지(Dum1, Dum2, Dum3)를 더 포함한다.

상기 제1 더미 스테이지(Dum1)는 상기 다수의 스테이지(SRC1~SRCn) 중 마지막 스테이지(이하, n번째 스테이지)(SRCn)의 캐리 신호에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 제1 더미 신호(Cr(n+1))를 출력한다.

특히, 상기 제1 더미 스테이지(Dum1)의 캐리 단자(CR)는 상기 n번째 스테이지(SRCn)의 제1 제어단자(CT1) 및 상기 제2 더미 스테이지(Dum2)의 입력 단자(IN)에 연결되어 상기 제1 더미 신호(Cr(n+1))를 공급한다. 도면에 도시하지는 않았지만, 상기 제1 더미 스테이지(Dum1)의 캐리 단자(CR)는 상기 다수의 스테이지(SRC1~SRCn) 중 n-1번째 스테이지(SRCn-1)의 제2 제어 단자(CT2)에 연결되어 상기 제1 더미 신호(Cr(n+1))를 공급할 수 있다.

또한, 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)는 다수의 게이트 라인 중 마지막 게이트 라인(GLn)에 연결된 방전 트랜지스터(NT_D)의 제2 전극에 연결된다. 따라서, 마지막 방전 트랜지스터(NT_D)는 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)를 통해 출력된 상기 제1 더미 신호(Cr(n+1))에 응답하여 턴-온되고, 턴-온된 마지막 방전 트랜지스터(NT_D)는 상기 마지막 게이트 라인(GLn)의 전위를 제1 전압(VSS1)으로 방전시킬 수 있다.

한편, 상기 제2 더미 스테이지(Dum2)는 상기 제1 더미 신호(Cr(n+1))에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 제2 더미 신호(Cr(n+2))를 출력한다.

특히, 상기 제2 더미 스테이지(Dum2)의 캐리 단자(CR)는 상기 n번째 스테이 지(SRCn)의 제2 제어 단자(CT2) 및 상기 제1 더미 스테이지(Dum1)의 제1 제어 단자(CT1)에 연결되어 상기 제2 더미 신호(Cr(n+2))를 공급한다.

이처럼, 상기 n번째 스테이지(SRCn)의 제1 및 제2 제어 단자(CT1, CT2)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)로부터 각각 상기 제1 및 제2 더미 신호(Cr(n+1), Cr(n+2))를 수신함으로써, 정상적으로 마지막 게이트 라인(GLn)에 게이트 신호를 출력할 수 있다.

또한, 상기 제2 더미 스테이지(Dum2)의 캐리 단자(CR)는 상기 제3 더미 스테이지(Dum3)의 입력 단자(IN)에 연결되어 상기 제2 더미 신호(Cr(n+2))를 공급한다. 따라서, 상기 제3 더미 스테이지(Dum3)는 상기 제2 더미 신호(Cr(n+2))에 응답하여 제3 더미 신호(Cr(n+3))를 출력할 수 있다.

상기 제3 더미 스테이지(Dum3)의 캐리 단자(CR)는 상기 제1 더미 스테이지(Dum1)의 제2 제어 단자(CT2) 및 상기 제2 더미 스테이지(Dum2)의 제1 제어 단자(CT1)에 연결되어 상기 제3 더미 신호(Cr(n+3))를 공급한다.

상기 제2 더미 스테이지(Dum2)의 제2 제어 단자(CT2)에는 상기 다수의 스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력 단자(IN)로 공급되는 개시신호(STV)가 제공된다. 또한, 상기 개시신호(STV)는 상기 제3 더미 스테이지(Dum3)의 제1 제어 단자(CT1)에 공급될 수 있다.

한편, 상기 제3 더미 스테이지(Dum3)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)와는 달리 상기 제2 제어 단자(CT2)를 구비하지 않는다. 이러한 상기 제3 더미 스테이지(Dum3)의 구조에 대해서는 이후 도 10을 참조하여 구체적으로 설명하기로 한다.

도 7을 참조하면, 상기 개시 신호(STV)는 한 프레임(FRA1) 단위로 1H 구간동안 하이 상태로 발생된다. 한 프레임 구간(FRA1)은 게이트 구동회로(100)로부터 캐리 신호들(CR(1)~Cr(n+3))들이 출력되지 않는 블랭크 구간(BLA1)을 포함한다

상기 제1 내지 제3 더미 신호(Cr(n+1), Cr(n+2), Cr(n+3))는 순차적으로 발생되고, 상기 제1 내지 제3 더미 신호(Cr(n+1), Cr(n+2), Cr(n+3)) 각각은 1H 구간동안 하이 상태를 유지한다. 도 6에서 설명한 바에 따르면, 상기 제1 내지 제3 더미 신호(Cr(n+1), Cr(n+2), Cr(n+3))는 인접하는 스테이지의 구동을 제어하기 위하여 사용된다. 그러나, 도 6에 도시된 바와 같이, 상기 개시 신호(STV)가 상기 제3 더미 신호(Cr(n+3)) 이후에 발생되므로, 상기 개시 신호(STV)는 상기 제2 및 제3 더미 스테이지(Dum2, Dum3)의 구동을 제어하기 위하여 사용될 수 있다.

도 8은 도 6에 도시된 제1 더미 스테이지의 회로도이다.

도 8을 참조하면, 상기 제1 더미 스테이지(Dum1)는 제3 출력부(121), 제4 출력부(122), 제1 더미 제어부(123), 제1 더미 홀딩부(124), 제1 더미 인버터부(125) 및 제1 더미 안정화부(126)를 포함하고, 상기 다수의 스테이지(SRC1~SRCn) 각각과 동일한 회로 구성을 갖는다.

상기 제3 출력부(121)는 상기 제1 더미 신호(Cr(n+1))를 출력하고, 상기 제4 출력부(122)는 상기 제1 더미 신호(Cr(n+1))를 상기 n번째 스테이지(SRCn)의 상기 제1 제어 단자(CT1)로 제공한다.

상기 제1 더미 제어부(123)는 제1 및 제2 더미 제어신호에 응답하여 상기 제 3 및 제4 출력부들(121, 122)의 동작을 제어한다. 상기 제1 및 제2 더미 제어신호는 각각 제2 및 제3 더미 신호(Cr(n+2), Cr(n+3))일 수 있다.

상기 제1 더미 홀딩부(124)는 상기 제3 출력부(121)의 턴-오프 구간에서 상기 제1 더미 신호(Cr(n+1))를 상기 제1 전압(VSS1)으로 홀딩시킨다. 상기 제1 더미 인버터부(125)는 상기 제3 출력부(121)의 턴-온 구간동안 상기 제4 출력부(122)로부터의 상기 제1 더미 신호(Cr(n+1))에 응답하여 상기 제2 전압(VSS2)을 상기 제1 더미 홀딩부(124)에 공급하여 상기 제1 더미 홀딩부(124)를 턴-오프시킨다.

상기 제1 더미 안정화부(126)는 상기 제3 출력부(121)의 턴-오프 구간동안 상기 제3 더미 신호(Cr(n+3)) 및 상기 제1 더미 인버터부(125)의 출력에 응답하여 상기 제2 전압(VSS2)을 상기 제3 및 제4 출력부(121, 122)로 공급함으로써, 상기 제3 및 제4 출력부(121, 122)의 턴-오프 상태를 안정적으로 유지시킬 수 있다.

앞서 설명한 바와 같이, 상기 제1 더미 스테이지(Dum1)는 상기 다수의 스테이지(SRC1~SRCn) 각각과 동일한 회로 구성을 가지므로, 상기 제1 더미 스테이지(Dum1)의 회로 구성에 대한 구체적인 설명은 생략한다.

도 9는 도 6에 도시된 제2 더미 스테이지의 회로도이다.

도 9를 참조하면, 상기 제2 더미 스테이지(Dum2)는 제5 출력부(131), 제6 출력부(132), 제2 더미 제어부(133), 제2 더미 홀딩부(134), 제2 더미 인버터부(135) 및 제2 더미 안정화부(136)를 포함하고, 상기 다수의 스테이지(SRC1~SRCn) 각각과 동일한 회로 구성을 갖는다.

상기 제5 출력부(131)는 상기 제2 더미 신호(Cr(n+2))를 출력하고, 상기 제6 출력부(132)는 상기 제2 더미 신호(Cr(n+2))를 상기 제1 더미 스테이지(Dum1) 및 n번째 스테이지(SRCn)로 제공한다.

상기 제2 더미 제어부(133)는 제3 및 제4 더미 제어신호에 응답하여 상기 제5 및 제6 출력부들(131, 132)의 동작을 제어한다. 본 발명의 일 예로, 상기 제3 더미 제어신호는 상기 제3 더미 스테이지(Dum3)로부터 발생된 상기 제3 더미 신호(Cr(n+3))이고, 상기 제4 더미 제어신호는 상기 개시신호(STV)일 수 있다.

상기 제2 더미 홀딩부(134)는 상기 제5 출력부(131)의 턴-오프 구간에서 상기 제5 출력부(131)로부터의 상기 제2 더미 신호(Cr(n+2))를 상기 제1 전압(VSS1)으로 홀딩시킨다. 상기 제2 더미 인버터부(135)는 상기 제5 출력부(131)의 턴-온 구간동안 상기 제6 출력부(132)로부터의 상기 제2 더미 신호(Cr(n+2))에 응답하여 상기 제2 전압(VSS2)을 상기 제2 더미 홀딩부(134)에 공급하여 상기 제2 더미 홀딩부(134)를 턴-오프시킨다.

상기 제2 더미 안정화부(136)는 상기 제5 출력부(131)의 턴-오프 구간동안 상기 개시신호(STV) 및 상기 제2 더미 인버터부(135)의 출력에 응답하여 상기 제2 전압(VSS2)을 상기 제5 및 제6 출력부(131, 132)로 공급함으로써, 상기 제5 및 제6 출력부(131, 132)의 턴-오프 상태를 안정적으로 유지시킬 수 있다.

앞서 설명한 바와 같이, 상기 제2 더미 스테이지(Dum2)는 상기 다수의 스테이지(SRC1~SRCn) 각각과 동일한 회로 구성을 가지므로, 상기 제2 더미 스테이지(Dum2)의 회로 구성에 대한 구체적인 설명은 생략한다.

도 10은 도 6에 도시된 제3 더미 스테이지의 회로도이다.

도 10을 참조하면, 상기 제3 더미 스테이지(Dum3)는 제7 출력부(141), 제8 출력부(142), 제3 더미 제어부(143), 제3 더미 홀딩부(144), 제3 더미 인버터부(145), 및 제3 더미 안정화부(146)를 포함한다.

상기 제7 출력부(141)는 상기 제3 더미 신호(Cr(n+3))를 출력하고, 상기 제8 출력부(142)는 상기 제3 더미 신호(Cr(n+3))를 상기 제1 더미 스테이지(Dum1)의 제2 제어단자(CT2) 및 상기 제2 더미 스테이지(Dum2)의 제1 제어 단자(CT1)로 제공한다.

상기 제7 및 제8 출력부(141, 142)는 도 2에 도시된 제1 및 제2 출력부(111, 112)와 각각 동일한 구성을 가지므로, 이들의 구성에 대한 구체적인 설명은 생략하기로 한다.

상기 제3 더미 제어부(143)는 제5 더미 제어 신호에 응답하여 상기 제7 및 제8 출력부들(141, 142)의 동작을 제어한다. 본 발명의 일 예로, 상기 제5 더미 제어 신호는 상기 개시신호(STV)일 수 있다. 상기 제3 더미 제어부(143)는 도 2에 도시된 제어부(113)과 동일하게 제1 내지 제3 제어 트랜지스터(NT3, NT4, NT5), 제1 및 제2 커패시터(C1, C2)를 포함한다. 그러나, 상기 제3 더미 제어부(143)는 상기 제3 제어 트랜지스터(NT5)의 제3 전극이 제2 전압입력단자(V2)에 연결된다는 점에서 도 2에 도시된 상기 제어부(113)과 다른 구조를 갖는다.

구체적으로, 상기 제3 더미 스테이지(Dum3)는 상기 제3 제어 트랜지스터(NT5)의 제3 전극을 상기 제2 전압입력단자(V2)에 연결함으로써, 상기 제1 노드(NQ)의 전위를 상기 제1 전압(VSS1)보다 낮은 제2 전압(VSS2)으로 안정화시킬 수 있고, 그 결과 고온에서 상기 제7 및 제8 출력부(141, 142)가 비정상적으로 턴-온되는 것을 방지할 수 있다.

한편, 상기 제3 더미 홀딩부(144)는 제1 내지 제3 홀딩 트랜지스터(NT6, NT12, NT16)를 포함한다. 상기 제1 및 제2 홀딩 트랜지스터(NT6, NT12)는 도 2에 도시된 제1 및 제2 홀딩 트랜지스터(NT6, NT12)와 동일한 연결 관계를 갖는다. 따라서, 상기 제1 홀딩 트랜지스터(NT6)는 상기 제7 출력부(141)의 턴-오프 구간에서 상기 제7 출력부(141)로부터의 상기 제3 더미 신호(Cr(n+3))를 상기 제1 전압(VSS1)으로 홀딩시킬 수 있고, 상기 제2 홀딩 트랜지스터(NT12)는 상기 제3 더미 인버터부(145)의 출력에 의하여 상기 제3 더미 신호(Cr(n+3))를 상기 제2 전압(VSS2)으로 홀딩시킬 수 있다.

상기 제3 홀딩 트랜지스터(NT16)는 상기 제3 더미 스테이지(Dum3)에 새로이 추가된 것이다. 상기 제3 홀딩 트랜지스터(NT16)는 제8 출력부(142)로부터 상기 제3 더미 신호(Cr(n+3))를 수신하는 제1 전극, 상기 개시 신호(STV)를 수신하는 제2 전극 및 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비한다. 따라서, 상기 제3 홀딩 트랜지스터(NT16)는 상기 개시신호(STV)에 응답하여 상기 제8 출력부(142)로부터 출력되는 상기 제3 더미 신호(Cr(n+3))를 상기 제2 전압(VSS2)으로 홀딩시킬 수 있다.

상기 제3 더미 인버터부(145)는 상기 제7 출력부(141)의 턴-온 구간동안 상기 제8 출력부(142)로부터의 상기 제3 더미 신호(Cr(n+3))에 응답하여 상기 제2 전압(VSS2)을 상기 제3 더미 홀딩부(144)에 공급하여 상기 제3 더미 홀딩부(144)를 턴-오프시킨다. 상기 제3 더미 인버터부(145)는 도 2에 도시된 인버터부(115)와 동일한 구성을 가지므로, 이에 대한 구체적인 설명은 생략한다.

상기 제3 더미 안정화부(146)는 제5 제어 트랜지스터(NT14) 및 제7 제어 트랜지스터(NT17)를 포함한다. 상기 제3 더미 안정화부(146)는 상기 제4 및 제6 제어 트랜지스터(NT13, NT15)가 삭제되고, 상기 제7 제어 트랜지스터(NT17)가 추가되었다는 점에서 도 2에 도시된 안정화부(116)과 다르다.

구체적으로, 상기 제7 제어 트랜지스터(NT17)는 제1 노드(NQ)에 연결된 제1 전극, 상기 제8 출력부(142)로부터 상기 제3 더미 신호(Cr(n+3))를 수신하는 제2 전극 및 상기 제2 전압입력단자(V2)에 연결된 제3 전극을 구비한다. 따라서, 상기 제7 제어 트랜지스터(NT17)는 상기 제8 출력부(142)로부터 출력되는 상기 제3 더미 신호(Cr(n+3))에 응답하여 상기 제1 노드(NQ)의 전위를 상기 제2 전압(VSS2)으로 안정화시킨다.

도 11은 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 블럭도이고, 도 12는 개시신호, 제1 및 제2 더미 신호의 파형도이다.

도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 게이트 구동회로(100)는 다수의 스테이지(SRC1~SRCn) 이외에 제1 및 제2 더미 스테이지(Dum1, Dum2)를 더 포함한다.

상기 제1 더미 스테이지(Dum1)는 상기 n번째 스테이지(SRCn)의 캐리 신호에 응답하여 캐리 단자(CR) 및 출력 단자(OUT)를 통해 제1 더미 신호(Cr(n+1))를 출력한다.

또한, 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)는 다수의 게이트 라인 중 마지막 게이트 라인(GLn)에 연결된 방전 트랜지스터(NT_D)의 제2 전극에 연결된다. 따라서, 마지막 방전 트랜지스터(NT_D)는 상기 제1 더미 스테이지(Dum1)의 출력 단자(OUT)를 통해 출력된 상기 제1 더미 신호(Cr(n+1))에 응답하여 턴-온되고, 턴-온된 마지막 방전 트랜지스터(NT_D)는 상기 마지막 게이트 라인(GLn)의 전위를 제1 전압(VSS1)으로 다운시킨다.

상기 제2 더미 스테이지(Dum2)의 캐리 단자(CR)는 상기 n번째 스테이지(SRCn)의 제2 제어 단자(CT2) 및 상기 제1 더미 스테이지(Dum1)의 제1 제어 단자(CT1)에 연결되어 상기 제2 더미 신호(Cr(n+2))를 공급한다.

따라서, 상기 n번째 스테이지(SRCn)의 제1 및 제2 제어 단자(CT1, CT2)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)로부터 각각 상기 제1 및 제2 더미 신 호(Cr(n+1), Cr(n+2))를 수신함으로써, 정상적으로 마지막 게이트 라인(GLn)에 게이트 신호를 출력할 수 있다.

도 11에 도시된 바와 같이, 상기 제1 더미 스테이지(Dum1)의 제2 제어 단자(CT2) 및 상기 제2 더미 스테이지(Dum2)의 제1 제어 단자(CT1)에는 상기 다수의 스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력 단자(IN)로 공급되는 개시 신호(STV)가 제공된다.

한편, 상기 제2 더미 스테이지(Dum2)는 상기 제1 더미 스테이지(Dum1)와는 달리 상기 제2 제어 단자(CT2)를 구비하지 않는다. 이러한 상기 제2 더미 스테이지(Dum2)의 구조에 대해서는 이후 도 14 및 도 15를 참조하여 구체적으로 설명하기로 한다.

도 12를 참조하면, 상기 개시신호(STV)는 한 프레임(FRA1) 단위로 1H 구간동안 하이 상태로 발생된다. 한 프레임 구간(FRA1)은 게이트 구동회로(100)로부터 캐리 신호들(CR(1)~Cr(n+3))들이 출력되지 않는 블랭크 구간(BLA1)을 포함한다

상기 제1 및 제2 더미 신호(Cr(n+1), Cr(n+2))는 순차적으로 발생되고, 상기 제1 및 제2 더미 신호(Cr(n+1), Cr(n+2)) 각각은 1H 구간동안 하이 상태를 유지한다. 도 11에서 설명한 바에 따르면, 상기 제1 및 제2 더미 신호(Cr(n+1), Cr(n+2))는 인접하는 스테이지의 구동을 제어하기 위하여 사용된다. 그러나, 도 11에 도시된 바와 같이, 상기 개시 신호(STV)가 상기 제2 더미 신호(Cr(n+2)) 이후에 발생되므로, 상기 개시 신호(STV)는 상기 제1 및 제2 더미 스테이지(Dum1, Dum2)의 구동을 제어하기 위하여 사용될 수 있다.

도 13은 도 11에 도시된 제1 더미 스테이지의 회로도이다.

도 13을 참조하면, 상기 제1 더미 스테이지(Dum1)는 제3 출력부(151), 제4 출력부(152), 제1 더미 제어부(153), 제1 더미 홀딩부(154), 제1 더미 인버터부(155) 및 제1 더미 안정화부(156)를 포함한다. 상기 제1 더미 스테이지(Dum1)는 상기 다수의 스테이지(SRC1~SRCn) 각각과 동일한 회로 구성을 갖는다. 따라서, 상기 제1 더미 스테이지(Dum1)의 회로 구성에 대한 구체적인 설명은 생략한다. 단, 상기 제1 더미 안정화부(156)가 상기 개시 신호(STV)를 수신한다는 점에서 도 5에 도시된 안정화부(117)와 다르다.

도 14는 도 11에 도시된 제2 더미 스테이지의 일 예를 나타낸 회로도이다.

도 14를 참조하면, 상기 제2 더미 스테이지(Dum2)는 제5 출력부(161), 제6 출력부(162), 제2 더미 제어부(163), 제2 더미 홀딩부(164), 제2 더미 인버터부(165) 및 제2 더미 안정화부(166)를 포함한다.

본 발명의 일 예로, 상기 제2 더미 스테이지(Dum2)는 도 10에 도시된 상기 제3 더미 스테이지(Dum3)와 동일한 회로 구성을 갖는다. 따라서, 상기 제2 더미 스테이지(Dum2)의 회로 구성에 대한 구체적인 설명은 생략하기로 한다.

도 15는 도 11에 도시된 제2 더미 스테이지의 다른 일 예를 나타낸 회로도이다.

도 15를 참조하면, 상기 제2 더미 스테이지(Dum2-1)는 제5 출력부(161), 제6 출력부(162), 제2 더미 제어부(163), 제2 더미 홀딩부(164), 제2 더미 인버터부(167) 및 제2 더미 안정화부(166)를 포함한다.

상기 제2 더미 인버터부(167)는 도 14에 도시된 제2 더미 스테이지(Dum2)의 제2 더미 인버터부(165)와 다른 구성을 갖는다.

구체적으로, 도 14에 도시된 제2 더미 인버터부(165)의 제1 및 제3 트랜지스터(NT11, NT9)의 제2 전극은 상기 제6 출력부(162)로부터 상기 제2 더미 신호(Cr(n+2))를 수신하는 반면, 상기 제2 더미 인버터부(167)의 제1 및 제3 트랜지스터(NT11, NT9)의 제2 전극은 상기 제1 노드(NQ)에 연결된다. 상기 제2 더미 스테이지(Dum2-1)에서 상기 제1 노드(NQ)의 전위는 상기 제5 및 제7 제어 트랜지스터(NT14, NT17)에 의해서 상기 제2 전압(VSS2)으로 안정화된다. 따라서, 상기 제1 및 제3 트랜지스터(NT11, NT9)의 오동작을 방지할 수 있다.

도 16은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.

도 16을 참조하면, 본 발명의 일 실시예에 따른 표시장치(400)는 영상을 표시하는 액정표시패널(200), 상기 액정표시패널(200)에 데이터 전압을 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(200)에 게이트 신호를 출력하는 게이트 구동회로(100)를 포함한다.

상기 액정표시패널(200)은 제1 기판(210), 상기 제1 기판(210)과 마주보는 제2 기판(220) 및 상기 제1 기판(210)과 상기 제2 기판(220)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(200)은 영상을 표시하는 표시영역(DA) 및 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.

상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비된 다. 상기 표시영역(DA)에는 다수의 화소(P1)가 더 구비되고, 각 화소(P1)는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 대응하는 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 대응하는 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결될 수 있다.

상기 게이트 구동회로(100)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 드라이버(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 인가한다.

상기 표시장치(400)는 도 1 내지 도 15에서 설명한 구성을 갖는 상기 게이트 구동회로(100)를 채용하므로, 상기 게이트 구동회로(100)에 대한 설명은 생략한다.

본 발명의 일 실시예로, 상기 게이트 구동회로(100)는 상기 제1 기판(210)에 화소(P1)들을 형성하는 박막 공정을 통해 상기 제1 기판(210)의 상기 주변영역(PA) 상에 직접적으로 형성된다. 이처럼, 상기 게이트 구동회로(100)가 상기 제1 기판(210)에 집적되면, 상기 표시장치(400)에서 상기 게이트 구동회로(100)를 내장하기 위한 구동칩들이 제거될 수 있고, 그 결과로 상기 액정표시장치(400)의 생산성이 향상되며 전체적인 사이즈를 감소시킬 수 있다.

한편, 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부 착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.

상기 액정표시장치(400)는 상기 게이트 구동회로(100)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 구동회로(100)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 다수의 데이터 구동칩(320)은 상기 데이터측 제어신호에 동기하여 상기 영상 데이터를 입력받고, 상기 영상 데이터를 상기 데이터 전압으로 변환하여 출력한다. 한편, 상기 게이트 구동회로(100)는 상기 TCP(310)를 통해 게이트측 제어신호를 입력받고, 상기 게이트측 제어신호에 응답하여 상기 게이트 신호를 순차적으로 출력한다.

이로써, 상기 액정표시패널(200)은 상기 게이트 신호에 응답하여 상기 데이터 전압을 액정 커패시터(Clc)에 충전함으로써, 액정층의 투과율을 제어하고, 그 결과 원하는 영상을 표시할 수 있다.

도 17은 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.

도 17을 참조하면, 본 발명의 다른 실시예에 따른 표시장치(410)는 도 16에 도시된 다수의 데이터 구동칩(320)을 하나의 구동칩(340)으로 통합한 구조를 갖는다. 표시패널(200)의 제1 기판(210)의 제1 주변영역(PA1)에는 게이트 구동회 로(100)가 제공되고, 제2 주변영역(PA2)에는 상기 구동칩(340)이 실장될 수 있다.

이러한 구조에서 상기 표시장치(410)는 구동칩(340)을 인쇄회로기판(360)에 연결하기 위한 연성회로기판(350)을 더 구비한다. 따라서, 상기 인쇄회로기판(360)으로부터 출력된 제어신호들은 상기 연성회로기판(350)을 통해 상기 구동칩(340) 및 상기 게이트 구동회로(100)로 제공될 수 있다.

도 1 내지 도 15에서 제시된 게이트 구동회로(100)가 도 16 및 도 17에서 제시된 표시장치(400, 410) 이외의 다른 구성을 갖는 표시장치에도 충분히 적용 가능할 것이다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 2는 도 1에 도시된 다수의 스테이지 중 i번째 스테이지의 회로도이다.

도 3은 도 2에 도시된 i번째 스테이지의 게이트 신호를 나타낸 파형도이다.

도 4는 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.

도 5는 도 4에 도시된 다수의 스테이지 중 i번째 스테이지의 회로도이다.

도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 블럭도이다.

도 7은 개시신호, 제1 내지 제3 더미 신호의 파형도이다.

도 8은 도 6에 도시된 제1 더미 스테이지의 회로도이다.

도 9는 도 6에 도시된 제2 더미 스테이지의 회로도이다.

도 10은 도 6에 도시된 제3 더미 스테이지의 회로도이다.

도 11은 본 발명의 또 다른 실시예에 따른 게이트 구동회로의 블럭도이다.

도 12는 개시신호, 제1 및 제2 더미 신호의 파형도이다.

도 13은 도 11에 도시된 제1 더미 스테이지의 회로도이다.

도 14는 도 11에 도시된 제2 더미 스테이지의 일 예에 따른 회로도이다.

도 15는 도 11에 도시된 제2 더미 스테이지의 다른 일 예에 따른 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 게이트 구동회로 111: 제1 출력부

112 : 제2 출력부 113 : 제어부

114 : 홀딩부 115 : 인버터부

116 : 안정화부 200 : 액정표시패널

400, 410 : 표시장치

Claims

다수의 스테이지가 서로 연결되어 순차적으로 제1 신호를 출력하는 쉬프트 레지스터를 포함하는 구동회로에서,

상기 다수의 스테이지 각각은,

상기 제1 신호를 출력하는 제1 출력부;

상기 제1 신호를 제2 신호로써 다음 스테이지들 중 하나의 스테이지(이하, 제1 다음 스테이지)로 제공하는 제2 출력부;

상기 제1 및 제2 출력부들의 동작을 제어하는 제어부;

상기 제1 출력부의 턴-오프 구간에서 상기 제1 신호를 제1 전압으로 홀딩시키는 홀딩부; 및

상기 제1 전압 보다 낮은 제2 전압을 수신하고, 상기 제2 출력부와 연결되어 상기 제1 출력부의 턴-온 구간 동안, 상기 제2 출력부로부터의 상기 제2 신호를 수신하는 인버터부를 포함하며,

상기 인버터부는 상기 제2 신호에 응답하여 상기 제2 전압을 상기 홀딩부에 공급하여 상기 홀딩부를 턴-오프시키는 것을 특징으로 하는 구동회로.
제1항에 있어서, 상기 인버터부는,

상기 제1 출력부의 턴-온 구간 동안 상기 제2 출력부로부터의 상기 제2 신호에 응답하여 상기 홀딩부에 상기 제2 전압을 공급하는 제1 트랜지스터;

이전 스테이지로부터 수신된 제2 신호에 응답하여 상기 홀딩부에 상기 제2 전압을 공급하는 제2 트랜지스터; 및

상기 제2 출력부로부터의 상기 제2 신호에 응답하여 상기 홀딩부에 클럭신호를 공급 또는 차단하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 구동회로.
제2항에 있어서, 상기 홀딩부는,

상기 제1 출력부로부터 상기 제1 신호를 수신하는 제1 전극, 상기 인버터부의 출력단(이하, 인버터 노드)에 연결된 제2 전극, 및 상기 제1 전압이 공급되는 제1 전압입력단자에 연결된 제3 전극으로 이루어진 제1 홀딩 트랜지스터; 및

상기 제2 출력부로부터 상기 제2 신호를 수신하는 제1 전극, 상기 인버터 노드에 연결된 제2 전극, 및 상기 제2 전압이 공급되는 제2 전압입력단자에 연결된 제3 전극으로 이루어진 제2 홀딩 트랜지스터를 포함하는 것을 특징으로 하는 구동회로.
제3항에 있어서, 상기 제1 트랜지스터는 상기 제1 홀딩 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 제2 출력부로부터 상기 제2 신호를 수신하는 제2 전극, 및 상기 제2 전압입력단자에 연결된 제3 전극을 구비하고,

상기 제2 트랜지스터는 상기 제1 홀딩 트랜지스터의 제2 전극에 연결된 제1 전극, 상기 이전 스테이지로부터 상기 제2 신호를 수신하는 제2 전극, 상기 제2 전압입력단자에 연결된 제3 전극을 구비하며,

상기 제3 트랜지스터는 클럭 신호를 수신하는 제1 전극, 상기 제2 출력부로부터 상기 제2 신호를 수신하는 제2 전극, 및 상기 제2 전압입력단자에 연결된 제3 전극을 구비하는 것을 특징으로 하는 구동회로.
제4항에 있어서, 상기 인버터부는,

상기 클럭 신호를 공통으로 수신하는 제1 및 제2 전극, 및 상기 제3 트랜지스터의 제1 전극에 연결된 제3 전극을 포함하는 제4 트랜지스터; 및

상기 클럭 신호를 수신하는 제1 전극, 상기 제4 트랜지스터의 제3 전극에 연결된 제2 전극 및 상기 제1 홀딩 트랜지스터의 제2 전극에 연결된 제3 전극을 포함하는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 구동회로.
제1항에 있어서, 상기 제1 출력부는 클럭 신호를 수신하는 제1 전극, 상기 제어부의 출력단(이하, 제어 노드)에 연결된 제2 전극, 및 상기 제1 신호를 출력하는 제3 전극을 포함하는 제1 출력 트랜지스터를 포함하고,

상기 제2 출력부는 상기 클럭 신호를 수신하는 제1 전극, 상기 제어 노드에 연결된 제2 전극, 및 상기 제2 신호를 출력하는 제3 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 구동회로.
제6항에 있어서, 상기 제어부는,

이전 스테이지의 제2 출력부로부터 제2 신호를 공통으로 수신하는 제1 및 제2 전극, 상기 제어 노드에 연결된 제3 전극을 포함하는 제1 제어 트랜지스터;

상기 제1 출력 트랜지스터의 제3 전극에 연결된 제1 전극, 상기 제1 다음 스 테이지의 제2 출력부로부터 제2 신호를 수신하는 제2 전극, 및 상기 제1 전압이 입력되는 제1 전압입력단자에 연결된 제3 전극을 포함하는 제2 제어 트랜지스터;

상기 제어 노드에 연결된 제1 전극, 상기 제1 다음 스테이지의 제2 출력부로부터 제2 신호를 수신하는 제2 전극, 및 상기 제1 전압 입력단에 연결된 제3 전극을 포함하는 제3 제어 트랜지스터;

상기 제1 출력 트랜지스터의 제2 및 제3 전극 사이에 연결된 제1 커패시터; 및

상기 제2 출력 트랜지스터의 제2 및 제3 전극 사이에 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 구동회로.
제7항에 있어서, 상기 각 스테이지는 상기 제어 노드를 안정화시키기 위한 안정화부를 더 포함하고,

상기 안정화부는,

상기 제1 다음 스테이지의 다음 스테이지(이하, 제2 다음 스테이지)의 제2 신호에 응답하여 상기 제어 노드에 상기 제2 전압을 공급하는 제4 제어 트랜지스터; 및

상기 인버터부의 출력단에 연결되어 상기 제1 출력 트랜지스터의 턴-오프 구간동안 상기 제어 노드의 전위를 상기 제2 전압으로 홀딩시키는 제5 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 구동회로.
제8항에 있어서, 상기 안정화부는,

상기 클럭 신호에 반전된 위상을 갖는 클럭바 신호에 응답하여 상기 제1 출력 트랜지스터로부터 출력된 상기 제1 신호를 상기 제1 전압으로 유지시키는 제6 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 구동회로.
제1항에 있어서, 상기 쉬프트 레지스터는,

제1 및 제2 더미 제어신호에 응답하여 상기 다수의 스테이지 중 마지막 스테이지의 상기 제어부에 제1 더미 신호를 공급하는 제1 더미 스테이지;

제3 및 제4 더미 제어신호에 응답하여 상기 제2 더미 신호를 상기 마지막 스테이지 및 상기 제1 더미 스테이지에 제공하는 제2 더미 스테이지; 및

제5 더미 제어신호에 응답하여 상기 제1 및 제2 더미 스테이지에 제3 더미 신호를 제공하는 제3 더미 스테이지를 더 포함하는 것을 특징으로 하는 구동회로.
제10항에 있어서, 상기 제2 더미 신호는 상기 제1 더미 제어신호로써 상기 제1 더미 스테이지에 제공되고,

상기 제3 더미 신호는 상기 제2 더미 제어신호로써 상기 제1 더미 스테이지에 제공되며, 상기 제3 더미 제어신호로써 상기 제2 더미 스테이지에 제공되고,

상기 다수의 스테이지 중 첫번째 스테이지의 상기 제어부에는 개시신호가 공급되며,

상기 개시신호는 상기 제2 더미 스테이지에 상기 제4 더미 제어신호로써 제 공되며, 상기 제5 더미 제어신호로써 상기 제3 더미 스테이지에 제공되는 것을 특징으로 하는 구동회로.
제1 신호를 출력하는 쉬프트 레지스터를 포함하는 다수의 스테이지와 더미 신호를 출력하는 더미 스테이지를 포함하는 구동회로에서,

상기 다수의 스테이지 각각은,

상기 제1 신호를 출력하는 제1 출력부;

상기 제1 신호를 제2 신호로써 다음 스테이지들 중 하나의 스테이지로 제공하는 제2 출력부;

상기 제1 및 제2 출력부들의 동작을 제어하는 제어부;

상기 제1 출력부의 턴-오프 구간에서 상기 제1 신호를 제1 전압으로 홀딩시키는 홀딩부; 및

상기 제1 전압 보다 낮은 제2 전압을 수신하고, 상기 제2 출력부와 연결되어 상기 제1 출력부의 턴-온 구간 동안 상기 제2 출력부로부터의 상기 제2 신호를 수신하는 인버터부를 포함하며,

상기 인버터부는 상기 제2 신호에 응답하여 상기 제2 전압을 상기 홀딩부에 공급하여 상기 홀딩부를 턴-오프시키는 인버터부를 포함하고

상기 더미 스테이지는 상기 다수의 스테이지 중 마지막 스테이지에 연결되어 마지막 스테이지의 상기 제어부에 제1 및 제2 더미 신호를 각각 공급하는 제1 및 제2 더미 스테이지를 포함하는 것을 특징으로 하는 구동회로.
제12항에 있어서, 상기 제1 더미 스테이지는 상기 다수의 스테이지 각각과 동일한 회로 구성을 갖는 것을 특징으로 하는 구동회로.
제12항에 있어서, 상기 제1 더미 스테이지는,

상기 제1 더미 신호를 출력하는 제3 출력부;

상기 제1 더미 신호를 상기 마지막 스테이지의 상기 제어부로 제공하는 제4 출력부;

제1 및 제2 더미 제어신호에 응답하여 상기 제3 및 제4 출력부들의 동작을 제어하는 제1 더미 제어부;

상기 제3 출력부의 턴-오프 구간에서 상기 제1 더미 신호를 상기 제1 전압으로 홀딩시키는 제1 더미 홀딩부; 및

상기 제3 출력부의 턴-온 구간동안 상기 제4 출력부로부터의 상기 제1 더미 신호에 응답하여 상기 제2 전압을 상기 제1 더미 홀딩부에 공급하여 상기 제1 더미 홀딩부를 턴-오프시키는 제1 더미 인버터부를 포함하는 것을 특징으로 하는 구동회로.
제14항에 있어서, 상기 제2 더미 스테이지의 상기 제2 더미 신호는 상기 제1 더미 제어부에 상기 제1 더미 제어신호로써 공급되고,

상기 다수의 스테이지 중 첫번째 스테이지의 상기 제어부에는 개시신호가 공급되며,

상기 개시신호는 상기 제1 더미 제어부에 상기 제2 더미 제어신호로써 공급 되는 것을 특징으로 하는 구동회로.
제12항에 있어서, 상기 제2 더미 스테이지는,

상기 제2 더미 신호를 출력하는 제5 출력부;

상기 제2 더미 신호를 상기 마지막 스테이지의 상기 제어부로 제공하는 제6 출력부;

제3 더미 제어신호에 응답하여 상기 제5 및 제6 출력부들의 동작을 제어하는 제2 더미 제어부;

상기 제5 출력부의 턴-오프 구간에서 상기 제5 출력부로부터의 상기 제2 더미 신호를 상기 제1 전압으로 홀딩시키는 제2 더미 홀딩부;

상기 제5 출력부의 턴-온 구간동안 상기 제6 출력부로부터의 상기 제2 더미 신호에 응답하여 상기 제2 전압을 상기 제2 더미 홀딩부에 공급하여 상기 제2 더미 홀딩부를 턴-오프시키는 제2 더미 인버터부를 포함하는 것을 특징으로 하는 구동회로.
제16항에 있어서, 상기 다수의 스테이지 중 첫번째 스테이지의 상기 제어부에는 개시신호가 공급되며,

상기 개시신호는 상기 제2 더미 제어부에 상기 제3 더미 제어신호로써 제공되는 것을 특징으로 하는 구동회로.
제16항에 있어서, 상기 제2 더미 제어부는,

상기 제1 더미 스테이지로부터 상기 제1 더미 신호를 공통으로 수신하는 제1 및 제2 전극, 상기 제5 출력부에 연결된 제3 전극을 포함하는 제1 제어 트랜지스터;

상기 제5 출력부로부터 상기 제2 더미 신호를 수신하는 제1 전극, 상기 제3 더미 제어신호를 수신하는 제2 전극, 및 상기 제1 전압을 공급되는 제1 전압입력단자에 연결된 제3 전극을 포함하는 제2 제어 트랜지스터;

상기 제5 출력부의 제어단에 연결된 제1 전극, 상기 제3 더미 제어신호를 수신하는 제2 전극, 및 상기 제2 전압이 공급되는 제2 전압입력단자에 연결된 제3 전극을 포함하는 제3 제어 트랜지스터;

상기 제5 출력부에 연결된 제1 커패시터; 및

상기 제6 출력부에 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 구동회로.
제18항에 있어서, 상기 제2 더미 스테이지는,

상기 제1 제어 트랜지스터의 제3 전극에 연결된 제1 전극, 상기 제2 더미 인버터부의 출력단에 연결된 제2 전극 및 상기 제2 전압입력단자에 연결된 제3 전극을 포함하는 제5 제어 트랜지스터;

상기 제6 출력부에 연결되어 상기 제2 더미 신호를 수신하는 제1 전극, 상기 제3 더미 제어신호를 수신하는 제2 전극, 및 상기 제2 전압입력단자에 연결된 제3 전극을 구비하는 제3 홀딩 트랜지스터; 및

상기 제1 제어 트랜지스터의 제3 전극에 연결된 제1 전극, 상기 제6 출력부의 제3 전극에 연결되어 상기 제2 더미 신호를 수신하는 제2 전극, 및 상기 제2 전압입력단자에 연결된 제3 전극을 구비하는 제7 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 구동회로.
제19항에 있어서, 상기 제2 더미 인버터부는,

상기 제5 출력부의 턴-온 구간동안 상기 제1 제어 트랜지스터의 출력신호에 응답하여 상기 제2 더미 홀딩부에 상기 제2 전압을 공급하는 제1 트랜지스터;

상기 제1 더미 신호에 응답하여 상기 홀딩부에 상기 제2 전압을 공급하는 제2 트랜지스터; 및

상기 제1 제어 트랜지스터의 출력신호에 응답하여 상기 제2 더미 홀딩부에 클럭신호를 공급 또는 차단하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 구동회로.