CN112687230B - 移位寄存器、栅极驱动电路和显示面板 - Google Patents

Abstract

本发明实施例公开了一种移位寄存器、栅极驱动电路和显示面板。移位寄存器包括第一输入模块、第二输入模块、第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；第一输入模块根据第一起始信号和第一时钟信号控制第一节点的电位；第二输入模块根据第二起始信号和第一时钟信号控制第二节点的电位，第二起始信号与第一起始信号的电位相反；第一输出模块包括第一耦合单元，第一耦合单元在第一输出端的电位发生跳变时，根据第一输出端的电位对第三节点的电位进行耦合；第二输出模块包括第二耦合单元，第二耦合单元在第二输出端的电位发生跳变时，根据第二输出端的电位对第四节点的电位进行耦合。

Description

移位寄存器、栅极驱动电路和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路和显示面板。

背景技术

随着显示技术的发展，人们对于显示面板的性能要求越来越高。

显示面板通常包括栅极驱动电路，栅极驱动电路包括多个级联的移位寄存器，现有移位寄存器的输出信号在由高电平向低电平跳变时，输出信号的下降沿会出现两个台阶，输出信号存在拖尾，影响了移位寄存器的输出信号的稳定性，限制了栅极驱动电路的应用。

发明内容

本发明实施例提供一种移位寄存器、栅极驱动电路和显示面板，以改善移位寄存器的输出信号的拖尾问题，减少输出信号的电平损失，进而提升移位寄存器的输出信号的稳定性。

第一方面，本发明实施例提供了一种移位寄存器，包括：第一输入模块、第二输入模块、第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；

所述第一输入模块用于根据第一起始信号和第一时钟信号控制第一节点的电位；所述第二输入模块用于根据第二起始信号和所述第一时钟信号控制第二节点的电位，所述第二起始信号与所述第一起始信号的电位相反；

所述第一输出控制模块用于根据所述第一节点的电位、所述第二节点的电位、第一电位信号和第二时钟信号控制第三节点的电位；所述第一输出模块用于根据所述第一节点的电位和所述第三节点的电位将所述第一电位信号或第二电位信号传输至所述移位寄存器的第一输出端；所述第一输出模块包括第一耦合单元，所述第一耦合单元用于在所述第一输出端的电位发生跳变时，根据所述第一输出端的电位对所述第三节点的电位进行耦合；

所述第二输出控制模块用于根据所述第一节点的电位、所述第二节点的电位、所述第一电位信号和所述第二时钟信号控制第四节点的电位；所述第二输出模块用于根据所述第四节点的电位和所述第一输出端的电位将所述第一电位信号或所述第二电位信号传输至所述移位寄存器的第二输出端；所述第二输出模块包括第二耦合单元，所述第二耦合单元用于在所述第二输出端的电位发生跳变时，根据所述第二输出端的电位对所述第四节点的电位进行耦合。

第二方面，本发明实施例还提供了一种栅极驱动电路，包括第一方面所述的移位寄存器，多个所述移位寄存器级联连接；

第一级所述移位寄存器的第一起始信号输入端输入第一起始信号，第一级所述移位寄存器的第二起始信号输入端输入第二起始信号，第一级所述移位寄存器的第一输出端与下一级所述移位寄存器的第二起始信号输入端电连接，第一级所述移位寄存器的第二输出端与下一级所述移位寄存器的第一起始信号输入端电连接。

第三方面，本发明实施例还提供了一种显示面板，第二方面所述的栅极驱动电路，还包括：第一时钟信号线、第二时钟信号线、第一电位信号线和第二电位信号线；

所述第一时钟信号线用于向所述移位寄存器传输第一时钟信号；所述第二时钟信号线用于向所述移位寄存器传输第二时钟信号；所述第一电位信号线用于向所述移位寄存器传输第一电位信号；所述第二电位信号线用于向所述移位寄存器传输第二电位信号。

本发明实施例提供的移位寄存器、栅极驱动电路和显示面板中，第一输出控制模块可通过第一耦合单元在第一输出端由高电位跳变至低电位时，将第三节点的电位耦合至足够低的电位，以减少第一输出模块向第一输出端传输第二电位信号时的电平损失，进而改善第一输出端的输出信号下降沿的拖尾问题。并且第一输出控制模块还能在第一输出模块向第一输出端传输第二电位信号的过程中，周期性地拉低第三节点的电位，从而减少第一输出端输出第二电位信号时的电平损失。同理，第二输出控制模块可通过第二耦合单元减少第二输出模块向第二输出端传输第二电位信号时的电平损失，进而改善第二输出端的输出信号下降沿的拖尾问题。并且第二输出控制模块还能在第二输出模块进一步减少第二输出端输出第二电位信号时的电平损失。另外，通过调整第一起始信号的有效电平信号脉宽，还能调整第一输出端和第二输出端的输出的有效电平信号的脉宽。本发明实施例的技术方案，实现了通过移位寄存器根据两路相反的输入信号得到两路有效电平信号脉宽可调的输出信号，有利于减少移位寄存器输出有效电平信号时的电平损失，从而改善输出信号下降沿的拖尾问题，并有助于维持移位寄存器输出有效电平信号时的稳定性，进而使得移位寄存器的应用范围更加广泛。

附图说明

图1是现有技术中移位寄存器的结构示意图；

图2是现有技术中输出信号的时序图；

图3是本发明实施例提供的一种移位寄存器的模块结构示意图；

图4是本发明实施例提供的另一种移位寄存器的模块结构示意图；

图5是本发明实施例提供的另一种移位寄存器的模块结构示意图；

图6是本发明实施例提供的另一种移位寄存器的模块结构示意图；

图7是本发明实施例提供的另一种移位寄存器的模块结构示意图；

图8是本发明实施例提供的一种移位寄存器的驱动时序图；

图9是本发明实施例提供的一种栅极驱动电路的模块结构示意图；

图10是本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术所述，现有移位寄存器的输出信号在由高电平向低电平跳变时，输出信号的下降沿会出现两个台阶，输出信号存在拖尾，影响了移位寄存器的输出信号的稳定性，限制了栅极驱动电路的应用。经发明人研究发现，出现上述问题的原因在于，现有栅极驱动电路中的移位寄存器通常包括低电平输出控制单元和低电平输出单元。图1是现有技术中移位寄存器的结构示意图，其中图1中仅示出了现有技术移位寄存器的部分结构；图2是现有技术中输出信号的时序图。参考图1，低电平输出控制单元包括输出控制晶体管T01，低电平输出单元包括输出晶体管T02。因由于输出控制晶体管T01自身阈值电压的存在，当输出控制晶体管T01为P型晶体管时，输出控制晶体管T01传输低电平时会存在低电平损失，使得到达输出晶体管T02的栅极G1的低电平信号的电压大于输出控制晶体管T01输入端的起始信号EIN0中低电平信号的电压，示例性的，起始信号EIN0中低电平信号的电压为-7V，输出控制晶体管T01的阈值电压为-2V时，受制于晶体管的导通条件，到达输出晶体管T02栅极的低电平信号的电位为-5V。而由于输出晶体管T02自身阈值电压的存在，输出晶体管T02为P型晶体管时，输出晶体管T02传输低电平信号时也会存在低电平损失，导致输出的低电平信号的电压更高。示例性的，当到达输出晶体管T02的栅极的电压为-5V，输出晶体管T02的输入端输入的低电平信号VGL的电压为-7V，输出晶体管T02的阈值电压为-2V，受制于晶体管的导通条件，则输出晶体管T02输出的电压为-3V。由此可见，由于输出控制晶体管T01和输出晶体管T02自身阈值电压的存在，在输出低电平信号的电压值较高。为解决上述问题，现有技术通常设置移位寄存器包括自举单元，图1中示出了自举单元包括自举电容的C0的情况，在移位寄存器需要输出低电平信号时，通过自举单元在自举作用来降低输出晶体管T02的栅极电压，进而保证低电平信号的电压值足够低来满足对像素电路的驱动需求。然而现有技术中，自举单元的自举作用发生在低电平信号输出一定时段后，因此高电平信号向低电平信号的跳变会出现图2所示的t01阶段和t02阶段中的两个台阶，造成信号拖尾，影响了移位寄存器的输出信号的稳定性，限制了栅极驱动电路的应用。

针对上述问题，本发明实施例提供了一种移位寄存器。图3是本发明实施例提供的一种移位寄存器的模块结构示意图，如图3所示，该移位寄存器包括：第一输入模块10、第二输入模块20、第一输出模块30、第二输出模块40、第一输出控制模块50和第二输出控制模块60；

第一输入模块10用于根据第一起始信号IN和第一时钟信号CLK1控制第一节点N1的电位；第二输入模块20用于根据第二起始信号INB和第一时钟信号CLK1控制第二节点N2的电位，第二起始信号INB与第一起始信号IN的电位相反；

第一输出控制模块50用于根据第一节点N1的电位、第二节点N2的电位、第一电位信号VGH和第二时钟信号CLK2控制第三节点N3的电位；第一输出模块30用于根据第一节点N1的电位和第三节点N3的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第一输出端O1；第一输出模块30包括第一耦合单元31，第一耦合单元31用于在第一输出端O1的电位发生跳变时，根据第一输出端O1的电位对第三节点N3的电位进行耦合；

第二输出控制模块60用于根据第一节点N1的电位、第二节点N2的电位、第一电位信号VGH和第二时钟信号CLK2控制第四节点N4的电位；第二输出模块40用于根据第四节点N4的电位和第一输出端O1的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第二输出端O2；第二输出模块40包括第二耦合单元41，第二耦合单元41用于在第二输出端O2的电位发生跳变时，根据第二输出端O2的电位对第四节点N4的电位进行耦合。

其中，第一起始信号IN可以是脉宽可调的脉冲信号，例如第一起始信号IN的有效信号脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效信号脉宽。第二起始信号INB与第一起始信号IN的电位相反，例如第一起始信号IN为低电平时，第二起始信号INB为高电平，反之，第一起始信号IN为高电平时，第二起始信号INB为低电平。移位寄存器可通过其内部结构根据接收到的第一起始信号IN生成第一起始信号IN的反信号，以通过内部信号借用来得到第二起始信号INB，例如移位寄存器中可包括反相器，移位寄存器可通过反相器得到第一起始信号IN的反信号，即第二起始信号INB，并将第二起始信号INB输入至第二输入模块20，使得移位寄存器有第一起始信号IN和第二起始信号INB正反两路输入信号。

第一时钟信号CLK1、第二时钟信号CLK2、第一节点N1的电位信号、第二节点N2的电位信号、第三节点N3的电位信号、第四节点N4的电位信号和第一输出端O1的电位信号中的有效电平信号均可以是低电平信号，或者高电平信号。第一电位信号VGH与第二电位信号VGL的电位相反，例如第一电位信号VGH为高电平信号时，第二电位信号VGL为低电平信号，或者第一电位信号VGH为低电平信号时，第二电位信号VGL为高电平信号。本实施例及下文的各实施例中，均以第一时钟信号CLK1、第二时钟信号CLK2、第一节点N1的电位信号、第二节点N2的电位信号、第三节点N3的电位信号、第四节点N4的电位信号和第一输出端O1的电位信号中的有效电平信号为低电平信号，第一电位信号VGH为高电平信号，第二电位信号VGL为低电平信号为例进行示意性说明。

具体地，第一输入模块10根据第一起始信号IN和第一时钟信号CLK1控制第一节点N1的电位，是指第一输入模块10能够响应于第一时钟信号CLK1的有效电平信号将第一起始信号IN传输至第一节点N1。第二输入模块20用于根据第二起始信号INB和第一时钟信号CLK1控制第二节点N2的电位，是指第二输入模块20能够响应于第一时钟信号CLK1的有效电平信号将第二起始信号INB传输至第二节点N2。

第一输出模块30用于根据第一节点N1的电位和第三节点N3的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第一输出端O1，是指第一输出模块30能够响应于第一节点N1的有效电平信号将第一电位信号VGH传输至第一输出端O1，并响应于第三节点N3的有效电平信号将第二电位信号VGL传输至第一输出端O1。

第一耦合单元31能够在第一输出端O1的电位发生跳变时，根据第一输出端O1的电位对第三节点N3的电位进行耦合，示例性地，第一耦合单元31连接于第一输出端O1和第三节点N3之间，第一耦合单元31能够在第一输出端O1的电位发生跳变的时刻，根据第一输出端O1的电位跳变程度，对第三节点N3的电位进行耦合，使第三节点N3的电位以相同程度跳变至对应的电位。例如，在第三节点N3的有效电平信号(即低电平信号)到来之前，第一输出模块30将第一电位信号VGH传输至第一输出端O1，第一输出端O1的电位为高电位；在第三节点N3的低电平信号到来时，第一输出模块30响应于第三节点N3的低电平信号将第二电位信号VGL传输至第一输出端O1，第一输出端O1的电位由高电位向低电位跳变，由于第一耦合单元31的耦合作用，第一耦合单元31可在第一输出端O1的电位发生跳变时，将第三节点N3的电位耦合至相对于第二电位信号VGL的电位更低的电位。第一输出模块30响应于第三节点N3的低电平信号而工作，若第三节点N3的电位不够低(即第三节点N3的电位与第二电位信号VGL的差值的绝对值大于设定阈值)，则第一输出模块30向第一输出端O1传输的第二电位信号VGL会出现电平损失，使得第一输出端O1的输出信号的下降沿出现如图2所示的信号拖尾。

与图1所示现有技术方案相比，本实施例可通过第一耦合单元31在第一输出端O1的电位发生跳变的时刻，将第三节点N3的电位耦合至相对于第二电位信号VGL的电位更低的电位，以使第三节点N3能够达到足够低的电位(该足够低的电位满足：第三节点N3的电位与第二电位信号VGL的电位差值小于设定阈值)，进而减少第一输出模块30向第一输出端O1传输第二电位信号VGL时的电平损失，使第一输出端O1的输出信号能够直接从第一电位信号VGH变为第二电位信号VGL，以改善第一输出端O1的输出信号下降沿的拖尾问题。当第一输出模块30包括栅极连接第三节点N3、第一极接入第二电位信号VGL，第二极连接第一输出端O1的晶体管，且该晶体管为P型晶体管时，上述设定阈值可以等于该晶体管的阈值电压。

第一输出控制模块50根据第一节点N1的电位、第二节点N2的电位、第一电位信号VGH和第二时钟信号CLK2控制第三节点N3的电位，是指第一输出控制模块50能够在第一节点N1的电位、第二节点N2的电位、第一电位信号VGH和第二时钟信号CLK2的控制下，在第二时钟信号CLK2的电位发生跳变时，通过控制第二节点N2的电位实现对第三节点N3的电位控制。例如，第一输出控制模块50能够将第二节点N2的电位下拉至相对于第二电位信号VGL所对应的电位更低的电位，进而将第三节点N3的电位也下拉至相对于第二电位信号VGL所对应的电位更低的电位。

由于第一耦合单元31能够在第一输出端O1的输出信号从第一电位信号VGH变为第二电位信号VGL的时刻，将第三节点N3的电位耦合至相对于第二电位信号VGL的电位更低的电位，使得第三节点N3的电位极低，在第一输出模块30向第一输出端O1传输第二电位信号VGL的后续过程中，第一输出控制模块50与第三节点N3之间会产生漏电路径，例如第一输出控制模块50包括与第三节点N3连接的晶体管时，该晶体管与第三节点N3之间会产生漏电路径，使得漏电流通过第一输出控制模块50中的晶体管使第三节点N3的电位缓慢上升，若第三节点N3的电位不够低，则第一输出模块30向第一输出端O1传输的第二电位信号VGL仍然会出现电平损失。本实施例中，通过设置第一输出模块30能够在第一输出端O1的输出信号从第一电位信号VGH变为第二电位信号VGL之后，即第一输出端O1输出第二电位信号VGL的过程中，将第三节点N3的电位下拉至低于第二电位信号VGL的电位，以使第三节点N3的电位能够达到足够低的电位，从而减少第一输出端O1输出的低电平信号的电平损失。并且由于第二时钟信号CLK2可以是周期性的时钟信号，因此，第一输出控制模块50还能够在第二时钟信号CLK2的电位发生跳变时周期性地将第三节点N3的电位下拉至低于第二电位信号VGL的电位，即使第三节点N3的电位长时间维持极低，也不会因为漏电而使其电位升高至高于第二电位信号VGL的电位。因此，本实施例不但减少了第一输出端O1输出的有效电平信号的电平损失，还改善了输出信号的拖尾问题，有助于长期维持第一输出端O1输出的有效电平信号的稳定性。

第二输出模块40根据第四节点N4的电位和第一输出端O1的电位将第一电位信号VGH或第二电位信号VGL传输至移位寄存器的第二输出端O2，是指第二输出模块40能够响应于第一输出端O1的有效电平信号将第一电位信号VGH传输至第二输出端O2，并响应于第四节点N4的有效电平信号将第二电位信号VGL传输至第二输出端O2。

第二耦合单元41能够在第二输出端O2的电位发生跳变时，根据第二输出端O2的电位对第四节点N4的电位进行耦合，示例性地：

第二耦合单元41连接于第二输出端O2和第四节点N4之间，第二耦合单元41能够在第二输出端O2的电位发生跳变的时刻，根据第二输出端O2的电位跳变程度，对第四节点N4的电位进行耦合，使第四节点N4的电位以相同程度跳变至对应的电位。例如，在第四节点N4的有效电平信号(即低电平信号)到来之前，第二输出模块40将第一电位信号VGH传输至第二输出端O2，第二输出端O2的电位为高电位；在第四节点N4的低电平信号到来时，第二输出模块40响应于第四节点N4的低电平信号将第二电位信号VGL传输至第二输出端O2，第二输出端O2的电位由高电位向低电位跳变，由于第二耦合单元41的耦合作用，第二耦合单元41可在第二输出端O2的电位发生跳变时，将第四节点N4的电位耦合至相对于第二电位信号VGL的电位更低的电位。第二输出模块40响应于第四节点N4的低电平信号而工作，若第四节点N4的电位不够低(即第四节点N4的电位与第二电位信号VGL的差值大于设定阈值)，则第二输出模块40向第二输出端O2传输的第二电位信号VGL会出现电平损失，使得第二输出端O2的输出信号的下降沿出现如图2所示的信号拖尾。

与图1所示现有技术方案相比，本实施例还可以通过第二耦合单元41在第二输出端O2的电位发生跳变的时刻，将第四节点N4的电位耦合至相对于第二电位信号VGL的电位更低的电位，以使第四节点N4能够达到足够低的电位(该足够低的电位满足：第四节点N4的电位与第二电位信号VGL的电位差值小于设定阈值)，进而减少第二输出模块40向第二输出端O2传输第二电位信号VGL时的电平损失，使第二输出端O2的输出信号能够直接从第一电位信号VGH变为第二电位信号VGL，以改善第二输出端O2的输出信号下降沿的拖尾问题。当第二输出模块40包括栅极连接第四节点N4、第一极接入第二电位信号VGL，第二极连接第二输出端O2的晶体管，且该晶体管为P型晶体管时，上述设定阈值可以等于该晶体管的阈值电压。

第二输出控制模块60根据第一节点N1的电位、第二节点N2的电位、第一电位信号VGH和第二时钟信号CLK2控制第四节点N4的电位，是指第二输出控制模块60能够在第一节点N1的电位、第二节点N2的电位、第一电位信号VGH和第二时钟信号CLK2的控制下，在第二时钟信号CLK2的电位发生跳变时，对第四节点N4的电位进行控制。例如，第二输出控制模块60能够将第四节点N4的电位下拉至相对于第二电位信号VGL所对应的电位更低的电位。

由于第二耦合单元41能够在第二输出端O2的输出信号从第一电位信号VGH变为第二电位信号VGL的时刻，将第四节点N4的电位耦合至相对于第二电位信号VGL的电位更低的电位，使得第四节点N4的电位极低，在第二输出模块40向第二输出端O2传输第二电位信号VGL的后续过程中，第二输出控制模块60与第四节点N4之间会产生漏电路径，例如第二输出控制模块60包括与第四节点N4连接的晶体管时，该晶体管与第四节点N4之间会产生漏电路径，使得漏电流通过第二输出控制模块60中的晶体管使第四节点N4的电位缓慢上升，若第四节点N4的电位不够低，则第二输出模块40向第二输出端O2传输的第二电位信号VGL仍然会出现电平损失。本实施例中，通过设置第二输出模块40能够在第二输出端O2的输出信号从第一电位信号VGH变为第二电位信号VGL之后，即第二输出端O2输出第二电位信号VGL的过程中，将第四节点N4的电位下拉至低于第二电位信号VGL的电位，以使第四节点N4的电位能够达到足够低的电位，从而减少第二输出端O2输出的低电平信号的电平损失。并且由于第二时钟信号CLK2可以是周期性的时钟信号，因此，第二输出控制模块60还能够在第二时钟信号CLK2的电位发生跳变时周期性地将第四节点N4的电位下拉至低于第二电位信号VGL的电位，即使第四节点N4的电位长时间维持极低，也不会因为漏电而使其电位升高至高于第二电位信号VGL的电位。因此，本实施例不但减少了第二输出端O2输出的有效电平信号的电平损失，还改善了输出信号的拖尾问题，有助于长期维持第二输出端O2输出的有效电平信号的稳定性。

另外，由于第一输入模块10能够在第一时钟信号CLK1的控制下周期性地将第一起始信号IN传输至第一节点N1，第一节点N1的电位影响第四节点N4的电位，且第二输出模块40在第四节点N4的控制下将第二电位信号VGL传输至第二输出端O2，因此，可通过调整第一起始信号IN的有效电平信号的脉宽来调整移位寄存器的第二输出端O2输出的有效电平信号的脉宽。由于第二输入模块20能够在第一时钟信号CLK1的控制下周期性地将第二起始信号INB传输至第二节点N2，第二节点N2的电位影响第三节点N3的电位，第一输出模块30在第三节点N3的控制下将第二电位信号VGL传输至第一输出端O1，且第二起始信号INB的脉宽取决于第一起始信号IN的脉宽，因此，在调整第一起始信号IN的脉宽时，也能够调整第一输出端O1输出的有效电平信号的脉宽。综上所述，本实施例的方案能够通过调整移位寄存器输入的第一起始信号IN的有效电平信号的脉宽来实现调整移位寄存器的第一输出端O1和第二输出端O2的输出信号的有效电平信号的脉宽。当设置第一起始信号IN的有效电平信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的有效电平信号的脉宽时，第一输出端O1和第二输出端O2的输出信号的有效电平信号的脉宽也大于第一时钟信号CLK1和第二时钟信号CLK2的有效电平信号的脉宽。

本发明实施例提供的移位寄存器中的第一输出控制模块可通过第一耦合单元在第一输出端由高电位跳变至低电位时，将第三节点的电位耦合至足够低的电位，以减少第一输出模块向第一输出端传输第二电位信号时的电平损失，进而改善第一输出端的输出信号下降沿的拖尾问题。并且第一输出控制模块还能在第一输出模块向第一输出端传输第二电位信号的过程中，周期性地拉低第三节点的电位，从而减少第一输出端输出第二电位信号时的电平损失。同理，第二输出控制模块可通过第二耦合单元在第二输出端由高电位跳变至低电位时，将第四节点的电位耦合至足够低的电位，以减少第二输出模块向第二输出端传输第二电位信号时的电平损失，进而改善第二输出端的输出信号下降沿的拖尾问题。并且第二输出控制模块还能在第二输出模块向第二输出端传输第二电位信号的过程中，周期性地拉低第四节点的电位，从而减少第二输出端输出第二电位信号时的电平损失。另外，通过调整第一起始信号的有效电平信号脉宽还能调整第一输出端和第二输出端的输出的有效电平信号的脉宽。本发明实施例的技术方案，实现了通过移位寄存器根据两路相反的输入信号得到两路有效电平信号脉宽可调的输出信号，有利于减少移位寄存器输出有效电平信号时的电平损失，从而改善输出信号下降沿的拖尾问题，并有助于维持移位寄存器输出有效电平信号时的稳定性，进而使得移位寄存器的应用范围更加广泛。

图4是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图4所示，在上述实施例的基础上，可选地，设置第二节点N2和第三节点N3电连接；第一输出控制模块50包括第一子输出控制单元51和第二子输出控制单元52；第一子输出控制单元51用于在第一节点N1和第二节点N2的控制下，在第二时钟信号CLK2由第一电位跳变至第二电位时，将第二节点N2的电位和第三节点N3的电位下拉至低于第二电位信号VGL的电位；第二子输出控制单元52用于根据第一电位信号VGH控制第三节点N3的电位。

具体地，第二节点N2和第三节点N3既可以是直接电连接，又可以是间接电连接，例如第二节点N2和第三节点N3可通过晶体管电连接，以根据第二节点N2的电位控制第三节点N3的电位。第一电位是指第一电位信号VGH的电位，例如高电平信号对应的电位，第二电位是指第二电位信号VGL的电位，例如低电平信号对应的电位。

第一子输出控制单元51能够在第一节点N1和第二节点N2的控制下，在第二时钟信号CLK2由高电平向低电平跳变时，将第二节点N2的电位下拉至足够低的电位，进而也将第三节点N3的电位下拉至足够低的电位，以在第一输出模块30向第一输出端O1传输第二电位信号VGL的过程中，根据第二时钟信号CLK2的跳变，周期性地将第三节点N3的电位下拉至低于第二电位信号VGL的电位，以使第三节点N3的电位能够达到足够低的电位，从而减少第一输出端O1输出的低电平信号的电平损失，有助于长期维持第一输出端O1输出有效电平信号时的稳定性。

第二子输出控制单元52还能根据第一电位信号VGH控制第三节点N3的电位，以在第一输出模块30响应于第一节点N1的有效电平信号将第一电位信号VGH传输至第一输出端O1时，将第一电位信号VGH传输至第三节点N3，避免第一输出模块30响应于第三节点N3的信号向第一输出端O1传输第二电位信号VGL，有助于维持第一输出端O1输出第一电位信号VGH时的稳定性。

参见图4，在上述实施例的基础上，可选地，设置第一子输出控制单元51包括：第一晶体管M1、第二晶体管M2和第一电容C1；第一晶体管M1的栅极连接第二节点N2和第一电容C1的第二端，第一晶体管M1的第一极输入第二时钟信号CLK2，第一晶体管M1的第二极连接第一电容C1的第一端和第二晶体管M2的第二极；第二晶体管M2的栅极连接第一节点N1，第二晶体管M2的第一极输入第一电位信号VGH；第二子输出控制单元52包括第三晶体管M3，第三晶体管M3的栅极连接第一节点N1，第三晶体管M3的第一极输入第一电位信号VGH，第三晶体管M3的第二极连接第三节点N3。

其中，第一晶体管M1、第二晶体管M2和第三晶体管M3可以是P型晶体管，也可以是N型晶体管，本实施例及下文的各实施例中，以移位寄存器中的各晶体管均是P型晶体管为例进行示意性说明。

具体地，第一晶体管M1响应于第二节点N2的低电平信号导通，并在导通时将第二时钟信号CLK2传输至第一晶体管M1和第二晶体管M2之间的第五节点N5。第二晶体管M2响应于第一节点N1的低电平信号导通，并在导通时将第一电位信号VGH传输至第五节点N5。示例性地，当第二时钟信号CLK2为高电平，第一节点N1为高电平，第二节点N2为低电平时，第二晶体管M2关断，第一晶体管M1导通，并将第二时钟信号CLK2传输至第五节点N5，使第五节点N5为高电平。当第二时钟信号CLK2由高电平跳变至低电平，第一节点N1仍为高电平，第二节点N2仍为低电平时，第一晶体管M1将第二时钟信号CLK2传输至第五节点N5，使第五节点N5由高电平跳变为低电平。由于第一电容C1具有耦合的作用，在第一电容C1一端的第五节点N5由高电平跳变为低电平时，第一电容C1能够将其另一端的第二节点N2的电位由低电平对应的电位耦合至更低的电位，例如第一电容C1能够将第二节点N2的电位耦合至低于第二电位信号VGL的电位，以使第三节点N3能够达到足够低的电位，进而保证第一输出模块30响应于第三节点N3的低电平信号将第二电位信号VGL传输至第一输出端O1。

第三晶体管M3响应于第一节点N1的低电平信号导通，并在导通时将第一电位信号VGH传输至第三节点N3。例如第一输出模块30响应于第一节点N1的低电平信号将第一电位信号VGH传输至第一输出端O1时，可控制第一节点N1为低电平，使第三晶体管M3将第一电位信号VGH传输至第三节点N3，以使第三节点N3为高电平，进而避免第一输出模块30响应于第三节点N3的信号向第一输出端O1传输第二电位信号VGL，有助于维持第一输出端O1输出第一电位信号VGH时的稳定性。

继续参见图4，在上述实施例的基础上，可选地，设置第一输出控制模块50还包括第四晶体管M4，第四晶体管M4连接于第二节点N2和第三节点N3之间，第四晶体管M4的栅极连接第二节点N2。具体地，第四晶体管M4响应于第二节点N2的低电平信号而导通，第二节点N2和第三节点N3通过第四晶体管M4电连接。由于第四晶体管M4的栅极连接第一极，呈二极管连接的第四晶体管M4可在导通时将第二节点N2的电位信号向右传输至第三节点N3，以通过第二节点N2的电位控制第三节点N3的电位。

另外，由于第一耦合单元31能够在第一输出端O1的输出信号从第一电位信号VGH变为第二电位信号VGL的时刻，将第三节点N3的电位耦合至相对于第二电位信号VGL的电位更低的极低电位，在第三节点N3的电位极低时，虽然第三晶体管M3与第三节点N3，以及第四晶体管M4与第三节点N3之间会产生漏电路径，使第三节点N3的电位缓慢上升，但是本实施例通过设置第一电容C1，使得第一电容C1能够根据第二时钟信号CLK2的跳变将第三节点N3的电位周期性地拉低，因此可以避免第三节点N3的电位由于漏电而上升至高于第二电位信号VGL对应的电位，以使第三节点N3的电位能够达到足够低的电位，从而减少第一输出端O1输出的低电平信号的电平损失。

图5是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图5所示，可选地，设置第一节点N1和第四节点N4电连接；第二输出控制模块60包括第三子输出控制单元61和第四子输出控制单元62；第三子输出控制单元61用于在第一节点N1和第二节点N2的控制下，在第二时钟信号CLK2由第一电位跳变至第二电位时，将第一节点N1和第四节点N4的电位下拉至低于第二电位信号VGL的电位；第四子输出控制单元62用于根据第一电位信号VGH控制第四节点N4的电位。

具体地，第一节点N1和第四节点N4既可以是直接电连接，又可以是间接电连接，例如第一节点N1和第四节点N4可通过晶体管电连接，以根据第一节点N1的电位控制第四节点N4的电位。第三子输出控制单元61能够在第一节点N1和第二节点N2的控制下，在第二时钟信号CLK2由高电平向低电平跳变时，将第一节点N1的电位下拉至足够低的电位，进而也将第四节点N4的电位下拉至足够低的电位，以在第二输出模块40向第二输出端O2传输第二电位信号VGL的过程中，根据第二时钟信号CLK2的跳变，周期性地将第四节点N4的电位下拉至低于第二电位信号VGL的电位，以使第四节点N4的电位能够达到足够低的电位，从而减少第二输出端O2输出的低电平信号的电平损失，有助于长期维持第二输出端O2输出有效电平信号时的稳定性。

第四子输出控制单元62还能根据第一电位信号VGH控制第四节点N4的电位，以在第二输出模块40响应于第一输出端O1的有效电平信号将第一电位信号VGH传输至第二输出端O2时，将第一电位信号VGH传输至第四节点N4，避免第二输出模块40响应于第四节点N4的信号向第二输出端O2传输第二电位信号VGL，有助于维持第二输出端O2输出第一电位信号VGH时的稳定性。

参见图5，在上述实施例的基础上，可选地，设置第三子输出控制单元61包括：第五晶体管M5、第六晶体管M6和第二电容C2；第五晶体管M5的栅极连接第一节点N1和第二电容C2的第二端，第五晶体管M5的第一极输入第二时钟信号CLK2，第五晶体管M5的第二极连接第二电容C2的第一端和第六晶体管M6的第二极；第六晶体管M6的栅极连接第二节点N2，第六晶体管M6的第一极输入第一电位信号VGH；第四子输出控制单元62包括第七晶体管M7，第七晶体管M7的栅极连接第二节点N2，第七晶体管M7的第一极输入第一电位信号VGH，第七晶体管M7的第二极连接第四节点N4。

具体地，第五晶体管M5响应于第一节点N1(即第六节点N6)的低电平信号导通，并在导通时将第二时钟信号CLK2传输至第五晶体管M5和第六晶体管M6之间的第七节点N7。第六晶体管M6响应于第二节点N2的低电平信号导通，并在导通时将第一电位信号VGH传输至第七节点N7。示例性地，当第二时钟信号CLK2为高电平，第一节点N1为低电平，第二节点N2为高电平时，第六节点N6为低电平，第六晶体管M6关断，第五晶体管M5导通，并将第二时钟信号CLK2传输至第七节点N7，使第七节点N7为高电平。当第二时钟信号CLK2由高电平跳变至低电平，第一节点N1仍为低电平，第二节点N2仍为高电平时，第五晶体管M5将第二时钟信号CLK2传输至第七节点N7，使第七节点N7由高电平跳变为低电平。由于第二电容C2具有耦合的作用，在第二电容C2一端的第七节点N7由高电平跳变为低电平时第二电容C2能够将其另一端的第六节点N6的电位由低电平对应的电位耦合至更低的电位，例如第二电容C2能够将第六节点N6的电位耦合至低于第二电位信号VGL的电位，以使第四节点N4能够达到足够低的电位，进而保证第二输出模块40响应于第四节点N4的低电平信号将第二电位信号VGL传输至第二输出端O2。

第七晶体管M7响应于第二节点N2的低电平信号导通，并在导通时将第一电位信号VGH传输至第四节点N4。例如第二输出模块40响应于第一输出端O1的低电平信号将第一电位信号VGH传输至第二输出端O2时，可控制第二节点N2为低电平，使第七晶体管M7将第一电位信号VGH传输至第四节点N4，以使第四节点N4为高电平，进而避免第二输出模块40响应于第四节点N4的信号向第二输出端O2传输第二电位信号VGL，有助于维持第二输出端O2输出第一电位信号VGH时的稳定性。

继续参见图5，在上述实施例的基础上，可选地，设置第二输出控制模块60还包括第八晶体管M8，第八晶体管M8连接于第一节点N1和第四节点N4之间，第八晶体管M8的栅极连接第一节点N1。

具体地，第八晶体管M8响应于第一节点N1(即第六节点N6)的低电平信号而导通，第六节点N6和第四节点N4通过第八晶体管M8电连接。由于第八晶体管M8的栅极连接第一极，呈二极管连接的第八晶体管M8可在导通时将第六节点N6的电位信号向右传输至第四节点N4，以通过第六节点N6的电位控制第四节点N4的电位。

另外，由于第二耦合单元41能够在第二输出端O2的输出信号从第一电位信号VGH变为第二电位信号VGL的时刻，将第四节点N4的电位耦合至相对于第二电位信号VGL的电位更低的极低电位，在第四节点N4的电位极低时，虽然第七晶体管M7与第四节点N4，以及第八晶体管M8与第四节点N4之间会产生漏电路径，使第四节点N4的电位缓慢上升，但是本实施例通过设置第二电容C2，使得第二电容C2能够根据第二时钟信号CLK2的跳变将第四节点N4的电位周期性地拉低，因此可以避免第四节点N4的电位由于漏电而上升至高于第二电位信号VGL对应的电位，以使第四节点N4的电位能够达到足够低的电位，从而减少第二输出端O2输出的低电平信号的电平损失。

图6是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图6所示，可选地，设置第一耦合单元31用于在第一输出端O1的电位由第一电位跳变至第二电位时，将第三节点N3的电位耦合至低于第二电位信号VGL的电位；第一输出模块30还包括第一输出单元32和第二输出单元33；第一输出单元32用于根据第一节点N1的电位导通或关断，并在导通时将第一电位信号VGH传输至第一输出端O1；第二输出单元33用于根据第三节点N3的电位导通或关断，并在导通时将第二电位信号VGL传输至移位寄存器的第一输出端O1。

具体地，第一输出单元32可响应于第一节点N1的低电平信号而导通，并在导通时将第一电位信号VGH传输至第一输出端O1。第二输出单元33可响应于第三节点N3的低电平信号而导通，并在导通时将第二电位信号VGL传输至第一输出端O1。示例性地，在第三节点N3的低电平信号到来之前，第二输出单元33将第一电位信号VGH传输至第一输出端O1，第一输出端O1的电位为高电位；在第三节点N3的低电平信号到来时，第一输出单元32响应于第三节点N3的低电平信号将第二电位信号VGL传输至第一输出端O1，第一输出端O1的电位由高电位向低电位跳变，由于第一耦合单元31的耦合作用，第一耦合单元31可在第一输出端O1的电位发生跳变时，将第三节点N3的电位耦合至相对于第二电位信号VGL的电位更低的电位，以减少第一输出模块30向第一输出端O1传输第二电位信号VGL时的电平损失，使第一输出端O1的输出信号能够直接从第一电位信号VGH变为第二电位信号VGL，以改善第一输出端O1的输出信号下降沿的拖尾问题。

参见图6，可选地，设置第一输出单元32包括第九晶体管M9，第九晶体管M9的栅极连接第一节点N1，第九晶体管M9的第一极输入第一电位信号VGH，第九晶体管M9的第二极连接第一输出端O1；第二输出单元33包括第十晶体管M10，第十晶体管M10的栅极连接第三节点N3，第十晶体管M10的第一极输入第二电位信号VGL，第十晶体管M10的第二极连接第一输出端O1；第一耦合单元31包括第三电容C3，第三电容C3的第一端连接第一输出端O1，第三电容C3的第二端连接第三节点N3。

具体地，第九晶体管M9响应于第一节点N1的低电平信号导通，并在导通时将第一电位信号VGH传输至第一输出端O1。第十晶体管M10响应于第三节点N3的低电平信号导通，并在导通时将第二电位信号VGL传输至第一输出端O1。示例性地，在第一输出端O1的输出信号由第一电位信号VGH跳变至第二电位信号VGL时，第三节点N3为低电平，由于第三电容C3具有耦合的作用，在第三电容C3一端的第一输出端O1由高电平跳变为低电平时，第三电容C3能够将其另一端的第三节点N3的电位由低电平对应的电位耦合至更低的电位，例如第三电容C3能够将第三节点N3的电位耦合至低于第二电位信号VGL的电位，以使第三节点N3的电位与第二电位信号VGL的差值的绝对值小于设定阈值，进而保证第一输出模块30响应于第三节点N3的低电平信号将第二电位信号VGL传输至第一输出端O1，减少第一输出模块30向第一输出端O1传输第二电位信号VGL时的电平损失，使第一输出端O1的输出信号能够直接从第一电位信号VGH变为第二电位信号VGL，以改善第一输出端O1的输出信号下降沿的拖尾问题。其中，上述设定阈值可以等于第十晶体管M10的阈值电压。

参见图6，可选地，设置第二耦合单元41用于在第二输出端O2的电位由第一电位跳变至第二电位时，将第四节点N4的电位耦合至低于第二电位信号VGL的电位；第二输出模块40包括第三输出单元42和第四输出单元43；第三输出单元42用于根据第四节点N4的电位导通或关断，并在导通时将第二电位信号VGL传输至第二输出端O2；第四输出单元43用于根据第一输出端O1的电位导通或关断，并在导通时将第一电位信号VGH传输至移位寄存器的第二输出端O2。

具体地，第三输出单元42可响应于第四节点N4的低电平信号而导通，并在导通时将第二电位信号VGL传输至第二输出端O2。第四输出单元43可响应于第一输出端O1的低电平信号而导通，并在导通时将第一电位信号VGH传输至第二输出端O2。示例性地，在第四节点N4的低电平信号到来之前，第四输出单元43将第一电位信号VGH传输至第二输出端O2；在第四节点N4的低电平信号到来时，第三输出单元42响应于第四节点N4的低电平信号将第二电位信号VGL传输至第二输出端O2，第二输出端O2的电位由高电位向低电位跳变。由于第二耦合单元41的耦合作用，第二耦合单元41可在第二输出端O2的电位发生跳变时，将第四节点N4的电位耦合至相对于第二电位信号VGL的电位更低的电位，以减少第二输出模块40向第二输出端O2传输第二电位信号VGL时的电平损失，使第二输出端O2的输出信号能够直接从第一电位信号VGH变为第二电位信号VGL，以改善第二输出端O2的输出信号下降沿的拖尾问题。

继续参见图6，可选地，设置第三输出单元42包括第十一晶体管M11，第十一晶体管M11的栅极连接第四节点N4，第十一晶体管M11的第一极输入第二电位信号VGL，第十一晶体管M11的第二极连接第二输出端O2；第二耦合单元41包括第四电容C4，第四电容C4的第一端连接第二输出端O2，第四电容C4的第二端连接第四节点N4；第四输出单元43包括第十二晶体管M12，第十二晶体管M12的栅极连接第一输出端O1，第十二晶体管M12的第一极输入第一电位信号VGH，第十二晶体管M12的第二极连接第二输出端O2。

具体地，第十一晶体管M11响应于第四节点N4的低电平信号导通，并在导通时将第二电位信号VGL传输至第二输出端O2。第十二晶体管M12响应于第一输出端O1的低电平信号导通，并在导通时将第一电位信号VGH传输至第二输出端O2。示例性地，在第二输出端O2的输出信号由第一电位信号VGH跳变至第二电位信号VGL时，第四节点N4为低电平，由于第四电容C4具有耦合的作用，在第四电容C4一端的第二输出端O2由高电平跳变为低电平时，第四电容C4能够将其另一端的第四节点N4的电位由低电平对应的电位耦合至更低的电位，例如第四电容C4能够将第四节点N4的电位耦合至低于第二电位信号VGL的电位，以使第四节点N4的电位与第二电位信号VGL的差值的绝对值小于设定阈值，进而保证第二输出模块40响应于第四节点N4的低电平信号将第二电位信号VGL传输至第二输出端O2，减少第二输出模块40向第二输出端O2传输第二电位信号VGL时的电平损失，使第二输出端O2的输出信号能够直接从第一电位信号VGH变为第二电位信号VGL，以改善第二输出端O2的输出信号下降沿的拖尾问题。其中，上述设定阈值可以等于第十一晶体管M11的阈值电压。

图7是本发明实施例提供的另一种移位寄存器的模块结构示意图，如图7所示，可选地，设置第一输入模块10包括第十三晶体管M13，第十三晶体管M13的栅极输入第一时钟信号CLK1，第十三晶体管M13的第一极输入第一起始信号IN，第十三晶体管M13的第二极连接第一节点N1；第二输入模块20包括第十四晶体管M14，第十四晶体管M14的栅极输入第一时钟信号CLK1，第十四晶体管M14的第一极输入第二起始信号INB，第十四晶体管M14的第二极连接第二节点N2。

具体地，第十三晶体管M13可响应于第一时钟信号CLK1的低电平信号导通，并在导通时将第一起始信号IN传输至第一节点N1，进而通过控制第一节点N1的电位来控制第一输出模块30的第一输出端O1输出的信号。第十四晶体管M14可响应于第一时钟信号CLK1的低电平信号导通，并在导通时将第二起始信号INB传输至第二节点N2，进而通过控制第二节点N2的电位来控制第一输出模块30的第一输出端O1输出的信号。

参见图7，在上述实施例的基础上，可选地，设置移位寄存器还包括第十五晶体管M15，第十五晶体管M15连接于第一节点N1与第四节点N4之间，第十五晶体管M15的栅极输入第二电位信号VGL；移位寄存器还包括第十六晶体管M16，第十六晶体管M16连接于第一输入模块10与第二节点N2之间，第十六晶体管M16的栅极输入第二电位信号VGL。

具体地，第十五晶体管M15可响应于第二电位信号VGL而处于常导通状态，由于第四电容C4或第二电容C2的耦合作用，第七节点N7的电位会处于低于第二电位信号VGL的极低电位，本实施例通过设置第十五晶体管M15有助于隔断第七节点N7的极低电位，避免第七节点N7的极低电位传输至第一节点N1，从而影响移位寄存器的正常工作。第十六晶体管M16可响应于第二电位信号VGL而处于常导通状态，由于第三电容C3或第一电容C1的耦合作用，第二节点N2的电位会处于低于第二电位信号VGL的极低电位，本实施例通过设置第十六晶体管M16有助于隔断第二节点N2的极低电位，避免第二节点N2的极低电位传输至第十四晶体管M14，从而影响移位寄存器的正常工作。

图8是本发明实施例提供的一种移位寄存器的驱动时序图，该驱动时序可用于驱动图3至图7所示的移位寄存器工作，下面将结合图7和图8，对本发明实施例提供的移位寄存器的工作原理进行说明。示例性地，该移位寄存器的工作过程至少包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5、第六阶段t6和第七阶段t7。

在第一阶段t1，移位寄存器输入的第一起始信号IN为低电平，第二起始信号INB为高电平，移位寄存器的第一输出端O1输出的第一输出信号OUTB为低电平，第二输出端O2输出的第二输出信号OUT为高电平。在第一阶段t1，第一输出信号OUTB与第二起始信号INB相反，第二输出信号OUT与第一起始信号IN相反。

在第二阶段t2，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为低电平，第二起始信号INB为高电平。第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16导通，第十三晶体管M13将第一起始信号IN传输至第一节点N1，第一节点N1为低电平，第十四晶体管M14将第二起始信号INB传输至第二节点N2，第二节点N2为高电平。第二晶体管M2、第三晶体管M3、第九晶体管M9、第五晶体管M5、第八晶体管M8和第十一晶体管M11导通，第一晶体管M1、第四晶体管M4、第十晶体管M10、第六晶体管M6、第七晶体管M7和第十二晶体管M12关断。第六节点N6和第四节点N4均为低电平，第五晶体管M5将第二时钟信号CLK2传输至第七节点N7，第二电容C2一端的第七节点N7为高电平，另一端的第六节点N6为低电平，第二电容C2的两端形成电位差，第二电容C2被充电。第九晶体管M9将第一电位信号VGH传输至第一输出端O1，第一输出端O1输出的第一输出信号OUTB为高电平信号，第十一晶体管M11将第二电位信号VGL传输至第二输出端O2，第二输出端O2输出的第二输出信号OUT由高电平向低电平跳变。由于第四电容C4的耦合作用，第四电容C4能够将第四节点N4的电位由低电平对应的电位耦合至低于第二电位信号VGL的电位(如图8所示，第四节点N4的电压约为-11V)，第四节点N4的电位足够低，使得第十一晶体管处于强导通状态，第二输出信号OUT直接从第一电位信号VGH变为第二电位信号VGL，第二输出信号OUT的下降沿没有出现信号拖尾。

在第三阶段t3，第一时钟信号CLK1为高电平，第二时钟信号CLK2由高电平跳变为低电平，第一起始信号IN为低电平，第二起始信号INB高电平。第十三晶体管M13和第十四晶体管M14关断，其他晶体管的导通状态与第二阶段t2的导通状态相同。第一节点N1、第四节点N4和第六节点N6为低电平，第二节点N2为高电平。第一输出端O1输出的第一输出信号OUTB为高电平信号，第二输出端O2输出的第二输出信号OUT为低电平信号。第五晶体管M5将第二时钟信号CLK2传输至第七节点N7，第七节点N7由高电平跳变为低电平，由于第二电容C2的耦合作用，第二电容C2能够将第六节点N6的电位由低电平对应的电位耦合至低于第二电位信号VGL的电位(如图8所示，第六节点N6的电压约为-14V)，并通过第八晶体管M8将第四节点N4的电位也拉低了一些，使第十一晶体管M11仍处于强导通状态，使得第二输出信号OUT不会出现低电平损失。

在第四阶段t4，移位寄存器的工作过程与第二阶段t2和第三阶段t3类似，具体工作过程可参考第二阶段t2和第三阶段t3，不再赘述。在第四阶段t4中，第一输出端O1输出的第一输出信号OUTB维持高电平信号，第二输出端O2输出的第二输出信号OUT维持低电平信号，并且第二电容C2可根据第二时钟信号CLK2的跳变而周期性地拉低第六节点N6的电位，进而持续拉低第四节点N4的电位，以保持第十一晶体管M11的强导通状态，有助于维持第二输出信号OUT的稳定性。

在第五阶段t5，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第一起始信号IN为高电平，第二起始信号INB为低电平。第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16导通，第十三晶体管M13将第一起始信号IN传输至第一节点N1，第一节点N1为高电平，第十四晶体管M14将第二起始信号INB传输至第二节点N2，第二节点N2为低电平。第一晶体管M1、第四晶体管M4、第十晶体管M10、第六晶体管M6、第七晶体管M7和第十二晶体管M12导通，第二晶体管M2、第三晶体管M3、第九晶体管M9、第五晶体管M5和第十一晶体管M11关断。第六节点N6和第四节点N4均为高电平，第八晶体管M8关断；第一晶体管M1将第二时钟信号CLK2传输至第五节点N5，第一电容C1一端的第五节点N5为高电平，另一端的第二节点N2为低电平，第一电容C1的两端形成电位差，第一电容C1被充电。第十晶体管M10将第二电位信号VGL传输至第一输出端O1，第一输出端O1输出的第一输出信号OUTB由高电平向低电平跳变，第十二晶体管M12将第一电位信号VGH传输至第二输出端O2，第二输出端O2输出的第二输出信号OUT为高电平信号。由于第三电容C3的耦合作用，第三电容C3能够将第三节点N3的电位由低电平对应的电位耦合至低于第二电位信号VGL的电位(如图8所示，第三节点N3的电压约为-11V)，第三节点N3的电位足够低，使得第十晶体管M10处于强导通状态，第一输出信号OUTB直接从第一电位信号VGH变为第二电位信号VGL，第一输出信号OUTB的下降沿没有出现信号拖尾。

在第六阶段t6，第一时钟信号CLK1为高电平，第二时钟信号CLK2由高电平跳变为低电平，第一起始信号IN为高电平，第二起始信号INB低电平。第十三晶体管M13和第十四晶体管M14关断，其他晶体管的导通状态与第五阶段t5的导通状态相同。第一节点N1、第四节点N4和第六节点N6为高电平，第二节点N2为低电平。第一输出端O1输出的第一输出信号OUTB为低电平信号，第二输出端O2输出的第二输出信号OUT为高电平信号。第一晶体管M1将第二时钟信号CLK2传输至第五节点N5，第五节点N5由高电平跳变为低电平，由于第一电容C1的耦合作用，第一电容C1能够将第二节点N2的电位由低电平对应的电位耦合至低于第二电位信号VGL的电位(如图8所示，第二节点N2的电压约为-14V)，并通过第四晶体管M4将第三节点N3的电位也拉低了一些，使第十晶体管M10仍处于强导通状态，使得第一输出信号OUTB不会出现低电平损失。

在第七阶段t7，移位寄存器的工作过程与第五阶段t5和第六阶段t6类似，具体工作过程可参考第五阶段t5和第六阶段t6类似，不再赘述。在第七阶段t7中，第一输出端O1输出的第一输出信号OUTB维持低电平信号，第二输出端O2输出的第二输出信号OUT维持高电平信号，并且第一电容C1可根据第二时钟信号CLK2的跳变而周期性地拉低第二节点N2的电位，进而持续拉低第三节点N3的电位，以保持第十晶体管M10的强导通状态，有助于维持第二输出信号OUT的稳定性。

本发明实施例提供的移位寄存器可通过第三电容C3在第一输出端O1输出的第一输出信号OUTB由高电平向低电平跳变时，将第三节点N3的电位耦合至足够低的电位，以减少第一输出信号OUTB的低电平损失，进而改善第一输出信号OUTB下降沿的拖尾问题。并且第一电容C1还能在第一输出信号OUTB为低电平信号时，周期性地拉低第三节点N3的电位，从而进一步减少第一输出信号OUTB的低电平损失，并维持第一输出端O1输出低电平信号时的稳定性。同理，可通过第四电容C4减少第二输出信号OUT的低电平损失，进而改善第二输出端O2输出的第二输出信号OUT下降沿的拖尾问题，并通过第二电容C2进一步减少第二输出信号OUT的低电平损失，并维持第二输出端O2输出低电平信号时的稳定性。

另外，本实施例可实现通过移位寄存器将第一起始信号IN移位输出，得到第二输出信号OUT，将第二起始信号INB移位输出，得到第一输出信号OUTB。并且在设置第一起始信号IN的低电平信号的脉宽大于第一时钟信号CLK1和第二时钟信号CLK2的低电平信号的脉宽时，移位寄存器的第一输出信号OUTB和第二输出信号OUT的低电平信号的脉宽大于时钟信号的低电平信号的脉宽，有利于延长移位寄存器的输出信号的低电平时间。

在上述各方案的基础上，本发明实施例提供的移位寄存器中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16均可以是薄膜晶体管，显示面板中还包括由薄膜晶体管构成的像素电路，移位寄存器中的各个晶体管可以与像素电路中的晶体管在同一道工艺流程中制作，这样有助于简化显示面板的制作工艺。

本发明实施例还提供了一种栅极驱动电路，本发明实施例提供的栅极驱动电路，包括本发明上述任意实施例提供的移位寄存器。图9是本发明实施例提供的一种栅极驱动电路的模块结构示意图，如图9所示，该栅极驱动电路包括多个级联连接的移位寄存器100；第一级移位寄存器100的第一起始信号输入端I1输入第一起始信号IN，第一级移位寄存器100的第二起始信号输入端I2输入第二起始信号INB，第一级移位寄存器100的第一输出端O1与下一级移位寄存器100的第二起始信号输入端I2电连接，第一级移位寄存器100的第二输出端O2与下一级移位寄存器100的第一起始信号输入端I1电连接。

结合图3以及图7至图9，栅极驱动电路包括多个级联连接的移位寄存器100，且本实施例中的移位寄存器能够实现将第一起始信号IN移位输出，得到第二输出信号OUT，将第二起始信号INB移位输出，得到第一输出信号OUTB，因此，将该移位寄存器应用于栅极驱动电路时，本级移位寄存器输出的第二输出信号OUT还可作为下一级移位寄存器输入的第一起始信号IN，本级移位寄存器输出的第一输出信号OUTB还可作为下一级移位寄存器输入的第二起始信号INB，这样有助于本级移位寄存器的输出信号向下一级移位寄存器传递。

本发明实施例提供的栅极驱动电路，包括本发明上述任意实施例提供的移位寄存器，因此该栅极驱动电路具有移位寄存器相应的功能模块和有益效果，这里不再赘述。

本发明实施例还提供了一种显示面板，图10是本发明实施例提供的一种显示面板的结构示意图，结合图3和图10，该显示面板100包括上述实施例提供的栅极驱动电路，还包括：第一时钟信号线210、第二时钟信号线220、第一电位信号线230和第二电位信号线240；第一时钟信号线210用于向移位寄存器100传输第一时钟信号CLK1；第二时钟信号线220用于向移位寄存器100传输第二时钟信号CLK2；第一电位信号线230用于向移位寄存器100传输第一电位信号VGH；第二电位信号线240用于向移位寄存器100传输第二电位信号VGL。

其中，该显示面板100例如可以为有机发光二极管显示面板或液晶显示面板等。可选地，显示面板100还可以包括用于向栅极驱动电路中的第一级移位寄存器100传输第一起始信号IN的第一起始信号线，移位寄存器还可通过其内部结构根据接收到的第一起始信号IN生成第一起始信号IN的反信号，以得到第二起始信号INB，并输入至第一级移位寄存器100的第一起始信号输入端I1。第一级移位寄存器能够将第一起始信号IN和第二起始信号INB移位输出至下一级移位寄存器，相邻的两级移位寄存器中，后一级移位寄存器能够将前一级移位寄存器输出的信号进行移位并输出，且每一级移位寄存器的第二输出端O2的输出信号均可作为显示面板100中像素电路的晶体管的栅极驱动信号。因此，本发明实施例提供的显示面板100实现了逐行输出栅极驱动信号(例如栅极驱动信号可以是扫描信号或发光控制信号)的功能，各级移位寄存器输出的栅极驱动信号的脉宽可调，且稳定性良好。

示例性地，每一级移位寄存器的第二输出端O2均连接显示面板200中的信号线250，该信号线可以是发光控制信号线，也可以是扫描线。当移位寄存器连接发光控制信号线时，移位寄存器输出的栅极驱动信号可作为发光控制信号，以控制像素电路中的发光控制晶体管的导通或关断。当移位寄存器连接扫描线时，移位寄存器输出的栅极驱动信号可作为扫描信号，以驱动像素电路中的开关晶体管导通或关断，上述开关晶体管可包括数据电压写入晶体管、阈值电压补偿晶体管、对驱动晶体管的栅极进行初始化的初始化晶体管，以及对发光器件的阳极进行初始化的初始化晶体管等。

本发明实施例提供的显示面板，包括本发明上述任意实施例提供的栅极驱动电路及栅极驱动电路中的移位寄存器，因此该显示面板具有栅极驱动电路及栅极驱动电路中的移位寄存器相应的功能模块和有益效果，这里不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (20)

1.一种移位寄存器，其特征在于，包括：第一输入模块、第二输入模块、第一输出模块、第二输出模块、第一输出控制模块和第二输出控制模块；

所述第一输入模块用于根据第一起始信号和第一时钟信号控制第一节点的电位；所述第二输入模块用于根据第二起始信号和所述第一时钟信号控制第二节点的电位，所述第二起始信号与所述第一起始信号的电位相反；

所述第一输出控制模块用于根据所述第一节点的电位、所述第二节点的电位、第一电位信号和第二时钟信号控制第三节点的电位；所述第一输出模块用于根据所述第一节点的电位和所述第三节点的电位将所述第一电位信号或第二电位信号传输至所述移位寄存器的第一输出端；所述第一输出模块包括第一耦合单元，所述第一耦合单元用于在所述第一输出端的电位发生跳变时，根据所述第一输出端的电位对所述第三节点的电位进行耦合；

所述第二输出控制模块用于根据所述第一节点的电位、所述第二节点的电位、所述第一电位信号和所述第二时钟信号控制第四节点的电位；所述第二输出模块用于根据所述第四节点的电位和所述第一输出端的电位将所述第一电位信号或所述第二电位信号传输至所述移位寄存器的第二输出端；所述第二输出模块包括第二耦合单元，所述第二耦合单元用于在所述第二输出端的电位发生跳变时，根据所述第二输出端的电位对所述第四节点的电位进行耦合。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第二节点和所述第三节点电连接；

所述第一输出控制模块包括第一子输出控制单元和第二子输出控制单元；

所述第一子输出控制单元用于在所述第一节点和所述第二节点的控制下，在所述第二时钟信号由所述第一电位跳变至所述第二电位时，将所述第二节点的电位和所述第三节点的电位下拉至低于所述第二电位信号的电位；所述第二子输出控制单元用于根据所述第一电位信号控制所述第三节点的电位。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一子输出控制单元包括：第一晶体管、第二晶体管和第一电容；所述第一晶体管的栅极连接所述第二节点和所述第一电容的第二端，所述第一晶体管的第一极输入所述第二时钟信号，所述第一晶体管的第二极连接所述第一电容的第一端和所述第二晶体管的第二极；所述第二晶体管的栅极连接所述第一节点，所述第二晶体管的第一极输入所述第一电位信号；

所述第二子输出控制单元包括第三晶体管，所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的第一极输入所述第一电位信号，所述第三晶体管的第二极连接所述第三节点。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第一输出控制模块还包括第四晶体管，所述第四晶体管连接于所述第二节点和所述第三节点之间，所述第四晶体管的栅极连接所述第二节点。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第一节点和所述第四节点电连接；

所述第二输出控制模块包括第三子输出控制单元和第四子输出控制单元；

所述第三子输出控制单元用于在所述第一节点和所述第二节点的控制下，在所述第二时钟信号由所述第一电位跳变至所述第二电位时，将所述第一节点和所述第四节点的电位下拉至低于所述第二电位信号的电位；所述第四子输出控制单元用于根据所述第一电位信号控制所述第四节点的电位。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第三子输出控制单元包括：第五晶体管、第六晶体管和第二电容；所述第五晶体管的栅极连接所述第一节点和所述第二电容的第二端，所述第五晶体管的第一极输入所述第二时钟信号，所述第五晶体管的第二极连接所述第二电容的第一端和所述第六晶体管的第二极；所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的第一极输入所述第一电位信号；

所述第四子输出控制单元包括第七晶体管，所述第七晶体管的栅极连接所述第二节点，所述第七晶体管的第一极输入所述第一电位信号，所述第七晶体管的第二极连接所述第四节点。

7.根据权利要求6所述的移位寄存器，其特征在于，所述第二输出控制模块还包括第八晶体管，所述第八晶体管连接于所述第一节点和所述第四节点之间，所述第八晶体管的栅极连接所述第一节点。

8.根据权利要求1所述的移位寄存器，其特征在于，所述第一耦合单元用于在所述第一输出端的电位由第一电位跳变至第二电位时，将所述第三节点的电位耦合至低于所述第二电位信号的电位；

所述第一输出模块还包括第一输出单元和第二输出单元；所述第一输出单元用于根据所述第一节点的电位导通或关断，并在导通时将所述第一电位信号传输至所述第一输出端；所述第二输出单元用于根据所述第三节点的电位导通或关断，并在导通时将所述第二电位信号传输至所述移位寄存器的第一输出端。

9.根据权利要求8所述的移位寄存器，其特征在于，所述第一输出单元包括第九晶体管，所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的第一极输入所述第一电位信号，所述第九晶体管的第二极连接所述第一输出端。

10.根据权利要求8所述的移位寄存器，其特征在于，所述第二输出单元包括第十晶体管，所述第十晶体管的栅极连接所述第三节点，所述第十晶体管的第一极输入所述第二电位信号，所述第十晶体管的第二极连接所述第一输出端。

11.根据权利要求8所述的移位寄存器，其特征在于，所述第一耦合单元包括第三电容，所述第三电容的第一端连接所述第一输出端，所述第三电容的第二端连接所述第三节点。

12.根据权利要求1所述的移位寄存器，其特征在于，所述第二耦合单元用于在所述第二输出端的电位由第一电位跳变至第二电位时，将所述第四节点的电位耦合至低于所述第二电位信号的电位；

所述第二输出模块包括第三输出单元和第四输出单元；所述第三输出单元用于根据所述第四节点的电位导通或关断，并在导通时将所述第二电位信号传输至所述第二输出端；所述第四输出单元用于根据所述第一输出端的电位导通或关断，并在导通时将所述第一电位信号传输至所述移位寄存器的第二输出端。

13.根据权利要求12所述的移位寄存器，其特征在于，所述第三输出单元包括第十一晶体管，所述第十一晶体管的栅极连接所述第四节点，所述第十一晶体管的第一极输入所述第二电位信号，所述第十一晶体管的第二极连接所述第二输出端。

14.根据权利要求12所述的移位寄存器，其特征在于，所述第四输出单元包括第十二晶体管，所述第十二晶体管的栅极连接所述第一输出端，所述第十二晶体管的第一极输入所述第一电位信号，所述第十二晶体管的第二极连接所述第二输出端。

15.根据权利要求12所述的移位寄存器，其特征在于，所述第二耦合单元包括第四电容，所述第四电容的第一端连接所述第二输出端，所述第四电容的第二端连接所述第四节点。

16.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入模块包括第十三晶体管，所述第十三晶体管的栅极输入所述第一时钟信号，所述第十三晶体管的第一极输入所述第一起始信号，所述第十三晶体管的第二极连接所述第一节点；

所述第二输入模块包括第十四晶体管，所述第十四晶体管的栅极输入所述第一时钟信号，所述第十四晶体管的第一极输入所述第二起始信号，所述第十四晶体管的第二极连接所述第二节点。

17.根据权利要求16所述的移位寄存器，其特征在于，所述移位寄存器还包括第十五晶体管，所述第十五晶体管连接于所述第一节点与所述第四节点之间，所述第十五晶体管的栅极输入所述第二电位信号。

18.根据权利要求16所述的移位寄存器，其特征在于，所述移位寄存器还包括第十六晶体管，所述第十六晶体管连接于所述第一输入模块与所述第二节点之间，所述第十六晶体管的栅极输入所述第二电位信号。

19.一种栅极驱动电路，其特征在于，包括多个如权利要求1-18中任一项所述的移位寄存器，多个所述移位寄存器级联连接；

第一级所述移位寄存器的第一起始信号输入端输入第一起始信号，第一级所述移位寄存器的第二起始信号输入端输入第二起始信号，第一级所述移位寄存器的第一输出端与下一级所述移位寄存器的第二起始信号输入端电连接，第一级所述移位寄存器的第二输出端与下一级所述移位寄存器的第一起始信号输入端电连接。

20.一种显示面板，其特征在于，包括权利要求19所述的栅极驱动电路，还包括：第一时钟信号线、第二时钟信号线、第一电位信号线和第二电位信号线；

所述第一时钟信号线用于向所述移位寄存器传输第一时钟信号；所述第二时钟信号线用于向所述移位寄存器传输第二时钟信号；所述第一电位信号线用于向所述移位寄存器传输第一电位信号；所述第二电位信号线用于向所述移位寄存器传输第二电位信号。

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