TWI309505B - - Google Patents

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1309505 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種變換輸入信號之振幅之位準移位電 路，及搭載該位準移位電路之顯示裳置，特別是關於用於 液晶顯示裝置及有機EL(0LED)顯示裳置等之顯示裝置之 位準移位電路者。 【先前技術】 先前有各财式之位料乡位電路，如熟知有❹電流鏡 電路而構成之位準移位電路（如參照專利文獻υ。 圖41係顯示先前之電流鏡型位準移位電路之構造例圖。 顯示於圖4丨之電流鏡型位準移位電路2〇〇包含：電路動 作控制部201、2個偏壓移位部202及2〇3、位準移位部2〇4 及輸出部205。 電路動作控制部201包含：ρ型M〇s電晶體Qp2〇1，

Qp202，及η型 MOS電晶體 Qn2〇l。 P型MOS電晶體Qp201及η型MOS電晶體Qn201串聯連接 於供給正極之電源電壓VDD之電源線（以下註記為「電源 線VDD」）’與供給負極之電源電壓vss之電源線（以下註 s己為「電源線VSS」）之間’各閘極及各汲極分別共同地連 接。 P型MOS電晶體Qp202之源極連接於電源線VDD，其閘 極連接於p型MOS電晶體Qp2〇l及n型MOS電晶體Qn201之 各閣極。 P型MOS電晶體Qp201及n型MOS電晶體Qn201之共同連 107568.doc 1309505 接之閘極中，輸入電路動作控制信號XSTB。該電路動作 控制信號XSTB於電路待用時（不驅動時）設定為低位準，於 電路驅動時設定為高位準。 偏壓移位部202包含：p型MOS電晶體Qp203，Qp204，及 η型MOS電晶體Qn202。 p型MOS電晶體Qp203及η型MOS電晶體Qn202串聯連接 於電源線VDD與電源線VSS之間，彼此之閘極共同連接於 p型MOS電晶體Qp201及η型MOS電晶體Qn201之汲極。p型 MOS電晶體Qp204與η型MOS電晶體Qn202並聯連接，其閘 極中輸入時脈信號CK。 該偏壓移位部202中，進行將時脈信號CK之直流偏壓予 以移位之動作。 偏壓移位部203包含：p型MOS電晶體Qp205，Qp206，及 η型MOS電晶體Qn203。 p型MOS電晶體Qp205及η型MOS電晶體Qn203串聯連接 於電源線VDD與電源線VSS之間，而共同連接彼此之閘 極。p型MOS電晶體Qp206與η型MOS電晶體Qn203並聯連 接，其閘極中輸入時脈信號xCK。時脈信號xCK係對時脈 信號CK反相之信號。 該偏壓移位部203中，進行將反相之時脈信號xCK之直 流偏壓予以移位之動作。 位準移位部204包含：p型MOS電晶體Qp207，Qp208，及 η型 MOS 電晶體 Qn204, Qn205。 p型MOS電晶體Qp207及Qp208構成電流鏡電路。p型 107568.doc 1309505 MOS電晶體Qp207及Qp208之源極共同連接於電源線 VDD，其閘極共同連接於p型MOS電晶體(^207之汲極。p 型MOS電晶體Qp207之汲極連接於p型MOS電晶體Qp202之 沒極。 η型MOS電晶體Qn204之汲極連接於p型MOS電晶體 (^207之汲極，其閘極連接於p型MOS電晶體Qp203及η型 MOS電晶體Qn202之汲極，其源極中輸入時脈信號xCK。η 型MOS電晶體Qn205之汲極連接於ρ型MOS電晶體Qp208之 沒極，其閘極連接於p型MOS電晶體Qp205及η型MOS電晶 體Qn203之汲極，其源極中輸入時脈信號CK。 該位準移位部204構成將彼此相反相位之之時脈信號 xCK及CK輸入η型MOS電晶體Qn204及Qn205之源極之電流 鏡放大器。 輸出部205包含η型MOS電晶體Q206。η型MOS電晶體 Q206之汲極連接於ρ型MOS電晶體Qp208及η型MOS電晶體 Qn205之汲極，其源極連接於電源線VSS，其閘極連接於ρ 型MOS電晶體Qp205及η型MOS電晶體Qn203之閘極。 [專利文獻1]:日本特開2003-347926號公報 【發明内容】 (發明所欲解決之問題） 顯示於圖41之位準移位電路200，由於需要具備良好之 構成電流鏡電路之對之ρ型MOS電晶體Qp207, Qp208之特 性，因此電晶體之特性不均一時，電路之動作容易受到影 107568.doc 1309505 此外，該位準移位電路200隨著電流鏡電路之動作，而 於電阳體中流入漏電流。亦即，在將時脈信號CK，xCK之 直流偏壓予以移位之偏壓移位部2〇2及2〇3，以及將該時脈 乜號CK，XCK之振幅變換成電源電壓VSS_VDD之振幅之位 準移位2G4中’在圖中虛線表示之路徑上流人漏電流。 因而，位準移位電路2〇〇因漏電流而耗電大。 有鑑於該情況’本發明之目的在提供一種電晶體等元件

之特性不均—時’電路動作不易受_響之位準移位電路 及移位暫存器’以及搭載此種位準移位電路及移位暫存器 之顯示裝置》 (解決問題之手段） 本發明第-觀點之位準移位電路，係將輸入信號予以位 而輪出。該位準移位電路包含：第一開關，其係依 卩點之電塵而接通或斷開，於該電壓為第一臨限值 = ::::開第該接通時—位準移 接 ，第一開關，其係依第二節點之電壓而 S汗，於該電壓為第二臨限值時，切換接通盥斷 開’該接通時，輪㈣了㈣接通與斷 器，其係在—方之端 壓至上述輸出端子；第-電容 子連接於上述第—節點上輸入第一輸入信號’而另-方端 上輸入第二輸入作:第二電容器，其係在-方之端子 點；及電魔設定電：’：另一方端子連接於上述第二節 點之電壓設定成κ、、，"係於指定之期間，將上述第—節 π定# 述第—臨限值，將上述第二節點之電壓 叹疋成上述第二臨 即點之電壓 值，於該指定之期間後，將上述第— 107568.doc 1309505 節點及上述第二節點形成漂浮狀態。 本發明第二觀點之移位暫存器具備級聯連接之數個移位 段，其係將輸入初段之脈衝信號依序向後段傳送。 上述移位段包含：檢測電路，其係檢測自前段輸入脈衝 號之期間，與向次段輸出脈衝信號之期間，·位準移位電 路’其係在上述檢測電路檢洌 你列®脈衝信旎之輪入期間及輸 出期間’位準移位輸入時 化唬之1個周期内包含之脈 衡#號而輸出；及輪出雷改 ^ ^ ^ 電路其係在上述檢測電路檢測出 脈衝號之輸入期間及給ψ地叫 仏山 朋間及輸出期間，將自上述位準移位電路 輸出之信號作為脈衝作缺 ,^ 衝U而輪出至次段，在將上述位準移 位電路初始化之指定如 才曰疋期間，將-定位準之信號輸出至次 fx 0 上述位準移位電路包合. 爆心ώ黎 .第一開關，其係在第一節點電 捕m 《至第^電壓之範圍中包含之第一臨限 丄=在上述第二電壓側時接通，上述第一節點 ==限值係位在上述第一電壓侧時斷開，該接通 ’向位準移位作骑 & 號之輸出端子輸出上述第-電壓.繁_ 開關，其係在第二節點雷[’第一 二電壓之範圍中包含之笛… 电爱至上达弟 側時接通，上述第_松 堅 上述第η 即點電壓對於上述第二臨限值係位在 上述第一電壓侧時斷 上诚該接通牯，向上述輸出端子輸出 述弟—電壓；第一

屯令盗’其係在一方之端早 述時脈信號，而另一 J 容琴，方^子連接於上述第一節點；第二電 各斋’其係在一方之姓工 鲕子上輸入上述時脈信號，而另一方 107568.doc 1309505 端子連接於上述第二節點；電壓設定電路，其係於上述指 定之期間，將上述第一節點之電壓設定成上述第—臨限 值’將上述第二節點之電壓設定成上述第^臨限值，於該 指定之期間後’將上述第一節點及上述第二節點形成漂浮 狀態；L電路’其係在上述檢測電路檢”脈衝信 號之輸人期間及輪出期間，將上述時脈信號輸人上述第一 電容器及上述第二電容器；及第二輸入電路，其係在上述 電壓設定電路進行上述第—節點及上述第二節點之電壓設 定期間’ W自第三電壓至第四電壓之範圍中包含之指定電 壓，取代上述時脈信號，而輸人上述第—電容器及上述 二電容器。 j述時脈信號係交互反覆上㈣三電壓與上述第四電壓 之L號，級聯連接之2個移位段，輸入彼此周期相等而相 位不同之時脈信號。 本發明第三觀點之顯示裝置包含：位準移位電路，其係

將輸入信號予以位準移位而輸出；像素陣列部，其係：含 數個像素，·及驅動電路，其係依自上述位準移位電路輸: 之位準移位信號，而驅動上述像素陣列部之各像素。第三 觀點之顯示裝置之該位準移位電路，包含上述第一觀點： 位準移位電路。 ‘ 本發明第吨點之顯*裝置具# :包含排列成行列狀之 ㈣像素之像素陣列部與驅動電路。上述㈣電路包含： 第-移位暫存n，其係產生依序選擇上述像素陣列部之各 列之脈衝信H第二移位暫存器’其係產生依序選擇屬 107568.doc •10- 1309505 於該選擇之列之各像素之脈衝信號；㈣動選擇之像素。 :四觀點之顯示農置之該第一移位暫存器及第二移位暫 器’包含上述第二觀點之移位暫存器。 藉由上述本發明，在上述指定之期間，上述第—節點之 電壓設定成上述第-臨限值，上述第二節點之電壓設定成 上述第二臨限值。而後，在該指定之期㈣，上述第—節 點及上述第二節點設定成漂浮狀態。

该狀態下’上述第一輸入信號之電壓稍微變化日夺，由於 上述第-節點形成漂浮狀態，因&，上述第—節點之電壓 依上述第一輸入信號之電壓變化’而自上述第一臨限值變 化，來切換上述第一開關之接通與斷開。 此外’該狀態下，上述第二輸入信號之電壓稍微變化 時，由於上述第二節點形成漂浮狀態，因此，上述第二節 點之電壓依上述第二輸入信號之電壓變化，而自上述第二 臨限值變化，來切換上述第二開關之接通與斷開。 如以上述第-開關自斷開變成接通，上述第二開關自接 通變成斷開之方式，而上述第一輸入信號及上述第二輸入 信號之電壓稍微變化時，上述輸 電㈣上述第—電壓。反之，以上述第二 成斷開，上述第二開關自斷開變成接通之方式，而上述第 一輸入信號及上述第二輸入信號之電壓稍微變化時，上述 輸出％子之電壓自上述第一電磨而變成上述第二電壓。 “如此藉由上述第一輸入信號及上述第二輸入信號稍微 電壓變化，而自上述輸出端子輸出在上述第一電壓與上述 107568.doc 1309505 第二電壓之間變化之位準移位信號。 上述第一臨限值及上述第二臨限值宜包含於自上述第一 電壓至上述第二電壓之範圍中。 此外，上述第一開關於上述第一節點之電壓對於上述第 一臨限值係位在上述第二電壓側時宜接通，係位在上述第 一電壓側時宜斷開，上述第二開關於上述第二節點之電壓 對於上述第二臨限值係位在上述第一電壓侧時宜接通，係 位在上述第二電壓側時宜斷開。 此時，上述電壓設定電路亦可於第一期間，以上述第一 卽點之電壓對於上述第一臨限值係位在上述第二電壓側之 方式，將上述第一電容器充電，在該充電後之第二期間， 將自接通狀態之上述第一開關輸出之電壓供給至上述第一 即點，於第三期間，以上述第二節點之電壓對於上述第二 臨限值係位在上述第一電壓側之方式，將上述第二電容器 充電，在該充電後之第四期間，將自接通狀態之上述第二 開關輸出之電壓供給至上述第二節點。 此外’上述電壓設定電路亦可於上述第二期間，上述第 一開關斷開後，進行上述第三期間之上述第二電容器之充 電。 此時，上述電壓設定電路宜在上述第一期間，以上述第 二節點之電壓對於上述第二臨限值係位在上述第二電壓側 之方式’將上述第二電容器充電。 此外，此時上述電壓設定電路亦可於上述第一期間、上 述第二期間、上述第三期間及上述第四射[遮斷上述第 107568.doc -12- 1309505 —開關與上述輸出端子，亦 出端子。 亦了遮斷上述第二開關與上述輸 或是’上述電壓設定___ -期Η « p 上述[期間及上述第 ^ M . μ + ㈣與上述輸出端子，而連接上述 第一開關與上述輸出端子， pe ;述第二期間及上述第四期 間’連接上述第一開關與 矛四期 輪出端子’而遮斷上述第二 開關與上述輸出端子。 此外，上述電壓設定電路 二期間之至少-部分，與上^在，第一期間及上述第 — 、上述第二期間及上述第四期間之 出端早* 4間’遮斷上述第-開關與上述輸 ，亦可遮斷上述第二開關與上述輸出端子。 一述電壓設定電路亦可在上述第-期間對上述第 電令1§充電之同時，進行上 器之充電，亦π卢… 述第二屑間對上述第二電容 之η ’、β上述第二期間對上述第一節點供給電壓 (發:之效：上述第四期間之對上述第… 電==明’於電晶體等元件之特性不均-時，可避免 之動作党到影響。 【實施方式】 ^ 參照圖式說明本發明之實施形態。 <第—實施形態> ‘ 例圖/ '肩不本發明第一實施形態之位準移位電路之構造 、卞於圖1之位準移位電路包含：—M〇s電晶體⑽、口 KJ7568.doc 13· 1309505 型MOS電晶體Qnl、電容器CA、電容器CB及電壓設定電 路1。 包含p型MOS電晶體Qpl之電路，係本發明第一開關之一 實施形態。 包含η型MOS電晶體Qnl之電路，係本發明第二開關之一 實施形態。 電容器CA係本發明第一電容器之一實施形態。 電容器CB係本發明第二電容器之一實施形態。 > p型MOS電晶體Qpl作為依節點NA之電壓而接通或斷開 之開關而動作。P型MOS電晶體Qp 1於節點NA之電壓為 1VDD-Vthp'時切換接通與斷開，其接通時，位準移位信號 Ο之輸出端子上輸出正極之電壓'VDD'。另外，'Vthp'表示ρ 型MOS電晶體Qpl之臨限電壓。 ρ型MOS電晶體Qpl於節點NA之電壓比'VDD-Vthp'高時 斷開，比'VDD-Vthp'低時接通。 如圖1之例所示，ρ型MOS電晶體Qpl之源極連接於電源 I 線VDD，其汲極連接於位準移位信號Ο之輸出端子，其閘 極連接於節點NA。 η型MOS電晶體Qnl作為依節點NB之電壓而接通或斷開 之開關而動作。η型MOS電晶體Qnl於節點NB之電壓為 ’VSS+Vthn'時切換接通與斷開，其接通時，位準移位信號 Ο之輸出端子上輸出負極之電壓'VSS'。另外，’Vthn1表示η 型MOS電晶體Qnl之臨限電壓。 η型MOS電晶體Qnl於節點NB之電壓比’VSS+Vthn’高時 107568.doc 14- 1309505 接通，比1VSS+Vthn'低時斷開。 如圖1之例所示，η型MOS電晶體Qn 1之源極連接於電源 線VSS，其汲極連接於位準移位信號Ο之輸出端子，其閘 極連接於節點NB。 電容器CA在其一方之端子上輸入第一輸入信號IN1，另 一方端子連接於節點NA。 電容器CB在其一方之端子上輸入第二輸入信號IN2，另 一方端子連接於節點NB。 電壓設定電路1，如在開始位準移位動作之前，及位準 移位動作中之指定期間，將節點NA之電壓設定成WDD-Vthp’，將節點NB之電壓設定成'VSS+Vthn'。而後，在該 指定之期間後，將節點NA及節點NB形成漂浮狀態。 電壓設定電路1如以下所述地，將節點NA及NB設定成上 述之電壓。 亦即，電壓設定電路1首先於第一期間，以節點NA之電 壓形成比'VDD-Vthp’低之電壓之方式，將電容器CA充電， 在該充電後之第二期間，將自處於接通狀態之P型MOS電 晶體Qpl輸出之電壓供給至節點NA。藉此，節點NA之電 壓向電壓'VDD’而上昇，在其電壓達到WDD-Vthp'時，p型 MOS電晶體Qp 1本身斷開。結果，節點NA之電壓設定成 ，VDD-Vthp’。 此外，電壓設定電路1於第三期間，以節點NB之電壓形 成比'VSS+Vthn’高之電壓之方式，將電容器CB充電，於該 充電後之第四期間，將自處於接通狀態之η型MOS電晶體 107568.doc -15- 1309505

Qnl輸出之電壓供給至節點NB。藉此，節點NB之電壓向 電壓'VSS'下降，其電壓達到WSS+Vthn’時，11型MOS電晶 體Qnl本身斷開。結果節點NB之電壓設定成'VSS+Vthn'。 以下，說明具有上述構造之圖1所示之位準移位電路之 動作。 於指定之期間，節點NA及NB之電壓分別設定成p型MOS 電晶體Qpl及η型MOS電晶體Qnl之接通/斷開之切換點之電 壓（'VDD-Vthp'，'VSS+Vthn1)。而後，在上述指定之期間 後，節點NA及NB設定成漂浮狀態。 該狀態下，在第一輸入信號IN1之電壓下降之方向上變 化時，由於節點NA處於漂浮狀態，因此，節點NA之電壓 亦依第一輸入信號IN1，而在比'VDD-Vthp'下降之方向變 化。藉此，p型MOS電晶體Qpl接通。此外，在第二輸入信 號之電壓下降之方向上變化時，由於節點NB處於漂浮狀 態，因此，節點NB之電壓亦依第二輸入信號IN2，而在比 'VSS + Vthn’下降之方向變化。藉此，η型MOS電晶體Qnl 斷開。因此，由於此時p型MOS電晶體Qp 1接通，η型 MOS電晶體Qnl斷開，因而位準移位信號Ο之電壓變成 ，VDD'。 反之，在第一輸入信號IN1及第二輸入信號IN2之電壓均 上昇之方向上變化時，由於節點NA及NB之電壓亦依此而 均在上昇方向上變化，因此，p型MOS電晶體Qpl斷開，而 η型MOS電晶體Qnl接通。結果位準移位信號Ο之電壓變成 ，VSS，。 107568.doc -16- 1309505 如此，藉由圖1所示之位準移位電路，可將具有較小振 幅之第一輸入信號IN1及第二輸入信號IN2，變換成在電源 電壓VDD〜VSS之範圍變化之振幅大的位準移位信號〇。 此外，圖1所示之位準移位電路，藉由電壓設定電路i， 而節點ΝΑ之電壓設定成，VDD_Vthp，，節點1^6之電壓設定 成’VSS+Vthn’。藉此，如即使因製造上之不均一，導致電 晶體之臨限電壓，Vthp，、iVthn，不均一，節點NA&NB之電 壓仍可藉由電壓設定電路i，而設定成附加該不均一之適 切之電壓。 因此，藉由圖1所示之位準移位電路，不受電晶體（Qpi，

Qnl)之臨限電壓不均一之影響，而可進行穩定之位準移位 動作。 再者，圖1所示之位準移位電路，藉由將第一輸入信號 IN1及第二輸入信號IN2作為同相信號，可將p型m〇s電晶 體QP1或η型MOS電晶體Qnl之任何一方設定成接通，而將 另一方設定成斷開，因此，幾乎不流入穿透psM〇s電晶 體Qpl及η型MOS電晶體Qnl之漏電流。由於節點na&nb 於位準移位動作時亦變成漂浮狀態，因此不流入漏電流。 因此，藉由圖1所示之位準移位電路，可抑制隨伴位準 移位動作而產生之漏電流，而可減少耗電。 而且，圖1所示之位準移位電路中，節點na&nb之電壓 分別設定成p型MOS電晶體Qpl&n型M〇s電晶體Qni之接 通/斷開之切換點之電壓。藉此，即使第一輸入信號…丨及 第一輸入4號IN2之信號振幅係比臨限電壓，Vthp，，，ν^ηι小 107568.doc •17- 1309505 之振幅，仍可進行位準移位動作。 因此，藉由圖1所示夕#、隹μ & + 之位準移位電路，即使是比電晶體 之臨限電壓小振幅沾# a , 的L琥’仍可變換成在電源電壓 VDD〜VSS之範圍變化夕拓Α5本々 > 咕 匕之振巾田大之#諕，而可擴大信號之 變換範圍。 <第二實施形態> 其次，說明本發明之第二實施形態。

本實施形態之位準移位電路，係將上述第一實施形態 之位準移位電路中之電壓設定電路之構造進一步具體化 者0 圖2係顯不本發明第二實施形態之位準移位電路之構造 例圖，圖1與圖2之相同符號具有相同之構造。 顯示於圖2之位準移位電路，係就顯示於圖丨之位準移位 電路中之電壓Μ電路1 ’包含：ρ型卿s電晶體邮， Qp3、n型MOS電晶體Qn2, Qn3, Qn4、及控制電路ι〇，其 φ 他構造與圖1所示之位準移位電路相同。 顯示於圖2之位準移位電路中，包含psM〇s電晶體Qpi 之電路，係本發明第一開關之一實施形態。 包含η型MOS電晶體Qnl之電路，係本發明第二開關之一 實施形態。 電谷器C A係本發明之第一電容器之一實施形態。 電容器CB係本發明之第二電容器之一實施形態。 包含η型MOS電晶體Qn3及Qn4之電路，係本發明第—電 壓供給電路之一實施形態。 107568.doc -18 - 1309505 包含p型MOS電晶體Qp3之電路，係本發明第二電壓供給 電路之一實施形態。 包含p型MOS電晶體Qp2之電路，係本發明第三開關之一 實施形態。 包含η型MOS電晶體Qn2之電路，係本發明第四開關之一 實施形態。 η型MOS電晶體Qn3依輸入於閘極之控制信號S1，供給 電壓'VSS’至節點NA。η型MOS電晶體Qn3連接於節點NA與 電源線VSS之間，在第一期間（圖3之時刻tl〜t2)，設定成接 通狀態。 η型MOS電晶體Qn4依輸入於閘極之控制信號S1，供給 電壓'VSS'至節點NB。η型MOS電晶體Qn4連接於節點NB 與電源線VSS之間，在第一期間（圖3之時刻tl〜t2)，變成接 通狀態。 p型MOS電晶體Qp2依輸入閘極之控制信號S2，作為連 接或遮斷p型MOS電晶體Qpl之汲極與節點NA之開關而動 作。p型MOS電晶體Qp2在第二期間（圖3之時刻t2〜t3)，連 接p型MOS電晶體Qpl之汲極與節點NA。 p型MOS電晶體Qp3依輸入閘極之控制信號S3，供給電 壓’VDD'至節點NB。p型MOS電晶體Qp3連接於節點NB與 電源線VDD，在第三期間（圖3之時刻t3〜t4)，設定成接通 狀態。 η型MOS電晶體Qn2依輸入閘極之控制信號S4，作為連 接或遮斷η型MOS電晶體Qnl之汲極與節點NB之開關而動 107568.doc -19- 1309505 作。η型MOS電晶體Qn2在第四期間（圖3之時刻t4〜t5)，連 接η型MOS電晶體Qn 1之汲極與節點nb。 控制電路10以在節點NA及NB設定適切之電壓之方式， 生成上述控制信號S1〜S4。 亦即，在第一期間（tl〜t2)，將控制信號S1設定成電壓 VDD ’在其他期間’將控制信號^丨設定成電壓，να,。 在第一期間之後之第二期間（t2〜t3)，將控制信號S2設定 成電壓vss’ ’在其他期間，將控制信號S2設定成電壓 'VDD'。 在第二期間之後之第三期間（t3〜t4)，將控制信號S3設定 成電壓’VSS’ ’在其他期間’將控制信號S3設定成電壓 ，VDD'。 在第三期間之後之第四期間（t4〜t5)，將控制信號S4設定 成電壓VDD，，在其他期間，將控制信號設定成電壓 ，vss'。 人參如、圖3說明具有上述構造之圖2所示之位準移位 電路之動作。 圖3係顯示圖2所示之位準移位電路各部之信號波形之例 圖。 圖3(A)顯示控制信號S1之電壓波形。 圖3(B)顯示控制信號S2之電壓波形。 圖3(C)顯示控制信號S3之電壓波形。 圖3(D)顯示控制信號S4之電壓波形。 圖3(E)顯不第一輸入信號IN1之電壓波形。 107568.doc •20· 1309505 圖3(F)顯示第二輸入信號IN2之電壓波形。 圖3(G)顯示節點να之電壓V_NA之電壓波形。 圖3(H)顯示節點NB之電壓V_NB之電壓波形。 圖3(1)顯示位準移位信號〇之電壓波形。 在進行節點NA及NB之電壓設定前之初始狀態，控制電 路1〇將控制信號S1及S4設定成電壓，VSS，，將控制信號S2 及S3設定成電壓’VDD,。此時，電壓設定電路之各電晶體 (Qp2, Qp3, Qn2, Qn3, Qn4)全部斷開。 此外’在該初始狀態，第一輸入信號IN1設定成電壓 'Vin'’第二輸入信號IN2設定成電壓，vss,。另外，第一輸 入仏號IN1及第二輸入信號…]係將電壓，vin，作為高位準， 將電壓'VSS'作為低位準之二值的信號。 在第一期間（tl〜t2)，控制電路10將控制信號81設定成電 壓’VDD’。藉此，n型MOS電晶體Qn3接通，節sNA設定成 電壓’VSS，，而p型MOS電晶體Qpi接通。 此時，由於η型MOS電晶體Qn4接通，節點]^8亦設地成 電壓’VSS' ’因此，η型MOS電晶體Qni斷開。 在第一期間（tl〜t2)，藉由斷開η型MOS電晶體Qni，可防 止因p型MOS電晶體Qpl及11型]^108電晶體Qnl同時接通而 產生穿透電流。 在將節點NA設定成電壓，VSS，後之第二期間（t2~t3)，控 制電路10將控制信號S1恢復成電壓，vss，，將控制信號“ 下降至電壓，vss，。藉此，i^MOS電晶體Qp2接通，而連 接節點NA與p型MOS電晶體Qpi之汲極。 107568.doc -21 - 1309505 此時，由於p型MOS電晶體Qp 1處於接通狀態，電流自電 源線VDD，經由p型MOS電晶體Qpl而流入節點NA，因 此，節點NA之電壓V_NA向電壓'VDD’上昇。 電壓V_NA到達'VDD-Vthp'時，由於p型MOS電晶體Qpl 本身斷開，因此，電壓V_NA之上昇停止。結果，節點ΝΑ 之電壓V_NA設定成’VDD-Vthp'。 在p型MOS電晶體Qpl斷開後之第三期間（t3〜t4)，控制電 路10將控制信號S2恢復成電壓’VDD’，將控制信號S3下降 至電壓'VSS'。藉此，p型MOS電晶體Qp3接通，節點NB設 定成電壓'VDD'，而η型MOS電晶體Qnl接通。 另外，由於此時p型MOS電晶體Qpl處於斷開狀態，因 此，即使η型MOS電晶體Qnl變成接通，仍不流入穿透兩者 之電流。 在節點NB設定成電壓'VDD’後之第四期間（t4〜t5)，控制 電路10將控制信號S3恢復成電壓’VDD’，將控制信號S4提 高至電壓’VDD’。藉此，η型MOS電晶體Qn2接通，而連接 節點NB與η型MOS電晶體Qn 1之汲極。 此時，由於η型MOS電晶體Qnl處於接通狀態，電流自節 點NB，經由η型MOS電晶體Qnl而流入電源線VSS，因 此，節點NB之電壓V_NB向電壓'VSS'下降。 電壓V—NB到達WSS+Vthn'時，由於η型MOS電晶體Qnl 本身斷開，因此電壓V_NB之下降停止。結果，節點NB之 電壓V_NB設定成’VSS+Vthn'。 節點NA之電壓V_NA設定成’VDD-Vthp’，節點NB之電壓 107568.doc •22- 1309505 V_NB設定成'VSS+Vthi後，第一輸入信號INI及第二輸入 信號IN2同相地變化（時刻t6以後）。 如在時刻t6〜t7，第一輸入信號IN1及第二輸入信號IN2 變成低位準（VSS)，電壓V_NA變成'VDD-Vthp-Vin’，電壓 V—NB變成'VSS+Vthn’。藉此，由於p型MOS電晶體Qpl接 通，而η型MOS電晶體Qnl斷開，因此位準移位信號Ο變成 電壓'VDD'。 此外，如在時刻t7〜t8，第一輸入信號IN1及第二輸入信 號IN2變成高位準（Vin)，電壓V_NA變成'VDD-Vthp'，電壓 V_NB變成'VSS+ Vthn+ Vin'。藉此，由於η型MOS電晶體 Qnl接通，而pSMOS電晶體Qpl斷開，因此位準移位信號 0變成電壓'VSS'。 如以上說明，採用本實施形態之位準移位電路，由於節 點NA之電壓設定成'VDD-Vthp'，節點NB之電壓設定成 WSS+Vthn'，因此，不受電晶體（Qpl，Qnl)之臨限電壓不 均一之影響，而可進行穩定之位準移位動作。 此外，由於在節點NA及NB之電壓設定期間（tl〜t5)及位 準移位動作之期間，可防止p型MOS電晶體Qpl及η型MOS 電晶體Qnl同時接通，因此，可抑制隨伴位準移位動作而 產生漏電流，可減少耗電。 再者，由於節點NA及NB之電壓分別設定成p型MOS電晶 體Qpl及η型MOS電晶體Qnl之接通/斷開之切換點之電壓， 因此，即使是比電晶體之臨限電壓小振幅之信號，仍可進 行位準移位動作，而可擴大信號之變換範圍。 107568.doc •23 - 1309505 <第三實施形態> 其次，說明本發明之第三實施形態。 ^二實施形態之位準移位f路（圖2)係在進行高電位側 之節點NA之電屋設定後，進行低電位側之節點仙之電壓 設定’而本實施形態之位準移位電路（圖4)，則係在進行低 電位側之節點NB之電塵設定後，進行高電位側之節點财 之電壓設定。 圖4係顯示本發明第三實施形態之位準移位電路之構造 攀例圖，圖1與圖3之相同符號具有相同之構造。 顯示於圖4之位準移位電路，係就顯示於圖丨之位準移位 電路中之電遷設定電路！，包含：1)型聰電晶體Qp2, Qp3’ Qp4、η型MOS電晶體Qn2, Qn3及控制電路1〇A，其他 構造與顯示於圖1之位準移位電路相同。 圖4所示之位準移位電路中，包含n型M〇s電晶體卩“之 電路，係本發明第一開關之一實施形態。 • 包含pSMOS電晶體QP1之電路，係本發明第二開關之一 實施形態。 電容器CB係本發明第一電容器之一實施形態。 電容器CA係本發明第二電容器之一實施形態。 包含pSMOS電晶體QP3及QP4之電路，係本發明第一電 壓供給電路之一實施形態。 包含η型MOS電晶體Qn3之電路，係本發明第二電壓供給 電路之一實施形態。 包含η型MOS電晶體Qn2之電路，係本發明第三開關之一 107568.doc •24- 1309505 種實施形態。 包含P型MOS電晶體Qp2之電路，係本發明第四開關之— 種實施形態。 P型MOS電晶體QP3依輸入閘極之控制信號S3，供給電 壓，VDDHWNB。p型MOS電晶體Qp3連接於節點_與 電源線VDD之間，在第一期間（圖5之時刻tu〜u2)設定成 接通狀態。 P型MOS電晶體Qp4依輸入閘極之控制信號S3，供給電 壓，VDD，至節點NA。？型M0S電晶體Qp4連接於節點na與 電源線VDD之間，在第一期間（圖5之時刻tu〜u2)設定成 接通狀態。 η型MOS電晶體Qn2依輸入閘極之控制信號S4，作為連 接或遮斷η型MOS電晶體Qnl之汲極與節點NB之開關而動 作。η型MOS電晶體Qn2在第二期間（圖5之時刻U2〜U3)， 連接η型MOS電晶體Qn 1之沒極與節點nb。 η型MOS電晶體Qn3依輸入閘極之控制信號s丨，供給電 壓VSS至節點NA。η型MOS電晶體Qn3連接於節點NA與電 源線VSS之間，在第三期間（圖5之時刻U3〜U4)設定成接通 狀態。 P型MOS電晶體Qp2依輸入閘極之控制信號S2，作為連 接或遮斷p型MOS電晶體Qpl之汲極與節點NA之開關而動 作。P型MOS電晶體Qp2在第四期間（圖5之時刻U4〜U5)， 連接p型MOS電晶體Qp 1之汲極與節點NA。 控制電路10 A以在節點NA及NB中設定適切電麼之方 107568.doc -25· !3〇9505 式’生成上述之控制信號Si〜S4。 亦即，在第一期間（til〜tl2)，將控制信號S3設定成電壓 VSS，在其他期間，將控制信號設定成電壓，vDD，。 在第一期間之後之第二期間（tl2〜U3)，將控制信號以設 定成電壓，VDD，，在其他期間將控制信號§4設定成電壓 ，vss，。 在第二期間之後之第三期間（tl3〜tl4)，將控制信號81設 • 定成電壓，VDD'，在其他期間將控制信號S1設定成電壓 'VSS'。 在第二期間之後之第四期間（tl4〜tl5)，將控制信號82設 定成電壓1VSS，’在其他期間將控制信號S2設定成電壓 'VDD、 其次，參照圖5說明具有上述構造之圖4所示之位準移位 電路之動作。 圖5係顯示圖4所示之位準移位電路中各部之信號波形之 φ 例圖。 圖5(A)〜(I)之信號波形，對應於圖3(A)〜⑴之信號波形。 在進行節點NA及NB之電壓設定前之初始狀態，控制電 路10A將控制信號S1及S4設定成電壓，vss，，將控制信號§2 及S3設定成電壓’VDD’，使電壓設定電路之各電晶體（Qp2, Qp3, Qp4, Qn2, Qn3)全部斷開。 此外，在該初始狀態，第一輸入信號IN1設定成高位準 之電壓'Vin’，第二輸入信號IN2設定成低位準之電壓 'VSS'。 107568.doc -26 - 1309505 在第一期間（tl〜t2)，控制電路10A將控制信號S3設定成 電壓'VSS'。藉此，p型MOS電晶體Qp3接通，節點NB設定 成電壓'VDD'，而η型MOS電晶體Qnl接通。 此時，由於p型MOS電晶體Qp4接通，節點NA亦設定成 電壓'VDD'，因此卩型MOS電晶體Qpl斷開。 在第一期間（til〜tl2)，藉由斷開p型MOS電晶體Qpl，可 防止因p型MOS電晶體Qpl及η型MOS電晶體Qnl同時斷開 而產生穿透電流。 在將節點NB設定成電壓'VDD'後之第二期間（tl2〜tl；3)， 控制電路10A將控制信號S3恢復為電壓’VDD’，將控制信號 S4上昇至電壓'VDD'。藉此，η型MOS電晶體Qn2接通，而 連接η型MOS電晶體Qnl之汲極與節點NB。 此時，由於η型MOS電晶體Qnl處於接通狀態，電流自節 點NB經由11型MOS電晶體Qnl而流入電源線VSS，因此， 節點NB之電壓V_NB向電壓’VSS'下降。 電壓V_NB到達'VSS+Vthn'時，由於η型MOS電晶體Qnl 本身斷開，因此電壓V_NB之下降停止。結果，節點NB之 電壓.V_NB設定成 ’VSS+Vthn'。 在η型MOS電晶體Qnl斷開後之第三期間（U3〜114)，控制 電路10A將控制信號S4恢復成電壓’VSS’，將控制信號S1上 昇至電壓’VDD'。藉此，η型MOS電晶體Qn3接通，節點NA 設定成電壓'VSS'，而p型MOS電晶體Qpl接通。 另外，此時，由於η型MOS電晶體Qnl處於斷開狀態，因 此即使p型MOS電晶體Qpl變成接通，仍不致流入穿透兩者 107568.doc -27- 1309505 之電流。 在節點ΝΑ設定成電壓'VSS4灸之第四期間（tl4〜tl5)，控 制電路10A將控制信號S1恢復成電壓'VSS'，將控制信號S2 下降至電壓WSS'。藉此，p型MOS電晶體Qp2接通，而連 接p型MOS電晶體Qpl之汲極與節點NA。 此時，p型MOS電晶體Qp 1處於接通狀態，電流自電源線 VDD經由p型MOS電晶體Qpl而流入節點NA，因此節點NA 之電壓V_NA向電壓’VDD’上昇。 電壓V_NA到達’VDD-Vthp'時，由於p型MOS電晶體Qpl 本身斷開，因此，電壓V_NA之上昇停止。結果，節點ΝΑ 之電壓V_NA設定成’VDD-Vthp'。 節點NA之電壓V_NA設定成'VDD-Vthp'，節點NB之電壓 V_NB設定成'VSS+Vthn'後之動作，與圖2所示之位準移位 電路相同。 如在時刻tl6〜tl7，第一輸入信號IN1及第二輸入信號 IN2變成低位準（VSS)時，p型MOS電晶體Qpl接通，η型 MOS電晶體Qnl斷開，而位準移位信號Ο變成電壓'VDD'。 此外，如在時刻tl7〜tl 8，第一輸入信號IN 1及第二輸入 信號IN2變成高位準（Vin)時，11型MOS電晶體Qnl接通，p 型MOS電晶體Qpl斷開，而位準移位信號Ο變成電壓 'VSS，。 如以上說明，由於本實施形態之位準移位電路中，亦實 現與圖2所示之位準移位電路相同之動作，因此可發揮與 其相同之效果。 107568.doc -28- 1309505

亦即’由於節點ΝΑ之電壓設定成iVDD_Vthp，，節點NB 之電壓設定成’VSS+Vthn1，因此不受電晶體（Qpl， 臨限電壓不均一之影響，而可進行穩定之位準移位動作。 此外，由於可防止1)型河05電晶體Qpl及nsM〇s電晶體

Qnl同時接通，因此可抑制隨伴位準移位動作而產生之漏 電流。 此外，由於將節點NA及NB之電壓分別設定成1)型1^〇8電 晶體Qpl及電晶體Qnl之接通/斷開之切換點之電 壓，因此即使係比電晶體之臨限電壓小振幅之信號，仍可 進行位準移位動作。 <第四實施形態> 其次’說明本發明之第四實施形態。 第及第—實施开> 態之位準移位電路，為了防止因p型 MOS電晶體QplAn型画電晶體Qnl同時接通而產生穿透 電流，係分別進行節點NA&NB之電壓設定，不過本實施 φ 形態之位準移位電路係並列進行兩者之電壓設定。 圖6係顯示本發明第四實施形態之位準移位電路之構造 例圖，圖1與圖6之相同符號具有相同之構造。 顯示於圖6之位準移位電路，係就顯示於圖丨之位準移位 电路中之電堡叹定電路i，包含：p型電晶體Qp2， QP3’ QP5、η型MOS電晶體如2，⑽，㈣、及控制電路 10B’其他構造與圖i所示之位準移位電路相同。 圖6所不之位準移位電路中，包含ρ型Μ⑽電晶體Q0之 電路，係本發明第一開關之—實施形態。 107568.doc •29· 1309505 包含η型MOS電晶體Qnl之電路，係本發明第二開關之一 種實施形態。 電容器C A係本發明第一電容器之一種實施形態。 電容器CB係本發明第二電容器之一種實施形態。 包含η型MOS電晶體Qn3之電路，係本發明第一電壓供給 電路之一種實施形態。 包含p型MOS電晶體Qp3之電路，係本發明第二電壓供給 電路之一種實施形態。 包含p型MOS電晶體Qp2之電路，係本發明第三開關之一 種實施形態。 包含η型MOS電晶體Qn2之電路，係本發明第四開關之一 種實施形態。 包含p型MOS電晶體Qp5及η型MOS電晶體Qn5之電路， 係本發明第五開關之一種實施形態。 η型MOS電晶體Qn3依輸入閘極之控制信號S1，供給電 壓'VSS’至節點NA。η型MOS電晶體Qn3連接於節點NA與電 源線VSS之間，在第一期間（圖7之時刻t21〜t22)設定成接通 狀態。 p型MOS電晶體Qp2依輸入閘極之控制信號S2，作為連 接或遮斷p型MOS電晶體卩口1之汲極與節點NA之開關而動 作。p型MOS電晶體Qp2在第二期間（圖7之時刻t22〜t23)， 連接p型MOS電晶體Qpl之汲極與節點ΝΑ。 ρ型MOS電晶體Qp3依輸入閘極之控制信號S3，供給電 壓'VDD’至節點NB。p型MOS電晶體Qp3連接於節點NB與 107568.doc -30- 1309505 電源線VDD之間，在第—期間（圖7之時刻⑵〜叫設定成 接通狀態。 η型MOS電晶體Qn2依輸入閘極之控制信號S4，作為連 接或遮斷η型MOS電晶體Qnl之汲極與節點NB之開關而動 作。η型M0S電晶體Qn2在第二期間（圖7之時刻仍〜叫， 連接η型MOS電晶體Qni之汲極與節點Νβ。 P型MOS電晶體Qp5依輸入閘極之控制信號§5，作為連 ㈣遮斷-MOS電晶體Qpl之沒極與位準移位信號〇之輸 出端子之開關而動作。？型]^08電晶體Qp5在第一期間及第 二期間（圖7之t21〜t23)設定成斷開狀態。 η型MOS電晶體Qn5依輸入閘極之控制信號％，作為連 接或遮斷η型MOS電晶體Qnl之及極與位準移位信號〇之輸 出端子之開關而動作。！!型馗〇8電晶體Qn5在第一期間及第 二期間（圖7之t21〜t23)設定成斷開狀態。 控制電路10B以在節點NA及1^3上設定適切之電壓之方 式’而生成上述之控制信號Si〜S6。 亦即，在第一期間（t2l〜t22) ’將控制信號S1設定成電壓 VDD’，將控制信號S3設定成電壓，vss，，在其他期間，將 控制信號si設定成電壓，vss，，將控制信號S3設定成電壓 VDD。控制彳§號S 1及S 3成為反相之信號。 此外，在第一期間之後之第二期間（t22〜t23)，將控制信 號S2設定成電壓，vss，，將控制信號以設定成電壓，vd〇| 7 在其他期間，將控制信號S2設定成電壓，VDD，，將控制信 號S4設定成電壓iVSSi。控制信號“及“成為反相之^ 107568.doc -31 · 1309505 號。 <再者於第-期間及第二期間（t21〜t23)，將控制信號^ 設定成電壓，VDD，，將控制信號S6設定成電壓，vss，，在其 他期間，將控制信號S5設定成電壓，vss，，將控制信號％ 設定成電壓，VDD，。控制信號S5及S6成為反相之信號。 其次，參照圖7說明具有上述構造之圖6所示之位準移位 電路之動作。 圖7係顯示圖6所示之位準移位電路中各部之信號波形之 _ 例圖。 圖7(A)顯示控制信號S3之電壓波形。 圖7(B)顯示控制信號S2之電壓波形。 圖7(C)顯示控制信號S5之電壓波形。 圖7(D)〜(H)之信號波形，對應於圖3(E)〜⑴之信號波 形。 另外，控制信號S1之電壓波形，形成對圖7(A)所示之控 _ 制信號S3反相。 控制k號S4之電壓波形’形成對圖7(B)所示之控制信號 S 2反相。 控制彳§號S6之電壓波形’形成對圖7(C)所示之控制信號 S 5反相。 在進行節點NA及NB之電壓設定前之初始狀態，控制電 路10B將控制信號si及S4設定成電壓，VSS，，將控制信號S2 及S3設定成電壓，VDD，，使電晶體Qp2，Qp3，Qn2，Qn3斷 開。 107568.doc • 32- 1309505 此外，在該初始狀態，第一輸入信號INI設定成高位準 之電壓’Vii，第二輸入信號IN2設定成低位準之電壓 'VSS，。 在第一期間（t21〜t22)，控制電路10B將控制信號S1設定 成電壓'VDD’，將控制信號S3設定成電壓’VSS'。藉此，η 型MOS電晶體Qn3及ρ型MOS電晶體Qp3均接通，節點ΝΑ 設定成電壓'VSS’，節點ΝΒ設定成電壓'VDD'。藉此，ρ型 MOS電晶體Qpl及η型MOS電晶體Qnl均接通。 另外，此時由於控制電路10B將控制信號S5設定成電壓 'VDD'，將控制信號S6設定成電壓’VSS’，因此，ρ型MOS 電晶體Qp5及η型MOS電晶體Qn5均斷開。因而，即使ρ型 MOS電晶體Qpl及η型MOS電晶體Qnl同時接通，仍不致流 入穿透電流。 在節點NA設定成電壓1VSS’，節點NB設定成電壓'VDD' 後之第二期間（t22〜t23)，控制電路10B將控制信號S1恢復 成電壓'VSS’，將控制信號S3恢復成電壓’VDD’，代之以將 控制信號S2設定成電壓'VSS’，將控制信號S4設定成電壓 ’VDD'。藉此，pSMOS電晶體Qp2接通，而連接ρ型MOS 電晶體Qpl之汲極與節點NA，並且η型MOS電晶體Qn2接 通，而連接η型MOS電晶體Qnl之汲極與節點NB。 此時，由於ρ型MOS電晶體Qp 1處於接通狀態，因此節點 NA之電壓V_NA向電壓'VDD'上昇，該電壓V_NA到達 ’VDD-Vthp’時，ρ型MOS電晶體Qpl本身斷開。此外，由於 η型MOS電晶體Qnl處於接通狀態，因此節點NB之電壓 107568.doc -33 - 1309505 V—NB向電壓'VSS'下降，該電壓V_NB到達'VSS+Vthn’時， η型MOS電晶體Qnl本身斷開。 結果，節點ΝΑ之電壓V_NA設定成WDD-Vthp’，節點NB 之電壓V_NB設定成'VSS+Vthn’。 另外，在該第二期間（t22〜t23)，由於控制電路10B繼續 將控制信號S5設定成電壓'VDD'，將控制信號S6繼續設定 成電壓'VSS'，因此，即使p型MOS電晶體Qpl及η型MOS電 晶體Qn 1同時處於接通狀態，仍不致流入穿透電流。 節點NA之電壓V_NA設定成'VDD-Vthp'，節點NB之電壓 V_NB設定成'VSS+Vthn'後之動作，與圖2所示之位準移位 電路相同。 如以上說明，由於本實施形態之位準移位電路中，亦實 現與圖2所示之位準移位電路相同之動作，因此可發揮與 其相同之效果。 亦即，由於節點NA之電壓設定成'VDD-Vthp'，節點NB 之電壓設定成'VSS+Vthn’，因此，不受電晶體（Qpl, Qnl) 之臨限電壓不均一之影響，而可進行穩定之位準移位動 作。 此外，由於節點NA及NB之電壓分別設定成卩型MOS電晶 體Qp 1及η型MOS電晶體Qn 1之接通/斷開之切換點之電壓， 因此，即使係比電晶體之臨限電壓小振幅之信號，仍可進 行位準移位動作。 此外，採用本實施形態之位準移位電路，在p型MOS電 晶體Qpl及η型MOS電晶體Qnl同時接通之期間，藉由使p 107568.doc -34- 1309505 可確實防止 型MOS電晶體QP5及n型m〇S電晶體Qn5斷開 產生穿透電流。 再者，採用本實施形態之位準移位電路，由於可並列進 :節點NA及NB之電壓設定’因此可縮短隨伴該電壓設 疋’而輸出位準移位信號〇為無效之期間。 <第五實施形態> 其次’說明本發明之第五實施形態。

圖8係顯示本發明第五實施形態之位準移位電路之構造 例圖，圖6與圖8之相同符號，表示相同之構成要素。 顯示於圖8之位準移位電路，係將圖6所示之位準移位電 路中之控制電路10B替換成控制電路1〇c ,進一步對電容 器CA及CB ’施加共同之輸入信號_，其他構造則與圖6 所示之位準移位電路相同。 控制電路H)C生成如下戶斤示之時間之控制信號si〜s6。 亦即在第期間（圖9之時刻t3丨〜出），將控制信號s

設定成電壓'VDD，，在其他期間 壓，VSS'。 將控制信號S1設定成電 在第期間之後之第二期間（圖9之時刻t32〜t33)，將控 制信號S2設定成電壓，VSSI，在其他期pa1，將控制設定成 電壓'VDD'。 在第一期間之後之第二期間（圖9之時刻〇〇4),將控 制信號S3設定成電壓'vss，，力使π 尖V心在其他期間，將控制信號S3 設定成電壓'VDD'。 在第一期間之後之第四期間（圖9之時刻），將控 107568.doc -35· 1309505 制信號S4設定成電壓’vdd，，在盆仙to叫 U在具他期間，將控制信號S4 設定成電壓'VSS'。 控制信號S5在第一期間〜第四期間（圖9之時刻t3i〜t35)， 設定成電壓’VDD，，在其他期間設定成電壓，vss，。 控制信號S6在第一期間〜第四期間（圖9之時刻〇丨〜設 定成電壓'VSS'，在其他期間設定成電壓，VDD，。 參照圖9說明具有上述構造之圖8所示之位準移位電路之 動作。 ® 9係_示圖8所#之位準移位電路中各部之信號波形之 例圖。 圖9(A)〜(D) ’（H)〜⑴之信號波形，對應於圖3(A)〜(D)， (G)〜(I)之信號波形。 圖9(E)顯示控制信號；§5之電壓波形。 圖9(F)顯示控制信號S6之電壓波形。 圖9(G)顯示輸入信號in之電壓波形。 • 在進行節點NA及NB之電壓設定前之初始狀態，控制電 路1〇C將控制信號S1及S4設定成電壓，VSS'，將控制信號S2 及S3設定成電壓iVDD，。此時，電晶體Qp2, Qp3, Qn2, 設定成斷開。 另外，在該初始狀態，輸入信號IN處於在高位準（Vin) 與低位準（VSS)之間任意變化之狀態。 在輸入信號IN為高位準（Vin)之第一期間（t31〜t32)，控制 電路10C將控制信號S1設定成電壓’VDD'。藉此，η型MOS 電晶體Qn3接通，節點ΝΑ設定成電壓'VSS，，而ρ型MOS電 107568.doc -36 - 1309505 晶體Qpl接通。 在節點ΝΑ設定成電壓WSS'後之第二期間（t32〜t33)，控 制電路10C將控制信號S1恢復成電壓WSS'，將控制信號S2 下降至電壓'VSS'。藉此，p型MOS電晶體Qp2接通，而連 接p型MOS電晶體Qpl之汲極與節點NA。 此時，由於p型MOS電晶體Qpl處於接通狀態，因此節點 NA之電壓V_NA向電壓'VDD'上昇。電壓V_NA到達'VDD-Vthp'時，p型MOS電晶體Qpl本身斷開，節點NA之電壓 V_NA設定成 iVDD-Vthp'。 p型MOS電晶體Qp 1斷開後，在輸入信號IN為低位準 (VSS)之第三期間（t3 3〜t34)，控制電路10C將控制信號S2恢 復成電壓'VDD’，將控制信號S3下降至電壓'VSS’。藉此， p型MOS電晶體Qp3接通，節點NB設定成電壓’VDD1，而η 型MOS電晶體Qnl接通。 在節點NB設定成電壓’VDD’後之第四期間（t4〜t5)，控制 電路10C將控制信號S3恢復成電壓’VDD’，將控制信號S4上 昇至電壓'VDD’。藉此，η型MOS電晶體Qn2接通，而連接 節點NB與η型MOS電晶體Qnl之汲極。 此時，由於η型MOS電晶體Qnl處於接通狀態，因此節點 NB之電壓V_NB向電壓WSS'下降。電壓V—NB到達 •VSS+Vthn1時，11型厘08電晶體Qnl本身斷開，節點NB之 電壓V_NB設定成WSS+Vthn’。 通過上述第一期間〜第四期間（t31〜t35)，控制電路10C將 控制信號S5設定成電壓'VDD’，將控制信號S6設定成電壓 107568.doc -37- 1309505 'VSS’。藉此，由於p型MOS電晶體Qp5及η型MOS電晶體 Qn5斷開，因此在該期間，即使p型MOS電晶體Qpl及η型 MOS電晶體Qnl同時處於接通狀態，仍不致流入穿透電 流。 節點NA之電壓V—NA設定成’VDD-Vthp'，節點NB之電壓 V_NB設定成'VSS+Vthn’後之動作，與圖2所示之位準移位 電路相同。 如以上說明，由於在本實施形態之位準移位電路中，亦 實現與圖2所示之位準移位電路相同之動作，因此可發揮 與其相同之效果。 亦即，由於節點NA之電壓設定成’VDD-Vthp’，節點NB 之電壓設定成'VSS+Vthn'，因此，不受電晶體（Qpl，Qnl) 之臨限電壓不均一之影響，而可進行穩定之位準移位動 作。 此外，由於節點NA及NB之電壓分別設定成p型MOS電晶 體Qpl及η型MOS電晶體Qnl之接通/斷開之切換點之電壓， 因此，即使是比電晶體之臨限電壓小振幅之信號，仍可進 行位準移位動作。 此外，採用本實施形態之位準移位電路，在設定節點 NA及NB之電壓之期間（t31〜t35)，藉由使p型MOS電晶體 Qp5及η型MOS電晶體Qn5斷開，可確實防止產生穿透電 流。 再者，採用本實施形態之位準移位電路，於輸入信號IN 為高位準（Vin)時，進行節點ΝΑ之電壓設定（第一期間及第 107568.doc -38- 1309505 二期間）’於輸入信號故為低位準（vss)時進行節點nb之電 壓設定（第三期間及第四期間）。藉此，由於無須如第二〜 第四實施形態之位準移位電路，係'㈣將2個輸入信一號 (INI、IN2)設定成不同之電壓，因此可簡化電路構造。° <第六實施形態> 其次，說明本發明之第六實施形態。 第六實施形態之位準移位電路如具有與圖8所示之位準 移位電路相同之構造，兩者不同之處在於_m〇s電晶體 Qp5及11型MOS電晶體Qn6之控制方法。 圖10係顯示第六實施形態之位準移位電路中各部之信號 波形之例圖。 ° ^ 圖释卜⑺之信號波形’對應於圖9(A)〜⑺之信號波 形。 本實施形態之位準移位電路如圖1〇⑻所示，在輸人信 號m為高位準（Vin)之第—期間及第二期間（⑴〜，控制 信號S5及S6設定成電虔，VDD，。藉此，由於p型刪電晶體

Qp5斷開’ η型MOS電晶體Qn5接通，因此位準移位信號〇 之輸出端子經^型_電晶體Qnl，而連接於電 VSS。 此時’如圖10(1)所示’在該第一期間及第二期間 (t31〜U3)，節點NB之電壓v—NB作為上昇至呢+術⑽， 程度者時’在該期間，由於n型则電晶體⑽接通，因此 位準移位信號〇變成電壓，vss，。 此外，本實施形態之位準移位電路如_(F)所示，在 107568.doc -39- 1309505 輸入信號IN為低位準（vss)之第三期間及第四期間 (t33〜t35) ’控制信號“及S6設定成電壓，vss，。藉此，由 於P型MOS電晶體Qp5接通，而㈣刪電晶體⑽斷開， 因此位準移位信號◦之輸出端子經由p型m〇s電晶體⑽而 連接於電源線VDD。 此時，如圖H)(H)所示，在該第三期間及第四期間 (t33〜t35) ’即點NA之電壓V-NB作為下降至

Vln'程度者時，在該期間，由於P型MOS電晶體Qpl接通， 因此位準移位信號〇變成電壓，VDD，。 如此；本實施形態之位準移位電路，在輸入信號m為高 位準（Vin)之期間，進行節點NA之電壓設定，且此時藉由 使P型MOS電晶體Qp5斷開，使㈣厘⑽電晶體㈣接通， 來進行節點NA之電壓設定，同日寺，可輸出依據輸入信號 ^電壓'州'之位準移位信號◦。同樣地，在輸入信號IN 為低位準(vss)之期間，進行節點NB之電壓設定，且此時 藉由使P型應電晶體⑽接通，使η型M〇s電晶體㈣斷 開，進行節點之電壓設定’同時可輸出依據輸入信號 IN之電壓，VDD，之位準移位信號〇。 亦即，採用本實施形態之位準移位電路，可與節點NA 及NB之電壓収並列進行，而輸出位準移位信號〇。 <第七實施形態> 其次’說明本發明之第七實施形態。 第七實施形態之位準移位電路，關於_M0S電晶體Qp2 及η型MOS電晶體Qn2之控制方法，與上述實施形態“第二〜 107568.doc 1309505 第六實施形態）之位準移位電路不同。 亦即，第七實施形能夕^進 心之位準移位電路，在供給電壓

丨VS S '至節點NA之期間f笛 Ur, ga X 、 功門（弟一期間），P型MOS電晶體QP2接 通°此外’在供給電屬^ χττ^ 电® VDD至即點NB之期間（第三期 間），n型MOS電晶體Qn2接通。 猎此’在第一期間，將p型MOS1雷曰麟/"\1 脾ΡϋΥΐυί»*!：日日體Qpl之汲極電壓初 始化成’VSS’，並且在筮：r 上且在弟—期間，將11型馗〇8電晶體Qni之 汲極電麼初始化成1VDD1。 此時，-種範例係本實施形態之位準移位電路之構造係 與圖8所示之位準移位電路相同者。此外，各電晶體之控 制方法除Ρ型M〇s電晶體Qp2及η型MOS電晶體Qn2之 外，係與第六實施形態之位準移位電路相同者。 圖11係顯示第七實施形態之位準移位電路中各部之信號 波形之例圖。 圖11(A)〜(J)之信號波形對應於圖9(A)〜(J)之信號波形。 本實施形態之位準移位電路如圖11(B)所示，在psM〇s 電晶體QP1接通之第一期間（t31〜t32)，藉由將控制信號以 設定成低位準（VSS)，而P型M0S電晶體Qp2接通。p型 MOS電晶體Qp2接通時，p型M〇s電晶體Qpl之汲極電壓初 始化成'VSS'。 在第一期間（t31〜t32)，由於psM0S電晶體Qp5斷開，因 此’此時p型MOS電晶體QP2斷開時，i^MOS電晶體Qpl 之/及極處於漂浮狀態。另外，本實施形態之位準移位電 路’由於在第一期間’ P型MOS電晶體Qp2接通，因此， 107568.doc •41 · 1309505 可促使p型MOS電晶體Qpl之汲極電壓穩定化。 在第一期間（t31〜t32)，節點NA設定成'VSS'時，在其次 之第二期間（t32〜t33)，p型MOS電晶體Qpl斷開。此時，由 於p型MOS電晶體Qp2仍然接通，因此節點NA之電壓自 ’VSS’上昇至 ’VSS-Vthp|。 其次，在η型MOS電晶體Qnl接通之第三期間（t33〜t34)， 藉由將控制信號S4設定成高位準（VDD)，η型MOS電晶體 Qn2接通。η型MOS電晶體Qn2接通時，η型MOS電晶體Qnl 之汲極電壓初始化成'VDD'。 在第三期間（t33〜t34)，由於11型]^108電晶體Qn5斷開，因 此此時η型MOS電晶體Qn2斷開時，η型MOS電晶體Qnl之 汲極處於漂浮狀態。另外，本實施形態之位準移位電路， 由於在第三期間，11型MOS電晶體Qn2接通，因此可促使η 型MOS電晶體Qnl之沒極電壓穩定化。 在第三期間（t33〜t34)，節點NB設定成'VDD’時，其次， 在第四期間（t34〜t3 5)，η型MOS電晶體Qnl斷開。此時，由 於η型MOS電晶體Qn2仍然接通，因此，節點NB之電壓自 ’VDD’下降至 ’VDD-Vthn，。 如此，本實施形態之位準移位電路，在進行節點NA之 電壓設定之第一期間及第二期間，藉由p型MOS電晶體Qp2 接通，可使P型MOS電晶體Qpl之汲極電壓穩定化成 'VSS'。同樣地，在進行節點NB之電壓設定之第三期間及 第四期間，藉由η型MOS電晶體Qn2接通，可使η型MOS電 晶體Qnl之汲極電壓穩定化成’VDD1。 107568.doc -42- 1309505 此外，採用本實施形態之位準移位電路，藉由邏輯反轉 P型MOS電晶體Qp5之控制信號S5(圖n(E))，可生成p型 MOS電晶體Qp2之控制信號S2(圖11(B))，並且藉由邏輯反 轉η型MOS電晶體Qn5之控制信號S6(圖U(F))，可生成n型 MOS電晶體Qn2之控制信號S4(圖丨丨⑴））。因而可簡化控制 電路之構造。 方將p型MOS電晶體Qp2替換成η型MOS電晶體，將η型 MOS電晶體Qn2替換成psM〇s電晶體Q時，由於可共同控 制信號S2與S5，以及共同控制信號以與S6，因此可進一步 簡化控制電路。 <第八實施形態> 其次’說明本發明之第八實施形態。 本實施形態之位準移位電路，係在上述實施形態（第二〜 第六實施形態）之位準移位電路中，將卩型M〇s電晶體Qp2 替換成η型MOS電晶體，將n型M〇s電晶體Qn2替換成p型 MOS電aa體，且設置藉由仿真（b〇〇tstrap)方式驅動此等電 晶體之電路者。 圖12係顯示本實施形態之位準移位電路之構造例圖。 本實把形態之位準移位電路如圖12所示，係將圖$所示 之位準移位電路中之電晶體Qp2替換成11型]^〇;§電 晶體Qn21，將η型MOS電晶體Qn2替換成p型M0S電晶體 Qp21，進一步就仿真方式之驅動電路，設置M〇s電晶 體Qn7及p型MOS電晶體QP7者。 η型Μ Ο S電晶體Q n 2丨係本發明第一開關元件之一實施形 107568.doc •43 - 1309505 態。 η型Μ O S電晶體Q n 7係本發明帛二開關元件之一實施形 態。 Ρ型MOS電晶體⑽係本發明第三開關元件之一實施形 態。 Ρ型Μ Ο S電晶體Q ρ 7係本發明第四開關元件之—實施形 態。 鲁 η型MOS電晶體Qn7之閘極連接於電源線卿，其源極 連接於η型MOS電晶體Qn21之閘極，並在其汲極上輸入控 制信號S2。 P型MOS電晶體QP7之閘極連接於電源線VDD，其源極 連接於!)型％〇8電晶體Qp21之閘極，並在其汲極上輸入控 制信號S4。 圖12所示之位準移位電路中之控制信號（si〜s6)之時間 關係’與第/、貝；形態之位準移位電路相同。不過兩者之 φ 控制信號^，S2之邏輯值反轉（參照圖10(B)與圖13(B)以及 圖 10(D)與圖 13(D))。 圖13係顯示第八實施形態之位準移位電路中各部之信號 波形之例圖。 圖13(A)〜(I)，（L)之信號波形’分別對應於圖ι〇(Α)〜(工）, (J)之信號波形。 圖13(J)之信號波形表示連接n型]vi〇S電晶體Qn21之閘極 與η型]VIOS電晶體Qn7之源極之節點NC之電壓’V NC，。 圖13(K)之信號波形表示連接p型MOS電晶體QP21之閘極 107568,doc • 44 · 1309505 與p型MOS電晶體Qp7之源極之節點ND之電壓’V_ND’。 另外，以下之說明中，’Vthn(Qn7)，、 ，Vthn(Qn21)'分別 表示η型MOS電晶體Qn7, Qn21之臨限電壓。 ，Vthp(Qp7)’、’Vthp(Qp21)，分別表示 p型 MOS 電晶體 Qp7, Qp21之臨限電壓。 'Vthp(Qpl)'、'Vthn(Qnl)'分別表示 p型 MOS 電晶體 Qpl 及 η型MOS電晶體Qnl之臨限電壓。 在第一期間（t31〜t32)，控制信號S1設定成高位準 (VDD)，控制信號S2設定成低位準（VSS)，η型MOS電晶體 Qn3及Qn7接通。11型MOS電晶體Qn3接通時，由於節點ΝΑ 之電壓V—NA(圖13(H))設定成電壓'VSS'，因此p型MOS電 晶體Qpl接通。此外，η型MOS電晶體Qn7接通時，由於η 型MOS電晶體Qn21之閘極上輸入低位準（VSS)之控制信號 S2，因此nSMOS電晶體Qn21斷開。 其次，在第二期間（t32〜t33)，控制信號S1設定成低位準 (VSS)，控制信號S2設定成高位準（VDD)，η型MOS電晶體 Qn3斷開。 控制信號S2設定成高位準（VDD)時，由於在節點NC上， 經由η型MOS電晶體Qn7而供給電壓’VDD'，因此，節點NC 之電壓V_NC設定成'VDD-Vthn(Qn7：T。藉此，η型MOS電 晶體Qn21接通。 η型MOS電晶體Qn21接通時，由於在節點NA上，經由p 型MOS電晶體Qpl及η型MOS電晶體Qn21，而供給電壓 'VDD，，因此節點NA之電壓V_NA隨時間而上昇（圖 107568.doc -45 - 1309505 13(H))。 節點 ΝΑ 之電壓 V_NA 到達，VDD-Vthn(Qn7)-Vthn(Qn21)， 時，節點NC之電壓V_NC到達’VDD-Vthn(Qn7)'，η型MOS 電晶體Qn7自接通切換至斷開。節點ΝΑ之電壓進一步上昇 時，藉由儲存於11型MOS電晶體Qn21之閘極與汲極間之寄 生電容元件中之電荷，節點NC之電壓V_NC向正極提昇， 因此，電壓V_NC與電壓V_NA—起上昇（圖13(J))。 節點NA之電壓V_NA到達'VDD-Vtlip(Qpl)'時，p型MOS 電晶體Qpl自接通切換至斷開，節點NA之電壓上昇停止。 藉此，節點ΝΑ之電壓設定成'VDD-Vthp(Qpl)'。 其次，在第三期間（t33〜t34)，控制信號S3設定成低位準 (VSS)，控制信號S4設定成高位準（VDD)，p型MOS電晶體 Qp3及Qp7接通。p型MOS電晶體Qp3接通時，由於節點NB 之電壓V_NB(圖13(1))設定成電壓'VDD’，因此，η型MOS 電晶體Qnl接通。此外，ρ型MOS電晶體Qp7接通時，由於 在p型MOS電晶體Qp21之閘極上輸入高位準（VDD)之控制 信號S4，因此ρ型MOS電晶體Qp21斷開。 其次，在第四期間（t34〜t35)，控制信號S3設定成高位準 (VDD)，控制信號S4設定成低位準（VSS)，ρ型MOS電晶體 Qp3斷開。 控制信號S4設定成低位準（VSS)時，由於在節點ND上， 經由ρ型MOS電晶體Qp7而供給電壓’VSS'，因此節點ND之 電壓V_ND設定成'VDD+Vthp(Qp7)’。藉此，ρ型MOS電晶 體Qp21接通。 107568.doc -46- 1309505 p型MOS電晶體Qp2 1接通時，由於在節點NB上，經由η 型MOS電晶體Qnl及ρ型MOS電晶體Qp21而供給電壓 'VSS'，因此節點NB之電壓V_NB隨時間而下降（圖13(1))。 節點NB之電壓V_NB到達'VSS + Vthp(Qp7) + Vthp(Qp21)'時，節點ND之電壓V_ND到達'VDD-Vthp(Qp7)|，p型MOS電晶體Qp7自接通切換至斷開。節點 NB之電壓自此進一步下降時，藉由儲存於p型MOS電晶體 Qp2 1之閘極與汲極間之寄生電容元件之電荷，而拉下節點 ND之電壓V_ND，因此，電壓V_ND與電壓V_NB —起下降 (圖 13(J))。 節點NB之電壓V_NB到達'VSS+Vthn(Qnl)'時，η型MOS 電晶體Qnl自接通切換至斷開，節點ΝΒ之電壓下降停止。 藉此，節點NB之電壓設定成'VDD+Vthn(Qnl)'。 如以上說明，採用本實施形態之位準移位電路，由於連 接p型MOS電晶體Qpl之汲極與閘極用之開關，使用η型 MOS電晶體Qn21, Qn7之仿真方式之開關，因此，即使ρ型 MOS電晶體Qp之臨限值Vthp(Qpl)較小時，仍可使節點NA 之電壓確實地上昇至'VDD-Vthp(Qpl)'。 此外，由於連接11型MOS電晶體Qnl之汲極與閘極用之開 關，使用P型MOS電晶體Qp21, Qp7之仿真方式之開關，因 此，即使nSMOS電晶體Qn之臨限值Vthn(Qnl)較小時，仍 可使節點NB之電壓確實地下降至'VSS+Vthn(Qnl)·。 另外，上述實施形態係利用η型MOS電晶體Qn21及ρ型 MOS電晶體Qp2 1之閘極與汲極（或是源極）間之寄生電容元 107568.doc -47- 1309505 件，而實現仿真動作，不過，若僅寄生電容元件而不足 時，亦可藉由在此等閘極與汲極（或是源極）之間連接電容 器’來彌補仿真動作時需要之靜電電容值。 <第九實施形態> 其次’說明本發明之第九實施形態。 本實施形態之位準移位電路，係在上述實施形態（第二〜 第六實施形態）之位準移位電路中，設置在電容器CA，CB 中輸入共同之信號用之電路者。 圖14係顯示本實施形態之位準移位電路之第一構造例 圖。 顯示於圖14位準移位電路LS1A，係將顯示於圖12之位 準移位電路之控制電路10C替換成控制電路1〇E，進一步設 置· η型MOS電晶體Qn8〜Qnll、卩型]^〇8電晶體Qpu及電 容器C3者’其他構造與圖12所示之位準移位電路相同。 藉由p型MOS電晶體Qpll及M〇s電晶體QnU構成之 電路，係本發明第一輸入電路之一實施形態。 η型MOS電晶體Qnl0係本發明第二輸入電路之一實施形 態。 電容器C3係本發明第三電容器之一實施形態。 藉由η型MOS電晶體Qn8及Qn9構成之電路，係本發明第 三電壓供給電路之一實施形態。 電容器CA之一方端子（未連接於節點^^八之一方端子）與 電容器CB之-方端子（未連接於節點·之一方端子）在節 點NE上共同地連接。 107568.doc 48· 1309505 η型MOS電晶體Qn8之源極連接於電源線vss，其没極連 接於η型MOS電晶體Qn9之源極，並在其閘極上輸入控制信 號S8。 η型MOS電晶體Qn9在其汲極上輸入電壓，vini，在其開極 上輸入控制信號S9。 η型MOS電晶體QnlO之源極連接於節點NE，其汲極上輸 入電壓| Vin'，其閘極上輸入控制信號s丨〇。 電容器C3之一方端子連接於節sNB，另一方端子連接 於η型MOS電晶體Qn8之沒極及n型m〇S電晶體Qn9之源 〇 P型MOS電晶體Qpii及11型]^〇8電晶體Qnll並聯連接， 而構成轉移閘極（transfer gate：^在該轉移閘極之一方端子 上輸入有輸入信號IN，另一方端子連接於節點]^£。在p型 MOS電晶體Qplli閘極上輸入控制信號su，在n型 電晶體Qnll之閘極上輸入其邏輯反轉信號之控制信號 xS 11。 控制電路10E生成其次時間之控制信號S1〜sil，XS11。 亦即，在第一期間（圖15之時刻t41〜t42)，將控制信號 X疋成電壓VDD，將控制信號S3設定成電壓，vss，，在其 他期間，將控制信號S1設定成電壓，vss， 設定成電壓•侧，。在第一期間執行將節點NA之電壓= 成VDD之動作，及將節點NB之電壓初始化成，vss，之動 作’及將筇點NB之電壓初始化成，vss，之動作。 控制電路10E在第-期間之後之第二期間（圖15之時刻 I07568.doc -49- 1309505 t42〜t43)，將控制信號S2設定成電壓，卿，，將控制信號μ 設定成電IVSS’’在其他期間，將控制信號㈣定成電 壓’VSS' ’將控制信號S4設定成電壓，VDD，。在第二期間， 執行使節點NA之電壓上昇至1)型厘〇8電晶體Qpi之臨限值 之動作，及使節點NB之電壓下降至11型1^〇§電晶體Qni之 臨限值之動作。 乂下將第一期間之後之期間（圖15之時刻t43〜t44)稱為 第六期間。㈣電路10E在該第六期間，將控制信號別設 定成電壓，VDD，，在其他期間，將控制信號S9設定成電壓 VSS 。在第六期間，將節點NB之電壓設定成 VSS+Vthn(Qnl)+Vin'，而 i^MOS電晶體 Qni 接通。 此外，控制電路10E在第一期間及第二期間（t41〜Μ3)， 將控制信號S5設定成電壓，VDDi，將控制信號％設定成電 壓VSS' ’將控制信號S8設定成電壓，VDD,，在其他期間， 將控制信號S5設定成電壓，VSS，，將控制信號86設定成電 壓’VDD'，將控制信號S8設定成電壓，VSS1。在第一期間及 第二期間’ p型MOS電晶體如5及11型M〇s電晶體如5斷 開，而輸出端子〇處於漂浮狀態。此外，在電容器C3中充 電η型MOS電晶體Qnl之臨限值，Vthn(Qnl)，。 再者，控制電路1〇Ε在第一、第二及第六期間 (t41〜t44) ’將控制信號S10設定成電壓，VDD，，將控制信號 SI 1設定成電壓，Vdd，，將控制信號xS1丨設定成電壓 vss’ ’在其他期間，將控制信號S10設定成電壓'VSS'，將 控制信號S11設定成電壓'VSS'，將控制信號xs 11設定成電 107568.doc -50- 1309505 轉移閘極（Qpl 1, 壓'VDD’。在第_、第― 罘一及弟六期間，

Qnll)斷開，而在節點NE上輸入電壓，vin 準移位電路 參照圖15說明具有上述構造之圖14所示之位 LS1A之動作。 圖15係顯示圖14所示之位準移位電路LS1A中各部之信 號波形之例圖。 圖15(A)顯示控制信號S1之電壓波形。控制信號s3之電

壓波形相t㈣該控制信號S1之電壓波料㈣輯反轉 者。 圖15(B)顯示控制信號S2之電壓波形。控制信號μ之電 壓波形相當於將該控制信號S2之電壓波形予以邏輯反轉 者。 圖15(C)顯示控制信號§5及S8之電壓波形。控制信號％ 之電壓波形相當於將該控制信號S5，S8之電壓波形予以邏 輯反轉者。 圖15(D)顯示控制信號S9之電壓波形。 圖15(E)顯示控制信號s 1 〇及s 11之電壓波形。 圖15(F)顯示輸入信號in之電壓波形。 圖15(G)顯示節點να之電壓v_NA之波形。 圖1 5 (H)顯示節點NB之電壓v_NB之波形。 圖1 5(ϊ)顯示節點NE之電壓v_NE之波形。 圖15 (J)顯示輸出信號〇之電壓波形。 在第一期間（t41〜t42)，控制電路10E將控制信號S1設定 成電壓'VDD'，將控制信號S2設定成電壓，VSS'，將控制信 107568.doc -51 · 1309505 號S3設定成電壓WSS'，將控制信號S4設定成電壓'VDD’。 藉此，由於η型MOS電晶體Qn3接通，η型MOS電晶體Qn21 斷開，p型MOS電晶體Qp3接通，p型MOS電晶體Qp21斷 開，因此，節點NA初始化成電壓'VSS'，節點NB初始化成 電壓WDD’。 其次，在第二期間（t42〜t43)，控制電路10E將控制信號 S1設定成電壓’VSS'，將控制信號S2設定成電壓WDD’，將 控制信號S3設定成電壓’VDD'，將控制信號S4設定成電壓 B 'VSS'。藉此，由於11型MOS電晶體Qn3斷開，η型MOS電晶 體Qn21接通，ρ型MOS電晶體Qp3斷開，而ρ型MOS電晶體 Qp21接通，因此，節點NA之電壓V_NA設定成'VDD-Vthp(Qpl)'，節點 NB之電壓 V_NB設定成'VSS+Vthn(Qnl)'。 在第一期間及第二期間（t41〜t43)，控制電路10E將控制 信號S5設定成電壓’VDD’，將控制信號S6設定成電壓 'VSS'。藉此，ρ型MOS電晶體Qp5及η型MOS電晶體Qn5均 B 斷開，可防止ρ型MOS電晶體Qpl及η型MOS電晶體Qnl之 穿透電流。 此外，在該第一期間及第二期間，控制電路10E將控制 信號S8設定成電壓’VDD1。藉此，η型MOS電晶體Qn8接 通，而在電容器C3中充電電壓'Vthn(Qnl)’。 其次，在第六期間（t43〜t44)，控制電路10E將控制信號 Sl，S2, S5設定成電壓'VSS%將控制信號S3, S4, S6設定成 電壓'VDD’。藉此，η型MOS電晶體Qn3，Qn21及ρ型MOS電 晶體Qp3, Qp21全部斷開。 107568.doc -52- 1309505 此外，在第六期間，控制電路10E將控制信號S8設定成 電壓’VSS’，將控制信號S9設定成電壓'VDD’。藉此，η型 MOS電晶體Qn8斷開，η型MOS電晶體Qn9接通，電容器C3 之一方端子（未連接於節點NB之一方端子）之電壓自’VSS' 上昇至'VSS+Vin'。此時，電容器C3之電容值比電容器CB 大時（如3倍以上時），節點NB之電壓V_NB上昇'VSS’與 •VSS+Vin'之差分（Vin)程度。亦即，節點N—NB之電壓自 'VSS+Vthn(Qnl)，向’VSS+Vthn(Qnl)+Vin'而正極地移位。 藉此，η型MOS電晶體Qnl自斷開切換至接通。 在上述第一、第二及第六期間（t41〜t44)，控制電路10E 將控制信號S10設定成電壓'VDD'。藉此，在第一、第二及 第六期間，η型MOS電晶體Qnl0接通，而在節點NE上輸入 電壓'Vin'。 在第六期間（t43〜t44)後，控制電路10E將控制信號S9, S10, S11設定成電壓'VSS’，將控制信號xSll設定成電壓 'VDD，。藉此，η型MOS電晶體QnlO斷開，轉移閘極（Qpl 1, Qn 11)接通，在節點NE上輸入輸入信號IN。輸入信號IN係 交互重複電壓'Vin'與電壓'VSS'之信號。 輸入信號IN係電壓'Vin'時，由於節點NA及NB之電壓處 於與第六期間相同狀態，因此，p型MOS電晶體Qpl斷開， η型MOS電晶體Qnl接通。藉此，輸出信號Ο變成電壓 ’VSS，° 另外，輸入信號IN為'VSS’時，節點NA及NB之電壓向負 極而移位電壓'Vin'程度。亦即，節點NA之電壓自1VDD- 107568.doc -53 - 1309505

VthP(QPl)，向，VDD-VthP(QPl)-Vin，移位，節點 NB 之電壓自 ’VSS+Vthn(Qnl)+Vin，向 iVSS+Vthn(Qnl)，移位。目 *，㈤ MOS電晶體Qpl接通，！^M0S電晶體Qnl斷開，輸出信號 〇變成電壓'VDD·。 如以上說明，採用圖14所示之位準移位電路LS1A時， 在位準移位之輸出信號〇之輸出期間（如圖15之時刻t44以 後）’節點NE上輸入輸入信號爪，在進行節點NA及NB2 電壓設定之期間（H1〜t44)，相當於輸入信號…之振幅之 ，vss，〜，Vin·之電壓範圍中包含之指定電壓輸入節點ne。藉 此，不在節點NE上輸入輸入信號出，而可設定節點NA& NB之電壓。亦# ’可與輸入信號出之時間無關地設定節 點NA及NB之電壓。 圖15將第-期間（t41〜t42)、第二期間⑽〜⑷）及第六期 間（t43〜t44) ’配合輸入信號IN之時間，不過本實施形態之 位準移位電路’可將該期間設定成不依存於輸人信號之 時間之任意的時間寬。 如此，與輸入信號IN之時間無關，而可將節點NA及 之電壓予以初始化時，由於可直接使用電路系統内之共同 信號（如系統時脈信號等）作為輸入信號IN，因此無須生成 特別之時脈信號’而可簡化電路構造。 其人，參知、圖16說明本實施形態之位準移位電路之第二 構造例。 顯示於圖16之第二構造例之位準移位電路LS1B，係刪 ’、圖14所示之位準移位電路中之p型電晶體Qp?及打型 107568.doc -54- 1309505 MOS電晶體Qn7，而在η型MOS電晶體Qn21之閘極上直接 輸入控制信號S2，並且在p型MOS電晶體Qp21之閘極上直 接輸入控制信號S4者。 p型MOS電晶體Qpl之臨限值Vthp(Qpl)較大，nSMOS電 晶體Qn7及Qn21之臨限值Vthn(Qn7), Vthn(Qn21)較小時， 即使為節點NA之電壓上昇至'VDD-Vthp(Qpl)’之狀態，仍 可藉由'VDD'之閘極電壓，接通驅動η型MOS電晶體Qn21。 此外，η型MOS電晶體Qnl之臨限值Vthn(Qnl)較大，p型 MOS電晶體Qp7 及 Qp21之臨限值 Vthp(Qp7)，Vthp(Qp21)較 小時，即使為節點NB之電壓下降至’VSS+Vthn(Qnl)·之狀 態，仍可藉由’VSS'之閘極電壓而接通驅動p型MOS電晶體 Qp21。 第二構造例如圖16所示，藉由省略仿真動作用之電晶體 (Qn7, Qp7)，可簡化電路構造。 其次，參照圖17說明本實施形態之位準移位電路之第三 構造例。 圖17所示之第三構造例之位準移位電路LS2A，係變更 圖14所示之位準移位電路LS1A中之電容器〇3與11型MOS電 晶體QnlO之連接關係，進一步將控制電路10E替換成控制 電路10F者，其他構造與圖14所示之位準移位電路LS1A相 同。 電容器C3之一方端子連接於節點NA，另一方端子連接 於η型MOS電晶體Qn8之汲極及11型MOS電晶體Qn9之源 極0 107568.doc -55- 1309505 η型MOS電晶體Qnl0之沒極連接於節點Ne，盆源極連接 於電源線VSS，其閘極上輸入控制信號训。 控制電路10F交替控制電路廳中之控制信號㈣別之 時間。亦即’控制電路服將控制電路跳中作為控制信號 S8而輸出之l ,作為控制信號S9而輸出，將控制電路 10E中作為控制仏號S9而輸出之信號，作為控制信號μ而 輸出。控制電路10F中之其他控制信號之時間與控制電路 10 E相同。 圖18係顯示圖17所示之位準移位電路LS2a中各部之信 號波形之例圖。 圖1 8(A)〜(J)之信號波形與圖i 5(A)〜(J)之信號波形對應。 圖17所不之位準移位電路LS2A在第一期間及第二期間 (t41〜t43)，控制電路10E將控制信號S9設定成電壓，VDD,， 將控制信號S8設定成'VSS，。藉此，！!型MOS電晶體Qn9接 通，η型MOS電晶體Qn8斷開，而在電容器C3上充電電壓 'VDD-Vthp(Qpl)'。 其次’在第六期間（t43〜t44) ’控制電路ιοΕ將控制信號 S9设疋成電壓’VSS'，將控制信號；§8設定成電屋，VDD，。藉 此’ η型MOS電晶體Qn9斷開，而n型MOS電晶體Qn8接 通’電容l§C3之一方端子（未連接於節點να之一方端子）之 電壓，自’VSS+Vin'下降至’VSS’。此時，電容器C3之電容 值遠比電容器CA大時（如3倍以上時），節點NA之電壓 V_NA下降該iVSS+Vin·與·νδδ，之差分（vin)程度。亦即， 節點 N_NA之電壓自 ’VDD-Vthp(Qpl)，向，VDD-Vthp(Qpl)_ 107568.doc 56- 1309505

Vin'負極地移位。藉此，p型MOS電晶體Qp 1自斷開切換至 接通。 在上述第一、第二及第六期間（t4i〜t44)，控制電路10F 將控制信號S10設定成電壓'VDD’。藉此，在第一、第二及 第六期間’ η型MOS電晶體Qnl〇接通，而在節點ne上輸入 電壓'VSS'。 在第六期間（t43~t44)後’控制電路10E將控制信號S9, S10，S11設定成電壓'VSS' ’將控制信號xS1丨設定成電壓 'VDD’。藉此，η型MOS電晶體QnlO斷開，轉移閘極（Qpl i， Qnll)接通’在節點NE上輸入輸入信號]^。輸入信號…係 交互重複電壓'Vin'與電壓’VSS'之信號。 輸入信號IN係電壓'Vin’時，由於節點NA及NBi電壓處 於與第六期間相同狀態’因此，p型MOS電晶體Qp 1接通， η型MOS電晶體Qnl斷開。藉此，輸出信號〇變成電壓 'VDD'。 另外，輸入信號IN為’VDD’時，節點NA及NB之電壓向 正極而移位電壓，Vin，程度。亦即，節點NA之電壓自，vdd_ Vthp(Qpl)_Vin'向'VDD-Vthp(Qpl)’移位，節點NBi電壓自 ’VSS+Vthn(Qnl)'向'VSS+Vthn(Qnl)+Vin，移位。因而， MOS電晶體Qnl接通，p型MOS電晶體Qpl斷開，輸出作號 〇變成電壓’VSS'。 其次，參照圖19說明本實施形態之位準移位電路之第四 構造例。 圖19所示之第四構造例之位準移位電路LS2b，係刪除 107568.doc -57- 1309505 圖17所示之位準移位電路LS2A中之p型MOS電晶體QP7及n 型MOS電晶體Qn7，在η型MOS電晶體Qn21之閘極上直接 輸入控制信號S2，並且在p型MOS電晶體QP21之閘極上直 接輸入控制信號S4者。 與圖16所示之第二構造例之位準移位電路LS1B同樣 地，P型MOS電晶體Qpl'r^Mos電晶體Qnl之臨限值較 大，η型MOS電晶體Qn7，Qn21及p型MOS電晶體Qp7，Qp21 之臨限值較小時，即使不進行仿真料，仍可接通驅動η 型MOS電晶體Qn21及ρ型MOS電晶體Qp21。 第四構造例如圖19所示，藉由省略仿真動作用之電晶體 (Qn7, Qp7) ’可簡化電路構造。 <第十實施形態> 其次，說明本發明之第十實施形態。 第十實施形態係關於使用上述實施形態之位準移位電路 而構成之移位暫存器者。 圖20係顯不第十實施形態之移位暫存器之構造例圖。 圖20所示之移位暫存器包含：級聯連接之數個移位 SR1 —1，SR1—2, SR1」，…。 各移位段（SRLUHSRL3，..·）具備：控制信號S1， S2’ S58, S9之輸入端子，及時脈信號CK之輸入端子，並且 具備：位準移位之輸出信號〇υτ之輸出端 木目刖段 之輸入彳§號PR之輸入端子。 在各移位段（SRU，SR1_2，SR1_3, ·)中之控制信號a S2, S58, S9之輸入端子上，分別共同地輸入控制信號w 107568.doc •58- 1309505 S2, S58, S9 ° ··.)中之時脈 。時脈信號 在奇數段之移位段（SRlj，SR1_3，SR1」， k號ck之端子上，共同地輸入時脈信號 cki係交互地重複電壓，Vini與電壓，VSS|之信號 丄在偶數段之移位段（SR1_2, SR1_4,如_6, .·）中之時脈 信號CK之端子上，共同地輪人邏輯反轉時脈信號如之時 脈信號xCKl。

換言之，在級聯連接之2個移位段sR1_i及SRUi+1) 上，輸入彼此相位反轉之時脈信號。竟 _ ，、T 1表不自然 數。 在移位段SRUi+1)中之輸入信號pR之輸入端子上，輸 入移位段SRl_i之輸出信號out。 此外，在初段（SRI 1)中之給人产姑 _ ’r二输入之輸入端子上輸 入起始信號ST。 移位段SRI i之輸出作缺4 μ , ± —刊1 ® 1〇現υυτ，作為移位暫存器之第i段 之輸出信號0_i而輸出。 以下說明圖20所示之移位暫存器中之移位段之數個構造 例0 圖21係顯示圖2 G所示之移位暫存器中之移位段之第一構 造例圖。 圖2!所示之移位段SR1A包含：位準移位電路⑶、反相 電路INV1〜INV4、N0R電路m、p型麵電晶體Qpi〇iAn 型 MOS電晶體 Qni〇1&Qnl〇2。 NOR電路U!係本發明檢測電路之一種實施形態。 107568.doc -59- 1309505 藉由p型MOS電晶體QplOl、n型MOS電晶體Qnioi及 Qn 102構成之電路，係本發明之輸出電路之—實施形 態。 位準移位電路LSI於自NOR電路U1輸出之信號為低位準 (VSS)時’將時脈信號CK之1個周期内包含之脈衝信號予 以位準移位而輸出。 位準移位電路LSI如具有與圖14所示之位準移位電路 LSIA及圖16所示之位準移位電路LS1B相同之構造。不 過，由於各控制信號係自外部供給，因此省略控制電路 10E。 NOR電路U1運算來自對移位段sria之前段之輸入信號 PR’及移位段SRI A之輸出信號〇UT之反轉邏輯和，而輸 出控制信號S10及S11。NOR電路U1之輸出信號，在高位 準（VDD)之脈衝自前段作為輸入信號Pr而輸入之期間，與 高位準（VDD)之脈衝向次段作為輸出信號〇υτ而輸出之期 間，變成低位準（VSS)。 η型MOS電晶體Qni〇i與ρ型M〇s電晶體Qpl〇1並聯連 接，而構成轉移閘極。該轉移閘極連接於位準移位電路 LSI之輸出信號0之端子與移位段SR1 a之輸出信號out之 端子之間。在ρ型MOS電晶體Qpl〇i之閘極上輸入控制信號 S5，並在n型m〇S電晶體Qn 101之閘極上輸入控制信號 S6 〇 η型MOS電晶體Qnl02連接於移位段SR1A之輸出信號 〇UT之端子與電源線VSS之間。η型MOS電晶體Qni〇2之閘 107568.doc -60- 1309505 極上輸入控制信號S5。 反相器INV1將輸入於移位段SR1A之控制信號S1予以邏 輯反轉，而生成控制信號S3。 反相器INV2將輸入於移位段SR1A之控制信號S2予以邏 輯反轉，而生成控制信號S4。 反相器INV3將輸入於移位段SR1A之控制信號S58予以邏 輯反轉，而生成控制信號S6。 反相器INV4將輸入於NOR電路U1之控制信號S11予以邏 輯反轉，而生成控制信號xS 11。 輸入於移位段SR1A之時脈信號CK(CK1或xCKl)作為輸 入信號IN’而輸入於位準移位電路LSI。 輸入於移位段SR1A之控制信號S58作為控制信號85及 S8’而輸入於位準移位電路LSI。 輸入於移位段SRI A之控制信號S9仍然作為控制信號 S9’而輸入於位準移位電路LSI。 圖21所示之移位段SR1A，於控制信號S58為高位準 (VDD)時’以！^M〇s電晶體Qnl〇1及p型M〇s電晶體处1〇1 構成之轉移閘極斷開’而nS MOS電晶體Qni〇2接通。亦 即，在節點NA及NB之電壓設定尚未結束，位準移位電路 LS1之輸出信號〇處於不定狀態之期間，輸出一定之電壓 V S S至次段。 另外，控制信號S58為低位準（VSS)時，轉移閘極 (Qpl〇l，QnlOl)接通，而nsMOS電晶體Qnl〇2斷開。亦 即，在節點NA及NB之電壓設定結束，而位準移位電路 107568.doc -61 - 1309505 L S 1之輪出仏號〇確定於咼位準或低位準之期間，輸出位 準移位電路LSI之輸出信號〇至次段。 其次’說明移位段之第二構造例。 圖22係顯示圖20所示之移位暫存器中之移位段之第二構 造例圖。 圖22所示之移位段SR1B具有與圖21所示之移位段sria 相同之構造，兩者不同之處係輸入pSM〇s電晶體Qpi〇i及 I η型MOS電晶體Qnioi之閘極之控制信號。 亦即，移位段SR1B在p型MOS電晶體Qpl〇l及11型]^〇8電 晶體Qnl02之閘極上輸入控制信號su，而在nsM〇s電晶 體Qn 101之閘極上輸入控制信號xS丨】。 藉由移位段SR1B，於控制信號S11為高位準（VDD)，控 制L號xSll為低位準（vss)時，以η型m〇s電晶體Qni〇i及 P型MOS電晶體Qpioi構成之轉移閘極斷開，而η型MOS電 曰曰體Qnl02接通。亦即’在位準移位電路LS1中不進行位 • 準移位動作之期間，輸出一定之電壓VSS至次段。 另外’控制信號S11為低位準（vss)，控制信號xS11為高 位準（VDD)時，轉移閘極（QplOl，QnlOl)接通，η型MOS電 曰曰體Qnl02斷開。亦即，於位準移位電路LS1中，在進行 位準移位動作期間’輸出位準移位電路LS1之輸出信號〇 至次段。 其次，說明移位段之第三構造例。 圖23係顯示圖20所示之移位暫存器中之移位段之第三構 造例圖。 107568.doc -62· 1309505 圖23所示之移位段SR1C，係將圖22所示之移位段srib 中之位準移位電路LS1(LS1A或LS1B)，替換成其次說明之 LS1'(LS1C或LS1D)，進一步新增〇R電路们者，其他構造 與移位段SR1B相同。 圖24係顯示位準移位電路LSr之第一構造例圖。 圖24所示之位準移位電路LS1C，係在圖14所示之位準 移位電路LS1A中新增p型MOS電晶體(^1)12者，其他構成要 素與位準移位電路LSI A相同。 ^ P型M〇S電晶體Qpl2***連接p型MOS電晶體Qpl之源極 與電源線VDD之路徑中，其閘極上輸入控制信號cut。 圖25係顯示位準移位電路LSI，之第二構造例圖。 圖25所示之位準移位電路LS1D，係在圖16所示之位準 移位電路LS1B上新增psMOS電晶體〇{)12者，其他構成要 素與位準移位電路LSI B相同。 P型MOS電晶體Qpl2與位準移位電路LS1C同樣地，*** φ 連接P型M〇S電晶體Qpl之源極與電源線VDD之路徑中， 其閘極上輸入控制信號CUT。 圖23所不之移位段SR1C中，nor電路U2運算控制信號 S5與控制信號xS11之反轉邏輯和，並將其運算結果作為控 制信號cut而供給至位準移位電路LS1，。 控制信號S5為高位準（VDD)時，或是控制信號xsu為高 位準（VDD)時’自N〇R電路们輸出之控制信號變成低 4準（VSS) p型MOS電晶體Qp】2接通。亦即，在進行節點 NA及NB之電麼设定期間，及在位準移位電路⑶，中進行 107568.doc •63 · 1309505 位準移位動作之期間，卩型河08電晶體Qpl之源極連接於電 源線VDD。 另外，控制信號S5為低位準（VSS)，且控制信號xs 11為 低位準（VSS)時，自n〇R電路U2輸出之控制信號CUT變成 高位準（VDD)，p型MOS電晶體Qpl2斷開。亦即，在不進 行節點NA及NB之電壓設定，且在位準移位電路LS1，中未 進行位準移位動作之期間，P型MOS電晶體QP1之源極自電 源線VDD遮斷。因此，在p型MOS電晶體Qpl中無須流入 電流時，藉由自電源線VDD遮斷卩型M〇s電晶體Qpl之源 極，來抑制流入P型MOS電晶體Qpl之無效之漏電流。 其次，參照圖26說明具有上述構造之本實施形態之移位 暫存器之動作。 圖26係顯示本實施形態之移位暫存器中各部之信號波形 之例圖。 圖26(A)顯示控制信號S1之電壓波形。 圖26(B)顯示控制信號S2之電壓波形。 圖26(C)顯示控制信號S58之電壓波形。 圖26(〇)顯示控制信號S9之電壓波形。 圖26(E)顯示時脈信號CK1之電壓波形。 圖26(F)顯示起始信號ST之電壓波形。 圖26(G)顯示在第一段之移位段8111_1之内部生成之控制 信號S 11之電壓波形。 圖26(H)顯示第一段之移位段SR1 —丨之輸出信號。 圖26(1)顯示在第二段之移位段SRl_2之内部生成之控制 107568.doc • 64· 1309505 信號S11之電壓波形。 圖26(J)顯示第二段之移位段SR1_2之輸出信號〇 2。 圖26所示之時刻t51〜t54之期間，藉由與圖15所示之時刻 t41〜t44相同之動作，將各移位段（SR】」，SR1 2，…）中包 含之位準移位電路LSl(LSl’）予以初始化。 亦即，在第一期間（t51〜t52) ’節點NA設定成電壓 •VSS，，節點ΝΒ設定成電壓'VDD，。在第二期間（t52〜t53)， 將節點ΝΑ設定成電壓，VDD-Vthp(Qpl)i，節點nb設定成電 > 壓’VSS+Vthn(Qnl)’。在第六期間（t53〜t54)，將節點ΝΒκ 定成電壓'VSS+Vthn(Qnl)+Vin，。

在進行移位動作前之初始狀態，各移位段（SRH SR1_2，…）之輸入信號PR及輸出信號〇υτ全部變成低位準 (VSS) 〇 此時’由於移位段之輸入信號PR及輸出信號OUT變成低 位準（VSS)，因此移位段内部之n〇R電路m生成之控制信 > 號S10及S11全部變成高位準（VDD)。 控制彳§號S1 〇及S 11變成高位準時，在位準移位電路之節 點NE上供給電壓lvin，。節點NE變成電壓，vin，時，如圖15 所示’除進行節點ΝΑ, NB之電壓設定之第一及第二期間 (t51〜t53)外，輪出信號〇變成低位準（VSS)。 在進行節點NA，NB之電壓設定之第一及第二期間 (t51〜t53) ’藉由連接於位準移位電路之輸出之轉移閘極 (QplOl，QnlOi)斷開，而η型m〇S電晶體Qnl02接通，移位 段之輸出信號out變成低位準（vss)。 107568.doc -65- 1309505 因此’在進行移位動作前之初始狀態，各移位段之輸入 輸出信號保持在低位準（vss)e 於時刻t51〜t54巾之料移位電路之初始化結束時，在移 位暫存器之第一段之移位段SR1_1 t輸入高位準（VDD)之 脈衝’作為起始信號ST。該脈衝如圖26⑺所示，在自時 脈^號CK1之高位準（vin)向低位準（vss)下降時⑽），成

尚位準（VDD)，且以脈寬比時脈信號ck 1之1個周期之期 間短之方式生成（t55〜t57)。 起始信號st變成高位準（VDD)時，在第一段之移位段 sRi_i中包含之nor電路⑴中，生成低位準（vss)之控制 信號 S11(圖 26(G))。 控制信號S11變成低位準（vss)時，在第一段之移位段 SR1 — 1中包含之位準移位電路LS1(LS1，）之節點仙上’輸入 時脈信號CK1。時脈信號CK1在時刻t56自高位準（Vin)下降 至低位準（VSS)時，位準移位電路lsi(lsi')之輸出信號 〇υτ(=|〇_Γ)自低位準（vss)上昇至高位準（VDD)(圖 26(H))。 第一段之移位段SR1_1之輸出信號〇_ι變成高位準（vdd) 時’在第二段之移位段SRl一2中包含之n〇R電路U1中，生 成低位準（VSS)之控制信號SI 1(圖26(1))。 控制信號S 11變成低位準（VSS)時，在第二段之移位段 SR1_2中包含之位準移位電路LSI (LSI，）之節點NE上輸入時 脈信號xCKl。由於時脈信號xCKl在時刻t56後變成高位準 (Vin) ’因此位準移位電路LSI (LSI')之輸出信號 107568.doc -66- 1309505 0UT(=O-r)變成低位準（VSS)(圖 26(J))。 在時刻t57，即使起始信號ST之高位準（VDD)之脈衝結 束，由於在第一段之移位段SR1 — 1之NOR電路⑴中輸入高 位準（VDD)之輸出信號〇υτ，因此，N〇R電路⑴之輸出信 號（控制信號su)繼續保持在低位準（vss)(圖26(G))。藉 此，第一段之移位段SR1j繼續進行位準移位動作，而輪 出k號0—1保持在高位準（圖26(H))。 在時刻t58，時脈信號CK1自低位準（VSS)上昇至高位準 (Vin)時，第一段之移位段SR1 — 1中之位準移位電路 1^1(1^1’）之輸出信號0111>，自高位準（¥]〇]〇)下降至低位準 (vss)。輸出信號0UT變成低位準（vss)時，由於n〇r電路 υι之輸入信號全部變成低位準（vss)，因此自N〇R電路 輸出之控制信號S11變成高位準（VDD)。控制信號s丨丨變成 尚位準（VDD)時，停止位準移位電路LS1(LSr)中之位準移 位動作，以後，即使時脈信號CK1自高位準（Vin)下降至低 籲位準（VSS)，第一段之移位段SR1_1之輸出信號仍然保 持在低位準（VSS)。 另外，在時刻t5 8，時脈信號XCK1自高位準（Vin)下降至 低位準（VSS)時’輸入該時脈信號xCKl之移位段SR1_22 輸出h號0—2自低位準（VSS)上昇至高位準（VDD)(圖 26(J))。藉由輸出信號〇一2變成高位準（VDD)，第二段之移 位段SR1一2中包含之NOR電路U1之輸出信號（控制信號si 1) 繼續保持在低位準（VSS) ’而繼續進行位準移位動作。 以後’藉由同樣之動作’高位準之脈衝信號與時脈信號 107568.doc -67- 1309505 CK1及XCK1同步，並依序傳播至後段之移位段。 、說月採用本實施形態時’可使用以上各實施形 =、中发明之位準移位電路而構成移位暫存器。因此，不受 電晶體之臨限錢不均—之影響而可進行穩定之位準移位 動作，而可實現作為移位暫存器之功能。 此外，採用本實施形態時，由於可使構成各移位段之位 移位電路中之漏電流非常小，目此可大幅減少耗電。

特別是使用以圖24及圖25所示之位準移位電路Ls丨，構成 之移位段SR1C時，在無須電流流入psM〇s電晶體Qpl之 期門（位準移位電路LS1，之輸入信號pR及輸出信號為 非脈衝之低位準，且不進行節點NA，NB之電壓設定之控 制信號S5為低位準之期間），p型M〇s電晶體Qpu斷開，而 遮斷P型MOS電晶體Qp 1與電源線VDD。藉此，即使節點 NA，NB之電壓因突入雜訊及電源電壓變動等而不穩定 夺仍了藉由P型MOS電晶體Qp 12而有效遮斷流入p型 M〇S電晶體Qpl之漏電流。 再者，採用本實施形態時，在構成各移位段之位準移位 電路中，即使是比電晶體之臨限值小振幅之信號，仍可進 仃位準移位動作，因此可以小振幅之時脈信號來動作。 另外，上述實施形態係在各移位段上設置生成控制信號 S3, S4, S6之反相電路iNV1〜INV3，不過，數個移位段亦 可共有此等反相電路。藉此，可減少電路元件。 此外，上述實施形態為了將位準移位電路予以初始化， 而需要4個控制信號（S1，S2, S58, S9)，不過，可依據其他 107568.doc -68- 1309505 之控制信號而生成此等控制信號的數個。 圖7係顯不依據控制信號81及S9，生成控制信號52及 S58之電路例圖。 圖所示之電路包含：反相電路INV30〜INV33、NAND 電路U30 p型M〇s電晶體卩卩別丨及打型mos電晶體。 反相電路INV3 0將控制信號s 1予以邏輯反轉。 P里MOS電晶體Qp2〇 1之源極連接於電源線VDD，其汲 極連接於節點NF，其閘極連接於反相電路3〇之輸出。 η型MOS電晶體Qn2〇i之源極連接於電源線vss，其汲極 連接於節點NF，其閘極上輸入控制信號S9。 反相電路INV3 1與INV32，彼此之輸入與輸出連接成環 狀。該連接成環狀之反相電路ΙΝν31&ΙΝν32之一端（圖27 之例，為反相電路INV32之輸出）連接於節點NF。該節點 NF中產生控制信號S58。 NAND電路U30運算反相電路INV3〇之輸出信號（控制信 號xSl)與節點NF之信號（控制信號S58)之反轉邏輯積。反 相電路INV33邏輯反轉N0R電路3〇之輸出信號’而輸出控 制信號S2。 圖28係顯示圖27所示之電路各部之信號波形之例圖。 在時刻t61，控制信號s 1變成高位準，控制信號S9變成 低位準時，由於p型MOS電晶體Qp2〇l接通，而nSM〇S電 晶體Qn201斷開，因此，控制信號S58變成高位準（圖 28(C))。此外，由於此時反相電路INV3〇之輸出信號係低 位準，因此控制信號S2變成低位準。 107568.doc -69- 1309505 在時刻t62，控制信號81變成低位準時，psM〇s電晶體 Qp201斷開。此時，由於節點NF之電壓藉由連接成環狀之 反相電路INV3 1及INV32而保持，因此保持在高位準。此 外，由於NAND電路U30之2個輸入信號均變成高位準，因 此控制信號S 2變成高位準。

在時刻t63，控制信號S9變成高位準時，由於11型1^〇8電 晶體Qn201接通，因此控制信號S58變成低位準。此外，此 時由於NAND電路中輸入低位準之控 控制信號S2亦變成低位準。 如此’採關27所示之電路時，藉由依據控制信號似 S9而生成控制信號82及858，可減少為了控制移位暫存器 而自外部供給之信號數量。 <第Η 實施形態> 其次，說明本發明之第--實施形態。 圖29係顯示第十一實施形態之移位暫存器之構造例 圖0 圖29所示之移位暫存器包含級聯連接之數個移位段 SR2_1, SR2 2, SR2 3 。 各移位段（SR2_1，SR2 2，SR2 3，…）呈借•缺止,y各 — j丹備，控制信號S1， S2, S59, S8之輸入端子，及時脈信號CK之輸入端子，並且 具備：位準移位之輸出信號〇υτ之輸出端子，及來自前段 之輸入信號PR之輪入端子。 又

在各移位段（SR2J, SR2_2, SR2_3,.）中之控制信號礼 SW9, S8之輸入端子上，分別共同地輸入控制信號R 107568.doc -70- 1309505 S2, S59, S8。 在奇數段之移位段（SR2—1，SR2_3, SR2—5,…）中之時脈 信號CK之端子上，共同地輸入時脈信號CK1。 在偶數段之移位段（SR2_2, SR2_4, SR2_6,…）中之時脈 信號CK之端子上’共同地輸入邏輯反轉時脈信號CK1之時 脈信號XCK1。 換言之’在級聯連接之2個移位段SR2」& SR2 (i+1) 上，輸入彼此相位反轉之時脈信號。

在移位段SR2—(i+Ι)中之輸入信號PR之輸入端子上，輸 入移位段SR2_i之輸出信號OUT。 此外’在初段（SR2_1)中之輸入信號PR之輸入端子上輸 入起始信號ST。 移位段SR2_i之輸出信號OUT，成為移位暫存器之第i段 之輸出信號Ο_i。 以下說明圖2 9所示之移位暫存器中之移位段之數個構造 例0 圖30係顯示圖29所示之移位暫存器中之移位段之第一構 造例圖。 圖30所示之移位段SR2A包含：位準移位電路ls2、反相 電路mV1〜INV4、NAND電路U3、㈣M〇s電晶體处1〇1， Qpl〇2及n型MOS電晶體Qni(H。 NAND電路U3係本發明檢測電路之一實施形離。 藉由Ρ型MOS電晶體QpU)1, Qpl〇2及m〇s電晶體

Qn 101構成之電路，係本發明之輸出電路之一實施形 107568.doc -71 - 1309505 態。 位準移位電路LS2於自NAND電路U3輸出之信號為高位 準（Vin)日可，將日守脈#號€]^之丨個周期内包含之脈衝信號予 以位準移位而輸出。 位準移位電路LS2如具有與圖17所示之位準移位電路 LS2A及圖19所示之位準移位電路LS2B相同之構造。不 過由於各控制k號係自外部供給，因此省略控制電路 10F。 NAND電路U3運算來自對移位段SR2A之前段之輸入信 唬PR，及移位段SR2A之輸出信號〇υτ之反轉邏輯和，而 輸出控制信號xSll。NAND電路U3之輸出信號，在低位準 (VSS)之脈衝自前段作為輸入信號pR而輸入之期間，與低 位準（VSS)之脈衝向次段作為輸出信號〇υτ而輸出之期 間’變成高位準（VDD)。 η型MOS電晶體Qni〇i與卩型M〇s電晶體Qpl〇1並聯連 .接，而構成轉移閘極。該轉移閘極連接於位準移位電路 LS2之輸出信號〇之端子與移位段SR2A之輸出信號〇υτ之 端子之間。在ρ型MOS電晶體Qpi〇i之閘極上輸入控制信號 S5，並在！!型M0S電晶體Qnl〇1之閘極上輸入控制信號 S6。 P型MOS電晶體Qpi〇2連接於移位段SR2A之輸出信號 OUT之端子與電源線VDD之間。ρ型m〇s電晶體Qpl〇2之閘 極上輸入控制信號S6。 反相器INV1將輸入於移位段SR2A之控制信號s 1予以邏 107568.doc -72- 1309505 輯反轉，而生成控制信號S3。 反相器INV2將輸入於移位段SR2A之控制信號S2予以邏 輯反轉’而生成控制信號S4。 反相器INV3將輸入於移位段SR2A之控制信號S59予以邏 輯反轉，而生成控制信號S6。 反相器INV4將輸入於NAND電路U3之控制信號xSll予以 邏輯反轉’而生成控制信號S10及S11。

輸入於移位段SR2A之時脈信號CK(CK1或xCKl)作為輸 入信號IN，而輸入於位準移位電路LS2。 輸入於移位段SR2A之控制信號S59作為控制信號85及 S9，而輸入於位準移位電路LS2。 輸入於移位段SR2A之控制信號S8仍然作為控制信號 S8，而輸入於位準移位電路lS2。 圖30所示之移位段SR2A，於控制信號S59為高位準 (VDD)時，以nMM〇s電晶體Qnl〇m{^M〇s電晶體如⑻ 構成之轉移閘極斷開，而P型MOS電晶體Qpl02接通。亦 即，在節點NA及NB之電壓設定尚未結束，位準移位電路 LS2之輸出信號〇處於不定狀態之期間，輸出—定之電壓 VSS至次段。 另外，控制信號S59為低位準（VSS)時，轉移閘極 (QP101，QnlOl)接通，而p3^M〇s電晶體Qpi〇2斷開。亦 即，在節點NA及NB之電壓設定結束，而位準移位電路 LS2之輸出信號〇確定於高位準或低位 淮政a & 卞、切間’輸出位 竿移位電路LSI之輸出信號〇至次段。 107568.doc -73· 1309505 其次，說明移位段之第二構造例。 圖3 1係顯示圖29所示之移位暫存器令之移位段之第二構 造例圖。 圖3 1所示之移位段SR2B具有與圖30所示之移位段SR2A 相同之構造’兩者不同之處係輸入p型M〇s電晶體 Q P1 〇 1，Q p 10 2及n型Μ O S電晶體Q η 1 〇 1之閘極之控制信號。 亦即，移位段SR2B在η型MOS電晶體Qni〇1及{)型1^〇8電 曰曰體Qp 102之閘極上輸入控制信號xs〖丨，而在p型電 鲁 晶體QP10 1之閘極上輸入控制信號S11。 藉由移位段SR2B，於控制信號S丨丨為高位準（VDD)，控 制偽號乂811為低位準（vss)時，以nsM〇s電晶體Qni〇i及 P 51 MO s電a曰體Qp 1 〇 1構成之轉移閘極斷開，而p型s電 晶體Qpl02接通。亦即，在位準移位電路[S2中不進行位 準移位動作之期間，輪出一定之電壓vss至次段。 另外，控制信號S11為低位準（VSS)，控制信號“丨丨為高 φ 位準（VDD)時，轉移閘極（Qp1〇1，QnlOl)接通，p型]VIOS電 晶體QP102斷開。亦即，於位準移位電路LS2中，在進行 位準移位動作期間，輸出位準移位電路LS2之輸出信號〇 至次段。 其次，說明移位段之第三構造例。 圖32係顯示圖29所示之移位暫存器中之移位段之第三構 造例圖。 圖32所示之移位段SR2C，係將圖31所示之移位段 中之位準移位電路LS2(LS2A或LS2B)，替換成其次說明之 107568.doc -74- 1309505 LS2’(LS2C或LS2D)，進一步新增NAND電路U4者，其他構 造與移位段SR2B相同。 圖33係顯示位準移位電路LS2’之第一構造例圖。 圖33所示之位準移位電路LS2C，係在圖17所示之位準 移位電路LS2A中新增η型MOS電晶體Qnl2者，其他構成要 素與位準移位電路LS2A相同。 η型MOS電晶體Qnl2***連接η型MOS電晶體Qnl之源極 與電源線VSS之路徑中，其閘極上輸入控制信號CUT。 圖34係顯示位準移位電路LS2’之第二構造例圖。 圖34所示之位準移位電路LS2D，係在圖19所示之位準 移位電路LS2B上新增η型MOS電晶體Qnl2者，其他構成要 素與位準移位電路LS2B相同。 η型MOS電晶體Qnl2與位準移位電路LS2C同樣地，*** 連接η型MOS電晶體Qnl之源極與電源線VSS之路徑中，其 閘極上輸入控制信號CUT。 NAND電路U4運算控制信號S6與控制信號S 11之反轉邏 輯積，並將其運算結果作為控制信號CUT而供給至位準移 位電路LS2’。 控制信號S6為低位準（VSS)時，或是控制信號S11為低位 準（VSS)時，自NAND電路U4輸出之控制信號CUT變成高 位準（¥00)，11型^108電晶體（^1112接通。亦即，在進行節 點NA及NB之電壓設定期間，及在位準移位電路LS2'中進 行位準移位動作之期間，η型MOS電晶體Qnl之源極連接於 電源線V S S。 107568.doc •75- I3〇95〇5 另外，控制信號S6為高位準（vDD)，且控制信號s丨丨為 咼位準（VDD)時，自NAND電路U4輸出之控制信號CUT變 成低位準（VSS)，r^MOS電晶體Qnl2斷開。亦即，在不進 行節點NA及NB之電壓設定，且在位準移位電路LS2，中未 進行位準移位動作之期間，11型厘〇8電晶體Qni之源極自電 源線vss遮斷。因此，在11型M0S電晶體Qnl中無須流入電 机時，藉由自電源線VSS遮斷nSMOS電晶體Qni之源極， 來抑制流入η型MOS電晶體Qnl之無效之漏電流。 其人，參照圖3 5說明具有上述構造之本實施形態之移位 暫存器之動作。 圖3 5係顯示本實施形態之移位暫存器中各部之信號波形 之例圖。 圖35(A)顯示控制信號s丨之電壓波形。 圖35(B)顯示控制信號S2之電壓波形。 圖35(C)顯示控制信號S59之電壓波形。 圖35(D)顯示控制信號S8之電壓波形。 圖35(E)顯示時脈信號cki之電壓波形。 圖35(F)顯示起始信號ST之電壓波形。 圖35(G)顯示在第一段之移位段sRs — i之内部生成之控制 信號S11之電壓波形。 圖35(H)顯示第一段之移位段之輸出信號。 圖35(1)顯示在第二段之移位段SR2_2之内部生成之控制 信號S11之電壓波形。 圖35(J)顯示第二段之移位段SR2_2之輸出信號〇 2。 107568.doc -76- 1309505 圖35所示之時刻t71〜Π4之期間，藉由與圖1 8所示之時刻 t4 1〜t44相同之動作，將各移位段（SR2_1，SR2—2，…）中包 含之位準移位電路LS2(LS2')予以初始化。 亦即，在第一期間（t71〜t72)，節點NA設定成電壓 'VSS'，節點NB設定成電壓'VDD'。在第二期間（t72〜t73)， 將節點ΝΑ設定成電壓fVDD-Vthp(QplV，節點NB設定成電 壓，VSS+Vthn(Qnl)，。在第六期間（t73〜t74)，將節點NA設 定成電壓 ’VDD-Vthp(Qpl)-Vin'。 在進行移位動作前之初始狀態’各移位段（SR2-1， SR2_2,…）之輸入信號PR及輸出信號OUT全部變成高位準 (VDD)。 此時，由於移位段之輸入信號PR及輸出信號ουτ變成高 位準（VDD)，因此在移位段内部生成之控制信號s 10及S11 全部變成高位準（VDD)。 控制信號S10及S11變成高位準時’在位準移位電路之節 點NE上供給電壓，VSS，。節點NE變成電壓’VSS’時，如圖18 所示，除進行節點NA，NB之電歷設定之第一及第二期間 (t71〜t73)外，輸出信號Ο變成高位準（VDD)° 在進行節點ΝΑ, NB之電壓設定之第一及第二期間 (t71~t73)，藉由連接於位準移位電路之輸出之轉移閘極 (QnlOl, QplOl)斷開，而p型MOS電晶體QP102接通’移位 段之輸出信號OUT變成高位準（VDD) ° 因此，在進行移位動作前之初始狀態’各移位段之輸入 輸出信號保持在高位準（VDD)。 107568.doc -77- 1309505 於時刻m〜t74巾之位準移位電路之初純結束時，在移 位暫存器之第-段之移位段肥―1中輸人低位準（vss)之脈 衝作為起始號ST 〇該脈衝如圖35(F)所示，在自時脈 信號CK1之低位準（vss)向高位準（vin)上昇時（t76)，成為 低位準（VS S) ’且以脈寬比時脈信號CK丨之i個周期之期間 短之方式生成（t75〜t77)。 起始信號ST變成低位準（vss)時，在第一段之移位段 SR2一1中包含之NAND電路U3中，生成高位準（VDD)之控 制信號xSll，控制信號su變成低位準（圖35(G))。 控制信號si 1變成低位準（vss)時，在第一段之移位段 SR2—1中包含之位準移位電路LS2(LS2,)之節點nE上，輸入 時脈仏號CK1。時脈信號CK1在時刻t76自低位準（vss)上 昇至尚位準（Vin)時’位準移位電路LS2(LS2')之輸出信號 〇UT(=O-li)自高位準（VDD)下降至低位準（vss)(圖 35(H))。 第一段之移位段SR2_1之輸出信號〇一1變成低位準（vss) 時’在第二段之移位段SR2-2中生成高位準（Vdd)之控制 信號xSll ’而控制信號S11變成低位準（vss)(圖35(1》。 控制#號S11變成低位準（vsS)時，在第二段之移位段 SR2_2中包含之位準移位電路LS2(LS2，）之節點nE上輸入時 脈信號xCKl。由於時脈信號xCK1在時刻t76後變成低位準 (VSS) ’因此位準移位電路LS2(lS2，）之輸出信號 OUT(=O_2')變成高位準（VDD)(圖 35(J))。 在時刻t77，即使起始信號st之低位準（VSS)之脈衝結 107568.doc -78· 1309505 束，由於在第一段之移位段SR2_1之NAND電路U3中輸入 低位準（VSS)之輸出信號OUT，因此，NAND電路U3之輸 出信號（控制信號xSll)繼續保持在高位準（VDD)，控制信 號SI 1保持在低位準（圖35(G))。藉此，第一段之移位段 SR2_1繼續進行位準移位動作，而輸出信號0_1保持在低 位準（圖35(H))。 在時刻t78，時脈信號CK1自高位準（Vin)下降至低位準 (VSS)時，第一段之移位段SR2_1中之位準移位電路 LS2(LS2')之輸出信號OUT，自低位準（VSS)上昇至高位準 (VDD)。輸出信號OUT變成高位準（VDD)時，由於NAND電 路U3之輸入信號全部變成高位準（VDD)，因此自NAND電 路U3輸出之控制信號xS 11變成低位準（VSS)，控制信號 S11變成高位準（VDD)。藉此停止位準移位電路LS2(LS2’) 中之位準移位動作，以後，即使時脈信號CK1自低位準 (VSS)上昇至高位準（VDD)，第一段之移位段SR2_1之輸出 信號〇_1仍然保持在高位準（VDD)。 另外，在時刻t78，時脈信號xCKl自低位準（VSS)上昇至 高位準（VDD)時，輸入該時脈信號xCKl之移位段SR2_2之 輸出信號〇_2自高位準（VDD)下降至低位準（VSS)(圖 3 5(J))。藉由輸出信號0_2變成低位準（VSS)，第二段之移 位段SR2_2中包含之NAND電路U3之輸出信號（控制信號 xS 11)繼續保持在高位準（VDD)，控制信號S 11保持在低位 準（VSS)(圖35(1))。因而，在第二段之移位段SR2_2中繼續 進行位準移位動作。 107568.doc -79- 1309505 及:c二t由:樣之動作，低位準之脈衝與時脈信號cK1 叫步，並依序傳播至後段之移位段。 如以上說明，採用本竇 u 實施形態時，可使用以上各會谕叱 態中說明之位準移位電 上各實％形 十實施形態同樣地，不受 與弟 而可進行穩定之位準移位動 之办響 之功能〇 移位動作，而可實現作為移位暫存器 準：二採用本實施形態時’由於可使構成各移位段之位 丰移位電路中之漏電流非常小，因此可大幅減少耗電。 特別是使用以圖33及圖34所示之位準移位電路⑶，構成 之移位段SR2C時，在無須電流流入11型]^〇3電晶體之 期間（位準移位f路LS2|之輸人信號pR及輸出信號贈為 非脈衝之尚位準，且不進行節點να，νβ之電壓設定之控 希Η»號S6為尚位準之期間），11型M〇s電晶體Qn丨2斷開，而 遮斷η型MOS電晶體Qni與電源線VDD。藉此，即使節點 NA，NB之電壓因突入雜訊及電源電壓變動等而不穩定 時’仍可藉由n型MOS電晶體Qnl2而有效遮斷流入 M〇S電晶體Qnl之漏電流。 再者’採用本實施形態時，在構成各移位段之位準移位 電路中’即使是比電晶體之臨限值小振幅之信號，仍可進 行位準移位動作’因此，與第十實施形態同樣地，可以小 振幅之時脈信號來動作。 另外’上述實施形態係在各移位段上設置生成控制信號 S3，S4，S6之反相電路IN VI〜IN V3，不過，與第十實施 107568.doc •80· 1309505 形態同樣地，數個移位段亦可共有此等反相電路。藉此， 可減少電路元件。 此外’上述實施形態為了將位準移位電路予以初始化， 而需要4個控制信號⑻，以，㈣，S8)，不過，可藉由如與 圖27所示之電路相同構造之電路’依據其他之控制信號而 生成此等控制信號的數個。藉此，可減少為了控制移位暫 存器而自外部供給之信號數量。 <第十二實施形態> 其次’說明本發明之第十二實施形態。 圖36係顯示本發明第十二實施形態之移位暫存器之構造 例圖。 顯示於圖36之移位暫存器包含：級聯連接之數個移位段 SR1 — 1, SR1_2，SR2_3，SR2一4，SR1_5…、反相電路 INV10—2，INV10—3，INV10_4，…及 ΝΑΝΕ)電路 U10_l, U10—2, U10_3,…。 以下之'k’係〇以上之整數。 第（4k+l)段之移位段SRi_(4k+l)，如具有與圖21所示之 移位段SR1A、圖22所示之移位段SR1B及圖23所示之移位 段SR1C相同之構造。 第（4k+2)段之移位段sRi_(4k+2)，如具有與圖21所示之 移位段SR1A、圖22所示之移位段SR1B及圖23所示之移位 段SR 1C相同之構造。 第（4k+3)段之移位段SR2_(4k+3)，如具有與圖30所示之 移位段SR2A、圖31所示之移位段SR2B及圖32所示之移位 107568.doc -81 - 1309505 段SR2C相同之構造。 第（4k+4)段之移位段SR2_(4k+4)，如具有與圖30所示之 移位段SR2A、圖31所示之移位段SR2B及圖32所示之移位 段SR2C相同之構造。 在移位段SRl_(4k+l)及移位段SRl_(4k+2)中之控制信號 Sl，S2，S58, S9之輸入端子上，分別共同地輸入控制信號 SI, S2，S5，S89。在此等移位段中，控制信號S5作為控制 信號S5及S8來處理，控制信號S89作為控制信號S9來處 • 理。 在移位段SR2_(4k+3)及移位段SR2_(4k+4)中之控制信號 Sl，S2，S59，S8之輸入端子上，分別共同地輸入控制信號 Sl，S2, S5，S89。在此等移位段中，控制信號S5作為控制 信號S5及S9來處理，控制信號S89作為控制信號S8來處 理。 在奇數段之移位段（SR1_1，SR2_3, SR1_5, SR2_7._.)中之 時脈信號CK之端子上，共同地輸入時脈信號CK1。 ® 在偶數段之移位段（SR1_2, SR2_4, SR1_6, SR2_8·.·)中之 時脈信號CK之端子上，以與時脈信號CK1同一周期，共同 地輸入相位偏差之時脈信號CK2。 反相電路INV10_(4k+2)，邏輯反轉移位段SRl_(4k+2)之 輸出信號OUT，而生成次段之移位段SR2_(4k+3)之輸入信 號PR。 反相電路INV10_(4k+4)，邏輯反轉移位段SR2_(4k+4)之 輸出信號OUT，而生成次段之移位段SRl_(4(k+l)+l)之輸 107568.doc -82- 1309505 入信號PR。 反相電路INV10」4k+3)，邏輯反轉移位段SR2_(4k+3)之 輸出信號OUT。 NAND電路U10_(4k+1)運算移位段SRl_(4k+l)與移位段 SRl_(4k+2)之輸出信號OUT之反轉邏輯積，將其運算結果 作為輸出信號〇_(4k+l)而輸出。亦即，自移位段 SRl_(4k+l)及移位段SRl_(4k+2)—起輸出高位準（VDD)之 脈衝信號時，NAND電路U10_(4k+1)輸出低位準（VSS)之脈 ® 衝信號。 NAND電路U10_(4k+2)運算移位段SRl_(4k+2)之輸出信 號OUT，與在反相電路INV10_(4k+3)中邏輯反轉移位段 SR2_(4k+3)之輸出信號OUT之信號之反轉邏輯積，將其運 算結果作為輸出信號0」4k+2)而輸出。亦即，自移位段 SRl_(4k+2)輸出高位準（VDD)之脈衝信號，且自移位段 SR2_(4k+3)輸出低位準（VSS)之脈衝信號時，NAND電路 U10_(4k+2)輸出低位準（VSS)之脈衝信號。 NAND電路U10_(4k+3)運算在反相電路INV10—(4k+3)中 邏輯反轉移位段SR2_(4k+3)之輸出信號OUT之信號，及在 反相器INV10_(4k+4)中邏輯反轉移位段SR2_(4k+4)之輸出 信號OUT之信號，將其運算結果作為輸出信號〇_(4k+3)而 輸出。亦即，自移位段SR2_(4k+3)輸出低位準（VSS)之脈 衝信號，且自移位段SR2_(4k+4)輪出低位準（VSS)之脈衝 信號時，NAND電路U10_(4k+3)輸出低位準（VSS)之脈衝信 號0 107568.doc -83 - 1309505 NAND電路U10_(4k+4)運算在反相電路INV10_(4k+4)中 邏輯反轉移位段SR2_(4k+4)之輸出信號OUT之信號，及移 位段SRl_(4(k+l)+l)之輸出信號OUT之反轉邏輯積，將其 運算結果作為輸出信號Oj4k+4)而輸出。亦即，自移位段 SR2」4k+4)輸出低位準（VSS)之脈衝信號，且自移位段 SRl_(4(k+l)+l)輸出高位準（VDD)之脈衝信號時，NAND電 路U10_(4k+4)輸出低位準（VSS)之脈衝信號。 上述之連接關係可換言之如下。 首先，級聯連接之2個移位段8111_丨及SRl_(i+l)，其一 方輸入時脈信號CK1，另一方輸入時脈信號CK2。如第二 段之移位段SR1_2輸入時脈信號CK2，級聯連接於其之第 三段之移位段SR2_3(第一段之移位段SR1_1)輸入時脈信號 CK1。 次外，在夾著1個移位段而分離之2個移位段中，一方之 移位段（SR1A, SR1B，SR1C)包含NOR電路U1，另一方之移 位段（SR2A, SR2B, SR2C)包含 NAND 電路 U3。 NOR電路U1在低位準（VSS)之時脈信號CK1(CK2)於位準 移位電路LSI (LSI')中位準移位，而輸出高位準（VDD)之輸 出信號Ο之期間，輸出低位準（VSS)之信號（控制信號 S11)。在NOR電路U1輸出低位準（VSS)信號之期間，表示 高位準（VDD)之脈衝自前段作為輸入信號PR而輸入之期 間，或是高位準（VDD)之脈衝向次段作為輸出信號OUT而 輸出之期間。在該期間，由於位準移位電路LSl(LSl')内部 之轉移閘極（Qnll，Qpll)接通，因此包含NOR電路U1之移 107568.doc -84- 1309505 位段（SR1A, SRI B，SRI C)之位準移位動作有效。 另外，NAND電路U3在高位準（VDD)之時脈信號 CK1(CK2)於位準移位電路LS2(LS2')中位準移位，而輸出 低位準（VSS)之輸出信號Ο之期間，輸出高位準（VDD)之信 號（控制信號xSll)。在NAND電路U3輸出高位準（VDD)信 號之期間，表示低位準（VSS)之脈衝自前段作為輸入信號 PR而輸入之期間，或是低位準（VSS)之脈衝向次段作為輸 出信號OUT而輸出之期間。在該期間，由於位準移位電路 LS2(LS2')内部之轉移閘極（Qnll，Qpll)接通，因此包含 NAND電路U3之移位段（SR2A，SR2B，SR2C)之位準移位動 作有效。 再者，輸入時脈信號CK1之移位段SRl_(4k+l)，與其後 段之移位段SRl_(4k+2)均係在内部具有NOR電路U1之移位 暫存器（SR1A，SR1B，SR1C)。因而，該2個移位段一起藉 由在1個周期部分程度之位準移位電路LS1 (LS 1 ’）中位準移 位低位準（VSS)之時脈信號（CK1或CK2)，而生成高位準 (VDD)之脈衝信號。 同樣地，輸入時脈信號CK2之移位段SR2_(4k+3)，與其 後段之移位段SR2_(4k+4)均係在内部具有NAND電路U3之 移位暫存器（SR2A，SR2B, SR2C)。因而，該2個移位段一 起藉由在1個周期部分程度之位準移位電路LS2(LS2’）中位 準移位高位準（Vin)之時脈信號（CK1或CK2)，而生成低位 準（VSS)之脈衝信號。 此外，時脈信號CK1與時脈信號CK2之相位關係如下。 107568.doc -85 - !3〇95〇5 P時脈信號CK2為高位準（Vin)時，時脈信號CK1自高 位準（Vln)變成低位準（VSS)。 、人參照圖3 7說明具有上述構造之本實施形態之移位 暫存器之動作。 圖37係顯示圖36所示之移位暫存器各部之信號波形之例 圖。 圖37(A)顯示控制信號s 1之電壓波形。 圖37(B)顯示控制信號S2之電壓波形。 圖37(C)顯示控制信號S5之電壓波形。 圖37(D)顯示控制信號S89之電壓波形。 圖37(E)顯示時脈信號CK1之電壓波形。 圖37(F)顯示時脈信號CK2之電壓波形。 圖37(G)顯示起始信號ST之電壓波形。 圖3 7(H)〜(L)分別顯示自第一段〜第五段之移位段輸出之 輸出信號OUT之電壓波形。 圖37(M)〜(〇)分別顯示輸出信號0_1〜〇_3之電壓波形。 在囷37所示之時刻t8i〜t84之期間，藉由與圖15及圖18所 示之時刻t41〜t44同樣之動作，將各移位段（srh SR~1_2,…）中包含之位準移位電路LS1(Lsr)予以初始化。 亦即’在第一期間（t81〜t82)，節點NA設定成電壓 •VSS'，節點ΝΒ設定成電壓，vdd，。在第二期間（t82〜t83)， 節點ΝΑ設定成電壓'VDD-Vthp(Qpl)'，節點NB設定成電壓 'VSS+Vthn(Qnl)'。在第六期間（t83〜t84)，節點nb設定成 電壓'VSS+Vthn(Qnl)+Vin’，或是節點να設定成電壓 107568.doc -86- 1309505 'VDD-Vthp(Qpl)-Vin'。 在進行移位動作前之初始狀態，移位段SRl」4k+l), SRl_(4k+2)之輸入信號PR及輸出信號OUT全部變成低位準 (VSS) ’移位段SR2_(4k+3)，SR2_(4k+4)之輸入信號PR及輸 出信號OUT全部變成高位準（VDD)。 此時，移位段SRl_(4k+l), SRI—(4k+2)，由於輸入信號 PR及輸出信號OUT變成低位準（VSS)，因此，以移位段内 部之NOR電路U1生成之控制信號S10及S11全部變成高位 •準(VDD)。 控制信號S10及S11變成高位準時，在位準移位電路 LSl(LSl')之節點NE上供給電壓，Vin，。節點NE變成電壓 'Vin'時，如圖IS所示，除進行節點NA，NB之電壓設定之 第一及第二期間（t81〜t83)之外，輸出信號〇變成低位準 (VSS)。 在進行節點ΝΑ, NB之電壓設定之第一及第二期間 0 (t81~t83)，藉由連接於位準移位電路LSl(LSl’）之輸出之轉 移閘極（QnlOl，QplOl)斷開，n型MOS電晶體Qnl02接通， 而移位段之輸出信號OUT變成低位準（VSS)。 因此’在進行移位動作前之初始狀態，移位段 SRl_(4k+l)，SRI—(4k+2)之輸入輸出信號保持在低位準 (VSS)。 此外，此時移位段SR2_(4k+3)，SR2_(4k+4)，由於輸入 信號PR及輸出信號OUT變成高位準（VDD)，因此，以移位 段内部之NAND電路U3生成之控制信號S10及S11全部變成 107568.doc •87· 1309505 高位準（VDD)。 控制信號S10及SI 1變成高位準時，在位準移位電路 LS2(LS2，）之節點NE上供給電壓丨VSS，。節點NE變成電壓 'VSS'時，如圖18所示，除進行節點NA，NB之電壓設定之 第一及第二期間（t81〜t83)之外，輸出信號Ο變成高位準 (VDD)。 在進行節點ΝΑ, NB之電壓設定之第一及第二期間 (t81〜t83)，藉由連接於位準移位電路LS2(LS2')之輸出之轉 移閘極（QnlOl, QplOl)斷開，p型MOS電晶體Qpl02接通， 而移位段之輸出信號OUT變成高位準（VDD)。 因此，在進行移位動作前之初始狀態，移位段 SR2」4k+3), SR2_(4k+4)之輸入輸出信號保持在高位準 (VDD)。 時刻t81〜t84中之位準移位電路之初始化結束時，移位暫 存器之第一段之移位段SR1_1中輸入高位準（VDD)之脈 衝，作為起始信號ST(時刻t85)。 該脈衝如圖37(G)所示，與時脈信號CK2同步。時脈信 號CK1自高位準（Vin)下降至低位準（VSS)時（t86)，成為高 位準（VDD)，且以脈寬比時脈信號CK1之1個周期之期間短 之方式生成（t85〜t87)。 起始信號ST變成高位準（VDD)時，在第一段之移位段 SR1_1中包含之NOR電路U1中，生成低位準（VSS)之控制 信號S11，在其位準移位電路LSl(LSl')之節點NE上輸入時 脈信號CK1。時脈信號CK1於時刻t86中，自高位準（Vin)下 107568.doc -88- 1309505 降至低位準（VSS)時，移位段SR1_1之輸出信號OUT自低位 準（VSS)上昇至高位準（VDD)(圖37(H))。 第一段之移位段SR1_1之輸出信號OUT變成高位準 (VDD)時，在第二段之移位段SR1_2中包含之NOR電路U1 中，生成低位準（VSS)之控制信號S11，在其位準移位電路 LSl(LSl')之節點NE上輸入時脈信號CK2。由於時脈信號 CK2在時刻t86係高位準（Vin)，因此，第二段之移位段 SR1_2之輸出信號OUT仍然係低位準（VSS)(圖37(1))。 在時刻t87，起始信號ST之高位準（VDD)之脈衝結束 後，由於第一段之移位段SR1_1中之NOR電路U1中亦輸入 本身之高位準（VDD)之輸出信號OUT，因此NOR電路U1之 輸出信號（控制信號S11)繼續保持在低位準（VSS)。藉此， 第一段之移位段SR1_1繼續進行位準移位動作，其輸出信 號OUT保持在高位準（圖37(H))。 此外，在時刻t87，時脈信號CK2自高位準（Vin)下降至 低位準（VSS)時，第二段之移位段SR1_2之輸出信號OUT自 低位準（VSS)上昇至高位準（VDD)(圖37(1))。 第二段之移位段SR1_2之輸出信號OUT變成高位準 (VDD)時，第三段之移位段SR2_3中，經由反相電路 INV10_2輸入低位準（VSS)之脈衝，作為輸入信號PR。因 而，在第三段之移位段SR2_3中包含之NAND電路U3中， 生成高位準（VDD)之控制信號xSl 1，其位準移位電路 LS2(LS2’）之節點NE上輸入時脈信號CK1。由於時脈信號 CK1在時刻t87，係低位準（VSS)，因此，第三段之移位段 107568.doc -89- 1309505 SR2_3之輸出信號OUT仍然係高位準（VDD)(圖37(J))。 在時刻t88，時脈信號CK1自低位準（VSS)上昇至高位準 (Vin)時，第一段之移位段SR1_1中之位準移位電路 LSI(LSr)之輸出信號OUT自高位準（VDD)下降至低位準 (VSS)。輸出信號OUT變成低位準（VSS)時，由於NOR電路 U1之輸入信號全部變成低位準（VSS)，因此自NOR電路U1 輸出之控制信號S11變成高位準（VDD)。控制信號S11變成 高位準（VDD)時，停止位準移位電路LSl(LSl’）中之位準移 位動作，以後，即使時脈信號CK1自高位準（Vin)下降至低 位準（VSS)，第一段之移位段SR1_1之輸出信號OUT仍然保 持在低位準（VSS)。 另外，在時刻t88，即使第一段之移位段SR1_1之輸出信 號OUT變成低位準（VSS)，由於在第二段之移位段SR1_2 2 NOR電路U1中輸入本身高位準（VDD)之輸出信號OUT，因 此，NOR電路U1之輸出信號（控制信號S11)繼續保持在低 位準（VSS)。藉此，第二段之移位段SR1_2繼續進行位準移 位動作，其輸出信號OUT保持在高位準（圖37(1))。

此外，在時刻t88，時脈信號CK1上昇時，第三段之移位 段SR2_3之輸出信號OUT自高位準（VDD)下降至低位準 (VSS)(圖37(J))。該輸出信號OUT輸入第四段之移位段 SR2_4 a夺，在其内部之NAND電路U3中，生成高位準 (VDD)之控制信號xSll，在位準移位電路LS2(LS2')之節點 NE上輸入時脈信號CK2。由於時脈信號CK2在時刻t88中係 低位準（VSS)，因此第四段之移位段SR2_4之輸出信號OUT 107568.doc -90- 1309505 仍然係高位準（VDD)(圖37(Κ))。 在時刻t89，時脈信號CK2自低位準（VSS)上昇至高位準 (Vin)時，第二段之移位段SR1_2之位準移位電路LSl(LSl') 之輸出信號OUT自高位準（VDD)下降至低位準（VSS)。輸出 信號OUT變成低位準（VSS)時，由於NOR電路U1之輸入信 號全部變成低位準（VSS)，因此自NOR電路U1輸出之控制 信號S 11變成高位準（VDD)。控制信號S 11變成高位準 (VDD)時，停止位準移位電路LSI (LSI’）中之位準移位動 作，以後，即使時脈信號CK2自高位準（Vin)下降至低位準 (VSS)，第二段之移位段SR1_2之輸出信號OUT仍然保持低 位準（VSS)。 另外，在時刻t89，即使第二段之移位段SR1_2之輸出信 號OUT變成低位準（VSS)，由於在第三段之移位段SR2_3之 NAND電路U3中輸入本身低位準（VSS)之輸出信號OUT， 因此，NAND電路U3之輸出信號（控制信號xSll)繼續保持 在高位準（VDD)。藉此，第三段之移位段SR2_3繼續進行 位準移位動作，其輸出信號OUT保持在低位準（圖37(J))。 此外，在時刻t89，時脈信號CK2上昇時，第四段之移位 段SR2_4之輸出信號OUT自高位準（VDD)下降至低位準 (VSS)(圖37(K))。該輸出信號OUT經由反相電路INV10_4 而輸入第五段之移位段SR1_5時，在其内部之NOR電路U1 中，生成低位準（VSS)之控制信號S11，並在位準移位電路 LSl(LSr)之節點NE上輸入時脈信號CK1。由於時脈信號 CK1在時刻t89係高位準（VDD)，因此第五段之移位段 107568.doc -91 - 1309505 SR1_5之輸出信號0UT仍然係低位準（vss)(圖37(L))。 以後，藉由同樣之動作，高位準或低位準之脈衝與時脈 t號CK1及CK2同步，而依序向後段之移位段傳播。 輸出信號0_1，0 一2,0一3,…，如圖37(M)〜(〇)所示’在級 聯連接之2個移位段一起輸出脈衝信號之時間，依序變成 低位準。 如在自第一段及第二段之移位段輸出高位準之脈衝之期 鲁 間（t87〜t88) ’輸出信號〇_1變成低位準（圖37(M))。在自第 二段之移位段輸出高位準之脈衝，自第三段之移位段輸出 低位準之脈衝之期間（t88〜t89)，輸出信號〇一2變成低位準 (圖37(N))。在自第三段及第四段之移位段輸出低位準之脈 衝之期間（t89〜t810)，輸出信號〇_3變成低位準。 如以上說明，採用本發明時，可與相位偏差之2個時脈 4號CK1，CK2之上昇與下降同步地使脈衝信號移位。 因而，與使用單一之時脈信號之圖2〇及圖29所示之移位 • 暫存器比較，即使將時脈信號CK1，CK2之頻率降低一半， 仍可以與此等相同之速度使脈衝信號移位。藉由降低時脈 信號之頻率，而減少因傳送時脈信號之布線之寄生電容充 放電而浪費之電力，因此可減少耗電。此外，由於驅動時 脈信號之電路的負荷小，因此可使電路尺寸小型化。 其次，說明本實施形態之移位暫存器之其他構造例。 圖38係顯示本實施形態之移位暫存器其他之構造例圖， 輸出信號0_1, 0_2,…成為高位準之脈衝信號。 圖38所示之移位暫存器包含：、級料接之數個移位段 l〇7568.d〇i -92- 1309505 SR1_1，SR1_2，SR2—3，SR2_4，SRI—5·.·、反相電路 INV20_1，INV10_2，INV10—4...、及 NOR 電路 U20—1， U20_2, U20_3,…。 移位段 SR1_1，SR1_2, SR2_3, SR2_4, SR1_5.··，係與以 上說明之圖29所示之移位暫存器相同符號之構成要素相 同，此等之連接關係亦與圖29所示之移位暫存器相同。 反相電路INV20」4k+l)邏輯反轉移位段SRl_(4k+l)之輸 出信號OUT。 反相電路INV20_(4k+2)邏輯反轉移位段SRl_(4k+2)之輸 出信號OUT，而生成次段之移位段SR2_(4k+3)之輸入信號 PR。 反相電路INV20_(4k+4)邏輯反轉移位段SR2_(4k+4)之輸 出信號OUT，而生成次段之移位段SRl_(4(k+l)+l)之輸入 信號PR。 NOR電路U20_(4k+1)運算在反相電路INV20_(4k+l)中邏 輯反轉移位段SRl_(4k+l)之輸出信號之信號，及在反相電 路INV20_(4k+2)中邏輯反轉移位段SRI j4k+2)之輸出信號 OUT之信號之反轉邏輯和，將其運算結果作為輸出信號 0_(4k+l)而輸出。亦即，自移位段SRl_(4k+l)及移位段 SRl_(4k+2)—起輸出高位準（VDD)之脈衝信號時，NOR電 路U20_(4k+1)輸出高位準（VDD)之脈衝信號。 NOR電路U20_(4k+2)運算在反相電路INV20_(4k+2)中邏 輯反轉移位段SRl_(4k+2)之輸出信號OUT之信號，及移位 段SR2_(4k+3)之輸出信號OUT之信號之反轉邏輯和，將其 107568.doc -93- 1309505 運算結果作為輸出信號〇_(4k+2)而輸出。亦即，自移位段 SRl_(4k+2)輸出高位準（VDD)之脈衝信號且自移位段 SR2—(4k+3)輸出低位準（VSS)之脈衝信號時，NOR電路 U20—(4k+2)輸出高位準（VDD)之脈衝信號。 NOR電路U20_(4k+3)運算移位段SR2_(4k+3)之輸出信號 OUT與移位段SR2_(4k+4)之輸出信號OUT之反轉邏輯和， 將其運算結果作為輸出信號0」4k+3)而輸出。亦即，自移 位段SR2_(4k+3)輸出低位準（VSS)之脈衝信號，且自移位 段SR2_(4k+4)輸出低位準（VSS)之脈衝信號時，NOR電路 U20_(4k+3)輪出高位準（VDD)之脈衝信號。 NOR電路U20_(4k+4)運算移位段SR2_(4k+4)之輸出信號 OUT，及在反相電路iNV20」4(k+l)+l)中邏輯反轉移位段 SRl_(4(k+l)+l)之輸出信號OUT之信號，將其運算結果作 為輸出信號0」4k+4)而輸出。亦即，自移位段SR2_(4k+4) 輸出低位準（VSS)之脈衝信號，且自移位段SRl_(4(k+l)+l) 輸出高位準（VDD)之脈衝信號時，NOR電路U20_(4k+4)輸 出高位準（VDD)之脈衝信號。 圖39係顯示圖38所示之移位暫存器中各部之信號波形之 例圖。 圖39(A)〜(〇)之信號波形，分別對應於圖37(A)〜(〇)之信 號波形。 比較圖37與圖39可瞭解，關於脈衝信號將各移位段予以 移位之時間，圖36所示之移位暫存器與圖38所示之移位暫 存器之動作相同。圖38所示之移位暫存器’如圖 107568.doc -94- 1309505 39(MMN)所示，與圖36所示之移位暫存器不同之處為： 依序移位之輸出信號〇」，〇一2, 〇—3, ·之脈衝，係高位準 (VDD)之脈衝。 <第十三實施形態> 其次’說明本發明之第十三實施形態。 上述各種實施形態中說明之位準移位電路及移位暫存 器，可適用於如在使用液晶元件、EL(電致發光）元件、 LED(光發射二極體）元件等作為像素之顯示裝置中，生成 擊#給至像素陣列部之驅動電路之位準移位信號之電路，及 生成掃描各像素用之脈衝信號之移位暫存器。 圖40係顯示本實施形態之顯示裝置之構造例圖。 圖40所不之顯示裝置1〇5包含：像素陣列部1〇2、垂直驅 動電路103、水平驅動電路1〇4、位準移位電路群1〇6、反 相電路群107及緩衝電路1〇8〜111。 像素陣列部102包含排列成n^,j 之行列狀之數個像素 101 ° 如像素101係液晶元件時’像素陣列部1 〇2形成於2片透 明之絕緣性基板（如玻璃基板）上。在一方之基板上，格栅 狀地形成像素陣列部102之m列之掃描線丨丨2( 112-1〜112-m) 與η行之信號線113 (113-1〜113 -η)。2個基板隔以指定之間 隙而相對配置，在其間隙部分保持液晶層。在夾著液晶層 之2個基板之一方，藉由圖上未顯示之背照光而照射光。 在掃描線112與信號線113之交點部分形成像素ι〇1。 如圖40所示’像素101包含：薄膜電晶體TFT、液晶胞 107568.doc -95- 1309505 LC及保持電容CS。 薄膜電晶體之閘極連接於掃描線112，其源極連接於信 號線113。 ' ° 晶胞LC之一方電極 此時’液晶胞LC包 在薄膜電晶體TFT之汲極上，連接液 (像素電極）與保持電容CS之一方電極。

含：連接於像素電晶體TFT之像素電#，在形成該像素電 :之基板之相對基板上形成之相對電極，及被此等電極夾 著的液晶。液晶胞LC之相對電極，如與保持電容cs之另 一方電極一起連接於共用線114。 垂直驅動電路103藉由垂直起始脈衝VST而指定之各^固 垂直掃描期間，在與垂直時脈信號VCK& xVCK同步之時 間，依序選擇自像素陣列部1〇2之第一列至第m列之各列。 垂直驅動電路1〇3如包含：垂直掃描用之移位暫存器， 及對應於像素陣列部102im個之列個驅動信號輸出電 路。 垂直掃描用之移位暫存器產生依序選擇自像素陣列部 102之第一列至第爪列之各列之脈衝信號。該移位暫存器在 依據垂直起始脈衝VST之時間，產生第一列之脈衝信號， 在與垂直時脈信號¥(：艮及xVCK同步之時間，按照第一 列、第二列、…、第m列之順序將脈衝信號予以移位。 藉由垂直掃描用之移位暫存器產生之脈衝信號，而選擇 第1列時’對應於像素陣列部1〇2之第丨列之像素行 之驅動信號輸出電路供給驅動信號至掃描線112_丨。藉此’ 第1列之像素行可通過信號線113-1〜113-n而驅動。 107568.doc -96- 1309505 水平驅動電路104在藉由水平起始脈衝hst指定之各1個 水平期間’在與水平時脈信號HCK及XHCK同步之時間， 依序選擇自屬於垂直驅動電路103選擇中之像素陣列部1〇2 歹J之第行至第n行之η個像素。而後，在選擇之各像 素上寫入視頻信號。 水平驅動電路1〇4如包含：水平掃描用移位暫存器，及 對應於像素陣列部1〇2之η個行之η個驅動信號輸出電路。 籲 水平掃描用之移位暫存器產生依序選擇自像素陣列部 102之第一行至第η行之各行之脈衝信號。該移位暫存器在 依據水平起始脈衝HST之時間，產生第一行之脈衝信號， 在與水平時脈信號HCK及xHCK同步之時間，按照第一 行、第二行、…、第n行之順序將脈衝信號予以移位。 藉由水平掃描用之移位暫存器產生之脈衝信號而選擇第 j行時’對應於像素陣列部1〇2之第j行之像素行之 驅動信號輸出電路輸出視頻信號至信號線113_〗。藉此，對 _ 連接於第j行之彳5號線113- j，且此時屬於藉由垂直驅動電 路103選擇中之列之像素，寫入視頻信號。 垂直驅動電路103及水平驅動電路丨〇4，如與像素陣列部 102 —起形成於上述之絕緣性基板上。 位準移位電路群106將自顯示裝置1〇5之外部輸入之低電 壓振幅之抬號（垂直起始脈衝VST、垂直時脈信號VCK及 xVCK、水平起始脈衝HST、水平時脈信號HcK& XHcK) 分別位準移位成高電壓振幅之信號。 緩衝電路群107將各個在位準移位電路群丨〇6中位準移位 107568.doc -97- 1309505 之各信號（VST、VCK、xVCK、HST、HCK、XHCK)予以 放大。 在緩衝電路群107中放大之垂直起始脈衝信號VST，輸 入垂直驅動電路103。 在緩衝電路群107中放大之垂直時脈信號VCK及XVCK， 在缓衝電路108及109中進一步放大後，輸入垂直驅動電路 103 ° 在緩衝電路群107中放大之水平起始脈衝信號HST，輸 入水平驅動電路1 04。 在缓衝電路群107中放大之水平時脈信號HCK及XHCK在 緩衝電路110及Π1中進一步放大後’輸入水平驅動電路 104。

具有上述構造之本實施形態之顯示裝置，使用以上各種 實施形態中說明之位準移位電路，作為生成輸入垂直驅動 電路103之垂直起始脈衝VST、垂直時脈信號vck及 xVCK，以及輸入水平驅動電路1〇4之水平起始脈衝^^丁、 水平時脈信號HCK及XHCK等，用於像素之驅動之大振幅 信號用之位準移位電路群丨〇6。 因此，位準移位動作不易受到因製造不均一造成電晶體 之臨限電壓不均一等之影響 而可實現穩定之動作。此 外’由於節點NA NB之電壓設定眸；^ a，住 、 电座0又疋時及位準移位動作時位 準移位電路之漏電流減少，因此可減少裝置之耗電。 此外， 存器，及 垂直驅動電路103中包含 水平驅動電路104中包含 之垂直掃描用之移位 之水平掃描用之移位 暫 暫 107568.doc -98· 1309505 ::亦可使用以上各種實施形態中說明之移位暫存器。 ’二於無須在位準移位電路群咖中將信號頌、 將此等rr、HST、HCK及XHCK予以位準移位，因此可 將就維持低振幅地供給至垂直驅動電路職 驅動電路104。 不過’本發明並不僅 以上’說明本發明數種實施形態， 限定於上述之形態，而包含各種變化

第四實施形態之位準移位電路（圖6)在進行電壓設定之 期間’藉由將喝晶體⑽心型M〇s電晶體⑽設 定成斷開，於第二實施形態之位準移位電路(圖2)中，可同 時並列進行在第一期間及第三期間進行之動作，並且可同 時並列進行在第二期間及第四期間進行之動作。 但是’本發明之位準移位電路，並不僅限定於如第四實 施形態之位準移位電路，分別同時進行第—期間及第三期 間之動作，與第二期間及第四期間之動作之情況。如亦可 第-期間及第二期間之一部分與第三期間及第四期間之一 部分重疊。在該重疊之期間(第五期間），藉由遮段㈣ MOS電晶體Qp5及i^M〇s電晶體Qn5之至少一方，可防止 產生穿透電流。 此外’第四及第五實施形態之位準移位電路(圖6、圖 8)，係設置P型MOS電晶體Qp^_M〇s電晶體_ ’不 過本發明並不限定於此。由於此等之位準移位電路’只要 至少可防止通過p型M0S電晶體Qpl&nSM〇s電晶體Qni 而流動之穿透電流即可，因此亦可省略其中一方之電晶 107568.doc -99- 1309505 體。 此外，第十三實施形態之像素101係舉液晶元件為例， 不過本發明並不限定於此。本發明亦可適用於如使用£匕元 件及LED元件等作為像素之各種顯示裝置。 此外，本發明之位準移位電路並不限定於顯示裝置用， 亦可廣泛適用於需要信號振幅變換之各種裝置。 【圖式簡單說明】

圖1係顯示第一實施形態之位準移位電路之構造例 圖0 圖 圖2係顯示第二實施形態之位準移位電路之構造 例 圖3(A)-(I)係顯示圖2所干 口所不之位準移位電路中各部之信號 波形之例圖。 圖4係顯示第三實 圖0 知形態之位準移位電路之構造例

圖5(A)-(I)係顯示圖斗所千夕你唯 斤之位準移位電路中各部之信號 波形之例圖。 圖 圖6係顯示第四實施形態之位準移位電 路之構造例 m r)係顯7^圖6所示之位準移位電路中各部之信號 波形之例圖 圖8係顯示第五 貫轭形態之位準移位 圖 電路之構造例 圖8所示之位準移位電路中各部之信號 107568.doc -100- l3〇95〇5 波形之例圖。 圖1〇(A)-(J)係顯示第六實施形態之位準移位電路中各部 之信號波形之例圖。 圖ii(AHJ)係顯示第七實施形態之位準移位電路中各部 之信號波形之例圖。 圖12係顯示第八實施形態之位準移位電路之構造例 圖。

圖13(A)-(L)係顯示第八實施形態之位準移位電路中各部 之信號波形之例圖。 圖14係顯示第九實施形態之位準移位電路之第—構造例 圖。 圖15(AHJ)係顯示圖14所示之位準移位電路中各部之信 號波形之例圖。 σ 圖16係顯示第九實施形態之位準移位電路之第二構造例 圖。 圖17係顯示第九實施形態之位準移位電路之第三構造例 圖。 路中各部之信 之第四構造例 圖1 8(A)-(J)係顯示圖1 7所示之位準移位電 號波形之例圖。 圖19係顯示第九實施形態之位準移位電路 圖 圖2〇係顯示第十實施形態之移位暫存器之構造例圖。 造例圖 圖21係顯示圖顺示之移位暫存器中之移位段之第一構 107568.doc -101 - 1309505 圖22係顯不圖20所示之移位暫存器中之移位段之第二構 造例圖。 圖23係顯不圖2〇所示之移位暫存器中之移位段之第三構 造例圖。 圖24係顯示用於圖23所示之移位段之位準移位電路之第 一構造例圖。 圖25係顯示用於圖23所示之移位段之位準移位電路之第 二構造例圖。 圖26(A)-(j)係顯示圖2〇所示之移位暫存器中各部之信號 波形之例圖。 圖2 7係顯示生成供給至移位暫存器之控制信號之電路例 圖。 圖28(A)-(d)係顯示圖27所示之電路各部之信號波形之例 圖。 圖29係顯示第十一種實施形態之移位暫存器之構造例 圖。 圖30係顯示圖29所示之移位暫存器中之移位段之第一構 造例圖。 圖3 1係顯示圖29所示之移位暫存器中之移位段之第二構 造例圖。 圖32係顯示圖29所示之移位暫存器中之移位段之第三構 造例圖。 圖33係顯示用於圖32所示之移位段之位準移位電路之第 一構造例圖。 107568.doc 1309505 圖34係顯示κ # 構造例I圖32所示之移位段之位準移位電路之第 id LA) (J)係顯示圖29所示之移位暫存器各部 形之例圖 圖36係顯示第十二實施形態之 之信號波 圖 移位暫存器之構造 例 號 波=(〇)係顯示圖36所示之移位暫存器“部之信

圖38係顯示第十二實施形 圖 態之移位暫存器之其他構造例 圖39(Α)·(〇)係顯示圖38所示之移位暫存器中 波形之例圖。 各部之信號 圖40係顯示本發明實施形態之顯示裝置之構造例圖。 圖41係顯示先前之電流鏡型位準移位電路之構造例圖。【主要元件符號說明】

10, 10A-10F Qpl~Qpll, Qp21, QplOl, Qpl02, Qp201 Qnl〜Qnll, Qn21，QnlOl， Qnl02, Qn201 INV1 〜INV4 Ul, U2 U3, U4 電壓設定電路 控制電路 P型MOS電晶體 η型MOS電晶體 反相電路 NOR電路 NAND電路 107568.doc 103 1309505 101 像素 102 像素陣列部 103 垂直驅動電路 104 水平驅動電路 105 顯示裝置 106 位準移位電路群 107 反相電路群 108〜110 緩衝電路

107568.doc 104-

Claims (1)

1. ]30傲0506505號專利申請案 中文申請專利範圍替換本(97年1〇月） 、 十、申請專利範圍： !.-種位準移位電路，係將輸入 以位^^ 出，其包含： 1移位而輪 第-開關’其係依第-節點之電壓而接通 該電職第—臨限值時，切換接通與斷開，該接通時於 輸出第—電壓至位準移位信號之輸出端子； 、’ 第二開關，其係依第二節點之電壓而接通或斷開，於 臨限值時’切換接通與斷開，該接通時： 輸出第二電壓至上述輸出端子； 第-電容器，其係在一方之端子上輸入第— 號，而另一方端子連接於上述第一節點； k 第二電容器，其係在一方 缺工V 方之鳊子上輸入第二輸入作 唬，而另一方端子連接於上述第二節點·，及 電壓設定電路，里係於沪中 、係於扣疋之期間，將上述第一節點 :㈣設定成上述第一臨限值，將上述第二節點之電= 设定成上述第二臨限值，於兮4 ^ 值於邊指定之期間後，將上述第 一郎點及上述第二節點形成漂浮狀態。 2.如請求項!之位準移位電路，其中上述第—臨限 述第二臨限值包含於自上述第-電壓至上述第二電壓之 範圍， 线之 上述弟一開關在上述第一節點之電塵對於上述第—臨 限值係位在上述第二電壓側時 時斷開， 手接通，在上述第-電壓側 上述第二開關在上述第二節點之電壓對於上述第二臨 10756S-971321.doc 1309505 第二電壓 ' 限值’係位在上述第-電壓側時接通 ' 側時斷開， 上述電壓設定電路在第_期間，以使上述第一節點之 電壓對於上述S-臨限值，係位在上述第二電壓側之方 式’將上述第-電容器予以充電；在該充電後之第二期 間，將自接通狀態之上述第一開關輸出之電壓供給至上 述第-節點；在第三期間，以使上述第二節點之電壓對 於上述第二臨限值’係位在上述第—㈣側之方式，將 上述第一電谷15予以充電；在該充電後之第四期間，將 自接通狀態之上述第二開關輸出之電壓供給至上述第二 節點。 3. 如請求項2之位準移位電路，纟中上述電壓設定電路在 上述第二期間，於上述第一開關斷開後，進行上述第三 期間之上述第二電容器之充電。 4. 如請求項3之位準移位電路，其中上述電壓設定電路在 上述第一期間，以上述第二節點之電壓對於上述第二臨 限值，係位在上述第二電壓側之方式，將上述第二電容 器予以充電。 5. 如請求項3之位準移位電路，其中上述電壓設定電路包 含： 第一電壓供給電路，其係在上述第一期間，將對上述 第一臨限值係位而在上述第二電壓側之指定 至上述第一節點，· 第三開關，其係在上述第二期間，於接通時，將輸出 107568-971121.doc 1309505 ' — · - * 上述第一電壓之上述第— 點予㈣^ ㈣之-方端子與上述第-節 第二電壓供給電路，1俜. ^ ，、係在上述第三期間，將對於上 这第一 l限值係位在上一 至上述第二節點；及 tL側之指定電麼，供給 = = 其係在上述第四期間，於接通時，將輸出 上迷苐二電壓之上述第二開 ]關之方舳子與上述第二節 點予以連接。 6. 如請求項5之位準移位電路，苴 /、T上述_弟 雷愿供於雷 路在上述第—期間，將對於上述第-臨限值係位在:述 第二電遷側之指定„，供給至上述第—節點及 二節點。 7. 如請求項3之位準移位電路，直 具中上述電壓設定電路在 上述第一期間、上述第-助門 罘一期間、上述第三期間及上述第 四期間，遮斷上述第—閱u、+、& , 弟開關與上述輸出端子，及/或遮斷 上述第二開關與上述輸出端子。 8·如請求項3之位準移位電路，其中上述電壓設定電路在 上述第一期間及上述第二期間，遮斷上述第一開關與上 述輸出端子，而連接上述 伐返弟—開關與上述輸出端子，在 上述第三期間及上述第四划，、$ 1罘四期間，連接上述第一開關與上 述輸出端子，而遮斷上述第二開關與上述輸出端子。 9.如請求項8之位準移位電路，豆中 八甲上迷第一輸入信號及 上述第二輸入信號’具有自第三電壓至第四電壓之電 壓， 107568-971121.doc 1309505 上述第一輸入信號自上述 時’上述第一節點之電壓， 第二電壓之方向上變化， Γ97:1:θΓ 妙-〜 j -V Μ ί - ··· 第三電壓變成上ϊ第〜四電壓. 在自上述第一臨限值向上述

   上述第二輸入信號自上述第三電壓變成上述第四電壓 ’上述第二節點之電壓，在自上述第二臨限值向上述 第二電壓之方向上變化， 時 上述電壓設定電路在上述第一輸入信號具有上述第 電壓時，進行上述第一期間及上述第 二期間之對上述第 -節點供給電壓，上述第二輸入信號具有上述第四電壓 時，進行上述第三期間及上述第四期H 點供給電壓。 —郎 1 0.如請求項7之位準移位電路 含： 其中上述電壓設定電路包 、、第-電壓供給電路，其係在上述第—期間，將對於上 述第-臨限值係位在上述第二電壓側之指定電壓级 至上述第一節點； 第二開關’其係在上述第二期間 上述第一電壓之上述第一開關之一 點予以連接； ，於接通時，將輪出 方端子與上述第一節 第二電塵供給電路，其係在上述第三期間，將對於上 述第二臨限值係位在上述第一電塵側之指定電壓，供认 至上述第二節點； 、、° 第四開關，其係在上述第四期間 上述第二電壓之上述第二開關之一 ，於接通時， 方端子與上述 將輸出 第二節 J07568-971121.doc I3〇95〇5 日修正替換頁 點予以連接；及 第五開關，其係在上述第一期間、上 述第三期間及上述第四期間，遮斷上述第—開關與上： 輸出端子，及/或遮斷上述第二開關與上述輸出端子。 U.如請求項8之位準移位電路，其中上述電壓設定電路包 含： I 第一電壓供給電路，其係在上述第一期間，將對於上 φ 述第一臨限值係位在上述第二電壓側之指定電壓，供給 至上述第一節點； 第三開關，其係在上述第二期間，於接通時，將輸出 上述第一電壓之上述第一開關之一方端子與上述第一節 點予以連接； 第二電壓供給電路，其係在上述第三期間，將對於上 述第二臨限值係位在上述第一電壓側之指定電壓，供給 至上述第二節點； 籲 第四開關，其係在上述第四期間，於接通時，將輸出 上述第二電壓之上述第二開關之一方端子與上述第二節 點予以連接；及 第五開關，其係在上述第一期間及上述第二期間，遮 斷上述第一開關與上述輸出端子，連接上述第二開關與 上述輸出端子，而在上述第三期間及上述第四期間，連 接上述第一開關與上述輸出端子，遮斷上述第二開關與 上述輪出端子。 /、 士 °月求項2之位準移位電路，其中上述電麼設定電路， 107568-971121.doc 1309505 在上述第-期間及上述第二期間之至少r部; 第三期間及上述第四期間之至少一部分重疊之第五期 間，遮斷上述第一開關與上述輸出端子，及/或遮斷上述 第二開關與上述輸出端子。 - "•如請求項12之位準移位電路，其中上述電壓設定電路， 與在上述第一期間之上述第—電容器之充電並行而進 行上述第三期間之上述第二電容器之充電，與上述第二 期間之對上述第一節點之電壓供給並行，而進行上述第 四期間之對上述第二節點之電壓供給。 i4.如請求項12之位準移位電路，其巾上述電心定電 含： 第-電壓供給電路’其係在上述第一期間，將對於上 述第-臨限值係位在上述第二電壓側之指定電仏 至上述第一節點； 八… 第：開關，其係在上述第二期間’於接通時，將輸出 述弟，之上述第-開關之-方端子與上述第—節 點予以連接； 即 第二電屢供給電路，其係在上述第三期間，將對於上 述第二臨限值係位在上述第_ ' 至上述第二節點； 電壓側之指定電壓，供給 第四開關，其係在上述第四期間，於接通時， 上述第二電壓之上述第二開闕之—方端子與上二 點予以連接；及 < 乐一即 開闕 第五開關’其係在上述第五期間，遮斷上述第 107568-971121.do, 年月曰修正替換頁 ，及/或遮斷上述第二開關與上述輸出端 1309505 與上述輸出端子 0 其中上述電壓設定電路包 1 5·如請求項2之位準移位電路 含·· 、…第-電壓供給電路，其係在上述第一期間，將對於上 述第一臨限值係位在上述第2電壓_之指定電麼，供給 至上述第一節點； 、。 第三開_，其係在上述第一期間及上述第二期間，於 接通時’將輸出上述第一電壓之上述第一開關之一方端 子與上述第一節點予以連接； 第二電壓供給電路，其係在上述第三期間，將對於上 述第二臨限值位力在上述第一電壓側之指定電Μ，供給 至上述第二節點； 第四開關，其係在上述第三期間及上述第四期間，於 接通時，將輪出上述第二電麼之上述第二開關之一方端 子與上述第二節點予以連接；及 第五開關，其係在上述第一期間及上述第二期間，遮 斷上述第#關與上述輸出端子，而在上述第三期間及 上述第四期間，遮斷上述第二開關與上述輸出端子。 16·如請求項2之位準移位電路，#中上述㈣設定 含·· 第一電廢供給電路，其係在上述第一期間，將對於上 述第-臨限值位於在上述第二電壓側之指定電屡，供认 至上述第一節點； /'>σ 107568-971121.doc 1309505 第三開關， 上述第一電壓 點予以連接； 其係在上述第二期間 之上述第一開關之一

   ί 月玲修正替 ，於接通ί:將 方端子與上述第一節 弟二電壓供給電路，其係在上 ^ 一 d間’將對於卜 述弟二臨限值係位在上述第— 、 至上诚筮十 电&側之扣疋電壓，供給 上述第二節點予以連接；及 第四開關，其係在上述第 上述第1厂 攻弟四期間，於接通時，將輸出 J 厂上述第二開關之-方端子與上述第二節 點予以連接； p 上述第三開關包含·· 2m件’其係包含：連接於上述第—開關之 弟—端子，連接於上述第—節點之第二端子，及輸入 控制該第一端子與該第二端子間<導通狀態之電壓之 控制端子； 第電奋元件，其係連接於上述第一開關元件之控 制端子與第—端子之間； 第一驅動輸入節點，其係輸入將上述第一開關元件 驅動成接通或斷開之電壓；及 第一開關70件，其係連接於上述第一驅動輸入節點 與上述第一開關元件之控制端子之間，在將上述第一 =關70件驅動成接通之電壓，輸入上述第一驅動輸入 μ…之狀悲下’於上述第一開關元件之控制端子之電 壓，對上述第一電壓與上述第二電壓間之指定之臨限 值而在上述第二電壓側時接通，在對該臨限值而在 107568-971121.doc 1309505 上述第一電壓側時斷開； 外 ..1 上述第四開關包含： L年v rui 第二開關7L件’其係包含：連接於上述第二開關之 第端子，連接於上述第：節點之第二端子，及輸入 制該第J而子與該第二端子間之導通狀態之電壓之 控制端子； 第一電谷兀件，其係連接於上述第三開關元件之控 制端子與第一端子之間； 第二驅動輸人節點，其係輸人將上述第三開關元件 驅動成接通或斷開之電壓；及 第四開關7L件’其係連接於上述第二驅動輸入節點 與上述第三開關元件之控制端子之間，在將上述第三 開關元件職成接通之„輸人上述第：驅動輸入節 點之狀態下，於上述第三開關元件之控制端子之電 壓’對上述第一電壓與上述第二電壓間之指定之臨限 值，而在上述第-電麼側時接通，對該臨限值而在上 述第二電壓側時斷開。 17. 開關元件及 型之絕緣閘 如請求項16之位準移位電路，其中上述第一 上述第二開關元件，分別包含具有第一導電 極型電晶體， ^述第三開關元件及上述第四開關元件，分別包含具 有第二導電型之絕緣閘極型電晶體， 上述第-電容元件包含上述第一開關元件之絕緣間極 型電晶體之閘極與汲極間之寄生性電容元件， 107568-971121.doc 1309505 上述第二電容元件包含上述第三開關元件:絕緣門: 型電晶體之閘極與汲極間之寄生性電容元件。’甲 8 ’如印求項2之位準移位電路，其中包含： :-輸入電路，其係在自上述輸出端子輸 以之期間，將具有自第三電壓至第四電整之電壓之: =號，作為上述第—輪人信號及上述第二輸人信號， 輸入至上述第-電容器及上述第二電容器；及 f二輸入電路，其係在上述電壓設定電路進行上述第 -節點及上述第二節點之電壓設定之期間，將自上述第 三電壓至上述第四電壓之範圍中包含之指定電壓，作為 上述第-輸人信號及上述第二輸人信號，輸人至上述第 一電容器及上述第二電容器。 19.如請求項18之位準移位電路，其中上述第二輸人電路將 上述指定電壓之上述第三電壓輸入至上述第一電容器及 上述第二電容器， 上述電壓設定電路在將上述第二節點之電壓設定成上 述弟一 限值後之第六期間，將上述第二節點之電壓， 〇又疋成以上述苐二電壓與上述第四電壓之差異程度，而 自上述第一臨限值向上述第一電壓側移位之第六電壓， 來自上述第一輸入電路之輸入信號，自上述第三電壓 變成上述第四電壓時，上述第一節點及上述第二節點之 電壓，向上述第二電壓側移位上述差異程度。 20.如請求項19之位準移位電路，其中上述電壓設定電路包 含： 107568-971121.doc -10- 1309505 年 第三電容器，其係一方之端子連接於上述第二節點；及 第二電壓供給電路，其係在上述第三期間及上述第四 期間，在上述第三電容器之另一方端子上供給上述第四 電壓，在上述第六期間，在上述第三電容器之該另一方 端子上供給上述第三電壓。 2 1.種移位暫存器，其具備級聯連接之數個移位段，其係 將輸入初段之脈衝信號依序向後段傳送， 上述移位段包含： 檢測電路’其係檢測自前段輸人脈衝信號之期間， 與向次段輸出脈衝信號之期間； u位準移位電路’其係在上述檢測電路檢測出脈衝信 號之輸入期間及輸出期間，將輸入之時脈信號之1個 周期内包含之脈衝信號予以位準移位而輸出；及 輪出電路’其係在上述檢測電路檢測出脈衝信號之 輸入期間及輸出期間，將自上述位準移位電路輸出之 信號作為脈衝信號而輸 電路初始化之指定期門^ ^料移位 讲. 月間，將—定位準之信號輸出至次 又， 上述位準移位電路包含： :肖Μ #係在第—節點之電壓對於 至第二電壓之範圍中 乐冤壓 之第一臨限值係位在上述第 二電壓側時接通，上 十 迚弟 砟m a / 攻弟—郎點之電壓對於上述第一 臨限值係位在上述第 位嚷孩, 丈弟—電堡側時斷開，該接通時，向 位準移位信號之輸出端 千輸出上述第一電壓； 107568-971121.doc -11· 1309505 第二開關，其係在第-節點之雷 堂m Σ t丄 即點之電壓對 電塵至上述第二電屡之銘 在上、f笛一 f iT 園_包含之第二臨限值係位 在上述弟一電壓側時接通， ,...^ 上边第一郎點之電壓對於 上述第二臨限值係位在 ' 通時，向上述輸出端子^ 壓側時斷開’該接 4掏出知子輸出上述第二電壓； 第一電容器，其係在一方 辨 ^Ε + 螭子上輪入上述時脈信 號’而另-方端子連接於上述第一節點； 第二電容器，其俜山 …、方之知子上輸入上述時脈信 唬，而另一方端子連接於上述第二節點； 電壓設定電路，其係於上 〜 4伯疋之期間，將上述第 ^點之電Μ設定成上述第—臨限值，將上述第二節 電屋設定成上述第二臨限值，於該指定之期間 後：將上述第一節點及上述第二節點形成漂浮狀態； 第輸入電路，其係在上述檢測電路檢測出脈衝传 號之輸入期間及輸出期間，將上述時脈信號輸入上‘ 第一電容器及上述第二電容器；及 々第：輸入電路，其係在上述電屡設定電路進行上述 第即點及上述第二節點之電麼設定期間，將自第三 電壓至第四電壓之範圍中包含之指定電壓，取代上述 :脈信號’而輸入上述第一電容器及上述第二電容 器； 述第四 上述時脈信號係交互反覆上述第三電壓與上 電壓之信號， ' 級聯連接之2個移位段，輸入彼此周期相等而相位 107568-971121.doc -12- 1309505 不同之時脈信號。 22. 如請求項21之移位暫存器’其中級聯連多I段 輸入彼此相位反轉之時脈信號， 各移位段中包含之檢測電路檢測具有上述第四電壓之 時脈信號在上述位準移位電路巾位準移位之期間，作為 脈衝信號之輸出期間。

   23. 如請求項21之移位暫存器，其中級聯連接之二個移位段 之-方輸人第-時脈信號，另—方輸人第二時脈信號， 將1個移位段夾在中間而分離之2個移位段之一方包含 之檢測電路’檢測具有上述第三電壓之時脈信號在上述 位準移位電路中位準移位之期間，作為脈衝信號之輸出 期間， 該分離之2個移位段之另一方包含之檢測電路，檢測 具有上述第四電壓之時脈信號在上述位準移位電路中位 準移位之期間，作為脈衝信號之輸出期間， • 輸入上述第一時脈信號之移位段中包含之檢測電路， 與該移位段之後段包含之檢測電路，檢測彼此具有相同 電壓之時脈信號在上述位準移位電路中位準移位之期 間’作為脈衝信號之輸出期間， 上述第一時脈信號在上述第二時脈信號係上述第三電 壓時，自上述第三電壓變成上述第四電壓。 24.如請求項23之移位暫存器，其中具有脈衝輸出電路，立 係級聯連接之2個移位段均輸出脈衝信號時，輸出對應 於該2個移位段之1個脈衝信號。 107568-971121.doc l3〇95〇5 位暫存器，其中上篇遲有 年. '、，丄A m干杪饥.¾路具有 第六開關，其係***在上 江第開關輸入上述第一電壓 一路徑，及/或在上述第二開關輸入上述第二電壓之路 Z至少在上述檢測電路檢測之脈衝信號之輸人期間及 26 —# 功間接通，而在其他期間斷開。 • 種顯示裝置，其具備： 位準移位電路，复係 出. .....輸入信號予以位準移位而輸 像素陣列部，其係包含數個像素；及 驅動電路，其係依自上 仅H + 4位準移位電路輪出之位準移 位k唬，而驅動上述像素陣列部之各像素； 上述位準移位電路包含： 第一開關，其係依第—節 兮m k 電昼而接通或斷開， 該電壓為弟一臨限值時 性^ . 時切換接通與斷開，該接通 外 疏之輸出端子輸出第一電壓； 弟二開關，其係依第二節 ^ ，·，，之電堡而接通或斷開， 該電壓為第二臨限值時， 昧6 吁切換接通與斷開，該接通 時向上述輸出端子輪出第二電壓； 第一電容器，其係在—方之 ’ 祙 + 上輪入第一輸入信 號，而另-方端子連接於上述第—節點； 第二電容器，其係在—方 ψ , ^ s, 上輪入第二輸入信 唬而另-方％子連接於上述第二節點 電壓設定電路，其係將上述 ， 卜、f笙一 # & 弟即點之電壓設定成 上述第一臨限值，將上述第二 即點之電壓設定成上述 107568-971121.doc -14- 1309505 97； 10. 29 第二臨限值。 27.

   —種顯示裝置’其具備： 像素陣列部，其係包含排列成行列狀之數個像素；及 驅動電路，其係包含：第一移位暫存器，其係產生依 序選擇上述像素陣列部之各列之脈衝信號；及第二移位 暫存器’其係產生依序選擇屬於該選擇之列之各像素之 脈衝信號；而驅動選擇之像素； 上述第一移位暫存器及上 <禾一移位暫存益具備級聯 運接之數個移位段.，i俜蔣於 係將輸入於初段之脈衝信號依序 向後段傳送， 汁 上述移位段包含： 檢測電路，其係檢測白今饥& / 、别#又輸入脈衝信號之期間， D _人^又輸出脈衝信號之期間； :二移位電路，其係在上述檢測電路檢測出脈衝信 遽之輸入期間及輸出期間 周期内包含之脈衝传辦早、、 于胍U之1個 ° 以位準移位而輸出；及 輸出電路，其係為μ ' 迷檢測電路檢測出之脈衝信號 之輪入期間及輸出期間唬 ^ ^ ^ 將自上述位準移位電路輪出 仏唬作為脈衝信號而輪 位電路初始化产^ -人敛，在將上述位準移 至次段； 將疋位準之信號輸出 上述位準移位電路包含： 第—開關，其係在第一 ρ點之電壓對於自第一雷厥 至第二電壓之範圍中包、自第電壓 3之第一臨限值係位在上述第 107568-971121.doc -15· 1309505 二電壓側時接通’上 ^… :：；：：,；] 臨限值係位上^ 之電壓對於上述第一 、上述第一電壓側時斷開， 畢蘇仞产％ * & °亥接通時，向位 皁移位佗號之輸出端子輸出上述第_電壓； 。第二開關’其係在第二節點之電㈣於自上 電壓至上述第二電壓之範圍中包含之 ± γ if ^ ^ 弟一臨限值係位 在上述第一電壓側時接通，上# ,. 疋弟~即點之電塵對於 述第二臨限值係位在 _ 、 弟一電壓側時斷開，該接 、時，向上述輸出端子輸出上述第二電壓； 第一電容器，其係在一方 乃之知子上輪入上述時脈信 遗’而另-方端子連接於上述第—節點； 第一電容器，其係在—方 子上輸入上述時脈信 唬，而另一方端子連接於上述第二節點； 電壓設定電路，其係於上述 付疋乞期間，將上述第 一節點之電壓設定成上述第一 礼乐K；限值，將上述第二節 點之電壓設定成上述第-臨限估 # 乐一臨限值，於該指定之期間 後，將上述第-節點及上述第二節點形成漂浮狀態； 第-輸入電路，其係在上述檢測電路檢測出脈衝信 號之輪入期間及輪出期間，蔣μ 瑚間將上述時脈信號輸入上述 第一電容器及上述第二電容器；及 第二輸人電路，其係在上述電壓設定f路進行上述 第-節點及上述第二節點之電壓設定期間，將自第三 電壓至第四電壓之範圍中包含扣〜 — 丫匕3之私疋電壓，取代上述 時脈信號’而輸入上述第一雷女 乩弟 罨谷盗及上述第二電容 3S. · 〇§ ， 107568-971121.doc -16 - 1309505 -- Ι—·'»-»—··—Ml 年.Π日tiL替換頁 上述時脈信號係交互反覆上述第三電壓與上述第四 電壓之信號， 級聯連接之2個移位段，輸入彼此周期相等而相位 不同之時脈信號。

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