KR20060096297A - 레벨시프트회로 및 시프트 레지스터 및 표시장치 - Google Patents

Abstract

트랜지스터 등의 소자의 특성 불균일로 회로동작이 영향을 받기 어려운 레벨 시프트 회로, 시프트 레지스터 및 표시장치를 제공한다.

노드(NA 및 NB)는, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)의 온과 오프와의 전환점의 전압('VDD－Vthp', 'VSS＋Vthn')에 각각 설정된 후, 플로팅상태로 된다. 이 상태에서 입력신호(IN1, I2)의 전압이 약간 상승하면, 이것에 따라 노드(NA, NB)의 전압도 상승하고, p형 MOS트랜지스터(Qp1)가 오프, n형 MOS트랜지스터(Qn1)가 온 한다. 그 결과, 레벨 시프트 신호(O)의 전압은 'VDD'로 된다. 반대로 입력신호(IN1, IN2)의 전압이 약간 저하하면, p형 MOS트랜지스터(Qp1)가 온, n형 MOS트랜지스터(Qn1)가 오프 하고, 레벨시프트신호(O)의 전압은 'VDD'로 된다.

Description

레벨시프트회로 및 시프트 레지스터 및 표시장치{Level shift circuit and shift register and display device}

도 1은, 제 1실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 2는, 제 2실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 3은, 도 2에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 4는, 제 3실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 5는, 도 4에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 6은, 제 4실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 7은, 도 6에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 8은, 제 5실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 9는, 도 8에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 10은, 제 6실시형태와 관련되는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 11은, 제 7실시형태와 관련되는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 12는, 제 8실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 13은, 제 8실시형태와 관련되는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 14는, 제 9실시형태와 관련되는 레벨시프트회로의 제 1구성예를 나타내는 도면이다.

도 15는, 도 14에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 16은, 제 9실시형태와 관련되는 레벨시프트회로의 제 2구성예를 나타내는 도면이다.

도 17은, 제 9실시형태와 관련되는 레벨시프트회로의 제 3구성예를 나타내는 도면이다.

도 18은, 도 17에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 19는, 제 9실시형태와 관련되는 레벨시프트회로의 제 4구성예를 나타내는 도면이다.

도 20은, 제 10의 실시형태와 관련되는 시프트 레지스터의 구성의 일례를 나타내는 도면이다.

도 21은, 도 20에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 1구성예를 나타내는 도면이다.

도 22는, 도 20에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 2구성예를 나타내는 도면이다.

도 23은, 도 20에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 3구성예를 나타내는 도면이다.

도 24는, 도 23에 나타내는 시프트단에 이용되는 레벨시프트회로의 제 1구성예를 나타내는 도면이다.

도 25는, 도 23에 나타내는 시프트단에 이용되는 레벨시프트회로의 제 2구성예를 나타내는 도면이다.

도 26은, 도 20에 나타내는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 27은, 시프트 레지스터에 공급하는 제어신호를 생성하는 회로의 일례를 나타내는 도면이다.

도 28은, 도 27에 나타내는 회로의 각 부의 신호파형의 일례를 나타내는 도 면이다.

도 29는, 제 11의 실시형태와 관련되는 시프트 레지스터의 구성의 일례를 나타내는 도면이다.

도 30은, 도 29에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 1구성예를 나타내는 도면이다.

도 31은, 도 29에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 2구성예를 나타내는 도면이다.

도 32는, 도 29에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 3구성예를 나타내는 도면이다.

도 33은, 도 32에 나타내는 시프트단에 이용되는 레벨시프트회로의 제 1구성예를 나타내는 도면이다.

도 34는, 도 32에 나타내는 시프트단에 이용되는 레벨시프트회로의 제 2구성예를 나타내는 도면이다.

도 35는, 도 29에 나타내는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 36은, 제 12의 실시형태와 관련되는 시프트 레지스터의 구성의 일례를 나타내는 도면이다.

도 37은, 도 36에 나타내는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 38은, 제 12의 실시형태와 관련되는 시프트 레지스터의 다른 구성예를 나 타내는 도면이다.

도 39는, 도 38에 나타내는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 40은, 본 발명의 실시형태와 관련되는 표시장치의 구성의 일례를 나타내는 도면이다.

도 41은, 종래의 커런트 밀러형 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

*부호의 설명

1. 전압 설정 회로 10, 10A~10F. 제어회로

Qp1~Qp11, Qp21, Qp101, Qp102, Qp201. p형 MOS트랜지스터

Qn1~Qn11, Qn21, Qn101, Qn102, Qn201. n형 MOS트랜지스터

INV1~INV4. 인버터 회로 U1, U2. NOR 회로

U3, U4. NAND회로 101. 화소

102. 화소 어레이부 103. 수직구동회로

104. 수평구동회로 105. 표시장치

106. 레벨시프트회로군 107. 인버터 회로군

108~110. 버퍼 회로

본 발명은, 입력 신호의 진폭을 변환하는 레벨시프트회로와, 이 레벨시프트회로를 탑재하는 표시장치에 관한 것이며, 특히, 액정표시장치나 유기 EL(OLED) 표시장치 등의 표시장치에 이용되는 레벨시프트회로에 관한 것이다.

레벨시프트회로에는 종래부터 여러 가지의 방식이 있고, 예를 들면, 커런트 밀러 회로를 이용하여 구성된 레벨시프트회로가 알려져 있다(예를 들면, 특허 문헌 1 참조).

도 41은, 종래의 커런트 밀러형 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 41에 나타내는 커런트 밀러형 레벨시프트회로(200)는, 회로 동작 제어부(201)와, 2개의 바이어스 시프트부(202 및 203)와, 레벨 시프트부(204)와, 출력부(205)를 가진다.

회로 동작 제어부(201)는, p형 MOS트랜지스터(Qp201, Qp202)와, n형 MOS트랜지스터(Qn201)를 가진다.

p형 MOS트랜지스터(Qp201) 및 n형 MOS트랜지스터(Qn201)는, +측의 전원 전압(VDD)이 공급되는 전원라인(이하, 「전원라인(VDD)」라고 표기한다)과, -측의 전원 전압(VSS)이 공급되는 전원라인(이하, 「전원라인(VSS)」라고 표기한다)과의 사이에 직렬로 접속되며, 게이트끼리 및 드레인끼리가 각각 공통으로 접속되어 있다.

p형 MOS트랜지스터(Qp202)는, 그 소스가 전원라인(VDD)에 접속되며, 그 게이트가 p형 MOS트랜지스터(Qp201) 및 n형 MOS트랜지스터(Qn201)의 각 게이트에 접속된다.

p형 MOS트랜지스터(Qp201) 및 n형 MOS트랜지스터(Qn201)의 공통 접속된 게이트에는, 회로 동작 제어신호(XSTB)가 입력된다. 이 회로 동작 제어신호(XSTB)는, 회로의 스탠바이시(비구동시)에 있어서 로레벨로 설정되며, 회로의 구동시에 있어서 하이레벨로 설정된다.

바이어스 시프트부(202)는, p형 MOS트랜지스터(Qp203, Qp204)와, n형 MOS트랜지스터(Qn202)를 가진다.

p형 MOS트랜지스터(p203) 및 n형 MOS트랜지스터(Qn202)는, 전원라인(VDD)과 전원라인(VSS)과의 사이에 직렬로 접속되며, 서로의 게이트가 p형 MOS트랜지스터(Qp201) 및 n형 MOS트랜지스터(Qn201)의 드레인에 공통으로 접속된다. p형 MOS트랜지스터(Qp204)는, n형 MOS트랜지스터(Qn202)와 병렬로 접속되며, 그 게이트에 클록신호(CK)가 입력된다.

이 바이어스 시프트부(202)에 있어서는, 클록신호(CK)의 직류 바이어스를 시프트 하는 동작이 행해진다.

바이어스 시프트부(203)는, p형 MOS트랜지스터(Qp205, Qp206)와, n형 MOS트랜지스터(Qn203)를 가진다.

p형 MOS트랜지스터(Qp205) 및 n형 MOS트랜지스터(Qn203)는, 전원라인(VDD)과 전원라인(VSS)과의 사이에 직렬로 접속되며, 서로의 게이트가 공통으로 접속된다. p형 MOS트랜지스터(Qp206)는, n형 MOS트랜지스터(Qn203)와 병렬로 접속되며, 그 게이트에 클록신호(xCK)가 입력된다. 클록신호(xCK)는, 클록신호(CK)에 대해서 역상의 신호이다.

이 바이어스 시프트부(203)에 있어서는, 역상의 클록신호(xCK)의 직류 바이어스를 시프트 하는 동작을 한다.

레벨 시프트부(204)는, p형 MOS트랜지스터(Qp207, p208)와, n형 MOS트랜지스터(Qn204, Qn205)를 가진다.

p형 MOS트랜지스터(Qp207 및 Qp208)는, 커런트 밀러 회로를 구성한다. p형 MOS트랜지스터(Qp207 및 Qp208)의 소스는 전원라인(VDD)에 공통 접속되며, 그 게이트는 p형 MOS트랜지스터(Qp207)의 드레인에 공통 접속된다. p형 MOS트랜지스터(Qp207)의 드레인은, p형 MOS트랜지스터(Qp202)의 드레인에 접속된다.

n형 MOS트랜지스터(Qn204)는, 그 드레인이 p형 MOS트랜지스터(Qp207)의 드레인에 접속되며, 그 게이트가 p형 MOS트랜지스터(Qp203) 및 n형 MOS트랜지스터(Qn202)의 드레인에 접속되며, 그 소스에 클록신호(xCK)가 입력된다. n형 MOS트랜지스터(Qn205)는, 그 드레인이 p형 MOS트랜지스터(Qp208)의 드레인에 접속되며, 그 게이트가 p형 MOS트랜지스터(Qp205) 및 n형 MOS트랜지스터(Qn203)의 드레인에 접속되며, 그 소스에 클록신호(CK)가 입력된다.

이 레벨 시프트부(204)는, 서로 역(逆)위상의 클록신호(xCK 및 CK)를 n형 MOS트랜지스터(Qn204 및 n205)의 소스에 입력하는 커런트 밀러 앰프를 구성한다.

출력부(205)는, n형 MOS트랜지스터(Q206)를 가진다. n형 MOS트랜지스터(Q206)는, 그 드레인이 p형 MOS트랜지스터(Qp208) 및 n형 MOS트랜지스터(Qn205)의 드레인에 접속되며, 그 소스가 전원라인(VSS)에 접속되며, 그 게이트가 p형 MOS트랜지스터(Qp205) 및 n형 MOS트랜지스터(Qn203)의 게이트에 접속된다.

[특허 문헌 1]특개2003－347926호 공보

도 41에 나타내는 레벨시프트회로(200)에서는, 커런트 밀러 회로를 구성하는 쌍의 p형 MOS트랜지스터(Qp207, Qp208)의 특성이 잘 갖추어져 있을 필요가 있기 때문에, 트랜지스터의 특성의 불균일로 회로의 동작이 영향을 받기 쉽다.

또, 이 레벨시프트회로(200)에서는, 커런트 밀러 회로의 동작에 수반하여 트랜지스터에 리크 전류가 흐른다. 즉, 클록신호(CK, xCK)의 직류 바이어스를 시프트 하는 바이어스 시프트부(202 및 203)와, 이 클록신호(CK, xCK)의 진폭을 전원 전압(VSS－VDD)의 진폭으로 변환하는 레벨 시프트부(204)에 있어서, 도면 중 점선으로 나타낸 경로에 리크 전류가 흐른다. 그 때문에, 레벨시프트회로(200)는, 리크 전류에 의한 소비 전력이 커진다.

본 발명은 이러한 사정에 감안하여 이루어진 것이며, 그 목적은, 트랜지스터 등의 소자의 특성 불균일로 회로 동작이 영향을 받기 어려운 레벨시프트회로 및 시프트 레지스터와, 그러한 레벨시프트회로나 시프트 레지스터를 탑재하는 표시장치를 제공하는 것에 있다.

본 발명의 제 1관점과 관련되는 레벨시프트회로는, 입력 신호를 레벨 시프트 하여 출력한다. 이 레벨시프트회로는, 제 1노드의 전압에 따라 온 또는 오프 하고, 상기 전압이 제 1임계치일 때에 온과 오프를 전환하고, 상기 온일 때, 레벨 시프트 신호의 출력 단자에 제 1전압을 출력하는 제 1스위치와, 제 2노드의 전압에 따라 온 또는 오프 하고, 상기 전압이 제 2임계치일 때에 온과 오프를 전환하고, 상기 온일 때, 상기 출력 단자에 제 2전압을 출력하는 제 2스위치와, 한쪽의 단자에 제 1입력 신호를 입력하고, 한쪽의 단자가 상기 제 1노드에 접속되는 제 1캐패시터와, 한쪽의 단자에 제 2입력 신호를 입력하고, 다른 쪽의 단자가 상기 제 2노드에 접속되는 제 2캐패시터와, 소정 기간에 있어서, 상기 제 1노드의 전압을 상기 제 1임계치로 설정하고, 상기 제 2노드의 전압을 상기 제 2임계치로 설정하고, 상기 소정 기간 후, 상기 제 1노드 및 상기 제 2노드를 플로팅 상태로 하는 전압 설정 회로를 가진다.

본 발명의 제 2관점과 관련되는 시프트 레지스터는, 초단에 입력된 펄스 신호를 후단으로 차례차례 전송하는, 종속(縱續) 접속된 복수의 시프트단을 구비한다.

상기 시프트단은, 전단으로부터 펄스 신호가 입력되는 기간 및 다음단에 펄스 신호가 출력되는 기간을 검출하는 검출 회로와, 상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 입력되는 클록신호의 1 사이클 내에 포함되는 펄스 신호를 레벨 시프트 하여 출력하는 레벨시프트회로와, 상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 상기 레벨시프트회로로부터 출력되는 신호를 펄스 신호로서 다음단에 출력하고, 상기 레벨시프트회로를 초기화하는 소정 기간에 있어서, 일정한 레벨의 신호를 다음단에 출력하는 출력 회로를 가진다.

상기 레벨시프트회로는, 제 1노드의 전압이, 제 1전압에서 제 2전압까지의 범위에 포함되는 제 1임계치에 대해서 상기 제 2전압 측에 있는 경우에 온 하고, 상기 제 1노드의 전압이, 상기 제 1임계치에 대해서 상기 제 1전압 측에 있는 경우에 오프 하고, 상기 온일 때, 레벨 시프트 신호의 출력 단자로 상기 제 1전압을 출력하는 제 1스위치와, 제 2노드의 전압이, 상기 제 1전압에서 상기 제 2전압까지의 범위에 포함되는 제 2임계치에 대해서 상기 제 1전압 측에 있는 경우에 온 하고, 상기 제 2노드의 전압이, 상기 제 2임계치에 대해서 상기 제 2전압 측에 있는 경우에 오프 하고, 상기 온일 때, 상기 출력 단자로 상기 제 2전압을 출력하는 제 2스위치와, 한쪽의 단자에 상기 클록신호를 입력하고, 다른 쪽의 단자가 상기 제 1노드에 접속되는 제 1캐패시터와, 한쪽의 단자에 상기 클록신호를 입력하고, 다른 쪽의 단자가 상기 제 2노드에 접속되는 제 2캐패시터와, 상기 소정 기간에 있어서, 상기 제 1노드의 전압을 상기 제 1임계치로 설정하고, 상기 제 2노드의 전압을 상기 제 2임계치로 설정하고, 상기 소정 기간 후, 상기 제 1노드 및 상기 제 2노드를 플로팅 상태로 하는 전압 설정 회로와, 상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 상기 클록신호를 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 1입력 회로와, 상기 전압 설정 회로가 상기 제 1노드 및 상기 제 2노드의 전압 설정을 실시하는 기간에 있어서, 제 3전압에서 제 4전압까지의 범위에 포함되는 소정의 전압을 상기 클록신호 대신에 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 2입력 회로를 가진다.

상기 클록신호는, 상기 제 3전압과 상기 제 4전압을 교대로 반복하는 신호이며, 종속 접속되는 2개의 시프트단은, 서로의 주기가 동일하게 위상이 다른 클록신 호를 입력한다.

본 발명의 제 3관점과 관련되는 표시장치는, 입력 신호를 레벨 시프트 하여 출력하는 레벨시프트회로와, 복수의 화소를 포함하는 화소 어레이부와, 상기 레벨시프트회로로부터 출력되는 레벨 시프트 신호에 따라 상기 화소 어레이부의 각 화소를 구동하는 구동 회로를 가진다. 제 3관점과 관련되는 표시장치는, 이 레벨시프트회로로서, 상기 제 1관점과 관련되는 레벨시프트회로를 가진다.

본 발명의 제 4관점과 관련되는 표시장치는, 행렬형으로 배열된 복수의 화소를 포함하는 화소 어레이부와 구동 회로를 구비한다. 상기 구동 회로는, 상기 화소 어레이부의 각 행을 차례대로 선택하는 펄스 신호를 발생하는 제 1시프트 레지스터와, 상기 선택한 행에 속하는 각 화소를 차례대로 선택하는 펄스 신호를 발생하는 제 2시프트 레지스터를 가지고 있고, 선택한 화소를 구동한다. 제 4관점과 관련되는 표시장치는, 이 제 1시프트 레지스터 및 제 2시프트 레지스터로서 상기 제 2관점과 관련되는 시프트 레지스터를 가진다.

상기 본 발명에 의하면, 상기 소정 기간에 있어서, 상기 제 1노드의 전압은 상기 제 1임계치로 설정되며, 상기 제 2노드의 전압은 상기 제 2임계치로 설정된다. 그리고, 이 소정 기간 후, 상기 제 1노드 및 상기 제 2노드는, 플로팅 상태로 설정된다.

이 상태에서, 상기 제 1입력 신호의 전압이 조금 변화하면, 상기 제 1노드는 플로팅 상태에 있기 때문에, 상기 제 1입력 신호의 전압 변화에 따라 상기 제 1노드의 전압이 상기 제 1임계치로부터 변화하고, 상기 제 1스위치의 온과 오프가 바 뀐다.

또, 이 상태에서, 상기 제 2입력 신호의 전압이 조금 변화하면, 상기 제 2노드는 플로팅 상태에 있기 때문에, 상기 제 2입력 신호의 전압 변화에 따라 상기 제 2노드의 전압이 상기 제 2임계치로부터 변화하고, 상기 제 2스위치의 온과 오프가 바뀐다.

예를 들면, 상기 제 1스위치가 오프에서 온, 상기 제 2스위치가 온에서 오프로 변화하도록 상기 제 1입력 신호 및 상기 제 2입력 신호의 전압이 조금 변화하면, 상기 출력 단자의 전압은, 상기 제 2전압에서 상기 제 1전압으로 변화한다. 반대로, 상기 제 2스위치가 온에서 오프, 상기 제 2스위치가 오프에서 온으로 변화하도록 상기 제 1입력 신호 및 상기 제 2입력 신호의 전압이 조금 변화하면, 상기 출력 단자의 전압은, 상기 제 1전압에서 상기 제 2전압으로 변화한다.

이와 같이, 상기 제 1입력 신호 및 상기 제 2입력 신호의 근소한 전압 변화에 의해서, 상기 출력 단자로부터는, 상기 제 1전압과 상기 제 2전압과의 사이에서 변화하는 레벨 시프트 신호가 출력된다.

상기 제 1임계치 및 상기 제 2임계치는, 매우 적합하게는, 상기 제 1전압에서 상기 제 2전압까지의 범위에 포함된다.

또, 매우 적합하게는, 상기 제 1스위치는, 상기 제 1노드의 전압이 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 경우에 온 하고, 상기 제 1전압 측에 있는 경우에 오프 하고, 상기 제 2스위치는, 상기 제 2노드의 전압이 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 경우에 온 하고, 상기 제 2전압 측에 있는 경우에 오프 한다.

이 경우, 상기 전압 설정 회로는, 제 1기간에 있어서, 상기 제 1노드의 전압이 상기 제 1임계치에 대해서 상기 제 2전압 측에 있도록 상기 제 1캐패시터를 충전하고, 상기 충전 후의 제 2기간에 있어서, 온 상태의 상기 제 1스위치로부터 출력되는 전압을 상기 제 1노드에 공급하고, 제 3기간에 있어서, 상기 제 2노드의 전압이 상기 제 2임계치에 대해서 상기 제 1전압 측에 있도록 상기 제 2캐패시터를 충전하고, 상기 충전 후의 제 4기간에 있어서, 온 상태의 상기 제 2스위치로부터 출력되는 전압을 상기 제 2노드에 공급해도 좋다.

또, 상기 전압 설정 회로는, 상기 제 2기간에 있어서 상기 제 1스위치가 오프 한 후, 상기 제 3기간에 있어서의 상기 제 2캐패시터의 충전을 실시해도 좋다.

이 경우, 매우 적합하게는, 상기 전압 설정 회로는, 상기 제 1기간에 있어서, 상기 제 2노드의 전압이 상기 제 2임계치에 대해서 상기 제 2전압 측에 있도록 상기 제 2캐패시터를 충전한다.

또, 이 경우, 상기 전압 설정 회로는, 상기 제 1기간, 상기 제 2기간, 상기 제 3기간 및 상기 제 4기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단해도 좋고, 상기 제 2스위치와 상기 출력 단자를 차단해도 좋다.

혹은, 상기 전압 설정 회로는, 상기 제 1기간 및 상기 제 2기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단하고, 상기 제 2스위치와 상기 출력 단자를 접속하고, 상기 제 3기간 및 상기 제 4기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 접속하고, 상기 제 2스위치와 상기 출력 단자를 차단해도 좋다.

또, 상기 전압 설정 회로는, 상기 제 1기간 및 상기 제 2기간의 적어도 일부와 상기 제 3기간 및 상기 제 4기간의 적어도 일부가 겹치는 제 5기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단해도 좋고, 상기 제 2스위치와 상기 출력 단자를 차단해도 좋다.

이 경우, 상기 전압 설정 회로는, 상기 제 1기간에 있어서의 상기 제 1캐패시터의 충전과 병행하여, 상기 제 3기간에 있어서의 상기 제 2캐패시터의 충전을 실시해도 좋고, 상기 제 2기간에 있어서의 상기 제 1노드로의 전압 공급과 병행하여, 상기 제 4기간에 있어서의 상기 제 2노드로의 전압 공급을 실시해도 좋다.

이하, 본 발명의 실시형태에 대해서, 도면을 참조하여 설명한다.

＜제 1실시형태＞

도 1은, 본 발명의 제 1실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

도 1에 나타내는 레벨시프트회로는, p형 MOS트랜지스터(Qp1)와, n형 MOS트랜지스터(Qn1)와, 캐패시터(CA)와, 캐패시터(CB)와, 전압 설정 회로(1)를 가진다.

p형 MOS트랜지스터(Qp1)를 포함하는 회로는, 본 발명의 제 1스위치의 일 실시형태이다.

n형 MOS트랜지스터(Qn1)를 포함하는 회로는, 본 발명의 제 2스위치의 일 실시형태이다.

캐패시터(CA)는, 본 발명의 제 1캐패시터의 일 실시형태이다.

캐패시터(CB)는, 본 발명의 제 2캐패시터의 일 실시형태이다.

p형 MOS트랜지스터(Qp1)는, 노드(NA)의 전압에 따라 온 또는 오프 하는 스위치로서 동작한다. p형 MOS트랜지스터(Qp1)는, 노드(NA)의 전압이 'VDD－Vthp' 때에 온과 오프를 전환하고, 그 온일 때, 레벨 시프트 신호(O)의 출력 단자에 +측의 전압 'VDD'를 출력한다. 또한, 'Vthp'는, p형 MOS트랜지스터(Qp1)의 임계 전압을 나타낸다.

p형 MOS트랜지스터(Qp1)는, 노드(NA)의 전압이 'VDD－Vthp'보다 높은 경우에 오프 하고, 'VDD－Vthp'보다 낮은 경우에 온 한다.

도 1의 예에 나타내는 바와 같이, p형 MOS트랜지스터(Qp1)의 소스는 전원라인(VDD)에 접속되며, 그 드레인은 레벨 시프트 신호(O)의 출력 단자에 접속되며, 그 게이트는 노드(NA)에 접속된다.

n형 MOS트랜지스터(Qn1)는, 노드(NB)의 전압에 따라 온 또는 오프 하는 스위치로서 동작한다. n형 MOS트랜지스터(Qn1)는, 노드(NB)의 전압이 'VSS＋Vthn' 때에 온과 오프를 전환하고, 그 온일 때, 레벨 시프트 신호(O)의 출력 단자에 -측의 전압 'VSS'를 출력한다. 또한, 'Vthn'는, n형 MOS트랜지스터(Qn1)의 임계 전압을 나타낸다.

n형 MOS트랜지스터(Qn1)는, 노드(NB)의 전압이 'VSS＋Vthn'보다 높은 경우에 온 하고, 'VSS＋Vthn'보다 낮은 경우에 오프 한다.

도 1의 예에 나타내는 바와 같이, n형 MOS트랜지스터(Qn1)의 소스는 전원라인(VSS)에 접속되며, 그 드레인은 레벨 시프트 신호(O)의 출력 단자에 접속되며, 그 게이트는 노드(NB)에 접속된다.

캐패시터(CA)는, 그 한쪽의 단자에 제 1입력 신호(IN1)를 입력하고, 다른 쪽의 단자가 노드(NA)에 접속된다.

캐패시터(CB)는, 그 한쪽의 단자에 제 2입력 신호(IN2)를 입력하고, 다른 쪽의 단자가 노드(NB)에 접속된다.

전압 설정 회로(1)는, 예를 들면 레벨 시프트 동작을 개시하기 전이나, 레벨 시프트 동작중의 소정 기간에 있어서, 노드(NA)의 전압을 'VDD－Vthp'로 설정하고, 노드(NB)의 전압을 'VSS＋Vthn'로 설정한다. 그리고, 상기 소정 기간 후, 노드(NA 및 NB)를 플로팅 상태로 한다.

전압 설정 회로(1)는, 예를 들면 다음과 같이 하여, 노드(NA 및 NB)를 상기의 전압으로 설정한다.

즉, 전압 설정 회로(1)는, 우선 제 1기간에 있어서, 노드(NA)의 전압이 'VDD－Vthp'보다 낮은 전압이 되도록 캐패시터(CA)를 충전하고, 이 충전 후의 제 2기간에 있어서, 온 상태에 있는 p형 MOS트랜지스터(Qp1)로부터 출력되는 전압을 노드(NA)에 공급한다. 이것에 의해, 노드(NA)의 전압은 전압 'VDD'를 향해 상승하고, 그 전압이 'VDD－Vthp'에 도달한 시점에서, p형 MOS트랜지스터(Qp1)가 스스로 오프 한다. 그 결과, 노드(NA)의 전압은 'VDD－Vthp'로 설정된다.

또, 전압 설정 회로(1)는, 제 3기간에 있어서, 노드(NB)의 전압이 'VSS＋Vth n'보다 높은 전압이 되도록 캐패시터(CB)를 충전하고, 이 충전 후의 제 4기간에 있어서, 온 상태에 있는 n형 MOS트랜지스터(Qn1)로부터 출력되는 전압을 노드(NB)에 공급한다. 이것에 의해, 노드(NB)의 전압은 전압 'VSS'를 향해서 저하하고, 그 전압이 'VSS＋Vthn'에 도달한 시점에서, n형 MOS트랜지스터(Qn1)가 스스로 오프 한다. 그 결과, 노드(NB)의 전압은 'VSS＋Vthn'로 설정된다.

여기서, 상술한 구성을 가지는 도 1에 나타내는 레벨시프트회로의 동작을 설명한다.

소정 기간에 있어서, 노드(NA 및 NB)의 전압은, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)의 온／오프의 전환점의 전압('VDD－Vthp', 'VSS＋Vthn')으로 각각 설정된다. 그리고, 상기 소정 기간 후, 노드(NA 및 NB)는, 플로팅 상태로 설정된다.

이 상태에서, 제 1입력 신호(IN1)의 전압이 저하하는 방향으로 변화하면, 노드(NA)는 플로팅 상태에 있기 때문에, 노드(NA)의 전압도 제 1입력 신호(IN1)에 따라 'VDD－Vthp'보다 저하하는 방향으로 변화한다. 이것에 의해, p형 MOS트랜지스터(Qp1)는 온 한다. 또, 제 2입력 신호의 전압이 저하하는 방향으로 변화하면, 노드(NB)는 플로팅 상태에 있기 때문에, 노드(NB)의 전압도 제 2입력 신호(IN2)에 따라 'VSS＋Vthn'보다 저하하는 방향으로 변화한다. 이것에 의해, n형 MOS트랜지스터(Qn1)는 오프 한다. 따라서, 이 경우, p형 MOS트랜지스터(Qp1)가 온, n형 MOS트랜지스터(Qn1)가 오프 하기 때문에, 레벨 시프트 신호(O)의 전압은 'VDD'가 된다.

반대로, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)의 전압이 모두 상승하는 방향으로 변화하면, 노드(NA 및 NB)의 전압도 이것에 따라 모두 상승하는 방향으로 변화하기 때문에, p형 MOS트랜지스터(Qp1)는 오프 하고, n형 MOS트랜지스터(Qn1)는 온 한다. 그 결과, 레벨 시프트 신호(O)의 전압은 'VSS'가 된다.

이와 같이, 도 1에 나타내는 레벨시프트회로에 의하면, 비교적 작은 진폭을 가지는 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)를, 전원 전압(VDD~VSS)의 범위에서 변화하는 진폭의 큰 레벨 시프트 신호(O)로 변환할 수 있다.

또, 도 1에 나타내는 레벨시프트회로에서는, 전압 설정 회로(1)에 의해서 노드(NA)의 전압이 'VDD－Vthp'로 설정되며, 노드(NB)의 전압이 'VSS＋Vthn'로 설정된다. 이것에 의해, 예를 들면 제조상의 불균일에 의해서 트랜지스터의 임계 전압 'Vthp', 'Vthn'이 불균일해도, 노드(NA 및 NB)의 전압은, 전압 설정 회로(1)에 의해서, 이 불균일을 가미한 적절한 전압으로 설정된다.

따라서, 도 1에 나타내는 레벨시프트회로에 의하면, 트랜지스터(Qp1, Qn1)의 임계 전압의 불균일에 영향을 받지 않고, 안정된 레벨 시프트 동작을 실시할 수 있다.

또한, 도 1에 나타내는 레벨시프트회로에서는, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)를 동상(同相)의 신호로 함으로써, p형 MOS트랜지스터(Qp1) 또는 n형 MOS트랜지스터(Qn1)의 어느 한쪽을 온, 다른 쪽을 오프로 설정할 수 있기 때문에, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)를 관통하는 리크 전류는 거의 흐르지 않는다. 노드(NA 및 NB)에 대해서도, 레벨 시프트 동작시에는 플로팅 상태가 되기 때문에, 리크 전류는 흐르지 않는다.

따라서, 도 1에 나타내는 레벨시프트회로에 의하면, 레벨 시프트 동작에 수반하는 리크 전류를 억제하고, 소비 전력을 작게 할 수 있다.

게다가 도 1에 나타내는 레벨시프트회로에 있어서, 노드(NA 및 NB)의 전압은, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)의 온／오프의 전환점의 전압으로 각각 설정되어 있다. 이것에 의해, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)의 신호 진폭이, 임계 전압 'Vthp', 'Vthn'보다 작은 진폭이어도, 레벨 시프트 동작이 가능하다.

따라서, 도 1에 나타내는 레벨시프트회로에 의하면, 트랜지스터의 임계 전압보다 작은 진폭의 신호에 있어서도, 전원 전압(VDD~VSS)의 범위에서 변화하는 진폭의 큰 신호로 변환하는 것이 가능하고, 신호의 변환 범위를 넓게 할 수 있다.

＜제 2실시형태＞

다음에, 본 발명의 제 2실시형태에 대해 설명한다.

본 실시형태와 관련되는 레벨시프트회로는, 상술한 제 1실시형태와 관련되는 레벨시프트회로에 있어서의 전압 설정 회로의 구성을 보다 구체화한 것이다.

도 2는, 본 발명의 제 2실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이며, 도 1과 도 2의 동일 부호는 동일한 구성을 가진다.

도 2에 나타내는 레벨시프트회로는, 도 1에 나타내는 레벨시프트회로에 있어서의 전압 설정 회로(1)로서 p형 MOS트랜지스터(Qp2, Qp3)와, n형 MOS트랜지스터(Qn2, Qn3, Qn4)와, 제어회로(10)를 가지고 있고, 다른 구성에 대해서는 도 1에 나타내는 레벨시프트회로와 동일하다.

도 2에 나타내는 레벨시프트회로에 있어서, p형 MOS트랜지스터(Qp1)를 포함하는 회로는, 본 발명의 제 1스위치의 일 실시형태이다.

n형 MOS트랜지스터(Qn1)를 포함하는 회로는, 본 발명의 제 2스위치의 일 실시형태이다.

캐패시터(CA)는, 본 발명의 제 1캐패시터의 일 실시형태이다.

캐패시터(CB)는, 본 발명의 제 2캐패시터의 일 실시형태이다.

n형 MOS트랜지스터(Qn3 및 Qn4)를 포함하는 회로는, 본 발명의 제 1전압 공급 회로의 일 실시형태이다.

p형 MOS트랜지스터(Qp3)를 포함하는 회로는, 본 발명의 제 2전압 공급 회로의 일 실시형태이다.

p형 MOS트랜지스터(Qp2)를 포함하는 회로는, 본 발명의 제 3스위치의 일 실시형태이다.

n형 MOS트랜지스터(Qn2)를 포함하는 회로는, 본 발명의 제 4스위치의 일 실시형태이다.

n형 MOS트랜지스터(Qn3)는, 게이트에 입력되는 제어신호(S1)에 따라서, 노드(NA)에 전압 'VSS'를 공급한다. n형 MOS트랜지스터(Qn3)는, 노드(NA)와 전원라인(VSS)과의 사이에 접속되어 있고, 제 1기간(도 3의 시각(t1~t2))에 있어서 온 상태로 설정된다.

n형 MOS트랜지스터(Qn4)는, 게이트에 입력되는 제어신호(S1)에 따라서, 노드(NB)에 전압 'VSS'를 공급한다. n형 MOS트랜지스터(Qn4)는, 노드(NB)와 전원라인(VSS)과의 사이에 접속되어 있고, 제 1기간(도 3의 시각(t1~t2))에 있어서 온 상태가 된다.

p형 MOS트랜지스터(Qp2)는, 게이트에 입력되는 제어신호(S2)에 따라서, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)를 접속 또는 차단하는 스위치로서 동작한다. p형 MOS트랜지스터(Qp2)는, 제 2기간(도 3의 시각(t2~t3))에 있어서 p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)를 접속한다.

p형 MOS트랜지스터(Qp3)는, 게이트에 입력되는 제어신호(S3)에 따라서, 노드(NB)에 전압 'VDD'를 공급한다. p형 MOS트랜지스터(Qp3)는, 노드(NB)와 전원라인(VDD)과의 사이에 접속되어 있고, 제 3기간(도 3의 시각(t3~t4))에 있어서 온 상태로 설정된다.

n형 MOS트랜지스터(Qn2)는, 게이트에 입력되는 제어신호(S4)에 따라서 n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)를 접속 또는 차단하는 스위치로서 동작한다. n형 MOS트랜지스터(Qn2)는, 제 4기간(도 3의 시각(t4~t5))에 있어서, n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)를 접속한다.

제어회로(10)는, 노드(NA 및 NB)에 적절한 전압이 설정되도록, 상술한 제어신호(S1~S4)를 생성한다.

즉, 제 1기간(t1~t2)에 있어서, 제어신호(S1)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S1)를 전압 'VSS'로 설정한다.

제 1기간에 계속되는 제 2기간(t2~t3)에 있어서, 제어신호(S2)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S2)를 전압 'VDD'로 설정한다.

제 2기간에 계속되는 제 3기간(t3~t4)에 있어서, 제어신호(S3)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S3)를 전압 'VDD'로 설정한다.

제 3기간에 계속되는 제 4기간(t4~t5)에 있어서, 제어신호(S4)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S4)를 전압 'VSS'로 설정한다.

다음에, 상술한 구성을 가지는 도 2에 나타내는 레벨시프트회로의 동작에 대해서, 도 3을 참조하여 설명한다.

도 3은, 도 2에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 3(a)은, 제어신호(S1)의 전압파형을 나타낸다.

도 3(b)은, 제어신호(S2)의 전압파형을 나타낸다.

도 3(c)은, 제어신호(S3)의 전압파형을 나타낸다.

도 3(d)은, 제어신호(S4)의 전압파형을 나타낸다.

도 3(e)은, 제 1입력 신호(IN1)의 전압파형을 나타낸다.

도 3(f)은, 제 2입력 신호(IN2)의 전압파형을 나타낸다.

도 3(g)은, 노드(NA) 전압(V＿NA)의 전압파형을 나타낸다.

도 3(h)은, 노드(NB) 전압(V＿NB)의 전압파형을 나타낸다.

도 3(i)은, 레벨 시프트 신호(O)의 전압파형을 나타낸다.

노드(NA 및 NB)의 전압 설정을 실시하기 전의 초기 상태에 있어서, 제어회로(10)는, 제어신호(S1 및 S4)를 전압 'VSS', 제어신호(S2 및 S3)를 전압 'VDD'로 설정한다. 이 경우, 전압 설정 회로의 각 트랜지스터(Qp2, Qp3, Qn2, Qn3, Qn4)는 모두 오프 한다.

또, 이 초기 상태에 있어서, 제 1입력 신호(IN1)는 전압 'Vin'로 설정되며, 제 2입력 신호(IN2)는 전압 'VSS'로 설정된다. 또한, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)는, 전압 'Vin'을 하이레벨, 전압 'VSS'를 로레벨로 하는 2값의 신호이다.

제 1기간(t1~t2)에 있어서, 제어회로(10)는 제어신호(S1)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn3)가 온 하고, 노드(NA)는 전압 'VSS'로 설정되며, p형 MOS트랜지스터(Qp1)는 온 한다.

이때, n형 MOS트랜지스터(Qn4)가 온 하고, 노드(NB)도 전압 'VSS'로 설정되기 때문에, n형 MOS트랜지스터(Qn1)는 오프 한다.

제 1기간(t1~t2)에 있어서 n형 MOS트랜지스터(Qn1)를 오프 함으로써, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 함으로써 관통 전류의 발생을 방지할 수 있다.

노드(NA)가 전압 'VSS'로 설정된 후의 제 2기간(t2~t3)에 있어서, 제어회로(10)는 제어신호(S1)를 전압 'VSS'로 되돌리고, 제어신호(S2)를 전압 'VSS'로 하강시킨다. 이것에 의해, p형 MOS트랜지스터(Qp2)가 온 하고, 노드(NA)와 p형 MOS트랜지스터(Qp1)의 드레인이 접속된다.

이때, p형 MOS트랜지스터(Qp1)는 온 상태에 있고, 전원라인(VDD)으로부터 p형 MOS트랜지스터(Qp1)를 개입시켜 노드(NA)에 전류가 흐르기 때문에, 노드(NA)의 전압(V＿NA)은 전압 'VDD'를 향해 상승한다.

전압(V＿NA)이 'VDD－Vthp'에 도달하면, p형 MOS트랜지스터(Qp1)가 스스로 오프 하기 때문에, 전압(V＿NA)의 상승은 정지한다. 그 결과, 노드(NA)의 전압 (V＿NA)은 'VDD－Vthp'로 설정된다.

p형 MOS트랜지스터(Qp1)가 오프 한 후의 제 3기간(t3~t4)에 있어서, 제어회로(10)는 제어신호(S2)를 전압 'VDD'로 되돌리고, 제어신호(S3)를 전압 'VSS'로 하강시킨다. 이것에 의해, p형 MOS트랜지스터(Qp3)가 온 하고, 노드(NB)는 전압 'VDD'로 설정되며, n형 MOS트랜지스터(Qn1)는 온 한다.

또한, 이때 p형 MOS트랜지스터(Qp1)는 오프 상태에 있기 때문에, n형 MOS트랜지스터(Qn1)가 온으로 변화해도, 양자를 관통하는 전류는 흐르지 않는다.

노드(NB)가 전압 'VDD'로 설정된 후의 제 4기간(t4~t5)에 있어서, 제어회로(10)는 제어신호(S3)를 전압 'VDD'로 되돌리고, 제어신호(S4)를 전압 'VDD'로 상승시킨다. 이것에 의해, n형 MOS트랜지스터(Qn2)가 온 하고, 노드(NB)와, n형 MOS트랜지스터(Qn1)의 드레인이 접속된다.

이때, n형 MOS트랜지스터(Qn1)는 온 상태에 있고, 노드(NB)로부터 n형 MOS트랜지스터(Qn1)를 개입시켜 전원라인(VSS)에 전류가 흐르기 때문에, 노드(NB)의 전압(V＿NB)은 전압 'VSS'를 향해서 저하한다.

전압(V＿NB)이 'VSS＋Vthn'에 도달하면, n형 MOS트랜지스터(Qn1)가 스스로 오프 하기 때문에, 전압(V＿NB)의 저하는 정지한다. 그 결과, 노드(NB)의 전압(V＿NB)은 'VSS＋Vthn'로 설정된다.

노드(NA)의 전압(V＿NA)이 'VDD－Vthp', 노드(NB)의 전압(V＿NB)이 'VSS＋Vthn'로 설정된 후, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)는 동상(同相)으로 변화한다(시각(t6) 이후).

예를 들면 시각(t6~t7)에 있어서, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)가 로레벨(VSS)이 되며, 전압(V＿NA)은 'VDD－Vthp－Vin', 전압(V＿NB)은 'VSS＋Vthn'이 된다. 이것에 의해, p형 MOS트랜지스터(Qp1)가 온, n형 MOS트랜지스터(Qn1)가 오프 하기 때문에, 레벨 시프트 신호(O)는 전압 'VDD' 가 된다.

또, 예를 들면 시각(t7~t8)에 있어서, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)가 하이레벨(Vin)이 되며, 전압(V＿NA)은 'VDD－Vthp', 전압(V＿NB)은 'VSS＋Vthn＋Vin'가 된다. 이것에 의해, n형 MOS트랜지스터(Qn1)가 온, p형 MOS트랜지스터(Qp1)가 오프 하기 때문에, 레벨 시프트 신호(O)는 전압 'VSS'가 된다.

이상 설명한 바와 같이, 본 실시형태와 관련되는 레벨시프트회로에 의하면, 노드(NA)의 전압이 'VDD－Vthp'로 설정되며, 노드(NB)의 전압이 'VSS＋Vthn'로 설정되기 때문에, 트랜지스터(Qp1, Qn1)의 임계 전압의 불균일에 영향을 받지 않고, 안정된 레벨 시프트 동작을 실시할 수 있다.

또, 노드(NA 및 NB)의 전압 설정 기간(t1~t5)이나 레벨 시프트 동작의 기간에 있어서, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 하는 것을 방지할 수 있기 때문에, 레벨 시프트 동작에 수반하는 리크 전류를 억제하고, 소비 전력을 작게 할 수 있다.

또한, 노드(NA 및 NB)의 전압이, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)의 온／오프의 전환점의 전압으로 각각 설정되기 때문에, 트랜지스터의 임계 전압보다 작은 진폭의 신호에 있어서도 레벨 시프트 동작이 가능하고, 신호의 변환 범위를 넓게 할 수 있다.

＜제 3실시형태＞

다음에, 본 발명의 제 3실시형태에 대해 설명한다.

제 2실시형태와 관련되는 레벨시프트회로(도 2)에서는, 고전위 측의 노드(NA)의 전압 설정을 실시한 후에 저전위 측의 노드(NB)의 전압 설정을 실시하지만, 본 실시형태와 관련되는 레벨시프트회로(도 4)에서는, 저전위 측의 노드(NB)의 전압 설정을 실시한 후에 고전위 측의 노드(NA)의 전압 설정을 실시한다.

도 4는, 본 발명의 제 3실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이며, 도 1과 도 3의 동일 부호는 동일한 구성을 가진다.

도 4에 나타내는 레벨시프트회로는, 도 1에 나타내는 레벨시프트회로에 있어서의 전압 설정 회로(1)로서 p형 MOS트랜지스터(Qp2, Qp3, Qp4)와, n형 MOS트랜지스터(Qn2, Qn3)와, 제어회로(10A)를 가지고 있고, 다른 구성에 대해서는 도 1에 나타내는 레벨시프트회로와 동일하다.

도 4에 나타내는 레벨시프트회로에 있어서, n형 MOS트랜지스터(Qn1)를 포함하는 회로는, 본 발명의 제 1스위치의 일 실시형태이다.

p형 MOS트랜지스터(Qp1)를 포함하는 회로는, 본 발명의 제 2스위치의 일 실시형태이다.

캐패시터(CB)는, 본 발명의 제 1캐패시터의 일 실시형태이다.

캐패시터(CA)는, 본 발명의 제 2캐패시터의 일 실시형태이다.

p형 MOS트랜지스터(Qp3 및 Qp4)를 포함하는 회로는, 본 발명의 제 1전압 공급 회로의 일 실시형태이다.

n형 MOS트랜지스터(Qn3)를 포함하는 회로는, 본 발명의 제 2전압 공급 회로의 일 실시형태이다.

n형 MOS트랜지스터(Qn2)를 포함하는 회로는, 본 발명의 제 3스위치의 일 실시형태이다.

p형 MOS트랜지스터(Qp2)를 포함하는 회로는, 본 발명의 제 4스위치의 일 실시형태이다.

p형 MOS트랜지스터(Qp3)는, 게이트에 입력되는 제어신호(S3)에 따라서, 노드(NB)에 전압 'VDD'를 공급한다. p형 MOS트랜지스터(Qp3)는, 노드(NB)와 전원라인(VDD)과의 사이에 접속되어 있고, 제 1기간(도 5의 시각(t11~t12))에 있어서 온 상태로 설정된다.

p형 MOS트랜지스터(Qp4)는, 게이트에 입력되는 제어신호(S3)에 따라서, 노드(NA)에 전압 'VDD'를 공급한다. p형 MOS트랜지스터(Qp4)는, 노드(NA)와 전원라인(VDD)과의 사이에 접속되어 있고, 제 1기간(도 5의 시각(t11~t12))에 있어서 온 상태로 설정된다.

n형 MOS트랜지스터(Qn2)는, 게이트에 입력되는 제어신호(S4)에 따라서, n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)를 접속 또는 차단하는 스위치로서 동작한다. n형 MOS트랜지스터(Qn2)는, 제 2기간(도 5의 시각(t12~t13))에 있어서, n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)를 접속한다.

n형 MOS트랜지스터(Qn3)는, 게이트에 입력되는 제어신호(S1)에 따라서, 노드(NA)에 전압 'VSS'를 공급한다. n형 MOS트랜지스터(Qn3)는, 노드(NA)와 전원라 인(VSS)과의 사이에 접속되어 있고, 제 3기간(도 5의 시각(t13~t14))에 있어서 온 상태로 설정된다.

p형 MOS트랜지스터(Qp2)는, 게이트에 입력되는 제어신호(S2)에 따라서, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)를 접속 또는 차단하는 스위치로서 동작한다. p형 MOS트랜지스터(Qp2)는, 제 4기간(도 5의 시각(t14~t15))에 있어서, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)를 접속한다.

제어회로(10A)는, 노드(NA 및 NB)에 적절한 전압이 설정되도록, 상술한 제어신호(S1~S4)를 생성한다.

즉, 제 1기간(t11~t12)에 있어서, 제어신호(S3)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S3)를 전압 'VDD'로 설정한다.

제 1기간에 계속되는 제 2기간(t12~t13)에 있어서, 제어신호(S4)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S4)를 전압 'VSS'로 설정한다.

제 2기간에 계속되는 제 3기간(t13~t14)에 있어서, 제어신호(S1)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S1)를 전압 'VSS'로 설정한다.

제 3기간에 계속되는 제 4기간(t14~t15)에 있어서, 제어신호(S2)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S2)를 전압 'VDD'로 설정한다.

다음에, 상술한 구성을 가지는 도 4에 나타내는 레벨시프트회로의 동작에 대해서, 도 5를 참조하여 설명한다.

도 5는, 도 4에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 5(a)~(i)의 신호파형은, 도 3(a)~(i)의 신호파형에 대응한다.

노드(NA 및 NB)의 전압 설정을 실시하기 전의 초기 상태에 있어서, 제어회로(10A)는 제어신호(S1 및 S4)를 전압 'VSS', 제어신호(S2 및 S3)를 전압 'VDD'로 설정하고, 전압 설정 회로의 각 트랜지스터(Qp2, Qp3, Qp4, Qn2, Qn3)를 모두 오프 시킨다.

또, 이 초기 상태에 있어서, 제 1입력 신호(IN1)는 하이레벨의 전압 'Vin'로 설정되며, 제 2입력 신호(IN2)는 로레벨의 전압 'VSS'로 설정된다.

제 1기간(t1~t2)에 있어서, 제어회로(10A)는 제어신호(S3)를 전압 'VSS'로 설정한다. 이것에 의해, p형 MOS트랜지스터(Qp3)가 온 하고, 노드(NB)는 전압 'VDD'로 설정되며, n형 MOS트랜지스터(Qn1)는 온 한다.

이때, p형 MOS트랜지스터(Qp4)가 온 하고, 노드(NA)도 전압 'VDD'로 설정되기 때문에, p형 MOS트랜지스터(Qp1)는 오프 한다.

제 1기간(t11~t12)에 있어서 p형 MOS트랜지스터(Qp1)를 오프 함으로써, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 함으로써 관통 전류의 발생을 방지할 수 있다.

노드(NB)가 전압 'VDD'로 설정된 후의 제 2기간(t12~t13)에 있어서, 제어회로(10A)는 제어신호(S3)를 전압 'VDD'로 되돌리고, 제어신호(S4)를 전압 'VDD'로 상승시킨다. 이것에 의해, n형 MOS트랜지스터(Qn2)가 온 하고, n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)가 접속된다.

이때, n형 MOS트랜지스터(Qn1)는 온 상태에 있고, 노드(NB)로부터 n형 MOS트 랜지스터(Qn1)를 개입시켜 전원라인(VSS)에 전류가 흐르기 때문에, 노드(NB)의 전압(V＿NB)은 전압 'VSS'를 향해서 저하한다.

전압(V＿NB)이 'VSS＋Vthn'에 도달하면, n형 MOS트랜지스터(Qn1)가 스스로 오프 하기 때문에, 전압(V＿NB)의 저하는 정지한다. 그 결과, 노드(NB)의 전압(V＿NB)은 'VSS＋Vthn'로 설정된다.

n형 MOS트랜지스터(Qn1)가 오프 한 후의 제 3기간(t13~t14)에 있어서, 제어회로(10A)는 제어신호(S4)를 전압 'VSS'로 되돌리고, 제어신호(S1)를 전압 'VDD'로 상승시킨다. 이것에 의해, n형 MOS트랜지스터(Qn3)가 온 하고, 노드(NA)는 전압 'VSS'로 설정되며, p형 MOS트랜지스터(Qp1)는 온 한다.

또한 이때 n형 MOS트랜지스터(Qn1)는 오프 상태에 있기 때문에, p형 MOS트랜지스터(Qp1)가 온으로 변화해도, 양자를 관통하는 전류는 흐르지 않는다.

노드(NA)가 전압 'VSS'로 설정된 후의 제 4기간(t14~t15)에 있어서, 제어회로(10A)는 제어신호(S1)를 전압 'VSS'로 되돌리고, 제어신호(S2)를 전압 'VSS'로 하강시킨다. 이것에 의해, p형 MOS트랜지스터(Qp2)가 온 하고, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)가 접속된다.

이때, p형 MOS트랜지스터(Qp1)는 온 상태에 있고, 전원라인(VDD)으로부터 p형 MOS트랜지스터(Qp1)를 개입시켜 노드(NA)에 전류가 흐르기 때문에, 노드(NA)의 전압(V＿NA)은 전압 'VDD'를 향해 상승한다.

전압(V＿NA)이 'VDD－Vthp'에 도달하면, p형 MOS트랜지스터(Qp1)가 스스로 오프 하기 때문에, 전압(V＿NA)의 상승은 정지한다. 그 결과, 노드(NA)의 전압 (V＿NA)은 'VDD－Vthp'로 설정된다.

노드(NA)의 전압(V＿NA)이 'VDD－Vthp', 노드(NB)의 전압(V＿NB)이 'VSS＋Vthn'로 설정된 후의 동작에 대해서는, 도 2에 나타내는 레벨시프트회로와 동일하다.

예를 들면 시각(t16~t17)에 있어서, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)가 로레벨(VSS)이 되면, p형 MOS트랜지스터(Qp1)가 온, n형 MOS트랜지스터(Qn1)가 오프 하고, 레벨 시프트 신호(O)는 전압 'VDD'가 된다.

또, 예를 들면 시각(t17~t18)에 있어서, 제 1입력 신호(IN1) 및 제 2입력 신호(IN2)가 하이레벨(Vin)이 되면, n형 MOS트랜지스터(Qn1)가 온, p형 MOS트랜지스터(Qp1)가 오프 하고, 레벨 시프트 신호(O)는 전압 'VSS'가 된다.

이상 설명한 바와 같이, 본 실시형태와 관련되는 레벨시프트회로에 있어서도, 도 2에 나타내는 레벨시프트회로와 동일한 동작이 실현되기 때문에, 이것과 같은 효과를 얻을 수 있다.

즉, 노드(NA)의 전압이 'VDD－Vthp', 노드(NB)의 전압이 'VSS＋Vthn'로 설정되기 때문에, 트랜지스터(Qp1, Qn1)의 임계 전압의 불균일에 영향을 받지 않고, 안정된 레벨 시프트 동작을 실시할 수 있다.

또, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 하는 것을 방지할 수 있기 때문에, 레벨 시프트 동작에 수반하는 리크 전류를 억제할 수 있다.

또, 노드(NA 및 NB)의 전압이, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스 터(Qn1)의 온／오프의 전환점의 전압으로 각각 설정되기 때문에, 트랜지스터의 임계 전압보다 작은 진폭의 신호에 있어서도 레벨 시프트 동작이 가능하다.

＜제 4실시형태＞

다음에, 본 발명의 제 4실시형태에 대해 설명한다.

제 2및 제 3실시형태와 관련되는 레벨시프트회로에서는, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 함으로써 관통 전류의 발생을 막기 때문에, 노드(NA 및 NB)의 전압 설정이 따로따로 행해지고 있지만, 본 실시형태와 관련되는 레벨시프트회로에서는, 양자의 전압 설정을 병행하여 실시한다.

도 6은, 본 발명의 제 4실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이며, 도 1과 도 6의 동일 부호는 동일한 구성을 가진다.

도 6에 나타내는 레벨시프트회로는, 도 1에 나타내는 레벨시프트회로에 있어서의 전압 설정 회로(1)로서, p형 MOS트랜지스터(Qp2, Qp3, Qp5)와, n형 MOS트랜지스터(Qn2, Qn3, Qn5)와, 제어회로(10B)를 가지고 있고, 다른 구성에 대해서는 도 1에 나타내는 레벨시프트회로와 동일하다.

도 6에 나타내는 레벨시프트회로에 있어서, p형 MOS트랜지스터(Qp1)를 포함하는 회로는, 본 발명의 제 1스위치의 일 실시형태이다.

n형 MOS트랜지스터(Qn1)를 포함하는 회로는, 본 발명의 제 2스위치의 일 실시형태이다.

캐패시터(CA)는, 본 발명의 제 1캐패시터의 일 실시형태이다.

캐패시터(CB)는, 본 발명의 제 2캐패시터의 일 실시형태이다.

n형 MOS트랜지스터(Qn3)를 포함하는 회로는, 본 발명의 제 1전압 공급 회로의 일 실시형태이다.

p형 MOS트랜지스터(Qp3)를 포함하는 회로는, 본 발명의 제 2전압 공급 회로의 일 실시형태이다.

p형 MOS트랜지스터(Qp2)를 포함하는 회로는, 본 발명의 제 3스위치의 일 실시형태이다.

n형 MOS트랜지스터(Qn2)를 포함하는 회로는, 본 발명의 제 4스위치의 일 실시형태이다.

p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)를 포함하는 회로는, 본 발명의 제 5스위치의 일 실시형태이다.

n형 MOS트랜지스터(Qn3)는, 게이트에 입력되는 제어신호(S1)에 따라서, 노드(NA)에 전압 'VSS'를 공급한다. n형 MOS트랜지스터(Qn3)는, 노드(NA)와 전원라인(VSS)과의 사이에 접속되어 있고, 제 1기간(도 7의 시각(t21~t22))에 있어서 온 상태로 설정된다.

p형 MOS트랜지스터(Qp2)는, 게이트에 입력되는 제어신호(S2)에 따라서, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)를 접속 또는 차단하는 스위치로서 동작한다. p형 MOS트랜지스터(Qp2)는, 제 2기간(도 7의 시각(t22~t23))에 있어서, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)를 접속한다.

p형 MOS트랜지스터(Qp3)는, 게이트에 입력되는 제어신호(S3)에 따라서, 노드(NB)에 전압 'VDD'를 공급한다. p형 MOS트랜지스터(Qp3)는, 노드(NB)와 전원라 인(VDD)과의 사이에 접속되어 있고, 제 1기간(도 7의 시각(t21~t22))에 있어서 온 상태로 설정된다.

n형 MOS트랜지스터(Qn2)는, 게이트에 입력되는 제어신호(S4)에 따라서, n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)를 접속 또는 차단하는 스위치로서 동작한다. n형 MOS트랜지스터(Qn2)는, 제 2기간(도 7의 시각(t22~t23))에 있어서, n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)를 접속한다.

p형 MOS트랜지스터(Qp5)는, 게이트에 입력되는 제어신호(S5)에 따라서, p형 MOS트랜지스터(Qp1)의 드레인과 레벨 시프트 신호(O)의 출력 단자를 접속 또는 차단하는 스위치로서 동작한다. p형 MOS트랜지스터(Qp5)는, 제 1기간 및 제 2기간(도 7의 t21~t23)에 있어서, 오프 상태로 설정된다.

n형 MOS트랜지스터(Qn5)는, 게이트에 입력되는 제어신호(S6)에 따라서, n형 MOS트랜지스터(Qn1)의 드레인과 레벨 시프트 신호(O)의 출력 단자를 접속 또는 차단하는 스위치로서 동작한다. n형 MOS트랜지스터(Qn5)는, 제 1기간 및 제 2기간(도 7의 t21~t23)에 있어서, 오프 상태로 설정된다.

제어회로(10B)는, 노드(NA 및 NB)에 적절한 전압이 설정되도록, 상술한 제어신호(S1~S6)를 생성한다.

즉, 제 1기간(t21~t22)에 있어서, 제어신호(S1)를 전압 'VDD', 제어신호(S3)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S1)를 전압 'VSS', 제어신호(S3)를 전압 'VDD'로 설정한다. 제어신호(S1 및 S3)는 역상의 신호가 된다.

또, 제 1기간에 계속되는 제 2기간(t22~t23)에 있어서, 제어신호(S2)를 전압 'VSS', 제어신호(S4)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S2)를 전압 'VDD', 제어신호(S4)를 전압 'VSS'로 설정한다. 제어신호(S2 및 S4)는 역상의 신호가 된다.

또한, 제 1기간 및 제 2기간(t21~t23)에 있어서, 제어신호(S5)를 전압 'VDD', 제어신호(S6)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S5)를 전압 'VSS', 제어신호(S6)를 전압 'VDD'로 설정한다. 제어신호(S5 및 S6)는 역상의 신호가 된다.

다음에, 상술한 구성을 가지는 도 6에 나타내는 레벨시프트회로의 동작에 대해서, 도 7을 참조하여 설명한다.

도 7은, 도 6에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 7(a)은, 제어신호(S3)의 전압파형을 나타낸다.

도 7(b)은, 제어신호(S2)의 전압파형을 나타낸다.

도 7(c)은, 제어신호(S5)의 전압파형을 나타낸다.

도 7(d)~(h)의 신호파형은, 도 3(e)~(i)의 신호파형에 대응한다.

또한 제어신호(S1)의 전압파형은, 도 7(a)에 나타내는 제어신호(S3)에 대해서 역상이 된다.

제어신호(S4)의 전압파형은, 도 7(b)에 나타내는 제어신호(S2)에 대해서 역상이 된다.

제어신호(S6)의 전압파형은, 도 7(c)에 나타내는 제어신호(S5)에 대해서 역 상이 된다.

노드(NA 및 NB)의 전압 설정을 실시하기 전의 초기 상태에 있어서, 제어회로(10B)는 제어신호(S1 및 S4)를 전압 'VSS', 제어신호(S2 및 S3)를 전압 'VDD'로 설정하고, 트랜지스터(Qp2, Qp3, Qn2, Qn3)를 오프 시킨다.

또, 이 초기 상태에 있어서, 제 1입력 신호(IN1)는 하이레벨의 전압 'Vin'로 설정되며, 제 2입력 신호(IN2)는 로레벨의 전압 'VSS'로 설정된다.

제 1기간(t21~t22)에 있어서, 제어회로(10B)는 제어신호(S1)를 전압 'VDD'로 설정하고, 제어신호(S3)를 전압 'VSS'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn3) 및 p형 MOS트랜지스터(Qp3)가 모두 온 하고, 노드(NA)가 전압 'VSS', 노드(NB)가 전압 'VDD'로 설정된다. 이것에 의해, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 모두 온 한다.

한편, 이때 제어회로(10B)는 제어신호(S5)를 전압 'VDD', 제어신호(S6)를 전압 'VSS'로 설정하기 때문에, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)가 모두 오프 한다. 그 때문에, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 해도, 관통 전류는 흐르지 않는다.

노드(NA)가 전압 'VSS', 노드(NB)가 전압 'VDD'로 설정된 후의 제 2기간(t22~t23)에 있어서, 제어회로(10B)는 제어신호(S1)를 전압 'VSS', 제어신호(S3)를 전압 'VDD'로 되돌리고, 대신에 제어신호(S2)를 전압 'VSS', 제어신호(S4)를 전압 'VDD'로 설정한다. 이것에 의해, p형 MOS트랜지스터(Qp2)가 온 하고, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)가 접속되는 것과 동시에, n형 MOS트랜지스터 (Qn2)가 온 하고, n형 MOS트랜지스터(Qn1)의 드레인과 노드(NB)가 접속된다.

이때, p형 MOS트랜지스터(Qp1)는 온 상태에 있기 때문에, 노드(NA)의 전압(V＿NA)은 전압 'VDD'를 향해 상승하고, 이 전압(V＿NA)이 'VDD－Vthp'에 도달한 시점에서, p형 MOS트랜지스터(Qp1)가 스스로 오프 한다. 또, n형 MOS트랜지스터(Qn1)는 온 상태에 있기 때문에, 노드(NB)의 전압(V＿NB)은 전압 'VSS'를 향해서 저하하고, 이 전압(V＿NB)이 'VSS＋Vthn'에 도달한 시점에서, n형 MOS트랜지스터(Qn1)가 스스로 오프 한다.

그 결과, 노드(NA)의 전압(V＿NA)은 'VDD－Vthp'로 설정되며, 노드(NB)의 전압(V＿NB)은 'VSS＋Vthn'로 설정된다.

또한, 이 제 2기간(t22~t23)에 있어서, 제어회로(10B)는 제어신호(S5)를 전압 'VDD', 제어신호(S6)를 전압 'VSS'로 연속 설정하기 때문에, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 하는 상태가 되어도, 관통 전류는 흐르지 않는다.

노드(NA)의 전압(V＿NA)이 'VDD－Vthp', 노드(NB)의 전압(V＿NB)이 'VSS＋Vthn'로 설정된 후의 동작에 대해서는, 도 2에 나타내는 레벨시프트회로와 동일하다.

이상 설명한 바와 같이, 본 실시형태와 관련되는 레벨시프트회로에 있어서도, 도 2에 나타내는 레벨시프트회로와 동일한 동작이 실현되기 때문에, 이것과 같은 효과를 얻을 수 있다.

즉, 노드(NA)의 전압이 'VDD－Vthp', 노드(NB)의 전압이 'VSS＋Vthn'로 설정 되기 때문에, 트랜지스터(Qp1, Qn1)의 임계 전압의 불균일에 영향을 받지 않고, 안정된 레벨 시프트 동작을 실시할 수 있다.

또, 노드(NA 및 NB)의 전압이, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)의 온／오프의 전환점의 전압으로 각각 설정되기 때문에, 트랜지스터의 임계 전압보다 작은 진폭의 신호에 있어서도 레벨 시프트 동작이 가능하다.

또, 본 실시형태와 관련되는 레벨시프트회로에 의하면, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 하는 기간에 있어서, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)를 오프 시키는 것으로, 관통 전류의 발생을 확실히 방지할 수 있다.

또한, 본 실시형태와 관련되는 레벨시프트회로에 의하면, 노드(NA 및 NB)의 전압 설정을 병행하여 실시할 수 있기 때문에, 이 전압 설정에 수반하여 레벨 시프트 신호(O)의 출력이 무효가 되는 기간을 단축할 수 있다.

＜제 5실시형태＞

다음에, 본 발명의 제 5실시형태에 대해 설명한다.

도 8은, 본 발명의 제 5실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이며, 도 6과 도 8의 동일 부호는 동일한 구성요소를 나타낸다.

도 8에 나타내는 레벨시프트회로는, 도 6에 나타내는 레벨시프트회로에 있어서의 제어회로(10B)를 제어회로(10C)로 바꿔 놓고, 또한, 캐패시터(CA 및 CB)에 대해서 공통의 입력 신호(IN)를 인가한 것이며, 다른 구성에 대해서는 도 6에 나타내는 레벨시프트회로와 동일하다.

제어회로(10C)는, 다음과 같은 타이밍의 제어신호(S1~S6)를 생성한다.

즉, 제 1기간(도 9의 시각(t31~t32))에 있어서, 제어신호(S1)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S1)를 전압 'VSS'로 설정한다.

제 1기간에 계속되는 제 2기간(도 9의 시각(t32~t33))에 있어서, 제어신호(S2)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S2)를 전압 'VDD'로 설정한다.

제 2기간에 계속되는 제 3기간(도 9의 시각(t33~t34))에 있어서, 제어신호(S3)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S3)를 전압 'VDD'로 설정한다.

제 3기간에 계속되는 제 4기간(도 9의 시각(t34~t35))에 있어서, 제어신호(S4)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S4)를 전압 'VSS'로 설정한다.

제어신호(S5)는, 제 1기간 ~ 제 4기간(도 9의 시각(t31~t35))에 있어서 전압 'VDD'로 설정하고, 다른 기간에 있어서 전압 'VSS'로 설정한다.

제어신호(S6)는, 제 1기간 ~ 제 4기간(도 9의 시각(t31~t35))에 있어서 전압 'VSS'로 설정하고, 다른 기간에 있어서 전압 'VDD'로 설정한다.

상술한 구성을 가지는 도 8에 나타내는 레벨시프트회로의 동작에 대해서, 도 9를 참조하여 설명한다.

도 9는, 도 8에 나타내는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 9(a)~(d), (h)~(j)의 신호파형은, 도 3(a)~(d),(g)~(i)의 신호파형에 대응한다.

도 9(e)는, 제어신호(S5)의 전압파형을 나타낸다.

도 9(f)는, 제어신호(S6)의 전압파형을 나타낸다.

도 9(g)는, 입력 신호(IN)의 전압파형을 나타낸다.

노드(NA 및 NB)의 전압 설정을 실시하기 전의 초기 상태에 있어서, 제어회로(10C)는 제어신호(S1 및 S4)를 전압 'VSS', 제어신호(S2 및 S3)를 전압 'VDD'로 설정한다. 이 경우, 트랜지스터(Qp2, Qp3, Qn2, Qn3)는 오프로 설정된다.

한편, 이 초기 상태에 있어서, 입력 신호(IN)는, 하이레벨(Vin)과 로레벨(VSS)과의 사이에 임의로 변화하는 상태에 있다.

입력 신호(IN)가 하이레벨(Vin)이 되는 제 1기간(t31~t32)에 있어서, 제어회로(10C)는 제어신호(S1)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn3)가 온 하고, 노드(NA)가 전압 'VSS'로 설정되며, p형 MOS트랜지스터(Qp1)가 온 한다.

노드(NA)가 전압 'VSS'로 설정된 후의 제 2기간(t32~t33)에 있어서, 제어회로(10C)는 제어신호(S1)를 전압 'VSS'로 되돌리고, 제어신호(S2)를 전압 'VSS'로 하강시킨다. 이것에 의해, p형 MOS트랜지스터(Qp2)가 온 하고, p형 MOS트랜지스터(Qp1)의 드레인과 노드(NA)가 접속된다.

이때, p형 MOS트랜지스터(Qp1)는 온 상태에 있기 때문에, 노드(NA)의 전압(V＿NA)은 전압 'VDD'를 향해 상승한다. 전압(V＿NA)이 'VDD－Vthp'에 도달한 시 점에서, p형 MOS트랜지스터(Qp1)가 스스로 오프 하고, 노드(NA)의 전압(V＿NA)은 'VDD－Vthp'로 설정된다.

p형 MOS트랜지스터(Qp1)가 오프 한 후, 입력 신호(IN)가 로레벨(VSS)이 되는 제 3기간(t33~t34)에 있어서, 제어회로(10C)는 제어신호(S2)를 전압 'VDD'로 되돌리고, 제어신호(S3)를 전압 'VSS'로 하강시킨다. 이것에 의해, p형 MOS트랜지스터(Qp3)가 온 하고, 노드(NB)가 전압 'VDD'로 설정되며, n형 MOS트랜지스터(Qn1)가 온 한다.

노드(NB)가 전압 'VDD'로 설정된 후의 제 4기간(t4~t5)에 있어서, 제어회로(10C)는 제어신호(S3)를 전압 'VDD'로 되돌리고, 제어신호(S4)를 전압 'VDD'로 상승시킨다. 이것에 의해, n형 MOS트랜지스터(Qn2)가 온 하고, 노드(NB)와, n형 MOS트랜지스터(Qn1)의 드레인이 접속된다.

이때, n형 MOS트랜지스터(Qn1)는 온 상태에 있기 때문에, 노드(NB)의 전압(V＿NB)은 전압 'VSS'를 향해서 저하한다. 전압(V＿NB)이 'VSS＋Vthn'에 도달한 시점에서, n형 MOS트랜지스터(Qn1)가 스스로 오프 하고, 노드(NB)의 전압(V＿NB)은 'VSS＋Vthn'로 설정된다.

상술한 제 1기간 ~ 제 4기간(t31~t35)을 통해서, 제어회로(10B)는 제어신호(S5)를 전압 'VDD', 제어신호(S6)를 전압 'VSS'로 설정한다. 이것에 의해, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)가 오프 하기 때문에, 이 기간에 있어서 p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)가 동시에 온 하는 상태가 되어도, 관통 전류는 흐르지 않는다.

노드(NA)의 전압(V＿NA)이 'VDD－Vthp', 노드(NB)의 전압(V＿NB)이 'VSS＋Vthn'로 설정된 후의 동작에 대해서는, 도 2에 나타내는 레벨시프트회로와 동일하다.

이상 설명한 바와 같이, 본 실시형태와 관련되는 레벨시프트회로에 있어서도, 도 2에 나타내는 레벨시프트회로와 동일한 동작이 실현되기 때문에, 이것과 같은 효과를 얻을 수 있다.

즉, 노드(NA)의 전압이 'VDD－Vthp', 노드(NB)의 전압이 'VSS＋Vthn'로 설정되기 때문에, 트랜지스터(Qp1, Qn1)의 임계 전압의 불균일에 영향을 받지 않고, 안정된 레벨 시프트 동작을 실시할 수 있다.

또, 노드(NA 및 NB)의 전압이, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)의 온／오프의 전환점의 전압으로 각각 설정되기 때문에, 트랜지스터의 임계 전압보다 작은 진폭의 신호에 있어서도 레벨 시프트 동작이 가능하다.

또, 본 실시형태와 관련되는 레벨시프트회로에 의하면, 노드(NA 및 NB)의 전압을 설정하는 기간(t31~t35)에 있어서 p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)를 오프 시키는 것으로, 관통 전류의 발생을 확실히 방지할 수 있다.

또한, 본 실시형태와 관련되는 레벨시프트회로에 의하면, 입력 신호(IN)가 하이레벨(Vin)일 때에 노드(NA)의 전압 설정(제 1기간 및 제 2기간)을 실시하고, 입력 신호(IN)가 로레벨(VSS)일 때에 노드(NB)의 전압 설정(제 3기간 및 제 4기간)을 실시한다. 이것에 의해, 제 2 ~ 제 4실시형태와 관련되는 레벨시프트회로와 같이, 2개의 입력 신호(IN1, IN2)를 동시에 다른 전압으로 설정할 필요가 없기 때 문에, 회로 구성을 간단하고 편리하게 할 수 있다.

＜제 6실시형태＞

다음에, 본 발명의 제 6실시형태에 대해 설명한다.

제 6실시형태와 관련되는 레벨시프트회로는, 예를 들면 도 8에 나타내는 레벨시프트회로와 같은 구성을 가지고 있고, 양자의 차이는, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn6)의 제어 방법에 있다.

도 10은, 제 6실시형태와 관련되는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 10(a)~(j)의 신호파형은, 도 9(a)~(j)의 신호파형에 대응한다.

본 실시형태와 관련되는 레벨시프트회로에서는, 도 10(e)에 나타내는 바와 같이, 입력 신호(IN)가 하이레벨(Vin)이 되는 제 1기간 및 제 2기간(t31~t33)에 있어서, 제어신호(S5 및 S6)가 전압 'VDD'로 설정된다. 이것에 의해, p형 MOS트랜지스터(Qp5)가 오프, n형 MOS트랜지스터(Qn5)가 온 하기 때문에, 레벨 시프트 신호(O)의 출력 단자는 n형 MOS트랜지스터(Qn1)를 개입시켜 전원라인(VSS)에 접속된다.

여기서, 도 10(i)에 나타내는 바와 같이, 이 제 1기간 및 제 2기간(t31~t33)에 있어서 노드(NB)의 전압(V＿NB)이 'VSS＋Vthn＋Vin' 정도까지 상승하고 있다고 하면, 이 기간에 있어서 n형 MOS트랜지스터(Qn1)는 온 하기 때문에, 레벨 시프트 신호(O)는 전압 'VSS'가 된다.

또, 본 실시형태와 관련되는 레벨시프트회로에서는, 도 10(f)에 나타내는 바와 같이, 입력 신호(IN)가 로레벨(VSS)이 되는 제 3기간 및 제 4기간(t33~t35)에 있어서, 제어신호(S5 및 S6)가 전압 'VSS'로 설정된다. 이것에 의해, p형 MOS트랜지스터(Qp5)가 온, n형 MOS트랜지스터(Qn5)가 오프 하기 때문에, 레벨 시프트 신호(O)의 출력 단자는 p형 MOS트랜지스터(Qp1)를 개입시켜 전원라인(VDD)에 접속된다.

여기서, 도 10(h)에 나타내는 바와 같이, 이 제 3기간 및 제 4기간(t33~t35)에 있어서 노드(NA)의 전압(V＿NB)이 'VDD－Vthp－Vin' 정도까지 저하되어 있다고 하면, 이 기간에 있어서 p형 MOS트랜지스터(Qp1)는 온 하기 때문에, 레벨 시프트 신호(O)는 전압 'VDD'가 된다.

이와 같이, 본 실시형태와 관련되는 레벨시프트회로에서는, 입력 신호(IN)가 하이레벨(Vin)이 되는 기간에 있어서 노드(NA)의 전압 설정을 실시하고, 또한, 그때에 p형 MOS트랜지스터(Qp5)를 오프, n형 MOS트랜지스터(Qn5)를 온 시키는 것으로, 노드(NA)의 전압 설정을 실시하면서, 이것과 병행하여, 입력 신호(IN)에 따른 전압 'VSS'의 레벨 시프트 신호(O)를 출력할 수 있다. 동일하게, 입력 신호(IN)가 로레벨(VSS)이 되는 기간에 있어서 노드(NB)의 전압 설정을 실시하고, 또한, 그때에 p형 MOS트랜지스터(Qp5)를 온, n형 MOS트랜지스터(Qn5)를 오프 시키는 것으로, 노드(NB)의 전압 설정을 실시하면서, 이것과 병행하여, 입력 신호(IN)에 따른 전압 'VDD'의 레벨 시프트 신호(O)를 출력할 수 있다.

즉, 본 실시형태와 관련되는 레벨시프트회로에 의하면, 노드(NA 및 NB)의 전압 설정과 병행하여, 레벨 시프트 신호(O)를 출력할 수 있다.

＜제 7실시형태＞

다음에, 본 발명의 제 7실시형태에 대해 설명한다.

제 7실시형태와 관련되는 레벨시프트회로는, p형 MOS트랜지스터(Qp2) 및 n형 MOS트랜지스터(Qn2)의 제어 방법에 관하여, 상술한 실시형태(제 2 ~ 제 6실시형태)와 관련되는 레벨시프트회로와 달라져 있다.

즉, 제 7실시형태와 관련되는 레벨시프트회로는, 노드(NA)에 전압 'VSS'를 공급하는 기간(제 1기간)에 있어서, p형 MOS트랜지스터(Qp2)가 온 한다. 또, 노드(NB)에 전압 'VDD'를 공급하는 기간(제 3기간)에 있어서, n형 MOS트랜지스터(Qn2)가 온 한다.

이것에 의해, 제 1기간에 있어서 p형 MOS트랜지스터(Qp1)의 드레인 전압을 'VSS'로 초기화하는 것과 동시에, 제 3기간에 있어서 n형 MOS트랜지스터(Qn1)의 드레인 전압을 'VDD'로 초기화한다.

여기에서는 일례로서, 본 실시형태와 관련되는 레벨시프트회로의 구성이 도 8에 나타내는 레벨시프트회로와 동일한 것으로 한다. 또, 각 트랜지스터의 제어 방법이, p형 MOS트랜지스터(Qp2) 및 n형 MOS트랜지스터(Qn2)를 제외하여, 제 6실시형태와 관련되는 레벨시프트회로와 동일한 것으로 한다.

도 11은, 제 7실시형태와 관련되는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 11(a)~(j)의 신호파형은, 도 9(a)~(j)의 신호파형에 대응한다.

본 실시형태와 관련되는 레벨시프트회로에서는, 도 11(b)에 나타내는 바와 같이, p형 MOS트랜지스터(Qp1)가 온 하는 제 1기간(t31~t32)에 있어서, 제어신호 (S2)가 로레벨(VSS)로 설정되는 것으로, p형 MOS트랜지스터(Qp2)가 온 한다. p형 MOS트랜지스터(Qp2)가 온 하면, p형 MOS트랜지스터(Qp1)의 드레인 전압은 'VSS'로 초기화된다.

제 1기간(t31~t32)에 있어서 p형 MOS트랜지스터(Qp5)가 오프 하고 있기 때문에, 이때 p형 MOS트랜지스터(Qp2)가 오프 하면, p형 MOS트랜지스터(Qp1)의 드레인은 플로팅 상태가 된다. 이것에 대해서, 본 실시형태와 관련되는 레벨시프트회로에서는, 제 1기간에 있어서 p형 MOS트랜지스터(Qp2)가 온 하기 때문에, p형 MOS트랜지스터(Qp1)의 드레인 전압을 안정화할 수 있다.

제 1기간(t31~t32)에 있어서 노드(NA)가 'VSS'로 설정되면, 다음에 제 2기간(t32~t33)에 있어서 p형 MOS트랜지스터(Qp1)가 오프 한다. 이때 p형 MOS트랜지스터(Qp2)는 온인 채이기 때문에, 노드(NA)의 전압은 'VSS'에서 'VSS－Vthp'까지 상승한다.

다음에, n형 MOS트랜지스터(Qn1)가 온 하는 제 3기간(t33~t34)에 있어서, 제어신호(S4)가 하이레벨(VDD)로 설정되는 것으로, n형 MOS트랜지스터(Qn2)가 온 한다. n형 MOS트랜지스터(Qn2)가 온 하면, n형 MOS트랜지스터(Qn1)의 드레인 전압은 'VDD'로 초기화된다.

제 3기간(t33~t34)에 있어서 n형 MOS트랜지스터(Qn5)가 오프 하고 있기 때문에, 이때 n형 MOS트랜지스터(Qn2)가 오프 하면, n형 MOS트랜지스터(Qn1)의 드레인은 플로팅 상태가 된다. 이것에 대해서, 본 실시형태와 관련되는 레벨시프트회로에서는, 제 3기간에 있어서 n형 MOS트랜지스터(Qn2)가 온 하기 때문에, n형 MOS 트랜지스터(Qn1)의 드레인 전압을 안정화할 수 있다.

제 3기간(t33~t34)에 있어서 노드(NB)가 'VDD'로 설정되면, 다음에 제 4기간(t34~t35)에 있어서 n형 MOS트랜지스터(Qn1)가 오프 한다. 이때 n형 MOS트랜지스터(Qn2)는 온인 채이기 때문에, 노드(NB)의 전압은 'VDD'에서 'VDD－Vthn'까지 저하한다.

이와 같이, 본 실시형태와 관련되는 레벨시프트회로에서는, 노드(NA)의 전압 설정을 실시하는 제 1기간 및 제 2기간에 있어서 p형 MOS트랜지스터(Qp2)가 온 함으로써, p형 MOS트랜지스터(Qp1)의 드레인 전압을 'VSS'로 안정화할 수 있다. 동일하게, 노드(NB)의 전압 설정을 실시하는 제 3기간 및 제 4기간에 있어서 n형 MOS트랜지스터(Qn2)가 온 함으로써, n형 MOS트랜지스터(Qn1)의 드레인 전압을 'VDD'로 안정화할 수 있다.

또, 본 실시형태와 관련되는 레벨시프트회로에 의하면, p형 MOS트랜지스터(Qp5)의 제어신호(S5)(도 11(e))를 논리 반전함으로써, p형 MOS트랜지스터(Qp2)의 제어신호(S2)(도 11(b))를 생성할 수 있는 것과 동시에, n형 MOS트랜지스터(Qn5)의 제어신호(S6)(도 11(f))를 논리 반전함으로써, n형 MOS트랜지스터(Qn2)의 제어신호(S4)(도 11(d))를 생성할 수 있다. 그 때문에, 제어회로의 구성을 간단하고 편리하게 할 수 있다.

만약, p형 MOS트랜지스터(Qp2)를 n형 MOS트랜지스터로 치환하고, n형 MOS트랜지스터(Qn2)를 p형 MOS트랜지스터(Q)로 치환하면, 제어신호(S2와 S5)를 공통화하고, 제어신호(S4와 S6)를 공통화할 수 있기 때문에, 제어회로를 더욱 간단하고 편 리하게 할 수 있다.

＜제 8실시형태＞

다음에, 본 발명의 제 8실시형태에 대해 설명한다.

본 실시형태와 관련되는 레벨시프트회로는, 상술한 실시형태(제 2 ~ 제 6실시형태)와 관련되는 레벨시프트회로에 있어서, p형 MOS트랜지스터(Qp2)를 n형 MOS트랜지스터로 치환하고, n형 MOS트랜지스터(Qn2)를 p형 MOS트랜지스터로 치환하고, 또한, 이러한 트랜지스터를 부트스트랩 방식에 의해서 구동하는 회로를 설치한 것이다.

도 12는, 본 실시형태와 관련되는 레벨시프트회로의 구성의 일례를 나타내는 도면이다.

본 실시형태와 관련되는 레벨시프트회로는, 도 12에 나타내는 바와 같이, 도 8에 나타내는 레벨시프트회로에 있어서의 p형 MOS트랜지스터(Qp2)를 n형 MOS트랜지스터(Qn21)로 치환하고, n형 MOS트랜지스터(Qn2)를 p형 MOS트랜지스터(Qp21)로 치환하고, 더욱 부트스트랩 방식의 구동 회로로서 n형 MOS트랜지스터(Qn7) 및 p형 MOS트랜지스터(Qp7)를 설치한 것이다.

n형 MOS트랜지스터(Qn21)는, 본 발명의 제 1스위치 소자의 일 실시형태이다.

n형 MOS트랜지스터(Qn7)는, 본 발명의 제 2스위치 소자의 일 실시형태이다.

p형 MOS트랜지스터(Qp21)는, 본 발명의 제 3스위치 소자의 일 실시형태이다.

p형 MOS트랜지스터(Qp7)는, 본 발명의 제 4스위치 소자의 일 실시형태이다.

n형 MOS트랜지스터(Qn7)는, 그 게이트가 전원라인(VDD)에 접속되며, 그 소스 가 n형 MOS트랜지스터(Qn21)의 게이트에 접속되며, 그 드레인에 제어신호(S2)가 입력된다.

p형 MOS트랜지스터(Qp7)는, 그 게이트가 전원라인(VDD)에 접속되며, 그 소스가 p형 MOS트랜지스터(Qp21)의 게이트에 접속되며, 그 드레인에 제어신호(S4)가 입력된다.

도 12에 나타내는 레벨시프트회로에 있어서의 제어신호(S1~S6)의 타이밍 관계는, 제 6실시형태와 관련되는 레벨시프트회로와 동일하다. 단, 양자의 제어신호(S1, S2)의 논리값은 반전하고 있다(도 10(b)과 도 13(b) 및 도 10(d)과 도 13(d)을 참조).

도 13은, 제 8실시형태와 관련되는 레벨시프트회로에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 13(a)~(i), (l)의 신호파형은, 도 10(a)~(i), (j)의 신호파형에 각각 대응한다.

도 13(j)의 신호파형은, n형 MOS트랜지스터(Qn21)의 게이트와, n형 MOS트랜지스터(Qn7)의 소스가 접속되는 노드(NC)의 전압 'V＿NC'를 나타낸다.

도 13(k)의 신호파형은, p형 MOS트랜지스터(Qp21)의 게이트와 p형 MOS트랜지스터(Qp7)의 소스가 접속되는 노드(ND)의 전압 'V＿ND'를 나타낸다.

또한, 이하의 설명에 있어서 'Vthn(Qn7)', 'Vthn(Qn21)'는 각각 n형 MOS트랜지스터(Qn7, Qn21)의 임계 전압을 나타낸다.

'Vthp(Qp7)', 'Vthp(Qp21)'는 각각 p형 MOS트랜지스터(Qp7, Qp21)의 임계 전 압을 나타낸다.

'Vthp(Qp1)', 'Vthn(Qn1)'는 각각 p형 MOS트랜지스터(Qp1), n형 MOS트랜지스터(Qn1)의 임계 전압을 나타낸다.

제 1기간(t31~t32)에 있어서, 제어신호(S1)가 하이레벨(VDD), 제어신호(S2)가 로레벨(VSS)로 설정되며, n형 MOS트랜지스터(Qn3 및 Qn7)가 온 한다. n형 MOS트랜지스터(Qn3)가 온 하면, 노드(NA)의 전압(V＿NA)(도 13(h))이 전압 'VSS'로 설정되기 때문에, p형 MOS트랜지스터(Qp1)가 온 한다. 또, n형 MOS트랜지스터(Qn7)가 온 하면, n형 MOS트랜지스터(Qn21)의 게이트에는 로레벨(VSS)의 제어신호(S2)가 입력되기 때문에, n형 MOS트랜지스터(Qn21)가 오프 한다.

다음에 제 2기간(t32~t33)에 있어서, 제어신호(S1)가 로레벨(VSS), 제어신호(S2)가 하이레벨(VDD)로 설정되며, n형 MOS트랜지스터(Qn3)가 오프 한다.

제어신호(S2)가 하이레벨(VDD)로 설정되면, 노드(NC)에는 n형 MOS트랜지스터(Qn7)를 개입시켜 전압 'VDD'가 공급되기 때문에, 노드(NC)의 전압(V＿NC)은 'VDD－Vthn(Qn7)'로 설정된다. 이것에 의해, n형 MOS트랜지스터(Qn21)가 온 한다.

n형 MOS트랜지스터(Qn21)가 온 하면, 노드(NA)에는 p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn21)를 개입시켜 전압 'VDD'가 공급되기 때문에, 노드(NA)의 전압(V＿NA)이 시간과 함께 상승한다(도 13(h)).

노드(NA)의 전압(V＿NA)이 'VDD－Vthn(Qn7)－Vthn(Qn21)'에 도달하면, 노드(NC)의 전압(V＿NC)이 'VDD－Vthn(Qn7)'에 도달하고, n형 MOS트랜지스터(Qn7)가 온에서 오프로 바뀐다. 노드(NA)의 전압이 더욱 상승하면, n형 MOS트랜지스터 (Qn21)의 게이트와 드레인과의 사이의 기생적인 용량 소자에 축적되는 전하에 의해서, 노드(NC)의 전압(V＿NC)이 +측으로 밀어 올려지기 때문에, 전압(V＿NC)은 전압(V＿NA)과 함께 상승한다(도 13(j)).

노드(NA)의 전압(V＿NA)이 'VDD－Vthp(Qp1)'에 도달하면, p형 MOS트랜지스터(Qp1)가 온에서 오프로 바뀌고, 노드(NA)의 전압 상승이 정지한다. 이것에 의해, 노드(NA)의 전압은 'VDD－Vthp(Qp1)'로 설정된다.

다음에 제 3기간(t33~t34)에 있어서, 제어신호(S3)가 로레벨(VSS), 제어신호(S4)가 하이레벨(VDD)로 설정되며, p형 MOS트랜지스터(Qp3 및 Qp7)가 온 한다. p형 MOS트랜지스터(Qp3)가 온 하면, 노드(NB)의 전압(V＿NB)(도 13(i))이 전압 'VDD'로 설정되기 때문에, n형 MOS트랜지스터(Qn1)가 온 한다. 또, p형 MOS트랜지스터(Qp7)가 온 하면, p형 MOS트랜지스터(Qp21)의 게이트에는 하이레벨(VDD)의 제어신호(S4)가 입력되기 때문에, p형 MOS트랜지스터(Qp21)가 오프 한다.

다음에 제 4기간(t34~t35)에 있어서, 제어신호(S3)가 하이레벨(VDD), 제어신호(S4)가 로레벨(VSS)로 설정되며, p형 MOS트랜지스터(Qp3)가 오프 한다.

제어신호(S4)가 로레벨(VSS)로 설정되면, 노드(ND)에는 p형 MOS트랜지스터(Qp7)를 개입시켜 전압 'VSS'가 공급되기 때문에, 노드(ND)의 전압(V＿ND)은 'VDD＋Vthp(Qp7)'로 설정된다. 이것에 의해, p형 MOS트랜지스터(Qp21)가 온 한다.

p형 MOS트랜지스터(Qp21)가 온 하면, 노드(NB)에는 n형 MOS트랜지스터(Qn1) 및 p형 MOS트랜지스터(Qp21)를 개입시켜 전압 'VSS'가 공급되기 때문에, 노드(NB)의 전압(V＿NB)이 시간과 함께 저하한다(도 13(i)).

노드(NB)의 전압(V＿NB)이 'VSS＋Vthp(Qp7)＋Vthp(Qp21)'에 도달하면, 노드(ND)의 전압(V＿ND)이 'VDD－Vthp(Qp7)'에 도달하고, p형 MOS트랜지스터(Qp7)가 온에서 오프로 바뀐다. 노드(NB)의 전압이 여기에서 더욱 저하하면, p형 MOS트랜지스터(Qp21)의 게이트와 드레인과의 사이의 기생적인 용량 소자에 축적되는 전하에 의해서, 노드(ND)의 전압(V＿NC)이 눌러 내려지기 때문에, 전압(V＿ND)은 전압(V＿NB)과 함께 저하한다(도 13(j)).

노드(NB)의 전압(V＿NB)이 'VSS＋Vthn(Qn1)'에 도달하면, n형 MOS트랜지스터(Qn1)가 온에서 오프로 바뀌고, 노드(NB)의 전압저하가 정지한다. 이것에 의해, 노드(NB)의 전압은 'VDD＋Vthn(Qn1)'로 설정된다.

이상 설명한 바와 같이, 본 실시형태와 관련되는 레벨시프트회로에 의하면, p형 MOS트랜지스터(Qp1)의 드레인과 게이트를 접속하기 위한 스위치에 n형 MOS트랜지스터(Qn21, Qn7)에 의한 부트스트랩 방식의 스위치를 이용하기 때문에, p형 MOS트랜지스터(Q)p의 임계치(Vthp(Qp1))가 비교적 작은 경우에도, 노드(NA)의 전압을 확실히 'VDD－Vthp(Qp1)'까지 상승시킬 수 있다.

또, n형 MOS트랜지스터(Qn1)의 드레인과 게이트를 접속하기 위한 스위치에 p형 MOS트랜지스터(Qp21, Qp7)에 의한 부트스트랩 방식의 스위치를 이용하기 때문에, n형 MOS트랜지스터(Qn)의 임계치(Vthn(Qn1))가 비교적 작은 경우에도, 노드(NB)의 전압을 확실히 'VSS＋Vthn(Qn1)'까지 저하시킬 수 있다.

또한, 상술의 실시형태에서는, n형 MOS트랜지스터(Qn21) 및 p형 MOS트랜지스터(Qp21)의 게이트와 드레인(혹은 소스)과의 사이의 기생 용량 소자를 이용하여 부 트스트랩 동작을 실현하고 있지만, 만약 기생 용량 소자만으로는 불충분한 경우는, 이러한 게이트와 드레인(혹은 소스)과의 사이에 캐패시터를 접속함으로써, 부트스트랩 동작에 필요한 정전 용량치를 보충해도 좋다.

＜제 9실시형태＞

다음에, 본 발명의 제 9실시형태에 대해 설명한다.

본 실시형태와 관련되는 레벨시프트회로는, 상술한 실시형태(제 2 ~ 제 6실시형태)와 관련되는 레벨시프트회로에 있어서, 캐패시터(CA, CB)에 공통의 신호를 입력하기 위한 회로를 설치한 것이다.

도 14는, 본 실시형태와 관련되는 레벨시프트회로의 제 1구성예를 나타내는 도면이다.

도 14에 나타내는 레벨시프트회로(LS1A)는, 도 12에 나타내는 레벨시프트회로의 제어회로(10C)를 제어회로(10E)로 치환하고, 또한 n형 MOS트랜지스터(Qn8~Qn11)와, p형 MOS트랜지스터(Qp11)와, 캐패시터(C3)를 설치한 것이며, 다른 구성은 도 12에 나타내는 레벨시프트회로와 동일하다.

p형 MOS트랜지스터(Qp11) 및 n형 MOS트랜지스터(Qn11)에 의해서 구성되는 회로는, 본 발명의 제 1입력 회로의 일 실시형태이다.

n형 MOS트랜지스터(Qn10)는, 본 발명의 제 2입력 회로의 일 실시형태이다.

캐패시터(C3)는, 본 발명의 제 3캐패시터의 일 실시형태이다.

n형 MOS트랜지스터(Qn8 및 Qn9)에 의해서 구성되는 회로는, 본 발명의 제 3전압 공급 회로의 일 실시형태이다.

캐패시터(CA)의 한쪽의 단자(노드(NA)에 접속되어 있지 않은 쪽의 단자)와, 캐패시터(CB)의 한쪽의 단자(노드(NB)에 접속되어 있지 않은 쪽의 단자)는, 노드(NE)에 대해 공통으로 접속된다.

n형 MOS트랜지스터(Qn8)는, 그 소스가 전원라인(VSS)에 접속되며, 그 드레인이 n형 MOS트랜지스터(Qn9)의 소스에 접속되며, 그 게이트에 제어신호(S8)가 입력된다.

n형 MOS트랜지스터(Qn9)는, 그 드레인에 전압 'Vin'가 입력되며, 그 게이트에 제어신호(S9)가 입력된다.

n형 MOS트랜지스터(Qn10)는, 그 소스가 노드(NE)에 접속되며, 그 드레인에 전압 'Vin'가 입력되며, 그 게이트에 제어신호(S10)가 입력된다.

캐패시터(C3)는, 그 한쪽의 단자가 노드(NB)에 접속되며, 다른 쪽의 단자가 n형 MOS트랜지스터(Qn8)의 드레인 및 n형 MOS트랜지스터(Qn9)의 소스에 접속된다.

p형 MOS트랜지스터(Qp11) 및 n형 MOS트랜지스터(Qn11)는 병렬로 접속되어 있고, 트랜스퍼 게이트를 구성한다. 이 트랜스퍼 게이트의 한쪽의 단자에는 입력 신호(IN)가 입력되며, 다른 쪽의 단자는 노드(NE)에 접속된다. p형 MOS트랜지스터(Qp11)의 게이트에는 제어신호(S11)가 입력되며, n형 MOS트랜지스터(Qn11)의 게이트에는 그 논리 반전 신호인 제어신호(xS11)가 입력된다.

제어회로(10E)는, 다음과 같은 타이밍의 제어신호(S1~S11, xS11)를 생성한다.

즉, 제 1기간(도 15의 시각(t41~t42))에 있어서, 제어신호(S1)를 전압 'VDD', 제어신호(S3)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S1)를 전압 'VSS', 제어신호(S3)를 전압 'VDD'로 설정한다. 제 1기간에서는, 노드(NA)의 전압을 'VDD'로 초기화하는 동작과, 노드(NB)의 전압을 'VSS'로 초기화하는 동작이 실행된다.

제어회로(10E)는, 제 1기간에 계속되는 제 2기간(도 15의 시각(t42~t43))에 있어서, 제어신호(S2)를 전압 'VDD', 제어신호(S4)를 전압 'VSS'로 설정하고, 다른 기간에 있어서, 제어신호(S2)를 전압 'VSS', 제어신호(S4)를 전압 'VDD'로 설정한다. 제 2기간에서는, 노드(NA)의 전압을 p형 MOS트랜지스터(Qp1)의 임계치까지 상승시키는 동작과, 노드(NB)의 전압을 n형 MOS트랜지스터(Qn1)의 임계치까지 저하시키는 동작이 실행된다.

제 2기간에 계속되는 기간(도 15의 시각(t43~t44))을, 이하에서는 제 6기간이라고 부른다. 제어회로(10E)는, 이 제 6기간에 있어서, 제어신호(S9)를 전압 'VDD'로 설정하고, 다른 기간에 있어서, 제어신호(S9)를 전압 'VSS'로 설정한다. 제 6기간에서는, 노드(NB)의 전압이 'VSS＋Vthn(Qn1)＋Vin'로 설정되며, n형 MOS트랜지스터(Qn1)가 온 한다.

또 제어회로(10E)는, 제 1기간 및 제 2기간(t41~t43)에 있어서, 제어신호(S5)를 전압 'VDD', 제어신호(S6)를 전압 'VSS', 제어신호(S8)를 전압 'VDD'로 설정하고, 그 외의 기간에 있어서, 제어신호(S5)를 전압 'VSS', 제어신호(S6)를 전압 'VDD', 제어신호(S8)를 전압 'VSS'로 설정한다. 제 1기간 및 제 2기간에서는, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)가 오프 하고, 출력 단자(O)가 플로팅 상태가 된다. 또, 캐패시터(C3)에 n형 MOS트랜지스터(Qn1)의 임계치 'Vthn(Qn1)'가 충전된다.

또한 제어회로(10E)는, 제 1, 제 2및 제 6기간(t41~t44)에 있어서, 제어신호(S10)를 전압 'VDD', 제어신호(S11)를 전압 'VDD', 제어신호(xS11)를 전압 'VSS'로 설정하고, 그 외의 기간에 있어서, 제어신호(S10)를 전압 'VSS', 제어신호(S11)를 전압 'VSS', 제어신호(xS11)를 전압 'VDD'로 설정한다. 제 1, 제 2및 제 6기간에 있어서, 트랜스퍼 게이트(Qp11, Qn11)가 오프 하고, 노드(NE)에는 전압 'Vin'가 입력된다.

상술한 구성을 가지는 도 14에 나타내는 레벨시프트회로(LS1A)의 동작에 대해서, 도 15를 참조하여 설명한다.

도 15는, 도 14에 나타내는 레벨시프트회로(LS1A)에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 15(a)는, 제어신호(S1)의 전압파형을 나타낸다. 제어신호(S3)의 전압파형은, 이 제어(S1)의 전압파형을 논리 반전한 것에 상당한다.

도 15(b)는, 제어신호(S2)의 전압파형을 나타낸다. 제어신호(S4)의 전압파형은, 이 제어(S2)의 전압파형을 논리 반전한 것에 상당한다.

도 15(c)는, 제어신호(S5 및 S8)의 전압파형을 나타낸다. 제어신호(S6)의 전압파형은, 이 제어신호(S5, S8)의 전압파형을 논리 반전한 것에 상당한다.

도 15(d)는, 제어신호(S9)의 전압파형을 나타낸다.

도 15(e)는, 제어신호(S10 및 S11)의 전압파형을 나타낸다.

도 15(f)는, 입력 신호(IN)의 전압파형을 나타낸다.

도 15(g)는, 노드(NA) 전압(V＿NA)의 파형을 나타낸다.

도 15(h)는, 노드(NB) 전압(V＿NB)의 파형을 나타낸다.

도 15(i)는, 노드(NE) 전압(V＿NE)의 파형을 나타낸다.

도 15(j)는, 출력 신호(O)의 전압파형을 나타낸다.

제 1기간(t41~t42)에 있어서, 제어회로(10E)는 제어신호(S1)를 전압 'VDD', 제어신호(S2)를 전압 'VSS', 제어신호(S3)를 전압 'VSS', 제어신호(S4)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn3)가 온, n형 MOS트랜지스터(Qn21)가 오프, p형 MOS트랜지스터(Qp3)가 온, p형 MOS트랜지스터(Qp21)가 오프 하기 때문에, 노드(NA)가 전압 'VSS'로 초기화되며, 노드(NB)가 전압 'VDD'로 초기화된다.

그 다음에 제 2기간(t42~t43)에 있어서, 제어회로(10E)는 제어신호(S1)를 전압 'VSS', 제어신호(S2)를 전압 'VDD', 제어신호(S3)를 전압 'VDD', 제어신호(S4)를 전압 'VSS'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn3)가 오프, n형 MOS트랜지스터(Qn21)가 온, p형 MOS트랜지스터(Qp3)가 오프, p형 MOS트랜지스터(Qp21)가 온 하기 때문에, 노드(NA)의 전압(V＿NA)이 'VDD－Vthp(Qp1)', 노드(NB)의 전압(V＿NB)이 'VSS＋Vthn(Qn1)'로 설정된다.

제 1기간 및 제 2기간(t41~t43)에 있어서, 제어회로(10E)는 제어신호(S5)를 전압 'VDD', 제어신호(S6)를 전압 'VSS'로 설정한다. 이것에 의해, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)가 모두 오프 하고, p형 MOS트랜지스터 (Qp1) 및 n형 MOS트랜지스터(Qn1)의 관통 전류가 방지된다.

또, 이 제 1기간 및 제 2기간에 있어서, 제어회로(10E)는 제어신호(S8)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn8)가 온 하고, 캐패시터(C3)에 전압 'Vthn(Qn1)'가 충전된다.

다음에 제 6기간(t43~t44)에 있어서, 제어회로(10E)는, 제어신호(S1, S2, S5)를 전압 'VSS', 제어신호(S3, S4, S6)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn3, Qn21) 및 p형 MOS트랜지스터(Qp3, Qp21)가 모두 오프 한다.

또 제 6기간에 있어서, 제어회로(10E)는, 제어신호(S8)를 전압 'VSS', 제어신호(S9)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn8)가 오프, n형 MOS트랜지스터(Qn9)가 온 하고, 캐패시터(C3)의 한쪽의 단자(노드(NB)에 접속되어 있지 않은 쪽의 단자)의 전압은 'VSS'에서 'VSS＋Vin'로 상승한다. 여기서, 캐패시터(C3)의 용량치가 캐패시터(CB)에 비해 충분히 큰 경우(예를 들면 3배 이상의 경우), 'VSS'와 'VSS＋Vin'과의 차분(Vin)만큼 노드(NB)의 전압(V＿NB)이 상승한다. 즉, 노드(N＿NB)의 전압은 'VSS＋Vthn(Qn1)'에서 'VSS＋Vthn(Qn1)＋Vin'로 +측으로 시프트 한다. 이것에 의해, n형 MOS트랜지스터(Qn1)는 오프에서 온으로 바뀐다.

상술한 제 1, 제 2및 제 6기간(t41~t44)에 있어서, 제어회로(10E)는 제어신호(S10)를 전압 'VDD'로 설정한다. 이것에 의해, 제 1, 제 2및 제 6기간에 있어서 n형 MOS트랜지스터(Qn10)가 온 하고, 노드(NE)에는 전압 'Vin'가 입력된다.

제 6기간(t43~t44)의 후, 제어회로(10E)는 제어신호(S9, S10, S11)를 전압 'VSS', 제어신호(xS11)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn10)가 오프, 트랜스퍼 게이트(Qp11, Qn11)가 온 하고, 노드(NE)에는 입력 신호(IN)가 입력된다. 입력 신호(IN)는, 전압 'Vin'과 전압 'VSS'를 교대로 반복하는 신호이다.

입력 신호(IN)가 전압 'Vin' 때, 노드(NA 및 NB)의 전압은 제 6기간과 같은 상태가 되기 때문에, p형 MOS트랜지스터(Qp1)는 오프, n형 MOS트랜지스터(Qn1)는 온 한다. 이것에 의해, 출력 신호(O)가 전압 'VSS'가 된다.

다른 쪽, 입력 신호(IN)가 'VSS' 때, 노드(NA 및 NB)의 전압이 -측으로 전압 'Vin'만큼 시프트 한다. 즉, 노드(NA)의 전압이 'VDD－Vthp(Qp1)'에서 'VDD－Vthp(Qp1)－Vin'로 시프트 하고, 노드(NB)의 전압이 'VSS＋Vthn(Qn1)＋Vin'에서 'VSS＋Vthn(Qn1)'로 시프트 한다. 그 때문에, p형 MOS트랜지스터(Qp1)가 온, n형 MOS트랜지스터(Qn1)가 오프 하고, 출력 신호(O)가 전압 'VDD'가 된다.

이상 설명한 바와 같이, 도 14에 나타내는 레벨시프트회로(LS1A)에 의하면, 레벨 시프트 된 출력 신호(O)의 출력 기간(예를 들면 도 15의 시각(t44) 이후)에 있어서, 노드(NE)에는 입력 신호(IN)가 입력되며, 노드(NA 및 NB)의 전압 설정을 실시하는 기간(t41~t44)에 있어서는, 입력 신호(IN)의 진폭에 상당하는 'VSS'~'Vin'의 전압 범위에 포함되는 소정의 전압이 노드(NE)에 입력된다. 이것에 의해, 노드(NE)에 입력 신호(IN)를 입력하지 않고, 노드(NA 및 NB)의 전압을 설정할 수 있다. 즉, 입력 신호(IN)의 타이밍과 관계없이 노드(NA 및 NB)의 전압 을 설정할 수 있다.

도 15에서는 제 1기간(t41~t42), 제 2기간(t42~t43), 제 6기간(t43~t44)을 입력 신호(IN)의 타이밍에 맞추고 있지만, 본 실시형태와 관련되는 레벨시프트회로에서는, 이 기간을 입력 신호(IN)의 타이밍에 의존하지 않는 임의의 시간폭으로 설정하는 것이 가능하다.

이와 같이, 입력 신호(IN)의 타이밍과 관계없이 노드(NA 및 NB)의 전압을 초기화하는 것이 가능하게 되면, 회로 시스템 내의 세계적인 신호(예를 들면 시스템 클록신호 등)를 입력 신호(IN)로서 직접 이용하는 것이 가능하게 되기 때문에, 특별한 클록신호를 생성할 필요가 없어지고, 회로 구성을 간단하고 편리하게 할 수 있다.

다음에, 본 실시형태와 관련되는 레벨시프트회로의 제 2구성예에 대해서, 도 16을 참조하여 설명한다.

도 16에 나타내는 제 2구성예의 레벨시프트회로(LS1B)는, 도 14에 나타내는 레벨시프트회로에 있어서의 p형 MOS트랜지스터(Qp7) 및 n형 MOS트랜지스터(Qn7)를 삭제하고, n형 MOS트랜지스터(Qn21)의 게이트에 제어신호(S2)를 직접 입력하는 것과 동시에, p형 MOS트랜지스터(Qp21)의 게이트에 제어신호(S4)를 직접 입력한 것이다.

p형 MOS트랜지스터(Qp1)의 임계치(Vthp(Qp1))가 비교적 크고, n형 MOS트랜지스터(Qn7 및 Qn21)의 임계치(Vthn(Qn7), Vthn(Qn21))가 비교적 작은 경우, 노드(NA)의 전압이 'VDD－Vthp(Qp1)'까지 상승한 상태에서도, 'VDD'의 게이트 전압에 의해서 n형 MOS트랜지스터(Qn21)를 온으로 구동하는 것이 가능하다.

또, n형 MOS트랜지스터(Qn1)의 임계치(Vthn(Qn1))가 비교적 크고, p형 MOS트랜지스터(Qp7 및 Qp21)의 임계치(Vthp(Qp7), Vthp(Qp21))가 비교적 작은 경우, 노드(NB)의 전압이 'VSS＋Vthn(Qn1)'까지 저하한 상태에서도, 'VSS'의 게이트 전압에 의하여 p형 MOS트랜지스터(Qp21)를 온으로 구동하는 것이 가능하다.

제 2의 구성예에서는, 도 16에 나타내는 바와 같이 부트스트랩(bootstrap) 동작용의 트랜지스터(Qn7, Qp7)를 생략함으로써, 회로구성을 간이화할 수 있다.

다음에, 본 실시형태에 관계되는 레벨시프트회로의 제 3의 구성예에 대하여, 도 17을 참조하여 설명한다.

도 17에 나타내는 제 3의 구성예의 레벨시프트회로(LS2A)는, 도 14에 나타내는 레벨시프트회로(LS1A)에 있어서의 캐패시터(C3)와, n형 MOS트랜지스터(Qn10)의 접속관계를 변경하고, 또한, 제어회로(10E)를 제어회로(10F)로 치환한 것이며, 다른 구성은 도 14에 나타내는 레벨시프트회로(LS1A)와 같다.

캐패시터(C3)는, 그 한쪽 단자가 노드(NA)에 접속되며, 다른 쪽 단자가 n형 MOS트랜지스터(Qn8)의 드레인 및 n형 MOS트랜지스터(Qn9)의 소스에 접속된다.

n형 MOS트랜지스터(Qn10)는, 그 드레인이 노드(NE)에 접속되며, 그 소스가 전원라인(VSS)에 접속되며, 그 게이트에 제어신호(S10)가 입력된다.

제어회로(10F)는, 제어회로(10E)에 있어서의 제어신호(S8와 S9)의 타이밍을 교체한다. 즉 제어회로(10F)는, 제어회로(10E)에 있어서 제어신호(S8)로서 출력하고 있던 신호를 제어신호(S9)로서 출력하고, 제어회로(10E)에 있어서 제어신호 (S9)로서 출력하고 있던 신호를 제어신호(S8)로서 출력한다. 제어회로(10F)에 있어서의 다른 제어신호의 타이밍은 제어회로(10E)와 같다.

도 18은, 도 17에 나타내는 레벨시프트회로(LS2A)에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 18a~도 18j의 신호파형은, 도 15a~도 15j의 신호파형과 대응한다.

도 17에 나타내는 레벨시프트회로(LS2A)에서는, 제 1기간 및 제 2기간(t41~t43)에 있어서, 제어회로(10E)가 제어신호(S9)를 전압 'VDD'로 설정하고, 제어신호(S8)를 'VSS'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn9)가 온, n형 MOS트랜지스터(Qn8)가 오프하고, 캐패시터(C3)에 전압 'VDD－Vthp(Qp1)'이 충전된다.

다음에 제 6기간(t43~t44)에 있어서, 제어회로(10E)는 제어신호(S9)를 전압'VSS', 제어신호(S8)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn9)가 오프, n형 MOS트랜지스터(Qn8)가 온 하고, 캐패시터(C3)의 한쪽 단자(노드(NA)에 접속되어 있지 않은 쪽 단자)의 전압은 'VSS＋Vin'에서 'VSS'로 저하한다. 여기서, 캐패시터(C3)의 용량치가 캐패시터(CA)에 비하여 충분히 큰 경우(예를 들면 3배 이상의 경우), 이 'VSS＋Vin'와 'VSS'와의 차분(Vin)만큼 노드(NA)의 전압(V＿NA)이 저하한다. 즉, 노드(N＿NA)의 전압은 'VDD－Vthp(Qp1)'에서 'VDD－Vthp(Qp1)－Vin'으로 -측으로 시프트 한다. 이것에 의해, p형 MOS트랜지스터(Qp1)는 오프에서 온으로 전환한다.

상술한 제 1, 제 2 및 제 6기간(t41~t44)에 있어서, 제어회로(10F)는 제어신 호(S10)를 전압 'VDD'로 설정한다. 이것에 의해, 제 1, 제 2 및 제 6기간에 있어서 n형 MOS트랜지스터(Qn10)가 온 하고, 노드(NE)에는 전압 'VSS'가 입력된다.

제 6기간(t43~t44)의 후, 제어회로(10E)는 제어신호(S9, S10, S11)를 전압 'VSS', 제어신호(xS11)를 전압 'VDD'로 설정한다. 이것에 의해, n형 MOS트랜지스터(Qn10)가 오프, 트랜스퍼 게이트(Qp11, Qn11)가 온 하고, 노드(NE)에는 입력신호(IN)가 입력된다. 입력신호(IN)는, 전압 'Vin'과 전압 'VSS'를 교대로 반복하는 신호이다.

입력신호(IN)가 전압 'Vin'일 때, 노드(NA 및 NB)의 전압은 제 6기간과 같은 상태가 되기 때문에, p형 MOS트랜지스터(Qp1)는 온, n형 MOS트랜지스터(Qn1)는 오프한다. 이것에 의해, 출력신호(O)가 전압 'VDD'로 된다.

한편, 입력신호(IN)가 'VDD'일 때, 노드(NA 및 NB)의 전압이 +측으로 전압 'Vin'만 시프트한다. 즉, 노드(NA)의 전압이 'VDD－Vthp(Qp1) －Vin'에서 'VDD－Vthp(Qp1)'로 시프트하고, 노드(NB)의 전압이 'VSS＋Vthn(Qn1)'에서 'VSS＋Vthn(Qn1)＋Vin'로 시프트한다. 그 때문에, n형 MOS트랜지스터(Qn1)가 온, p형 MOS트랜지스터(Qp1)가 오프하고, 출력신호(O)가 전압 'VSS'로 된다.

다음에, 본 실시형태에 관계되는 레벨시프트회로의 제 4구성예에 대하여, 도 19를 참조하여 설명한다.

도 19에 나타내는 제 4의 구성예의 레벨시프트회로(LS2B)는, 도 17에 나타내는 레벨시프트회로(LS2A)에 있어서의 p형 MOS트랜지스터(Qp7) 및 n형 MOS트랜지스터(Qn7)를 삭제하고, n형 MOS트랜지스터(Qn21)의 게이트에 제어신호(S2)를 직접 입 력하는 동시에, p형 MOS트랜지스터(Qp21)의 게이트에 제어신호(S4)를 직접 입력한 것이다.

도 16에 나타내는 제 2의 구성예의 레벨시프트회로(LS1B)와 동일하게, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)의 임계치가 비교적 크고, n형 MOS트랜지스터(Qn7, Qn21) 및 p형 MOS트랜지스터(Qp7, Qp21)의 임계치가 비교적 작은 경우, 부트스트랩동작을 행하지 않아도, n형 MOS트랜지스터(Qn21) 및 p형 MOS트랜지스터(Qp21)를 온으로 구동하는 것이 가능하다.

제 4의 구성예에서는, 도 19에 나타내는 바와 같이 부트스트랩동작용의 트랜지스터(Qn 7, Qp7)를 생략함으로써, 회로구성을 간이화 할 수 있다.

＜제 10의 실시형태＞

다음에, 본 발명의 제 10의 실시형태에 대하여 설명한다.

제 10의 실시형태는, 상술한 실시형태의 레벨시프트회로를 이용하여 구성되는 시프트 레지스터에 관한 것이다.

도 20은, 제 10의 실시형태에 관계되는 시프트 레지스터의 구성의 일례를 나타내는 도면이다.

도 20에 나타내는 시프트 레지스터는, 종속 접속된 복수의 시프트단(SR1＿1, SR1＿2, SR1＿3,…)을 가진다.

각 시프트단(SR1＿1, SR1＿2, SR1＿3,…)은, 제어신호(S1, S2, S58, S9)의 입력단자 및 클록신호(CK)의 입력단자를 갖추고 있는 동시에, 레벨시프트 된 출력신호(OUT)의 출력단자 및 전단에서의 입력신호(PR)의 입력단자를 갖추고 있다.

각 시프트단(SR1＿1, SR1＿2, SR1＿3,…)에 있어서의 제어신호(S1, S2, S58, S9)의 입력단자에는, 각각, 제어신호(S1, S2, S58, S9)가 공통으로 입력된다.

홀수단의 시프트단(SR1＿1, SR1＿3, SR1＿5,…)에 있어서의 클록신호(CK)의 단자에는, 클록신호(CK1)가 공통으로 입력된다. 클록신호(CK1)는, 전압 'Vin'와 전압 'VSS'를 교대로 반복하는 신호이다.

짝수단의 시프트단(SR1＿2, SR1＿4, SR1＿6,…)에 있어서의 클록신호(CK)의 단자에는, 클록신호(CK1)를 논리 반전한 클록신호(xCK1)가 공통으로 입력된다.

이것을 바꾸어 말하면, 종속 접속된 2개의 시프트단(SR1＿i 및 SR1＿(i＋ 1))에는, 서로 위상이 반전한 클록신호가 입력된다. 다만, 'i'는 자연수를 나타낸다.

시프트단(SR1＿(i＋1))에 있어서의 입력신호(PR)의 입력단자에는, 시프트단(SR1＿i)의 출력신호(OUT)가 입력된다.

또, 초단(SR1＿1)에 있어서의 입력신호(PR)의 입력단자에는, 스타트신호(ST)가 입력된다.

시프트단(SR1＿i)의 출력신호(OUT)는, 시프트 레지스터의 제 i단의 출력신호(O＿i)로서 출력된다.

도 20에 나타내는 시프트 레지스터에 있어서의 시프트단의 몇 개의 구성예에 대하여 설명한다.

도 21은, 도 20에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 1의 구성예를 나타내는 도면이다.

도 21에 나타내는 시프트단(SR1A)은, 레벨시프트회로(LS1)와, 인버터 회로(INV1~INV4)와, NOR회로(U1)와, p형 MOS트랜지스터(Qp101)와, n형 MOS트랜지스터(Qn101 및 Qn102)를 가진다.

NOR회로(U1)는, 본 발명의 검출회로의 일 실시형태이다.

p형 MOS트랜지스터(Qp101), n형 MOS트랜지스터(Qn101 및 Qn102)에 의하여 구성되는 회로는, 본 발명의 출력회로의 일 실시형태이다.

레벨시프트회로(LS1)는, NOR회로(U1)로부터 출력되는 신호가 로레벨(VSS)일 때, 클록신호(CK)의 1사이클 내에 포함되는 펄스신호를 레벨시프트하여 출력한다.

레벨시프트회로(LS1)는, 예를 들면 도 14에 나타내는 레벨시프트회로(LS1A)나 도 16에 나타내는 레벨시프트회로(LS1B)와 동일한 구성을 가진다. 다만, 각 제어신호는 외부로부터 공급되기 때문에, 제어회로(10E)는 생략된다.

NOR회로(U1)는, 시프트단(SR1A)에 대한 전단에서의 입력신호(PR)와 시프트단(SR1A)의 출력신호(OUT)와의 반전 논리합을 연산하고, 제어신호(S10 및 S11)로서 출력한다. NOR회로(U1)의 출력신호는, 하이레벨(VDD)의 펄스가 전단에서 입력신호(PR)로서 입력되는 기간 및 하이레벨(VDD)의 펄스가 다음단에 출력신호(OUT)로서 출력되는 기간에 있어서 로레벨(VSS)로 된다.

n형 MOS트랜지스터(Qn101)와 p형 MOS트랜지스터(Qp101)는 병렬로 접속되어 있고, 트랜스퍼 게이트를 구성한다. 이 트랜스퍼 게이트는, 레벨시프트회로(LS1)의 출력신호(O)의 단자와 시프트단(SR1A)의 출력신호(OUT)의 단자와의 사이에 접속된다. p형 MOS트랜지스터(Qp101)의 게이트에는 제어신호(S5)가 입력되고, n 형 MOS트랜지스터(Qn101)의 게이트에는 제어신호(S6)가 입력된다.

n형 MOS트랜지스터(Qn102)는, 시프트단(SR1A)의 출력신호(OUT)의 단자와 전원라인(VSS)과의 사이에 접속된다. N형 MOS트랜지스터(Qn102)의 게이트에는, 제어신호(S5)가 입력된다.

인버터(INV1)는, 시프트단(SR1A)에 입력되는 제어신호(S1)를 논리 반전하여, 제어신호(S3)를 생성한다. 인버터(INV2)는, 시프트단(SR1A)에 입력되는 제어신호(S2)를 논리 반전하고, 제어신호(S4)를 생성한다. 인버터(INV3)는, 시프트단(SR1A)에 입력되는 제어신호(S58)를 논리 반전하고, 제어신호(S6)를 생성한다.

인버터(INV4)는, NOR회로(U1)로부터 출력되는 제어신호(S11)를 논리 반전하고, 제어신호(xS11)를 생성한다.

시프트단(SR1A)에 입력되는 클록신호(CK)(CK1 또는 xCK1)는, 입력신호(IN)로서 레벨시프트회로(LS1)에 입력된다.

시프트단(SR1A)에 입력되는 제어신호(S58)는, 제어신호(S5 및 S8)로서 레벨시프트회로(LS1)에 입력된다.

시프트단(SR1A)에 입력되는 제어신호(S9)는, 그대로 제어신호(S9)로서 레벨시프트회로(LS1)에 입력된다.

도 21에 나타내는 시프트단(SR1A)에서는, 제어신호(S58)가 하이레벨(VDD)일 때, n형 MOS트랜지스터(Qn101) 및 p형 MOS트랜지스터(Qp101)로 구성되는 트랜스퍼 게이트가 오프하고, n형 MOS트랜지스터(Qn102)가 온 한다. 즉, 노드(NA 및 NB)의 전압설정이 종료하고 있지 않고, 레벨시프트회로(LS1)의 출력신호(O)가 부정한 상태에 있는 기간에 있어서, 다음단에는 일정한 전압(VSS)이 출력된다.

한편, 제어신호(S58)가 로레벨(VSS)일 때, 트랜스퍼 게이트(Qp101, Qn101)가 온 하고, n형 MOS트랜지스터(Qn102)가 오프 한다. 즉, 노드(NA 및 NB)의 전압설정이 종료하고, 레벨시프트회로(LS1)의 출력신호(O)가 하이레벨 또는 로레벨로 확정하는 기간에 있어서, 다음단에는 레벨시프트회로(LS1)의 출력신호(O)가 출력된다.

다음에, 시프트단의 제 2의 구성예에 대하여 설명한다.

도 22는, 도 20에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 2의 구성예를 나타내는 도면이다.

도 22에 나타내는 시프트단(SR1B)은, 도 21에 나타내는 시프트단(SR1A)과 동일 구성을 가지고 있고, 양자의 차이는 p형 MOS트랜지스터(Qp101) 및 n형 MOS트랜지스터(Qn101)의 게이트에 입력되는 제어신호에 있다.

즉, 시프트단(SR1B)에서는, p형 MOS트랜지스터(Qp101) 및 n형 MOS트랜지스터(Qn102)의 게이트에 제어신호(S11)가 입력되며, n형 MOS트랜지스터(Qn101)의 게이트에 제어신호(xS11)가 입력된다.

시프트단(SR1B)에 의하면, 제어신호(S11)가 하이레벨(VDD), 제어신호(xS11)가 로레벨(VSS)일 때, n형 MOS트랜지스터(Qn101) 및 p형 MOS트랜지스터(Qp101)로 구성되는 트랜스퍼 게이트가 오프 하고, n형 MOS트랜지스터(Qn102)가 온 한다. 즉, 레벨시프트회로(LS1)에 있어서 레벨시프트동작이 행해지지 않는 기간에 있어서, 다음단에는 일정한 전압(VSS)이 출력된다.

한편, 제어신호(S11)가 로레벨(VSS), 제어신호(xS11)가 하이레벨(VDD)일 때, 트랜스퍼 게이트(Qp101, Qn101)가 온 하고, n형 MOS트랜지스터(Qn102)가 오프 한다. 즉, 레벨시프트회로(LS1)에 있어서 레벨시프트동작이 행해지는 기간에 있어서, 다음단에는 레벨시프트회로(LS1)의 출력신호(O)가 출력된다.

다음에, 시프트단의 제 3의 구성예에 대하여 설명한다.

도 23은, 도 20에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 3의 구성예를 나타내는 도면이다.

도 23에 나타내는 시프트단(SR1C)은, 도 22에 나타내는 시프트단(SR1B)에 있어서의 레벨시프트회로(LS1)(LS1A 또는 LS1B)를 다음에 서술하는 LS1'(LS1C 또는 LS1D)로 치환하고, 또한 OR회로(U2)를 추가한 것이며, 다른 구성은 시프트단(SR1B)과 동일하다.

도 24는, 레벨시프트회로(LS1)'의 제 1의 구성예를 나타내는 도면이다.

도 24에 나타내는 레벨시프트회로(LS1C)는, 도 14에 나타내는 레벨시프트회로(LS1A)에 p형 MOS트랜지스터(Qp12)를 추가한 것이며, 다른 구성요소는 레벨시프트회로(LS1A)와 동일하다.

p형 MOS트랜지스터(Qp12)는, p형 MOS트랜지스터(Qp1)의 소스와 전원라인(VDD)을 접속하는 경로에 삽입되어 그 게이트에 제어신호(CUT)가 입력된다.

도 25는, 레벨시프트회로(LS1)'의 제 2의 구성예를 나타내는 도면이다.

도 25에 나타내는 레벨시프트회로(LS1D)는, 도 16에 나타내는 레벨시프트회로(LS1B)에 p형 MOS트랜지스터(Qp12)를 추가한 것이며, 다른 구성요소는 레벨시프 트회로(LS1B)와 동일하다.

p형 MOS트랜지스터(Qp12)는, 레벨시프트회로(LS1C)와 동일하게, p형 MOS트랜지스터(Qp1)의 소스와 전원라인(VDD)을 접속하는 경로에 삽입되며, 그 게이트에 제어신호(CUT)가 입력된다.

도 23에 나타내는 시프트단(SR1C)에 있어서, NOR회로(U2)는, 제어신호(S5)와, 제어신호(xS11)의 반전 논리합을 연산하고, 그 연산결과를 제어신호(CUT)로서 레벨시프트회로(LS1)'에 공급한다.

제어신호(S5)가 하이레벨(VDD)일 때, 또는, 제어신호(xS11)가 하이레벨(VDD)일 때, NOR회로(U2)에 의해 출력되는 제어신호(CUT)는 로레벨(VSS)로 되고, p형 MOS트랜지스터(Qp12)는 온 한다. 즉, 노드(NA 및 NB)의 전압설정이 행해지는 기간이나, 레벨시프트회로(LS1)'에 있어서 레벨시프트동작이 행해지는 기간에 있어서, p형 MOS트랜지스터(Qp1)의 소스는 전원라인(VDD)에 접속된다.

한편, 제어신호(S5)가 로레벨(VSS) 또한 제어신호(xS11)가 로레벨(VSS)일 때, NOR회로(U2)에 의해 출력되는 제어신호(CUT)는 하이레벨(VDD)로 되고, p형 MOS트랜지스터(Qp12)는 오프 한다. 즉, 노드(NA 및 NB)의 전압설정이 행해지지 않고, 또한, 레벨시프트회로(LS1)'에 있어서 레벨시프트동작이 행해지지 않는 기간에 있어서, p형 MOS트랜지스터(Qp1)의 소스는 전원라인(VDD)으로부터 차단된다. 따라서, p형 MOS트랜지스터(Qp1)에 전류를 흘릴 필요가 없을 때에는, p형 MOS트랜지스터(Qp1)의 소스를 전원라인(VDD)으로부터 차단함으로써, p형 MOS트랜지스터(Qp1)에 흐르는 쓸데없는 리크 전류를 억제한다.

다음에, 상술한 구성을 가지는 본 실시형태에 관계되는 시프트 레지스터의 동작에 대하여, 도 26을 참조하여 설명한다.

도 26은, 본 실시형태에 관계되는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 26a는, 제어신호(S1)의 전압파형을 나타낸다.

도 26b는, 제어신호(S2)의 전압파형을 나타낸다.

도 26c는, 제어신호(S58)의 전압파형을 나타낸다.

도 26d는, 제어신호(S9)의 전압파형을 나타낸다.

도 26e는, 클록신호(CK1)의 전압파형을 나타낸다.

도 26f는, 스타트 신호(ST)의 전압파형을 나타낸다.

도 26g는, 1단째의 시프트단(SR1＿1)의 내부에서 생성되는 제어신호(S11)의 전압파형을 나타낸다.

도 26h은, 1단째의 시프트단(SR1＿1)의 출력신호(O＿1)를 나타낸다.

도 26i는, 2단째의 시프트단(SR1＿2)의 내부에서 생성되는 제어신호(S11)의 전압파형을 나타낸다.

도 26j는, 2단째의 시프트단(SR1＿2)의 출력신호(O＿2)를 나타낸다.

도 26에 나타내는 시각(t51~t54)의 기간에서는, 도 15에 나타내는 시각(t41~44)과 동일한 동작에 의하여, 각 시프트단(SR1＿1, SR1＿2,…)에 포함되는 레벨시프트회로(LS1)(LS1')가 초기화된다.

즉, 제 1기간(t51~t52)에 있어서는, 노드(NA)가 전압 'VSS', 노드(NB)가'전 압(VDD)'으로 설정된다. 제 2기간(t52~t53)에 있어서는, 노드(NA)가 전압 'VDD－Vthp(Qp1)'으로 설정되며, 노드(NB)가 전압 'VSS＋Vthn(Qn1)'으로 설정된다. 제 6기간(t53~t54)에 있어서는, 노드(NB)가 전압 'VSS＋Vthn(Qn1)＋Vin'로 설정된다.

시프트 동작을 행하기 전의 초기 상태에 있어서, 각 시프트단(SR1＿1, SR1＿2,…)의 입력신호(PR) 및 출력신호(OUT)는 모두 로레벨(VSS)로 되어 있는 것으로 한다.

이 경우, 시프트단의 입력신호(PR) 및 출력신호(OUT)가 로레벨(VSS)로 되기 때문에, 시프트단 내부의 NOR회로(U1)로 생성되는 제어신호(S10 및 S11)는 모두 하이레벨(VDD)로 된다.

제어신호(S10 및 S11)가 하이레벨로 되면, 레벨시프트회로의 노드(NE)에 전압 'Vin'이 공급된다. 노드(NE)가 전압 'Vin'으로 되면, 도 15에 나타내는 바와 같이, 노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t51~t53)을 제외하고, 출력신호(O)가 로레벨(VSS)로 된다.

노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t51~t53)에서는, 레벨시프트회로의 출력에 접속되는 트랜스퍼 게이트(Qn101, Qp101)가 오프 하고, n형 MOS트랜지스터(Qn102)가 온 함으로써, 시프트단의 출력신호(OUT)는 로레벨(VSS)로 된다. 따라서, 시프트 동작을 행하기 전의 초기상태에 있어서, 각 시프트단의 입출력신호는 로레벨(VSS)로 유지된다.

시각(t51~t54)에 있어서의 레벨시프트회로의 초기화가 종료하면, 시프트 레 지스터의 1단째의 시프트단(SR1＿1)에 하이레벨(VDD)의 펄스가 스타트 신호(ST)로서 입력된다. 이 펄스는, 예를 들면 도 26f에 나타내는 바와 같이, 클록신호(CK1)의 하이레벨(Vin)에서 로레벨(VSS)로 하강시(t56)에 있어서 하이레벨(VDD)로 되고, 또한 클록신호(CK1)의 1사이클의 기간에서 펄스폭이 짧아지도록 생성된다(t55~t57).

스타트 신호(ST)가 하이레벨(VDD)로 되면, 1단째의 시프트단(SR1＿1)에 포함되는 NOR회로(U1)에 있어서 로레벨(VSS)의 제어신호(S11)가 생성된다(도 26g).

제어신호(S11)가 로레벨(VSS)로 되면, 1단째의 시프트단(SR1＿1)에 포함되는 레벨시프트회로(LS1)(LS1')의 노드(NE)에, 클록신호(CK1)가 입력된다. 클록신호(CK1)가 시각(t56)에 있어서 하이레벨(Vin)에서 로레벨(VSS)로 하강하면, 레벨시프트회로(LS1)(LS1')의 출력신호(OUT)(='O＿1')는 로레벨(VSS)에서 하이레벨(VDD)로 상승한다(도 26h).

1단째의 시프트단(SR1＿1)의 출력신호(O＿1)가 하이레벨(VDD)로 되면, 2단째의 시프트단(SR1＿2)에 포함되는 NOR회로(U1)에 있어서 로레벨(VSS)의 제어신호(S11)가 생성된다(도 26i).

제어신호(S11)가 로레벨(VSS)로 되면, 2단째의 시프트단(SR1＿2)에 포함되는 레벨시프트회로(LS1)(LS1')의 노드(NE)에, 클록신호(xCK1)가 입력된다. 클록신호(xCK1)는 시각(t56)후에 하이레벨(Vin)로 되기 때문에, 레벨시프트회로(LS1)(LS1')의 출력신호(OUT)(='O＿2')는 로레벨(VSS)로 된다(도 26j).

시각(t57)에 있어서 스타트 신호(ST)의 하이레벨(VDD)의 펄스가 종료해도, 1 단째의 시프트단(SR1＿1)에 있어서의 NOR회로(U1)에는 하이레벨(VDD)의 출력신호(OUT)가 입력되기 때문에, NOR회로(U1)의 출력신호(제어신호(S11))는 계속 로레벨(VSS)로 유지된다(도 26(G)). 이것에 의해, 1단째의 시프트단(SR1＿1)에서는 레벨시프트동작이 속행되며, 출력신호(O＿1)는 하이레벨로 유지된다(도 26h).

시각(t58)에 있어서 클록신호(CK1)가 로레벨(VSS)에서 하이레벨(Vin)로 상승하면, 1단째의 시프트단(SR1＿1)에 있어서의 레벨시프트회로(LS1)(LS1')의 출력신호(OUT)가 하이레벨(VDD)에서 로레벨(VSS)로 하강한다. 출력신호(OUT)가 로레벨(VSS)로 되면, NOR회로(U1)의 입력신호가 모두 로레벨(VSS)로 되기 때문에, NOR회로(U1)로부터 출력되는 제어신호(S11)가 하이레벨(VDD)로 된다. 제어신호(S11)가 하이레벨(VDD)로 되면, 레벨시프트회로(LS1)(LS1')에 있어서의 레벨시프트동작이 정지되며, 이후 클록신호(CK1)가 하이레벨(Vin)에서 로레벨(VSS)로 하강해도, 1단째의 시프트단(SR1＿1)의 출력신호(O＿1)는 로레벨(VSS)인 채 유지된다.

한편, 시각(t58)에 있어서 클록신호(xCK1)가 하이레벨(Vin)에서 로레벨(VSS)로 하강하면, 이 클록신호(xCK1)를 입력한 시프트단(SR1＿2)의 출력신호(O＿2)는 로레벨(VSS)에서 하이레벨(VDD)로 상승한다(도 26j). 출력신호(O＿2)가 하이레벨(VDD)로 됨으로써, 2단째의 시프트단(SR1＿2)에 포함되는 NOR회로(U1)의 출력신호(제어신호(S11))는 계속 로레벨(VSS)로 유지되며, 레벨시프트동작이 속행된다.

이후, 동일한 동작에 의하여, 하이레벨의 펄스신호가 클록신호(CK1 및 xCK1)에 동기하면서, 후단의 시프트단에 차례차례 전파된다.

이상 설명한 바와 같이, 본 실시형태에 의하면, 앞의 각 실시형태에서 서술 한 레벨시프트회로를 이용하여 시프트 레지스터를 구성할 수 있다. 따라서, 트랜지스터의 임계전압의 불균일에 영향을 받지 않는 안정한 레벨시프트동작을 행하면서, 시프트 레지스터로서의 기능을 실현할 수 있다.

또, 본 실시형태에 의하면, 각 시프트단을 구성하는 레벨시프트회로에 있어서의 리크 전류를 매우 작게 할 수 있기 때문에, 소비전력을 큰 폭으로 삭감할 수 있다.

특히, 도 24나 도 25에 나타내는 레벨시프트회로(LS1)'로 구성된 시프트단(SR1C)을 이용했을 경우, p형 MOS트랜지스터(Qp1)에 전류를 흘릴 필요가 없는 기간(레벨시프트회로(LS'1)의 입력신호(PR) 및 출력신호(OUT)가 비펄스의 로레벨로 되고, 또한, 노드(NA, NB)의 전압설정이 행해지지 않는 제어신호(S5)가 로레벨의 기간)에 있어서, p형 MOS트랜지스터(Qp12)가 오프 하고, p형 MOS트랜지스터(Qp1)와 전원라인(VDD)이 차단된다. 이것에 의해, 노드(NA, NB)의 전압이 갑자기 생기는 노이즈나 전원전압 변동 등으로 불안정하게 되었을 경우에서도, p형 MOS트랜지스터(Qp1)에 흐르는 리크 전류를 p형 MOS트랜지스터(Qp12)에 의하여 효과적으로 차단할 수 있다.

또한, 본 실시형태에 의하면, 각 시프트단을 구성하는 레벨시프트회로에 있어서, 트랜지스터의 임계치보다 작은 진폭의 신호에서도 레벨시프트동작을 행할 수 있기 때문에, 소진폭의 클록신호로 동작 가능하다.

또한, 상술의 실시형태에서는, 제어신호(S3, S4, S6)를 생성하는 인버터 회로(INV1~INV3)를 각 시프트단에 설치하고 있지만, 이들 인버터 회로를 복수의 시프 트단에서 공유해도 좋다. 이것에 의하여, 회로소자를 삭감할 수 있다.

또, 상술의 실시형태에서는, 레벨시프트회로를 초기화하기 위해 4개의 제어신호(S1, S2, S58, S9)를 필요로 하고 있지만, 이들 제어신호의 몇 개를 다른 제어신호에 근거하여 생성 가능하다.

도 27은, 제어신호(S1 및 S9)에 근거하여 제어신호(S2 및 S58)를 생성하는 회로의 일례를 나타내는 도면이다.

도 27에 나타내는 회로는, 인버터 회로(INV30~INV33)와, NAND회로(U30)와, p형 MOS트랜지스터(Qp201)와, n형 MOS트랜지스터(Qn201)를 가진다.

인버터 회로(INV30)는, 제어신호(S1)를 논리 반전한다.

p형 MOS트랜지스터(Qp201)는, 그 소스가 전원라인(VDD)에 접속되며, 그 드레인이 노드(NF)에 접속되며, 그 게이트가 인버터 회로(30)의 출력에 접속된다.

n형 MOS트랜지스터(Qn201)는, 그 소스가 전원라인(VSS)에 접속되며, 그 드레인이 노드(NF)에 접속되며, 그 게이트에 제어신호(S9)가 입력된다.

인버터 회로(INV31와 INV32)는, 서로의 입력과 출력이 링 상태로 접속된다. 이 링 상태로 접속된 인버터 회로(INV31 및 INV32)의 일단(도 27의 예에서는 인버터 회로(INV32)의 출력)이, 노드(NF)에 접속된다. 이 노드(NF)에 있어서 제어신호(S58)가 발생한다.

NAND회로(U30)는, 인버터 회로(INV30)의 출력신호(제어신호(xS1))와, 노드(NF)의 신호(제어신호(58))와의 반전 논리적을 연산한다. 인버터 회로(INV33)는, NOR회로(30)의 출력신호를 논리 반전하고, 제어신호(S2)로서 출력한다.

도 28은, 도 27에 나타내는 회로의 각 부의 신호파형의 일례를 나타내는 도면이다.

시각(t61)에 있어서 제어신호(S1)가 하이레벨, 제어신호(S9)가 로레벨로 되면, p형 MOS트랜지스터(Qp201)가 온, n형 MOS트랜지스터(Qn201)가 오프 하기 때문에, 제어신호(S58)는 하이레벨로 된다(도 28c). 또, 이때, 인버터 회로(INV30)의 출력신호는 로레벨이기 때문에, 제어신호(S2)는 로레벨로 된다.

시각(t62)에 있어서 제어신호(S1)가 로레벨로 되면, p형 MOS트랜지스터(Qp201)가 오프 한다. 이때, 노드(NF)의 전압은, 링 상태로 접속된 인버터 회로(INV31 및 INV32)에 의하여 유지되기 때문에, 하이레벨로 유지된다. 또, NAND회로(U30)의 2개의 입력신호는 모두 하이레벨로 되기 때문에, 제어신호(S2)는 하이레벨로 된다.

시각(t63)에 있어서 제어신호(S9)가 하이레벨로 되면, n형 MOS트랜지스터(Qn201)가 온 하기 때문에, 제어신호(S58)는 로레벨로 된다. 또, 이때, NAND회로(U30)에 로레벨의 제어신호(S58)가 입력되기 때문에, 제어신호(S2)도 로레벨로 된다.

이와 같이, 도 27에 나타내는 회로에 의하면, 제어신호(S1 및 S9)에 근거하여 제어신호(S2 및 S58)를 생성함으로써, 시프트 레지스터의 제어를 위해 외부로부터 공급하는 신호의 수를 줄일 수 있다.

＜제 11의 실시형태＞

다음에, 본 발명의 제 11의 실시형태에 대하여 설명한다.

도 29는, 제 11의 실시형태에 관계되는 시프트 레지스터의 구성의 일례를 나타내는 도면이다.

도 29에 나타내는 시프트 레지스터는, 종속 접속된 복수의 시프트단(SR2＿1, SR2＿2, SR2＿3,…)을 가진다.

각 시프트단(SR2＿1, SR2＿2, SR2＿3,…)은, 제어신호(S1, S2, S59, S8)의 입력단자 및 클록신호(CK)의 입력단자를 갖추고 있는 동시에, 레벨시프트 된 출력신호(OUT)의 출력단자와 전단(前段)에서의 입력신호(PR)의 입력단자를 갖추고 있다.

각 시프트단(SR2＿1, SR2＿2, SR2＿3,…)에 있어서의 제어신호(S1, S2, S59, S8)의 입력단자에는, 각각, 제어신호(S1, S2, S59, S8)가 공통으로 입력된다.

홀수단의 시프트단(SR2＿1, SR2＿3, SR2＿5,…)에 있어서의 클록신호(CK)의 단자에는, 클록신호(CK1)가 공통으로 입력된다.

짝수단의 시프트단(SR2＿2, SR2＿4, SR2＿6,…)에 있어서의 클록신호(CK)의 단자에는, 클록신호(CK1)를 논리 반전한 클록신호(xCK1)가 공통으로 입력된다.

이것을 바꾸어 말하면, 종속 접속된 2개의 시프트단(SR2＿i 및 SR2＿(i＋ 1))에는, 서로 위상이 반전한 클록신호가 입력된다.

시프트단(SR2＿(i＋1))에 있어서의 입력신호(PR)의 입력단자에는, 시프트단(SR2＿ i)의 출력신호(OUT)가 입력된다.

또, 초단(SR2＿1)에 있어서의 입력신호(PR)의 입력단자에는, 스타트 신호(ST)가 입력된다.

시프트단(SR2＿i)의 출력신호(OUT)는, 시프트 레지스터의 제 i단의 출력신호(O＿i)로 된다.

도 29에 나타내는 시프트 레지스터에 있어서의 시프트단의 몇 개의 구성예에 대하여 설명한다.

도 30은, 도 29에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 1구성예를 나타내는 도면이다.

도 30에 나타내는 시프트단(SR2A)은, 레벨시프트회로(LS2)와, 인버터 회로(INV1~INV4)와, NAND회로(U3)와, p형 MOS트랜지스터(Qp101, Qp102)와, n형 MOS트랜지스터(Qn101)를 가진다.

NAND회로(U3)는, 본 발명의 검출회로의 일 실시형태이다.

p형 MOS트랜지스터(Qp101, Qp102) 및 n형 MOS트랜지스터(Qn101)에 의하여 구성되는 회로는, 본 발명의 출력회로의 일 실시형태이다.

레벨시프트회로(LS2)는, NAND회로(U3)로부터 출력되는 신호가 하이레벨(Vin)일 때, 클록신호(CK)의 1사이클 내에 포함되는 펄스신호를 레벨시프트하여 출력한다.

레벨시프트회로(LS2)는, 예를 들면 도 17에 나타내는 레벨시프트회로(LS2A)나 도 19에 나타내는 레벨시프트회로(LS2B)와 동일한 구성을 가진다. 단, 각 제어신호는 외부로부터 공급되기 때문에, 제어회로(10F)는 생략된다.

NAND회로(U3)는, 시프트단(SR2A)에 대한 전단에서의 입력신호(PR)와, 시프트단(SR2A)의 출력신호(OUT)와의 반전 논리합을 연산하고, 제어신호(xS11)로서 출력 한다. NAND회로(U3)의 출력신호는, 로레벨(VSS)의 펄스가 전단에서 입력신호(PR)로서 입력되는 기간 및 로레벨(VSS)의 펄스가 다음단으로 출력신호(OUT)로서 출력되는 기간에 있어서 하이레벨(VDD)로 된다.

n형 MOS트랜지스터(Qn101)와 p형 MOS트랜지스터(Qp101)는 병렬로 접속되어 있고, 트랜스퍼 게이트를 구성한다. 이 트랜스퍼 게이트는, 레벨시프트회로(LS2)의 출력신호(O)의 단자와, 시프트단(SR2A)의 출력신호(OUT) 단자와의 사이에 접속된다. p형 MOS트랜지스터(Qp101)의 게이트에는 제어신호(S5)가 입력되며, n형 MOS트랜지스터(Qn101)의 게이트에는 제어신호(S6)가 입력된다.

p형 MOS트랜지스터(Qp102)는, 시프트단(SR2A)의 출력신호(OUT) 단자와 전원라인(VDD)과의 사이에 접속된다. p형 MOS트랜지스터(Qp102)의 게이트에는, 제어신호(S6)가 입력된다.

인버터(INV1)는, 시프트단(SR2A)에 입력되는 제어신호(S1)를 논리 반전하고, 제어신호(S3)를 생성한다.

인버터(INV2)는, 시프트단(SR2A)에 입력되는 제어신호(S2)를 논리 반전하고, 제어신호(S4)를 생성한다.

인버터(INV3)는, 시프트단(SR2A)에 입력되는 제어신호(S59)를 논리 반전하고, 제어신호(S6)를 생성한다.

인버터(INV4)는, NAND회로(U3)로부터 출력되는 제어신호(xS11)를 논리 반전하고, 제어신호(S10 및 S11)를 생성한다.

시프트단(SR2A)에 입력되는 클록신호(CK)(CK1 또는 xCK1)는, 입력신호(IN)로 서 레벨시프트회로(LS2)에 입력된다.

시프트단(SR2A)에 입력되는 제어신호(S59)는, 제어신호(S5 및 S9)로서 레벨시프트회로(LS2)에 입력된다.

시프트단(SR2A)에 입력되는 제어신호(S8)는, 그대로 제어신호(S8)로서 레벨시프트회로(LS2)에 입력된다.

도 30에 나타내는 시프트단(SR2A)에서는, 제어신호(S59)가 하이레벨(VDD)일 때, n형 MOS트랜지스터(Qn101) 및 p형 MOS트랜지스터(Qp101)로 구성되는 트랜스퍼 게이트가 오프 하고, p형 MOS트랜지스터(Qp102)가 온 한다. 즉, 노드(NA 및 NB)의 전압설정이 종료하고 있지 않고, 레벨시프트회로(LS2)의 출력신호(O)가 부정한 상태에 있는 기간에 있어서, 다음단에는 일정한 전압(VSS)이 출력된다.

한편, 제어신호(S59)가 로레벨(VSS)일 때, 트랜스퍼 게이트(Qp101, Qn101)가 온 하고, p형 MOS트랜지스터(Qp102)가 오프 한다. 즉, 노드(NA 및 NB)의 전압설정이 종료하고, 레벨시프트회로(LS2)의 출력신호(O)가 하이레벨 또는 로레벨로 확정하는 기간에 있어서, 다음단에는 레벨시프트회로(LS1)의 출력신호(O)가 출력된다.

다음에, 시프트단의 제 2구성예에 대하여 설명한다.

도 31은, 도 29에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 2의 구성예를 나타내는 도면이다.

도 31에 나타내는 시프트단(SR2B)은, 도 30에 나타내는 시프트단(SR2A)과 동일 구성을 가지고 있고, 양자의 차이는 p형 MOS트랜지스터(Qp101, Qp102) 및 n형 MOS트랜지스터(Qn101)의 게이트에 입력되는 제어신호에 있다.

즉, 시프트단(SR2B)에서는, n형 MOS트랜지스터(Qn101) 및 p형 MOS트랜지스터(Qp102)의 게이트에 제어신호(xS11)가 입력되며, p형 MOS트랜지스터(Qp101)의 게이트에 제어신호(S11)가 입력된다.

시프트단(SR2B)에 의하면, 제어신호(S11)가 하이레벨(VDD), 제어신호(xS11)가 로레벨(VSS)일 때, n형 MOS트랜지스터(Qn101) 및 p형 MOS트랜지스터(Qp101)로 구성되는 트랜스퍼 게이트가 오프 하고, p형 MOS트랜지스터(Qp102)가 온 한다. 즉, 레벨시프트회로(LS2)에 있어서 레벨시프트동작이 행해지지 않는 기간에 있어서, 다음단에는 일정 전압(VSS)이 출력된다.

한편, 제어신호(S11)가 로레벨(VSS), 제어신호(xS11)가 하이레벨(VDD)일 때, 트랜스퍼 게이트(Qp101, Qn101)가 온 하고, p형 MOS트랜지스터(Qp102)가 오프 한다. 즉, 레벨시프트회로(LS2)에 있어서 레벨시프트동작이 행해지는 기간에 있어서, 다음단에는 레벨시프트회로(LS2)의 출력신호(O)가 출력된다.

다음에, 시프트단의 제 3의 구성예에 대하여 설명한다.

도 32는, 도 29에 나타내는 시프트 레지스터에 있어서의 시프트단의 제 3구성예를 나타내는 도면이다.

도 32에 나타내는 시프트단(SR2C)은, 도 31에 나타내는 시프트단(SR2B)에 있어서의 레벨시프트회로(LS2)(LS2A 또는 LS2B)를 다음에 서술하는 LS2'(LS2C 또는 LS2D)로 치환하고, 또한, NAND회로(U4)를 추가한 것이고, 다른 구성은 시프트단(SR2B)과 동일하다.

도 33은, 레벨시프트회로(LS2)'의 제 1의 구성예를 나타내는 도면이다.

도 33에 나타내는 레벨시프트회로(LS2C)는, 도 17에 나타내는 레벨시프트회로(LS2A)에 n형 MOS트랜지스터(Qn12)를 추가한 것이며, 다른 구성요소는 레벨시프트회로(LS2A)와 동일하다.

n형 MOS트랜지스터(Qn12)는, n형 MOS트랜지스터(Qn1)의 소스와 전원라인(VSS)을 접속하는 경로에 삽입되며, 그 게이트에 제어신호(CUT)가 입력된다.

도 34는, 레벨시프트회로(LS2)'의 제 2의 구성예를 나타내는 도면이다.

도 34에 나타내는 레벨시프트회로(LS2D)는, 도 19에 나타내는 레벨시프트회로(LS2B)에 n형 MOS트랜지스터(Qn12)를 추가한 것이며, 다른 구성요소는 레벨시프트회로(LS2B)와 동일하다.

n형 MOS트랜지스터(Qn12)는, 레벨시프트회로(LS2C)와 동일하게, n형 MOS트랜지스터(Qn1)의 소스와 전원라인(VSS)을 접속하는 경로에 삽입되며, 그 게이트에 제어신호(CUT)가 입력된다.

NAND회로(U4)는, 제어신호(S6)와, 제어신호(S11)의 반전 논리적을 연산하고, 그 연산결과를 제어신호(CUT)로서 레벨시프트회로(LS2)'에 공급한다.

제어신호(S6)가 로레벨(VSS)일 때, 또는, 제어신호(S11)가 로레벨(VSS)일 때, NAND회로(U4)로부터 출력되는 제어신호(CUT)는 하이레벨(VDD)로 되며, n형 MOS트랜지스터(Qn12)는 온 한다. 즉, 노드(NA 및 NB)의 전압설정이 행해지는 기간이나, 레벨시프트회로(LS2)'에 있어서 레벨시프트동작이 행해지는 기간에 있어서, n형 MOS트랜지스터(Qn1)의 소스는 전원라인(VSS)에 접속된다.

한편, 제어신호(S6)가 하이레벨(VDD) 또한 제어신호(S11)가 하이레벨(VDD) 일 때, NAND회로(U4)에 의해 출력되는 제어신호(CUT)는 로레벨(VSS)로 되며, n형 MOS트랜지스터(Qn12)는 오프 한다. 즉, 노드(NA 및 NB)의 전압설정이 행해지지 않고, 또한, 레벨시프트회로(LS2)'에 있어서 레벨시프트동작이 행해지지 않는 기간에 있어서, n형 MOS트랜지스터(Qn1)의 소스는 전원라인(VSS)으로부터 차단된다. 따라서, n형 MOS트랜지스터(Qn1)에 전류를 흘릴 필요가 없을 때에는, n형 MOS트랜지스터(Qn1)의 소스를 전원라인(VSS)으로부터 차단함으로써, n형 MOS트랜지스터(Qn1)에 흐르는 쓸데없는 리크 전류를 억제한다.

다음에, 상술한 구성을 가지는 본 실시형태에 관계되는 시프트 레지스터의 동작에 대하여, 도 35를 참조하여 설명한다.

도 35는, 본 실시형태에 관계되는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 35a는, 제어신호(S1)의 전압파형을 나타낸다.

도 35b는, 제어신호(S2)의 전압파형을 나타낸다.

도 35c는, 제어신호(S59)의 전압파형을 나타낸다.

도 35d는, 제어신호(S8)의 전압파형을 나타낸다.

도 35e는, 클록신호(CK1)의 전압파형을 나타낸다.

도 35f는, 스타트 신호(ST)의 전압파형을 나타낸다.

도 35g는, 1단째의 시프트단(SR2＿1)의 내부에서 생성되는 제어신호(S11)의 전압파형을 나타낸다.

도 35h는, 1단째의 시프트단(SR2＿1)의 출력신호(O＿1)를 나타낸다.

도 35i는, 2단째의 시프트단(SR2＿2)의 내부에서 생성되는 제어신호(S11)의 전압파형을 나타낸다.

도 35j는, 2단째의 시프트단(SR2＿2)의 출력신호(O＿2)를 나타낸다.

도 35에 나타내는 시각(t71~t74)의 기간에서는, 도 18에 나타내는 시각(t41~44)과 동일한 동작에 의하여, 각 시프트단(SR2＿1, SR2＿2,…)에 포함되는 레벨시프트회로(LS2)(LS2')가 초기화된다.

즉, 제 1기간(t71~t72)에 있어서는, 노드(NA)가 전압 'VSS', 노드(NB)가 '전압(VDD)'으로 설정된다. 제 2기간(t72~t73)에 있어서는, 노드(NA)가 전압 'VDD－Vthp(Qp1)'으로 설정되며, 노드(NB)가 전압 'VSS＋Vthn(Qn1)'로 설정된다. 제 6기간(t73~t74)에 있어서는, 노드(NA)가 전압 'VDD－Vthn(Qp1)－Vin'로 설정된다.

시프트 동작을 행하기 전의 초기 상태에 있어서, 각 시프트단(SR2＿1, SR2＿2,…)의 입력신호(PR) 및 출력신호(OUT)는 모두 하이레벨(VDD)로 되어 있는 것으로 한다. 이 경우, 시프트단의 입력신호(PR) 및 출력신호(OUT)가 하이레벨(VDD)로 되기 때문에, 시프트단 내부에서 생성되는 제어신호(S10 및 S11)는 모두 하이레벨(VDD)로 된다.

제어신호(S10 및 S11)가 하이레벨로 되면, 레벨시프트회로의 노드(NE)에 전압 'VSS'이 공급된다. 노드(NE)가 전압 'VSS'로 되면, 도 18에 나타내는 바와 같이, 노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t71~t73)을 제외하고, 출력신호(O)가 하이레벨(VDD)로 된다.

노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t71~t73)에서는, 레벨시프트회로의 출력에 접속되는 트랜스퍼 게이트(Qn101, Qp101)가 오프 하고, p형 MOS트랜지스터(Qp102)가 온 함으로써, 시프트단의 출력신호(OUT)는 하이레벨(VDD)로 된다.

따라서, 시프트 동작을 행하기 전의 초기 상태에 있어서, 각 시프트단의 입출력신호는 하이레벨(VDD)로 유지된다.

시각(t71~t74)에 있어서의 레벨시프트회로의 초기화가 종료하면, 시프트 레지스터의 1단째의 시프트단(SR2＿1)에 로레벨(VSS)의 펄스가 스타트 신호(ST)로서 입력된다. 이 펄스는, 예를 들면 도 35f에 나타내는 바와 같이, 클록신호(CK1)의 로레벨(VSS)에서 하이레벨(Vin)로의 상승시(t76)에 있어서 로레벨(VSS)로 되며, 또한 클록신호(CK1)의 1사이클의 기간에서 펄스폭이 짧아지도록 생성된다(t75~t77).

스타트 신호(ST)가 로레벨(VSS)로 되면, 1단째의 시프트단(SR2＿1)에 포함되는 NAND회로(U3)에 있어서 하이레벨(VDD)의 제어신호(xS11)가 생성되며, 제어신호(S11)가 로레벨로 된다(도 35g).

제어신호(S11)가 로레벨(VSS)로 되면, 1단째의 시프트단(SR2＿1)에 포함되는 레벨시프트회로(LS2)(LS2')의 노드(NE)에, 클록신호(CK1)가 입력된다. 클록신호(CK1)가 시각(t76)에 있어서 로레벨(VSS)에서 하이레벨(Vin)로 상승하면, 레벨시프트회로(LS2)(LS2')의 출력신호(OUT)(='O＿1')는 하이레벨(VDD)에서 로레벨(VSS)로 하강한다(도 35h).

1단째의 시프트단(SR2＿1)의 출력신호(O＿1)가 로레벨(VSS)로 되면, 2단째의 시프트단(SR2＿2)에 있어서 하이레벨(VDD)의 제어신호(xS11)가 생성되며, 제어신호(S11)가 로레벨(VSS)로 된다(도 35i).

제어신호(S11)가 로레벨(VSS)로 되면, 2단째의 시프트단(SR2＿2)에 포함되는 레벨시프트회로(LS2)(LS2')의 노드(NE)에, 클록신호(xCK1)가 입력된다. 클록신호(xCK1)는 시각(t76)후에 로레벨(VSS)로 되기 때문에, 레벨시프트회로(LS2)(LS2')의 출력신호(OUT)(='O＿2')는 하이레벨(VDD)로 된다(도 35j).

시각(t77)에 있어서 스타트 신호(ST)의 로레벨(VSS)의 펄스가 종료해도, 1단째의 시프트단(SR2＿1)에 있어서의 NAND회로(U3)에는 로레벨(VSS)의 출력신호(OUT)가 입력되기 때문에, NAND회로(U3)의 출력신호(제어신호(xS11))는 계속 하이레벨(VDD)로 유지되며, 제어신호(S11)는 로레벨로 유지된다(도 35g). 이것에 의해, 1단째의 시프트단(SR2＿1)에서는 레벨시프트동작이 속행되며, 출력신호(O＿1)는 로레벨로 유지된다(도 35h).

시각(t78)에 있어서 클록신호(CK1)가 하이레벨(Vin)에서 로레벨(VSS)로 하강하면, 1단째의 시프트단(SR2＿1)에 있어서의 레벨시프트회로(LS2)(LS2')의 출력신호(OUT)가 로레벨(VSS)에서 하이레벨(VDD)로 상승한다. 출력신호(OUT)가 하이레벨(VDD)로 되면, NAND회로(U3)의 입력신호가 모두 하이레벨(VDD)로 되기 때문에. NAND회로(U3)로부터 출력되는 제어신호(xS11)가 로레벨(VSS)로 되며, 제어신호(S11)가 하이레벨(VDD)로 된다. 이것에 의해, 레벨시프트회로(LS2)(LS2')에 있어서의 레벨시프트동작이 정지되며, 이후 클록신호(CK1)가 로레벨(VSS)에서 하이레 벨(VDD)로 상승해도, 1단째의 시프트단(SR2＿1)의 출력신호(O＿1)는 하이레벨(VDD)인 채 유지된다.

한편, 시각(t78)에 있어서 클록신호(xCK1)가 로레벨(VSS)에서 하이레벨(VDD)로 상승하면, 이 클록신호(xCK1)를 입력한 시프트단(SR2＿2)의 출력신호(O＿2)는 하이레벨(VDD)에서 로레벨(VSS)로 하강한다(도 35j). 출력신호(O＿2)가 로레벨(VSS)로 됨으로써, 2단째의 시프트단(SR2＿2)에 포함되는 NAND회로(U3)의 출력신호(제어신호(xS11))는 계속 하이레벨(VDD)로 유지되며, 제어신호(S11)는 로레벨(VSS)로 유지된다(도 35i). 그 때문에, 2단째의 시프트단(SR2＿2)에 있어서 레벨시프트동작이 속행된다.

이후, 동일한 동작에 의하여, 로레벨의 펄스가 클록신호(CK1 및 xCK1)에 동기하면서, 후단의 시프트단으로 차례차례 전파된다.

이상 설명한 바와 같이, 본 실시형태에 의하면, 앞의 각 실시형태에서 서술한 레벨시프트회로를 이용하여 시프트 레지스터를 구성할 수 있기 때문에, 제 10의 실시형태와 동일하게, 트랜지스터의 임계전압의 불균일에 영향을 받지 않는 안정된 레벨시프트동작을 행하면서, 시프트 레지스터로서의 기능을 실현할 수 있다.

또, 본 실시형태에 의하면, 각 시프트단을 구성하는 레벨시프트회로에 있어서의 리크 전류를 매우 작게 할 수 있기 때문에, 소비전력을 큰 폭으로 삭감할 수 있다.

특히, 도 33이나 도 34에 나타내는 레벨시프트회로(LS2)'로 구성된 시프트단(SR2C)을 이용했을 경우, n형 MOS트랜지스터(Qn1)에 전류를 흘릴 필요가 없는 기간 (레벨시프트회로(LS'2)의 입력신호(PR) 및 출력신호(OUT)가 비펄스의 하이레벨로 되며, 또한, 노드(NA, NB)의 전압설정이 행해지지 않는 제어신호(S6)가 하이레벨의 기간)에 있어서, n형 MOS트랜지스터(Qn12)가 오프 하고, n형 MOS트랜지스터(Qn1)와 전원라인(VDD)이 차단된다. 이것에 의해, 노드(NA, NB)의 전압이 갑자기 생기는 노이즈나 전원전압 변동 등으로 불안정하게 되었을 경우라도, n형 MOS트랜지스터(Qn1)에 흐르는 리크 전류를 n형 MOS트랜지스터(Qn12)에 의하여 효과적으로 차단할 수 있다.

또한, 본 실시형태에 의하면, 각 시프트단을 구성하는 레벨시프트회로에 있어서, 트랜지스터의 임계치보다 작은 진폭의 신호에서도 레벨시프트동작을 행할 수 있기 때문에, 제 10의 실시형태와 동일하게, 소진폭의 클록신호로 동작 가능하다.

또한, 상술의 실시형태에서는, 제어신호(S3, S4, S6)를 생성하는 인버터 회로(INV1~INV3)를 각 시프트단에 설치하고 있지만, 제 10의 실시형태와 동일하게, 이들 인버터 회로를 복수의 시프트단으로 공유해도 좋다. 이것에 의해, 회로소자를 삭감할 수 있다.

또, 상술의 실시형태에서는, 레벨시프트회로를 초기화하기 위해 4개의 제어신호(S1, S2, S59, S8)를 필요로 하고 있지만, 예를 들면 도 27에 나타내는 회로와 동일한 구성의 회로에 의하여, 이들 제어신호의 몇 개가를 다른 제어신호에 근거하여 생성 가능하다. 이것에 의해, 시프트 레지스터의 제어를 위해 외부로부터 공급하는 신호의 수를 줄일 수 있다.

＜제 12의 실시형태＞

다음에, 본 발명의 제 12의 실시형태에 대하여 설명한다.

도 36은, 본 발명의 제 12의 실시형태에 관계되는 시프트 레지스터 구성의 일례를 나타내는 도면이다.

도 36에 나타내는 시프트 레지스터는, 종속 접속된 복수의 시프트단(SR1＿1, SR1＿2, SR2＿3, SR2＿4, SR1＿5…)과, 인버터 회로(INV10＿2, INV10＿3, INV10＿4,…)와, NAND회로(U10＿1, U10＿2, U10＿3, …)를 가진다.

이하에서는, 'k'를 0 이상의 정수로 한다.

제 (4k＋1)단의 시프트단(SR1＿(4k＋1))은, 예를 들면 도 21에 나타내는 시프트단(SR1A)이나, 도 22에 나타내는 시프트단(SR1B), 도 23에 나타내는 시프트단(SR1C)과 동일한 구성을 가진다.

제 (4k＋2)단의 시프트단(SR1＿(4k＋2))은, 예를 들면 도 21에 나타내는 시프트단(SR1A)이나, 도 22에 나타내는 시프트단(SR1B), 도 23에 나타내는 시프트단(SR1C)과 동일한 구성을 가진다.

제 (4k＋3)단의 시프트단(SR2＿(4k＋3))은, 예를 들면 도 30에 나타내는 시프트단(SR2A)이나, 도 31에 나타내는 시프트단(SR2B), 도 32에 나타내는 시프트단(SR2C)과 동일한 구성을 가진다.

제 (4k＋4)단의 시프트단(SR2＿(4k＋4))은, 예를 들면 도 30에 나타내는 시프트단(SR2A)이나, 도 31에 나타내는 시프트단(SR2B), 도 32에 나타내는 시프트단(SR2C)과 동일한 구성을 가진다.

시프트단(SR1＿(4k＋1)) 및 시프트단(SR1＿(4k＋2))에 있어서의 제어신호 (S1, S2, S58, S9)의 입력단자에는, 각각, 제어신호(S1, S2, S5, S89)가 공통으로 입력된다. 이들 시프트단에 있어서, 제어신호(S5)는 제어신호(S5 및 S8)로서 취급되며, 제어신호(S89)는 제어신호(S9)로서 취급된다.

시프트단(SR2＿(4k＋3)) 및 시프트단(SR2＿(4k＋4))에 있어서의 제어신호(S1, S2, S59, S8)의 입력단자에는, 각각, 제어신호(S1, S2, S5, S89)가 공통으로 입력된다. 이들 시프트단에 있어서, 제어신호(S5)는 제어신호(S5 및 S9)로서 취급되며, 제어신호(S89)는 제어신호(S8)로서 취급된다.

홀수단의 시프트단(SR1＿1, SR2＿3, SR1＿5, SR2＿7…)에 있어서의 클록신호(CK) 단자에는, 클록신호(CK1)가 공통으로 입력된다.

짝수단의 시프트단(SR1＿2, SR2＿4, SR1＿6, SR2＿8…)에 있어서의 클록신호(CK) 단자에는, 클록신호(CK1)와 동일 주기로 위상이 어긋난 클록신호(CK2)가 공통으로 입력된다.

인버터 회로(INV10＿(4k＋2))는, 시프트단(SR1＿(4k＋2))의 출력신호(OUT)를 논리 반전하고, 다음단의 시프트단(SR2＿(4k＋3))의 입력신호(PR)를 생성한다.

인버터 회로(INV10＿(4k＋4))는, 시프트단(SR2＿(4k＋4))의 출력신호(OUT)를 논리 반전하고, 다음단의 시프트단(SR1＿(4(k＋1)＋1))의 입력신호(PR)를 생성한다.

인버터 회로(INV10＿(4k＋3))는, 시프트단(SR2＿(4k＋3))의 출력신호(OUT)를 논리 반전한다.

NAND회로(U10＿(4k＋1))는, 시프트단(SR1＿(4k＋1))과 시프트단(SR 1＿(4k＋ 2))의 출력신호(OUT)의 반전 논리적을 연산하고, 그 연산결과를 출력신호(O＿(4k＋1))로서 출력한다. 즉, 시프트단(SR1＿(4k＋1)) 및 시프트단(SR1＿(4k＋2))으로부터 모두 하이레벨(VDD)의 펄스신호가 출력될 때, NAND회로(U10＿(4k＋1)는 로레벨(VSS)의 펄스신호를 출력한다.

NAND회로(U10＿(4k＋2))는, 시프트단(SR1＿(4k＋2))의 출력신호(OUT)와, 시프트단(SR2＿(4k＋3))의 출력신호(OUT)가 인버터 회로(INV10＿(4k＋3))에 있어서 논리 반전된 신호와의 반전 논리적을 연산하고, 그 연산결과를 출력신호(O＿(4k＋2))로서 출력한다. 즉, 시프트단(SR1＿(4k＋2))에서 하이레벨(VDD)의 펄스신호가 출력되며, 또한, 시프트단(SR2＿(4k＋3))에서 로레벨(VSS)의 펄스신호가 출력될 때, NAND회로(U10＿(4k＋2))는 로레벨(VSS)의 펄스신호를 출력한다.

NAND회로(U10＿(4k＋3))는, 시프트단(SR2＿(4k＋3))의 출력신호(OUT)가 인버터 회로(INV10＿(4k＋3))에 있어서 논리 반전된 신호와, 시프트단(SR2＿(4k＋4))의 출력신호(OUT)가 인버터 회로(INV10＿(4k＋4))에 있어서 논리 반전된 신호와의 반전 논리적을 연산하고, 그 연산결과를 출력신호(O＿(4k＋3))로서 출력한다. 즉, 시프트단(SR2＿(4k＋3))에서 로레벨(VSS)의 펄스신호가 출력되며, 또한, 시프트단(SR2＿(4k＋4))에서 로레벨(VSS)의 펄스신호가 출력될 때, NAND회로(U10＿(4k＋3))는 로레벨(VSS)의 펄스신호를 출력한다.

NAND회로(U10＿(4k＋4))는, 시프트단(SR2＿(4k＋4))의 출력신호(OUT)가 인버터 회로(INV10＿(4k＋4))에 있어서 논리 반전된 신호와, 시프트단(SR1＿(4(k＋1)＋1)의 출력신호(OUT)와의 반전 논리적을 연산하고, 그 연산결과를 출력신호(O＿(4k ＋4))로서 출력한다. 즉, 시프트단(SR2＿(4k＋4))에서 로레벨(VSS)의 펄스신호가 출력되며, 또한, 시프트단(SR1＿(4(k＋1)＋1))에서 하이레벨(VDD)의 펄스신호가 출력될 때, NAND회로(U10＿(4k＋4))는 로레벨(VSS)의 펄스신호를 출력한다.

상기의 접속관계는, 다음과 같이 바꾸어 말할 수 있다.

우선, 종속 접속된 2개의 시프트단(SR1＿i 및 SR1＿(i＋1))은, 그 한쪽이 클록신호(CK1), 다른 쪽이 클록신호(CK2)를 입력한다. 예를 들면 2단째의 시프트단(SR1＿2)은 클록신호(CK2)를 입력하고, 이것에 종속 접속되는 3단째의 시프트단(SR2＿3)(1단째의 시프트단(SR1＿1))은 클록신호(CK1)를 입력한다.

또, 1개의 시프트단을 사이에 두고 떨어진 2개의 시프트단에 있어서, 한쪽 시프트단(SR1A, SR1B, SR1C)은 NOR회로(U1)를 포함하고, 다른 쪽의 시프트단(SR2A, SR2B, SR2C)은 NAND회로(U3)를 포함한다.

NOR회로(U1)는, 로레벨(VSS)의 클록신호(CK1)(CK2)가 레벨시프트회로(LS1)(LS1')에 있어서 레벨시프트되어 하이레벨(VDD)의 출력신호(O)가 출력되는 기간에 있어서, 로레벨(VSS)의 신호(제어신호(S11))를 출력한다. NOR회로(U1)가 로레벨(VSS)의 신호를 출력하는 기간은, 하이레벨(VDD) 펄스가 전단에서 입력신호(PR)로서 입력되는 기간이든지, 또는, 하이레벨(VDD) 펄스가 다음단으로 출력신호(OUT)로서 출력되는 기간을 나타낸다. 이 기간에 있어서, 레벨시프트회로(LS1)(LS1') 내부의 트랜스퍼 게이트(Qn11, Qp11)가 온 하기 때문에, NOR회로(U1)를 포함한 시프트단(SR1A, SR1B, SR1C)의 레벨시프트동작이 유효하게 된다.

다른 쪽, NAND회로(U3)는, 하이레벨(VDD)의 클록신호(CK1)(CK2)가 레벨시프 트회로(LS2)(LS2')에 있어서 레벨시프트 되고 로레벨(VSS)의 출력신호(O)가 출력되는 기간에 있어서, 하이레벨(VDD)의 신호(제어신호 xS11)를 출력한다. NAND회로(U3)가 하이레벨(VDD)의 신호를 출력하는 기간은, 로레벨(VSS)의 펄스가 전단에서 입력신호(PR)로서 입력되는 기간이든지, 또는, 로레벨(VSS)의 펄스가 다음단으로 출력신호(OUT)로서 출력되는 기간을 나타낸다. 이 기간에 있어서, 레벨시프트회로(LS2)(LS2') 내부의 트랜스퍼 게이트(Qn11, Qp11)가 온 하기 때문에, NAND회로(U3)를 포함한 시프트단(SR2A, SR2B, SR2C)의 레벨시프트동작이 유효하게 된다.

또한, 클록신호(CK1)를 입력하는 시프트단(SR1＿(4k＋1))과, 그 후단의 시프트단(SR1＿(4k＋2))은, 어느 쪽도 내부에 NOR회로(U1)를 가지는 시프트 레지스터(SR1A, SR1B, SR1C)이다. 그 때문에, 이 2개의 시프트단은 모두, 로레벨(VSS)의 클록신호(CK1 또는 CK2)를 1 사이클분만큼 레벨시프트회로(LS1)(LS1')에 있어서 레벨시프트 함으로써, 하이레벨(VDD)의 펄스신호를 생성한다.

동일하게, 클록신호(CK2)를 입력하는 시프트단(SR2＿(4k＋3))과, 그 후단의 시프트단(SR2＿(4k＋4))은, 어느 쪽도 내부에 NAND회로(U3)를 가지는 시프트 레지스터(SR2A, SR2B, SR2C)이다. 그 때문에, 이 2개의 시프트단은 모두, 하이레벨(Vin)의 클록신호(CK1 또는 CK2)를 1사이클분만큼 레벨시프트회로(LS2)(LS2')에 있어서 레벨시프트 함으로써, 로레벨(VSS)의 펄스신호를 생성한다.

부가하여, 클록신호(CK1)와 클록신호(CK2)와의 위상 관계는, 다음과 같이 되어 있다. 즉, 클록신호(CK2)가 하이레벨(Vin)일 때, 클록신호(CK1)는 하이레벨(Vin)에서 로레벨(VSS)로 변화한다.

다음에, 상술한 구성을 가지는 본 실시형태에 관계되는 시프트 레지스터의 동작에 대하여, 도 37을 참조하여 설명한다.

도 37은, 도 36에 나타내는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 37a는, 제어신호(S1)의 전압파형을 나타낸다.

도 37b는, 제어신호(S2)의 전압파형을 나타낸다.

도 37c는, 제어신호(S5)의 전압파형을 나타낸다.

도 37d는, 제어신호(S89)의 전압파형을 나타낸다.

도 37e는, 클록신호(CK1)의 전압파형을 나타낸다.

도 37f는, 클록신호(CK2)의 전압파형을 나타낸다.

도 37g는, 스타트 신호(ST)의 전압파형을 나타낸다.

도 37h~도 37l은, 각각, 1단째~5단째의 시프트단으로부터 출력되는 출력신호(OUT)의 전압파형을 나타낸다.

도 37m~도 37o는, 각각, 출력신호(O＿1~O＿3)의 전압파형을 나타낸다.

도 37에 나타내는 시각(t81~t84)의 기간에서는, 도 15나 도 18에 나타내는 시각(t41~44)과 동일한 동작에 의하여, 각 시프트단(SR1＿1, SR1＿2,…)에 포함되는 레벨시프트회로(LS1)(LS1')가 초기화된다.

즉, 제 1의 기간(t81~t82)에 있어서는, 노드(NA)가 전압 'VSS', 노드(NB)가 '전압(VDD)'에 설정된다. 제 2기간(t82~t83)에 있어서는, 노드(NA)가 전압 'VDD－Vthp(Qp1)'로 설정되며, 노드(NB)가 전압 'VSS＋Vthn(Qn1)'로 설정된다. 제 6 기간(t83~t84)에 있어서는, 노드(NB)가 전압 'VSS＋Vthn(Qn1)＋Vin'로 설정되는지, 또는, 노드(NA)가 전압 'VDD－Vthp(Qp1)－Vin'로 설정된다.

시프트 동작을 행하기 전의 초기 상태에 있어서, 시프트단((SR1＿(4k＋1), SR1＿(4k＋2))의 입력신호(PR) 및 출력신호(OUT)는 모두 로레벨(VSS)로 되고, 시프트단((SR2＿(4k＋3), SR2＿(4k＋4))의 입력신호(PR) 및 출력신호(OUT)는 모두 하이레벨(VDD)로 되어 있는 것으로 한다.

이 경우, 시프트단((SR1＿(4k＋1), SR1＿(4k＋2))에서는, 입력신호(PR) 및 출력신호(OUT)가 로레벨(VSS)로 되기 때문에, 시프트단 내부의 NOR회로(U1)로 생성되는 제어신호(S10 및 S11)는 모두 하이레벨(VDD)로 된다.

제어신호(S10 및 S11)가 하이레벨로 되면, 레벨시프트회로(LS1)(LS1')의 노드(NE)에 전압 'Vin'이 공급된다. 노드(NE)가 전압 'Vin'으로 되면, 도 15에 나타내는 바와 같이, 노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t81~t83)을 제외하고, 출력신호(O)가 로레벨(VSS)로 된다.

노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t81~t83)에서는, 레벨시프트회로(LS1)(LS1')의 출력에 접속되는 트랜스퍼 게이트(Qn101, Qp101)가 오프 하고, n형 MOS트랜지스터(Qn102)가 온 함으로써, 시프트단의 출력신호(OUT)는 로레벨(VSS)로 된다.

따라서, 시프트 동작을 행하기 전의 초기상태에 있어서, 시프트단((SR1＿(4k＋1), SR1＿(4k＋2))의 입출력신호는 로레벨(VSS)로 유지된다.

또, 이 경우, 시프트단((SR2＿(4k＋3), SR2＿(4k＋4))에서는, 입력신호(PR) 및 출력신호(OUT)가 하이레벨(VDD)로 되기 때문에, 시프트단 내부의 NAND회로(U3)로 생성되는 제어신호(S10 및 S11)는 모두 하이레벨(VDD)로 된다.

제어신호(S10 및 S11)가 하이레벨로 되면, 레벨시프트회로(LS2)(LS2')의 노드(NE)에 전압 'VSS'가 공급된다. 노드(NE)가 전압 'VSS'로 되면, 도 18에 나타내는 바와 같이, 노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t81~t83)을 제외하고, 출력신호(O)가 하이레벨(VDD)로 된다.

노드(NA, NB)의 전압설정을 행하는 제 1 및 제 2기간(t81~t83)에서는, 레벨시프트회로(LS2)(LS2')의 출력에 접속되는 트랜스퍼 게이트(Qn101, Qp101)가 오프 하고, p형 MOS트랜지스터(Qp102)가 온 함으로써, 시프트단의 출력신호(OUT)는 하이레벨(VDD)로 된다.

따라서, 시프트 동작을 행하기 전의 초기 상태에 있어서, 시프트단((SR2＿(4k＋3), SR2＿(4k＋4))의 입출력신호는 하이레벨(VDD)로 유지된다.

시각(t81~t84)에 있어서의 레벨시프트회로의 초기화가 종료하면, 시프트 레지스터의 1단째의 시프트단(SR1＿1)에 하이레벨(VDD)의 펄스가 스타트 신호(ST)로서 입력된다(시각(t85)).

이 펄스는, 예를 들면 도 37g에 나타내는 바와 같이, 클록신호(CK2)에 동기 하고 있다. 클록신호(CK1)의 하이레벨(Vin)에서 로레벨(VSS)로의 하강시(t86)에 있어서 하이레벨(VDD)로 되며, 또한 클록신호(CK1)의 1사이클 기간에서 펄스폭이 짧아지도록 생성된다(t85~t87).

스타트 신호(ST)가 하이레벨(VDD)로 되면, 1단째의 시프트단(SR1＿1)에 포함 되는 NOR회로(U1)에 있어서 로레벨(VSS)의 제어신호(S11)가 생성되며, 그 레벨시프트회로(LS1)(LS1')의 노드(NE)에 클록신호(CK1)가 입력된다. 클록신호(CK1)가 시각(t86)에 있어서 하이레벨(Vin)에서 로레벨(VSS)로 하강하면, 시프트단(SR1＿1)의 출력신호(OUT)는 로레벨(VSS)에서 하이레벨(VDD)로 상승한다(도 37h).

1단째의 시프트단(SR1＿1)의 출력신호(OUT)가 하이레벨(VDD)로 되면, 2단째의 시프트단(SR1＿2)에 포함되는 NOR회로(U1)에 있어서 로레벨(VSS)의 제어신호(S11)가 생성되며, 그 레벨시프트회로(LS1)(LS1')의 노드(NE)에 클록신호(CK2)가 입력된다. 클록신호(CK2)는 시각(t86)에 있어서 하이레벨(Vin)이기 때문에, 2단째의 시프트단(SR1＿2)의 출력신호(OUT)는 로레벨(VSS)인 채이다(도 37i).

시각(t87)에 있어서 스타트 신호(ST)의 하이레벨(VDD)의 펄스가 종료한 후에도, 1단째의 시프트단(SR1＿1)에 있어서의 NOR회로(U1)에는 자신이 하이레벨(VDD)의 출력신호(OUT)가 입력되기 때문에, NOR회로(U1)의 출력신호(제어신호(S11))는 계속 로레벨(VSS)로 유지된다. 이것에 의해, 1단째의 시프트단(SR1＿1)에서는 레벨시프트동작이 속행되며, 그 출력신호(OUT)는 하이레벨로 유지된다(도 37h).

또 시각(t87)에 있어서, 클록신호(CK2)가 하이레벨(Vin)에서 로레벨(VSS)로 하강하면, 2단째의 시프트단(SR1＿2)의 출력신호(OUT)는 로레벨(VSS)에서 하이레벨(VDD)로 상승한다(도 37i).

2단째의 시프트단(SR1＿2)의 출력신호(OUT)가 하이레벨(VDD)로 되면, 3단째의 시프트단(SR2＿3)에는, 인버터 회로(INV10＿2)를 거쳐서 로레벨(VSS)의 펄스가 입력신호(PR)로서 입력된다. 그 때문에, 3단째의 시프트단(SR2＿3)에 포함되는 NAND회로(U3)에 있어서 하이레벨(VDD)의 제어신호(xS11)가 생성되며, 그 레벨시프트회로(LS2)(LS2')의 노드(NE)에 클록신호(CK1)가 입력된다. 클록신호(CK1)는 시각(t87)에 있어서 로레벨(VSS)이기 때문에, 3단째의 시프트단(SR2＿3)의 출력신호(OUT)는 하이레벨(VDD)인 채이다(도 37j).

시각(t88)에 있어서 클록신호(CK1)가 로레벨(VSS)에서 하이레벨(Vin)로 상승하면, 1단째의 시프트단(SR1＿1)에 있어서의 레벨시프트회로(LS1)(LS1')의 출력신호(OUT)가 하이레벨(VDD)에서 로레벨(VSS)로 하강한다. 출력신호(OUT)가 로레벨(VSS)로 되면, NOR회로(U1)의 입력신호가 모두 로레벨(VSS)로 되기 때문에, NOR회로(U1)로부터 출력되는 제어신호(S11)가 하이레벨(VDD)로 된다. 제어신호(S11)가 하이레벨(VDD)로 되면, 레벨시프트회로(LS1)(LS1')에 있어서의 레벨시프트동작이 정지되며, 이후 클록신호(CK1)가 하이레벨(Vin)에서 로레벨(VSS)로 하강해도, 1단째의 시프트단(SR1＿1)의 출력신호(OUT)는 로레벨(VSS)인 채 유지된다.

한편, 시각(t88)에 있어서 1단째의 시프트단(SR1＿1)의 출력신호(OUT)가 로레벨(VSS)로 되어도, 2단째의 시프트단(SR1＿2)에 있어서의 NOR회로(U1)에는, 자신의 하이레벨(VDD)의 출력신호(OUT)가 입력되기 때문에, NOR회로(U1)의 출력신호(제어신호(S11))는 계속 로레벨(VSS)로 유지된다. 이것에 의해, 2단째의 시프트단(SR1＿2)에서는 레벨시프트동작이 속행되며, 그 출력신호(OUT)는 하이레벨로 유지된다(도 37i).

또, 시각(t88)에 있어서 클록신호(CK1)가 상승하면, 3단째의 시프트단(SR2＿3)의 출력신호(OUT)는 하이레벨(VDD)에서 로레벨(VSS)로 하강한다(도 37j). 이 출력신호(OUT)가 4단째의 시프트단(SR2＿4)에 입력되면, 그 내부의 NAND회로(U3)에 있어서 하이레벨(VDD)의 제어신호(xS11)가 생성되며, 레벨시프트회로(LS2)(LS2')의 노드(NE)에 클록신호(CK2)가 입력된다. 클록신호(CK2)는 시각(t88)에 있어서 로레벨(VSS)이기 때문에, 4단째의 시프트단(SR2＿4)의 출력신호(OUT)는 하이레벨(VDD)인 채이다(도 37k).

시각(t89)에 있어서 클록신호(CK2)가 로레벨(VSS)에서 하이레벨(Vin)에 상승하면, 2단째의 시프트단(SR1＿2)에 있어서의 레벨시프트회로(LS1)(LS1')의 출력신호(OUT)가 하이레벨(VDD)에서 로레벨(VSS)로 하강한다. 출력신호(OUT)가 로레벨(VSS)로 되면, NOR회로(U1)의 입력신호가 모두 로레벨(VSS)로 되기 때문에, NOR회로(U1)에서 출력되는 제어신호(S11)가 하이레벨(VDD)로 된다. 제어신호(S11)가 하이레벨(VDD)로 되면, 레벨시프트회로(LS1)(LS1')에 있어서의 레벨시프트동작이 정지되며, 이후 클록신호(CK2)가 하이레벨(Vin)에서 로레벨(VSS)로 하강해도, 2단째의 시프트단(SR1＿2)의 출력신호(OUT)는 로레벨(VSS)인 채 유지된다.

한편, 시각(t89)에 있어서 2단째의 시프트단(SR1＿2)의 출력신호(OUT)가 로레벨(VSS)로 되어도, 3단째의 시프트단(SR2＿3)에 있어서의 NAND회로(U3)에는, 자신의 로레벨(VSS)의 출력신호(OUT)가 입력되기 때문에, NAND회로(U3)의 출력신호(제어신호(xS11))는 계속 하이레벨(VDD)로 유지된다. 이것에 의해, 3단째의 시프트단(SR2＿3)에서는 레벨시프트동작이 속행되며, 그 출력신호(OUT)는 로레벨로 유지된다(도 37j).

또, 시각(t89)에 있어서 클록신호(CK2)가 상승하면, 4단째의 시프트단(SR2＿ 3)의 출력신호(OUT)는 하이레벨(VDD)에서 로레벨(VSS)로 하강한다(도 37k). 이 출력신호(OUT)가, 인버터 회로(INV10＿4)를 거쳐서 5단째의 시프트단(SR1＿5)에 입력되면, 그 내부의 NOR회로(U1)에 있어서 로레벨(VSS)의 제어신호(S11)가 생성되며, 레벨시프트회로(LS1)(LS1')의 노드(NE)에 클록신호(CK1)가 입력된다. 클록신호(CK1)는 시각(t89)에 있어서 하이레벨(VDD)이기 때문에, 5단째의 시프트단(SR1＿5)의 출력신호(OUT)는 로레벨(VSS)인 채이다(도 37l).

이후, 동일한 동작에 의하여, 하이레벨 또는 로레벨의 펄스가 클록신호(CK1 및 CK2)에 동기하면서, 후단의 시프트단으로 차례차례 전파된다.

출력신호(O＿1, O＿2, O＿3,…)는, 도 37m~도 37o에 나타내는 바와 같이, 종속 접속된 2개의 시프트단이 모두 펄스신호를 출력하는 타이밍에 있어서, 차례로 로레벨로 된다.

예를 들면, 1단째 및 2단째의 시프트단에서 하이레벨의 펄스가 출력되는 기간(t87~t88)에 있어서, 출력신호(O＿1)가 로레벨로 된다(도 37m). 2단째의 시프트단에서 하이레벨의 펄스, 3단째의 시프트단에서 로레벨의 펄스가 출력되는 기간(t88~t89)에 있어서, 출력신호(O＿2)가 로레벨로 된다(도 37n). 3단째 및 4단째의 시프트단에서 로레벨의 펄스가 출력되는 기간(t89 ~t810)에 있어서, 출력신호(O＿3)가 로레벨로 된다.

이상 설명한 바와 같이, 본 실시형태에 의하면, 위상이 어긋난 2개의 클록신호(CK1, CK2)의 상승과 하강으로 동기하고 펄스신호를 시프트시킬 수 있다.

그 때문에, 단일 클록신호를 이용하는 도 20이나 도 29에 나타낸 시프트 레 지스터에 비교하여, 클록신호(CK1, CK2)의 주파수를 반으로 내려도, 이들과 동 등의 스피드로 펄스신호를 시프트 시킬 수 있다. 클록신호의 주파수를 하강함으로써, 클록신호를 전송하는 배선의 기생용량의 충방전에 의하여 쓸데없이 소비되는 전력이 줄어 들기 때문에, 소비 전력을 저감 할 수 있다. 또, 클록신호를 구동하는 회로의 부하가 작아지기 때문에, 회로 사이즈를 소형화할 수 있다.

다음에, 본 실시형태에 관계되는 시프트 레지스터의 다른 구성예에 대하여 설명한다.

도 38은, 본 실시형태에 관계되는 시프트 레지스터의 다른 구성예를 나타내는 도면이며, 출력신호(O ＿1, O＿2,…)가 하이레벨의 펄스신호로 된다.

도 38에 나타내는 시프트 레지스터는, 종속 접속된 복수의 시프트단(SR1＿1, SR1＿2, SR2＿3, SR2＿4, SR1＿5…)과, 인버터 회로(INV20＿1, INV10＿2, INV10＿4,…)와, NOR회로(U20＿1, U20＿2, U20＿3,…)를 가진다.

시프트단(SR1＿1, SR1＿2, SR2＿3, SR2＿4, SR1＿5…)은, 먼저 설명한 도 29에 나타내는 시프트 레지스터에 있어서의 동일 부호의 구성요소와 동일하며, 이들 접속관계도 도 29에 나타내는 시프트 레지스터와 동일하다.

인버터 회로(INV20＿(4k＋1))는, 시프트단(SR1＿(4k＋1))의 출력신호(OUT)를 논리 반전한다.

인버터 회로(INV20＿(4k＋2))는, 시프트단(SR1＿(4k＋2))의 출력신호(OUT)를 논리 반전하고, 다음단의 시프트단(SR2＿(4k＋3))의 입력신호(PR)를 생성한다.

인버터 회로(INV20＿(4k＋4))는, 시프트단(SR2＿(4k＋4))의 출력신호(OUT)를 논리 반전하고, 다음단의 시프트단(SR1＿(4(k＋1)＋1))의 입력신호(PR)를 생성한다.

NOR회로(U20＿(4k＋1))는, 시프트단(SR1＿(4k＋1))의 출력신호가 인버터 회로(INV20＿(4k＋1))에 있어서 논리 반전된 신호와, 시프트단(SR1＿(4k＋2))의 출력신호(OUT)가 인버터 회로(INV20＿(4k＋2))에 있어서 논리 반전된 신호와의 반전 논리합을 연산하고, 그 연산결과를 출력신호(O＿(4k＋1))로서 출력한다. 즉, 시프트단(SR1＿(4k＋1)) 및 시프트단(SR1＿(4k＋2))으로부터 모두 하이레벨(VDD)의 펄스신호가 출력될 때, NOR회로(U20＿(4k＋1))는 하이레벨(VDD)의 펄스신호를 출력한다.

NOR회로(U20＿(4k＋2))는, 시프트단(SR1＿(4k＋2))의 출력신호(OUT)가 인버터 회로(INV20＿(4k＋2))에 있어서 논리 반전된 신호와, 시프트단(SR2＿(4k＋3))의 출력신호(OUT)와의 반전 논리합을 연산하고, 그 연산결과를 출력신호(O＿(4k＋2))로서 출력한다. 즉, 시프트단(SR1＿(4k＋2))에서 하이레벨(VDD)의 펄스신호가 출력되며, 또한, 시프트단(SR2＿(4k＋3))에서 로레벨(VSS)의 펄스신호가 출력될 때, NOR회로(U20＿(4k＋2))는 하이레벨(VDD)의 펄스신호를 출력한다.

NOR회로(U20＿(4k＋3))는, 시프트단(SR2＿(4k＋3))의 출력신호(OUT)와 시프트단(SR2＿(4k＋4))의 출력신호(OUT)와의 반전 논리합을 연산하고, 그 연산결과를 출력신호(O＿(4k＋3))로서 출력한다. 즉, 시프트단(SR2＿(4k＋3))에서 로레벨(VSS)의 펄스신호가 출력되며, 또한, 시프트단(SR2＿(4k＋4))에서 로레벨(VSS)의 펄스신호가 출력될 때, NOR회로(U20＿(4k＋3))는 하이레벨(VDD)의 펄스신호를 출력 한다.

NOR회로(U20＿(4k＋4))는, 시프트단(SR2＿(4k＋4))의 출력신호(OUT)와, 시프트단(SR1＿(4(k＋1)＋1))의 출력신호(OUT)가 인버터 회로(INV20＿(4(k＋1)＋1))에 있어서 논리 반전된 신호와의 반전 논리합을 연산하고, 그 연산결과를 출력신호(O＿(4k＋4))로서 출력한다. 즉, 시프트단(SR2＿(4k＋4))에서 로레벨(VSS)의 펄스신호가 출력되며, 또한, 시프트단(SR1＿(4(k＋1)＋1))에서 하이레벨(VDD)의 펄스신호가 출력될 때, NOR회로(U20＿(4k＋4))는 하이레벨(VDD)의 펄스신호를 출력한다.

도 39는, 도 38에 나타내는 시프트 레지스터에 있어서의 각 부의 신호파형의 일례를 나타내는 도면이다.

도 39a~도 39o의 신호파형은, 각각, 도 37a~도 37o의 신호파형에 대응한다.

도 37과 도 39를 비교하여 알 수 있는 바와 같이, 각 시프트단을 펄스신호가 시프트하는 타이밍에 관하여, 도 36에 나타내는 시프트 레지스터와 도 38에 나타내는 시프트 레지스터의 동작은 동일하다. 도 38에 나타내는 시프트 레지스터는, 도 39m~도 39n에 나타내는 바와 같이, 차례차례 시프트하는 출력신호(O＿1, O＿2, O＿3,…)의 펄스가 하이레벨(VDD)의 펄스인 점에서, 도 36에 나타내는 시프트 레지스터와 다르다.

＜제 13의 실시형태＞

다음에, 본 발명의 제 13의 실시형태에 대하여 설명한다.

상술의 각 실시형태에 있어서 설명한 레벨시프트회로나 시프트 레지스터는, 예를 들면 액정소자나 EL(electroluminescence)소자, LED(light emitting diode)소 자 등을 화소로서 이용하는 표시장치에 있어서 화소 어레이부의 구동회로에 공급하는 레벨시프트 신호를 생성하는 회로나, 각 화소를 주사하기 위한 펄스신호를 생성하는 시프트 레지스터에 적용하는 것이 가능하다.

도 40은, 본 실시형태에 관계되는 표시장치의 구성의 일례를 나타내는 도면이다.

도 40에 나타내는 표시장치(105)는, 화소 어레이부(102)와, 수직구동회로(103)와, 수평구동회로(104)와, 레벨시프트회로군(106)과, 인버터 회로군(107)과, 버퍼회로(108~111)를 가진다.

화소 어레이부(102)는, m행 n열의 행렬형으로 배열된 복수의 화소(101)를 포함한다.

예를 들면 화소(101)가 액정소자의 경우, 화소 어레이부(102)는, 2장의 투명한 절연성 기판(예를 들면, 유리기판)에 형성된다. 한쪽 기판에는, 화소 어레이부(102)의 m행의 주사선(112)(112－1~112－m)과 n열의 신호선(113)(113－1~113－n)이 격자모양으로 형성된다. 2개의 기판은, 소정의 간격을 가지고 대향 배치되며, 그 틈부분에 액정층이 유지된다. 액정층을 사이에 두는 2개의 기판의 한쪽에는, 도시하지 않은 백 라이트에 의하여 빛이 조사된다. 주사선(112)과 신호선(113)과의 교점부분에는, 화소(101)가 형성된다.

화소(101)는, 예를 들면 도 40에 나타내는 바와 같이, 박막 트랜지스터(TFT)와, 액정 셀(LC)과, 유지용량(CS)을 가진다.

박막 트랜지스터는, 그 게이트가 주사선(112)에 접속되며, 그 소스가 신호선 (113)에 접속된다.

박막 트랜지스터(TFT)의 드레인에는, 액정 셀(LC)의 한쪽 전극(화소전극)과 유지용량(CS)의 한쪽 전극이 접속된다. 여기서, 액정 셀(LC)은, 화소 트랜지스터(TFT)에 접속되는 화소전극과, 이 화소전극이 형성되는 기판의 대향기판에 형성되는 대향전극과, 이들 전극에 끼워지는 액정을 포함하고 있다. 액정셀(LC)의 대향전극은, 예를 들면 유지용량(CS)의 다른 쪽 전극과 함께, 코먼선(114)에 접속된다.

수직구동회로(103)는, 수직스타트펄스(VST)에 의하여 지정되는 1수직주사 기간마다, 화소 어레이부(102)의 제 1행에서 제 m행까지의 각 행을 수직 클록신호(VCK 및 xVCK)에 동기한 타이밍으로 차례로 선택한다.

수직구동회로(103)는, 예를 들면, 수직주사용의 시프트 레지스터와, 화소 어레이부(102)의 m개의 행에 대응하는 m개의 구동신호출력회로를 가진다.

수직주사용의 시프트 레지스터는, 화소 어레이부(102)의 제 1행에서 제 m행까지의 각 행을 차례로 선택하는 펄스신호를 발생한다. 이 시프트 레지스터는, 수직스타트펄스(VST)에 따른 타이밍으로 제 1행의 펄스신호를 발생하고, 수직 클록신호(VCK 및 xVCK)에 동기 한 타이밍으로, 제 1행, 제 2행,…, 제 m행의 순서로 펄스신호를 시프트한다.

수직주사용의 시프트 레지스터가 발생하는 펄스신호에 의하여 제 i행(1≤i≤m)이 선택되면, 화소 어레이부(102)의 제 i행의 화소열에 대응하는 구동신호출력회로가 주사선(112－i)에 구동신호를 공급한다. 이것에 의해, 제 i행의 화소열이 신호선(113－1~113－n)을 통하여 구동 가능하게 된다.

수평구동회로(104)는, 수평스타트펄스(HST)에 의하여 지정되는 1수평기간마다, 수직구동회로(103)가 선택중의 화소 어레이부(102)의 1행에 속하는 제 1열에서 제 n열까지의 n개의 화소를, 수평 클록신호(HCK 및 XHCK)에 동기한 타이밍으로 차례로 선택한다. 그리고, 선택한 각 화소에 영상신호를 기입한다.

수평구동회로(104)는, 예를 들면, 수평주사용의 시프트 레지스터와, 화소 어레이부(102)의 n개의 열에 대응하는 n개의 구동신호 출력회로를 가진다.

수평주사용의 시프트 레지스터는, 화소 어레이부(102)의 제 1열에서 제 n열까지의 각 열을 차례로 선택하는 펄스신호를 발생한다. 이 시프트 레지스터는, 수평스타트펄스(HST)에 따른 타이밍으로 제 1열의 펄스신호를 발생하고, 수평 클록신호(HCK 및 xHCK)에 동기한 타이밍으로, 제 1열, 제 2열,…, 제 n열의 순서로 펄스신호를 시프트한다.

수평주사용의 시프트 레지스터가 발생하는 펄스신호에 의하여 제 j열(1≤j≤n)이 선택되면, 화소 어레이부(102)의 제 j열의 화소열에 대응하는 구동신호출력회로가 신호선(113－j)에 영상신호를 출력한다. 이것에 의해, 제 j열의 신호선(113－j)에 접속되며, 또한, 이때 수직구동회로(103)에 의하여 선택중의 행에 속하는 화소에 대하여 영상신호가 기입된다.

수직구동회로(103) 및 수평구동회로(104)는, 예를 들면, 화소 어레이부(102)와 함께, 상술의 절연성 기판상에 형성된다.

레벨시프트회로군(106)은, 표시장치(105)의 외부로부터 입력되는 저전압 진 폭의 신호(수직스타트펄스(VST), 수직클록신호(VCK 및 xVCK), 수평스타트펄스(HST), 수평클록신호(HCK 및 XHCK))를, 각각 고전압 진폭의 신호에 레벨시프트 한다.

버퍼 회로군(107)은, 레벨시프트회로군(106)에 있어서 레벨시프트 된 각 신호(VST, VCK, xVCK, HST, HCK, XHCK)를 각각 증폭한다.

버퍼 회로군(107)에 있어서 증폭된 수직스타트펄스신호(VST)는, 수직구동회로(105)에 입력된다.

버퍼 회로군(107)에 있어서 증폭된 수직 클록신호(VCK 및 xVCK)는, 버퍼 회로(108 및 109)에 있어서 더욱 증폭된 후, 수직구동회로(103)에 입력된다.

버퍼 회로군(107)에 있어서 증폭된 수평스타트펄스신호(HST)는, 수평구동회로(104)에 입력된다.

버퍼 회로군(107)에 있어서 증폭된 수평 클록신호(HCK 및 XHCK)는, 버퍼 회로(110 및 111)에 있어서 또한 증폭된 후, 수평구동회로(104)에 입력된다.

상술한 구성을 가지는 본 실시형태에 관계되는 표시장치에서는, 수직구동회로(103)에 입력하는 수직스타트펄스(VST), 수직클록신호(VCK 및 xVCK)나, 수평구동회로(104)에 입력하는 수평스타트펄스(HST), 수평클록신호(HCK 및 XHCK) 등, 화소의 구동에 이용하는 대진폭의 신호를 생성하기 위한 레벨시프트회로군(106)으로서 앞의 각 실시형태에 있어서 서술한 레벨시프트회로가 이용된다.

따라서, 제조 불균일에 의한 트랜지스터의 임계전압의 불균일 등에 의하여 레벨시프트동작이 영향을 받기 어려워지기 때문에, 안정된 동작을 실현할 수 있다. 또, 노드(NA, NB)의 전압설정시나 레벨시프트동작시에 있어서의 레벨시프트회로의 리크 전류가 저감하기 때문에, 장치의 소비전력을 삭감할 수 있다.

또, 수직구동회로(103)에 포함되는 수직주사용의 시프트 레지스터나, 수평구동회로(104)에 포함되는 수평주사용의 시프트 레지스터로서, 앞의 각 실시형태에 있어서 서술한 시프트 레지스터를 이용해도 좋다. 이것에 의해, 레벨시프트회로군(106)에 있어서 신호(VST, VCK, XVCK, HST, HCK, XHCK)를 레벨시프트 할 필요가 없어지기 때문에, 이들 신호를 저진폭인 채 수직구동회로(103), 수평구동회로(104)에 공급하는 것이 가능하게 된다.

이상, 본 발명의 몇 개의 실시형태에 대하여 설명했지만, 본 발명은 상기의 형태에만 한정되는 것이 아니고, 여러 가지의 다양성을 포함하고 있다.

제 4실시형태에 관계되는 레벨시프트회로(도 6)에서는, 전압설정을 행하는 기간에 있어서 p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)를 오프로 설정함으로써, 제 2실시형태에 관계되는 레벨시프트회로(도 2)에 있어서 제 1기간 및 제 3기간에 행해지는 동작을 동시에 병행하여 행하는 것이 가능하게 되는 동시에, 제 2기간 및 제 4기간에 행해지는 동작을 동시에 병행으로 행하는 것이 가능하게 되어 있다.

그렇지만, 본 발명에 관계되는 레벨시프트회로는, 제 4실시형태에 관계되는 레벨시프트회로와 같이, 제 1기간 및 제 3기간의 동작 및 제 2기간 및 제 4기간의 동작을, 각각 동시에 행하는 경우에만 한정되지 않는다. 예를 들면, 제 1기간 및 제 2기간의 일부와, 제 3기간 및 제 4기간의 일부가 겹치도록 해도 좋다. 이 중복기간(제 5의 기간)에 있어서, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)의 적어도 한쪽을 차단함으로써, 관통전류의 발생을 방지할 수 있다.

또, 제 4 및 제 5의 실시형태에 관계되는 레벨시프트회로(도 6, 도 8)는, p형 MOS트랜지스터(Qp5) 및 n형 MOS트랜지스터(Qn5)를 설치하고 있지만, 본 발명은 이것에 한정되지 않는다. 이들 레벨시프트회로에서는, 적어도, p형 MOS트랜지스터(Qp1) 및 n형 MOS트랜지스터(Qn1)를 통하여 흐르는 관통전류를 방지할 수 있으면 좋기 때문에, 어느 한쪽의 트랜지스터를 생략해도 좋다.

또, 제 13의 실시형태에서는, 화소(101)로서 액정소자를 이용하는 예를 들고 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들면 EL소자나 LED소자 등을 화소로서 이용하는 여러 가지의 표시장치에도 본 발명은 적용 가능하다.

또, 본 발명의 레벨시프트회로는, 표시장치용으로 한정되는 것이 아니고, 신호 진폭의 변환이 필요한 여러 가지 장치에 넓게 적용 가능하다.

본 발명에 의하면, 트랜지스터 등의 소자의 특성 불균일로 회로의 동작이 영향을 받기 어렵게 할 수 있다.

Claims (27)

1. 입력 신호를 레벨 시프트 하여 출력하는 레벨시프트회로에 있어서,

   제 1노드의 전압에 따라 온 또는 오프 하고, 상기 전압이 제 1임계치일 때에 온과 오프를 전환하고, 상기 온일 때, 레벨 시프트 신호의 출력 단자에 제 1전압을 출력하는 제 1스위치와,

   제 2노드의 전압에 따라 온 또는 오프 하고, 상기 전압이 제 2임계치일 때에 온과 오프를 전환하고, 상기 온일 때, 상기 출력 단자로 제 2전압을 출력하는 제 2스위치와,

   한쪽의 단자에 제 1입력 신호를 입력하고, 다른 쪽의 단자가 상기 제 1노드에 접속되는 제 1캐패시터와,

   한쪽의 단자에 제 2입력 신호를 입력하고, 다른 쪽의 단자가 상기 제 2노드에 접속되는 제 2캐패시터와,

   소정 기간에 있어서, 상기 제 1노드의 전압을 상기 제 1임계치로 설정하고, 상기 제 2노드의 전압을 상기 제 2임계치로 설정하고, 상기 소정 기간 후, 상기 제 1노드 및 상기 제 2노드를 플로팅 상태로 하는 전압 설정 회로를 가지도록 구성된 것을 특징으로 하는 레벨시프트회로.
2. 제 1항에 있어서,

   상기 제 1임계치 및 상기 제 2임계치는, 상기 제 1전압에서 상기 제 2전압까 지의 범위에 포함되어 있고,

   상기 제 1스위치는, 상기 제 1노드의 전압이 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 경우에 온 하고, 상기 제 1전압 측에 있는 경우에 오프 하고,

   상기 제 2스위치는, 상기 제 2노드의 전압이 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 경우에 온 하고, 상기 제 2전압 측에 있는 경우에 오프 하고,

   상기 전압 설정 회로는, 제 1기간에 있어서, 상기 제 1노드의 전압이 상기 제 1임계치에 대해서 상기 제 2전압 측에 있도록 상기 제 1캐패시터를 충전하고, 상기 충전 후의 제 2기간에 있어서, 온 상태의 상기 제 1스위치로부터 출력되는 전압을 상기 제 1노드에 공급하고, 제 3기간에 있어서, 상기 제 2노드의 전압이 상기 제 2임계치에 대해서 상기 제 1전압 측에 있도록 상기 제 2캐패시터를 충전하고, 상기 충전 후의 제 4기간에 있어서, 온 상태의 상기 제 2스위치로부터 출력되는 전압을 상기 제 2노드에 공급도록 구성된 것을 특징으로 하는 레벨시프트회로.
3. 제 2항에 있어서,

   상기 전압 설정 회로는, 상기 제 2기간에 있어서 상기 제 1스위치가 오프 한 후, 상기 제 3기간에 있어서의 상기 제 2캐패시터의 충전을 실시하도록 구성된 것을 특징으로 하는 레벨시프트회로.
4. 제 3항에 있어서,

   상기 전압 설정 회로는, 상기 제 1기간에 있어서, 상기 제 2노드의 전압이 상기 제 2임계치에 대해서 상기 제 2전압 측에 있도록 상기 제 2캐패시터를 충전하도록 구성된 것을 특징으로 하는 레벨시프트회로.
5. 제 3항에 있어서,

   상기 전압 설정 회로는,

   상기 제 1기간에 있어서, 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 소정의 전압을 상기 제 1노드에 공급하는 제 1전압 공급 회로와,

   상기 제 2기간에 있어서, 온일 때에 상기 제 1전압이 출력되는 상기 제 1스위치의 한쪽 단자와 상기 제 1노드를 접속하는 제 3스위치와,

   상기 제 3기간에 있어서, 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 소정의 전압을 상기 제 2노드에 공급하는 제 2전압 공급 회로와,

   상기 제 4기간에 있어서, 온일 때에 상기 제 2전압이 출력되는 상기 제 2스위치의 한쪽 단자와 상기 제 2노드를 접속하는 제 4스위치를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
6. 제 5항에 있어서,

   상기 제 1전압 공급 회로는, 상기 제 1기간에 있어서, 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 소정의 전압을 상기 제 1노드 및 상기 제 2노드에 공급하도록 구성된 것을 특징으로 하는 레벨시프트회로.
7. 제 3항에 있어서,

   상기 전압 설정 회로는, 상기 제 1기간, 상기 제 2기간, 상기 제 3기간 및 상기 제 4기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단하는, 및／또는, 상기 제 2스위치와 상기 출력 단자를 차단하도록 구성된 것을 특징으로 하는 레벨시프트회로.
8. 제 3항에 있어서,

   상기 전압 설정 회로는, 상기 제 1기간 및 상기 제 2기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단하고, 상기 제 2스위치와 상기 출력 단자를 접속하고, 상기 제 3기간 및 상기 제 4기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 접속하고, 상기 제 2스위치와 상기 출력 단자를 차단하도록 구성된 것을 특징으로 하는 레벨시프트회로.
9. 제 8항에 있어서,

   상기 제 1입력 신호 및 상기 제 2입력 신호는, 제 3전압에서 제 4전압까지의 전압을 가지고,

   상기 제 1입력 신호가 상기 제 3전압에서 상기 제 4전압으로 변화할 때, 상기 제 1노드의 전압은, 상기 제 1임계치에서 상기 제 2전압으로 향하는 방향으로 변화하고,

   상기 제 2입력 신호가 상기 제 3전압에서 상기 제 4전압으로 변화할 때, 상 기 제 2노드의 전압은, 상기 제 2임계치에서 상기 제 2전압으로 향하는 방향으로 변화하고,

   상기 전압 설정 회로는, 상기 제 1입력 신호가 상기 제 3전압을 가질 때, 상기 제 1기간 및 상기 제 2기간에 있어서의 상기 제 1노드로의 전압 공급을 실시하고, 상기 제 2입력 신호가 상기 제 4전압을 가질 때, 상기 제 3기간 및 상기 제 4기간에 있어서의 상기 제 2노드로의 전압 공급을 실시하도록 구성된 것을 특징으로 하는 레벨시프트회로.
10. 제 7항에 있어서,

    상기 전압 설정 회로는,

    상기 제 1기간에 있어서, 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 소정의 전압을 상기 제 1노드에 공급하는 제 1전압 공급 회로와,

    상기 제 2기간에 있어서, 온일 때에 상기 제 1전압이 출력되는 상기 제 1스위치의 한쪽 단자와 상기 제 1노드를 접속하는 제 3스위치와,

    상기 제 3기간에 있어서, 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 소정의 전압을 상기 제 2노드에 공급하는 제 2전압 공급 회로와,

    상기 제 4기간에 있어서, 온일 때에 상기 제 2전압이 출력되는 상기 제 2스위치의 한쪽 단자와 상기 제 2노드를 접속하는 제 4스위치와,

    상기 제 1기간, 상기 제 2기간, 상기 제 3기간 및 상기 제 4기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단하는, 및／또는, 상기 제 2스위치와 상기 출력 단자를 차단하는 제 5스위치를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
11. 제 8항에 있어서,

    상기 전압 설정 회로는,

    상기 제 1기간에 있어서, 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 소정의 전압을 상기 제 1노드에 공급하는 제 1전압 공급 회로와,

    상기 제 2기간에 있어서, 온일 때에 상기 제 1전압이 출력되는 상기 제 1스위치의 한쪽 단자와 상기 제 1노드를 접속하는 제 3스위치와,

    상기 제 3기간에 있어서, 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 소정의 전압을 상기 제 2노드에 공급하는 제 2전압 공급 회로와,

    상기 제 4기간에 있어서, 온일 때에 상기 제 2전압이 출력되는 상기 제 2스위치의 한쪽 단자와 상기 제 2노드를 접속하는 제 4스위치와,

    상기 제 1기간 및 상기 제 2기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단하고, 상기 제 2스위치와 상기 출력 단자를 접속하고, 상기 제 3기간 및 상기 제 4기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 접속하고, 상기 제 2스위치와 상기 출력 단자를 차단하는 제 5스위치를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
12. 제 2항에 있어서,

    상기 전압 설정 회로는, 상기 제 1기간 및 상기 제 2기간의 적어도 일부와 상기 제 3기간 및 상기 제 4기간의 적어도 일부가 겹치는 제 5기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단하는, 및／또는, 상기 제 2스위치와 상기 출력 단자를 차단하도록 구성된 것을 특징으로 하는 레벨시프트회로.
13. 제 12항에 있어서,

    상기 전압 설정 회로는, 상기 제 1기간에 있어서의 상기 제 1캐패시터의 충전과 병행하여, 상기 제 3기간에 있어서의 상기 제 2캐패시터의 충전을 실시하고, 상기 제 2기간에 있어서의 상기 제 1노드로의 전압 공급과 병행하여, 상기 제 4기간에 있어서의 상기 제 2노드로의 전압 공급을 실시하도록 구성된 것을 특징으로 하는 레벨시프트회로.
14. 제 12항에 있어서,

    상기 전압 설정 회로는,

    상기 제 1기간에 있어서, 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 소정의 전압을 상기 제 1노드에 공급하는 제 1전압 공급 회로와,

    상기 제 2기간에 있어서, 온일 때에 상기 제 1전압이 출력되는 상기 제 1스위치의 한쪽 단자와 상기 제 1노드를 접속하는 제 3스위치와,

    상기 제 3기간에 있어서, 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 소정의 전압을 상기 제 2노드에 공급하는 제 2전압 공급 회로와,

    상기 제 4기간에 있어서, 온일 때에 상기 제 2전압이 출력되는 상기 제 2스위치의 한쪽 단자와 상기 제 2노드를 접속하는 제 4스위치와,

    상기 제 5기간에 있어서, 상기 제 1스위치와 상기 출력 단자를 차단하는, 및／ 또는, 상기 제 2스위치와 상기 출력 단자를 차단하는 제 5스위치를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
15. 제 2항에 있어서,

    상기 전압 설정 회로는,

    상기 제 1기간에 있어서, 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 소정의 전압을 상기 제 1노드에 공급하는 제 1전압 공급 회로와,

    상기 제 1기간 및 상기 제 2기간에 있어서, 온일 때에 상기 제 1전압이 출력되는 상기 제 1스위치의 한쪽 단자와 상기 제 1노드를 접속하는 제 3스위치와,

    상기 제 3기간에 있어서, 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 소정의 전압을 상기 제 2노드에 공급하는 제 2전압 공급 회로와,

    상기 제 3기간 및 상기 제 4기간에 있어서, 온일 때에 상기 제 2전압이 출력되는 상기 제 2스위치의 한쪽 단자와 상기 제 2노드를 접속하는 제 4스위치와,

    상기 제 1기간 및 상기 제 2기간에 있어서 상기 제 1스위치와 상기 출력 단자를 차단하고, 상기 제 3기간 및 상기 제 4기간에 있어서 상기 제 2스위치와 상기 출력 단자를 차단하는 제 5스위치를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
16. 제 2항에 있어서,

    상기 전압 설정 회로는,

    상기 제 1기간에 있어서, 상기 제 1임계치에 대해서 상기 제 2전압 측에 있는 소정의 전압을 상기 제 1노드에 공급하는 제 1전압 공급 회로와,

    상기 제 2기간에 있어서, 온일 때에 상기 제 1전압이 출력되는 상기 제 1스위치의 한쪽 단자와 상기 제 1노드를 접속하는 제 3스위치와,

    상기 제 3기간에 있어서, 상기 제 2임계치에 대해서 상기 제 1전압 측에 있는 소정의 전압을 상기 제 2노드에 공급하는 제 2전압 공급 회로와,

    상기 제 4기간에 있어서, 온일 때에 상기 제 2전압이 출력되는 상기 제 2스위치의 한쪽 단자와 상기 제 2노드를 접속하는 제 4스위치를 포함하고,

    상기 제 3스위치는,

    상기 제 1스위치에 접속되는 제 1단자와, 상기 제 1노드에 접속되는 제 2단자와, 상기 제 1단자와 상기 제 2단자와의 사이의 도통 상태를 제어하는 전압을 입력하는 제어 단자를 가지는 제 1스위치 소자와,

    상기 제 1스위치 소자의 제어 단자와, 제 1단자와의 사이에 접속되는 제 1용량 소자와,

    상기 제 1스위치 소자를 온 또는 오프로 구동하는 전압을 입력하는 제 1구동 입력 노드와,

    상기 제 1구동 입력 노드와 상기 제 1스위치 소자의 제어 단자와의 사이에 접속되며, 상기 제 1스위치 소자를 온으로 구동하는 전압이 상기 제 1구동 입력 노드에 입력되어 있는 상태에서, 상기 제 1스위치 소자의 제어 단자의 전압이 상기 제 1전압과 상기 제 2전압과의 사이의 소정의 임계치에 대해서 상기 제 2전압 측에 있는 경우에 온 하고, 상기 임계치에 대해서 상기 제 1전압 측에 있는 경우에 오프 하는 제 2스위치 소자를 포함하고,

    상기 제 4스위치는,

    상기 제 2스위치에 접속되는 제 1단자와, 상기 제 2노드에 접속되는 제 2단자와, 상기 제 1단자와 상기 제 2단자와의 사이의 도통 상태를 제어하는 전압을 입력하는 제어 단자를 가지는 제 3스위치 소자와,

    상기 제 3스위치 소자의 제어 단자와 제 1단자와의 사이에 접속되는 제 2용량 소자와,

    상기 제 3스위치 소자를 온 또는 오프로 구동하는 전압을 입력하는 제 2구동 입력 노드와,

    상기 제 2구동 입력 노드와 상기 제 3스위치 소자의 제어 단자와의 사이에 접속되며, 상기 제 3스위치 소자를 온으로 구동하는 전압이 상기 제 2구동 입력 노드에 입력되어 있는 상태에서, 상기 제 3스위치 소자의 제어 단자의 전압이 상기 제 1전압과 상기 제 2전압과의 사이의 소정의 임계치에 대해서 상기 제 1전압 측에 있는 경우에 온 하고, 상기 임계치에 대해서 상기 제 2전압 측에 있는 경우에 오프 하는 제 4스위치 소자를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
17. 제 16항에 있어서,

    상기 제 1스위치 소자 및 상기 제 2스위치 소자는, 각각 제 1도전형을 가지는 절연 게이트형 트랜지스터를 포함하고,

    상기 제 3스위치 소자 및 상기 제 4스위치 소자는, 각각 제 2도전형을 가지는 절연 게이트형 트랜지스터를 포함하고,

    상기 제 1용량 소자는, 상기 제 1스위치 소자의 절연 게이트형 트랜지스터의 게이트와 드레인과의 사이의 기생적인 용량 소자를 포함하고,

    상기 제 2용량 소자는, 상기 제 3스위치 소자의 절연 게이트형 트랜지스터의 게이트와 드레인과의 사이의 기생적인 용량 소자를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
18. 제 2항에 있어서,

    상기 출력 단자로부터 레벨 시프트 신호를 출력하는 기간에 있어서, 제 3전압에서 제 4전압까지의 전압을 가지는 입력 신호를 상기 제 1입력 신호 및 상기 제 2입력 신호로서 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 1입력 회로와,

    상기 전압 설정 회로가 상기 제 1노드 및 상기 제 2노드의 전압 설정을 실시하는 기간에 있어서, 상기 제 3전압에서 상기 제 4전압까지의 범위에 포함되는 소정의 전압을 상기 제 1입력 신호 및 상기 제 2입력 신호로서 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 2입력 회로를 가지도록 구성된 것을 특징으로 하 는 레벨시프트회로.
19. 제 18항에 있어서,

    상기 제 2입력 회로는, 상기 소정의 전압으로서 상기 제 3전압을 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하고,

    상기 전압 설정 회로는, 상기 제 2노드의 전압을 상기 제 2임계치로 설정한 후의 제 6기간에 있어서, 상기 제 2노드의 전압을, 상기 제 3전압과 상기 제 4전압과의 차분만큼 상기 제 2임계치로부터 상기 제 1전압측으로 시프트 한 제 6전압으로 설정하고,

    상기 제 1입력 회로로부터의 입력 신호가 상기 제 3전압에서 상기 제 4전압으로 변화할 때, 상기 제 1노드 및 상기 제 2노드의 전압은 상기 제 2전압측으로 상기 차분만큼 시프트 하도록 구성된 것을 특징으로 하는 레벨시프트회로.
20. 제 19항에 있어서,

    상기 전압 설정 회로는,

    한쪽의 단자가 상기 제 2노드에 접속되는 제 3캐패시터와,

    상기 제 3기간 및 상기 제 4기간에 있어서, 상기 제 3캐패시터의 다른 쪽 단자에 상기 제 4전압을 공급하고, 상기 제 6기간에 있어서, 상기 제 3캐패시터의 상기 다른 쪽 단자에 상기 제 3전압을 공급하는 제 3전압 공급 회로를 포함하도록 구성된 것을 특징으로 하는 레벨시프트회로.
21. 초단에 입력된 펄스 신호를 후단으로 차례차례 전송하는, 종속 접속된 복수의 시프트단을 구비하고,

    상기 시프트단은,

    전단으로부터 펄스 신호가 입력되는 기간 및 다음단으로 펄스 신호가 출력되는 기간을 검출하는 검출 회로와,

    상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 입력되는 클록신호의 1 사이클 내에 포함되는 펄스 신호를 레벨 시프트 하여 출력하는 레벨시프트회로와,

    상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 상기 레벨시프트회로로부터 출력되는 신호를 펄스 신호로서 다음단에 출력하고, 상기 레벨시프트회로를 초기화하는 소정 기간에 있어서, 일정한 레벨의 신호를 다음단에 출력하는 출력 회로를 가지고,

    상기 레벨시프트회로는,

    제 1노드의 전압이, 제 1전압에서 제 2전압까지의 범위에 포함되는 제 1임계치에 대해서 상기 제 2전압 측에 있는 경우에 온 하고, 상기 제 1노드의 전압이, 상기 제 1임계치에 대해서 상기 제 1전압 측에 있는 경우에 오프 하고, 상기 온일 때, 레벨 시프트 신호의 출력 단자로 상기 제 1전압을 출력하는 제 1스위치와, 제 2노드의 전압이, 상기 제 1전압에서 상기 제 2전압까지의 범위에 포함되는 제 2임계치에 대해서 상기 제 1전압 측에 있는 경우에 온 하고, 상기 제 2노드의 전압이, 상기 제 2임계치에 대해서 상기 제 2전압 측에 있는 경우에 오프 하고, 상기 온일 때, 상기 출력 단자에 상기 제 2전압을 출력하는 제 2스위치와,

    한쪽의 단자에 상기 클록신호를 입력하고, 다른 쪽의 단자가 상기 제 1노드에 접속되는 제 1캐패시터와,

    한쪽의 단자에 상기 클록신호를 입력하고, 다른 쪽의 단자가 상기 제 2노드에 접속되는 제 2캐패시터와,

    상기 소정 기간에 있어서, 상기 제 1노드의 전압을 상기 제 1임계치로 설정하고, 상기 제 2노드의 전압을 상기 제 2임계치로 설정하고, 상기 소정 기간 후, 상기 제 1노드 및 상기 제 2노드를 플로팅 상태로 하는 전압 설정 회로와,

    상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 상기 클록신호를 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 1입력 회로와,

    상기 전압 설정 회로가 상기 제 1노드 및 상기 제 2노드의 전압 설정을 실시하는 기간에 있어서, 제 3전압에서 제 4전압까지의 범위에 포함되는 소정의 전압을 상기 클록신호 대신에 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 2입력 회로를 가지고,

    상기 클록신호는, 상기 제 3전압과 상기 제 4전압을 교대로 반복하는 신호이며,

    종속 접속되는 2개의 시프트단은, 서로의 주기가 동일하게 위상이 다른 클록신호를 입력하도록 구성된 것을 특징으로 하는 시프트 레지스터.
22. 제 21항에 있어서,

    종속 접속되는 2개의 시프트단은, 서로 위상이 반전한 클록신호를 입력하고,

    각 시프트단에 포함되는 검출 회로는, 상기 제 4전압을 가지는 클록신호가 상기 레벨시프트회로에 있어서 레벨 시프트 되는 기간을, 펄스 신호의 출력 기간으로서 검출하도록 구성된 것을 특징으로 하는 시프트 레지스터.
23. 제 21항에 있어서,

    종속 접속되는 2개의 시프트단은, 그 한쪽이 제 1클록신호, 다른 쪽이 제 2클록신호를 입력하고,

    1의 시프트단을 사이에 두고 떨어진 2개의 시프트단의 한쪽에 포함되는 검출 회로는, 상기 제 3전압을 가지는 클록신호가 상기 레벨시프트회로에 있어서 레벨 시프트 되는 기간을, 펄스 신호의 출력 기간으로서 검출하고,

    상기 떨어진 2개의 시프트단의 한쪽에 포함되는 검출 회로는, 상기 제 4전압을 가지는 클록신호가 상기 레벨시프트회로에 대해 레벨 시프트 되는 기간을, 펄스 신호의 출력 기간으로서 검출하고,

    상기 제 1클록신호를 입력하는 시프트단에 포함되는 검출 회로와, 상기 시프트단의 후단에 포함되는 검출 회로는, 서로 같은 전압을 가지는 클록신호가 상기 레벨시프트회로에 있어서 레벨 시프트 되는 기간을, 펄스 신호의 출력 기간으로서 검출하고,

    상기 제 1클록신호는, 상기 제 2클록신호가 상기 제 3전압일 때, 상기 제 3전압에서 상기 제 4전압으로 변화하도록 구성된 것을 특징으로 하는 시프트 레지스터.
24. 제 23항에 있어서,

    종속 접속되는 2개의 시프트단이 모두 펄스 신호를 출력할 때, 상기 2개의 시프트단에 대응하는 1개의 펄스 신호를 출력하는 펄스 출력 회로를 가지도록 구성된 것을 특징으로 하는 시프트 레지스터.
25. 제 21항에 있어서,

    상기 레벨시프트회로는, 상기 제 1스위치에 상기 제 1전압을 입력하는 경로, 및／또는, 상기 제 2스위치에 상기 제 2전압을 입력하는 경로에 삽입되며, 적어도 상기 검출 회로가 검출하는 펄스 신호의 입력 기간 및 출력 기간과 상기 소정 기간에 있어서 온 하고, 다른 기간에 있어서 오프 하는 제 6스위치를 가지도록 구성된 것을 특징으로 하는 시프트 레지스터.
26. 입력 신호를 레벨 시프트 하여 출력하는 레벨시프트회로와,

    복수의 화소를 포함하는 화소 어레이부와,

    상기 레벨시프트회로로부터 출력되는 레벨 시프트 신호에 따라 상기 화소 어레이부의 각 화소를 구동하는 구동 회로를 구비하고,

    상기 레벨시프트회로는,

    제 1노드의 전압에 따라 온 또는 오프 하고, 상기 전압이 제 1임계치일 때에 온과 오프를 전환하고, 상기 온일 때, 상기 레벨 시프트 신호의 출력 단자에 제 1전압을 출력하는 제 1스위치와,

    제 2노드의 전압에 따라 온 또는 오프 하고, 상기 전압이 제 2임계치일 때에 온과 오프를 전환하고, 상기 온일 때, 상기 출력 단자에 제 2전압을 출력하는 제 2스위치와,

    한쪽의 단자에 제 1입력 신호를 입력하고, 다른 쪽의 단자가 상기 제 1노드에 접속되는 제 1캐패시터와,

    한쪽의 단자에 제 2입력 신호를 입력하고, 다른 쪽의 단자가 상기 제 2노드에 접속되는 제 2캐패시터와,

    상기 제 1노드의 전압을 상기 제 1임계치로 설정하고, 상기 제 2노드의 전압을 상기 제 2임계치로 설정하는 전압 설정 회로를 가지도록 구성된 것을 특징으로 하는 표시장치.
27. 행렬형으로 배열된 복수의 화소를 포함하는 화소 어레이부와,

    상기 화소 어레이부의 각 행을 차례대로 선택하는 펄스 신호를 발생하는 제 1시프트 레지스터와, 상기 선택한 행에 속하는 각 화소를 차례대로 선택하는 펄스 신호를 발생하는 제 2시프트 레지스터를 가지고, 선택한 화소를 구동하는 구동 회로를 구비하고,

    상기 제 1시프트 레지스터 및 상기 제 2시프트 레지스터는,

    초단에 입력된 펄스 신호를 후단으로 차례차례 전송하는, 종속 접속된 복수의 시프트를 구비하고,

    상기 시프트단은,

    전단으로부터 펄스 신호가 입력되는 기간 및 다음단에 펄스 신호가 출력되는 기간을 검출하는 검출 회로와,

    상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 입력되는 클록신호의 1 사이클 내에 포함되는 펄스 신호를 레벨 시프트 하여 출력하는 레벨시프트회로와,

    상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 상기 레벨시프트회로로부터 출력되는 신호를 펄스 신호로서 다음단에 출력하고, 상기 레벨시프트회로를 초기화하는 소정 기간에 있어서, 일정한 레벨의 신호를 다음단에 출력하는 출력 회로를 가지고,

    상기 레벨시프트회로는,

    제 1노드의 전압이, 제 1전압에서 제 2전압까지의 범위에 포함되는 제 1임계치에 대해서 상기 제 2전압 측에 있는 경우에 온 하고, 상기 제 1노드의 전압이, 상기 제 1임계치에 대해서 상기 제 1전압 측에 있는 경우에 오프 하고, 상기 온일 때, 레벨 시프트 신호의 출력 단자로 상기 제 1전압을 출력하는 제 1스위치와,

    제 2노드의 전압이, 상기 제 1전압에서 상기 제 2전압까지의 범위에 포함되는 제 2임계치에 대해서 상기 제 1전압 측에 있는 경우에 온 하고, 상기 제 2노드 의 전압이, 상기 제 2임계치에 대해서 상기 제 2전압 측에 있는 경우에 오프 하고, 상기 온일 때, 상기 출력 단자에 상기 제 2전압을 출력하는 제 2스위치와,

    한쪽의 단자에 상기 클록신호를 입력하고, 다른 쪽의 단자가 상기 제 1노드에 접속되는 제 1캐패시터와,

    한쪽의 단자에 상기 클록신호를 입력하고, 다른 쪽의 단자가 상기 제 2노드에 접속되는 제 2캐패시터와,

    상기 소정 기간에 있어서, 상기 제 1노드의 전압을 상기 제 1임계치로 설정하고, 상기 제 2노드의 전압을 상기 제 2임계치로 설정하고, 상기 소정 기간 후, 상기 제 1노드 및 상기 제 2노드를 플로팅 상태로 하는 전압 설정 회로와,

    상기 검출 회로가 검출한 펄스 신호의 입력 기간 및 출력 기간에 있어서, 상기 클록신호를 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 1입력 회로와,

    상기 전압 설정 회로가 상기 제 1노드 및 상기 제 2노드의 전압 설정을 실시하는 기간에 있어서, 제 3전압에서 제 4전압까지의 범위에 포함되는 소정의 전압을 상기 클록신호 대신 상기 제 1캐패시터 및 상기 제 2캐패시터에 입력하는 제 2입력 회로를 가지고,

    상기 클록신호는, 상기 제 3전압과 상기 제 4전압을 교대로 반복하는 신호이며,

    종속 접속되는 2개의 시프트단은, 서로의 주기가 동일하게 위상이 다른 클록신호를 입력하도록 구성된 것을 특징으로 하는 표시장치.

Images