JP3179350B2 - レベルシフト回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレ
イ、密着型イメージセンサ等の周辺駆動回路に用いられ
るレベルシフト回路に関するものである。
イ、密着型イメージセンサ等の周辺駆動回路に用いられ
るレベルシフト回路に関するものである。
【０００２】
【従来の技術】液晶表示装置の小型化、低コスト化を狙
って、液晶表示基板と同じ基板上に周辺駆動回路を集積
化する技術の開発が進んでいる。周辺駆動回路は、アク
ティブマトリクスアレイを形成する薄膜トランジスタ
（以下ＴＦＴと記す。）のゲートを走査する垂直駆動回
路と、ビデオ信号をデータバスラインに供給する水平駆
動回路に分けられる。これら周辺駆動回路は、通常、多
結晶シリコン薄膜トランジスタ（以下ｐ−ＳｉＴＦＴと
記す。）を集積して形成される。
って、液晶表示基板と同じ基板上に周辺駆動回路を集積
化する技術の開発が進んでいる。周辺駆動回路は、アク
ティブマトリクスアレイを形成する薄膜トランジスタ
（以下ＴＦＴと記す。）のゲートを走査する垂直駆動回
路と、ビデオ信号をデータバスラインに供給する水平駆
動回路に分けられる。これら周辺駆動回路は、通常、多
結晶シリコン薄膜トランジスタ（以下ｐ−ＳｉＴＦＴと
記す。）を集積して形成される。
【０００３】このようなｐ−ＳｉＴＦＴ駆動回路一体型
液晶ディスプレイにおいては、より小型で低コストな液
晶表示装置とするために、外部信号処理／駆動回路との
インタフェースをできるだけ簡略化することが望まし
い。そのため、通常、ｐ−ＳｉＴＦＴ駆動回路には、５
Ｖ、あるいは３．３Ｖのクロック信号が入力される。し
かしながら、ｐ−ＳｉＴＦＴの駆動能力は、単結晶シリ
コンＭＯＳトランジスタに比べて低いところにあるた
め、例えばシフトレジスタ回路等を５Ｖ、あるいは３．
３Ｖのクロック信号で駆動した場合、液晶ディスプレイ
を駆動するのに十分なスピードを得ることができないの
が現状である。そのため、５Ｖ、あるいは３．３Ｖのク
ロック信号を昇圧するレベルシフト回路をクロック信号
入力部に設けて、７〜２０Ｖのクロック信号でｐ−Ｓｉ
ＴＦＴ駆動回路を駆動する形態がとられている。そのよ
うな形態をとる場合、外部信号処理／駆動回路とｐ−Ｓ
ｉＴＦＴ駆動回路のインタフェース回路となるレベルシ
フト回路が重要な回路要素となる。また、レベルシフト
回路は、クロック信号の昇圧だけでなく、シフトレジス
タ回路の出力をレベル変換する際にも必要不可欠な回路
となっている。
液晶ディスプレイにおいては、より小型で低コストな液
晶表示装置とするために、外部信号処理／駆動回路との
インタフェースをできるだけ簡略化することが望まし
い。そのため、通常、ｐ−ＳｉＴＦＴ駆動回路には、５
Ｖ、あるいは３．３Ｖのクロック信号が入力される。し
かしながら、ｐ−ＳｉＴＦＴの駆動能力は、単結晶シリ
コンＭＯＳトランジスタに比べて低いところにあるた
め、例えばシフトレジスタ回路等を５Ｖ、あるいは３．
３Ｖのクロック信号で駆動した場合、液晶ディスプレイ
を駆動するのに十分なスピードを得ることができないの
が現状である。そのため、５Ｖ、あるいは３．３Ｖのク
ロック信号を昇圧するレベルシフト回路をクロック信号
入力部に設けて、７〜２０Ｖのクロック信号でｐ−Ｓｉ
ＴＦＴ駆動回路を駆動する形態がとられている。そのよ
うな形態をとる場合、外部信号処理／駆動回路とｐ−Ｓ
ｉＴＦＴ駆動回路のインタフェース回路となるレベルシ
フト回路が重要な回路要素となる。また、レベルシフト
回路は、クロック信号の昇圧だけでなく、シフトレジス
タ回路の出力をレベル変換する際にも必要不可欠な回路
となっている。
【０００４】図１０は、従来用いられてきたレベルシフ
ト回路の構成を示したものである。図において、Ｎ５、
Ｎ６、Ｎ７はＮＭＯＳトランジスタ、Ｐ５、Ｐ６、Ｐ７
はＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ
Ｎ５、Ｎ６、Ｎ７のソース電極は、グランド電源ＶＳＳ
３に接続されている。ＶＳＳ３には通常０Ｖが印加され
る。一方、ＰＭＯＳトランジスタＰ５のソース電極は第
１の電源ＶＤＤ１に接続され、ＰＭＯＳトランジスタＰ
６、Ｐ７は第２の電源ＶＤＤ２に接続されている。ここ
で、ＮＭＯＳトランジスタＮ６、Ｎ７のチャネル幅は、
回路スピードを向上させるために、通常ＰＭＯＳトラン
ジスタＰ６、Ｐ７のチャネル幅に比べて１０倍程度に大
きく設計される。たとえば、ＰＭＯＳトランジスタＰ
６、Ｐ７のサイズ（チャネル幅／チャネル長）が（Ｗ／
Ｌ）ｐ＝（２４μm ／６μm ）の場合には、ＮＭＯＳト
ランジスタＮ６、Ｎ７のサイズは（Ｗ／Ｌ）ｎ＝（２４
０μm ／６μm ）に設計される。
ト回路の構成を示したものである。図において、Ｎ５、
Ｎ６、Ｎ７はＮＭＯＳトランジスタ、Ｐ５、Ｐ６、Ｐ７
はＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ
Ｎ５、Ｎ６、Ｎ７のソース電極は、グランド電源ＶＳＳ
３に接続されている。ＶＳＳ３には通常０Ｖが印加され
る。一方、ＰＭＯＳトランジスタＰ５のソース電極は第
１の電源ＶＤＤ１に接続され、ＰＭＯＳトランジスタＰ
６、Ｐ７は第２の電源ＶＤＤ２に接続されている。ここ
で、ＮＭＯＳトランジスタＮ６、Ｎ７のチャネル幅は、
回路スピードを向上させるために、通常ＰＭＯＳトラン
ジスタＰ６、Ｐ７のチャネル幅に比べて１０倍程度に大
きく設計される。たとえば、ＰＭＯＳトランジスタＰ
６、Ｐ７のサイズ（チャネル幅／チャネル長）が（Ｗ／
Ｌ）ｐ＝（２４μm ／６μm ）の場合には、ＮＭＯＳト
ランジスタＮ６、Ｎ７のサイズは（Ｗ／Ｌ）ｎ＝（２４
０μm ／６μm ）に設計される。
【０００５】このレベルシフト回路に、電圧レベルＶＤ
Ｄ１の入力信号ＶＩＮが入力された時の回路の動作は以
下の通りである。
Ｄ１の入力信号ＶＩＮが入力された時の回路の動作は以
下の通りである。
【０００６】まず、入力信号ＶＩＮがローレベル、すな
わち電圧レベルＶＳＳ３（＝０Ｖ）の時は、ＮＭＯＳト
ランジスタＮ６およびＰＭＯＳトランジスタＰ７はオフ
状態、ＮＭＯＳトランジスタＮ７およびＰＭＯＳトラン
ジスタＰ６はオン状態となる。その結果、レベルシフト
回路の出力ＶＯＵＴは、ローレベル（ＶＳＳ３＝０Ｖ）
となる。逆に、入力信号ＶＩＮがハイレベル、すなわち
電圧レベルＶＤＤ１になると、ＮＭＯＳトランジスタＮ
６およびＰＭＯＳトランジスタＰ７はオン状態、ＮＭＯ
ＳトランジスタＮ７およびＰＭＯＳトランジスタＰ６は
オフ状態となる。その結果、レベルシフト回路の出力Ｖ
ＯＵＴは、ハイレベル電圧ＶＤＤ２となる。このように
して、電圧振幅ＶＤＤ１の入力信号ＶＩＮを、電圧振幅
ＶＤＤ２の出力信号ＶＯＵＴにレベル変換することがで
きる。
わち電圧レベルＶＳＳ３（＝０Ｖ）の時は、ＮＭＯＳト
ランジスタＮ６およびＰＭＯＳトランジスタＰ７はオフ
状態、ＮＭＯＳトランジスタＮ７およびＰＭＯＳトラン
ジスタＰ６はオン状態となる。その結果、レベルシフト
回路の出力ＶＯＵＴは、ローレベル（ＶＳＳ３＝０Ｖ）
となる。逆に、入力信号ＶＩＮがハイレベル、すなわち
電圧レベルＶＤＤ１になると、ＮＭＯＳトランジスタＮ
６およびＰＭＯＳトランジスタＰ７はオン状態、ＮＭＯ
ＳトランジスタＮ７およびＰＭＯＳトランジスタＰ６は
オフ状態となる。その結果、レベルシフト回路の出力Ｖ
ＯＵＴは、ハイレベル電圧ＶＤＤ２となる。このように
して、電圧振幅ＶＤＤ１の入力信号ＶＩＮを、電圧振幅
ＶＤＤ２の出力信号ＶＯＵＴにレベル変換することがで
きる。
【０００７】
【発明が解決しようとする課題】以上説明したような従
来のレベルシフト回路をｐ−ＳｉＴＦＴで形成した場
合、ｐ−ＳｉＴＦＴの性能に依存して以下のような大き
な問題が生じる。たとえば、レベルシフト回路を構成し
ているｎチャネルおよびｐチャネルｐ−ＳｉＴＦＴの閾
値電圧の絶対値が、２〜３Ｖ以上である場合、５Ｖ、あ
るいは３．３Ｖの入力信号でそのレベルシフト回路を動
作させることはできなくなる。たとえば、図１１は、ｎ
チャネルおよびｐチャネルｐ−ＳｉＴＦＴの閾値電圧
が、それぞれ５Ｖ、および−５Ｖの時の動作波形例を示
したものである。図１１には、入力信号ＶＩＮ、出力信
号ＶＯＵＴ、Ｖ３（ＮＭＯＳトランジスタＮ６のドレイ
ン電圧に対応）の波形が示されている。図１１に示すよ
うに、ｐ−ＳｉＴＦＴの閾値電圧が５Ｖと高い場合に
は、３．３Ｖの入力信号に対し、全く動作していないこ
とがわかる。３．３Ｖの入力信号で動作させるために
は、ｎチャネルおよびｐチャネルｐ−ＳｉＴＦＴの閾値
電圧を、ともに１Ｖ程度まで低くする必要があるが、現
状のｐ−ＳｉＴＦＴプロセスでこれを達成することは困
難である。また、５Ｖの入力信号で動作させるために
は、ＴＦＴ閾値電圧を２Ｖ以下まで低く抑える必要があ
り、これもまた、現状プロセスで達成することは難し
い。
来のレベルシフト回路をｐ−ＳｉＴＦＴで形成した場
合、ｐ−ＳｉＴＦＴの性能に依存して以下のような大き
な問題が生じる。たとえば、レベルシフト回路を構成し
ているｎチャネルおよびｐチャネルｐ−ＳｉＴＦＴの閾
値電圧の絶対値が、２〜３Ｖ以上である場合、５Ｖ、あ
るいは３．３Ｖの入力信号でそのレベルシフト回路を動
作させることはできなくなる。たとえば、図１１は、ｎ
チャネルおよびｐチャネルｐ−ＳｉＴＦＴの閾値電圧
が、それぞれ５Ｖ、および−５Ｖの時の動作波形例を示
したものである。図１１には、入力信号ＶＩＮ、出力信
号ＶＯＵＴ、Ｖ３（ＮＭＯＳトランジスタＮ６のドレイ
ン電圧に対応）の波形が示されている。図１１に示すよ
うに、ｐ−ＳｉＴＦＴの閾値電圧が５Ｖと高い場合に
は、３．３Ｖの入力信号に対し、全く動作していないこ
とがわかる。３．３Ｖの入力信号で動作させるために
は、ｎチャネルおよびｐチャネルｐ−ＳｉＴＦＴの閾値
電圧を、ともに１Ｖ程度まで低くする必要があるが、現
状のｐ−ＳｉＴＦＴプロセスでこれを達成することは困
難である。また、５Ｖの入力信号で動作させるために
は、ＴＦＴ閾値電圧を２Ｖ以下まで低く抑える必要があ
り、これもまた、現状プロセスで達成することは難し
い。
【０００８】以上説明したように、図１０に示した従来
のレベルシフト回路においては、それを構成しているｐ
−ＳｉＴＦＴの閾値電圧が２〜３Ｖ以上になると、５
Ｖ、あるいは３．３Ｖの入力信号に対し、応答できなく
なるという問題が発生する。その結果、外部信号処理／
駆動回路とのインタフェースがとれなくなり、液晶表示
装置の小型、低コスト化が難しくなる。
のレベルシフト回路においては、それを構成しているｐ
−ＳｉＴＦＴの閾値電圧が２〜３Ｖ以上になると、５
Ｖ、あるいは３．３Ｖの入力信号に対し、応答できなく
なるという問題が発生する。その結果、外部信号処理／
駆動回路とのインタフェースがとれなくなり、液晶表示
装置の小型、低コスト化が難しくなる。
【０００９】また、図１０に示した従来のレベルシフト
回路においては、前述のように、ＮＭＯＳトランジスタ
Ｎ６、Ｎ７のサイズをＰＭＯＳトランジスタＰ６、Ｐ７
に比べて１０倍程度大きくする必要があるため、回路面
積が大きくなり、高速、高歩留まり化を図る上で問題が
生じる。
回路においては、前述のように、ＮＭＯＳトランジスタ
Ｎ６、Ｎ７のサイズをＰＭＯＳトランジスタＰ６、Ｐ７
に比べて１０倍程度大きくする必要があるため、回路面
積が大きくなり、高速、高歩留まり化を図る上で問題が
生じる。
【００１０】本発明の目的は、上記問題点を解決するた
めに、ｐ−ＳｉＴＦＴの閾値電圧が２〜３Ｖ以上あった
場合においても、５Ｖ、あるいは３．３Ｖの入力信号に
対し、高速に応答することができるレベルシフト回路を
提供することにある。
めに、ｐ−ＳｉＴＦＴの閾値電圧が２〜３Ｖ以上あった
場合においても、５Ｖ、あるいは３．３Ｖの入力信号に
対し、高速に応答することができるレベルシフト回路を
提供することにある。
【００１１】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明のレベルシフト回路は、カスケード接続さ
れた２段のＣＭＯＳインバータ回路からなるレベルシフ
ト回路であって、そのＣＭＯＳインバータ回路の駆動電
圧が入力信号電圧よりも高く、かつ、初段ＣＭＯＳイン
バータ回路のグランドレベルが負電圧であることを特徴
としている。負電圧にすることにより、初段ＣＭＯＳイ
ンバータ回路の閾値電圧を低くすることができる。
めに、本発明のレベルシフト回路は、カスケード接続さ
れた２段のＣＭＯＳインバータ回路からなるレベルシフ
ト回路であって、そのＣＭＯＳインバータ回路の駆動電
圧が入力信号電圧よりも高く、かつ、初段ＣＭＯＳイン
バータ回路のグランドレベルが負電圧であることを特徴
としている。負電圧にすることにより、初段ＣＭＯＳイ
ンバータ回路の閾値電圧を低くすることができる。
【００１２】また、本発明の別のレベルシフト回路は、
カスケード接続された２段のＣＭＯＳインバータ回路か
らなるレベルシフト回路であって、そのＣＭＯＳインバ
ータ回路の駆動電圧が入力信号電圧よりも高く、かつ、
初段ＣＭＯＳインバータ回路のグランドレベルが負電圧
であり、かつ、その２段のＣＭＯＳインバータ回路を構
成しているＮＭＯＳトランジスタとＰＭＯＳトランジス
タのそれぞれの閾値電圧の絶対値の和が、入力信号電圧
の振幅よりも大きいことを特徴としている。
カスケード接続された２段のＣＭＯＳインバータ回路か
らなるレベルシフト回路であって、そのＣＭＯＳインバ
ータ回路の駆動電圧が入力信号電圧よりも高く、かつ、
初段ＣＭＯＳインバータ回路のグランドレベルが負電圧
であり、かつ、その２段のＣＭＯＳインバータ回路を構
成しているＮＭＯＳトランジスタとＰＭＯＳトランジス
タのそれぞれの閾値電圧の絶対値の和が、入力信号電圧
の振幅よりも大きいことを特徴としている。
【００１３】また、本発明の別のレベルシフト回路は、
上記レベルシフト回路において、初段ＣＭＯＳインバー
タ回路を構成しているＮＭＯＳトランジスタとＰＭＯＳ
トランジスタの利得係数の比の値が１よりも大きいこと
を特徴としている。利得係数の比の値を大きくすればす
るほど、より小さい負の電源電圧ＶＳＳ１でレベル変換
することができる。
上記レベルシフト回路において、初段ＣＭＯＳインバー
タ回路を構成しているＮＭＯＳトランジスタとＰＭＯＳ
トランジスタの利得係数の比の値が１よりも大きいこと
を特徴としている。利得係数の比の値を大きくすればす
るほど、より小さい負の電源電圧ＶＳＳ１でレベル変換
することができる。
【００１４】また、本発明の別のレベルシフト回路は、
上記レベルシフト回路において、その出力端子がクロッ
ク信号出力回路または制御信号出力回路の入力端子に接
続されていることを特徴としている。
上記レベルシフト回路において、その出力端子がクロッ
ク信号出力回路または制御信号出力回路の入力端子に接
続されていることを特徴としている。
【００１５】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【００１６】図１は、本発明のレベルシフト回路の構成
を示す図である。図に示すように、本発明のレベルシフ
ト回路は、カスケード接続された２段のＣＭＯＳインバ
ータ回路で構成されている。このレベルシフト回路にお
いて、初段ＣＭＯＳインバータ回路のグランドレベルは
電源電圧ＶＳＳ１で与えられ、２段目ＣＭＯＳインバー
タ回路のグランドレベルは電源電圧ＶＳＳ２で与えられ
ている。この際、ＶＳＳ１は、０Ｖよりも小さい負電圧
レベルに設定されている。一方、初段および２段目ＣＭ
ＯＳインバータ回路のハイレベルは、共通の電源電圧Ｖ
ＤＤで与えられている。
を示す図である。図に示すように、本発明のレベルシフ
ト回路は、カスケード接続された２段のＣＭＯＳインバ
ータ回路で構成されている。このレベルシフト回路にお
いて、初段ＣＭＯＳインバータ回路のグランドレベルは
電源電圧ＶＳＳ１で与えられ、２段目ＣＭＯＳインバー
タ回路のグランドレベルは電源電圧ＶＳＳ２で与えられ
ている。この際、ＶＳＳ１は、０Ｖよりも小さい負電圧
レベルに設定されている。一方、初段および２段目ＣＭ
ＯＳインバータ回路のハイレベルは、共通の電源電圧Ｖ
ＤＤで与えられている。
【００１７】この回路の動作について、以下詳細に説明
する。図１に示したレベルシフト回路において、ＶＤＤ
を１２Ｖにして、ＶＳＳ１を０Ｖ、−４Ｖ、−７Ｖと変
化させた場合の、初段ＣＭＯＳインバータ回路の入出力
電圧特性は、図２のようになる。この際、ＭＯＳトラン
ジスタとして、ｐ−ＳｉＴＦＴを採用しており、ＮＭＯ
ＳトランジスタＮ１、Ｎ２の閾値電圧、電界効果移動度
は、それぞれ、５Ｖ、４０cm2 ／Ｖ・ｓｅｃである。一
方、ＰＭＯＳトランジスタＰ１、Ｐ２の閾値電圧、電界
効果移動度は、それぞれ、−５Ｖ、２０cm2 ／Ｖ・ｓｅ
ｃである。また、初段ＣＭＯＳインバータ回路を構成し
ているＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タのサイズは、それぞれ、（Ｗ／Ｌ）ｐ＝３２μm ／６
μm 、（Ｗ／Ｌ）ｎ＝１６μm ／６μm となっており、
次式で与えられるＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタの利得係数の比の値は１となっている。
する。図１に示したレベルシフト回路において、ＶＤＤ
を１２Ｖにして、ＶＳＳ１を０Ｖ、−４Ｖ、−７Ｖと変
化させた場合の、初段ＣＭＯＳインバータ回路の入出力
電圧特性は、図２のようになる。この際、ＭＯＳトラン
ジスタとして、ｐ−ＳｉＴＦＴを採用しており、ＮＭＯ
ＳトランジスタＮ１、Ｎ２の閾値電圧、電界効果移動度
は、それぞれ、５Ｖ、４０cm2 ／Ｖ・ｓｅｃである。一
方、ＰＭＯＳトランジスタＰ１、Ｐ２の閾値電圧、電界
効果移動度は、それぞれ、−５Ｖ、２０cm2 ／Ｖ・ｓｅ
ｃである。また、初段ＣＭＯＳインバータ回路を構成し
ているＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タのサイズは、それぞれ、（Ｗ／Ｌ）ｐ＝３２μm ／６
μm 、（Ｗ／Ｌ）ｎ＝１６μm ／６μm となっており、
次式で与えられるＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタの利得係数の比の値は１となっている。
【００１８】 βｎ＝（μｎ×ε0 ×εox）×（Ｗ／Ｌ）ｎ／ｔox （１） βｐ＝（μｐ×ε0 ×εox）×（Ｗ／Ｌ）ｐ／ｔox （２） βｎ／βｐ＝１ （３） ここで、ε0 、εox、ｔoxは、それぞれ、真空の誘電
率、ゲート絶縁膜の比誘電率、ゲート絶縁膜の厚さを表
している。入出力電圧特性に示すように、ＶＳＳ１を負
側に大きくしていくにつれて、初段ＣＭＯＳインバータ
回路の閾値電圧が小さくなっていくことがわかる。特
に、ＶＳＳ１＝−７Ｖの場合には、初段ＣＭＯＳインバ
ータ回路の閾値電圧は、３．３Ｖよりも低くなってい
る。この電圧条件において、ローレベル電圧０Ｖ、ハイ
レベル電圧３．３Ｖのディジタル信号を入力した場合、
初段ＣＭＯＳインバータ回路の動作点は、図２の黒丸で
示したポイントとなる。すなわち、入力電圧が０Ｖ、
３．３Ｖの時、出力電圧はそれぞれ１１．７Ｖ、−５．
５Ｖとなる。この出力電圧が、２段目ＣＭＯＳインバー
タ回路の入力信号となるので、２段目ＣＭＯＳインバー
タ回路には、ローレベル電圧−５．５Ｖ、ハイレベル電
圧１１．７Ｖのディジタル信号が入力されることにな
る。その場合、２段目ＣＭＯＳインバータ回路は、十分
スイッチングすることができ、その出力電圧は、それぞ
れ１２Ｖ、０Ｖとなる。すなわち、本発明のレベルシフ
ト回路の出力として、ローレベル電圧０Ｖ、ハイレベル
電圧１２Ｖのディジタル信号が得られることになる。
率、ゲート絶縁膜の比誘電率、ゲート絶縁膜の厚さを表
している。入出力電圧特性に示すように、ＶＳＳ１を負
側に大きくしていくにつれて、初段ＣＭＯＳインバータ
回路の閾値電圧が小さくなっていくことがわかる。特
に、ＶＳＳ１＝−７Ｖの場合には、初段ＣＭＯＳインバ
ータ回路の閾値電圧は、３．３Ｖよりも低くなってい
る。この電圧条件において、ローレベル電圧０Ｖ、ハイ
レベル電圧３．３Ｖのディジタル信号を入力した場合、
初段ＣＭＯＳインバータ回路の動作点は、図２の黒丸で
示したポイントとなる。すなわち、入力電圧が０Ｖ、
３．３Ｖの時、出力電圧はそれぞれ１１．７Ｖ、−５．
５Ｖとなる。この出力電圧が、２段目ＣＭＯＳインバー
タ回路の入力信号となるので、２段目ＣＭＯＳインバー
タ回路には、ローレベル電圧−５．５Ｖ、ハイレベル電
圧１１．７Ｖのディジタル信号が入力されることにな
る。その場合、２段目ＣＭＯＳインバータ回路は、十分
スイッチングすることができ、その出力電圧は、それぞ
れ１２Ｖ、０Ｖとなる。すなわち、本発明のレベルシフ
ト回路の出力として、ローレベル電圧０Ｖ、ハイレベル
電圧１２Ｖのディジタル信号が得られることになる。
【００１９】図３は、図１に示した本発明のレベルシフ
ト回路に、ＶＳＳ１＝−７Ｖ、ＶＳＳ２＝０Ｖ、ＶＤＤ
＝１２Ｖの条件下で、３．３Ｖのディジタル信号ＶＩＮ
を入力した時の出力波形ＶＯＵＴを示したものである。
また、初段ＣＭＯＳインバータ回路の出力波形Ｖ１も合
わせて示されている。この出力波形より、本レベルシフ
ト回路を用いて、３．３Ｖのディジタル信号を１２Ｖの
ディジタル信号に昇圧できていることがわかる。ここ
で、初段ＣＭＯＳインバータ回路の出力Ｖ１は、前述の
ように、ローレベル電圧−５．５Ｖ、ハイレベル電圧１
１．７Ｖのディジタル信号となっている。ここで、２段
目ＣＭＯＳインバータ回路を構成しているＰＭＯＳトラ
ンジスタＰ２と、ＮＭＯＳトランジスタＮ２の駆動能力
を等しくするために、ＰＭＯＳトランジスタ、およびＮ
ＭＯＳトランジスタのサイズを、それぞれ、（Ｗ／Ｌ）
ｐ＝２４μm ／６μm 、および（Ｗ／Ｌ）ｎ＝３２μm
／６μm としている。
ト回路に、ＶＳＳ１＝−７Ｖ、ＶＳＳ２＝０Ｖ、ＶＤＤ
＝１２Ｖの条件下で、３．３Ｖのディジタル信号ＶＩＮ
を入力した時の出力波形ＶＯＵＴを示したものである。
また、初段ＣＭＯＳインバータ回路の出力波形Ｖ１も合
わせて示されている。この出力波形より、本レベルシフ
ト回路を用いて、３．３Ｖのディジタル信号を１２Ｖの
ディジタル信号に昇圧できていることがわかる。ここ
で、初段ＣＭＯＳインバータ回路の出力Ｖ１は、前述の
ように、ローレベル電圧−５．５Ｖ、ハイレベル電圧１
１．７Ｖのディジタル信号となっている。ここで、２段
目ＣＭＯＳインバータ回路を構成しているＰＭＯＳトラ
ンジスタＰ２と、ＮＭＯＳトランジスタＮ２の駆動能力
を等しくするために、ＰＭＯＳトランジスタ、およびＮ
ＭＯＳトランジスタのサイズを、それぞれ、（Ｗ／Ｌ）
ｐ＝２４μm ／６μm 、および（Ｗ／Ｌ）ｎ＝３２μm
／６μm としている。
【００２０】以上説明したように、本発明のレベルシフ
ト回路を用いることにより、ＮＭＯＳ、およびＰＭＯＳ
トランジスタの閾値電圧が、それぞれ５Ｖ、−５Ｖと高
い場合においても、３．３Ｖのディジタル信号を１２Ｖ
のディジタル信号にレベル変換することができる。
ト回路を用いることにより、ＮＭＯＳ、およびＰＭＯＳ
トランジスタの閾値電圧が、それぞれ５Ｖ、−５Ｖと高
い場合においても、３．３Ｖのディジタル信号を１２Ｖ
のディジタル信号にレベル変換することができる。
【００２１】上記実施例においては、ＮＭＯＳトランジ
スタＮ１、Ｎ２、およびＰＭＯＳトランジスタＰ１、Ｐ
２のそれぞれの閾値電圧Ｖｔｎ、およびＶｔｐの絶対値
の和が１０Ｖと、入力電圧３．３Ｖよりも大きな値とな
っている。その点が本発明のレベルシフト回路の特徴の
一つとなっているが、閾値電圧の絶対値の和が入力電圧
より小さい場合においても、本発明のレベルシフト回路
を汎用性の高いレベルシフト回路として適用することが
できる、以下、その実施例を詳細に説明する。
スタＮ１、Ｎ２、およびＰＭＯＳトランジスタＰ１、Ｐ
２のそれぞれの閾値電圧Ｖｔｎ、およびＶｔｐの絶対値
の和が１０Ｖと、入力電圧３．３Ｖよりも大きな値とな
っている。その点が本発明のレベルシフト回路の特徴の
一つとなっているが、閾値電圧の絶対値の和が入力電圧
より小さい場合においても、本発明のレベルシフト回路
を汎用性の高いレベルシフト回路として適用することが
できる、以下、その実施例を詳細に説明する。
【００２２】図４は、図１に示したレベルシフト回路に
おいて、ＮＭＯＳトランジスタＮ１、Ｎ２の閾値電圧、
電界効果移動度が、それぞれ、２．４Ｖ、４０cm2 ／Ｖ
・ｓｅｃ、ＰＭＯＳトランジスタＰ１、Ｐ２の閾値電
圧、電界効果移動度が、それぞれ、−２．４Ｖ、２０cm
2 ／Ｖ・ｓｅｃの時の初段ＣＭＯＳインバータ回路の入
出力電圧特性を示したものである。ここで、ＶＤＤは１
２Ｖ一定として、ＶＳＳ１を０Ｖ、−４Ｖ、−７Ｖと変
化させている。入出力電圧特性に示すように、ＶＳＳ１
を負側に大きくしていくにつれて、図２に示した入出力
電圧特性と同様に、初段ＣＭＯＳインバータ回路の閾値
電圧が小さくなっていくことがわかる。その結果、ＶＳ
Ｓ１＝−４Ｖ、−７Ｖの場合には、初段ＣＭＯＳインバ
ータ回路の閾値電圧は、５Ｖよりも低くなっている。
今、ＶＳＳ１＝−７Ｖの電圧条件において、ローレベル
電圧０Ｖ、ハイレベル電圧５Ｖのディジタル信号を入力
した場合、初段ＣＭＯＳインバータ回路の動作点は、図
４の黒丸で示したポイントとなる。すなわち、入力電圧
が０Ｖ、５Ｖの時、出力電圧はそれぞれ１０．８Ｖ、−
５．８Ｖとなる。この出力電圧が、２段目ＣＭＯＳイン
バータ回路の入力信号となるので、２段目ＣＭＯＳイン
バータ回路には、ローレベル電圧−５．８Ｖ、ハイレベ
ル電圧１０．８Ｖのディジタル信号が入力されることに
なる。その場合、２段目ＣＭＯＳインバータ回路は、十
分スイッチングすることができ、その出力電圧は、それ
ぞれ１２Ｖ、０Ｖとなる。すなわち、本実施例のレベル
シフト回路の出力として、ローレベル電圧０Ｖ、ハイレ
ベル電圧１２Ｖのディジタル信号が得られることにな
る。
おいて、ＮＭＯＳトランジスタＮ１、Ｎ２の閾値電圧、
電界効果移動度が、それぞれ、２．４Ｖ、４０cm2 ／Ｖ
・ｓｅｃ、ＰＭＯＳトランジスタＰ１、Ｐ２の閾値電
圧、電界効果移動度が、それぞれ、−２．４Ｖ、２０cm
2 ／Ｖ・ｓｅｃの時の初段ＣＭＯＳインバータ回路の入
出力電圧特性を示したものである。ここで、ＶＤＤは１
２Ｖ一定として、ＶＳＳ１を０Ｖ、−４Ｖ、−７Ｖと変
化させている。入出力電圧特性に示すように、ＶＳＳ１
を負側に大きくしていくにつれて、図２に示した入出力
電圧特性と同様に、初段ＣＭＯＳインバータ回路の閾値
電圧が小さくなっていくことがわかる。その結果、ＶＳ
Ｓ１＝−４Ｖ、−７Ｖの場合には、初段ＣＭＯＳインバ
ータ回路の閾値電圧は、５Ｖよりも低くなっている。
今、ＶＳＳ１＝−７Ｖの電圧条件において、ローレベル
電圧０Ｖ、ハイレベル電圧５Ｖのディジタル信号を入力
した場合、初段ＣＭＯＳインバータ回路の動作点は、図
４の黒丸で示したポイントとなる。すなわち、入力電圧
が０Ｖ、５Ｖの時、出力電圧はそれぞれ１０．８Ｖ、−
５．８Ｖとなる。この出力電圧が、２段目ＣＭＯＳイン
バータ回路の入力信号となるので、２段目ＣＭＯＳイン
バータ回路には、ローレベル電圧−５．８Ｖ、ハイレベ
ル電圧１０．８Ｖのディジタル信号が入力されることに
なる。その場合、２段目ＣＭＯＳインバータ回路は、十
分スイッチングすることができ、その出力電圧は、それ
ぞれ１２Ｖ、０Ｖとなる。すなわち、本実施例のレベル
シフト回路の出力として、ローレベル電圧０Ｖ、ハイレ
ベル電圧１２Ｖのディジタル信号が得られることにな
る。
【００２３】図５は、本実施例のレベルシフト回路にお
いて、ＶＳＳ１＝−７Ｖ、ＶＳＳ２＝０Ｖ、ＶＤＤ＝１
２Ｖの条件下で、５Ｖのディジタル信号ＶＩＮを入力し
た時の出力波形ＶＯＵＴを示したものである。また、初
段ＣＭＯＳインバータ回路の出力波形Ｖ１も合わせて示
されている。この際、ＮＭＯＳトランジスタＮ１、Ｎ
２、およびＰＭＯＳトランジスタＰ１、Ｐ２の閾値電圧
は、前述のように、それぞれ、２．４Ｖ、および−２．
４Ｖであり、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタの閾値電圧の絶対値の和は４．８Ｖと、入力電圧５
Ｖよりも小さくなっている。この場合においても、図５
より、５Ｖのディジタル信号を１２Ｖのディジタル信号
に昇圧できていることがわかる。
いて、ＶＳＳ１＝−７Ｖ、ＶＳＳ２＝０Ｖ、ＶＤＤ＝１
２Ｖの条件下で、５Ｖのディジタル信号ＶＩＮを入力し
た時の出力波形ＶＯＵＴを示したものである。また、初
段ＣＭＯＳインバータ回路の出力波形Ｖ１も合わせて示
されている。この際、ＮＭＯＳトランジスタＮ１、Ｎ
２、およびＰＭＯＳトランジスタＰ１、Ｐ２の閾値電圧
は、前述のように、それぞれ、２．４Ｖ、および−２．
４Ｖであり、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタの閾値電圧の絶対値の和は４．８Ｖと、入力電圧５
Ｖよりも小さくなっている。この場合においても、図５
より、５Ｖのディジタル信号を１２Ｖのディジタル信号
に昇圧できていることがわかる。
【００２４】ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタの閾値電圧の絶対値の和が、入力電圧の振幅より小
さい場合、ＣＭＯＳ動作が可能となるので、図１０に示
した従来のレベルシフト回路を利用することができる。
しかしながら、本発明のレベルシフト回路においては、
ＮＭＯＳトランジスタＮ１、Ｎ２のサイズを従来のレベ
ルシフト回路を構成しているＮＭＯＳトランジスタＮ
６、Ｎ７に比べて１／１０程度に小さくできるので、回
路面積を小さくでき、高速、高歩留まり化を図る上で有
利である。
スタの閾値電圧の絶対値の和が、入力電圧の振幅より小
さい場合、ＣＭＯＳ動作が可能となるので、図１０に示
した従来のレベルシフト回路を利用することができる。
しかしながら、本発明のレベルシフト回路においては、
ＮＭＯＳトランジスタＮ１、Ｎ２のサイズを従来のレベ
ルシフト回路を構成しているＮＭＯＳトランジスタＮ
６、Ｎ７に比べて１／１０程度に小さくできるので、回
路面積を小さくでき、高速、高歩留まり化を図る上で有
利である。
【００２５】上記２つの実施例では、ハイレベル電圧Ｖ
ＤＤを１２Ｖとしたが、入力電圧ＶＩＮよりも大きい電
圧であれば、特に限定しない。また、上記２つの実施例
においては、２段目ＣＭＯＳインバータ回路のグランド
レベルＶＳＳ２を０Ｖとしたが、２段目ＣＭＯＳインバ
ータ回路がスイッチングできる電圧であれば、ＶＳＳ２
は特に限定しない。たとえば、ＶＳＳ２を１Ｖや２Ｖ等
の正電圧に設定しても良いし、−１Ｖや−２Ｖの負電圧
に設定しても良い。このＶＳＳ２の値は、本レベルシフ
ト回路で昇圧された電圧で駆動される走査回路や、サン
プルホールド回路等の周辺駆動回路の駆動電圧条件に合
わせて設定してやれば良い。
ＤＤを１２Ｖとしたが、入力電圧ＶＩＮよりも大きい電
圧であれば、特に限定しない。また、上記２つの実施例
においては、２段目ＣＭＯＳインバータ回路のグランド
レベルＶＳＳ２を０Ｖとしたが、２段目ＣＭＯＳインバ
ータ回路がスイッチングできる電圧であれば、ＶＳＳ２
は特に限定しない。たとえば、ＶＳＳ２を１Ｖや２Ｖ等
の正電圧に設定しても良いし、−１Ｖや−２Ｖの負電圧
に設定しても良い。このＶＳＳ２の値は、本レベルシフ
ト回路で昇圧された電圧で駆動される走査回路や、サン
プルホールド回路等の周辺駆動回路の駆動電圧条件に合
わせて設定してやれば良い。
【００２６】また、上記２つの実施例では、ＭＯＳトラ
ンジスタとしてｐ−ＳｉＴＦＴを採用したが、他の薄膜
トランジスタ、例えばアモルファスシリコン（ａ−Ｓ
ｉ）ＴＦＴや、カドミウムセレン（ＣｄＳｅ）ＴＦＴ等
を用いても良い。
ンジスタとしてｐ−ＳｉＴＦＴを採用したが、他の薄膜
トランジスタ、例えばアモルファスシリコン（ａ−Ｓ
ｉ）ＴＦＴや、カドミウムセレン（ＣｄＳｅ）ＴＦＴ等
を用いても良い。
【００２７】以上説明したように、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタの閾値電圧の絶対値の和が、
４．８Ｖ（＝２．４Ｖ−（−２．４Ｖ））と、入力電圧
５Ｖより小さい場合においても、汎用性の高いレベルシ
フト回路として適用することができる。
タとＰＭＯＳトランジスタの閾値電圧の絶対値の和が、
４．８Ｖ（＝２．４Ｖ−（−２．４Ｖ））と、入力電圧
５Ｖより小さい場合においても、汎用性の高いレベルシ
フト回路として適用することができる。
【００２８】次に、本発明のレベルシフト回路の第２の
実施の形態について説明する。
実施の形態について説明する。
【００２９】図６は、第２の実施の形態のレベルシフト
回路の一実施例を示したものである。図に示すように、
第２の実施の形態は、第１の実施の形態と回路構成は全
く同様であるが、初段ＣＭＯＳインバータ回路を構成し
ているＮＭＯＳトランジスタのサイズが異なっている。
すなわち、第１の実施の形態では、そのＮＭＯＳトラン
ジスタのサイズは、図１に示したように、（Ｗ／Ｌ）ｎ
＝１６μm ／６μm で設計されているが、第２の実施の
形態では、（Ｗ／Ｌ）ｎ＝１２８μm ／６μmと大きく
設計されている。
回路の一実施例を示したものである。図に示すように、
第２の実施の形態は、第１の実施の形態と回路構成は全
く同様であるが、初段ＣＭＯＳインバータ回路を構成し
ているＮＭＯＳトランジスタのサイズが異なっている。
すなわち、第１の実施の形態では、そのＮＭＯＳトラン
ジスタのサイズは、図１に示したように、（Ｗ／Ｌ）ｎ
＝１６μm ／６μm で設計されているが、第２の実施の
形態では、（Ｗ／Ｌ）ｎ＝１２８μm ／６μmと大きく
設計されている。
【００３０】この回路の動作について、以下詳細に説明
する。図６に示したレベルシフト回路において、ＶＤＤ
を１２Ｖにして、ＶＳＳ１を０Ｖ、−４Ｖ、−７Ｖと変
化させた場合の、初段ＣＭＯＳインバータ回路の入出力
電圧特性は、図７のようになる。この際、ＭＯＳトラン
ジスタとして、第１の実施の形態と同様、ｐ−ＳｉＴＦ
Ｔを採用しており、ＮＭＯＳトランジスタＮ３、Ｎ４の
閾値電圧、電界効果移動度は、それぞれ、５Ｖ、４０cm
2 ／Ｖ・ｓｅｃである。一方、ＰＭＯＳトランジスタＰ
３、Ｐ４の閾値電圧、電界効果移動度は、それぞれ、−
５Ｖ、２０cm2／Ｖ・ｓｅｃである。また、初段ＣＭＯ
Ｓインバータ回路を構成しているＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタのサイズは、前述のよう
に、それぞれ、（Ｗ／Ｌ）ｐ＝３２μm ／６μm 、（Ｗ
／Ｌ）ｎ＝１２８μm ／６μm となっており、式
（１）、（２）で与えられるＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタの利得係数の比の値は８となってい
る。
する。図６に示したレベルシフト回路において、ＶＤＤ
を１２Ｖにして、ＶＳＳ１を０Ｖ、−４Ｖ、−７Ｖと変
化させた場合の、初段ＣＭＯＳインバータ回路の入出力
電圧特性は、図７のようになる。この際、ＭＯＳトラン
ジスタとして、第１の実施の形態と同様、ｐ−ＳｉＴＦ
Ｔを採用しており、ＮＭＯＳトランジスタＮ３、Ｎ４の
閾値電圧、電界効果移動度は、それぞれ、５Ｖ、４０cm
2 ／Ｖ・ｓｅｃである。一方、ＰＭＯＳトランジスタＰ
３、Ｐ４の閾値電圧、電界効果移動度は、それぞれ、−
５Ｖ、２０cm2／Ｖ・ｓｅｃである。また、初段ＣＭＯ
Ｓインバータ回路を構成しているＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタのサイズは、前述のよう
に、それぞれ、（Ｗ／Ｌ）ｐ＝３２μm ／６μm 、（Ｗ
／Ｌ）ｎ＝１２８μm ／６μm となっており、式
（１）、（２）で与えられるＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタの利得係数の比の値は８となってい
る。
【００３１】 βｎ／βｐ＝８ （４） 図７の入出力電圧特性に示すように、ＶＳＳ１を負側に
大きくしていくにつれて、初段ＣＭＯＳインバータ回路
の閾値電圧が小さくなっていくことがわかる。ここで、
本実施の形態では、ＮＭＯＳトランジスタのサイズが、
第１の実施の形態の場合よりも大きく設計されているた
め、ＣＭＯＳインバータ回路の閾値電圧が、より負方向
にシフトしており、ＶＳＳ１＝−４Ｖにおいて、ＣＭＯ
Ｓインバータ回路の閾値電圧が３．３Ｖよりも低くなっ
ている。ＶＳＳ１＝−４Ｖの電圧条件において、ローレ
ベル電圧０Ｖ、ハイレベル電圧３．３Ｖのディジタル信
号を入力した場合、初段ＣＭＯＳインバータ回路の動作
点は、図７の黒丸で示したポイントとなる。すなわち、
入力電圧が０Ｖ、３．３Ｖの時、出力電圧はそれぞれ１
２Ｖ、−３．８Ｖとなる。この出力電圧が、２段目ＣＭ
ＯＳインバータ回路の入力信号となるので、２段目ＣＭ
ＯＳインバータ回路には、ローレベル電圧−３．８Ｖ、
ハイレベル電圧１２Ｖのディジタル信号が入力されるこ
とになる。その場合、２段目ＣＭＯＳインバータ回路
は、十分スイッチングすることができ、その出力電圧
は、それぞれ１２Ｖ、０Ｖとなる。
大きくしていくにつれて、初段ＣＭＯＳインバータ回路
の閾値電圧が小さくなっていくことがわかる。ここで、
本実施の形態では、ＮＭＯＳトランジスタのサイズが、
第１の実施の形態の場合よりも大きく設計されているた
め、ＣＭＯＳインバータ回路の閾値電圧が、より負方向
にシフトしており、ＶＳＳ１＝−４Ｖにおいて、ＣＭＯ
Ｓインバータ回路の閾値電圧が３．３Ｖよりも低くなっ
ている。ＶＳＳ１＝−４Ｖの電圧条件において、ローレ
ベル電圧０Ｖ、ハイレベル電圧３．３Ｖのディジタル信
号を入力した場合、初段ＣＭＯＳインバータ回路の動作
点は、図７の黒丸で示したポイントとなる。すなわち、
入力電圧が０Ｖ、３．３Ｖの時、出力電圧はそれぞれ１
２Ｖ、−３．８Ｖとなる。この出力電圧が、２段目ＣＭ
ＯＳインバータ回路の入力信号となるので、２段目ＣＭ
ＯＳインバータ回路には、ローレベル電圧−３．８Ｖ、
ハイレベル電圧１２Ｖのディジタル信号が入力されるこ
とになる。その場合、２段目ＣＭＯＳインバータ回路
は、十分スイッチングすることができ、その出力電圧
は、それぞれ１２Ｖ、０Ｖとなる。
【００３２】図８は、図６に示した本発明のレベルシフ
ト回路に、ＶＳＳ１＝−４Ｖ、ＶＳＳ２＝０Ｖ、ＶＤＤ
＝１２Ｖの条件下で、３．３Ｖのディジタル信号ＶＩＮ
を入力した時の出力波形ＶＯＵＴを示したものである。
また、初段ＣＭＯＳインバータ回路の出力波形Ｖ２も合
わせて示されている。この出力波形より、本レベルシフ
ト回路を用いて、ＶＳＳ１＝−４Ｖの条件で、３．３Ｖ
のディジタル信号を１２Ｖのディジタル信号に昇圧でき
ていることがわかる。ここで、初段ＣＭＯＳインバータ
回路の出力Ｖ２は、前述のように、ローレベル電圧−
３．８Ｖ、ハイレベル電圧１２Ｖのディジタル信号とな
っている。
ト回路に、ＶＳＳ１＝−４Ｖ、ＶＳＳ２＝０Ｖ、ＶＤＤ
＝１２Ｖの条件下で、３．３Ｖのディジタル信号ＶＩＮ
を入力した時の出力波形ＶＯＵＴを示したものである。
また、初段ＣＭＯＳインバータ回路の出力波形Ｖ２も合
わせて示されている。この出力波形より、本レベルシフ
ト回路を用いて、ＶＳＳ１＝−４Ｖの条件で、３．３Ｖ
のディジタル信号を１２Ｖのディジタル信号に昇圧でき
ていることがわかる。ここで、初段ＣＭＯＳインバータ
回路の出力Ｖ２は、前述のように、ローレベル電圧−
３．８Ｖ、ハイレベル電圧１２Ｖのディジタル信号とな
っている。
【００３３】本実施例においては、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタの利得係数の比の値を８とし
たが、ＶＳＳ１に供給できる電源電圧を考慮して、１よ
りも大きい、それ以外の値で設計しても良い。利得係数
の比の値を大きくすればするほど、より小さい負の電源
電圧ＶＳＳ１で、レベル変換することができる。ただ
し、利得係数の比の値を大きくするにつれて、入力電圧
ＶＩＮ＝０Ｖの時に流れるリーク電流が大きくなるた
め、許容できる消費電力を越えない範囲で利得係数の比
の値を決定する必要がある。
タとＰＭＯＳトランジスタの利得係数の比の値を８とし
たが、ＶＳＳ１に供給できる電源電圧を考慮して、１よ
りも大きい、それ以外の値で設計しても良い。利得係数
の比の値を大きくすればするほど、より小さい負の電源
電圧ＶＳＳ１で、レベル変換することができる。ただ
し、利得係数の比の値を大きくするにつれて、入力電圧
ＶＩＮ＝０Ｖの時に流れるリーク電流が大きくなるた
め、許容できる消費電力を越えない範囲で利得係数の比
の値を決定する必要がある。
【００３４】また、本実施例では、ハイレベル電圧ＶＤ
Ｄを１２Ｖとしたが、入力電圧ＶＩＮよりも大きい電圧
であれば、特に限定しない。また、本実施例において
は、２段目ＣＭＯＳインバータ回路のグランドレベルＶ
ＳＳ２を０Ｖとしたが、２段目ＣＭＯＳインバータ回路
がスイッチングできる電圧であれば、ＶＳＳ２は特に限
定しない。たとえば、ＶＳＳ２を１Ｖや２Ｖ等の正電圧
に設定しても良いし、−１Ｖや−２Ｖ等の負電圧に設定
しても良い。このＶＳＳ２の値は、本レベルシフト回路
で昇圧された電圧で駆動される走査回路や、サンプルホ
ールド回路等の周辺駆動回路の駆動電圧条件に合わせて
設定してやれば良い。
Ｄを１２Ｖとしたが、入力電圧ＶＩＮよりも大きい電圧
であれば、特に限定しない。また、本実施例において
は、２段目ＣＭＯＳインバータ回路のグランドレベルＶ
ＳＳ２を０Ｖとしたが、２段目ＣＭＯＳインバータ回路
がスイッチングできる電圧であれば、ＶＳＳ２は特に限
定しない。たとえば、ＶＳＳ２を１Ｖや２Ｖ等の正電圧
に設定しても良いし、−１Ｖや−２Ｖ等の負電圧に設定
しても良い。このＶＳＳ２の値は、本レベルシフト回路
で昇圧された電圧で駆動される走査回路や、サンプルホ
ールド回路等の周辺駆動回路の駆動電圧条件に合わせて
設定してやれば良い。
【００３５】また、本実施例では、ＭＯＳトランジスタ
としてｐ−ＳｉＴＦＴを採用したが、他の薄膜トランジ
スタ、例えばアモルファスシリコン（ａ−Ｓｉ）ＴＦＴ
や、カドミウムセレン（ＣｄＳｅ）ＴＦＴ等を用いても
良い。
としてｐ−ＳｉＴＦＴを採用したが、他の薄膜トランジ
スタ、例えばアモルファスシリコン（ａ−Ｓｉ）ＴＦＴ
や、カドミウムセレン（ＣｄＳｅ）ＴＦＴ等を用いても
良い。
【００３６】以上説明したように、第２の実施の形態の
レベルシフト回路においては、初段ＣＭＯＳインバータ
回路のグランド電圧ＶＳＳ１が、第１の実施の形態より
も小さい条件で、３．３Ｖのディジタル信号を１２Ｖの
ディジタル信号にレベル変換することができる。
レベルシフト回路においては、初段ＣＭＯＳインバータ
回路のグランド電圧ＶＳＳ１が、第１の実施の形態より
も小さい条件で、３．３Ｖのディジタル信号を１２Ｖの
ディジタル信号にレベル変換することができる。
【００３７】図９は、本発明のレベルシフト回路の利用
形態の一例を示した図である。外部信号処理／駆動回路
から送られてくるクロック信号ＣＬＫを本発明のレベル
シフト回路９０１で受け、その出力端子９０３がクロッ
クジェネレータ９０２の入力端子９０４に接続された構
成となっている。このような構成をとることにより、回
路を構成しているＭＯＳトランジスタの閾値電圧が５Ｖ
と高い場合においても、３．３Ｖのクロック信号から、
１２Ｖの２相クロック信号φ、／φを生成することがで
きるようになる。ここで生成されたクロック信号は、電
源電圧１２Ｖで動作する走査回路等の液晶ディスプレイ
周辺駆動回路に供給される。
形態の一例を示した図である。外部信号処理／駆動回路
から送られてくるクロック信号ＣＬＫを本発明のレベル
シフト回路９０１で受け、その出力端子９０３がクロッ
クジェネレータ９０２の入力端子９０４に接続された構
成となっている。このような構成をとることにより、回
路を構成しているＭＯＳトランジスタの閾値電圧が５Ｖ
と高い場合においても、３．３Ｖのクロック信号から、
１２Ｖの２相クロック信号φ、／φを生成することがで
きるようになる。ここで生成されたクロック信号は、電
源電圧１２Ｖで動作する走査回路等の液晶ディスプレイ
周辺駆動回路に供給される。
【００３８】本発明のレベルシフト回路は、この他に、
液晶ディスプレイ周辺駆動回路の制御信号、たとえば、
デコーダ回路のアドレス制御信号や、走査回路のイネー
ブル信号や、サンプルホールド回路のリセット信号等の
レベル変換回路として広く利用することができる。
液晶ディスプレイ周辺駆動回路の制御信号、たとえば、
デコーダ回路のアドレス制御信号や、走査回路のイネー
ブル信号や、サンプルホールド回路のリセット信号等の
レベル変換回路として広く利用することができる。
【００３９】
【発明の効果】本発明のレベルシフト回路を適用するこ
とにより、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タの閾値電圧の絶対値の和が、入力電圧の振幅より大き
い場合においても、５Ｖ、あるいは３．３Ｖのディジタ
ル信号をレベル変換することが可能となる。また、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧の
絶対値の和が、入力電圧の振幅より小さい場合にも、本
発明のレベルシフト回路を適用することができる。その
場合には、従来よりも回路面積を小さくすることができ
るので、高速、高歩留まりのレベルシフト回路を提供す
ることが可能となる。以上の効果により、外部信号処理
／駆動回路とのインタフェースが簡略化され、液晶表示
装置の小型、低コスト化を図ることができる。
とにより、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タの閾値電圧の絶対値の和が、入力電圧の振幅より大き
い場合においても、５Ｖ、あるいは３．３Ｖのディジタ
ル信号をレベル変換することが可能となる。また、ＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧の
絶対値の和が、入力電圧の振幅より小さい場合にも、本
発明のレベルシフト回路を適用することができる。その
場合には、従来よりも回路面積を小さくすることができ
るので、高速、高歩留まりのレベルシフト回路を提供す
ることが可能となる。以上の効果により、外部信号処理
／駆動回路とのインタフェースが簡略化され、液晶表示
装置の小型、低コスト化を図ることができる。
【図１】本発明のレベルシフト回路の実施の形態を示す
図である。
図である。
【図２】本発明のレベルシフト回路を構成しているＣＭ
ＯＳインバータ回路の特性を示す図である。
ＯＳインバータ回路の特性を示す図である。
【図３】本発明のレベルシフト回路の動作波形を示す図
である。
である。
【図４】本発明のレベルシフト回路を構成しているＣＭ
ＯＳインバータ回路の特性を示す図である。
ＯＳインバータ回路の特性を示す図である。
【図５】本発明のレベルシフト回路の動作波形を示す図
である。
である。
【図６】本発明のレベルシフト回路の他の実施の形態を
示す図である。
示す図である。
【図７】本発明のレベルシフト回路を構成しているＣＭ
ＯＳインバータ回路の特性を示す図である。
ＯＳインバータ回路の特性を示す図である。
【図８】本発明のレベルシフト回路の動作波形を示す図
である。
である。
【図９】本発明のレベルシフト回路の利用形態の一例を
示す図である。
示す図である。
【図１０】従来のレベルシフト回路の構成を示す図であ
る。
る。
【図１１】従来のレベルシフト回路の動作波形を示す図
である。
である。
９０１ レベルシフト回路 ９０２ クロックジェネレータ ９０３ 出力端子 ９０４ 入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 19/0185 Ｈ０３Ｋ 19/00 １０１Ｄ 19/0948 19/094 Ｂ
Claims (4)
- 【請求項１】 カスケード接続された２段のＣＭＯＳイ
ンバータ回路からなるレベルシフト回路であって、前記
カスケード接続された２段のＣＭＯＳインバータ回路の
前段及び後段のＣＭＯＳインバータ回路の各々の１端に
同一の正電圧が供給され、前段のＣＯＭＳインバータの
他端は０Ｖよりも小さい負電圧が供給され、前記後段の
ＣＭＯＳインバータ回路の他端は接地され、接地レベル
を最小値とする入力信号が前記前段のＣＭＯＳインバー
タ回路に入力され、前記前段のＣＭＯＳインバータ回路
の駆動電圧は、前記入力信号電圧よりも高く、かつ、前
記前段及び後段からなるＣＭＯＳインバータ回路を構成
しているＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のそれぞれの閾値電圧の絶対値の和が、前記入力信号電
圧の振幅よりも大きいことを特徴とするレベルシフト回
路。 - 【請求項２】 請求項１に記載のレベルシフト回路にお
いて、初段ＣＭＯＳインバータ回路を構成しているＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタの利得係数の
比の値（βｎ／βｐ）が１よりも大きいことを特徴とす
るレベルシフト回路。 - 【請求項３】 請求項１、または２に記載のレベルシフ
ト回路において、その出力端子が、クロック信号出力回
路または制御信号出力回路の入力端子に接続されている
ことを特徴とするレベルシフト回路。 - 【請求項４】 ＣＭＯＳインバータ回路が、ｎチャネ
ル、およびｐチャネルの多結晶シリコン薄膜トランジス
タからなることを特徴とする請求項１から３いずれかに
記載のレベルシフト回路。
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1997
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