JP3972735B2 - レベルシフタ及びそれを用いた電気光学装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、簡易な構成によって、低振幅の論理信号を高振幅の論理信号に高速に変換するレベルシフタに関する。また、本発明は、そのようなレベルシフタを備えた電気光学装置の技術分野にも属する。
【0002】
【背景技術】
近年、液晶や有機EL(エレクトロ・ルミネッセンス)などの電気光学物質の電気光学的な変化により表示を行う電気光学装置が、陰極線管(CRT)に代わるディスプレイデバイスとして、各種情報処理機器やテレビジョンなどに広く用いられつつある。
【0003】
このような電気光学装置を駆動方式等によって分類すると、トランジスタやダイオードなどの非線形素子により画素を駆動するアクティブ・マトリクス型と、非線形素子を用いないで画素を駆動するパッシブ・マトリクス型とに大別することができる。このうち、前者に係るアクティブ・マトリクス型の電気光学装置の方が、各画素を独立して駆動できるので、表示品位の高い表示が可能であるとされている。
【0004】
ここで、アクティブ・マトリクス型の電気光学装置は、次のような構成となっている。すなわち、アクティブ・マトリクス型の電気光学装置においては、行方向に延在する走査線と、列方向に延在するデータ線との交差に対応して画素電極が形成されるとともに、さらに、当該交差部分にあって画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオンオフする薄膜トランジスタなどの非線形素子が介挿される一方、画素電極には対向電極が電気光学物質を介して対向する構成となっている。
【0005】
さて、電気光学物質や非線形素子を駆動するためには、比較的高い電圧が要求される。一方、電気光学装置に、駆動の基準となるクロック信号や制御信号などを供給する外部制御回路は、通常、CMOS回路で構成されるため、その論理信号の振幅は3〜5V程度である。したがって、電気光学装置には、走査線およびデータ線を駆動する駆動回路の出力部分や、クロック信号等の入力部分に、低振幅の論理信号を高振幅の論理信号に変換する振幅変換回路(以下、単に「レベルシフタ」という)が備えられる構成が一般的である。
【0006】
【発明が解決しようとする課題】
ところで、近年において電気光学装置には、表示の高解像度や高階調度などが強く求められている。このため、電気光学装置には、駆動回路自体の高速動作はもちろんのこと、レベルシフタについても高速動作が要求される。また、高解像度のほか、単位長さ当たりの画素数も要求されており、このためには、回路規模の縮小を図ることも必要となる。
【0007】
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、簡易な構成によって回路規模を縮小し、かつ、高速動作が可能なレベルシフタ及びそれを用いた電気光学装置を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るレベルシフタは、一端にて低振幅の論理信号を入力する第1の容量と、前記第1の容量の他端に、第1の電圧をオフセットする第1のオフセット回路と、一端にて前記低振幅の論理信号を入力する第2の容量と、前記第2の容量の他端に、第2の電圧をオフセットする第2のオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列に接続されるとともに、その接続点を出力端とする第1および第2のスイッチング素子とを備えたレベルシフタであって、前記第1のスイッチング素子は前記第1の容量の他端に接続されており、前記第2のスイッチング素子は前記第2の容量の他端に接続されており、前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1の容量の他端および前記第2の容量の他端に、それぞれ初期電圧を印加する初期化回路を備えることを特徴とする。
上記目的を達成するために、この構成において、前記初期化回路には、高振幅の論理信号における低位側電圧が初期化信号として印加されてもよいし、高振幅の論理信号における高位側電圧が初期化信号として印加されてもよい。
上記目的を達成するために、本発明に係るレベルシフタは、前記電源電圧の供給線、もしくは、前記基準電圧の供給線のいずれか一方と前記第1の容量の他端との間に接続された第3のスイッチング素子と、前記電源電圧の供給線、もしくは、前記基準電圧の供給線のうち前記第3のスイッチング素子に接続された供給線と前記第2の容量の他端との間に接続された第4のスイッチング素子とを有することを特徴とする。
上記目的を達成するために、本発明に係るレベルシフタは、前記第1のスイッチング素子は、前記第1の容量の他端における信号電圧が、前記第1の電圧よりも低く設定された第1のしきい値以下であればオンし、前記第2のスイッチング素子は、前記第2の容量の他端における信号電圧が、前記第2の電圧よりも高く設定された第2のしきい値以上であればオンすることを特徴とする。
上記目的を達成するために、本発明に係るレベルシフタは、前記第1のスイッチング素子はPチャネル型トランジスタであり、前記第2のスイッチング素子はNチャネル型トランジスタであり、前記第1のオフセット回路は、前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたPチャネル型トランジスタおよびNチャネル型トランジスタであって、その接続点電圧を前記第1の電圧並びに該Pチャネル型トランジスタおよびNチャネル型トランジスタのゲート電圧とし、前記第2のオフセット回路は、前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたPチャネル型トランジスタおよびNチャネル型トランジスタであって、その接続点電圧を前記第2の電圧並びに該Pチャネル型トランジスタおよびNチャネル型トランジスタのゲート電圧としていることを特徴とする。
上記目的を達成するために、本発明に係るレベルシフタは、一端にて低振幅の論理信号を入力する第1の容量と、前記第1の容量の他端に、第1の電圧をオフセットするオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第1および第2のスイッチング素子とを備えたレベルシフタであって、前記第1のスイッチング素子は前記第1の容量の他端に接続されており、前記第2のスイッチング素子には低振幅の論理信号が入力され、前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1の容量の他端に、初期電圧を印加する初期化回路を備えることを特徴とする。
上記目的を達成するために、本発明に係るレベルシフタは、高電圧電源と基準電圧との間に直列に接続された第1及び第2のスイッチング素子と、第1端子に低振幅の論理信号が入力され、第2端子に前記第1及び第2のスイッチング素子の一方が接続された容量素子と、前記容量素子の第2端子の電位をオフセットするオフセット回路と、を備え、前記第1及び第2のスイッチング素子の他方には前記低振幅の論理信号が入力されており、前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1端子に初期電圧を印加する初期化回路を備えることを特徴とする。
一端にて低振幅の論理信号を入力する第1の容量と、前記第1の容量の他端に、第1の電圧をオフセットするオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第1および第2のスイッチング素子とを備えたレベルシフタであって、前記第1のスイッチング素子は前記第1の容量の他端に接続されており、前記第2のスイッチング素子には低振幅の論理信号が入力され、前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1の容量の他端に、それぞれ初期電圧を印加する初期化回路を備えることを特徴とする。
【0009】
この構成によれば、低振幅の論理信号は、第1および第2の容量によってそれぞれ直流成分が除去されるとともに、第1および第2のオフセット回路によってそれぞれ第1および第2の電圧がオフセットされる。そして、オフセットされた電圧にしたがうとともに、例えば前記第1のスイッチング素子は、前記第1の容量の他端における信号電圧が、前記第1の電圧よりも低く設定された第1のしきい値電圧以下であればオンし、前記第2のスイッチング素子は、前記第2の容量の他端における信号電圧が、前記第2の電圧よりも高く設定された第2のしきい値電圧以上であればオンする構成としておけば、動作点が変更された第1および第2のスイッチング素子が相補的にオンオフすることになる。
【0010】
ここで、上に例示したように、前記第1のスイッチング素子は、前記第1の容量の他端における信号電圧が、前記第1の電圧よりも低く設定された第1のしきい値電圧以下であればオンし、前記第2のスイッチング素子は、前記第2の容量の他端における信号電圧が、前記第2の電圧よりも高く設定された第2のしきい値電圧以上であればオンする構成としておくのが好適な一態様である。
【0011】
この構成において、前記第1のスイッチング素子はPチャネル型トランジスタであり、前記第2のスイッチング素子はNチャネル型トランジスタであり、前記第1のオフセット回路は、前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたPチャネル型トランジスタおよびNチャネル型トランジスタであって、その接続点電圧を前記第1の電圧並びに該Pチャネル型トランジスタおよびNチャネル型トランジスタのゲート電圧とし、前記第2のオフセット回路は、前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたPチャネル型トランジスタおよびNチャネル型トランジスタであって、その接続点電圧を前記第2の電圧並びに該Pチャネル型トランジスタおよびNチャネル型トランジスタのゲート電圧とした構成が好ましい。
【0012】
この構成によれば、一方のチャネル型のトランジスタ特性と他方のチャネル型のトランジスタ特性とが相違していても、その相違を相殺する方向に、オフセットされる第1または第2の電圧が変位する。
【0013】
ところで、上記構成にあっては、第1および第2の容量サイズに比べて、十分に周波数が高く、かつ、規則的に変化する低振幅の論理信号(例えばデューティ比50%のクロック信号)には好適である。
【0014】
しかしながら、周波数の低い論理信号を入力したり、論理レベルが継続するような論理信号を入力したりすると、第1および第2のスイッチング素子のオンオフが不確定状態となる、という不都合がある。
【0015】
そこで上記構成において、当該レベルシフタの出力に応じて、すなわち、前記した第1のスイッチング素子と第2のスイッチング素子の接続点電圧に応じて、前記第1のオフセット回路及び第2のオフセット回路のオフセット電圧を変える構成が好ましい。
【0016】
この構成によれば、第1および第2のスイッチング素子のオンオフ状態が確定すれば、以後、第1または第2の容量の出力端における電圧減衰によって、出力端における電位の不確定状態が防止されることになる。
【0017】
ただし、電源投入直後のような初期状態においては、入力される論理信号が遷移しなければ、出力端における電位の不確定状態が避けられない。そこで、前記第1または第2のオフセット制御回路にかかわらず、前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1の容量の他端および前記第2の容量の他端に、それぞれ初期電圧を印加する初期化回路を備える構成が好ましい、と考える。
【0018】
ここで特に、第1及び第2のオフセット回路においては、一般に、微弱ながら電流が流れることによって、無駄な電力消費が発生するという不都合がある。例えば、これら第1及び第2のオフセット回路が、上述のように、Nチャネル型のトランジスタ及びPチャネル型のトランジスタからなる場合においては、両者間に微弱ながら電流が流れることにより、無駄な電力消費が発生する。
【0019】
そこで、当該構成においてはオフセット回路に供給される「前記電源電圧」、「前記基準電圧」の少なくとも一部を「前記低振幅の論理信号」に置きかえる構成が好ましい。この構成によれば、オフセット回路を、例えば上述のように、Nチャネル型トランジスタとPチャネル型トランジスタとによって構成する場合においては、両者間の電位差は前記低振幅の論理信号に同期して変動し、前記電源電圧と前記基準電圧を供給する構成の場合と比較して電位差が縮小される期間を得ることが可能である。電位差が縮小されることで消費電流を削減する効果を得る。
【0020】
なお、上述においてはオフセット回路を構成するNチャネル型トランジスタとPチャネル型トランジスタ間の電位差を縮小する手段として、前記低振幅の論理信号を用いる構成としたが、本発明はこのような形態に限定されるものではなく、前記低振幅の論理信号に同期した信号を用いる構成としてもよい。
【0021】
また、オフセット回路に供給される電源のうちいずれについて、前記低振幅の論理信号あるいは前記低振幅の論理信号に同期した信号に置きかえるかは、レベルシフタの動作形態に合わせた設計事項である。
【0022】
また、無駄な電力消費に対処する構成としては更に、一端にて低振幅の論理信号を入力する第2の容量と、前記第2の容量の他端に、第2の電圧をオフセットする第2のオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第1および第2のスイッチング素子であって、前記低振幅の論理信号がLレベルのときにはオンする第1のスイッチング素子と、前記第2の容量の他端における信号電圧が、前記第2の電圧よりも高く設定された第2のしきい値電圧以上であればオンする第2のスイッチング素子とを備える構成を採用してもよい。
【0023】
この構成は、要するに、上述の本発明のレベルシフタにおいて、第1の容量及び第1のオフセット回路を省略することで、第1のスイッチング素子には、前記低振幅の論理信号が直接に入力されることとなるとともに、該論理信号がLレベルの時にはオンとなる構成となるものである。これによれば、第1のオフセット回路それ自体が存在しないから、そこにおける電力消費ということを考える必要がない。
【0024】
また、このように第1の容量及び第1のオフセット回路を省略することによれば、それらを構成すべきデバイスが減少することになるから、製造上の歩留まり向上につながり、コストの低減化を図ることができる。
【0025】
なお、このような構成に代えて、一端にて低振幅の論理信号を入力する第1の容量と、前記第1の容量の他端に、第1の電圧をオフセットするオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第1および第2のスイッチング素子であって、前記第1の容量の他端における信号電圧が、前記第1の電圧よりも低く設定された第1のしきい値電圧以下であればオンする第1のスイッチング素子と、前記低振幅の論理信号がHレベルのときにはオンする第2のスイッチング素子とを備える構成としてもよい。いずれの構成とするかはレベルシフタの動作形態にあわせた設計事項である。
【0026】
本発明のレベルシフタを電気光学装置の駆動回路に応用することにより、電気光学装置の表示の高解像度化及び高階調度化に大きな効果がある。さらに、回路規模の縮小化にも効果がある。
【0027】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【0028】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0029】
<第1実施形態>
まず、本発明の第1実施形態に係るレベルシフタの構成について図1を参照して説明する。この図において、入力端INは、変換前における低振幅の論理信号を入力するものであり、出力端OUTは、変換後における高振幅の論理信号を出力するものである。ここで、説明の便宜上、低振幅信号においてLレベルに相当する低電位側(基準)電位をVSSLと、Hレベルに相当する高位側電位をVDDLとそれぞれ表記することにする。同様に、高振幅信号においてLレベルに相当する低位側(基準)電位をVSSHと、Hレベルに相当する高位側電位をVDDHと、それぞれ表記することにする。
【0030】
さて、図1において、コンデンサ(容量)112、114の一端は、それぞれ入力端INに接続されている。一方、コンデンサ112の他端は、Pチャネル型TFT(Thin Film Transistor)122のゲートPinに、コンデンサ114の他端は、Nチャネル型TFT124のゲートNinに、それぞれ接続される。
【0031】
次に、第1のスイッチング素子たるTFT122のソースは、高位側電位VDDHの供給線に接続され、また、第2のスイッチング素子たるTFT124のソースは、低位側電位VSSHの供給線に接続され、さらに、TFT122、124のドレインは共通接続されている。ここで、TFT122、124の共通ドレインをCdと表記する。
【0032】
続いて、TFT122、124の共通ドレインCdは、Pチャネル型TFT142およびNチャネル型TFT144のゲートにそれぞれ接続されている。ここで、TFT142、144は、レベルシフタ100における出力段のインバータを構成するものである。
【0033】
詳細には、TFT142のソースは、高位側電位VDDHの供給線に接続され、また、TFT144のソースは、低位側電位VSSHの供給線に接続され、さらに、TFT142、144のドレインは共通接続されている。そして、TFT142、144の共通ドレインが、このレベルシフタ100の出力端OUTとなっている。
【0034】
一方、コンデンサ112の他端、すなわち、TFT122のゲートPinには、第1のオフセット回路を構成するPチャネル型TFT132とNチャネル型TFT134とによって、電圧Vofs1がオフセットされている。この電圧Vofs1はオフセット回路を構成する両タイプのTFTの特性が理想的にバランスがとれていれば高位側電位VDDHと低位側電位VSSHの中間電位となる。詳細には、TFT132のソースは、高位側電位VDDHの供給線に接続され、また、TFT134のソースは、低位側電位VSSHの供給線に接続され、さらに、TFT142、144のドレインおよびゲートが互いに共通に接続されるとともに、当該共通部分が、コンデンサ112の他端(ゲートPin)に接続されている。
【0035】
同様に、コンデンサ114の他端(ゲートNin)には、第2のオフセット回路を構成するPチャネル型TFT136とNチャネル型TFT138とによって、高位側電位VDDHと低位側電位VSSHとの中間電位Vofs2がオフセットされる構成となっている。
【0036】
ここで、説明簡略化のために本実施形態では、低振幅信号においてLレベルに相当する低電位側電位VSSLと、高振幅信号においてLレベルに相当する低位側電位をVSSHとが同一電位であるとし、さらに、高振幅信号の振幅電圧は低振幅信号の振幅電圧の2倍、すなわち、(VDDH−VSSH)=2(VDDL−VSSL)であるとする。また、同様に説明簡略化のために、TFTのオン抵抗については、無視することにするが、このため説明で図示する各種波形は実際とはやや異なる。
【0037】
一方、実施形態において、Pチャネル型TFTがオン/オフするしきい値電圧VthPは、高位側電位VDDHと低電位側電位VSSHとの中間電圧よりも低くなるように設定されている。同様に、Nチャネル型TFTがオン/オフするしきい値電圧VthNは、高位側電位VDDHと低電位側電位VSSHとの中間電圧よりも高くなるように設定されている。
【0038】
TFT132、134からなる第1のオフセット回路によってオフセットされる電圧Vofs1は、(VDDH−VSSH)/2であるので、本実施形態におけるしきい値電圧VthPは、電圧Vofs1よりも低く設定されることになる。同様に、TFT136、138からなる第2のオフセット回路によってオフセットされる電圧Vofs2は、(VDDH−VSSH)/2であるので、本実施形態においてしきい値電圧VthNは、電圧Vofs2よりも高く設定されることになる。
【0039】
次に、このような構成のレベルシフタ100の動作について説明する。図2は、この動作を説明するための図であって、各部における電圧波形を示す図である。
【0040】
まず、入力端INに、例えばデューティ比が50%である低振幅の論理信号が供給されると、ゲートPinに表れる電圧波形は、当該論理信号の微分波形に、電圧Vofs1をオフセットしたものとなる一方、ゲートNinに表れる電圧波形は、当該論理信号の微分波形に、電圧Vofs2をオフセットしたものとなる。本実施形態では、電圧Vofs1と電圧Vofs2とは等しいので、ゲートPin、Ninに表れる電圧波形は、図2に示されるように、同一となる。
【0041】
そして、ゲートPinにおける電圧がしきい値電圧VthPを越え、かつ、ゲートNinにおける電圧がしきい値電圧VthN以上となれば、TFT122がオフし、TFT124がオンするので、共通ドレインCdの電位は、低位側電位VSSHとなる。したがって、出力端OUTの電位は、すなわち、出力段のインバータ(TFT142、144)によって反転された電位は、高位側電位VDDHとなる。
【0042】
一方、ゲートPinにおける電圧がしきい値電圧VthP以下となり、かつ、ゲートNinにおける電圧がしきい値電圧VthNを下回れば、TFT122がオンし、TFT124がオフするので、共通ドレインCdの電位は、高位側電位VDDHとなる。したがって、出力端OUTの電位は、低位側電位VSSHとなる。
【0043】
さて、電圧Vofs1、Vofs2とが高位側電位VDDHと低位側電位VSSHとの中間電位になるのは、Pチャネル型のTFT132、136の特性と、Nチャネル型のTFT134、138の特性とが理想的にバランスがとれているときである。ところが、レベルシフタ100を集積化して形成する場合に、両チャネル型の特性を互いに理想的にバランスがとれているように形成するのは製造上のばらつきなどにより困難である。
【0044】
これに対して本実施形態によれば、トランジスタの特性差を相殺する方向の動作が行われる。そこで以下、この動作について説明する。
【0045】
例えば、TFT134、138を含めたNチャネル型TFTの特性が、TFT132、134を含めたPチャネル型TFTの特性よりも劣ってしまった場合を想定する。
【0046】
ここで、Nチャネル型TFTの特性が劣るということは、オンしにくくなるということであり、換言すれば、そのしきい値電圧VthNが、図3に示されるように、両チャネル型の特性が等しいときと比較して高くなることを意味する。
【0047】
一方、Nチャネル型TFT138の特性がPチャネル型TFT136の特性よりも劣る場合、前者の抵抗の方が後者の抵抗よりも高くなるので、両者の接続点電圧Vofs2は、図3に示されるように、両者の特性が等しいときと比較して高くなる。
【0048】
このため、Nチャネル型TFT124は、しきい値電圧VthNが高くなる分オンしにくくなるものの、オフセットされる電圧Vofs2も高くなる。すなわち、Nチャネル型TFT122がオンしにくくなるのを相殺するように、オフセット電圧Vofs2が上昇することになる。
【0049】
反対に、Pチャネル型TFTの特性が、Nチャネル型TFTの特性よりも劣ってしまった場合については、特に図示はしないが、同様なことがいえる。
【0050】
したがって、本実施形態によれば、一方のチャネル型のTFTが他方のチャネル型のTFTよりも劣ってしまっても、その特性差を相殺する方向に、電圧Vofs1またはVofs2が変位することになるので、TFTの特性差による影響を受けにくくなることが判る。
【0051】
<第2実施形態>
上述した第1実施形態において、入力端INに供給される論理信号は、コンデンサ112、114の容量サイズや、付随する回路要素で決まる時定数と比較して、論理信号の周波数が十分に高く、また、そのデューティ比がほぼ50%とするものである。これは、典型的にはクロック信号のような信号である。
【0052】
しかしながら、第1実施形態に係るレベルシフタ100では、コンデンサ112(114)による微分波形の信号電圧が最終的にオフセット電圧Vofs1(Vofs2)に収束するので、入力される論理信号の周波数が低い場合や、不規則パルスのように同一の論理レベルが長期間にわたるような場合などでは、当該微分波形の信号電圧が、しきい値電圧VthP(VthN)を跨ぐ事態が発生する。
【0053】
例えば、図4に示されるように、入力端INに供給される論理信号がHレベルに相当する高位側電位VDDLに遷移して比較的長期間経過すると、ゲートNinの電位がしきい値VthNを下回ってしまう。このため、入力端INに供給される論理信号がHレベルに相当する高位側電位VDDLであるにもかかわらず、Pチャネル型TFT124のみならず、Nチャネル型TFT122もオフしてしまうので、共通ドレインCdの電位が意図しない状態となる。同様に、入力端INに供給される論理信号がLレベルに相当する低位側電位VSSLに遷移して比較的長期間経過すると、ゲートPinの電位がしきい値VthPを上回ってしまうので、入力端INに供給される論理信号がLレベルに相当する低位側電位VSSLであるにもかかわらず、Nチャネル型TFT122のみならず、Pチャネル型TFT124もオフしてしまうので、共通ドレインCdの電位が意図しない状態となる。
【0054】
このように共通ドレインCdの電位が制御できないと、出力段のインバータにおける出力端OUTの電位も意図しない状態となってしまう。したがって、第1実施形態に係るレベルシフタ100にあっては、高速動作が可能ではあるものの、入力される論理信号が限定的である、という制約がある。
【0055】
そこで、このような制約を解消した第2実施形態について説明する。図5は、第2実施形態に係るレベルシフタ102の構成を示す回路図である。なお、この図において、第1実施形態(図1参照)との相違点は、Nチャネル型TFT152およびPチャネル型TFT156が追加的に設けられた点にある。
【0056】
詳細には、TFT152については、そのゲートが、TFT122、124の共通ドレインCdに接続され、そのソースが、低位側電位VSSHの供給線に接続され、そのドレインが、TFT132、134のドレイン(ゲート)に接続されている。すなわち、TFT152は、共通ドレインCdの電位が、高振幅におけるHレベルであればオンして、TFT122のゲートPinにおける電位を強制的に低位側電位VSSHとするものである。
【0057】
同様に、TFT156については、そのゲートが、TFT122、124の共通ドレインCdに接続され、そのソースが、高位側電位VDDHの供給線に接続され、そのドレインが、TFT136、138のドレイン(ゲート)に接続されている。すなわち、TFT152は、共通ドレインCdの電位が、高振幅におけるLレベルであればオンして、TFT124のゲートNinにおける電位を強制的に高位側電位VDDHとするものである。
【0058】
これ以外の構成について第1実施形態と同一であるので、その説明を省略することにする。
【0059】
次に、このような構成のレベルシフタ102の動作について説明する。図6は、この動作を説明するための図であって、各部における電圧波形を示す図である。なお、前述したように説明簡略化のために、TFTのオン抵抗については、無視することにする。このために説明に図示する各種波形は実際とはやや異なるが、動作概略の理解には大きな支障はない。
【0060】
まず、入力端INに供給された低振幅の論理信号が低位側電位VSSLから高位側電位VDDLに遷移すると、その微分波形の立ち上がりによってゲートPinの電位は、しきい値VthPを越えるのでPチャネル型TFT122がオフする一方、ゲートNinの電位は、しきい値VthN以上となるのでNチャネル型TFT124がオンする。このため、共通ドレインCdの電位は、Lレベルに相当する低位側電位VSSHとなる。よって、TFT156がオンする結果、ゲートNinの電位は、TFT136、138によるオフセット電圧にかかわらず、高位側電位VDDHに維持される。したがって、この後、低振幅の論理信号が長期間にわたって高位側電位VDDLとなっても、ゲートNinの電位は、しきい値VthNを下回ることはない。
【0061】
一方、TFT152はオフであるので、ゲートPinの電位は、第1実施形態と同様に、入力された論理信号の微分波形に電圧Vofs1をオフセットしたものとなる。
【0062】
反対に、入力端INに供給された低振幅の論理信号が高位側電位VDDLから低位側電位VSSLに遷移すると、その微分波形の立ち下がりによってゲートPinの電位は、しきい値VthP以下となるのでTFT122がオンする一方、ゲートNinの電位は、しきい値VthNを下回るのでTFT124がオフする。このため、共通ドレインCdの電位は、Hレベルに相当する高位側電位VDDHとなる。よって、TFT152がオンする結果、ゲートNinの電位は、TFT132、134によるオフセット電圧にかかわらず、低位側電位VSSHに維持される。したがって、この後、低振幅の論理信号が長期間にわたって低位側電位VSSLとなっても、ゲートPinの電位は、しきい値VthPを上回ることはない。
【0063】
一方、TFT156はオフであるので、ゲートNinの電位は、第1実施形態と同様に、入力された論理信号の微分波形に電圧Vofs2をオフセットしたものとなる。
【0064】
このため、第2実施形態に係るレベルシフタ102にあっては、同一の論理レベルが長期間にわたる場合であっても、TFT122、124がともにオフすることがない。したがって、第2実施形態によれば、第1実施形態のように、入力する論理信号に制約を受けることがない。
【0065】
ただし、実際には、第1又は第2のオフセット回路を構成している3個のトランジスタの抵抗比でオフセット電圧が決定されるので、簡略動作説明である図6よりも複雑な波形が出力されることには留意する必要がある。
【0066】
<第3実施形態>
第2実施形態では、共通ドレインCdの電位に応じて、ゲートPinまたはNinの電位を、強制的に低位側電位VSSHまたは高位側電位VDDHとする構成であるため、すなわち、出力側のドレイン電位に応じて入力側のゲート電位を確定する構成であるため、例えば、電源投入直後のような初期状態にあっては、そもそも出力が確定しない、といった不都合が考えられる。
【0067】
そこで、このような不都合を解消した第3実施形態について説明することにする。なお、この第3実施形態にあっては、ゲートPin、Ninの電位をLレベルに相当する電位にリセットする第1の態様と、Hレベルに相当する電位にセットする第2の態様とが考えられるので、ここでは、まず第1の態様について説明することにする。
【0068】
図7は、第3実施形態のうち、第1の態様に係るレベルシフタ104の構成を示す回路図である。この図において、第2実施形態(図5参照)と相違する点は、Nチャネル型TFT161、165が追加的に設けられた点にある。
【0069】
詳細には、TFT161については、そのソースが、低位側電位VSSHの供給線に接続され、そのドレインが、TFT132、134のドレイン(ゲート)に接続される一方、TFT165については、そのソースが、低位側電位VSSHの供給線に接続され、そのドレインが、TFT136、138のドレイン(ゲート)に接続されて、TFT161、165のゲートには、リセット時において高位側電位VDDHとなるリセットパルスRpが供給される構成となっている。
【0070】
なお、これ以外の構成について第2実施形態と同一であるので、その説明を省略することにする。
【0071】
図8は、このレベルシフタ104の動作を説明するため図であって、各部における電圧波形を示す図である。
【0072】
電源投入直後にあって、入力端INに供給される論理信号の電位に変化が全くない場合、ゲートPinはオフセット電圧Vofs1となり、ゲートNinはオフセット電圧Vofs2となる状態に至る。この状態では、TFT122、124がともにオフであるので、ドレインCdひいては出力端OUTの電位が確定しない。
【0073】
ここで、リセットパルスRpが供給されて、その電位が高位側電位VDDHになると、TFT161、165がオンになるので、ゲートPin、Ninの電位は、強制的に低位側電位VSSHにリセットされる。このため、TFT122がオン、TFT124がオフして、ドレインCdが高位側電位VDDHに確定することになる。以降の動作については第2実施形態と同様である。
【0074】
続いて、図9は、第3実施形態のうち第2の態様に係るレベルシフタ106の構成を示す回路図である。この図において、第2実施形態(図5参照)と相違する点は、Pチャネル型TFT163、167が追加的に設けられた点にある。
【0075】
詳細には、TFT163については、そのソースが、高位側電位VDDHの供給線に接続され、そのドレインが、TFT132、134のドレイン(ゲート)に接続される一方、TFT167については、そのソースが、高位側電位VDDHの供給線に接続され、そのドレインが、TFT136、138のドレイン(ゲート)に接続されて、TFT163、167のゲートには、セット時において低位側電位VSSHとなるセットパルスSpが供給される構成となっている。
【0076】
なお、これ以外の構成について第2実施形態と同一であるので、その説明を省略することにする。
【0077】
図10は、このレベルシフタ106の動作を説明するため図であって、各部における電圧波形を示す図である。
【0078】
電源投入直後にあって、入力端INに供給される論理信号の電位に変化が全くない場合、第1の態様と同様な理由によって、TFT122、124がともにオフとなるので、ドレインCdひいては出力端OUTの電位が確定しない。
【0079】
ここで、セットパルスSpが供給されて、その電位が低位側電位VSSHになると、TFT163、167がオンになるので、ゲートPin、Ninの電位は、強制的に高位側電位VDDHにセットされる。このため、TFT122がオフ、TFT124がオンして、ドレインCdが低位側電位VSSHに確定することになる。以降の動作については第2実施形態と同様である。
【0080】
ただし、ここでも実際には、第1又は第2のオフセット回路を構成している3個のトランジスタと初期化のために設けられたトランジスタの抵抗比でオフセット電圧が決定されるので、簡略動作説明である図10よりも複雑な波形が出力されることには留意する必要がある。
【0081】
<第4実施形態>
以上のように、本発明によれば、簡易な構成で、高速動作が可能なレベルシフタが実現されることになるが、上記第1乃至第3実施形態に係るレベルシフタ100、102、104、106においては、共通して次のような不都合がある。すなわち、TFT132、134により構成される第1のオフセット回路及びTFT136、138により構成される第2のオフセット回路における電力消費の無駄が発生することである。これは、第1又は第2のオフセット回路では、TFT132及び134間又はTFT136及び138間において、高位側電圧VDDH及び低位側電圧VSSH間の電位差が常にかかることで、TFT132からTFT134へ又はTFT136からTFT138へという電流が微弱ながら流れてしまうことによる。
【0082】
以下では、このような不具合を有効に解消し得る本発明の第4実施形態について、図11を参照しながら説明する。ここに図11は、第4実施形態に係るレベルシフタ108の構成を示す回路図である。なお、この図におけるレベルシフタ108は、上記第1実施形態に基づいており、第4実施形態は、この第1実施形態の変形形態として位置付けられる。
【0083】
図11においては、第2のオフセット回路を構成するTFT138のソースと、入力端INとを短絡する短絡線401が設けられている。これにより、第2のオフセット回路のTFT136及び138間に印加される電圧を低減させることができる。具体的には例えば、VDDH=6〔V〕、VDDL=3〔V〕、VSSH=VSSL=0〔V〕との仮定を置けば、第1実施形態では、動作中常にVDDH−VSSH=6〔V〕の電位差がかかっているのに比べて、第4実施形態では入力信号と同期してVDDH−VDDL=6〔V〕またはVDDH−VSSL=3〔V〕の2値をとることになる。電位差が小さくなっている期間があることによりTFT136及び138間を流れる電流値を削減する効果をもたらす。
【0084】
また、オフセット電位が上昇することにより、Nチャネル型TFT124のドライブ能力を改善する。よって第4実施形態におけるTFT124は、上記第1実施形態に比べて小型化することが可能である。これ以外の構成については第1実施形態と同一であるので、その説明を省略することとする。
【0085】
なお、上述では、第2のオフセット回路を構成するTFT138のソースと入力端INとを短絡する形態について述べたが、本発明はこのような形態に限定されるものではない。 レベルシフトの電位関係に応じてオフセット回路に供給されている電位の一部を入力信号線から供給させる構成とすることで同様の効果を得ることができる。どの電位を入力信号に置き換えるかは設計事項である。
【0086】
また、上述では、第2のオフセット回路中のTFT138に入力すべき信号として、入力信号そのままを用いていたが、本発明はこのような形態にも限定されない。つまり、本実施形態のような作用効果は、TFT138又はTFT134と入力端INとを短絡するという手段のみによって実現されるものではない。より広く言えば、入力信号に同期した信号を発生させる電源を別途用意し、それをオフセット回路に供給されている電位の一部と置き換えることが可能である。
【0087】
<第5実施形態>
以上のように、上述の第4実施形態によれば、第1又は第2のオフセット回路に入力信号を入力することによって、無駄な電力消費を回避することができるが、以下では、より効果的に略同様な作用効果を達成し得る構成について、これを本発明の第5実施形態として説明する。図12は、第5実施形態に係るレベルシフタ110の構成を示す回路図である。なお、この図におけるレベルシフタ110は、上記第1実施形態に基づいており、第5実施形態は、この第1実施形態の変形形態として位置付けられる。
【0088】
図12においては、上記各実施形態において設けられていたコンデンサ112と、第1のオフセット回路とが省略されている。これ以外の構成については、第1実施形態と同一であるので、その説明を省略することとする。
【0089】
次に、このような構成のレベルシフタ110の動作について説明する。図13は、この動作を説明するための図であって、各部における電圧波形を示す図である。なお、第5実施形態は、上述したように第1実施形態に基づくものであるので、その動作は基本的に図2を参照して説明したのと殆ど同一である。したがって、以下では、重複する点についてはその図示及び説明を省略ないし簡略化し、第5実施形態において特徴的な部分についてのみ説明を加えることとする。
【0090】
第5実施形態では、入力端INに、デューティ比50%である低振幅の論理信号が供給されると、ゲートPinに表れる電圧波形は、当該論理信号そのままの波形を反映したものとして表れる。これは、コンデンサ112及び第1のオフセット回路が存在しないためである。一方、ゲートNinに表れる電圧波形は、上記第1実施形態と全く同様である。
【0091】
そして、この場合、ゲートPinにおける電圧がしきい値電圧VthPを越える場合とは、すなわち入力信号の値がVDDLのときであり、このような場合であって、かつ、ゲートNinにおける電圧がしきい値電圧VthN以上となれば、TFT122がオフし、TFT124がオンすることになる。他方、ゲートPinにおける電圧がしきい値電圧VthP以下になる場合とは、すなわち入力信号の値がVSSLのときであり、このような場合であって、かつ、ゲートNinにおける電圧がしきい値電圧VthNを下回れば、TFT122がオンし、TFT124がオフすることになる。以下、後段のインバータ(TFT142、144)及び出力端OUTにおける電位は、概ね図2を参照して説明したとおりである。
【0092】
以上のように、第5実施形態では、第1のオフセット回路を省略した構成となっているため、そこで消費される電力というものを観念しようがない。つまり、第5実施形態では、上記第1実施形態に比べて、第1のオフセット回路を省略した分だけ、電力消費量の削減が可能となるのである。
【0093】
なお、上述では、第1のオフセット回路を省略した構成となっていたが、本発明はこのような形態に限定されるものではなく、例えばこれとは逆に、図14に示すように、第2のオフセット回路を省略した構成となるレベルシフタ110´としてもよい。このような形態によれば、第2のオフセット回路が存在しないことにより、そこで消費される電力というものを観念しようがなく、その省略分の電力消費を削減することが可能となり、これによって上述と略同様な作用効果が奏されることになる。
【0094】
<各実施形態の補足説明>
まず、上記第4及び第5実施形態は、いずれも第1実施形態に係るレベルシフタ100に基づく構成を採っていたが、本発明は、このような形態に限定されるものではない。すなわち、第1のオフセット回路又は第2のオフセット回路を構成するTFT134又は138のソースと入力端INを短絡させること(第4実施形態)や、第1オフセット回路又は第2オフセット回路の設置を省略すること(第5実施形態)等は、上述の図5(第2実施形態)、図7(第3実施形態の第1の態様)、図9(第3実施形態の第2の態様)に対しても、その適用が可能である。
【0095】
また、本発明は、上記第4及び第5実施形態の特徴を併せもつ形態をその範囲内に収めることも勿論である。図15においては、その一例として、第4実施形態のように第2のオフセット回路中のTFT138のソースと入力端INとを短絡する短絡線401を設けるとともに、第5実施形態のようにコンデンサ112及び第1のオフセット回路を省略した構成となるレベルシフタ200を示している。なお、この図15では、図5に示した第2実施形態がその基礎となっており、コンデンサ156が設けられて共通ドレインCdからのフィードバックがかけられる構成となっているため、第2実施形態の説明中述べたように、入力信号がDC的な変動を見せる場合においても、安定した動作が可能となるという上記と略同様な作用効果が得られるようにもなっている。
【0096】
このような形態によれば、まず、第2のオフセット回路において、TFT136及びTFT138間に印加される電位差が従前よりも小さくなることにより、無駄な電力消費が回避される作用効果を得ることができる。また、これに併せて、第1のオフセット回路が存在しないことにより、該第1のオフセット回路における電力消費がそもそも生じ得ないという作用効果をも得ることができる。
【0097】
結局、図15のような構成では、上記第4及び第5実施形態で述べた双方の作用効果を同時に享受し得ることとなる。そして、このような最も好適な形態の一例となる図15によれば、図1に示した第1実施形態等に比べて、その電力消費量を約1/6〜1/7にまで落とすことが可能であることを、本願発明者は確認した。
【0098】
その他、各種の変形形態(例えば、第3実施形態と、第4又は第5実施形態との両特徴を併せもつ形態等)も当然に可能であるが、その点の図示及び説明については省略する。
【0099】
なお、また、上述した実施形態にあっては、スイッチング素子としてTFTを例にとって説明したが、本発明はこれに限られない。すなわち、スイッチング素子としては、バイポーラ型や、MOS(Metal Oxide Semiconductor)型、より広義にはMIS(Metal Insulator Semiconductor)型などのように種々のものが適用可能である。
【0100】
<電気光学装置の実施形態>
上述したようなレベルシフタは、例えば、液晶装置等の電気光学装置の駆動回路に利用してもよい。以下では、当該電気光学装置について、図16を参照しながら説明する。ここに図16は、本実施形態に係る電気光学装置の概要構成を示す斜視図である。
【0101】
図16において、電気光学装置は、マトリクス状に配列された画素電極9a、該画素電極9aに接続されたTFT30、該TFT30に接続された走査線3a及びデータ線6a等が形成されたTFTアレイ基板10を備えている。このうち画素電極9aは、例えばITO(インディウム・ティン・オキサイド)等の透明導電性材料等で形成されている。また、走査線3a及びデータ線6aは、図に示すように、マトリクス状に配列された画素電極9a間の間隙を縫うように、格子状に形成されている。そして、走査線3aは走査線駆動回路93aに接続され、データ線6aもまたデータ線駆動回路96aに接続されている。走査線駆動回路93aは、走査線3aに対して、例えば線順次に走査信号を供給し、データ線駆動回路96aは、データ線6aに対して前記走査信号の供給タイミング等を計った上で、所定のタイミングで画像信号を供給するものである。
【0102】
他方、この電気光学装置には、TFTアレイ基板10に対向配置されその全面に共通電極21が形成された対向基板20が備えられている。共通電極21は、上述の画素電極9aと同様に、ITO等の透明導電性材料からなる。そして、TFTアレイ基板10及び対向基板20間には、電気光学物質の一例たる液晶層50が挟持されている。
【0103】
このような電気光学装置においては、走査線3aを通じた走査信号の供給により、TFT30のON・OFFを制御するとともに、該TFT30がONとされている状態において、データ線6aを通じて供給されてくる画像信号を画素電極9aに印加することが可能である(アクティブマトリクス駆動)。このように画像信号が画素電極9aに印加されると、当該画像信号に対応した所定の電位差が、該画素電極9aと共通電極21間に生じる(つまり、画素毎に所定の電位差が生じる)こととなり、これによって、前記液晶層50中の液晶の配向状態の変化、それに起因する光透過率の変化が生じることとなるので、画像を表示することが可能となるのである。ここで、液晶に対する光の入射は、例えば、当該電気光学装置の内部に設けられた光源や、当該電気光学装置の外部に存在する蛍光灯等の光源等を考えることができる。なお、本実施形態においては、画素電極9a及び共通電極21のいずれも、透明導電性材料からなるから、いわゆる「透過型」として使用可能である。
【0104】
そして、本実施形態に係る電気光学装置では特に、図16に示すように、走査線駆動回路93aの一部として、レベルシフタ回路300が備えられている。このレベルシフタ回路300内には、走査線3aの1本ずつに対応するように、上記第1乃至第5実施形態として説明したレベルシフタが複数設けられている。すなわち、レベルシフタ回路300では、例えば図1に示すような一のシフトレジスタ100のOUTに一の走査線3aが電気的に接続されており、別のシフトレジスタ100のOUTに別の走査線3aが電気的に接続されている、というようになっている。
【0105】
なお、前記の走査線駆動回路93a及びデータ線駆動回路96aは、TFTアレイ基板10上に前記TFT30等の製造プロセスと同一の製造プロセスによって作り込んだ内蔵タイプとすることが可能である。あるいはまた、走査線駆動回路93a及びデータ線駆動回路96aを、別途、パッケージとして構成し、これをTFTアレイ基板10上に搭載する外付けタイプとすることが可能である。いずれにしても、本発明の範囲内にあることに変わりはない。
【0106】
また、スイッチング素子として、上記のTFT30に代えて、薄膜ダイオード(TFD)を用いた電気光学装置も知られているが、本発明は、そのようなものも範囲内に収める。
【0107】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うレベルシフタ及び電気光学装置もまた、本発明の技術的範囲に含まれるものである。
【0108】
【発明の効果】
以上説明したように本発明によれば、簡易な構成で、かつ、高速動作が可能なレベルシフタを実現することが可能となる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係るレベルシフタの構成を示す回路図である。
【図2】 同レベルシフタの動作を説明するためのタイミングチャートである。
【図3】 同レベルシフタの動作を説明するためのタイミングチャートである。
【図4】 同レベルシフタにおいて発生する不都合を説明するためのタイミングチャートである。
【図5】 本発明の第2実施形態に係るレベルシフタの構成を示す回路図である。
【図6】 同レベルシフタの動作を説明するためのタイミングチャートである。
【図7】 本発明の第3実施形態のうち、第1の態様に係るレベルシフタの構成を示す回路図である。
【図8】 同レベルシフタの動作を説明するためのタイミングチャートである。
【図9】 本発明の第3実施形態のうち、第2の態様に係るレベルシフタの構成を示す回路図である。
【図10】 同レベルシフタの動作を説明するためのタイミングチャートである。
【図11】 本発明の第4実施形態に係るレベルシフタの構成を示す回路図である。
【図12】 本発明の第5実施形態に係るレベルシフタの構成を示す回路図である。
【図13】 同レベルシフタの動作を説明するためのタイミングチャートである。
【図14】 本発明の第5実施形態に係り、図12とは異なる態様となるレベルシフタの構成を示す回路図である。
【図15】 本発明の第2、第4及び第5実施形態を一斉に適用したレベルシフタの構成を示す回路図である。
【図16】 本発明の実施形態に係る電気光学装置の概要構成を示す斜視図である。
【符号の説明】
100、102、104、106、108、110、110´、200…レベルシフタ
112…コンデンサ(第1の容量)
114…コンデンサ(第2の容量)
122…TFT(第1のスイッチング素子)
124…TFT(第2のスイッチング素子)
132、132…TFT(第1のオフセット回路)
136、138…TFT(第2のオフセット回路)
152…TFT
156…TFT
161、163、165、167…TFT(初期化回路)
401…短絡線
Claims (9)
- 一端にて低振幅の論理信号を入力する第1の容量と、
前記第1の容量の他端に、第1の電圧をオフセットする第1のオフセット回路と、
一端にて前記低振幅の論理信号を入力する第2の容量と、
前記第2の容量の他端に、第2の電圧をオフセットする第2のオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列に接続されるとともに、その接続点を出力端とする第1および第2のスイッチング素子とを備えたレベルシフタであって、
前記第1のスイッチング素子は前記第1の容量の他端に接続されており、
前記第2のスイッチング素子は前記第2の容量の他端に接続されており、
前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1の容量の他端および前記第2の容量の他端に、それぞれ初期電圧を印加する初期化回路を
備えることを特徴とするレベルシフタ。 - 前記初期化回路には、
高振幅の論理信号における低位側電圧が初期化信号として印加されることを特徴とする請求項1に記載のレベルシフタ。 - 前記初期化回路には、
高振幅の論理信号における高位側電圧が初期化信号として印加されることを特徴とする請求項1に記載のレベルシフタ。 - 前記電源電圧の供給線、もしくは、前記基準電圧の供給線のいずれか一方と前記第1の容量の他端との間に接続された第3のスイッチング素子と、
前記電源電圧の供給線、もしくは、前記基準電圧の供給線のうち前記第3のスイッチング素子に接続された供給線と前記第2の容量の他端との間に接続された第4のスイッチング素子とを有することを特徴とする請求項1乃至3のいずれかに記載のレベルシフタ。 - 前記第1のスイッチング素子は、前記第1の容量の他端における信号電圧が、前記第1の電圧よりも低く設定された第1のしきい値以下であればオンし、
前記第2のスイッチング素子は、前記第2の容量の他端における信号電圧が、前記第2の電圧よりも高く設定された第2のしきい値以上であればオンする
ことを特徴とする請求項1乃至4のいずれかに記載のレベルシフタ。 - 前記第1のスイッチング素子はPチャネル型トランジスタであり、前記第2のスイッチング素子はNチャネル型トランジスタであり、
前記第1のオフセット回路は、
前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたPチャネル型トランジスタおよびNチャネル型トランジスタであって、その接続点電圧を前記第1の電圧並びに該Pチャネル型トランジスタおよびNチャネル型トランジスタのゲート電圧とし、
前記第2のオフセット回路は、
前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたPチャネル型トランジスタおよびNチャネル型トランジスタであって、その接続点電圧を前記第2の電圧並びに該Pチャネル型トランジスタおよびNチャネル型トランジスタのゲート電圧としている、
ことを特徴とする請求項1乃至5のいずれかに記載のレベルシフタ。 - 一端にて低振幅の論理信号を入力する第1の容量と、
前記第1の容量の他端に、第1の電圧をオフセットするオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第1および第2のスイッチング素子とを備えたレベルシフタであって、
前記第1のスイッチング素子は前記第1の容量の他端に接続されており、
前記第2のスイッチング素子には低振幅の論理信号が入力され、
前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1の容量の他端に、初期電圧を印加する初期化回路を
備えることを特徴とするレベルシフタ。 - 高電圧電源と基準電圧との間に直列に接続された第1及び第2のスイッチング素子と、
第1端子に低振幅の論理信号が入力され、第2端子に前記第1及び第2のスイッチング素子の一方が接続された容量素子と、
前記容量素子の第2端子の電位をオフセットするオフセット回路と、
を備え、
前記第1及び第2のスイッチング素子の他方には前記低振幅の論理信号が入力されており、
前記第1および第2のスイッチング素子が互いに排他的にオンオフするように、前記第1端子に初期電圧を印加する初期化回路を備えることを特徴とするレベルシフタ。 - 請求項1乃至8のいずれかに記載のレベルシフタを用いたことを特徴とする電気光学装置。
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