CN1725508A - 横向双扩散金属氧化物半导体ldmos元件及其加工方法 - Google Patents
横向双扩散金属氧化物半导体ldmos元件及其加工方法 Download PDFInfo
- Publication number
- CN1725508A CN1725508A CNA2005100850276A CN200510085027A CN1725508A CN 1725508 A CN1725508 A CN 1725508A CN A2005100850276 A CNA2005100850276 A CN A2005100850276A CN 200510085027 A CN200510085027 A CN 200510085027A CN 1725508 A CN1725508 A CN 1725508A
- Authority
- CN
- China
- Prior art keywords
- insulating
- substrate
- insulating barrier
- wellblock
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 230000004888 barrier function Effects 0.000 claims description 81
- 238000000034 method Methods 0.000 claims description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 239000011810 insulating material Substances 0.000 claims description 20
- 239000000377 silicon dioxide Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000007704 transition Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
一种横向双扩散金属氧化物半导体LDMOS元件及其加工方法。LDMOS元件具有基底，基底中形成有源极区与漏极区。在源极与漏极区之间的一部分基底上提供了一个绝缘层，以便在绝缘层与基底表面之间提供一个平面介面。然后在绝缘层的一部分之上形成绝缘构件，在部分绝缘构件与绝缘层之上形成栅极层。通过使用此结构，发现存在有平直的电流通道，使之能减少接通电阻，同时维持高击穿电压。
Description
技术领域
本发明一般涉及一种半导体元件，特别是涉及一种横向双扩散金属氧化物半导体(LDMOS)元件及其加工方法。
背景技术
LDMOS元件一般用在高压用途，当设计此LDMOS元件时，重要的是元件必须有很高的击穿电压(Vbd)，同时当操作时，也展现低的接通电阻(Ron)。通过设计具有低接通电阻与高击穿电压的LDMOS元件，此元件在高压用途下一般将表现低能量损耗的特性。另外，通过展现低接通电阻，当晶体管在饱和状态时，可以达到高漏极电流(Idsat)。设计此LDMOS元件时的一个问题是：该技术与结构若趋向使Vbd最大，则会不利于Ron，反之亦然。
在业界众所周知，通过在一部分栅极(此部分栅极被称为场电极)下面制造场氧化物(FOX)以寻求增加击穿电压，FOX层减少聚集于栅极边缘的电场。图1是这种传统LDMOS元件100的横截面图。如图1所示，漏极区106是在N型井区104内形成的，源极区108是在P型基底102内形成的。栅极110是在基底的表面形成的，其中一部分被薄薄的绝缘氧化层与基底隔开。FOX层112是在P型基底102与栅极110的另一部分之间形成的。当形成FOX层时，要消耗基底中的硅，FOX层典型地是通过热氧化物处理而形成。
美国专利US6448625B、US6468870B、US6531355B与US6580131B阐明MOS与LDMOS的不同设计，其结合了此FOX层的设计。
美国专利US6,441,431B描述一种LDMOS元件，其中在栅极与基底之间形成绝缘层，其具有两部分不同的厚度。这种具有两部分不同厚度的绝缘层的形成在该文的第4栏讨论。如第4栏、第48至60行所讨论，最好是绝缘层的两部分都由同样的材料组成，而且使用热成长二氧化硅层来形成。
上面讨论的那些已有技术提供了绝缘层以寻求增加元件的击穿电压，在此情形下期望进一步改善高击穿电压与减少的接通电阻之间的取舍问题。特别是期望能够使元件展现特殊的击穿电压，且进一步减少接通电阻。
发明内容
从第一方面来看，本发明提供了一种横向双扩散金属氧化物半导体(LDMOS)元件，包括：一个基底、在基底中形成的源极区与漏极区、在上述源极区与漏极区之间的一部分基底上提供的一个绝缘层，此绝缘层用以在上述绝缘层与基底表面之间提供一个平面介面、在上述绝缘层之一部分形成的绝缘构件、以及在部分上述绝缘构件与绝缘层之上形成的栅极层。
本发明的发明者意识到在结合了FOX层的已有技术设计中，FOX层的低表面是位于相邻薄氧绝缘层的低表面之下，此事实意味着由于需要将电流偏离以跟随FOX层低表面的轮廓，基底与绝缘层之间介面附近的电流通道将展现凹陷的电流通道。此外，当电流通道从薄绝缘层的下侧变到FOX层的下侧时，发明者意识到会增加电流扩散电阻。这两个因素会引起接通电阻的增加。
认识到将在靠近绝缘层与基底之间的介面形成凹陷的电流通道，在介面附近也会出现增加的扩散电阻，本发明的发明者已设计了LDMOS元件，在源极区与漏极区之间的一部分基底提供了一个绝缘层，在此绝缘层与基底表面之间有一个平面介面。然后，为了实现增加击穿电压，本发明的发明者提供了绝缘构件，为了提供较厚的绝缘区而在此绝缘层的一部分形成此绝缘构件，然后在部分绝缘构件与绝缘层之上形成栅极层。因此，可以制造一种LDMOS元件，其可展现高击穿电压，由于绝缘层与基底表面之间的平面介面的设置，也可以得到较低的接通电阻。
在一个实施例中，通过沉积作用在绝缘层上形成绝缘构件。以将绝缘构件沉积在绝缘层上的方式，不会破坏绝缘层与基底表面之间的平面介面。
在本发明的这些实施例中，为了在部分绝缘层上制造绝缘构件，可以经过进行一连串的沉积、光刻与蚀刻而形成绝缘构件。
在一个实施例中，LDMOS元件进一步包括：一个间隙壁结构，其位于邻接绝缘构件的至少一侧壁，以给绝缘层与绝缘构件之间的栅极层形成一个过渡表面。间隙壁结构的过渡表面用来平滑绝缘层与绝缘构件之间的栅极层的过渡，其用来减少这部分栅极的电场，因此增加击穿电压。
在一个实施例中，上述的基底是第一传导性类型的，上述的源极区舆漏极区是第二传导性类型的，其与上述第一传导性类型相反。该元件进一步包括：在基底中形成而且属于上述第二传导性类型的第一井区、在上述第一井区中面形成的上述源极区舆漏极区之一个。第一井区如此设置以使上述绝缘层的一部分置于第一井区之上，其中，此绝缘层的一部分是上方形成有上述的绝缘构件的部分。在一个特殊的实施例中，在第一井区中面形成漏极区，使用第一井区的一个掺杂剖面当作双扩散漏极。这种结构帮助该元件维持高电压。
在一个实施例中，该LDMOS元件进一步包括：在绝缘层之下的基底中形成一个通道区(Channel Region)；在基底中形成上述第一传导性类型的第二井区，以提供上述通道区的掺杂浓度。因此，可以经过调整第二井区的掺杂浓度，而达到要求的阈值电压(Threshold Voltage)。
在一个实施例中，第二井区围绕着第一井区。但是，在其它实施例中，第二井区可以与第一井区隔开，而不是包围它。
绝缘层可以由各种材料形成。但是，在一个实施例中，绝缘层由二氧化硅形成。
在一个实施例中，绝缘构件包括绝缘材料。如在具体实施方式中所示，绝缘材料可以是氮化硅、氧氮化硅与富氧化硅之一。
间隙壁结构是可以由绝缘材料形成，在一实施例中，绝缘材料可以是氧化硅、氮化硅与氧氮化硅之一。在一个特殊的实施例中，绝缘构件是由氮化硅形成的，间隙壁结构是由氧化硅形成的。
从第二方面可见，本发明提供了一种制造横向双扩散金属氧化物半导体(LDMOS)元件的方法，包括以下步骤：(a)提供一个基底；(b)在基底的一部分形成一个绝缘层，以便在上述绝缘层与基底表面之间提供一个平面介面；(c)在上述绝缘层的一部分形成绝缘构件；(d)在部分上述绝缘构件与绝缘层之上形成一个栅极层；(e)在基底中形成源极区与漏极区，以便上述基底的一部分置于上述源极区与漏极区之间，其中，上述基底的一部分是在上述步骤(b)中在上方形成有绝缘层的部分。
在一个实施例中，形成绝缘构件的步骤包括以下步骤：在绝缘层上沉积一层绝缘材料；图案化绝缘材料以形成上述的绝缘构件。图案化过程可包含在一个实施例中，包括光刻与蚀刻两个制造工艺。
在本发明的一个实施例中，形成间隙壁结构的步骤包括以下步骤：在绝缘层与绝缘构件上沉积一层绝缘材料；进行蚀刻方法以形成间隙壁结构。此蚀刻方法可使用任何适当的蚀刻类型，诸如干蚀刻、湿蚀刻等。
从第三方面来看，本发明提供了一种横向双扩散金属氧化物半导体(LDMOS)元件，包括：一个第一传导性类型的基底，形成于基底中的源极区与漏极区，源极区与漏极区是第二传导性类型的，与上述第一传导性类型相反；在上述源极区与漏极区之间的一部分基底提供了一个绝缘层，以便在上述绝缘层与基底表面之间提供一个平面介面；在上述绝缘层的一部分形成绝缘构件；在部分上述绝缘构件与绝缘层之上形成栅极层；在基底中形成上述第二传导性类型的第一井区，在上述第一井区中形成上述的源极区与漏极区之一；这样放置第一井区，以便上述绝缘层的一部分置于第一井区之上，其中上述绝缘层的一部分是上方形成有该绝缘构件的一部分。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如下。
附图说明
图1是传统的LDMOS的横截面图。
图2是根据本发明所提出的较佳实施例中，LDMOS的横截面图。
图3A与3B是根据本发明所提出的较佳实施例中，为了制造LDMOS元件，表明所执行的方法步骤的流程图。
图4A至4D是根据图3A与3B的方法，用横截面图示意地表明LDMOS元件的形成。
主要元件标记说明
100：传统LDMOS元件
102：P型基底
104：N型井区
106：漏极区
108：源极区
110：栅极
112：FOX层
200：LDMOS元件
202：P型基底
204：N型井区(NW)
206：第一N型掺杂区、漏极区
208：第二N型掺杂区、源极区
210：栅极层、栅极
212：绝缘构件
214：间隙壁
216：P型井(PW)区
220：FOX区
225：FOX区
230：绝缘层
310、312、314、316、318、320、322、324、400、410、420、430：步骤
500：栅极氧化层
具体实施方式
根据本发明所提出的较佳实施例，提供了LDMOS元件，其具有低接通电阻，同时展现高击穿电压。如图2所示，LDMOS元件200包括一个P型基底202，作为示范，其可由单晶硅形成。然后在P型基底202中形成一个N型井(NW)区204，在N型井区204中形成第一N型掺杂区206，以形成漏极区。在P型基底202中形成第二N型掺杂区208，以形成源极区。
提供在源极区208与漏极区206之间的基底表面上例如由二氧化硅形成的绝缘层230。此绝缘层与基底表面具有平面介面。在一部分绝缘层的顶部，使用沉积作用形成绝缘构件212。绝缘构件212突出在绝缘层230的水平面之上，以提供相对厚的绝缘区，但是经过使用这种沉积作用，此绝缘构件212的形成不破坏绝缘层230与P型基底202的表面之间的平面介面。绝缘构件212可以由多种材料形成，例如，可由诸如氮化硅、氧氮化硅或富氧化硅的绝缘材料形成。这些材料能阻止UV光穿透元件，其中，UV光是于等离子工艺中产生的。在一个特殊的实施例中，用氮化硅作为绝缘构件212的材料。在LDMOS元件的每边提供FOX区220、FOX区225，以将该元件与其它元件隔离。
根据本发明的一个实施例，如图2所示，给绝缘构件212提供一个间隙壁214，其位于绝缘构件212的每侧，此间隙壁由绝缘材料形成。在一实施例中，间隙壁214可由氧化硅、氮化硅或氧氮化硅形成，在一个特殊的实施例中，使用氧化硅。间隙壁的作用是在绝缘层230与绝缘构件212之间提供一个逐渐过渡的表面。在另一个实施例中，间隙壁可以只在绝缘构件212的一侧形成。
然后在一部分绝缘构件212与绝缘层230上形成栅极层210，间隙壁的过渡表面减少了在栅极转换区出现的电场，其中，此栅极转换区在绝缘层与绝缘构件之间。栅极可由各种材料形成，在一个实施例中，它由多晶硅或掺杂质的多晶硅形成。
在一个实施例中，如图2所示，在P型基底202中形成P型井(PW)区216，可以将其安排成围绕NW区204，或不是围绕而是与NW区隔开。在一个实施例中，PW区216围绕第一N型掺杂区206、第二N型掺杂区208与NW区204。
现在参照图3A与3B详细讨论加工前述LDMOS元件的方法。所属技术领域的技术人员会意识到，可以改变前面参照图2讨论的各种区的掺杂物类型，以制造P型元件而不是N型元件，反之亦然。因此，为了图3A与3B而使用术语“第一传导性类型”与“第二传导性类型”。在图2所示的实施例中，第一传导性类型是P型，第二传导性类型是N型。
步骤310中，提供了第一传导性类型的基底，其后的步骤312中，在基底中形成第二传导性类型的第一井区。其次，步骤314中，在基底中也形成第一传导性类型的第二井区。可以用各种已知的技术之一形成这两个井区，例如：使用光刻工艺(遮掉不需要的区域)与离子植入(植入到需要的区域)。此外，两个井形成的顺序可以互换。
接着，步骤316中，在第一与第二掺杂质区将形成的位置(即源极区与漏极区)之间的基底上形成绝缘图案。参照前面的图2，将由绝缘层230及其上形成的绝缘构件212形成此绝缘图案，因此将有平底表面，提供与基底表面的平面介面。可使用诸如化学气相沉积(CVD)作用或任何其它通用的膜层形成方法，在绝缘层230上提供绝缘构件212，这将确保维持与基底的平面介面。
步骤318中，在绝缘图案的侧壁，且更特别地在绝缘构件212的侧壁形成间隙壁。可以经过在绝缘图案与基底上形成膜层，然后运用回蚀方法，而制造间隙壁。可以使用任何适当的蚀刻技术来进行回蚀方法，例如干蚀刻技术或湿蚀刻技术。
此后，步骤320中，形成栅极层，部分地置于绝缘图案与绝缘图案下面的基底之上。可以用本专业多个已知技术的任一个来形成栅极层。例如，可使用热或化学气相沉积(CVD)作用来形成掺杂质的多晶硅栅极层。然后典型地运用光刻工艺，最后运用蚀刻方法，例如各向异性的蚀刻，以图案化栅极层。
此后，步骤322中，在N型井区204中形成第一掺杂区206，步骤324中，在基底中形成第二掺杂区208。第一第二掺杂质区两个都是第二传导性类型的。可以通过传统的掩膜步骤来实施步骤322与步骤324，其中，此掩膜步骤是借着对需要的井区或掺杂质区的基底进行选择性的掺杂。可以用任何传统的方法执行选择性的掺杂工艺，诸如扩散与离子植入。
图3B是为了实现图3A的步骤316、318与320而更详细地表示执行的方法的流程图。步骤400中，在第一第二井区上形成栅极氧化层，在栅极氧化层的每个终端区形成FOX区220与FOX区225。可使用热氧化或CVD形成栅极氧化层，但是已经发现热氧化制造出的栅极氧化层质量更好。使用栅极氧化层形成前面参照图2所示的薄绝缘层230，且在源极区与漏极区之间的长度之内，栅极氧化层与基底的介面为平面。
此后，步骤410中，由氮化物层的沉积作用在栅极氧化层上形成绝缘构件(在此特殊的示例中是氮化物层)，然后将其图案化以形成绝缘构件212。可使用各种已知的技术，如PECVD(等离子增强化学气相沉积)、SACVD(次常压CVD)、HDPCVD(高密度等离子CVD)等，以进行沉积工艺。在一个实施例中，为了从沉积的氮化物制造绝缘构件，按图案化的方法运用了光刻工艺与蚀刻两个技术。蚀刻可使用干蚀刻或者湿蚀刻方法，在一个特殊的实施例中，使用干蚀刻。
因此，可看出，用步骤400与步骤410两者均用来实现图3A的步骤316。
此后，过程进行到步骤420，将氧化物沉积到绝缘构件与暴露的栅极氧化物上，接着使用回蚀方法，在绝缘构件212的每侧形成间隙壁。在一个实施例中，回蚀方法运用无固定图案之干蚀刻(Blank Dry Etching)。因此，使用步骤420实现图3A的步骤318。
然后，步骤430中，在绝缘构件、间隙壁与暴露的氧化层上沉积多晶硅层，然后将多晶硅层图案化，形成多晶硅栅极210。同样地，可使用光刻工艺与蚀刻执行图案化，所属技术领域的技术人员将会领会此做法。因此，使用步骤430实现图3A的步骤320。
图4A至图4D是根据前述图3A与图3B的方法，用横截面图示意地表明LDMOS元件的制造。图4A是根据步骤312与314说明在P型基底202之内，N型井区204与P型井区216的形成。然后如图4B所示，使用热氧化在基底表面制造栅极氧化层500与两个FOX区220与FOX区225，如前面参照图3B的步骤400之内容。
然后如图4C所示，使用沉积作用，在栅极氧化层500上形成绝缘构件212及其间隙壁214，如前面参照图3B的步骤410与420所描述的内容。
最后，如图4D所示，使用沉积与蚀刻形成多晶硅栅极210，使用选择性的掺杂工艺(见图3A的步骤320、322与324)形成源极区208与漏极区206。在源极区与漏极区的形成期间，将置于源极区与漏极区之上之栅极氧化层500的一部分一般保留为牺牲的氧化物，然后在离子植入之后将其移除，以形成源极区与漏极区。然后将绝缘层230留在源极区208与漏极区206之间的基底表面。
在传统的LDMOS元件中，将FOX区放置在场电极之下，由于需要将电流偏离以跟随FOX层低表面的轮廓，发现存在凹陷的电流通道。此外，当电流通道从薄绝缘层的下侧变到FOX层的下侧时，电流扩散电阻增加，这两个因素引起接通电阻(Ron)的增加。为了减少Ron，可以增加沿着电流通道的掺质浓度，但是这会减少击穿电压而使击穿特性恶化。无论如何，根据本发明的实施例，用绝缘构件与可附加制作的间隙壁结构来代替FOX，这利于维持高击穿电压，同时也由于这种办法产生的平直电流通道，可使Ron减少(因此，饱和电流Isat增加)。
因此，由于平直的电流通道，可达到更好的元件性能，可使用简单的制造方法达到平直的电流通道，其中由绝缘构件与可选的间隙壁结构来代替场电极下的常用的FOX。修改此结构只要考虑到所需的击穿特性而不会影响绝缘性。
本发明实施例的LDMOS元件可用于各种高压应用，诸如需要维持高击穿电压的集成电路，例如LCD驱动器。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或改进为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改进，均仍属于本发明技术方案的范围内。
Claims (27)
1.一种横向双扩散金属氧化物半导体(LDMOS)元件，其特征是其元件包括：
基底；
在基底中形成的源极区与漏极区；
在该源极区与该漏极区之间的一部分该基底上设置了绝缘层，以便在该绝缘层与该基底表面之间提供一个平面介面；
在该绝缘层的一部分上设置有绝缘构件；以及
在部分该绝缘构件与该绝缘层之上设置有栅极层。
2.根据权利要求1所述的LDMOS元件，其特征是该绝缘构件是由沉积作用形成的。
3.根据权利要求1所述的LDMOS元件，其特征是该LDMOS元件还包括：
间隙壁结构，其位于邻近该绝缘构件的至少一侧壁，以提供绝缘层与绝缘构件之间的栅极层一个过渡表面。
4.根据权利要求1所述的LDMOS元件，其特征是该基底是第一传导性类型的，而该源极区与该漏极区是第二传导性类型的，该第二传导类型相对于该第一传导性类型，该LDMOS元件还包括：
在该基底中设置有该第二传导性类型的第一井区，在该第一井区中设置有该源极区与该漏极区之一个；以及
这样放置该第一井区，以便该绝缘层的一部分覆盖于该第一井区之上，其中，该绝缘层的该部分之上设置有该绝缘构件。
5.根据权利要求4所述的LDMOS元件，其特征是该LDMOS元件还包括：
在该绝缘层之下的该基底中设置有通道区；以及
在该基底中设置有该第一传导性类型的第二井区，以提供该通道区一掺杂浓度。
6.根据权利要求5所述的LDMOS元件，其特征是该第二井区围绕着该第一井区。
7.根据权利要求1所述的LDMOS元件，其特征是该绝缘层是由二氧化硅形成的。
8.根据权利要求1所述的LDMOS元件，其特征是该绝缘构件包括绝缘材料。
9.根据权利要求8所述的LDMOS元件，其特征是该绝缘材料是氮化硅、氮氧化硅与富氧化硅中之一种。
10.根据权利要求3所述的LDMOS元件，其特征是该间隙壁结构是由绝缘材料形成的。
11.根据权利要求10所述的LDMOS元件，其特征是该间隙壁结构的该绝缘材料是氧化硅、氮化硅与氮氧化硅中之一种。
12.根据权利要求3所述的LDMOS元件，其特征是该绝缘构件是由氮化硅形成的，而该间隙壁结构是由氧化硅形成的。
13.一种横向双扩散金属氧化物半导体(LDMOS)元件的制造方法，其特征是该方法包括以下步骤：
(a)提供基底；
(b)在该基底的一部分形成绝缘层，以便在该绝缘层与该基底之表面之间提供一个平面介面；
(c)在该绝缘层的一部分上形成绝缘构件；
(d)在部分该绝缘构件与该绝缘层之上形成一个栅极层；以及
(e)在该基底中形成源极区与漏极区，使该基底之一部分置于该源极区与该漏极区之间，其中该基底之该部分是在该步骤(b)中，上方形成有该绝缘层的该基底之该部分。
14.根据权利要求13所述的制造方法，其特征是该步骤(c)包括使用沉积工艺形成该绝缘构件。
15.根据权利要求13所述的制造方法，其特征是还包括下面步骤：
形成间隙壁结构于邻近该绝缘构件的至少一个侧壁，以使该绝缘层与该绝缘构件之间的该栅极层形成一个过渡表面。
16.根据权利要求13所述的制造方法，其特征是该基底是第一传导性类型的，该源极区与该漏极区是第二传导性类型的，该第二传导类型相对于该第一传导性类型，该方法还包括以下步骤：
在该基底中形成该第二传导性类型的第一井区，在该步骤(e)中在该第一井区中形成该源极区与该漏极区之一个，这样放置第一井区，以使该绝缘层的一部分置于该第一井区之上，其中在该绝缘层之该部分是上方形成有该绝缘构件的该绝缘层之该部分。
17.根据权利要求13所述的制造方法，其特征是该步骤(c)包括以下步骤：
在该绝缘层上沉积一层绝缘材料；以及
图案化该绝缘材料以形成该绝缘构件。
18.根据权利要求15所述的制造方法，其特征是形成该间隙壁结构的步骤包括：
在该绝缘层与该绝缘构件上沉积一层绝缘材料；以及
进行蚀刻工艺以形成该间隙壁结构。
19.根据权利要求16所述的制造方法，其特征是还包括以下步骤：
在该基底中形成该第一传导性类型的该第二井区；以及
在该绝缘层之下的该第二井区中形成通道区，该第二井区提供该通道区一掺杂浓度。
20.根据权利要求19所述的制造方法，其特征是该第二井区围绕着该第一井区。
21.根据权利要求13所述的制造方法，其特征是该绝缘层是由二氧化硅形成的。
22.根据权利要求13所述的制造方法，其特征是该绝缘构件包括绝缘材料。
23.根据权利要求22所述的制造方法，其特征是该绝缘材料是氮化硅、氮氧化硅与富氧化硅中之一种。
24.根据权利要求15所述的制造方法，其特征是该间隙壁结构是由绝缘材料形成的。
25.根据权利要求24所述的制造方法，其特征是该间隙壁结构的该绝缘材料是氧化硅、氮化硅与氮氧化硅中之一种。
26.根据权利要求15所述的制造方法，其特征是该绝缘构件是由氮化硅形成的，而该间隙壁结构是由氧化硅形成的。
27.一种横向双扩散金属氧化物半导体(LDMOS)元件，其特征是该LDMOS元件包括：
基底，该基底属于第一传导类型；
源极区与漏极区，该源极区与该漏极区是第二传导性类型的，该第二传导类型相对于该第一传导性类型；
在该源极区与该漏极区之间的一部分，该基底提供了绝缘层，以便在该绝缘层与该基底表面之间提供一个平面介面；
在该绝缘层的一部分形成绝缘构件；
在该绝缘构件的一部分与该绝缘层之上形成栅极层；
在该基底中形成该第二传导性类型的第一井区，在该第一井区中形成该源极区与该漏极区中之一个；以及
这样放置第一井区，以使该绝缘层的一部分置于该第一井区之上，其中该绝缘层的该部分是在上方形成有该绝缘构件之该绝缘层的该部分。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US59030504P | 2004-07-22 | 2004-07-22 | |
| US60/590,305 | 2004-07-22 | ||
| US11/100,688 | 2005-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1725508A true CN1725508A (zh) | 2006-01-25 |
| CN100524820C CN100524820C (zh) | 2009-08-05 |
Family
ID=35924818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100850276A Expired - Fee Related CN100524820C (zh) | 2004-07-22 | 2005-07-19 | 横向双扩散金属氧化物半导体ldmos元件及其加工方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7473625B2 (zh) |
| CN (1) | CN100524820C (zh) |
| TW (1) | TWI251347B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101034671B (zh) * | 2006-03-02 | 2010-12-08 | 沃特拉半导体公司 | 横向双扩散金属氧化物半导体场效应晶体管及其制造方法 |
| CN102263029A (zh) * | 2010-05-25 | 2011-11-30 | 无锡华润上华半导体有限公司 | 横向扩散型金属氧化物半导体晶体管及其制作方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7473625B2 (en) * | 2004-07-22 | 2009-01-06 | Macronix International Co., Ltd. | LDMOS device and method of fabrication |
| DE102006033692B4 (de) * | 2006-07-20 | 2011-01-05 | Austriamicrosystems Ag | Verfahren zur Herstellung eines strukturierten Dielektrikums für einen LDMOS-Transistor |
| CN102420142A (zh) * | 2011-06-07 | 2012-04-18 | 上海华力微电子有限公司 | 一种优化高压ldmos器件源漏穿通性能的方法 |
| TWI447912B (zh) * | 2011-09-02 | 2014-08-01 | Macronix Int Co Ltd | 半導體裝置及其製造方法 |
| DE102011087845B4 (de) * | 2011-12-06 | 2015-07-02 | Infineon Technologies Ag | Laterales transistorbauelement und verfahren zu dessen herstellung |
| DE102011122988B3 (de) | 2011-12-06 | 2022-08-11 | Infineon Technologies Ag | Laterales Transistorbauelement und Verfahren zu dessen Herstellung |
| US9299773B2 (en) * | 2012-02-20 | 2016-03-29 | Macronix International Co., Ltd. | Semiconductor structure and method for forming the same |
| US8981475B2 (en) | 2013-06-18 | 2015-03-17 | International Business Machines Corporation | Lateral diffusion metal oxide semiconductor (LDMOS) |
| KR102490091B1 (ko) | 2016-07-08 | 2023-01-18 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264719A (en) * | 1986-01-07 | 1993-11-23 | Harris Corporation | High voltage lateral semiconductor device |
| JPH08241985A (ja) * | 1995-03-06 | 1996-09-17 | Nippon Motorola Ltd | Ｌｄ−ｍｏｓトランジスタ |
| US5569937A (en) * | 1995-08-28 | 1996-10-29 | Motorola | High breakdown voltage silicon carbide transistor |
| KR100253075B1 (ko) * | 1997-05-15 | 2000-04-15 | 윤종용 | 고내압 반도체 장치 및 그의 제조 방법 |
| US6225669B1 (en) * | 1998-09-30 | 2001-05-01 | Advanced Micro Devices, Inc. | Non-uniform gate/dielectric field effect transistor |
| US6441431B1 (en) * | 1998-12-04 | 2002-08-27 | Texas Instruments Incorporated | Lateral double diffused metal oxide semiconductor device |
| US6531355B2 (en) * | 1999-01-25 | 2003-03-11 | Texas Instruments Incorporated | LDMOS device with self-aligned RESURF region and method of fabrication |
| TW408472B (en) * | 1999-05-06 | 2000-10-11 | United Microelectronics Corp | The manufacture method for increasing CMOS breakdown voltage |
| JP2001015741A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 電界効果トランジスタ |
| US6444550B1 (en) * | 1999-08-18 | 2002-09-03 | Advanced Micro Devices, Inc. | Laser tailoring retrograde channel profile in surfaces |
| US6277675B1 (en) * | 1999-10-28 | 2001-08-21 | United Microelectronics Corp. | Method of fabricating high voltage MOS device |
| US6468870B1 (en) * | 2000-12-26 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a LDMOS transistor |
| US6448625B1 (en) * | 2001-03-16 | 2002-09-10 | Semiconductor Components Industries Llc | High voltage metal oxide device with enhanced well region |
| US6486034B1 (en) * | 2001-07-20 | 2002-11-26 | Taiwan Semiconductor Manufacturing Company | Method of forming LDMOS device with double N-layering |
| DE60131094D1 (de) * | 2001-12-20 | 2007-12-06 | St Microelectronics Srl | Verfahren zur Integration von Metalloxid-Halbleiter Feldeffekttransistoren |
| US7473625B2 (en) | 2004-07-22 | 2009-01-06 | Macronix International Co., Ltd. | LDMOS device and method of fabrication |
| KR100614806B1 (ko) * | 2004-10-27 | 2006-08-22 | 삼성전자주식회사 | 고내압 트랜지스터 및 이의 제조 방법 |
-
2005
- 2005-04-07 US US11/100,688 patent/US7473625B2/en active Active
- 2005-07-19 CN CNB2005100850276A patent/CN100524820C/zh not_active Expired - Fee Related
- 2005-07-20 TW TW094124459A patent/TWI251347B/zh active
-
2008
- 2008-12-01 US US12/325,824 patent/US7875938B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101034671B (zh) * | 2006-03-02 | 2010-12-08 | 沃特拉半导体公司 | 横向双扩散金属氧化物半导体场效应晶体管及其制造方法 |
| CN102263029A (zh) * | 2010-05-25 | 2011-11-30 | 无锡华润上华半导体有限公司 | 横向扩散型金属氧化物半导体晶体管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060017102A1 (en) | 2006-01-26 |
| US20090108345A1 (en) | 2009-04-30 |
| TW200605355A (en) | 2006-02-01 |
| US7473625B2 (en) | 2009-01-06 |
| TWI251347B (en) | 2006-03-11 |
| CN100524820C (zh) | 2009-08-05 |
| US7875938B2 (en) | 2011-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1725508A (zh) | 横向双扩散金属氧化物半导体ldmos元件及其加工方法 | |
| CN1276487C (zh) | 具有开凹槽的栅极的fet及其制造方法 | |
| CN1264217C (zh) | 多重栅极结构及其制造方法 | |
| CN1298042C (zh) | 具有无凹痕浅槽隔离的半导体器件及其制造方法 | |
| CN2726123Y (zh) | 半导体组件 | |
| JP5932651B2 (ja) | 曲線状のゲート酸化物プロファイルを有するスプリットゲート半導体素子 | |
| JP5687700B2 (ja) | スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス | |
| CN1293635C (zh) | 可同时具有部分耗尽晶体管与完全耗尽晶体管的芯片及其制作方法 | |
| US8587053B2 (en) | Semiconductor device having reduced on-resistance characteristics | |
| CN1763974A (zh) | 半导体器件及其制造方法 | |
| CN1586012A (zh) | 具有低栅极电荷的沟槽金属氧化物半导体场效应晶体管 | |
| CN101621031A (zh) | 形成用于沟槽栅器件的厚的底部电介质(tbd)的结构和方法 | |
| CN1552102A (zh) | 带有自对准源极和接触的沟槽型场效应晶体管 | |
| CN1700446A (zh) | 形成具有不同类型的场效应晶体管的集成电路器件的方法 | |
| CN101047129A (zh) | 半导体结构及n型金属氧化物半导体晶体管的形成方法 | |
| CN1627535A (zh) | 金刚石半导体器件及其制造方法 | |
| JP5198760B2 (ja) | 半導体装置及びその製造方法 | |
| CN104064470A (zh) | 半导体装置及其制造方法 | |
| CN111048420A (zh) | 横向双扩散晶体管的制造方法 | |
| CN1976060A (zh) | 具有介质应力产生区的晶体管及其制造方法 | |
| CN1101059C (zh) | 制作半导体器件的方法 | |
| CN1879224A (zh) | 低能量多沟道全耗尽量子井互补式金氧半导体场效晶体管 | |
| CN1112292A (zh) | 半导体器件及其制造方法 | |
| US10950712B2 (en) | Semiconductor device and method for fabricating the same | |
| US9633852B2 (en) | Semiconductor structure and method for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090805 Termination date: 20190719 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |