CN1112292A - 半导体器件及其制造方法 - Google Patents

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Abstract

MOS晶体管由栅绝缘膜(3)、栅电极(11)、栅电 极两侧的一对侧壁绝缘膜(13)、其下的低浓度源·漏 区(4)和高浓度源·漏区(16)构成。在侧壁绝缘膜和 元器件隔离之间形成了凹部(22)，在凹部(22)的硅衬 底(1)上形成用于减小电容的绝缘膜(14)，其上形成 引出电极(15)，高浓度源·漏区和引出电极在侧壁绝 缘膜和用于减小电容的绝缘膜之间电连接。源·漏 区下面的PN结部分的电容减小，同时能确保与布线 的接触面积，提高集成度。

Description

本发明涉及载有MISFET（金属绝缘半导体场效应晶体管）的半导体器件及其制造方法，特别是涉及减小PN结电容的对策。
近年来，由于半导体器件向高集成度和高速方向发展，所以，迫切需要提高MISFET等半导体器件的微细化程度。在制造技术方面也在大力研究开发微细化技术。一般来说，在载有MISFET的半导体器件中，用元器件隔离区把半导体衬底的表面附近划分成多个有源区，在该有源区（活性区）的中央附近通过栅绝缘膜形成栅电极。然后，采用离子注入法把n型或p型杂质注入到栅电极两侧的有源区内形成源、漏区，以形成MISFET。
图10的断面图示出了在MISFET中特别配置有所谓LDD（轻掺杂漏-源结）结构的n沟道MOS晶体管的半导体器件的结构。如该图所示，在作为半导体衬底的P型硅衬底1的表面附近的区域内形成了由LOCOS（硅局部氧化隔离）膜等构成的元器件隔离层2并在由该元器件隔离层2所包围的有源区内配置上MOS晶体管、该MOS晶体管由以下几个部分构成：由在硅衬底1上形成的氧化硅膜构成的栅氧化膜3、由在栅氧化膜3上形成的多晶硅膜构成的栅电极5、由在栅电极5两侧面上形成的二氧化硅膜构成的侧壁隔离片6（Side  Wall  Spacer）、在位于硅衬底1的各侧壁隔离片6的下边区域上通过低浓度掺入n型杂质而形成的低浓度源-漏4、在硅衬底1的各低浓度源-漏区4和元器件隔离2之间的区域内掺入高浓度n型杂质而形成的高浓度源-漏区7。另外，在硅衬底1的各浓度源-漏区4的相互之间，即在栅电极5下边的区域上，形成了导入用于阈值控制的杂质而形成的沟道区8。
再者，在半导体器件的制造工艺中，在形成栅电极5之后，仅把栅电极5用作掩模，注入低浓度杂质的离子，形成低浓度源-漏区4，然后，在栅电极5的两侧面上形成侧壁隔离片6，接着把栅电极5和各侧壁隔离片6用作掩模，注入高浓度杂质离子，形成高浓度源-漏区7。但是，在没有LDD结构的MOS晶体管中，不需要厚的侧壁隔离片，而是在以后形成一个能把源-漏区上形成的源-漏电极和栅电极的电气连接切断的绝缘层即可。
在具有这种LDD结构的MOS晶体管中，即使在缩短了栅长时也能保持很高的耐压性和可靠性，所以适合高密度化。再者，图10示出的虽然是n沟道型MOS晶体管结构，但在P沟道MOS晶体管的情况下基本结构与图10所示结构相同，仅仅是源-漏区等所采用的杂质导电类型与从沟道的相反。
然而，在载有图10所示结构的MOS晶体管半导体器件中存在以下问题。
在导入n型杂质的高浓度源-漏区7和下部的P型硅衬底1之间将形成PN结部。形成该PN结部的区域是对应于高浓度源-漏区的区域，即从侧壁隔离片6的下方部位到元器件隔离2的宽广区域。所以，PN结部的电容大，MOS晶体管的工作速度因该电容的影响而降低。并且，除该PN结部分的面积大之外，与元器件隔离2相连接的PN结部的周边长度也长，所以，在PN结部分所产生的漏电流也相当大。
另一方面，如能缩小PN结部的面积，则可提高MOS晶体管的工作速度，减小结漏电流。为此，在具有LDD结构的MOS晶体管中，必须减小高浓度源-漏区所占的区域;在没有LDD结构的MOS晶体管中，必须减小源-漏区所占的区域。但是，如果考虑制作图10所示元器件隔离2图形所需的掩模和制作栅电极5图形所需的掩模这二者的掩模对准余量，以及这些掩模和制作从上层布线到源-漏区的接触孔图形所需的掩模这二者的掩模余量等，则需要适当加长栅电极5和元器件隔离2的距离，以确保接触面积。这对原有的半导体器件结构来说，由于很难减小源、漏区的面积，所以，要提高MOS晶体管的速度和减小PN结部的漏电流是非常困难的。
再者，把n沟道MOS晶体管和P沟道MOS晶体管制作在同一半导体器件内，而使电路工作时，也会出现这样的问题，即扩散n+杂质的源、漏区和扩散P+杂质的源漏区很接近，由于形成所谓PNP寄生晶体管和npn寄生晶体管，所以容易产生自锁（闭锁超载现象）。
本发明的第一个目的是通过大幅度减小MISFET源、漏区的面积来提供具有工作速度高、PN结部漏电流小的载有MISFET的半导体器件。
再者，本发明的第二个目的是，在上述第一目的的基础上提供可以减小元器件隔离所需区域的半导体器件。
本发明的第三个目的是，通过大幅度减小MISFET的源、漏区面积来提供具有工作速度高、PN结部漏电流小的载有MISFET的半导体器件的制造方法。
再者，本发明的第四个目的是，除上述第三个目的外，提供可以减小元器件隔离所需区域的半导体器件的制造方法。
要达到上述第一和第二目的的前提是：本发明的第一半导体器件载有半导体衬底规定部位的有源区内具有下列结构的MISFET。
也就是说，MISFET具有以下结构部分：在上述有源区内形成的栅绝缘膜、在上述栅绝缘膜上形成的栅电极、在上述栅电极两侧面上形成的一对侧壁绝缘膜、在比位于离开上述半导体衬底的上述各侧壁绝缘膜0.2μm的部位往里的区域内形成的一对源·漏区。
在具有上述结构的半导体器件中，由于MISFET的源、漏区从栅两侧的侧壁绝缘膜向外扩展（突出）的量不超过0.2μm，所以，源、漏区面积变得很小，作为与下部半导体衬底之间的边界的PN结部的面积被压缩变小。因此，MISFET的工作速度提高，同时PN结漏电流也减小。
再者，为实现上述第一目的，本发明的第二半导体器件在上述第一半导体器件上又增加了对上述有源区进行包围的元器件隔离和用于减小电容的绝缘膜（该绝缘膜在上述半导体衬底的上述MISFET的各源、漏区与元器件隔离之间的区域内形成，并且与上述侧壁绝缘膜之间有一个间隙部）。
该第二半导体器件可附加以下要素。
可另外设置一个凹部（该凹部是在上述半导体衬底的上述侧壁绝缘膜-元器件隔离层之间的区域内形成的，在侧壁绝缘膜的外侧端部有一个台阶），在上述凹部的底面上形成上述用于减小电容的绝缘膜，把上述侧壁绝缘膜和用于减小电容的绝缘膜之间的间隙部作为凹部的侧壁。
由于采用这种结构，所以源、漏区的外侧端部由凹部的侧壁所决定，因此，不会由于MISFET的热处理等而扩散，可维持使源、漏区的面积为很小。
另外，至少可以设置与上述半导体衬底的侧壁绝缘膜和用于减小电容的绝缘膜之间的源、漏区相连接的导电性构件（材料）。该导电性的构件也可以是从上层布线通往源、漏的直接性的接触部。也可以是用于保持与上层布线的接触面积的引出电极。尤其通过设置引出电极，可使引出电极向用于减小电容的绝缘膜的上方扩展。所以，得以在保持大的与上层布线的接触面积的同时，减小源、漏区的面积。
通过把上述源、漏区由高浓度源、漏区和低浓度源、漏区构成，以制作成载有所谓LDD结构的MISFET的半导体器件的办法，可将之作成性能更好的半导体器件。
在上述引出电极和源·漏区之间也可设置硅化物层。这样可以减小MISFET的阻值。
为实现上述第二目的，在本发明的第三半导体器件中，至少可使上述用于减小电容的绝缘膜起到在与栅电极正交的断面内的元器件隔离的作用。
采用该结构后不再需要过去那种利用LOCOS膜进行元器件隔离的区域，可把MISFET间的距离作得极短。因而可大大提高MISFET的集成度。
在上述第三半导体器件中，在平行于栅电极的断面内，也可以用LOCOS膜等来隔离各MISFET。
对第三半导体器件可以附加上与上述第二半导体器件相同的上述各要素。
其次，为实现上述第三目的，本发明的第一制造方法，即在半导体衬底规定部位上制作具有栅电极、栅绝缘膜和源·漏区的至少一个MISFET的半导体器件制造方法，具有以下工序：在半导体衬底表面上形成包围有源区的元器件隔离层的工序;在上述半导体衬底有源区内通过栅绝缘膜形成栅电极的工序;在形成上述栅电极的工序后在上述栅电极的两个侧面上形成由绝缘物质构成的一对侧壁绝缘膜的工序;在比位于离开上述半导体衬底的上述各侧壁绝缘膜仅0.2μm的部位往里的区域形成源、漏区的工序;在形成上述侧壁绝缘膜的工序之后，在位于上述源、漏区-元器件隔离之间的区域内并且与上述侧壁绝缘膜之间保持一定间隙地形成用于减小电容的绝缘膜的工序。
利用此法可容易地制造上述第二半导体器件。
再者，在上述各工序之后可进一步至少设置这样一个工序，即在位于上述侧壁绝缘膜-用于减小电容的绝缘膜之间的间隙部分的源、漏区的上边形成导电性部件的工序。
再者，上述第一制造方法可再增设这样一道工序，即在上述半导体衬底的上述各侧壁绝缘膜-元器件隔离之间的区域内形成在侧壁绝缘膜外侧端部具有台阶的凹部，并在形成上述用于减小电容的绝缘膜的工序中，在形成上述凹部的工序之后，全面淀积对该用于减小电容的绝缘膜有高腐蚀选择比的防氧化膜，对该防氧化膜进行各向异性腐蚀，且在至少在凹部侧壁上残留下防氧化膜之后通过对凹部底面上露出的半导体衬底进行氧化后除去上述防氧化膜，可把凹部的侧壁作为上述用于减小电容的绝缘膜-侧壁绝缘膜之间的间隙部分。
再有，在上述第一制造方法的形成上述用于减小电容的绝缘膜的工序中，在上述半导体衬底的上述侧壁绝缘膜-元器件隔离之间的区域内淀积用于减小电容的用绝缘膜（该绝缘膜的物质的选择腐蚀比高于构成侧壁绝缘膜的物质），然后对上述侧壁绝缘膜进行腐蚀使其后退（减薄）规定的厚度量，这样可使间隙部分形成在用于减小电容的绝缘膜-侧壁绝缘膜之间。
为形成上述源·漏区而进行的掺杂工序在形成上述用于减小电容的绝缘膜的工序之后进行，可利用斜向离子注入法通过上述用于减小电容的用绝缘膜-侧壁绝缘膜之间的间隙部分把第一导电型杂质离子注入到半导体衬底内。
再者，在形成LDD结构的MISFET时，可把上述用于形成源-漏区掺杂工序分成以下两个工序进行：①在形成上述栅电极的工序之后，形成上述侧壁绝缘膜工序之前，以上述栅电极为掩模向上述有源区的半导体衬底内注入低浓度的第一导电型杂质离子。②在形成上述用于减小电容的绝缘膜的工序之后，通过上述用于减小电容的绝缘膜-侧壁绝缘膜之间的间隙部分，利用斜向离子注入法把上述第一导电型杂质离子用高浓度注入到半导体衬底内。
在形成上述导电性构件（材料）的工序中，也可以把半导体膜形成为导电性构件并把第一导电型杂质掺入导电性构件内以掺入用于形成上述漏-源的杂质的这一工序，分成以下两个工序进行：①用上述栅电极作掩模在形成上述栅电极工序之后形成上述侧壁绝缘膜的工序之前把第一导体型杂质离子以低浓度注入到上述有源区的半导体衬底内。②在形成上述用于减小电容的绝缘膜的工序之后把掺入到上述导电性构件内的第一导电型杂质通过上述用于减小电容的绝缘膜-侧壁绝缘膜之间的间隙部分扩散到半导体衬底内。
无论哪种情况，均可容易地形成高浓度源-漏区。
在形成上述导电性构件的工序中还可进一步设置这样一道工序，即形成由形成硅化物层（作为导电性材料）的物质所构成的导电性材料，在形成上述导电性材料的工序之后使上述导电性材料和上述用于减小电容的绝缘膜-侧壁绝缘膜之间的半导体衬底进行反应，形成硅化物层。利用此法可以形成阻值很小的MISFET。
再者，为实现上述第四个目的，本发明的第二制造方法，即在半导体衬底规定部位上制作栅电极、栅绝缘膜和源、漏区的多个MISFET的半导体器件制造方法，设置以下各道工序：①介以上述栅绝缘膜在上述半导体衬底的有源区内形成上述栅电极，②在上述栅电极的两侧面上分别形成由绝缘物质构成的一对侧壁绝缘膜，③在比位于离开上述半导体衬底的上述各侧壁绝缘膜仅0.2μm的区域往里的区域上形成源·漏区，④在形成上述侧壁绝缘膜的工序之后，在位于上述各MISFET源·漏区之间的区域内，通过与上述侧壁绝缘膜的间隙部分形成用于减小电容的绝缘膜（该绝缘膜的作用是在与上述栅电极正交的断面内的各MISFET之间进行元器件隔离）。
利用该制造方法很容易制造上述第三半导体器件。
在上述第二制造方法中也可以在形成上述栅电极的工序之前再设置一道在半导体衬底上形成LOCOS膜等条纹状元器件隔离的工序，在上述栅电极形成工序中，在长体上与上述条纹状元器件隔离进行正交的方向上形成栅电极。
再者，对上述第二制造方法可以增加与上述第一制造方法相同的工序。
此外，对于上述第二种制造方法，在形成栅电极的工艺中也可以把各栅电极形成为矩阵状排列的孤立的长方形岛状;在形成上述侧壁绝缘膜的工艺中也可以把上述绝缘膜形成在各栅极电极整个周长的周围的侧面上，在形成上述用于减小电容的绝缘膜的工艺中，也可以在各栅电极的周围全部形成用于减小容量的绝缘膜。
只是，在采用LDD结构的情况下，在形成上述栅电极的工艺中设置了在形成了条状排列的多条布线后将各栅极布线分断构成孤立的长方形栅电极图形的步骤，同时还在形成上述条状栅极布线之后和形成长方形栅电极图形之前设置了以栅极布线作为掩模并以栅电极作为掩模、向半导体衬底内以低浓度注入第1导电类型的离子的步骤。
图1是表示本发明第一实施例的半导体器件结构的纵断面图。
图2a-图2j是表示涉及第一实施例的半导体器件在制造工序中的结构变化的纵断面图。
图3a-图3j是表示涉及第二实施例的半导体器件在制造工序中的结构变化的纵断面图。
图4a-图4j是表示涉及第三实施例的半导体器件在制造工序中的结构变化的纵断面图。
图5a-图5j是表示涉及第四实施例的半导体器件在制造工序中的结构变化的纵断面图。
图6a-图6j是表示涉及第五实施例的半导体器件在制造工序中的结构变化的纵断面图。
图7a-图7j是表示涉及第六实施例的半导体器件在制造工序中的结构变化的纵断面图。
图8a-图8j是表示涉及第七实施例的半导体器件在制造工序中的结构变化的纵断面图。
图9a-图9d是表示MISFET基本形状变化的纵断面图。
图10是表示过去的半导体器件结构的纵断面图。
图11a-11c是表示实施例8的半导体装置在制造工艺中的结构变化的平面图。
（第1实施例）
图1是涉及第1实施例的半导体器件断面图。如该图所示，在作为半导体衬底的P型硅衬底1的表面附近区域内形成了由LOCOS膜等构成的元器件隔离2，在由该元器件隔离2包围的有源区内布设了MOS晶体管。图1所示的MOS晶体管是N沟道MOS晶体管。该MOS晶体管具有以下结构部分：①由在硅衬底1上形成的硅氧化膜组成的栅氧化膜3，②由在栅氧化膜3上形成的多晶硅膜组成的栅电极11，③由在栅电极11的两个侧面上用化学汽相淀积（CVD）法形成的二氧化硅膜组成的一对侧壁绝缘膜13，④由在栅电极11上用CVD法形成的二氧化硅膜组成的栅上绝缘膜12。
本实施例的特征是，位于硅衬底1的栅电极11和侧壁绝缘膜13和元器件隔离2之间的部分从位于硅衬底1的栅电极11和侧壁绝缘膜13的下面的硅衬底1的表面向下挖入，形成了在侧壁绝缘膜13的外侧端部有一台阶的凹部22。掺入n-型杂质而形成的低浓度源·漏区4和掺入n+型杂质而形成的高浓度源·漏区16，均基本上制作在位于硅衬底1的侧壁绝缘膜13的下面的区域内。再者，在各低浓度源·漏区4之间形成了掺入用于阈值电压控制的P型杂质而形成的沟道区8。
在凹部22处，在硅衬底1上形成了由二氧化硅膜组成的用于减小电容的绝缘膜14，在该用于减小电容的绝缘膜14上形成了由导电性材料组成的引出电极15。该引出电极15由含有杂质的半导体材料（例如掺入了砷（As）的多晶硅等）、硅化物（例如掺入了As的钨硅化物等）以及钨（W）、钛（Ti）、铝（Al）等金属材料构成。该引出电极15在侧壁绝缘膜和用于减小电容的绝缘膜之间与高浓度源·漏区16进行电气连接。在引出电极15的上边介以层间绝缘膜形成了上层布线（图中未示出）。该上层布线和引出电极15之间，通过填埋在层间绝缘膜上形成的接触孔的接触部进行电气连接。
在具有图1所示的结构的n沟道MOS晶体管中，仅在侧壁绝缘膜13的下面形成高浓度源·漏区16，所以，与硅衬底相接触的面积极小，因而PN结部的电容小。此外，引出电极15借助用于减小电容的绝缘膜14来与硅衬底1隔离，所以，引出电极15和硅衬底1之间的电容可以做到非常小。因此，即使形成接触部而确保增大引出电极15的面积，也能使整体的电容减小，使MOS晶体管的工作速度提高。再者，PN结面积和PN结部分的周边长度小，所以PN结的漏电流也小。
再者，高浓度源·漏区16仅在侧壁绝缘膜13的下面形成，所以，即使在同一硅衬底内形成n沟道MOS晶体管和P沟道MOS晶体管，也能有效地控制由于寄生晶体管的出现而造成的自锁，因为两个晶体管的源·漏区均被元器件隔离和两个用于减小电容的绝缘膜隔离。所以，图1所示的半导体器件的断面内的元器件隔离2的宽度可以缩小，半导体器件内可以高密度地集成MOS晶体管，这也是优点。
下面参照图2a-图2j来说明本实施例所涉及的半导体器件的制造方法。图2a-图2j是表示本实施例所涉及的半导体器件在制造工序中的结构变化的断面图。
首先说明在获得图2a所示半导体器件结构之前的工序。在硅衬底1上形成元器件隔离2，在由元器件隔离包围的有源区的硅衬底1上形成保护氧化膜（图中未示出）。然后从上面注入用于控制阈值电压（Vt）的杂质离子（例如BF2+），之后再形成作为沟道区8的膜层。在去除保护氧化膜之后，对有源区内的硅衬底1的表面附近进行氧化，以形成作为栅氧化膜的热氧化膜3a，再利用CVD法在热氧化膜3a上淀积作为栅电极的200毫微米厚的多晶硅膜11a。在该多晶硅膜11a上进行磷（P）扩散等，把多晶硅膜11a先制作成n+多晶硅。再利用CVD法在多晶硅膜11a上淀积作为栅绝缘膜的150毫微米厚的CVD氧化膜12a，在准备形成该CVD氧化膜12a上的欲形成栅电极的区域内形成光刻胶掩膜21。
其次，在达到图2b所示结构之前进行以下工序。利用光刻膜掩模21对多晶硅膜11a和CVD氧化膜12a进行各向异性的腐蚀，在形成栅电极11和栅绝缘膜12之后，把栅电极11用作掩模，注入低浓度的砷离子（As+），形成LDD结构所用的低浓度源·漏区4。再利用CVD法全面淀积用于形成侧壁绝缘膜所需的130毫微米厚的CVD氧化膜13a。
然后，如图2c所示，利用干蚀等方法对CVD氧化膜13a进行各向异性的腐蚀，在栅电极11的两侧面上形成一对侧壁绝缘膜13。这时，通过进行超量腐蚀，从热氧化膜3a的侧壁绝缘膜13处起，把外面的13a部分除掉，形成栅氧化膜3。
其次，在达到图2d所示结构之前进行以下工序。把元器件隔离层2、栅上氧化膜12和侧壁绝缘膜13用作腐蚀掩模，对有源区的硅衬底1进行腐蚀，腐蚀深度为从表面起300毫微米，以形成凹部22。然后对凹部22内的硅衬底1的表面进氧化，形成厚度为10毫微米的底层氧化膜（图中省略），然后在整个衬底上淀积厚度为100毫微米的氮化硅膜23a。
其次，如图2e所示，利用各向异性腐蚀法对氮化硅膜23a进行腐蚀，在侧壁绝缘膜13的端部，仅在从侧壁13的侧面下部开始到凹部22侧面的区上，在元器件隔离2的端部下面，则仅在凹部22的侧面上分别留下氮化膜23a，以形成氧化用的掩模23。
其次，在达到图2f所示的结构之前进行以下工序。对凹部22的硅衬底1的表面附近进行氧化，形成用于减小电容的绝缘膜14。在进行该氧化时，在由氮化硅膜构成的氧化用掩模23的底部生成鸟喙，使用于减小电容的绝缘膜14与元器件隔离2相连接。此外，通过栅上氧化膜12和侧壁绝缘膜13，使栅电极11的表面也被氧化。然后，利用磷酸进行腐蚀，除掉由氮化硅膜组成的用于氧化的掩模23。这时，仅仅除掉氮化硅膜23，在凹部22的侧壁上留下衬底层氧化膜。接着，除掉衬层氧化膜，使凹部22的侧面的硅衬底1露出来。然后，整面淀积作为引出电极的200毫微米厚的多晶硅膜15a，再向该多晶硅膜15a注入砷离子（Ast），形成n+多晶硅。
其次，如图2g所示，在整个面上放置涂敷光刻胶之后，进行涂腐蚀，使光刻胶仅留在凹部22内，形成光刻胶掩模24。
然后，如图2h所示，利用光刻胶掩模24对多晶硅膜15a进行腐蚀，形成引出电极15后把光刻胶掩模24除掉。
接着，如图2i所示，在整个衬底上淀积作为层间绝缘膜的600毫微米厚的BPSG膜25，然后通过850℃的热处理，对BPSG膜25进行回流。这时，引出电极15中的砷（As）扩散到硅衬底1中，形成高浓度源·漏区16。
然后，如图2j所示，把钨插针埋入贯通BPSG膜25的接触孔内，形成接触部26，之后，在BPSG膜25上形成铝布线27。
通过以上第一实施例的制造工序，可以形成图1所示载有MOS晶体管的半导体器件结构。就是说，可以减小MOS晶体管的PN结部的电容和漏电流，同时，可以缩小元器件隔离间隔，提高抗自锁能力，提高集成度。
（第2实施例）
下面说明第2实施例。图3a-图3j是表示第2实施例涉及的半导体器件在制造工序中的结构变化的断面图。其中，图3a-图3e所表示的工序与上述第1实施例中图2a-图2e所表示的工序相同。在此，说明从略。
本实施例在侧壁绝缘膜与元器件隔离之间形成凹部22，然后，在达到图3f所示结构之前进行以下工序。对凹部22的硅衬底1的表面附近进行氧化，形成由二氧化硅膜组成的用于减小电容的绝缘膜14。然后利用磷酸进行腐蚀，除掉氮化硅膜23。然后，除掉衬层氧化膜，使凹部22侧面的硅衬底1露出来。接着，整个面淀积厚度为200毫微米的钨硅化物膜（WSi28a），再把砷离子（As+）注入到该WSi膜28内。
其次，如图3g所示，在WSi膜28a上形成光刻胶掩模29，对准备形成引出电极的区域加以覆盖。
然后，如图3h所示，利用光刻胶掩模层29对WSi膜28a进行腐蚀，形成引出电极28之后把光刻胶掩模层29除掉。
其次，如图3i所示，在整个衬底上淀积厚度为600毫微米的BPSG膜25作为层间膜，之后，用850℃的热处理，使BPSG膜25回流。这时，引出电极28中的砷（As）和钨（W）扩散到硅衬底1中，形成高浓度源·漏区16和硅化物层30。
其次，如图3j所示，把钨插针埋入穿通BPSG膜25的接触孔内，形成接触部26，之后，在BPSG膜25上，形成铝线27。
利用本实施例制造工序形成的MOS晶体管，与上述第1实施例的MOS晶体管结构基本相同，此外，在高浓度源·漏区16和引出电极28之间具有硅化物层30。所以，除具有第1实施例的效果外，还可以减小引出电极的电阻，因而可以提高MOS晶体管的速度。
再者，在本实施例中，形成含有砷（As）的WSi膜，作为形成引出电极28用的WSi膜28a，但是，也可用另外的方法、用其他的金属来，形成包含砷（As）的硅化物，或向硅中扩散，制成硅化物的金属膜。另外，不言而喻，在WSi膜等中也可掺磷（P）杂质，以代替砷（As）。
（第3实施例）
下面说明第3实施例。图4a-图4j是表示第3实施例的半导体器件在制造工序中的结构变化的断面图。其中图4a-图4e所示的工序与上述第1实施例中图2a-图2e所示的工序相同，故说明从略。
本实施例在形成凹部22之后达到图4f所示结构之前，进行以下工序。首先，对凹部22的硅衬底1的表面附近区域进行氧化，形成由二氧化硅膜构成的用于减小电容的绝缘膜14，然后用磷酸进行腐蚀，除掉氧化用掩模层23。接着，在把衬层氧化膜留在凹部22的侧面上的状态下，进行入射角7°-60°的斜向离子注入，最好进行20°-40°大倾角的斜向离子注入，从凹部22的侧面，即侧壁绝缘膜与用于减小电容的用绝缘膜之间的间隙部，把砷离子（As+）注入到硅衬底1内，形成高浓度源·漏区31。
其次，如图4g所示，去掉衬层氧化膜，使凹部22侧面的硅衬底1露出来后，在整个衬底上淀积构成引出电极的200毫微米厚度的钛膜（Ti膜32a），之后，在该Ti膜32a上，形成光刻胶掩模层29，把准备形成引出电极的区域覆盖起来。
然后，如图4h所示，用光刻胶掩模层29对Ti膜32a进行腐蚀，形成引出电极32，之后将光刻胶掩膜层29去掉。
其次，如图4i所示，在整个衬底上淀积600毫微米厚的BPSG膜25作为层间膜，然后通过850℃的热处理，使BPSG膜25回流。这时作为引出电极32的结构元素的钛（Ti）与作为硅衬底1的结构元素的硅（Si）进行反应，形成由硅化钛（TiSi2）构成的硅化物层33。
其次，如图4i所示，把钨插针（插头）埋入贯通BPSG膜25的接触孔内，形成接触部26，然后在BPSG膜25上，形成铝布线27。
用本实施例制造工序形成的MOS晶体管的结构，与用上述第2实施例制造工序形成的MOS晶体管结构基本相同。但在本实施例的制造工序中，用离子注入法形成了高浓度源、漏区层31，所以，不需要像第1、第2实施例的制造工序那样、利用从引出电极的扩散来形成高浓度源·漏区时所需的热处理。其优点是：容易控制高浓度源·漏区31的杂质浓度，可以避免热载流子效应所引起的晶体管特性的分化。在第3实施例的制造工序中，形成了Ti膜来作为构成引出电极的膜，但也可采用钨膜（W膜）或铝膜（Al膜）等来代替Ti膜。
（第4实施例）
下面说明第4实施例。图5a-图5j是表示第4实施例的半导体器件在制造工序中的结构变化的断面图。
本实施例如图5a、图5b所示，首先形成MOS晶体管，然后在整个衬底上形成CVD氧化膜13a，以便形成侧壁绝缘膜，在此之前的工序与上述各实施例中的工序（图2a、图2b等）相同。
本实施例的特征，如图5e所示，在形成了侧壁绝缘膜13的状态下，把栅电极11和各侧壁绝缘膜13用作掩膜，采用斜向离子注入法把砷离子（As+）杂质掺入到硅衬底1内，这时，不仅在硅衬底1的侧壁绝缘膜与元器件隔离层之间的区域内，而且在侧壁绝缘膜13的下面也形成高浓度源·漏区16。
然后，如图5d-图5j的示，进行凹部22的形成、用于减小电容的绝缘膜14的形成，引出电极15的形成等工序。这时的步骤与上述第1实施例的图2d-图2j的说明基本相同。但是，在本实施例中，由于已经形成了高浓度源·漏区16，所以不再从引出电极15进行掺杂。
（第5实施例）
以下说明第5实施例。图6a-图6j是表示第5实施例的半导体器件在制造工序中的结构变化的断面图。在本实施例中，图6a-图6c所示的工序与上述第一实施例中图2a-图2c所示工序相同，故说明从略。
本实施例的特点如图d所示，在已形成了具有侧壁13的MOS晶体管的状态下，不再形成凹部，而且在整个衬底上淀积厚度为100毫微米的氮化硅膜23a。
其次，如图6e所示，利用各向异性腐蚀法对氮化硅膜23a进行腐蚀，仅在侧壁13的下部侧面上留下氮化硅膜23a，形成用于氧化的掩模23。
其次，在达到图6f所示结构之前，进行以下工序，对用于氧化的掩模和元器件隔离之间的硅衬底1的表面附近进行氧化，形成用于减小电容的绝缘模14。然后用磷酸进行腐蚀，除掉由氮化硅膜构成的用于氧化的掩模23。利用各向同性腐蚀法，使侧壁绝缘膜13后退（减薄），使侧壁绝缘膜与用于减小电容的绝缘膜之间形成间隙部分Rsp，使该部分的硅衬底1的低浓度源·漏区4的表面露出来。
如图6g所示，在整个面上淀积作为引出电极的200毫微米厚的多晶硅膜15a，再把砷离子（As+）注入到该多晶硅膜15a内，形成n+多晶硅，然后涂敷光刻胶掩模29，以覆盖准备形成引出电极的区域。
再者，如图6h所示，利用光刻胶掩模29对多晶硅膜15a进行腐蚀，形成引出电极15，之后再除掉光刻胶掩膜29。
然后，如图6i所示，在整个衬底上淀积作为层间绝缘膜的600毫微米厚的BPSG膜25，之后，通过850℃的热处理使BPSG膜25回流。这时，引出电极15中的砷（As）扩散到硅衬底1中，形成高浓度源漏区16。
其次，如图6j所示，在贯通BPSG膜25的接触孔内形成钨插针等的接触部26，之后，在BPSG膜25上形成铝布线27。
如上述图6a-图6j所示，在本实施例中不形成凹部，而是利用各向同性腐蚀法使侧壁绝缘膜13后退（减薄），以形成高浓度源·漏区16，在高浓度源、漏区和引出电极之间进行连接。所以，与上述各实施例需形成凹部的方法相比，其优点是工艺比较简单。
另外，在上述图6a-图6j所示的工序中采取用来的引出电极15的扩散杂质的方法来形成高浓度源·漏区16。但在图6f所示状态下，也可利用斜向离子注入法等把杂质离子注入到硅衬底1内。
（第6实施例）
下面说明第6实施例。图7d-图7j是表示第6实施例的半导体器件在制造工序中的结构变化的断面图。本实施例的图7d-图7g所示的工序与上述第3实施例的图4a-图4f所示的工序相同。故说明从略，但是，本实施例的图7f表示图4e和图4f所示工序的中途结构。
如图7h所示，在整个衬底上淀积作为层间绝缘膜的600毫微米厚的BPSG膜25，然后，通过850℃热处理使BPSG膜25回流。
其次，如图7i所示，形成贯通BPSG膜25的接触孔40。这时，本实施例的特征是，接触孔40形成于通往在侧壁绝缘膜和用于减小电容的绝缘膜之间的高浓度源·漏区16的位置上。
其次，如图7j所示，在接触也40内形成钨插针等的接触部分26，然后在BPSG膜25上形成Al布线27。
本实施例的结构不是通过引出电极，而是介以接触部分26使上层Al布线27直接与高浓度源·漏区16相接触。所以，本实施例的制造工序可以省掉引出电极形成工序，从而使工艺简化。
（第7实施例）
下面说明第7实施例。图8a-图8j是表示第7实施例的半导体器件在制造工序中的结构变化的断面图。
首先说明在得到图8a所示半导体器件结构之前的工序。本实施例是在硅衬底1上形成条纹状的LOCOS膜（图中未画出）。但是，图8a-图8j表示与夹持在条纹状LOCOS膜之间的有源区的LOCOS膜相平行的断面上的半导体器件结构。所以，LOCOS膜未表示出来。在由元器件隔离2夹持的有源区的硅衬底1上形成保护氧化膜（图中未示出）后，从上面注入用于控制阈值电压（Vt）的杂质离子之后，形成作为沟道区8的膜层。在除掉保护氧化膜之后，对有源区内的硅衬底1的表面附近进行氧化，形成作为栅氧化膜的热氧化膜3a，再利用CVD法在热氧化膜3a上淀积作为栅电极的200毫微米厚的多晶硅膜11a。对该多晶硅膜11a上进行磷扩散等处理，使多晶硅膜11a变成n+多晶硅。再利用CVD法在多晶硅膜11a上淀积作为栅上绝缘膜的150毫微米厚的CVD氧化膜12，在准备形成该CVD氧化膜12上边的栅电极的区域内，形成光刻胶掩模21。
随后进行图8b-图8f所示的工离。这其间的工序与上述第1实施例图2b-图2f所示工序基本相同。只是，在本实施例中，把相邻MOS晶体管的侧壁绝缘膜13之间的硅衬底1按规定浓度向下挖掘，形成凹部22，对各凹部22的硅衬底1的表面附近区域进行热氧化，形成也可作为元器件隔离使用的用于减小电容的绝缘层14。然后，在整个衬底上淀积作为引出电极的多晶硅膜15a，向多晶硅膜15a内注入杂质砷（As）。
接着，如图8g所示，在多晶硅膜15a的上边形成光刻胶掩模29，以覆盖准备形成引出电极的区域。
再者，如图8h所示，利用光刻胶掩模29，对多晶硅膜15a进行腐蚀，形成引出电极15。这时，相邻MOS晶体管的引出电极在用于减小电容的绝缘膜14的中央附近的上边断开。
其次，如图8i和图8j所示，进行与第1实施例中图2i、图2j所示工序相同的工序，形成层间绝缘膜25、高浓度源·漏区16、接触部26、和Al布线27。
利用本实施例制造工序制成的半导体器件，各MOS晶体管在与栅电极11正交的断面内不是用LOCOS膜进行隔离，而是用用于减小电容的绝缘膜14进行隔离，换言之，用于减小电容的绝缘膜14起着元器件隔离的作用。所以，在本实施例的半导体器件中，MOS晶体管本身的尺寸（两端的源·漏区之间的尺寸）可以做得很小，并且不需要用于减小电容的绝缘膜以外的其他元器件隔离，因此，可以缩小各MOS晶体管之间的距离，可以大幅度地提高MOS晶体管的集成度。
在本实施例的半导体器件制造工序中把LOCOS膜制成条纹状，在与该LOCOS膜正交的方向上形成用于减小电容的绝缘膜。但本发明不仅限于该实施例。也可不形成LOCOS膜，使用于减小电容的绝缘膜在互相正交的两个方向上形成网格形状，利用用于减小电容的绝缘膜把硅衬底划分成矩阵状。
再者，用于减小电容的绝缘膜不一定形成凹部的表面，例如也可执行与上述第5实施例相同的工序，不形成凹部，而是在相邻的各MSO晶体管侧壁绝缘膜之间的硅衬底表面附近区域内形成用于减小电容绝缘膜，然后使侧壁绝缘膜后退，以形成高浓度源·漏。
不言而喻，在上述第7实施例中说明的用于减小电容的绝缘膜作为元器件隔离使用时，也可利用与上述第2-第6实施例相同的制造工序来形成半导体器件。
再者，在上述各实施例中，当形成凹部时对于硅底表面来说，几乎是在垂直方向上形成凹部的侧壁。但是本发明并不仅限于这种实施例。图9a-图9d表示本发明涉及的MISFET各种断面形状。图9a表示不形成凹部的情况，图9b表示凹部的侧壁向凹部一方倾斜的准锥状情况，图9c表示凹部的侧壁基本上是与硅衬底的表面进行正交的情况。图9d示出了凹部的侧壁变成为向栅极电极一侧倾斜的倒锥形的情况。无论哪种情况，均可使间隙部价于用于减小电容的绝缘膜和侧壁绝缘膜之间，可以减小源·漏区的面积。
（实施例8）
下面说明第8实施例。
图11a-图11c为第8实施例的半导体制造工艺的平面图。
首先，条纹状地设置了多个直线状栅极布线和栅极上绝缘膜，在这种状态下，以低浓度注入砷（As）离子、形成低浓度的源·漏区4之后，使栅极布线图形化，介以栅极氧化膜（图中未示出）在硅衬底上形成岛状隔离的栅电极11。这时，成为图11a所示的状态。此外，在栅电极11上形成栅极上绝缘膜12。
接着，如图11b所示，在整个衬底上淀积绝缘膜之后进行各向异性腐蚀，形成侧壁13。此后，如图8d所示那样在各侧壁13之间形成凹部22。此时，栅电极11和侧壁13周围的整个区域均成为凹部。其后，进行上述第7实施例中图8d-图8g所示的步骤。只是在形成图8f所示的多晶硅膜15a之前，在对凹部22的底部进行氧化、形成用于减小电容的绝缘膜14时，在栅电极11的周围整个形成图8e所示的防氧化膜23，对露出凹部14底面的硅衬底表面进行氧化。通过该步骤，形成能对栅电极11的周围全部元器件起到隔离作用的用于减小容量的绝缘膜14。
图11c所示，除了栅电极11的两端部分，在侧壁13上形成引出电极15。此时，在与栅电极11的长边方向垂直的截面上成为实施例7中图8h所示的状态。
此后的工艺步骤与实施例7一样，进行图8i、图8j所示的工艺步骤。
本实施例中形成的是在各栅电极附近具有独立操作性能的MOSFET，但是起元器件隔离作用的区域14的面积可作得非常小。
只是在不采用LDD构造的情况下，不需要注入用于形成低浓度源·漏区的杂质离子。而且，高浓度源·漏区的形成方法能适用上述各实施例中所述的各种方法。

Claims (38)

1、一种半导体器件，其在设于半导体衬底的规定部位上的有源区内至少制作一个MISFET，其中，上述MISFET包括：
形成在上述有源区上的栅绝缘膜；
形成在上述栅绝缘膜上的栅电极；
形成在上述栅电极的两侧面上的一对侧壁绝缘膜；以及
在比位于距上述半导体衬底的上述各侧壁绝缘膜向外仅0.2μm的部位靠里的区域内形成的一对源·漏区。
2、如权利要求1所述的半导体器件，其中，
还具有形成在上述半导体器件的上述侧壁绝缘膜与元器件隔离之间的区域内、在侧壁绝缘膜的外侧端部有台阶的凹部，
上述源·漏区一直形成到上述凹部的侧面。
3、如权利要求2所述的半导体器件，其中，
上述凹部大体上垂直地形成于半导体衬底的表面上，
上述源漏区形成于位于上述半导体衬底的上述栅电极和侧壁绝缘膜下面的区域内。
4、如权利要求1所述的半导体器件，其中还具备有：
把上述有源区围起来的元器件隔离;以及
形成在上述半导体衬底的上述MISFET的各源·漏区与元器件隔离之间的区域内、且与上述侧壁之间留出一个间隙部分的用于减小电容的绝缘膜。
5、如权利要求4所述的半导体器件，其中，
还具备有一个凹部，该凹部形成在位于上述半导体衬底的上述侧壁绝缘膜和元器件隔离之间的区域内，且在侧壁绝缘膜的外侧端部有台阶;
上述用于减小电容的绝缘膜形成在上述凹部的底面上;
上述侧壁绝缘膜和用于减小电容的绝缘膜之间的间隙部分是上述凹部的侧壁。
6、如权利要求4或权利要求5所述的半导体器件，其中，至少还具有与上述半导体衬底的侧壁绝缘膜和用于减小电容的绝缘膜之间的源·漏区相接触的导电性材料（构件）。
7、如权利要求6所述的半导体器件，其中，
上述导电性材料是至少从上述用于减小电容的绝缘膜的一部分跨接到侧壁绝缘膜的一部分上的引出电极;
还具有依次层叠在上述引出电极上的层间绝缘膜和布线材料，以及穿通上述层间绝缘膜抵达上述引出电极的接触孔，
上述布线材料填埋到上述接触孔内，与上述引出电极相接触。
8、如权利要求6所述的半导体器件，其中，
还具备有淀积在上述用于减小电容的绝缘膜上边的层间绝缘膜;
上述导电性材料是与上述层间绝缘膜上边形成的布线材料的源·漏区相连接的接触部分。
9、如权利要求1所述的半导体器件，其中，
上述源·漏区由栅电极内侧的低浓度源·漏区及其外侧的高浓度源·漏区构成。
10、如权利要求6或7所述的半导体器件，其中，
上述导电性材料由形成硅化物层的物质构成;
在上述源·漏区和导电性材料相接触的区域内，导电性材料和源漏区的半导体产生反应形成硅化物。
11、在半导体衬底的规定部位上设置的有源区内制作多个MISFET的半导体器件，其中，上述MISFET具有：
形成在上述有源区内的栅绝缘膜;
形成在上述栅绝缘膜上的栅电极;
形成在上述栅电极的两侧面上的一对侧壁绝缘膜;
在位于距上述半导体衬底的上述各侧壁绝缘膜仅向外0.2μm的部位靠里的区域内形成的一对源·漏区;以及
形成在上述半导体衬底的相邻的MISFET源·漏区之间的区域内、且与上述侧壁绝缘膜之间有一个间隙部分的用于减小电容的绝缘膜，其起到各MISFET之间在与上述栅电极正交的断面内的元器件隔离。
12、如权利要求11所述的半导体器件，其中，
还具备形成在位于上述半导体衬底的各侧壁绝缘膜之间的区域内、并与半导体衬底表面之间有一个台阶的凹部;
上述用于减小电容的绝缘膜在上述凹部的底面上形成;以及
上述侧壁绝缘膜的外侧端部和用于减小电容的绝缘膜之间的间隙部分是上述凹部的侧壁。
13、如权利要求11或12所述的半导体器件，其中还具备有：
沿着与上述半导体衬底的上述栅电极基本正交的方向形成的条纹状元器件隔离;
上述各MISFET在由上述条纹状元器件隔离及用于减小电容用绝缘膜分隔的有源区内形成。
14、如权利要求11、12或13所述的半导体器件，其中，
至少还具备有与上述半导体衬底的侧壁绝缘膜及用于减小电容用绝缘膜之间的源·漏区相连接的导电性材料。
15、如权利要求14所述的半导体器件，其中，
上述导电性材料是从上述用于减小电容的绝缘膜的至少一部分向侧壁绝缘膜的至少一部分跨越的引出电极;
还具备有依次层叠在上述引出电极上的层间绝缘膜及布线材料以及穿过上述导绝缘膜抵达上述引出电极的接触孔;
上述布线材料填埋到上述接触孔内，与上述引出电极相接触。
16、如权利要求14所述的半导体器件，其中，
还具备有淀积在上述用于减小电容的绝缘膜之上的层间绝缘膜;
上述导电性材料是形成在上述层间绝缘膜上的布线材料与源·漏区相连接的部分。
17、如权利要求11所述的半导体器件，其中，
上述源·漏区由栅电极内侧的低浓度源·漏区和外侧的高浓度源·漏区构成。
18、如权利要求14或15所述的半导体器件，其中，
上述导电材料由形成硅化物层的物质构成;
在上述源·漏区和导电性材料相接触的区域内，导电性材料和源·漏区的半导体产生反应形成硅化物层。
19、一种半导体器件的制造方法，所述半导体器件在半导体衬底的规定部位上制作有多个具有栅电极、栅绝缘膜和源·漏区的MISFET，其特征在于包括下列步骤：
在半导体衬底的表面上形成包围着有源区的元器件隔离;
在上述半导体衬底的有源区之上，介以栅绝缘膜形成栅电极;
在形成上述栅电极的步骤之后，在上述栅电极的两侧面上形成由绝缘物质构成的一对侧壁绝缘膜;
在比位于距上述半导体衬底的上述各侧壁绝缘膜仅0.2μm以外的部位靠里的区域上形成源·漏区;以及
在形成上述侧壁绝缘膜以后，在上述源·漏区和元器件隔离之间的区域内，与上述侧壁绝缘膜的底部之间留出间隙部分而形成用于减小电容的绝缘膜。
20、如权利要求19所述的半导体器件的制造方法，其中还包括：
在上述半导体衬底的上述各侧壁绝缘膜和元器件隔离之间的区域内形成在侧壁绝缘外侧端部具有台阶的凹部的步骤;
在形成上述用于减小电容的绝缘膜的步骤中，在形成上述凹部之后，在整个面上淀积腐蚀选择比比用于减小电容的绝缘膜高的防氧化膜，并对该防氧化膜进行各向异性腐蚀，在至少留下凹部侧壁上的防氧化膜之后，通过对凹部底面露出的半导体衬底进行氧化后将其除去的方法把凹部的侧壁作为上述用于减小电容的绝缘膜与侧壁绝缘膜之间的间隙部分。
21、如权利要求19所述的半导体器件的制造方法，其中，
在形成上述用于减小电容的绝缘膜的步骤中，在位于上述半导体衬底的上述侧壁绝缘膜和元器件隔离之间的区域内淀积用于减小电容的绝缘膜，该绝缘膜由腐蚀选择比高于侧壁绝缘膜的材料构成，然后，腐蚀上述侧壁绝缘膜，使其厚度只后退（减小）规定量，以此在用于减小电容的绝缘膜与侧壁绝缘膜之间形成间隙部分。
22、如权利要求19、20或21所述的半导体器件的制造方法，其中，
导入用于形成上述源·漏区的杂质的步骤在形成上述用于减小电容的绝缘膜的步骤之后进行，并利用斜向离子注入法，通过上述用于减小电容的绝缘膜和侧壁绝缘膜之间的间隙部分把第一导电型杂质离子注入到半导体衬底内。
23、如权利要求19、20或21所述的半导体器件的制造方法，其中，
导入用于形成上述源·漏区的杂质的步骤包括下列步骤：
在形成上述栅电极的步骤之后和形成上述侧壁绝缘膜的步骤之前，用上述栅电极作掩模，以低浓度把第1导电型杂质离子注入到上述有源区的半导体衬底内;
在形成上述用于减小电容的绝缘膜的步骤之后，通过上述用于减小电容的绝缘膜和侧壁绝缘膜之间的间隙部分，利用斜向离子注入法把上述第1导电型杂质离子以低浓度注入到半导体衬底内。
24、如权利要求19、20或21所述的半导体器件的制造方法，其中，
在上述各步骤之后还包括至少在存在于上述侧壁绝缘膜与用于减小电容的绝缘膜之间的间隙部分的源·漏区域上形成导电材料的步骤。
25、如权利要求24所述的半导体器件的制造方法，其中，
在形成上述导电性材料的步骤中，形成半导体膜作为导电性材料，而且把第1导电型杂质掺入到导电性材料内，且包括以下各步骤：
为形成源·漏区而进行掺杂;
在上述栅电极形成步骤之后和上述侧壁绝缘膜形成步骤之前，以上述栅电极为掩模，按低浓度把第1导电型杂质离子注入到上述有源区的半导体衬底内;
在形成上述用于减小电容的绝缘膜的步骤之后，介以上述用于减小电容的绝缘膜和侧壁绝缘膜之间的间隙部分，把注入到上述导电性材料内的第1导电型杂质扩散到半导体衬底内。
26、如权利要求24或25所述的半导体器件的制造方法，其中，
在形成上述导电材料的步骤中，形成由构成硅化物层的物质所组成的导电性材料;
在形成上述导电性材料的步骤之后，还包括使上述导电性材料与上述用于减小电容的绝缘膜-侧壁绝缘膜之间的半导体衬底进行反应以形成硅化物层的步骤。
27、一种半导体器件的制造方法，该半导体器件在半导体衬底的规定部位上制备有多个具有栅电极、栅绝缘膜和源·漏区的MISFET，其特征在于具有下列步骤：
介以上述栅绝缘膜在上述半导体衬底的有源区内形成上述栅电极;
在形成上述栅电极的步骤之后，在上述各栅电极的两侧面上分别形成由绝缘性物质构成的一对侧壁绝缘膜;
在比位于距上述半导体衬底的上述各侧壁绝缘膜仅0.2μm以外的部位还靠里的区域内形成源·漏区;以及
在形成上述侧壁绝缘膜的步骤之后，介以与上述侧壁绝缘膜之间的间隙部分，在位于上述各MISFET的源·漏区之间的区域内形成用于减小电容的绝缘膜，所述绝缘膜起到在与上述栅电极正交的截面内的各个MISFET之间的元器件隔离的作用。
28、如权利要求27所述的半导体器件的制造方法，其中，
在形成上述栅电极的步骤之前还包括在半导体衬底上形成LOCOS膜等的条纹状元器件隔离的步骤，
在形成上述栅电极的步骤中，沿着与上述条纹状元器件隔离基本正交的方向形成栅电极。
29、如权利要求27所述的半导体器件的制造方法，其特征在于：
在形成上述栅电极的步骤中，使各栅电极形成为矩阵状排列的孤立的长方形岛状，形成上述侧壁绝缘膜的步骤在各栅电极的整个侧面上形成侧壁绝缘膜;
在形成上述用于减小电容的绝缘膜的步骤中，在各栅电极的周围整个形成用于减小电容的绝缘膜。
30、如权利要求27、28或29所述的半导体器件的制造方法，其中还包括：
在位于上述半导体衬底的上述各MISFET的侧壁绝缘膜之间的区域内形成在侧壁绝缘膜的外侧端部有台阶的凹部的步骤;
在形成用于减小电容的绝缘膜的步骤中，在形成上述凹部之后，整体淀积腐蚀选择比比上述侧壁绝缘膜高的防氧化膜、并对该防氧化膜进行各向异性腐蚀，在至少于凹部的侧壁上留下防氧化膜之后，通过氧化露出了凹部底面的半导体衬底之后再除去上述防氧化层的方法，将凹部的侧壁作为上述用于减小电容的绝缘膜与侧壁绝缘膜间的间隙部分。
31、如权利要求27、28或29所述的半导体器件的制造方法，其中，
在形成上述用于减小电容的绝缘膜的步骤中，在位于上述半导体衬底的上述各MISFET的侧壁绝缘膜之间的区域上淀积腐蚀选择比比构成侧壁绝缘膜的物质高的物质所构成的用于减小电容的绝缘膜，然后，腐蚀上述侧壁绝缘膜，使其后退（减薄）规定厚度，以此在用于减小电容的绝缘膜与侧壁绝缘膜之间形成间隙部分。
32、在权利要求27、28或30所述的半导体器件的制造方法，其中，
导入用于形成上述源·漏区的杂质的步骤在形成上述用于减小电容的绝缘膜的步骤之后进行，利用斜向注入法介以上述用于减小电容的绝缘膜与侧壁绝缘膜之间的间隙部分把第1导电型杂质离子注入到半导体衬底内。
33、如权利要求27、28、30或31所述的半导体器件的制造方法，其中，
导入用于形成上述源·漏区的杂质的步骤包括下列步骤：
在形成上述栅电极的步骤之后和形成上述侧壁绝缘膜的步骤之前，用上述栅电极作掩模、以低浓度把第1导电型杂质离子注入到上述有源区的半导体衬底内;
在形成上述用于减小电容的绝缘膜的步骤之后，用斜向离子注入法介以上述用于减小电容的绝缘膜和侧壁绝缘膜之间的间隙部分，以高浓度把上述第1导电型杂质的离子注入半导体衬底内。
34、如权利要求27、28、29、30或31所述的半导体器件的制造方法，其中，
在上述各步骤之后还包括下列步骤：至少在上述侧壁绝缘膜和用于减小电容的绝缘膜之间的源·漏区内淀积构成上述导电性材料的膜，之后，在各MISEFT之间制作图形把该膜分离开而形成导电性材料。
35、如权利要求34所述的半导体器件的制造方法，其中，
在形成上述导电性材料的步骤中，作为导电性材料形成半导体膜、且在导电性材料中注入第1导电型杂质，
导入用于形成上述源·漏区的杂质的步骤还包括：
在形成上述栅电极的步骤之后和形成上述侧壁绝缘膜的步骤之前，用上述栅电极作掩模、以低浓度把第1导电型杂质离子注入到上述有源区的半导体衬底内的步骤;以及
在形成上述用于减小电容的绝缘膜的步骤之后，使掺入到上述导电性材料内的第1导电型杂质通过上述用于减小电容的绝缘膜和侧壁绝缘膜之间的间隙部分扩散到半导体衬底内的步骤。
36、如权利要求34或35所述的半导体器件的制造方法，其中，
在形成上述导电性材料的步骤中，形成由构成硅化物层的物质所组成的导电性材料;
还包括在形成上述导电性材料的步骤之后使上述导电性材料和上述用于减小电容的绝缘膜-侧壁绝缘膜之间的半导体衬底进行反应而形成硅化物层的步骤。
37、如权利要求29所述的半导体器件的制造方法，其中，
上述导入用于形成源·漏区的杂质的步骤在形成上述用于减小电容的绝缘膜的步骤之后进行，并用斜向离子注入法通过上述栅电极长边一侧的上述用于减小电容的绝缘膜和侧壁绝缘膜之间的间隙部分将第1导电型的杂质注入半导体衬底。
38、如权利要求29所述的半导体器件的制造方法，其特征在于：
在上述栅电极形成步骤中，于形成多个条纹状排列的栅电极布线之后，使其图形化，将各栅极布线分断、形成孤立的长方形栅电极，同时
在形成上述条纹状栅极布线之后和对长方形的栅电极进行图形化之前，包括用栅极布线作掩模、并用栅极电极作掩模、以低浓度向半导体衬底内注入第1导电型杂质的离子的步骤。
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