CN1669153A - 半导体器件及其制造方法和制造设备 - Google Patents

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Abstract

本发明的目标在于能够在高介电常数薄膜和硅衬底之间的界面中形成具有氧化硅膜和硅之间的高质量界面的栅绝缘膜结构，以提供一种能够改善界面电特性的半导体器件和半导体制造方法，而这正是在实际使用高介电常数绝缘膜时一直长期存在的课题。在硅衬底101的表面上形成基础氧化硅膜103后，金属层淀积工艺和提供构成基础氧化硅膜103表面上的高介电常数薄膜的金属元素的热处理工艺，可使金属元素扩散到基础氧化硅膜103中，由此形成绝缘膜结构105作为栅绝缘膜。包括硅酸盐区的绝缘膜结构105包括氧化硅膜区、硅酸盐区和富金属区，从而形成了具有组份调制的硅酸盐结构，其中金属的组份随着越靠近上部而增加，且硅的组份随着越靠近下部而增加。

Description

半导体器件及其制造方法和制造设备
技术领域
本发明涉及一种具有高介电常数薄膜的半导体器件及其制造方法和制造设备，更具体来讲，本发明涉及一种提供栅绝缘膜的较高性能和较低功耗的半导体器件及其制造方法和制造设备，该栅绝缘膜构成MOSFET(金属氧化物半导体场效应晶体管)。
背景技术
氧化硅膜具有工艺稳定性和良好的电绝缘，并被用于MOSFET的栅绝缘材料。近年来随着器件的小型化，减薄栅绝缘膜已日益增长，并且根据比例缩小规则的要求，100nm或更短栅极长度的器件需要作为栅绝缘膜的氧化硅膜的厚度为1.5nm或更薄。然而，如果使用了这种超薄的绝缘膜，一旦将栅偏压加到栅极上，则夹在栅绝缘层和栅极之间的隧穿电流的大小相对于源/漏极电流变成不可忽视的值，并超过了器件设计可允许的范围。这将成为提升MOSFET的更高性能和更低功耗的一大障碍。因此，正进行研究和开发，目的在于使有效的栅绝缘膜的膜厚度变薄和将隧穿电流控制在可允许值之内。
其中一种是将氮添加到氧化硅膜中的方法，由此将介电常数增加为超过纯氧化硅膜的介电常数，并在不减薄物理膜的厚度的情况下减小了有效的、也就是电性的栅绝缘层的膜厚度，。这种氮氧化硅膜的制备技术包括在含有氮的气体诸如氨(NH3)中对氧化硅膜进行高温热处理的方法，由此在硅衬底的表面上形成氧化硅膜后将氮引入氧化硅膜中。然而，该方法引起了以下问题：在气体气氛的热处理致使氮隔离进入氧化硅膜和硅衬底之间的界面中，而引起界面电特性变差。在氧化硅膜的情况下，通常能够实现优质的接合，具有较少的界面粗糙度和缺陷密度。然而，如果通过上述的技术制备氮氧化硅膜，则界面中的隔离氮将会增加界面粗糙度和界面缺陷密度。
因此，近年来已研究了其中将氧化硅膜暴露到氮等离子体以选择性地氮化表面侧的技术(等离子体氮化技术)。在应用该等离子体的技术中，能够将界面的氮浓度控制为较低的程度并使由上述的氮引起的电特性变差最小化。然而，纯氮氧化硅膜的相对介电常数仅为氧化硅膜的两倍，且通过添加氮到氧化硅膜得到较高介电常数的绝缘膜是有限度的。因此，使相对介电常数增加到不小于10理论上是不可能的。
因此，作为在其中器件小型化被进一步发展的下一代技术，还进行了一种尝试，试图采用相对介电常数不小于10的薄膜材料或是作为这些材料与用作栅绝缘膜的硅的合成材料的硅酸盐薄膜，来代替氧化硅膜或氮氧化物膜。至于这些高介电常数材料，正研究Al2O3、ZrO2或HfO2和稀土元素氧化物诸如Y2O3及镧系元素稀土元素氧化物诸如La2O3作为备选材料。其依据在于存在这样的厚度，即使栅极长度被最小化，使用这些高介电常数膜仍能防止隧穿电流，同时依照比例规律保持栅绝缘膜的电容量。
注意到，假设栅绝缘材料是氧化硅膜而不管栅绝缘膜材料的类型如何，根据栅电容量的反算得到的膜厚度称为硅有效氧化物厚度。更具体来讲，使绝缘膜的相对介电常数和氧化硅膜的相对介电常数分别为eh和eo，绝缘膜的厚度为dh，则硅有效的氧化物厚度为de＝(eo/eh)。该公式表明：如果使用介电常数eh比eo大的材料，则即使具有厚的物理膜厚度的绝缘膜也能够有效地和电性地等效于薄氧化硅膜。氧化硅膜的相对介电常数eo约为3.9，结果，例如，如果使用具有比它高10倍的相对介电常数eh＝39的高介电膜，则即使是15nm厚的绝缘膜的物理膜厚度也将有效地和电性地使1.5nm的硅有效氧化物厚度为能够急剧的减少隧穿电流。
另外，金属氧化物和硅酸盐薄膜均具有如下特征。如果使用金属氧化物诸如ZrO2和HfO2作为高介电常数栅绝缘膜，则可获得较高的相对介电常数。另一方面，认为虽然在其中含硅的硅酸盐材料中相对介电常数降低，但与将金属氧化物直接连接到硅衬底上的情况相比，增强了热稳定性，而且改善了界面电特性。
如上所述，下一代MOSFET的开发考虑采用高介电常数薄膜作为栅绝缘膜材料，且采用使用不同种类的源气体的CVD(化学气相淀积)或以原子层为基础控制CVD淀积的ALD(原子层化学气相淀积)，作为在硅衬底的表面上淀积高介电常数薄膜的技术。
在高介电常数栅绝缘膜开发的初期阶段，为了研究材料曾使用诸如溅射、反应性溅射或分子束淀积的物理蒸发方法。在这些淀积技术中，曾报告了如下例子：其中将高介电常数膜直接淀积在硅衬底的表面上，以及其中将超薄的氧化硅膜更准确的说是通常小于1nm厚度的薄膜***到高介电常数薄膜和硅衬底之间的界面中，用于控制CVD或ALD淀积的早期反应和改善高介电常数薄膜和硅衬底之间界面的热稳定性。在后者的情况下，在硅衬底的表面上形成超薄氧化硅膜，然后通过不同种类的淀积方法进行高介电常数薄膜的淀积。在这些淀积技术中的共同性是需要在硅衬底表面上的化学计量组份，或者淀积与氧浓度不太多或不太少的硅酸盐组份一致的高介电常数薄膜，特别是诸如膜中氧缺乏的结构缺陷将致使电特性变差和漏电流增加。
迄今，已研究了关于通过上述的薄膜淀积方法制备的各种高介电常数材料的特性。在这些当中，下一代MOSFET的开发所面临的最大的技术问题是提高高介电常数薄膜和硅衬底之间的界面电特性。更具体来讲，高介电常数薄膜界面和硅衬底之间的界面缺陷密度比氧化硅膜和硅衬底之间的界面缺陷密度高一到两个数位，迁移率变差由于界面缺陷捕获的电荷而变得更显著，且MOSFET的电流驱动能力下降。这抵消了栅绝缘膜变薄的效果。
至于提高界面电特性的手段，正在研究一种结构，在其中将氧化硅膜***高介电常数膜和硅衬底之间的界面中作为界面氧化层。决定电特性的界面结构与一种高介电常数薄膜的制备方法有很深的关系。例如，即使通过CVD或溅射方法将高介电常数薄膜直接淀积在硅衬底的表面上，当在淀积期间引入氧化剂时或当大量的剩余氧存在于淀积设备中时，硅衬底的氧化也与薄膜淀积同时进行以形成主要包括氧化硅膜的界面层。很难独立地控制这些界面层的淀积，因此无法独立地设计优化界面电特性的结构。
此时，有意***氧化硅膜作为界面氧化层的技术包括：在淀积高介电常数薄膜之前预先在硅衬底的表面上形成超薄氧化硅膜的方法和在进行热处理以允许生长氧化硅膜前淀积高介电常数薄膜的方法。前一方法具有氧化硅膜的***增强了界面热稳定性的效果。然而，被认为很重要的是，由于氧化硅膜的低相对介电常数，所以在硅衬底表面上形成的超薄氧化硅膜的膜厚度应为0.6nm或更薄。另外，在超薄氧化硅膜上淀积高介电常数薄膜的工艺中，超薄基础氧化硅膜有时发生改变，因此使超薄氧化硅膜和硅衬底之间的界面特性变差。后一方法是利用氧容易在高介电常数薄膜中扩散以形成界面层的现象的方法。然而，在高介电常数膜中的金属元素在热处理工艺时扩散到界面层中的情况下，无法以优良的电特性形成氧化硅膜和硅衬底之间的理想界面。
以这种方式，现有技术有如下问题：虽然为了改善具有高介电常数的栅绝缘膜的界面电特性，以良好的膜质量形成高介电常数薄膜很有必要，同时保持氧化硅膜和硅衬底之间优质的界面，但很难分离和控制包括氧化硅膜的界面层的形成工艺和高介电常数膜的淀积工艺。
发明内容
所述覆盖层的膜厚度可为1nm或更薄。
所述覆盖层的膜厚度可为0.5nm或更薄。
所述的绝缘膜结构可具有组份调制(composition modulation)，其中在所述的硅区附近，在膜厚度方向上的硅的组份在最低部分和最高部分上高且在中央部分低。
所述的绝缘膜结构可具有组份调制，其中在所述的硅区附近，在膜厚度方向上的所述至少一种金属元素的组份在最低部分和最高部分上低且在中央部分高。
优选的是所述绝缘膜结构的等效氧化物厚度比所述至少一种金属元素扩散到其中的氧化硅的等效氧化物厚度小。
构成所述至少一个硅酸盐区的所述氧化硅可以是其中已被引入氮的氮氧化硅。
在所述至少一个硅酸盐区中的所述至少一种金属元素的浓度分布可以是通过在大气气压以下减压氧气条件下热处理得到的分布。
所述的绝缘膜结构还可包括由氮化硅和氮氧化硅中任意一种构成的覆盖区。
所述覆盖区的厚度可以是0.5nm或更薄。
所述的导电区可包括栅极，并且所述的绝缘膜结构可包括栅绝缘膜，且通过施加器件工作电压之内的栅偏压，栅极电容量-偏压特性的滞后宽度可以是5mV或更小。
所述的绝缘膜结构可包括由含至少一种金属元素的氧化硅构成的硅酸盐区和由不含所述至少一种金属元素的氧化硅构成的氧化硅区，且所述绝缘膜结构的物理厚度可以为3.5nm或更薄，所述硅酸盐区的物理厚度比所述氧化硅区的物理厚度薄。
所述硅酸盐区的物理厚度可以是1.5nm或更薄。
所述的导电区可包括栅极，所述的绝缘膜结构包括栅绝缘膜，该栅极具有氮化膜侧壁。
本发明的第二方面提供了一种包括绝缘膜结构的半导体器件的制造方法，该绝缘膜结构将导电区与硅区电绝缘，该制造方法至少包括如下步骤：
在所述的硅区上形成基础氧化硅膜；
在所述的基础氧化硅膜上形成金属层；以及
进行热处理，由此在所述基础氧化硅膜和所述金属层之间的界面中引起硅酸盐反应，以使得在所述金属层中包含的至少一种金属元素热扩散到所述基础氧化硅膜中，以由此形成包含硅酸盐区的该绝缘膜结构，该硅酸盐区由包含热扩散到至少部分所述基础氧化硅膜区域中的所述至少一种金属元素的氧化硅构成。
可在还原性气氛下进行引起所述界面硅酸盐反应的所述热处理。
可在包含氢和氨中任意一种的气氛下进行引起所述界面硅酸盐反应的所述热处理。
所述的热扩散能够形成包括至少一个氧化硅区、至少一个富金属区(metal rich region)和所述至少一个硅酸盐区的所述绝缘膜结构，该氧化硅区由所述至少一种金属元素没有通过所述热扩散扩散到其中的氧化硅构成，所述至少一种金属元素以高的浓度扩散到该富金属区中，该硅酸盐区位于所述氧化硅区和所述富金属区之间且所述至少一种金属元素以比所述富金属区低的浓度扩散到该硅酸盐区中。
所述的硅酸盐区可具有组份调制，其中所述至少一种金属元素的组份随着靠近所述的富金属区而增加且随着靠近所述的氧化硅区而降低，相反，其中硅的组份随着靠近所述的富金属区而降低且随着靠近所述的氧化硅区而增加。
所述的富金属区可包括不含硅的金属氧化物。
所述的富金属区可包括具有比所述硅酸盐区更高的所述至少一种金属元素的浓度分布的富金属硅酸盐。
形成所述金属层的工艺可包括通过将残留氧气分压设定为1×10-6乇或更低进行的淀积工艺。
可通过使所述硅区的温度从室温升高来进行所述金属层的淀积工艺。
可在所述的热处理工艺之后进一步进行氮化处理工艺。
所述的氮化处理工艺可包括在氨中的热处理。
所述的氮化处理工艺可包括氮等离子体处理。
所述的至少一种金属元素可以是Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu中的至少仅仅任意一种。
当所述的至少一种金属元素只是Al时，该金属元素的源可包括与膜厚度不小于0.6nm的基础氧化硅膜表面相邻接的金属层，该金属层在所述的硅区上延伸。
所述的至少一种金属元素可包括Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu中的至少仅仅任意一种，且该金属元素的源可包括与膜厚度不小于1nm的基础氧化硅膜的表面相邻接的金属层，该金属层在所述的硅区上延伸。
所述金属层的形成工艺可以是在金属淀积的膜厚度为1nm或更薄的条件下进行的工艺。
所述金属层的形成工艺可以是在金属淀积的膜厚度为0.6nm或更薄的条件下进行的工艺。
可进行所述的热处理工艺，用于使在所述金属层和所述基础氧化硅膜之间的界面中的硅酸盐反应进展到所述金属层的上部，由此形成由硅酸盐制成的向上直到且包括最高部分的所述绝缘膜结构。
当通过所述的热处理工艺使未反应金属区留在所述金属层中时，还可包括在所述热处理工艺之后移除该未反应金属区的工艺。
可通过利用氢氟酸溶液或过氧化氨溶液进行移除所述未反应金属区的工艺。
还可在移除所述的未反应金属区的工艺之后包括用于改善膜质量的热处理工艺。
在所述的金属层形成工艺之后和在所述热处理工艺之前，还包括在所述金属层上淀积由含硅的绝缘膜构成的覆盖层的工艺，以由此进行所述的硅酸盐反应以使所述至少一种金属元素热扩散到所述基础氧化硅膜和所述的覆盖层中，以由此形成由含有被热扩散到至少部分所述基础氧化硅膜的区域中的所述至少一种金属元素的氧化硅构成的第一硅酸盐层，而且形成由含有被热扩散到至少部分所述覆盖层的区域中的所述至少一种金属元素的硅绝缘体构成的第二硅酸盐层。
所述的覆盖层可包括以下中的任意一种：氧化硅膜、氮氧化硅膜、氮化硅膜和这些之中的至少两种的层叠结构。
所述的覆盖层的膜厚度可以是1nm或更薄。
所述的覆盖层的膜厚度可以是0.5nm或更薄。
所述的绝缘膜结构可具有组份调制，其中在所述硅区附近，在膜厚度方向上的硅的组份在最低部分和最高部分上高且在中央部分低。
所述的绝缘膜结构可具有组份调制，其中在所述硅区附近，在膜厚度方向上的所述至少一种金属元素的组份在最低部分和最高部分上低且在中央部分高。
包括所述硅酸盐区的所述绝缘膜结构的等效氧化物厚度可以比所述基础氧化硅膜的等效氧化物厚度小。
所述的基础氧化硅膜可包括在其中已被引入氮的氮氧化硅膜。
可低于大气压的减压氧气条件下进行所述的热处理工艺。
所述的硅区可包括硅衬底，所述的导电区包括栅极，且所述的绝缘膜结构包括栅绝缘膜。
本发明的第三方面提供了一种具有栅绝缘膜的半导体器件的制造设备，该栅绝缘膜将栅极与硅衬底电绝缘，该制造设备包括：
淀积室，引入其上形成了基础氧化硅膜的所述硅衬底；
金属蒸发机构，通过该金属蒸发机构将金属层淀积在被引入该淀积室中的所述硅衬底的所述基础氧化硅膜上；和
真空泵，控制所述淀积室中的残留氧气分压，
其中所述的金属蒸发机构允许所述真空泵使残留氧气分压为1×10-6乇或更低，以在所述的基础氧化硅膜上淀积金属层。
所述的制造设备还可包括衬底加热机构，通过该衬底加热机构对引入到所述淀积室中的所述硅衬底加热。
所述的金属蒸发机构能够使蒸发源和衬底之间的距离被设定为不小于100mm，以在所述的基础氧化硅膜上淀积所述的金属层。
附图说明
图1A至图1D是在根据本发明的一个实施例中的半导体器件中的绝缘膜结构的制造工艺的纵剖面图，该绝缘膜结构包括包含于半导体器件中的硅酸盐高介电常数的薄膜。
图2是表示在根据本发明一个实施例的栅绝缘膜结构中包括的硅酸盐高介电常数薄膜的膜厚方向上的金属元素浓度分布的图。
图3A是表示绝缘膜结构的纵剖面图，其中通过图1C中的金属层和基础氧化硅膜之间的界面反应使未反应区留在金属层的上部上。
图3B是表示在移除上部的未反应区并进一步改善图3A所示的热处理后的绝缘膜结构的纵剖面图。
图4是用于说明栅绝缘膜的物理膜厚度A和B，即在栅绝缘膜中含金属元素的金属硅酸盐区的物理膜厚度A和不含金属元素的氧化硅区的物理膜厚度B的关系的图。
图5是表示被应用了根据图2所示的本发明的绝缘膜结构的半导体器件的一个实例的部分纵剖面图。
图6A至图6D是在根据本发明另一实施例的半导体器件中包括的硅酸盐高介电常数薄膜的绝缘膜结构的制造工艺的部分纵剖面图。
图7是表示在图6D中所示的绝缘膜结构中包括的硅酸盐高介电常数薄膜的膜厚度方向上的金属元素浓度分布的图。
图8A至图8D是表示根据本发明第一实例的半导体器件中包括的硅酸镧高介电常数薄膜的制造工艺的纵剖面图。
图9是表示用于制造图8A至图8D中所示的硅酸镧高介电常数薄膜使用的真空蒸发设备的结构的图。
图10是表示根据图8D中所示的硅酸镧高介电常数薄膜的电容量-电压特性和电流-电压特性得到的等效氧化物厚度和漏电流之间的关系图。
图11A至图11D是表示根据本发明第二实例的半导体器件中包括的硅酸铪高介电常数薄膜的制造工艺的纵剖面图。
图12是表示图11A至图11D中所示的硅酸铪高介电常数薄膜的制造工艺所使用的溅射淀积设备2的结构的概观图。
具体实施方式
以下，将结合附图详细地描述本发明的实施例。
图1A至图1D是在根据本发明的一个实施例中绝缘膜结构的制造工艺中的部分纵剖面图，该绝缘膜结构包括包含于半导体器件中的硅酸盐高介电常数的薄膜。图2是表示在根据本发明一个实施例的栅绝缘膜结构中包括的硅酸盐高介电常数薄膜的膜厚方向上的金属元素浓度分布图。
在本实施例中的高介电常数薄膜的制造工艺中，在对图1A中所示的硅衬底101的表面氢终端处理后，形成了包括氮氧膜的基础氧化硅膜103，如图1B所示。如图1C所示，将金属元素提供到基础氧化硅膜的表面，以形成金属层104。如图1C所示，通过热处理在硅衬底101上形成包括硅酸盐区的绝缘膜结构105。没有在硅衬底101上直接淀积包括硅酸盐的高介电常数的膜层，而是通过以热处理引起基础氧化硅膜103和金属层104之的界面反应，在硅衬底101上形成包括硅酸盐区的绝缘膜结构105作为高介电常数薄膜。
首先，在硅衬底101的表面上形成高质量的基础氧化硅膜103，如图1B所示。注意到，对硅衬底101进行氢终端(hydrogen termination)处理，其通过将表面终端氢102与余下的硅原子的价臂相结合而消除了不稳定的末结合键(dangling bonds)。基础氧化硅膜103的膜厚度优选的是被设定为与常规表面***层的膜厚常用的0.6nm或更小的厚度相比一样厚，以及最终所需要的绝缘膜结构105的电性膜厚，即形成了与等效氧化物厚度一样厚的基础氧化硅膜103。虽然以后将结合图2给出详细的说明，但绝缘膜结构105包括用作通过界面反应将金属元素引入其中的高介电常数膜的硅酸盐区105-2和没有金属元素引入其中的氧化硅区105-1。
图1B中所示的基础氧化硅膜103的形成方法不需具体的限制，但可以采用公知的热氧化膜形成工艺作为一个示范例。在该情况下，需要基础氧化硅膜103是超薄的，与最终形成的高介电常数栅绝缘膜结构105的等效氧化物厚度一样薄，以便RTO(快速热氧化)有用。注意到，通过湿法工艺形成的化学氧化物能够容易地形成超薄的基础氧化硅膜103，但由于界面电特性变差而在本发明中不太能够发挥出作用。而且，从减小等效氧化物厚度的角度来看，要求在硅衬底101表面上形成的基础氧化硅膜103的膜厚、也就是在引起界面反应之前的基础氧化硅膜103的膜厚减小，如图1B所示的工艺。然而，在以下描述的工艺中，为了使金属元素扩散到基础氧化硅膜103中，且为了保持基础氧化硅膜103和硅衬底101之间高质量的界面，优选的是基础氧化硅膜103的膜厚通常不小于1nm。然而，当选择像AL这样的、金属元素向基础氧化硅膜103中的扩散不是很显著的元素时，可以将基础氧化硅膜的膜厚减小到最小约0.6nm的程度。
另外，有用的是这样的氮氧化膜被用作基础层，在该氮氧化膜中，例如几个百分比的微量的氮被引入到基础氧化硅膜103中。在该情况下，一种这样的结构是有用的，在该结构中，基础氧化硅膜103的表面通过彻底氮化(radical nitriding)工艺被选择性氮化使得氮不会被分离进界面中。
接下来，如图1C和图1D所示，将构成硅酸盐的金属元素提供到基础氧化硅膜103的表面上，然后通过在提供金属元素期间或之后执行的热处理工艺，在除了与作为基础氧化硅膜103的一部分的硅衬底101的界面相附近的区域外的区域中，特别是在基础氧化硅膜103的上层部分上，使金属元素扩散到基础氧化硅膜103中来形成硅酸盐层105-2，在该硅酸盐层105-2中硅氧化物转换成了硅酸盐。
可以将诸如CVD化学方法和溅射淀积之类的物理蒸发方法视作用于将金属元素提供到基础氧化硅膜103的表面的方式。特别地，考虑到构成高介电常数膜的金属元素的氧化速度非常快，优选的是采用这样一种超高真空的溅射方法，该方法能够在如图1B所示的金属层104的形成工艺期间，将处理气氛中的残留氧气分压减少到1×10-6乇或更低。另外，通过溅射方法进行的金属淀积要求减少在淀积时对基础氧化硅膜103的损伤，并且隔开溅射蒸发源和硅衬底101之间的距离、以及在快速的离子或大量的光子没有进入硅衬底101的情况下提供金属变得重要。通常，蒸发源和衬底晶片之间的距离必须不小于100mm，且优选的是确保距离不小于200mm的远程型淀积设备。而且，提供金属的理想方法包括通过电子束加热金属材料的真空蒸发方法，或类似方法。
在提供金属元素形成金属层104的工艺中，上述的气氛气体和真空度很重要。更具体地，难以保持与硅衬底101的理想界面，是因为在通过氧气氛下的金属蒸发诸如反应性溅射和反应性蒸发进行的常规淀积方法中，氧化反应与提供金属元素一起进行以形成化学计量的金属氧化物，导致从淀积早期阶段开始的界面反应的进行。然而，在如本发明这样地提供金属元素时残留氧气分压为1×10-6乇或更低的条件下，如果将金属元素提供到与从前相比更厚的不小于1nm的基础氧化硅膜103上，尽管部分金属元素由于受到微量残留氧气的影响而可能进入氧化状态，但很好地保存了基础氧化硅膜103和硅衬底101之间的界面结构。
在热处理工艺时，在含有大量氧缺乏的金属反应区中进行的氧化工艺中，界面反应被加速。这使得在热处理工艺时能够有效地进行基础氧化硅膜103和金属层104之间的界面硅酸盐反应。例如，如果在残留氧气分压为1×10-6乇或更低的条件下利用真空蒸发方法将Zr元素提供到基础氧化硅膜103，则在基础氧化硅膜103的膜中的Si-O键的状态不会出现变化，且由于Zr元素的快速氧化速度，大多数的Zr元素即使是在上述残留氧气分压下也将被氧化。然而，在金属反应区中存在大量氧缺乏的事实以及杂乱的原子排列的结构，可以通过X射线光电子光谱法的评价方法等来确定，因此使得在热处理工艺时能够有效地进行界面硅酸盐反应。与此相反，如果在残留氧气分压在高于1×10-6乇的条件下提供金属元素，则金属反应区中氧缺乏的量将急剧下降，并且在热处理工艺时界面硅酸盐反应将受到抑制。
注意，尽管仅仅将金属元素引入基础氧化硅膜103中会引起包含大量的氧缺乏的硅酸盐结构，但在金属扩散到基础氧化硅膜103中后提供附加的减压氧化处理能够消除硅酸盐层105-2的氧缺乏，同时保持具有硅衬底101的界面态，因为与基础氧化硅膜103中的氧扩散相比，在诸如硅酸盐的高介电常数薄膜中的氧扩散快速地进行，且金属元素进一步氧化的速度极快。
另一方面，在诸如HfO2和ZrO2的高介电常数薄膜与硅衬底101之间的界面是热稳定的。然而，如果将构成其为高介电常数膜的硅酸盐层105-2的金属元素提供到基础氧化硅膜103的表面上，则金属原子与氧原子的键金属-O键比Si-O键强，因此将形成硅酸盐键(金属-O-Si)，且通过在提供金属元素期间或在提供金属元素后热处理工艺期间升高衬底的温度，可以促进界面硅酸盐形成的反应。因此，借助具有化学计量膜组份的金属氧化物，界面反应将被加速到比界面氧化速度更快。
同时，在提供金属元素形成金属层104的工艺中，升高硅衬底101的温度同样是有效的。即使是在由于金属元素的极其快速的氧化速度而引起降低的残留氧气分压的设备中，仍有可能出现金属层104的氧化。因此，在提供金属元素来加速与基础氧化硅膜103的反应、即在提供金属元素的同时发生的金属元素扩散期间，使硅衬底101的温度升高是有用的。然而，即使将硅衬底101的温度设置在室温，在如上所述的金属反应区中将存在大量的氧缺乏。因此，即使在提供金属元素后进行热处理，界面反应即金属元素扩散也会被加速。
可以将用于热处理工艺的条件视为包括以金属元素扩散为主要目降低氧气分压下的条件，和在以减少氧缺乏为主要目的时气氛中包含氧气的条件。然而，硅酸盐层105-2中的氧缺乏降低即使是在微小氧气分压下也会发生，，从而可以减少在热处理期间的氧气分压，以获得基础氧化硅膜103和硅衬底101之间的界面氧化受到抑制的条件。
这提供了一种结构，在该结构中，对金属元素扩散到基础氧化硅膜103中的工艺条件进行优化防止了金属元素到达基础氧化硅膜103和硅衬底101之间的界面，而且这还提供了绝缘膜结构105，如图1D所示，该绝缘膜结构105由氧化硅区105-1、硅酸盐区105-2和富金属区105-3组成。
如图2所示，在膜厚度方向即绝缘膜结构105的深度方向上的金属元素浓度分布中，金属元素浓度在绝缘膜结构105的表面上是最高的，且随着绝缘膜结构105的深度增加而降低，结果金属元素浓度在在绝缘膜结构105表面起的某一深度处接近零。更具体来讲，没有金属元素扩散到与硅衬底101的界面的附近区域中，使得金属元素浓度基本上为零。换句话说，在绝缘膜结构105中，接近与硅衬底101相接的界面的区域成为不包含金属元素的氧化硅区105-1。在绝缘膜结构105和硅衬底101之间的界面中，可以保持与在图1B所示的工艺中在硅衬底101的表面上形成基础氧化硅膜103之后立即提供的一样优质的界面结构。另一方面，在绝缘膜结构105的上部中金属组份较高，然而在绝缘膜结构105的表面上，依靠金属扩散工艺或热处理条件，来确定不含硅的金属氧化物或富金属硅酸盐。包括该金属氧化物或富金属硅酸盐的上部区称为富金属区105-3。在绝缘膜结构105中，氧化硅区105-1和富金属区105-3之间的区域称为硅酸盐区105-2。硅酸盐区105-2具有组份调制，且随着接近富金属区105-3，金属元素浓度也就是金属组份增加并且硅组份降低，而随着接近氧化硅区105-1，金属元素浓度即金属组份降低并且硅组份增加。更具体来讲，绝缘膜结构105邻接硅衬底101，且包括以下区域：一个是氧化硅区105-1，没有金属元素被上述界面反应引入其中；一个是组份调制的硅酸盐区105-2，在氧化硅区105-1上延伸并具有通过伴随上述界面反应引入金属元素而得到的组份调制；以及一个是富金属硅酸盐区105-3，在硅酸盐区105-2上延伸并具有高的金属元素浓度即金属组份。注意，图2中示出了在包含硅酸盐区的绝缘膜结构105上形成的栅极106。
提供到基础氧化硅膜103的表面上形成硅酸盐的金属元素包括Zr、Hf、Ta、Al、Ti和Nb，或稀土元素Sc和Y，或镧系元素系列La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu。由本发明提议的高介电常数膜的制备方法可以应用到所有的这些金属元素，但金属扩散到基础氧化硅膜103中的速度随着材料特性的不同而变化。例如，由La代表的镧系元素氧化物具有易于与氧化硅混合的特性，且相对地容易发生到基础氧化硅膜103中的金属扩散。另一方面，Al等不容易扩散到基础氧化硅膜103中，但从原子级角度来看，其形成了界面层。另外，Zr、Hf等的特性位于这些特性中间。因此，有必要针对上述每种材料进行金属提供和扩散条件的最优化。
在这些当中，依赖于金属提供的金属淀积层的膜厚是重要的工艺参数，其由于以下原因决定了半导体器件的特性。当金属淀积的膜厚度比必要的厚时，基础尽管执行了在与氧化硅膜相接的界面中形成硅酸盐的工艺，但在金属层的上部中金属组份很高，且在一些情况下，形成了不含硅的厚金属氧化层。该不含硅的金属氧化层具有高的相对介电常数，且在减小穿过栅绝缘膜的漏电流时是有效的，但热稳定性变差。而且，当金属氧化物中的固定电荷密度很高时，将出现诸如器件出现工作电压偏移之类的可靠性方面的问题。因此，在形成良好电特性的硅酸盐高介电栅绝缘膜时，在最优化上述的基础氧化膜厚度之外还将金属淀积层的膜厚最优化是很重要的。
另外，至于基础氧化硅膜和上金属层之间的扩散反应，优选的是金属层104的所有区域都起反应。在未反应区留在金属层104中的情况下，将引起栅绝缘膜的特性变差。在这种情况下，可以移除或隔开金属层104中的未反应区，以便只将通过与基础氧化膜进行的界面反应所形成的区域用作栅绝缘膜。
图3A是表示绝缘膜结构105的纵剖面图，其中通过图1C中的金属层104和基础氧化硅膜103之间的界面反应，使未反应区105-5留在金属层104的上部上。图3A中所示的绝缘膜结构105包括以下区域：一个是氧化硅区105-1，其与硅衬底101邻接并没有金属元素被上述界面反应引入其中；一个是组份调制的硅酸盐区105-2，其在氧化硅区105-1上延伸并具有通过伴随上述界面反应引入金属元素而进行的组份调制；一个是富金属硅酸盐区105-3，其在硅酸盐区105-2上延伸并具有高的金属元素浓度即金属组份；以及一个是上部的未反应金属区105-5，其在富金属硅酸盐区105-3上延伸。如上所述，上部的未反应金属区105-5使栅绝缘膜的特性变差，所以上部的未反应金属区105-5被移除，并紧接着进一步进行改善热处理。图3B是表示在移除图3A所示的上部的未反应金属区105-5、并紧接着进一步进行改善热处理之后的栅绝缘膜结构105的纵剖面图，。例如能够通过蚀刻移除未反应金属区105-5。作为湿法蚀刻溶液，可以使用基于(basedon)稀释的氢氟酸溶液或过氧化氨溶液的溶液。而且，通过在移除未反应金属区105-5的工艺之后进行附加的热处理，可以改善栅绝缘膜的特性。
另外，用于实现从图1C中所示的金属层104到基础氧化硅膜103中的金属扩散的热处理工艺在还原性(reducing)气氛下被执行，由此使得能够更有效地实现金属的到基础氧化硅膜103中的扩散反应。其目的是通过在从金属扩散中移除氧原子的条件下执行热处理，使上述的上部反应区氧缺乏，以便到基础氧化硅膜103中的金属扩散。氢气氛和氨气氛与上述的还原性气氛同样地有效。而且，优选的是进行在氧气氛下的热处理，即在上述在还原性气氛中的处理之后进行的氧化处理，由此弥补了由界面反应形成的金属硅酸盐膜中的氧缺乏。
另外，在形成上述的各种高介电常数栅绝缘膜后，将氮引入膜中在提高高介电常数膜的热电阻时是有效的。上述的氮化工艺包括氨中的热处理或氮等离子体处理。
另外，在形成上述的各种高介电常数栅绝缘膜105后和在形成栅极106前，形成包括膜厚为1.0nm或更薄的且优选为0.5nm或更薄的氮化硅膜的覆盖层或包括氮氧化硅膜的覆盖层是有效的，其目的在于抑制高介电常数绝缘膜105和栅极106之间的界面反应。
有效的是这样的栅绝缘膜结构，其特征在于：高质量的高介电常数栅绝缘膜结构105具有物理膜厚度为3.5nm或更薄的栅绝缘膜层105，其被提供在硅衬底101和栅极106之间，且存在于其上层部分上的含金属的硅酸盐层的物理膜厚度比最初形成的基础氧化硅膜的膜厚度薄，且示于图1C中。图4是用于说明厚度A和B即在栅绝缘膜105中含金属元素的金属硅酸盐区的厚度A和不含金属元素的氧化硅区的厚度B的关系的图。此处，含金属元素的金属硅酸盐区与图3B中的组份调制的硅酸盐区105-2和富金属硅酸盐区105-3等效，而不含金属元素的氧化硅区与图3B中的氧化硅区105-1等效。而且，从改善栅绝缘膜105的电特性和可靠性的角度来看，金属硅酸盐区的厚度A优选为1.5nm或更薄。
图5是表示被应用了根据本发明图2所示的绝缘膜结构的半导体器件的一个实例的部分纵剖面图。场效应晶体管包括硅衬底101、选择性地形成在硅衬底101中的源区109-1和漏区109-2、具有形成在硅衬底101表面上的上述栅绝缘膜结构的栅绝缘膜105、形成在栅绝缘膜105上的栅极106、形成在栅极106侧壁上的氮化膜侧壁107和形成在氮化膜侧壁107上的氧化膜侧壁108。优选的是提供氮化膜侧壁107，目的在于保护栅极蚀刻后暴露出的栅侧壁部分。
而且，上述的高介电常数栅极膜特征在于通过在器件工作电压之内施加偏压，栅极电容量-栅压曲线的滞后为5mV或更低。
另外，上述的描述已经指示出一种在基础氧化硅膜上形成作为金属扩散源的金属层以便对该层叠结构进行热处理的工艺，来作为利用氧化硅膜和金属层之间的界面反应进行的硅酸盐形成。然而，还可以在基础氧化硅膜上形成金属层后，进一步在金属层上形成上覆盖层，并接着进行热处理以使金属从金属层扩散到分别在金属层之上和之下的上覆盖层和基础氧化硅膜中，以形成具有组份调制的金属硅酸盐栅绝缘膜。
图6A至6D是在根据本发明另一实施例的半导体器件中包括的硅酸盐高介电常数薄膜的绝缘膜结构的制造工艺的部分纵剖面图。
如图6A所示，在硅衬底101上形成基础氧化硅膜103。如图6B所示，将金属元素提供到基础氧化硅膜103的表面上，以形成金属层104。如图6C所示，在金属层104上形成覆盖层110。如图6D所示，通过热处理在硅衬底101上形成包括硅酸盐区的绝缘膜结构105。没有将包括硅酸盐的高介电常数膜层直接淀积在硅衬底101上，而是通过进行热处理以便在基础氧化硅膜103与金属层104之间的界面以及覆盖层110和金属层104之间的界面中引起硅酸盐反应，将金属从金属层104热扩散到基础氧化硅膜103和覆盖层110中，从而形成图6D所示的包括硅酸盐区的绝缘膜结构105。绝缘膜结构105′可选自以下区域：一个是氧化硅区105-1，其在硅衬底101上延伸且没有金属元素引入其中；一个是第一硅酸盐区105-2，其在氧化硅区105-1上延伸并通过上述硅酸盐反应使金属热扩散到其中；一个是富金属区105-3，其在第一硅酸盐区105-2上延伸；以及一个是第二硅酸盐区105-4，其在富金属区105-3上延伸并通过上述硅酸盐反应使金属热扩散到其中。上述的基础氧化硅膜103可选自氧化硅膜和氮氧化硅膜的组合。覆盖层110可选自硅层、氧化硅膜层、氮化硅层和氮氧化硅膜层的组合。而且，有效的是使用1nm或更小、优选0.5nm或更小作为覆盖层110的膜厚度的超薄膜。注意到，为了避免冗长，将省略与上文结合图1A至图1D描述的制造工艺重复的说明。
图7是表示在图6D所示的绝缘膜结构105′中包括的硅酸盐高介电常数薄膜的膜厚度方向上的金属元素浓度分布图。如图7所示，对于在膜厚度方向即绝缘膜结构105′的深度方向上的金属元素浓度分布，金属元素浓度分布在富金属区105-3中最高，且随着离开第一和第二硅酸盐区105-2和105-4中的富金属区105-3的距离的增加而降低。更具体来讲，在第一硅酸盐区105-2中，金属元素浓度随着深度的增加而降低，而在第二硅酸盐区105-4中，金属元素浓度随着深度的增加而增加。即，在靠近与硅衬底101相接的界面的区域中，没有金属元素扩散，结果金属元素浓度基本上为零。即，在绝缘膜结构105′中，靠近与硅衬底101相接的界面的区域是不含有金属元素的氧化硅区105-1。
(实例)
(第一实例)
图8A至图8D是表示在根据本发明第一实例的半导体器件中包括的硅酸镧高介电常数薄膜的制造工艺的纵剖面图。图9是表示用于制造图8A至图8D中所示的硅酸镧高介电常数薄膜使用的真空蒸发设备的结构的概观图。图10是表示从图8D中所示的硅酸镧高介电常数薄膜的电容量-电压特性和电流-电压特性得到的等效氧化物厚度和漏电流之间的关系图。
在第一实例中，形成基础氧化硅膜103作为基层，使用La作为金属元素形成硅酸镧高介电常数薄膜205，利用硅酸镧高介电常数薄膜205验证半导体器件的特性。
如图8A所示，在清洗硅衬底101后，用氢氟酸处理移除表面氧化膜，并通过RTO表面氧化硅衬底101以形成具有膜厚为1.1nm的基础氧化硅膜103。通过在减压氧气条件下(500Pa)使衬底温度达到700℃，进行RTO。
接下来，其中形成基础氧化硅膜103的硅衬底101被装配在晶片运送***403上，并通过晶片引入室402将硅衬底101引入淀积室401中，以通过利用电子束蒸发装置406的LA蒸发源的电子束加热(电子束蒸发)，在基础氧化硅膜103上淀积金属镧层204。在淀积金属元素期间，通过用粗选真空泵408和主空气泵407进行真空处理将淀积室401的真空度设定为2×10-9乇或更低的条件，并通过室温和衬底加热装置405的加热将硅衬底101的衬底温度设定为500℃。
接下来，将其上淀积金属镧层204的硅衬底101从淀积室401取出，且为了补偿膜中的氧缺乏，在氮气氛下在500℃进行热处理10分钟，以形成由氧化硅膜区205-1、La硅酸盐区205-2和富La区205-3构成的硅酸镧高介电常数薄膜205。利用水平型石英反应器进行热处理工艺，以便借助处理气氛中的残留氧或晶片输送时吸收的氧，使氧引入膜中并使金属扩散到基础氧化硅膜103中。
对于以这种方式形成的硅酸镧高介电常数薄膜205，对其电容量-电压和电流-电压特性进行了评估，对其等效氧化物厚度(EOT)和漏电流(Jg)进行了测量，并且与基础氧化硅膜103的特性进行了比较。将比较结果示于图10中。
图10分别示出了在镧淀积时硅衬底101温度为室温和500℃的不同条件下受到比较的样品的各自的特性结果，其揭示了在与基础氧化硅膜103相比时，漏电流在所有的样品都被减少了。
另外，通过使在镧淀积时的硅衬底101的温度为500℃而被执行了比较的样品，显示出了等效氧化物厚度比基础氧化硅膜103的膜厚度薄，由此可以确定的是镧被扩散进了基础氧化硅膜103中，且通过本发明的上述制造方法提高了高介电性。而且，在通过使在镧淀积时的硅衬底101的温度为室温而被执行了比较的样品中的等效氧化物厚度最薄的样品，显示出等效氧化物厚度比基础氧化硅膜103的膜厚度薄，由此可以确定的是即使是在硅衬底101的温度为室温的条件下仍通过金属扩散提高了高介电性。以这种方式，在镧淀积时衬底温度高的样品中，等效氧化物厚度倾向于很薄，由此确定了在镧淀积时使硅衬底101的温度升高的效果。
另外，作为测定界面态密度的结果，可以确定的是与将硅酸镧直接淀积在硅衬底101上的情况相比，通过应用本发明的制造方法，缺陷密度被减少到1/5至1/10。而且，作为使硅酸镧高介电常数薄膜205成为栅绝缘膜以便使用多晶硅栅极试制作MOSFET的结果，与将硅酸镧直接淀积在硅衬底101上的情况相比，迁移率增加了不小于50％。
(第二实例)
图11A至图11D是表示根据本发明第二实例的半导体器件中包括的硅酸铪高介电常数薄膜的制造工艺的纵剖面图。图12是表示图11A至图11D中所示的硅酸铪高介电常数薄膜的制造工艺所使用的溅射淀积设备的结构的概观图。
在第二实例中，形成氮氧化硅膜203作为基层，且利用Hf作金属元素形成硅酸铪高介电常数薄膜305，使用硅酸铪高介电常数薄膜305来验证半导体器件的特性。在第二实例中使用氮氧化硅膜203作为基础氧化膜的原因是为了通过将氮添加到高介电常数材料来改善耐热性。
在清洗硅衬底101后，用氢氟酸处理来移除表面氧化膜，并通过RTO表面氧化硅衬底101，从而形成了1.5nm膜厚的基础氧化硅膜103。通过在减压氧气条件下(500Pa)并以700℃的衬底温度来进行RTO。
接下来，利用真空设备对基础氧化硅膜103的表面进行氮化处理，在该真空设备上装配了ECR(电子回旋加速器谐振)辐射源作为等离子体源，以形成氮氧化硅膜203。在衬底温度为500℃、氮气压为0.3Pa和输入功率为100W的彻底氮化(nitrogen radical)的辐射条件下进行氮化处理。
接下来，将其中形成氮氧化硅膜203的硅衬底101装配在晶片运送***703上，并将硅衬底101经由晶片引入室702引入到淀积室701中，该淀积室701是可超高真空远程型的溅射装置。然后，使用溅射蒸发机构706进行以Hf靶为蒸发源、并以氩为溅射气体的金属层淀积，以在氮氧化硅膜203上淀积铪淀积层304。在金属元素淀积时，通过用粗选真空泵708和主空气泵707进行真空处理，将淀积室701的真空度设定为5×10-9乇或更低，将硅衬底101的衬底温度设定为室温，将溅射源和晶片之间的距离设定为300mm用于减小损伤，将氩气体部分气压设定在0.05Pa，且将输入功率设定为500W。
接下来，在淀积铪淀积层304后，在1×10-6乇或更低的真空度下、在600℃进行连续的热处理达10分钟，然后从淀积室701将硅衬底101取出。为了补偿膜中的氧缺乏，在氮气氛下、在500℃进一步进行热处理达10分钟，以形成由氮氧化硅膜区305-1、Hf硅酸盐区305-2和富Hf区305-3构成的硅酸铪高介电常数薄膜305。可利用水平型石英反应器进行热处理工艺，使得能够通过处理气氛下剩余的氧或晶片输送中吸收的氧将氧引入膜中且将金属扩散到基础氧化硅膜103中。
作为评估电容量-电压和电流-电压特性的结果，可以确定的是，有效氧化物厚度为1.45nm，且漏电流与氧化硅膜的相比，能够被多减少三至四个数位。
另外，可以确定的是：与依照现有技术通过反应性溅射方法将HfO2直接淀积在厚度为0.5nm的基础氧化硅膜103上的情况相比，应用本发明的制造方法由此将界面缺陷密度减少了约1/5。而且，作为评估关于热处理的热处理结晶温度的结果，与没有在其中引入氮的硅酸铪高介电常数薄膜305相比，耐热性提高了50℃至100℃。另一方面，作为使硅酸铪高介电常数薄膜305成为栅绝缘膜、以便使用多晶硅栅极试制作MOSFET的结果，与将硅酸铪直接淀积在硅衬底上的情况相比，迁移率增加了不小于40％。
在本第二实例中，可以确定的是：当通过使金属铪的淀积膜为0.4至0.6nm和1.0nm来制备MOSFET时，与氧化硅膜相比漏电流值分别能够减少约三个数位和约四个数位。
另外，为具有不同的金属铪膜厚度的这些器件，评估根据绝缘膜和硅衬底之间的界面中存在的电性缺陷(界面缺陷密度：点(Dit))估计得到的器件寿命(绝缘膜的可靠性)和与器件工作有关的阈值电压漂移。结果，可以确定的是在通过使金属Hf的膜厚度为0.4到0.6nm制备出的器件中，界面缺陷密度与通过使淀积膜厚度为1.0nm制备出的器件相比能减少到小于1/2，并且器件寿命(可靠性)能提高十倍或更多。而且，可确定的是在晶体管的工作电压内的电容量-栅极电压特性(C-V特性)的滞后为5mV或更小。因此，可确定的是，从减少的漏电流和诸如器件寿命的器件可靠性的角度来看，金属层的膜厚优选为1nm或更薄，且更优选为0.6nm或更薄。膜厚度的较低限制并不特别地限制，只要形成具有显著厚度的硅酸盐层即可，但当膜的厚度例如不小于0.4nm时效果显著。在进行器件设计时，可从上述膜厚的范围内选择任意的膜厚度。然而，例如，如果对减小漏电流给予优先权，则使金属淀积层的厚度为接近1nm的值的硅酸盐淀积很有效。另一方面，如果对设定器件可靠性给予优先权，则使金属淀积层的厚度为0.4至0.6nm的硅酸盐淀积很有效。
另外，可确定的是获得减少栅绝缘膜漏电流的效果以及晶体管迁移率的改善、以及确保实现可靠性的一种典型的结构，具有3.5nm或更薄的总物理膜厚，还可确定的是如果不含金属元素的基础氧化硅膜区的物理膜厚度(B)比含金属元素的硅酸盐区的物理膜厚度(A)薄，即如果满足关系A＜B，则能够获得优良的特性。该典型例子包括1.4nm的未反应基础氧化硅膜的物理膜厚、1.2nm的含金属的上硅酸盐层的物理膜厚和1.75nm的电性膜厚。
而且，为了制造上述的晶体管结构，当在栅极侧壁上形成包括氮化硅膜的侧壁时，具有短栅极长的小晶体管提供了良好的晶体管特性。
另外，在上述的实例中Hf金属用作金属扩散源，但有用的是在金属Hf淀积期间引入氮作为溅射气体来淀积HfN(氮化铪)。在以与上述相似的方式淀积HfN后，通过在1.5nm厚的基础氧化硅膜上进行热处理能够制备Hf硅酸盐膜(HfSiON)。在Hf硅酸盐膜中氮残留少至约4％，因为膜中的部分氮在热处理时被热吸收了。然而，可确定的是通过本淀积方法将氮引入金属硅酸盐中，由此能够使绝缘膜的结晶温度增加50℃，并通过氮的引入提高了耐热性。另外，在金属氮化物的情况下，从确保栅绝缘膜的可靠性的角度来看，当金属氮化膜的膜厚度为1nm或更薄、且优选为0.6nm或更薄时，栅绝缘膜的电容量-栅极电压特性的滞后能够为5mV。
如上所述，根据本实施例，在硅衬底101的表面上形成基础氧化硅膜103后，金属层淀积工艺和提供用于构成基础氧化硅膜103表面上的高介电常数膜的金属元素的热处理工艺能够使金属元素扩散到基础氧化硅膜103中，由此形成包括硅酸盐区的栅绝缘膜结构105作为栅绝缘膜，由此可获得能够在高介电常数薄膜和硅衬底之间的界面中形成具有基础氧化硅膜和硅衬底之间的优质界面的栅绝缘膜结构，并获得了提高界面电特性的效果，而这正是在实际使用高介电常数薄膜时长期存在的课题。
而且，根据本发明，独立地控制金属扩散到基础氧化硅膜103中能使金属元素只扩散到基础氧化硅膜103的表面侧上，使得更容易优化了没有金属元素到达氧化硅膜和硅衬底之间的界面的条件，并能够获得制备具有良好界面电特性的高介电栅绝缘膜的效果。
在这些和其它的实施例中，金属的膜厚度变薄，且金属膜完全扩散并进入到硅酸盐中以获得硅酸盐淀积。然而，如果使用了具有较厚的膜厚度的金属膜，则存在这样的可能性：具有基础氧化硅膜的未反应金属区可能被保留到热处理之后。在该情况下，可移除未反应的金属区，以便只使用制成硅酸盐的区域作为栅绝缘膜。
另外，虽然上述的第一和第二实例示出了已使用基础氧化膜和上部含金属层的双层结构的情况，但在进行热处理之前在上述的双层结构之上还形成了基于硅或氧化硅膜的覆盖层，由此能够形成在最上层上具有富硅区的结构。
在该情况下，在通过与第二实例相似的RTO和溅射淀积形成包括氧化硅膜和金属Hf的双层结构后，通过利用Si靶的溅射淀积形成了0.5nm膜厚的硅覆盖层。然后，在氧气氛下、在500℃进行2分钟的处理后，紧接着在氮中、在900℃进行热处理。通过使表面硅覆盖层氧化形成表面氧化硅膜层、同时将金属从金属Hf层扩散到上、下氧化硅层中，由该热处理形成了硅酸盐层。
该硅酸盐层厚度方向上的组份分布在与膜和硅衬底的上部相邻接的最低部分中高，在中央部分(其中最初形成金属层的部分)中低。与此相反，金属(Hf)组份指示出在膜中央部分的附近中为最大值，且Hf组份随着靠近硅界面和最上部而降低。即，已提供了具有组份分布的结构。另外，作为上述淀积方法的应用，发现使用氧化硅膜、氮氧化硅膜和氮化硅膜作为表面覆盖层以及使用金属硅酸盐层、金属铝酸盐、金属氧化层和金属氮化层作为金属扩散源很有效。
在本发明的半导体器件及其制造方法和制造设备中，在硅衬底的表面上形成基础氧化硅膜后，金属层淀积工艺和提供构成了氧化硅膜表面上的高介电常数膜的金属元素的热处理工艺能够使金属元素扩散到氧化硅膜中，由此形成硅酸盐层作为栅绝缘膜，由此能够在高介电常数薄膜和硅衬底之间的界面中形成具有氧化硅膜和硅衬底之间的优质界面的栅绝缘膜，并可以获得改善界面电特性的效果，而这正是在实际使用高介电常数薄膜时一直长期存在的课题。
而且，在本发明的半导体器件及其制造方法和制造设备中，独立地控制金属扩散到氧化硅膜中能使金属元素只扩散到氧化硅膜的表面侧上，使得更容易优化没有金属元素到达氧化硅膜和硅衬底之间的界面的条件，并能够获得制备具有良好界面电特性的高介电栅绝缘膜的效果。
注意到，上述构成组件的数量、位置、形状等并不限于上述的实施例，且在实现本发明时可以使用优选的数量、位置、形状等。注意到，在各个附图中，相同的数字表示相同的组成部分。
工业实用性
而且，本发明的应用并不限于上述实例中描述的具体器件，只要是涉及包括将导电区与硅区电绝缘的绝缘膜结构的半导体器件即可。另外，绝缘膜结构并不限于栅绝缘膜，且半导体器件包括将导电区与硅区电绝缘的器件。
虽然通过结合一些优选实施例和实例描述了本发明，但要理解的是这些实施例和实例只是用实际的实例说明本发明，而不是限制性的。虽然本领域技术人员明白，在读取说明书后，使用等效组件和技术进行各种改变和替换是容易的，但，但这些改变和替换都包含于所附权利要求书的真实的范围和精神内是很明白的。

Claims (71)

1.一种包括绝缘膜结构的半导体器件，该绝缘膜结构将导电区与硅区电绝缘，其中所述的绝缘膜结构在所述的硅区之上和所述的导电区之下延伸，所述的绝缘膜结构还包括由含有至少一种受到热扩散的金属元素的氧化硅构成的至少一个硅酸盐区。
2.根据权利要求1的半导体器件，
其中在所述的硅酸盐区中所述至少一种金属元素的浓度分布是由热扩散获得的分布。
3.根据权利要求1的半导体器件，
其中所述的绝缘膜结构包括由不含所述至少一种金属元素的氧化硅构成的至少一个氧化硅区、具有高浓度的所述至少一种金属元素的至少一个富金属区、和所述的至少一个硅酸盐区，所述的硅酸盐区位于所述氧化硅区和所述富金属区之间并具有比所述富金属区低的所述至少一种金属元素的浓度。
4.根据权利要求4的半导体器件，
其中所述的硅酸盐区具有组份调制，其中所述至少一种金属元素的组份随着靠近所述富金属区而增加且随着靠近所述氧化硅区而降低，而另一方面，其中硅的组份随着靠近所述富金属区而降低且随着靠近所述氧化硅区而增加。
5.根据权利要求3的半导体器件，
其中所述的富金属区包括不含硅的金属氧化物。
6.根据权利要求3的半导体器件，
其中所述的富金属区包括富金属硅酸盐，该富金属硅酸盐具有比所述硅酸盐区的更高的所述至少一种金属元素的浓度分布。
7.根据权利要求3的半导体器件，
其中所述的氧化硅区位于所述的硅区之上，所述的硅酸盐区位于所述的氧化硅区之上，所述的富金属区位于所述的硅酸盐区之上。
8.根据权利要求7的半导体器件，
其中所述的硅酸盐区具有组份调制，其中所述至少一种金属元素的组份朝着器件的表面而增加，且硅的组份朝着器件的表面而降低。
9.根据权利要求8的半导体器件，
其中在所述富金属区上还延伸了第二硅酸盐区，该第二硅酸盐区具有组份调制，其中随着向上，所述的至少一种金属元素的组份减少，且随着向上，硅的组份增加。
10.根据权利要求1的半导体器件，
其中所述的硅区包括硅衬底，所述的导电区包括栅极，且所述的绝缘膜结构包括栅绝缘膜。
11.根据权利要求1的半导体器件，
其中所述的至少一种金属元素是选自Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的组中的至少任意一种。
12.根据权利要求1的半导体器件，
其中受到热扩散的所述至少一种金属元素的源包括在残留氧气分压为1×10-6乇或更低的气氛下、在所述的硅区上延伸的基础氧化硅膜的表面上淀积的金属层。
13.根据权利要求1的半导体器件，
其中受到热扩散的所述至少一种金属元素的源包括通过使所述硅区的温度从室温起升高、在所述硅区上延伸的基础氧化硅膜的表面上淀积的金属层。
14.根据权利要求1的半导体器件，
其中受到热扩散的所述至少一种金属元素的源包括具有1nm膜厚或更薄的金属层。
15.根据权利要求1的半导体器件，
其中受到热扩散的所述至少一种金属元素的源包括具有0.6nm膜厚或更薄的金属层。
16.根据权利要求1的半导体器件，
其中所述的至少一种金属元素只是Al，且该金属元素的源包括与在所述的硅区上延伸的、且膜厚度不小于0.6nm的基础氧化硅膜表面相邻接的金属层。
17.根据权利要求1的半导体器件，
其中所述的至少一种金属元素包括选自Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的组中的至少仅仅任意一种，且
该金属元素的源包括与在所述的硅区上延伸的、且膜厚度不小于1nm的基础氧化硅膜表面相邻接的金属层。
18.根据权利要求1的半导体器件，
其中向上直到且包括其最上部分的所述绝缘膜由含有所述至少一种受到热扩散的金属元素的硅酸盐构成。
19.根据权利要求1的半导体器件，
其中所述的绝缘膜结构不包括不含硅的未反应金属区。
20.根据权利要求19的半导体器件，
其中所述的未反应金属区包括通过氢氟酸溶液和过氧化氨溶液中至少任意一种溶液移除的区域。
21.根据权利要求19的半导体器件，
其中所述的绝缘膜结构具有由于在不存在所述未反应金属区的状态下进行热处理的而改善了的膜质量。
22.根据权利要求1的半导体器件，
其中所述的绝缘膜结构至少包括第一硅酸盐区和第二硅酸盐区，该第一硅酸盐区由含有受到热扩散的至少一种金属元素的氧化硅构成，该第二硅酸盐区位于第一硅酸盐区之上并由含有所述的受到热扩散的至少一种金属元素的含硅绝缘体构成。
23.根据权利要求22的半导体器件，
其中所述的含硅绝缘体包括氧化硅膜、氮氧化硅膜、氮化硅膜以及它们的至少两个的层叠结构中的任意一种。
24.根据权利要求22的半导体器件，
其中所述的第一硅酸盐区包括含有来自于与上表面相邻接的金属层的受到热处理的所述至少一种金属元素的基础氧化硅膜，且所述的第二硅酸盐区包括含有来自于与下表面相邻接的所述金属层的受到热扩散的所述至少一种金属元素的含硅绝缘体的覆盖层。
25.根据权利要求24的半导体器件，
其中所述的覆盖层的膜厚度为1nm或更薄。
26.根据权利要求23的半导体器件，
其中所述的覆盖层的膜厚度为0.5nm或更薄。
27.根据权利要求22的半导体器件，
其中所述的绝缘膜结构具有组份调制，其中在所述硅区的附近，膜厚度方向上的硅的组份在最低部分和最高部分上是高的，且在中央部分低。
28.根据权利要求22的半导体器件，
其中所述的绝缘膜结构具有组份调制，其中在膜厚度方向上的所述至少一种金属元素的组份在最低部分和最高部分上是低的，且在中央部分高，该最低部分和最高部分位于所述硅区的附近。
29.根据权利要求1的半导体器件，
其中所述绝缘膜结构的等效氧化物厚度比将所述至少一种金属元素扩散进入其中的氧化硅膜的等效氧化物厚度小。
30.根据权利要求1的半导体器件，
其中构成所述至少一个硅酸盐区的所述氧化硅是氮被引入其中的氮氧化硅。
31.根据权利要求1的半导体器件，
其中在所述至少一个硅酸盐区中的所述至少一种金属元素的浓度分布是通过在低于大气压的减压氧气下进行热处理得到的分布。
32.根据权利要求1的半导体器件，
其中所述的绝缘膜结构还包括在所述的至少一个硅酸盐区上由氮化硅和氮氧化硅中的任意一种构成的覆盖区。
33.根据权利要求32的半导体器件，
其中所述的覆盖区的厚度为0.5nm或更薄。
34.根据权利要求1的半导体器件，
其中所述的导电区包括栅极，且所述的绝缘膜结构包括栅绝缘膜，其中对于器件工作电压之内的栅偏压，C-V的滞后宽度是5mV或更小。
35.根据权利要求1的半导体器件，
其中所述的绝缘膜结构包括由含有至少一种金属元素的氧化硅构成的所述硅酸盐区和由不含金属元素的氧化硅构成的氧化硅区，
其中所述绝缘膜结构的物理膜厚度为3.5nm或更薄，且所述硅酸盐区的物理厚度比所述的氧化硅区的物理厚度薄。
36.根据权利要求35的半导体器件，
其中所述的硅酸盐区的物理厚度为1.5nm或更薄。
37.根据权利要求35的半导体器件，
其中所述的导电区包括栅极，所述的绝缘膜结构包括栅绝缘膜，且该栅极具有氮化膜侧壁。
38.一种包括绝缘膜结构的半导体器件的制造方法，该绝缘膜结构将导电区与硅区电绝缘，
其中该制造方法还至少包括以下步骤：
在所述的硅区上形成基础氧化硅膜；
在所述的基础氧化硅膜上形成金属层；和
形成该绝缘膜结构，
其中通过进行热处理形成该绝缘膜结构，以在所述基础氧化硅膜和所述金属层之间的界面中引起硅酸盐反应，以使在所述金属层中包含的至少一种金属元素热扩散到所述基础氧化硅膜中，由此形成包括硅酸盐区的该绝缘膜结构，该硅酸盐区由含有被热扩散到所述基础氧化硅膜的至少部分区域中的所述至少一种金属元素的氧化硅构成。
39.根据权利要求38的半导体器件的制造方法，
其中在还原性气氛下进行引起所述界面硅酸盐反应的所述热处理。
40.根据权利要求38的半导体器件的制造方法，
其中在包含氢和氨中任意一种的气氛下进行引起所述界面硅酸盐反应的所述热处理。
41.根据权利要求38的半导体器件的制造方法，
其中所述的热扩散形成包括至少一个氧化硅区、至少一个富金属区和所述的至少一个硅酸盐区的所述绝缘膜结构，该氧化硅区由没有所述至少一种金属元素扩散到其中的氧化硅构成，所述至少一种金属元素以高的浓度扩散到该富金属区中，该硅酸盐区位于所述氧化硅区和所述富金属区之间且所述至少一种金属元素以比所述富金属区低的浓度扩散到该硅酸盐区中。
42.根据权利要求41的半导体器件的制造方法，
其中所述的硅酸盐区具有组份调制，其中所述至少一种金属元素的组份随着靠近所述的富金属区而增加且随着靠近所述的氧化硅区而降低，而相反，其中硅的组份随着靠近所述的富金属区而降低且随着靠近所述的氧化硅区而增加。
43.根据权利要求41的半导体器件的制造方法，
其中所述的富金属区包括不含硅的金属氧化物。
44.根据权利要求41的半导体器件的制造方法，
其中所述的富金属区包括富金属硅酸盐，该富金属硅酸盐具有比所述硅酸盐区的更高的所述至少一种金属元素的浓度分布。
45.根据权利要求38的半导体器件的制造方法，
其中形成所述金属层的工艺包括通过将在处理气氛下残留氧气分压设定为1×10-6乇或更低进行的淀积工艺。
46.根据权利要求38的半导体器件的制造方法，
其中通过使所述硅区的温度从室温升高来进行所述金属层的淀积工艺。
47.根据权利要求38的半导体器件的制造方法，
其中在所述加热处理工艺之后进一步进行氮化工艺。
48.根据权利要求47的半导体器件的制造方法，
其中所述的氮化工艺包括氨中的热处理。
49.根据权利要求47的半导体器件的制造方法，
其中所述的氮化处理工艺包括氮等离子体处理。
50.根据权利要求38的半导体器件的制造方法，
其中所述的至少一种金属元素是选自Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的组中的至少任意一种。
51.根据权利要求38的半导体器件的制造方法，
其中所述的至少一种金属元素只是Al，且所述的基础氧化硅膜形成有不小于0.6nm的膜厚度。
52.根据权利要求38的半导体器件的制造方法，
其中所述的至少一种金属元素包括选自Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的组中的至少任意一种，且所述的基础氧化硅膜被形成具有不小于1nm的膜厚度。
53.根据权利要求38的半导体器件的制造方法，
其中所述金属层的形成工艺是在金属淀积的膜厚度为1nm或更薄的条件下被执行的。
54.根据权利要求38的半导体器件的制造方法，
其中所述金属层的形成工艺是在金属淀积的膜厚度为0.6nm或更薄的条件下进行的工艺。
55.根据权利要求38的半导体器件的制造方法，
其中进行所述的热处理工艺，使得在所述金属层和所述基础氧化硅膜之间的界面中的硅酸盐反应进行到所述金属层的上部，由此形成由硅酸盐制成的向上直到且包括其最高部分的所述绝缘膜结构。
56.根据权利要求38的半导体器件的制造方法，该制造方法还包括如下步骤：
当未反应的金属区被所述的热处理工艺留在所述的金属层中时，在所述的热处理工艺之后移除该未反应的金属区。
57.根据权利要求56的半导体器件的制造方法，
其中通过使用氢氟酸溶液或过氧化氨溶液进行移除所述未反应金属区的工艺。
58.根据权利要求56的半导体器件的制造方法，还包括在移除所述的未反应金属区的工艺之后的用于改善膜质量的热处理工艺。
59.根据权利要求38的半导体器件的制造方法，该制造方法还包括如下步骤：
在所述的金属层形成工艺之后和在所述热处理工艺之前，在所述金属层上淀积由含硅的绝缘膜构成的覆盖层，由此进行所述的硅酸盐反应以使所述至少一种金属元素热扩散到所述基础氧化硅膜和所述的覆盖层中，由此形成由含有被热扩散到所述基础氧化硅膜的至少部分区域中的所述至少一种金属元素的氧化硅构成的第一硅酸盐层，而且形成由含有被热扩散到所述覆盖层的至少部分区域中的所述至少一种金属元素的硅绝缘体构成的第二硅酸盐层。
60.根据权利要求59的半导体器件的制造方法，
其中所述的覆盖层包括选自氧化硅膜、氮氧化硅膜、氮化硅膜及由氧化硅膜、氮氧化硅膜和氮化硅膜中的至少两种得到的层叠结构的组中的任意一种。
61.根据权利要求59的半导体器件的制造方法，
其中所述的覆盖层的膜厚度为1nm或更薄。
62.根据权利要求59的半导体器件的制造方法，
其中所述的覆盖层的膜厚度为0.5nm或更薄。
63.根据权利要求38的半导体器件的制造方法，
其中所述的绝缘膜结构具有组份调制，其中在膜厚度方向上的硅的组份在最低部分和最高部分上是高的，且在中央部分低，该最低部分和最高部分位于所述硅区的附近。
64.根据权利要求38的半导体器件的制造方法，
其中所述的绝缘膜结构具有组份调制，其中在膜厚度方向上的所述至少一种金属元素的组份在最低部分和最高部分上是低的，且在中央部分高，该最低部分和最高部分位于所述硅区的附近。
65.根据权利要求38的半导体器件的制造方法，
其中所述绝缘膜结构的等效氧化物厚度比所述基础氧化硅膜的等效氧化物厚度小。
66.根据权利要求38的半导体器件的制造方法，
其中所述的基础氧化硅膜包括氮被引入其中的氮氧化硅膜。
67.根据权利要求38的半导体器件的制造方法，
其中低于大气压的减压氧气的条件下进行所述的热处理工艺。
68.根据权利要求38的半导体器件的制造方法，
其中所述的硅区包括硅衬底，所述的导电区包括栅极，且所述的绝缘膜结构包括栅绝缘膜。
69.一种用于具有栅绝缘膜的半导体器件的制造设备，该栅绝缘膜将栅极与硅衬底电绝缘，该制造设备包括：
淀积室，引入在其中形成了基础氧化硅膜的所述硅衬底；
金属蒸发单元，通过该金属蒸发单元将金属层淀积在被引入该淀积室中的所述硅衬底的所述基础氧化硅膜上；和
真空泵，控制所述淀积室中的残留氧气分压，
其中所述的金属蒸发单元使得所述真空泵将所述淀积室中的残留氧气分压变为1×10-6乇或更低，以在所述的基础氧化硅膜上淀积金属层。
70.根据权利要求69的半导体器件的制造设备，还包括衬底加热单元，通过该衬底加热单元对引入到所述淀积室中的所述硅衬底加热。
71.根据权利要求69的半导体器件的制造设备，
其中所述的金属蒸发单元使蒸发源和衬底之间的距离被设定为不小于100mm，以在所述的基础氧化硅膜上淀积所述的金属层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101651120A (zh) * 2008-08-13 2010-02-17 株式会社瑞萨科技 半导体器件的制造方法和半导体器件
US7923360B2 (en) 2007-12-27 2011-04-12 Canon Kabushiki Kaisha Method of forming dielectric films
CN103140930A (zh) * 2010-09-24 2013-06-05 英特尔公司 具有界面层的非平面量子阱器件及其形成方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4526995B2 (ja) * 2004-04-09 2010-08-18 東京エレクトロン株式会社 ゲート絶縁膜の形成方法ならびにコンピュータ読取可能な記憶媒体およびコンピュータプログラム
JP2005317583A (ja) * 2004-04-27 2005-11-10 Renesas Technology Corp 半導体装置およびその製造方法
JP2005317647A (ja) 2004-04-27 2005-11-10 Toshiba Corp 半導体装置及びその製造方法
JP4792716B2 (ja) * 2004-07-06 2011-10-12 日本電気株式会社 半導体装置およびその製造方法
JP2006054382A (ja) * 2004-08-16 2006-02-23 Sony Corp 金属シリケート膜と金属シリケート膜の製造方法および半導体装置と半導体装置の製造方法
JPWO2006022175A1 (ja) * 2004-08-23 2008-05-08 日本電気株式会社 半導体装置及びその製造方法
JP4564310B2 (ja) * 2004-09-01 2010-10-20 株式会社日立国際電気 半導体装置の製造方法
JP2006135084A (ja) * 2004-11-05 2006-05-25 Fujitsu Ltd 半導体装置およびその製造方法
JP4914573B2 (ja) 2005-02-25 2012-04-11 キヤノンアネルバ株式会社 高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法
JP2006253267A (ja) * 2005-03-09 2006-09-21 Sony Corp 半導体装置の製造方法および半導体装置
JP4860183B2 (ja) * 2005-05-24 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JPWO2007040057A1 (ja) 2005-10-04 2009-04-16 日本電気株式会社 半導体装置
WO2007138693A1 (ja) * 2006-05-31 2007-12-06 Fujitsu Limited 半導体デバイスおよびその作製方法
US20080237694A1 (en) * 2007-03-27 2008-10-02 Michael Specht Integrated circuit, cell, cell arrangement, method for manufacturing an integrated circuit, method for manufacturing a cell, memory module
WO2008149446A1 (ja) 2007-06-07 2008-12-11 Canon Anelva Corporation 半導体製造装置および方法
JP5037242B2 (ja) * 2007-07-06 2012-09-26 キヤノンアネルバ株式会社 半導体素子の製造方法
JP2009038229A (ja) * 2007-08-02 2009-02-19 Nec Electronics Corp 半導体装置
US8735243B2 (en) * 2007-08-06 2014-05-27 International Business Machines Corporation FET device with stabilized threshold modifying material
JP5136110B2 (ja) * 2008-02-19 2013-02-06 ソニー株式会社 固体撮像装置の製造方法
JP2009260151A (ja) * 2008-04-18 2009-11-05 Tokyo Electron Ltd 金属ドープ層の形成方法、成膜装置及び記憶媒体
KR20100101450A (ko) * 2009-03-09 2010-09-17 삼성전자주식회사 반도체 소자 및 그 형성방법
US7944004B2 (en) * 2009-03-26 2011-05-17 Kabushiki Kaisha Toshiba Multiple thickness and/or composition high-K gate dielectrics and methods of making thereof
JP5372617B2 (ja) 2009-06-24 2013-12-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5247619B2 (ja) * 2009-07-28 2013-07-24 キヤノンアネルバ株式会社 誘電体膜、誘電体膜を用いた半導体装置の製造方法及び半導体製造装置
CN102612736A (zh) * 2009-10-06 2012-07-25 瑞萨电子株式会社 半导体器件及其制造方法
US8343865B2 (en) * 2010-01-21 2013-01-01 Renesas Electronics Corporation Semiconductor device having dual work function metal
US8598000B2 (en) * 2010-03-30 2013-12-03 Volterra Semiconductor Corporation Two step poly etch LDMOS gate formation
CN102214609A (zh) * 2010-04-07 2011-10-12 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5521726B2 (ja) * 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8722548B2 (en) * 2010-09-24 2014-05-13 International Business Machines Corporation Structures and techniques for atomic layer deposition
WO2014035933A1 (en) * 2012-08-28 2014-03-06 Applied Materials, Inc. Methods and apparatus for forming tantalum silicate layers on germanium or iii-v semiconductor devices
WO2015059986A1 (ja) * 2013-10-22 2015-04-30 独立行政法人産業技術総合研究所 電界効果トランジスタ
JP6270667B2 (ja) * 2014-08-28 2018-01-31 三菱電機株式会社 半導体装置及びその製造方法
US20190237629A1 (en) 2018-01-26 2019-08-01 Lumileds Llc Optically transparent adhesion layer to connect noble metals to oxides
KR102516723B1 (ko) * 2020-12-31 2023-03-30 포항공과대학교 산학협력단 이온화 가능한 금속 이온이 도핑된 cbram 기반의 선택 소자 및 이의 제조 방법
WO2023160896A1 (en) * 2022-02-24 2023-08-31 Universiteit Twente Pellicles and membranes for use in a lithographic apparatus

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS589331A (ja) 1981-07-08 1983-01-19 Mitsubishi Electric Corp 半導体装置のワイヤボンデイング装置
JPS5893331A (ja) * 1981-11-30 1983-06-03 Toshiba Corp 半導体装置における絶縁膜形成方法
JPS6211559A (ja) 1985-07-09 1987-01-20 株式会社　タクマ 粗大物剪断破砕装置
JPS62118559A (ja) * 1985-11-18 1987-05-29 Nec Corp 半導体装置
AU2001234468A1 (en) * 2000-01-19 2001-07-31 North Carolina State University Lanthanum oxide-based gate dielectrics for integrated circuit field effect transistors and methods of fabricating same
JP2001257344A (ja) 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2001332547A (ja) 2000-03-17 2001-11-30 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002184779A (ja) 2000-12-13 2002-06-28 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法及びアニールウェーハ
JP4367599B2 (ja) * 2000-12-19 2009-11-18 日本電気株式会社 高誘電率薄膜の成膜方法
US7588989B2 (en) * 2001-02-02 2009-09-15 Samsung Electronic Co., Ltd. Dielectric multilayer structures of microelectronic devices and methods for fabricating the same
JP3773448B2 (ja) 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
JP3688631B2 (ja) 2001-11-22 2005-08-31 株式会社東芝 半導体装置の製造方法
JP4102072B2 (ja) 2002-01-08 2008-06-18 株式会社東芝 半導体装置
US6586349B1 (en) * 2002-02-21 2003-07-01 Advanced Micro Devices, Inc. Integrated process for fabrication of graded composite dielectric material layers for semiconductor devices
US6703277B1 (en) * 2002-04-08 2004-03-09 Advanced Micro Devices, Inc. Reducing agent for high-K gate dielectric parasitic interfacial layer
US6797525B2 (en) * 2002-05-22 2004-09-28 Agere Systems Inc. Fabrication process for a semiconductor device having a metal oxide dielectric material with a high dielectric constant, annealed with a buffered anneal process
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
JP4574951B2 (ja) 2003-02-26 2010-11-04 株式会社東芝 半導体装置及びその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923360B2 (en) 2007-12-27 2011-04-12 Canon Kabushiki Kaisha Method of forming dielectric films
CN101651120A (zh) * 2008-08-13 2010-02-17 株式会社瑞萨科技 半导体器件的制造方法和半导体器件
CN101651120B (zh) * 2008-08-13 2013-10-02 瑞萨电子株式会社 半导体器件的制造方法和半导体器件
CN103140930A (zh) * 2010-09-24 2013-06-05 英特尔公司 具有界面层的非平面量子阱器件及其形成方法
US9087887B2 (en) 2010-09-24 2015-07-21 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
CN103140930B (zh) * 2010-09-24 2016-01-06 英特尔公司 具有界面层的非平面量子阱器件及其形成方法
US9502568B2 (en) 2010-09-24 2016-11-22 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
US9786786B2 (en) 2010-09-24 2017-10-10 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same

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