KR20100101450A - 반도체 소자 및 그 형성방법 - Google Patents

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구본영
황완식
이준곤
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Abstract

반도체 소자 및 그 형성방법이 제공된다. 반도체 소자의 형성방법은 반도체 기판상에 서로 접촉된 금속 질화막 및 금속 산화막을 형성하는 것을 포함한다. 서로 접촉된 금속 질화막 및 금소 산화막을 갖는 기판에 열처리 공정을 수행하여 금속산질화막을 형성한다.
금속 질화막, 금속 산화막, 터널 절연막, 블로킹 막, 열처리

Description

반도체 소자 및 그 형성방법{Semiconductor device and associated methods of manufacture}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것이다.
현대 산업화 사회에서 반도체 산업은 매우 중요한 산업들 중에 하나이다. 반도체 소자들은 다기능화, 소형화 및/또는 저전력화 등의 특성을 가질 수 있어 많은 전자기기들에 사용되고 있다. 이러한 반도체 소자는 다양한 종류의 물질막들을 포함할 수 있다. 예컨대, 반도체 소자는 전극 또는 배선 등과 같은 도전체로 사용하기 위한 도전막 및 절연막을 위한 유전막 등을 포함할 수 있다.
반도체 소자에서, 서로 다른 원소들로 형성된 물질막들이 서로 인접하거나 접촉될 수 있다. 이 경우에, 물질막들 상호간에 이종의 원소들이 확산되거나 이동될 수 있다. 이로써, 물질막들의 특성이 열화되는 것 등의 여러 문제점들이 발생 될 수 있다. 물질막들의 특성이 열화되거나 상실되는 경우에, 이러한 물질막들 포함하는 반도체 소자의 신뢰성이 저하되거나, 반도체 소자의 특성이 열화 될 수 있다. 따라서, 반도체 소자를 구성하는 여러 물질막들에 대한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 막내의 원소가 확산되는 현상을 최소화시킬 수 있는 반도체 소자 및 그 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 금속산질화막을 포함하는 반도체 소자 및 그 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 반도체 소자 및 그 형성방법을 제공한다. 반도체 소자의 형성방법은, 반도체 기판상에 서로 접촉된 금속 질화막 및 금속 산화막을 형성하는 것; 상기 서로 접촉된 금속 질화막 및 금속 산화막을 갖는 기판에 열처리 공정을 수행하여 금속산질화막을 형성하는 것을 포함한다.
상기 반도체 기판상에 서로 접촉된 금속 질화막 및 금속 산화막을 형성하는 것은, 상기 반도체 기판상에 상기 금속 질화막을 형성하는 것; 상기 금속 질화막 상에 상기 금속 산화막을 형성하는 것을 포함할 수 있다.
상기 열처리 공정을 수행하기 전에, 상기 금속 산화막 상에 제2 금속 질화막을 형성하는 것을 더 포함하되, 상기 금속산질화막은 상기 금속 질화막, 금속 산화막 및 제2 금속 질화막이 반응하여 형성될 수 있다.
상기 반도체 기판상에 서로 접촉된 금속 질화막 및 금속 산화막을 형성하는 것은, 상기 반도체 기판상에 상기 금속 산화막을 형성하는 것; 상기 금속 산화막 상에 상기 금속 질화막을 형성하는 것을 포함할 수 있다.
상기 금속 질화막은 상기 금속 산화막과 동종의 금속원소를 포함할 수 있다.
상기 반도체 기판상에 물질막을 형성하는 것을 더 포함하되, 상기 물질막 상기 금속산질화막의 일면과 접촉할 수 있다.
상기 금속산질화막은 상기 물질막과 접촉된 표면에 인접한 질소 피크 영역을 포함할 수 있다.
반도체 소자는 반도체 기판상에 배치된 물질막; 상기 물질막에 접촉된 제1 면 및 상기 제1 면에 대향된 제2 면을 포함하는 금속산질화막을 포함하되, 상기 금속산질화막은 상기 제1 면에 인접한 질소 피크 영역을 포함한다. 상기 물질막은 산화막 또는 도전막일 수 있다.
상기 질소 피크 영역으로부터 상기 제2면으로 위치가 이동될수록 상기 금속산질화막의 질소농도가 감소할 수 있다.
상기 제2 면과 접촉된 제2 물질막을 더 포함하되, 상기 금속산질화막은 상기 제2 면에 인접한 질소 피크 영역을 더 포함하고, 상기 제1 면에 인접한 질소피크영역 및 상기 제2면에 위치한 질소 피크 영역 사이의 상기 금속산질화막의 중앙부는 상기 질소 피크 영역들의 질소농도보다 낮을 수 있다. 상기 제2 물질막은 산화막 또는 도전막일 수 있다.
막내의 원소가 확산되는 현상을 최소화시킬 수 있는 반도체 소자 및 그 형성 방법을 제공할 수 있다.
우수한 신뢰성을 갖는 금속산질화막을 포함하는 반도체 소자 및 그 형성방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
도 1a 내지 도 1e 는 본 발명의 실시 예에 따른 반도체 소자의 그 형성방법을 설명하기 위한 단면도들이다. 도 1f 는 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1a 를 참조하면, 반도체 기판(110) 상에 제1 유전막(112)이 형성될 수 있다. 상기 제1 유전막(112)은 화학 기상 증착법(CVD) 또는 열산화법에 의해 형성된 실리콘 산화막을 포함할 수 있다. 상기 제1 유전막(112) 상에 제1 금속 질화막(114)을 형성하고, 상기 제1 금속 질화막(114) 상에 금속 산화막(116)을 형성한다. 상기 금속 산화막(116)은 상기 제1 금속 질화막(114)의 상부면에 접촉될 수 있다. 상기 금속 산화막(116) 상에 제2 금속 질화막(118)을 형성할 수 있다. 상기 제2 금속 질화막(118)은 금속 산화막(116)의 상부면에 접촉될 수 있다. 상기 금속 산화막(116)은 고유전 상수를 가질 수 있다.
상기 제1 금속 질화막(114) 및 제2 금속 질화막(118)은 원자층 화학 증착법(ALD), 물리 기상 증착법(PVD) 및 화학 기상 증착법(CVD) 중에서 선택된 어느 하나의 방법으로 형성될 수 있다. 상기 금속 산화막(116)은 원자층 화학 증착법(ALD), 물리 기상 증착법(PVD) 및 화학 기상 증착법(CVD) 중에서 선택된 어느 하나의 방법에 의해 형성될 수 있다. 상기 제1 금속 질화막(114) 및 제2 금속 질화막(118)은 상기 금속 산화막(116)과 동종의 금속원소를 포함할 수 있다. 예를 들어, 상기 금속 질화막(114), 금속 산화막(116) 및 제2 금속 질화막(118)은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 선택된 어느 하나를 포함할 수 있다.
도 1b 를 참조하면, 상기 제1 및 제2 금속 질화막들(114, 118) 및 금속 산화막(116)을 갖는 반도체 기판(110)에 열처리 공정을 수행하여 금속산질화막(128)이 형성될 수 있다. 상기 열처리 공정은 850~1100℃의 공정 온도로 수행될 수 있다. 상기 제1 유전막(112)은 상기 금속산질화막(128)의 하부면과 접촉할 수 있다.
상기 열처리 공정시에, 상기 금속 산화막(116)내 잉여 산소가 상기 금속 질 화막들(114, 118)로 이동되어, 상기 금속 질화막들(114, 118)이 산화될 수 있으며, 또한, 상기 금속 질화막들(114, 118)내 질소 원자들의 일부는 상기 금속산화막(116)으로 이동될 수 있다. 상기 열처리 공정에 의해 형성된 금속산질화막(128)은 질소 피크 영역을 포함할 수 있다. 상기 질소 피크 영역은 질소 농도가 피크인 영역을 의미한다. 상기 금속산질화막(128)내 질소 농도를 도 4a 의 그래프를 참조하여 설명한다.
도 4a 는 상기 열처리 공정에 의하여 형성된 금속산질화막(128)의 질소농도의 분포 특성을 나타내기 위한 도 1b 의 I-I' 부분의 질소농도의 분포 그래프이다.
도 1b 및 도 4a 를 참조하면, 도 4a 의 그래프에서, X 축은 위치(position)을 나타내고, Y축은 질소의 농도를 나타낸다. 상기 금속산질화막(128)은 차례로 적층된 하부(122, lower portion), 중앙부(124, central portion) 및 상부(126, upper portion)를 포함할 수 있다. 상기 금속산질화막(128)의 하부(122)는 상기 제1 금속 질화막(114)이 상기 금속산화막(116)의 잉여 산소에 의해 산화된 것일 수 있다. 이에 따라, 상기 금속산질화막(128)의 하부(122)는 상기 질소 피크 영역을 포함할 수 있다. 상기 금속산질화막(128)의 상부(126)는 제2 금속질화막(118)이 상기 금속산화막(116)의 잉여 산소에 의해 산화된 것일 수 있다. 이로써, 상기 금속산질화막(128)의 상부(126)도 질소 피크 영역을 포함할 수 있다. 이와는 다르게, 상기 금속산질화막(128)의 중앙부(124)는 상기 질소 피크 영역들에 비하여 현저히 낮은 질소 농도를 가질 수 있다.
상기 질소 피크 영역을 포함하는 상기 금속산질화막(128)의 하부(122)는 원 소들의 확산을 억제하는 기능을 수행한다. 이에 따라, 상기 금속산질화막(128)내 금속원자들이 상기 금속산질화막(128)의 하부(122)와 접촉된 물질막(예를 들어, 상기 제1 유전막(112))으로 확산 및/또는 이동되는 것이 최소화될 수 있다. 또한, 상기 금속산질화막(128)의 하부(122)와 접촉된 이종의 물질막(예를 들어, 상기 제1 유전막(112))내 원소가 상기 금속산질화막(128)으로 확산 및/또는 이동되는 것이 최소화될 수 있다. 그 결과, 상기 금속산질화막(128) 및 상기 금속산질화막(128)의 하부(122)와 접촉된 물질막(예를 들어, 상기 제1 유전막(112))은 우수한 신뢰성을 가질 수 있다.
예를 들어, 상기 제1 유전막(112)이 실리콘 산화막으로 형성되는 경우, 상기 질소 피크 영역을 포함하는 상기 금속산질화막(128)의 하부(122)에 의하여, 상기 제1 유전막(112) 및 금속산질화막(128) 간에 금속 및 실리콘의 상호확산이 최소화될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 제1 금속질화막(114) 및 제2 금속질화막(118) 중에서 어느 하나가 생략될 수 있다. 이 경우에, 상기 열처리 공정에 의하여 하나의 금속질화막(114 또는 118) 및 금속산화막(116)이 반응되어 상기 금속산질화막(128)이 형성될 수 있다. 이 경우에, 상기 금속산질화막(128)은 하나의 질소 피크 영역을 포함할 수 있다. 예컨데, 상기 제1 금속질화막(114)이 생략되고, 상기 제2 금속질화막(118)이 형성되는 경우에, 상기 금속산질화막(128)의 상부(126)는 상기 질소 피크 영역을 포함하는 반면에, 상기 금소산질화막(128)의 하부(122)는 상기 상부(126)보다 낮은 질소 농도를 가질 수 있다. 이와는 다르게, 상기 제1 금 속 질화막(114)이 형성되고 제2 금속 질화막(118)이 생략되는 경우에, 상기 금속산질화막(128)의 하부(122)는 상기 질소 피크 영역을 포함하는 반면에, 상기 금속산질화막의 상부(126)는 상기 하부(122)보다 낮은 질소 농도를 가질 수 있다.
상기 제1 및 제2 금속 질화막들(114, 118)은 약 30Å 이하의 얇은 두께로 형성되는 것이 바람직하다. 이로써, 상기 제1 및 제2 금속질화막들(114, 118)은 상기 열처리 공정에 의하여 충분히 산화될 수 있다.
도 1c 를 참조하면, 열처리 공정에 의해 형성된 금속산질화막(128) 상에 제2 유전막(130)을 형성할 수 있다. 상기 제2 유전막(130)은 상기 금속산질화막(128)의 상부면과 접촉할 수 있다. 상술된 바와 같이, 상기 금속산질화막(128)의 상부(126)는 질소 피크 영역을 포함할 수 있다. 이에 따라, 상기 금속산질화막(128)의 상부(126)는 원소들의 확산을 최소화시키는 기능을 수행한다. 그 결과, 상기 금속산질화막(128)내 금속 원자들이 상기 금속산질화막의 상부(126)와 접촉된 물질막(예를 들어, 상기 제2 유전막(130))으로 확산 및/또는 이동되는 것이 최소화될 수 있다. 또한, 상기 제2 유전막(130)은 화학 기상 증착법(CVD) 의해 형성된 실리콘 산화막을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 제1 유전막(112) 및 제2 유전막(130) 중에서 어느 하나가 생략될 수 있다. 설명의 편의를 위하여, 본 실시 예에서는 상기 제1 및 제2 유전막들(112, 130)이 모두 형성된 경우에 대해서 설명한다.
도 1d 를 참조하면, 상기 제2 유전막(130) 상에 전하 저장막(132)이 형성될 수 있다. 상기 전하 저장막(132)은 전하를 저장할 수 있는 트랩들을 포함하는 전하 트랩막을 포함할 수 있다. 예컨데, 상기 전하 트랩막은 실리콘 질화막, 금속질화막, 금속산질화막, 금속 실리콘 산화막, 금속 실리콘산질화막 및 나노 도트(nano dots) 중에서 적어도 어느 하나를 포함할 수 있다. 이와는 다르게, 상기 전하 전장막(132)은 4A 족 원소로 형성된 부유 게이트 막을 포함할 수 있다. 예컨데, 상기 부유 게이트 막은 언도프트 실리콘(undoped silicon), 도프트 실리콘(doped silicon), 언도프트 게르마늄, 도프트 게르마늄, 언도프트 실리콘-게르마늄 및 도프트 실리콘-게르마늄에서 선택된 적어도 하나를 포함할 수 있다.
상기 전하 저장막(132) 상에 블로킹 유전막(134)을 형성할 수 있다. 상기 블로킹 유전막(134)은 고유전상수를 갖는 금속산화막을 포함할 수 있다. 상기 블로킹 유전막(134)은 단일층 또는 다층으로 형성될 수 있다.
도 1e 를 참조하면, 상기 블로킹 유전막(134) 상에 제어 게이트 도전막(136)이 형성될 수 있다. 상기 제어 게이트 도전막(136)은 도전성 금속질화물(예를 들어, 질화 티타늄, 질화 탄탈륨), 폴리 실리콘, 금속실리사이드(예를 들어, 코발트 실리사이드, 니켈 실리사이드) 및 금속막 중에서 어느 하나를 포함할 수 있다.
적어도 상기 제어 게이트 도전막(136)을 패터닝 하여 도 1f 의 게이트 패턴(140)을 형성할 수 있다. 상기 게이트 패턴(140)은 상기 블로킹 유던막(133) 상의 제어 게이트 전극(136a)을 포함할 수 있다. 상기 전하 저장막(132)이 전하 트랩막을 포함하는 경우에, 상기 게이트 패턴(140)을 형성하는 패터닝 공정시에, 상기 블로킹 유전막(134) 또는 제2 유전막(130)이 식각 정지층으로 사용될 수 있다. 이 와는 다르게, 상기 전하 저장막(132)이 4A 족 원소의 부유 게이트막으로 형성되는 경우에, 상기 게이트 패턴(140)의 형성을 위한 패터닝 공정시에, 상기 제2 유전막(130)을 식각 정지층으로 사용하여 식각할 수 있다. 이로써, 부유 게이트들을 분리 시킬 수 있다.
상기 게이트 패턴(140) 양측의 반도체 기판(110)에 도 1f 의 소오스 영역(S) 및 드레인 영역(D)이 형성될 수 있다. 상기 소오스 영역(S) 및 드레인 영역(D)은 도펀트들에 의해 도핑된 영역일 수 있다. 이와는 달리, 상기 소오스 영역(S) 및 드레인 영역(D)은 상기 제어 게이트 전극(136a)에 인가되는 동작전압에 의해 생성되는 반전층일 수도 있다. 상기 반전층은 상기 동작 전압으로 인하여 상기 제어 게이트 전극(136a)에서 발생되는 가장자리 전계(fringe filed)에 의해 생성될 수 있다.
다음으로 본 발명의 실시 예에 따른 반도체 소자를 도 1f 를 참조하여 설명한다.
도 1f 를 참조하면, 반도체 기판(110) 상에 게이트 패턴(140)이 배치되고, 상기 게이트 패턴(140) 양측의 반도체 기판(110)에 소오스 영역(S) 및 드레인 영역(D)이 배치될 수 있다. 상술된 바와 같이, 상기 소오스 및 드레인 영역들(S, D)은 도펀트로 도핑된 영역 또는 반전층일 수 있다. 상기 게이트 패턴(140)은 제1 유전막(112), 금속산질화막(128), 제2 유전막(130), 전하 저장층(132), 블로킹 유전막(134) 및 제어 게이트 전극(136a)을 포함할 수 있다. 상기 제어 게이트 전극(136a)은 상기 반도체 기판(110) 상에 배치되고, 상기 제어 게이트 전극(136a) 및 반도체 기판(110) 사이에 전하 저장막(132)이 개재될 수 있다. 상기 전하 저장 막(132) 및 반도체 기판(110) 사이에 금속산질화막(128)이 개재될 수 있으며, 상기 금속산질화막(128) 및 반도체 기판(110) 사이에 제1 유전막(112)이 개재될 수 있다. 상기 금속산질화막(128) 및 상기 전하 저장막(132) 사이에 제2 유전막(130)이 개재될 수 있다. 상기 전하 저장막(132) 및 상기 반도체 기판(110) 사이의 상기 제1 유전막(112), 금속산질화막(128) 및 제2 유전막(130)은 터널 절연막에 포함될 수 있다. 상기 게이트 패턴(140), 소오스 영역(S) 및 드레인 영역(D)은 기억 셀을 구성할 수 있다. 상기 기억 셀은 전원 공급이 중단될지라도 저장된 데이터가 그대로 유지되는 비휘발성 특성을 가질 수 있다. 상술된 바와 같이, 상기 제1 및 제2 유전막들(112, 130)은 모두 존재하거나, 둘 중 어느 하나는 생략될 수 있다.
상기 터널 절연막에 포함된 상기 금속산질화막(128)은 상기 제1 유전막(112) 및/또는 제2 유전막(130)보다 높은 유전상수를 가질 수 있다. 이에 따라, 동일한 두께에서, 상기 금속산질화막(128)의 등가산화막 두께는 상기 제1 유전막(112) 및/또는 상기 제2 유전막(130)의 등가 산화막 두께보다 작다. 결과적으로, 상기 금속산질화막(128)으로 인하여, 낮은 등가산화막 두께를 가짐과 더불어 물리적으로 두꺼운 두께를 갖는 터널 절연막을 구현할 수 있다. 이로써, 상기 전하 저장막(132)에 저장된 전하가 상기 반도체 기판(110)으로 누설되는 현상을 최소화할 수 있고, 기억 셀의 데이터 유지 특성, 데이터 신뢰성 등이 향상된다.
또한, 상기 금속산질화막(128)은 상기 제1 유전막(112) 및/또는 제2 유전막(130) 보다 작은 에너지 밴드갭을 가질 수 있다. 특히, 상기 금속산질화막(128)은 상기 제1 유전막(112) 및/또는 제2 유전막(130)의 전자친화도 보다 큰 전자친화 도를 가질 수 있다. 이에 따라, 프로그램동작시에, 전하들이 상기 터널 절연막을 터널링하는 확률을 증가시킬 수 있다. 그 결과, 기억 셀의 프로그램 효율을 증가시킬 수 있다.
이에 더하여, 상술된 바와 같이, 상기 금속산질화막(128)은 질소 피크 영역을 포함하는 하부(122) 및/또는 상부(126)를 포함한다. 이에 따라, 상기 금속산질화막(128)내 금속원자들이 외부 물질막으로 확산 및/또는 이동되는 현상을 최소화할 수 있다. 또한, 외부 물질막의 다른 원자들이 상기 금속산질화막(128) 내로 확산 및/또는 이동되는 현상을 최소화할 수도 있다. 상기 외부 물질막은 상기 금속산질화막(128)과 접촉된 제1 및/또는 제2 유전막들(112, 130)일 수 있다. 이와는 달리 상기 제2 유전막(130)이 생략되는 경우에, 상기 외부 물질막은 상기 전하 저장막(132)일 수도 있다. 그 결과, 상기 금속산질화막(128)은 우수한 신뢰성을 갖는다. 또한, 상기 금속산질화막(128)을 포함하는 상기 기억 셀도 우수한 신뢰성을 가질 수 있다.
도 2a 내지 도 2e 는 본 발명의 다른 실시 예에 따른 반도체 소자의 그 형성방법을 설명하기 위한 단도면들이다. 도 2f 는 본 발명의 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 를 참조하면, 반도체 기판(210)상에 터널 절연막(212)을 형성할 수 있다. 상기 터널 절연막(212)은 화학 기상 증착법(CVD) 또는 열산화법에 의해 형성된 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막(212)은 실리콘 산화막, 금속산화막, 실리콘 산화막이 차례로 적층된 막으로 형성될 수 있다.
도 2b 를 참조하면, 터널 절연막(212) 상에 전하 저장막(214)이 형성될 수 있다. 상기 전하 저장막(214)은 전하를 저장할 수 있는 트랩들을 포함하는 전하 트랩막을 포함할 수 있다. 예컨데, 상기 전하 트랩막은 실리콘 질화막, 금속질화막, 금속산질화막, 금속 실리콘 산화막, 금속 실리콘산질화막 및 나노 도트(nano dots) 중에서 적어도 어느 하나를 포함할 수 있다. 이와는 다르게, 상기 전하 전장막(214)은 4A 족 원소로 형성된 부유 게이트 막을 포함할 수 있다. 예컨데, 상기 부유 게이트 막은 언도프트 실리콘(undoped silicon), 도프트 실리콘(doped silicon), 언도프트 게르마늄, 도프트 게르마늄, 언도프트 실리콘-게르마늄 및 도프트 실리콘-게르마늄에서 선택된 적어도 하나를 포함할 수 있다.
도 2c 를 참조하면, 전하 저장막(214) 상에 유전막(216)이 형성될 수 있다. 상기 유전막(216)은 화학 기상 증착법(CVD) 의해 형성된 실리콘 산화막을 포함할 수 있다. 상기 유전막(216) 상에 금속 질화막(218)을 형성하고, 상기 금속 질화막(218) 상에 금속 산화막(220)을 형성한다. 상기 금속 산화막(220)은 상기 금속 질화막(218)의 상부면에 접촉될 수 있다. 또한, 상기 금속 산화막(220) 상에 제2의 금속 질화막을 더 형성할 수 있다. 이 경우, 상기 제2 금속 질화막은 상기 금속 산화막(220)의 상부면에 접촉될 수 있다. 상기 금속 산화막(220)은 고유전 상수를 가질 수 있다.
상기 금속 질화막(218)은 원자층 화학 증착법(ALD), 물리 기상 증착법(PVD) 및 화학 기상 증착법(CVD) 중에서 선택된 어느 하나의 방법으로 형성될 수 있다. 상기 금속 산화막(220)은 원자층 화학 증착법(ALD), 물리 기상 증착법(PVD) 및 화 학 기상 증착법(CVD) 중에서 선택된 어느 하나의 방법에 의해 형성될 수 있다. 상기 금속 질화막(218)은 상기 금속 산화막(220)과 동종의 금속원소를 포함할 수 있다. 예를 들어, 상기 금속 질화막(218) 및 금속 산화막(220)은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 선택된 어느 하나를 포함할 수 있다.
도 2d 를 참조하면, 상기 금속 질화막(218) 및 금속 산화막(220)을 갖는 반도체 기판에 열처리 공정을 수행하여 금속산질화막(226)이 형성될 수 있다. 상기 열처리 공정은 850~1100℃의 공정 온도로 수행될 수 있다. 상기 유전막(216)은 상기 금속산질화막(226)의 하부면과 접촉할 수 있다.
상기 열처리 공정시에, 상기 금속 산화막(220)내 잉여 산소가 상기 금속 질화막(218)으로 이동되어, 상기 금속 질화막(218)이 산화될 수 있으며, 또한, 상기 금속 질화막(218)내 질소 원자들의 일부는 상기 금속산화막(220)으로 이동될 수 있다. 상기 열처리 공정에 의해 형성된 금속산질화막(226)은 질소 피크 영역을 포함할 수 있다. 상기 질소 피크 영역은 질소 농도가 피크인 영역을 의미한다. 상기 금속산질화막(226)내 질소 농도를 도 4b 의 그래프를 참조하여 설명한다.
도 4b 는 상기 열처리 공정에 의하여 형성된 금속산질화막(226)의 질소농도의 분포 특성을 나타내기 위한 도 2d 의 Ⅱ-Ⅱ' 부분의 질소농도의 분포 그래프이다.
도 2d 및 도 4b 를 참조하면, 도 4b 의 그래프에서, X 축은 위치(position)을 나타내고, Y축은 질소의 농도를 나타낸다. 상기 금속산질화막(226)은 차례로 적 층된 하부(222, lower portion) 및 상부(224, upper portion)를 포함할 수 있다. 상기 금속산질화막(226)의 하부(222)는 상기 금속 질화막(218)이 상기 금속산화막(220)의 잉여 산소에 의해 산화된 것일 수 있다. 이에 따라, 상기 금속산질화막(226)의 하부(222)는 상기 질소 피크 영역을 포함할 수 있다. 이와는 다르게, 상기 금속산질화막(226)의 상부(224)는 상기 질소 피크 영역들에 비하여 현저히 낮은 질소 농도를 가질 수 있다.
상기 질소 피크 영역을 포함하는 상기 금속산질화막(226)의 하부(222)는 원소들의 확산을 억제하는 기능을 수행한다. 이에 따라, 상기 금속산질화막(226)내 금속원자들이 상기 금속산질화막(226)의 하부(222)와 접촉된 물질막(예를 들어, 상기 유전막(214))으로 확산 및/또는 이동되는 것이 최소화될 수 있다. 또한, 상기 금속산질화막(226)의 하부(222)와 접촉된 이종의 물질막(예를 들어, 상기 유전막(214))내 원소가 상기 금속산질화막(226)으로 확산 및/또는 이동되는 것이 최소화될 수 있다. 그 결과, 상기 금속산질화막(226) 및 상기 금속산질화막(226)의 하부(222)와 접촉된 물질막(예를 들어, 상기 유전막(214))은 우수한 신뢰성을 가질 수 있다.
예를 들어, 상기 유전막(214)이 실리콘 산화막으로 형성되는 경우, 상기 질소 피크 영역을 포함하는 상기 금속산질화막(226)의 하부(222)에 의하여, 상기 유전막(216) 및 금속산질화막(226) 간에 금속 및 실리콘의 상호확산이 최소화될 수 있다.
본 발명의 일 실시 예에 따르면 상기 금속 산화막(224) 상에 제2 금속 질화 막을 더 형성할 수 있다. 이 경우에, 상기 열처리 공정에 의하여 제1 금속질화막(218), 제2 금속질화막 및 금속산화막(220)이 반응되어 금속산질화막(226)이 형성될 수 있다. 이 경우에, 상기 금속산질화막(226)은 두 개의 질소 피크 영역을 포함할 수 있다. 예컨대, 상기 금속산질화막(226)의 상부와 하부(222)는 질소 피크 영역을 포함할 수 있다. 이에 따라, 금속산질화막(226)의 중앙부는 상기 질소 피크 영역들에 비하여 현저히 낮은 질소 농도를 가질 수 있다.
상기 금속 질화막(218)은 약 30Å 이하의 얇은 두께로 형성되는 것이 바람직하다. 이로써, 상기 금속질화막(218)은 상기 열처리 공정에 의하여 충분히 산화될 수 있다.
도 2e 를 참조하면, 상기 금속산질화막(226) 상에 제어 게이트 도전막(228)이 형성될 수 있다. 상기 제어 게이트 도전막(228)은 도전성 금속질화물(예를 들어, 질화 티타늄, 질화 탄탈륨), 폴리 실리콘, 금속실리사이드(예를 들어, 코발트 실리사이드, 니켈 실리사이드) 및 금속막 중에서 어느 하나를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 금속산질화막(226) 상에 다른 유전막이 더 형성되고 상기 다른 유전막 상에 제어 게이트 도전막(228)이 형성될 수 있다. 설명의 편의를 위하여, 본 실시 예에서는 상기 유전막(216)만이 형성된 경우데 대해서 설명한다.
적어도 상기 제어 게이트 도전막(228)을 패터닝 하여 도 2f 의 게이트 패턴(230)을 형성할 수 있다. 상기 게이트 패턴(230)은 상기 금속산질화막(226) 상의 제어 게이트 전극(228a)을 포함할 수 있다. 상기 전하 저장막(214)이 전하 트랩막 을 포함하는 경우에, 상기 게이트 패턴(230)을 형성하는 패터닝 공정시에, 상기 금속산질화막(226) 또는 유전막(216)이 식각 정지층으로 사용될 수 있다. 이와는 다르게, 상기 전하 저장막(214)이 4A 족 원소의 부유 게이트막으로 형성되는 경우에, 상기 게이트 패턴(230)의 형성을 위한 패터닝 공정시에, 상기 유전막(216)을 식각 정지층으로 사용하여 식각할 수 있다. 이로써, 부유 게이트들을 분리 시킬 수 있다.
상기 게이트 패턴(230) 양측의 반도체 기판(210)에 도 2f 의 소오스 영역(S) 및 드레인 영역(D)이 형성될 수 있다. 상기 소오스 영역(S) 및 드레인 영역(D)은 도펀트들에 의해 도핑된 영역일 수 있다. 이와는 달리, 상기 소오스 영역(S) 및 드레인 영역(D)은 상기 제어 게이트 전극(228a)에 인가되는 동작전압에 의해 생성되는 반전층일 수도 있다. 상기 반전층은 상기 동작 전압으로 인하여 상기 제어 게이트 전극(228a)에서 발생되는 가장자리 전계(fringe filed)에 의해 생성될 수 있다.
다음으로 본 발명의 다른 실시 예에 따른 반도체 소자를 도 2f 를 참조하여 설명한다.
도 2f 를 참조하면, 반도체 기판(210) 상에 게이트 패턴(230)이 배치되고, 상기 게이트 패턴(230) 양측의 반도체 기판(210)에 소오스 영역(S) 및 드레인 영역(D)이 배치될 수 있다. 상술된 바와 같이, 상기 소오스 및 드레인 영역들(S,D)은 도펀트로 도핑된 영역 또는 반전층일 수 있다. 상기 게이트 패턴(230)은 제어 게이트 전극(228a), 금속산질화막(226), 유전막(216), 전하 저장층(214) 및 터널 절연막(212)을 포함할 수 있다. 상기 제어 게이트 전극(228a)은 상기 반도체 기판(210) 상에 배치되고, 상기 제어 게이트 전극(228a) 및 반도체 기판(210) 사이에 전하 저장막(214)이 개재될 수 있다. 상기 전하 저장막(214) 및 반도체 기판(210) 사이에 터널 절연막(212)이 개재될 수 있으며, 상기 전하 저장막(214) 및 제어 게이트 전극(228a) 사이에 금속산질화막(226)이 개재될 수 있다. 상기 금속산질화막(226) 및 상기 전하 저장막(214) 사이에 유전막(216)이 개재될 수 있다. 상기 전하 저장막(214) 및 상기 제어 게이트 전극(228a) 사이의 상기 유전막(216), 금속산질화막(226)은 블로킹막에 포함될 수 있다. 상기 게이트 패턴(230), 소오스 영역(S) 및 드레인 영역(D)은 기억 셀을 구성할 수 있다. 상기 기억 셀은 전원 공급이 중단될지라도 저장된 데이터가 그대로 유지되는 비휘발성 특성을 가질 수 있다. 상술된 바와 같이, 상기 유전막(216) 외 금속산질화막(226)과 제어 게이트 패턴(228a) 사이에 제2 유전막이 존재할 수도 있다.
상기 블로킹막에 포함된 상기 금속산질화막(226)은 상기 유전막(216) 보다 높은 유전상수를 가질 수 있다. 이에 따라, 동일한 두께에서, 상기 금속산질화막(226)의 등가산화막 두께는 상기 유전막(216)의 등가 산화막 두께보다 작다. 결과적으로, 상기 금속산질화막(226)으로 인하여, 낮은 등가산화막 두께를 가짐과 더불어 물리적으로 두꺼운 두께를 갖는 블로킹막을 구현할 수 있다. 이로써, 상기 전하 저장막(216)에 저장된 전하가 상기 제어 게이트 패턴(228a)으로 누설되는 현상을 최소화할 수 있고, 기억 셀의 데이터 유지 특성, 데이터 신뢰성 등이 향상된다.
이에 더하여, 상술된 바와 같이, 상기 금속산질화막(226)은 질소 피크 영역을 포함하는 하부(222)를 포함한다. 이에 따라, 상기 금속산질화막(226)내 금속원 자들이 외부 물질막으로 확산 및/또는 이동되는 현상을 최소화할 수 있다. 또한, 외부 물질막의 다른 원자들이 상기 금속산질화막(226) 내로 확산 및/또는 이동되는 현상을 최소화할 수도 있다. 상기 외부 물질막은 상기 금속산질화막(226)과 접촉된 유전막들(216)일 수 있다. 이와는 달리, 상술된 바와 같이 제2 금속질화막이 더 형성되고 열처리 공정이 수행되는 경우에, 상기 외부 물질막은 상기 제어 게이트 패턴(228a)일 수도 있다. 그 결과, 상기 금속산질화막(226)은 우수한 신뢰성을 갖는다. 또한, 상기 금속산질화막(226)을 포함하는 상기 기억 셀도 우수한 신뢰성을 가질 수 있다.
도 3a 는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단도면이다. 도 3b 본 발명의 또 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3a 를 참조하면, 반도체 기판(110) 상에 도 1a 내지 도 1c 에서 기 설명된 방법에 의하여 제1 유전막(112), 제1 금속산질화막(128) 및 제2 유전막(130)이 형성될 수 있다. 상술된 바와 같이, 상기 제1 금속산질화막(128)은 제1 금속질화막, 금속산화막 및 제2 금속질화막을 적층 후, 열처리 공정을 수행하여 형성될 수 있다. 이에 반해, 상기 제1 및 제2 금속질화막 중에서 어느 하나가 생략되고 열처리 공정이 수행되어 형성될 수 있다. 상기 제2 유전막(130) 상에 전하 저장막(132)이 형성될 수 있다. 상기 전하 저장막(132)은 도 1d 에서 기 설명된 방법에 의하여 전하 트랩막 또는 부유 게이트 막으로 형성될 수 있다. 또한, 도 2c 내지 도 2e 에서 기 설명된 방법에 의하여, 상기 전하 저장막(132) 상에 제3 유전막(216), 제2 금속산질화막(226) 및 제어 게이트 도전막(228)이 형성될 수 있다. 상술된 바와 같이, 상기 제2 금속산질화막(226)은 금속질화막 및 금속산화막을 적층 후, 열처리 공정을 수행하여 형성될 수 있다. 이에 반해, 상기 금속산화막 상에 다른 금소질화막을 더 형성하고 열처리 공정이 수행되어 형성될 수 있다. 도 1e 및/또는 도 2e 에서 기 설명된 방법에 의하여 패터닝하여 도 3b 의 게이트 패턴(300)을 형성하고, 소오스 영역(S) 및 드레인 영역(D)을 형성할 수 있다.
본 발명의 일 실시 예에 따르면 상기 제1, 제2 및 제3 유전막(112, 130, 216) 중에서 적어도 어느 하나 이상의 유전막이 생략될 수 있고, 상기 제2 금속질화막(226) 상에 다른 유전막이 더 형성될 수 있다.
다음으로 본 발명의 또 다른 실시 예에 따른 반도체 소자를 도 3b 를 참조하여 설명한다.
도3b 를 참조하면, 반도체 기판(110) 상에 게이트 패턴(300)이 배치되고, 상기 게이트 패턴(300) 양측의 반도체 기판(110)에 소오스 영역(S) 및 드레인 영역(D)이 배치될 수 있다. 상기 게이트 패턴(300)은 제1 유전막(112), 제1 금속산질화막(128), 제2 유전막(130), 전하 저장막(132), 제3 유전막(216), 제2 금속산질화막(226) 및 제어 게이트 전극(228a)을 포함할 수 있다. 상기 반도체 기판(110) 상에 제어 게이트 전극(228a)이 배치되고, 상기 제어 게이트 전극(228a) 및 반도체 기판(110) 사이에 전하 저장막(132)이 개재될 수 있다. 상기 전하 저장막(132) 및 반도체 기판(110) 사이에 제1 금속산질화막(128)이 개재될 수 있고, 상기 제1 금속산질화막(128)및 반도체 기판(110) 사이에 제1 유전막(112)이 개재될 수 있다. 상 기 제1 금속산질화막(128) 및 전하 저장막(132) 사이에 제2 유전막(130)이 개재될 수 있고, 상기 전하 저장막(132) 및 제어 게이트 전극(228a) 사이에 제2 금속산질화막(226)이 개재될 수 있다. 상기 제2 금속산질화막(226) 및 전하 저장막(132) 사이에 제3 유전막(216)이 개재될 수 있다. 상기 전하 저장막(132) 및 상기 반도체 기판(110) 사이의 상기 제1 유전막(112), 제1 금속산질화막(128) 및 제2 유전막(130)은 터널 절연막에 포함될 수 있고, 상기 전하 저장막(132) 및 제어 게이트 전극(228a) 사이의 상기 제3 유전막(216) 및 상기 제2 금속산질화막(226)은 블로킹막에 포함될 수 있다. 상기 게이트 패턴(300), 소오스 영역(S) 및 드레인 영역(D)d은 기억 셀을 구성할 수 있다. 도 1c 에서 기 설명된 바와 같이, 상기 제1 및 제2 유전막(112, 130)은 모두 존재하거나 어느 하나가 생략될 수 있다. 또한, 도 2d 에서 기 설명된 바와 같이 상기 제2 금속산질화막(226)의 상부가 질소 피크 영역을 포함하도록 금속산화막(도2d 의 224) 상에 금속질화막을 더 형성할 수 있고, 도2e 에서 기 설명된 바와 같이 상기 제2 금속산질화막(226) 상에 유전막을 더 형성할 수 있다.
상기 터널 절연막에 포함된 상기 제1 유전막(112), 제1 금속산질화막(128) 및 제2 유전막(130)은 도 1f 에서 기 설명된 터널 절연막과 동일한 구성 및 특성을 가질 수 있어, 기억 셀의 데이터 유지특성, 데이터 신뢰성 및 프로그램 효율 등이 향상된다. 또한 상기 블로킹막에 포함된 상기 제3 유전막(216) 및 상기 제2 금속산질화막(226)은 도 2f 에서 기 설명된 블로킹 막과 동일한 구성 및 특성을 가질 수 있어, 기억 셀의 데이터 유지 특성 및 신뢰성이 향상된다.
이에 더하여, 도 1f 및 도 2f 에서 상술된 바와 같이 금속산질화막들(128, 226)에 존재하는 질소 피크 영역들은 외부 물질막의 다른 원자들이 상기 금속산질화막들(128, 226) 내로 확산 및/또는 이동되는 현상을 최소화할 수 있다. 또한, 금속산질화막들(128, 226)내 금속원자들이 외부 물질막으로 확산 및/또는 이동되는 현성을 최소화할 수 있다. 그 결과, 상기 금속산질화막들(128, 226)은 우수한 신뢰성을 가져, 상기 금속산질화막들(128, 226)을 포함하는 기억 셀도 우수한 신뢰성을 가질 수 있다.
도 5 는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 5 를 참조하면, 본 발명에 따른 메모리 시스템(1000)은 메모리 장치(1100), 메모리 컨트롤러(1200), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다. 상기 메모리 장치(1100)는 상술된 실시 예들(도1a 내지 도 1f, 도2a 내지 도2f 및 도3a 내지 도3b)에 개시된 반도체 소자 중에서 적어도 어느 하나를 포함할 수 있다.
메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 또는, 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장된다. 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다. 전술한 메모리 장치(1100), 메모리 컨트롤러(1200), 중앙처리장치(1500) 등에 본 발명의 실시 예에 따른 반도체 장치가 적용될 수 있다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 1a 내지 도 1e 는 본 발명의 일 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 1f 는 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2e 는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 2f 는 본 발명의 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3a 는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 3b 는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 4a 는 열처리 공정에 의하여 형성된 금속산질화막(128)의 질소 농도의 분포 특성을 나타내기 위한 도 1b 의 I-I' 부분의 질소 농도의 분포 그래프이다.
도 4b 는 열처리 공정에 의하여 형성된 금속산질화막(226)의 질소 농도의 분포 특성을 나타내기 위한 도 2d 의 Ⅱ-Ⅱ' 부분의 질소 농도의 분포 그래프이다.
도 5 는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 시스템을 나타내는 블록도이다.

Claims (10)

  1. 반도체 기판상에 서로 접촉된 금속 질화막 및 금속 산화막을 형성하는 것;
    상기 서로 접촉된 금속 질화막 및 금속 산화막을 갖는 기판에 열처리 공정을 수행하여 금속산질화막을 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  2. 제1 항에 있어서,
    상기 반도체 기판상에 서로 접촉된 금속 질화막 및 금속 산화막을 형성하는 것은,
    상기 반도체 기판상에 상기 금속 질화막을 형성하는 것;
    상기 금속 질화막 상에 상기 금속 산화막을 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  3. 제2 항에 있어서,
    상기 열처리 공정을 수행하기 전에, 상기 금속 산화막 상에 제2 금속 질화막을 형성하는 것을 더 포함하되, 상기 금속산질화막은 상기 금속 질화막, 금속 산화막 및 제2 금속 질화막이 반응하여 형성되는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판상에 서로 접촉된 금속 질화막 및 금속 산화막을 형성하는 것은,
    상기 반도체 기판상에 상기 금속 산화막을 형성하는 것;
    상기 금속 산화막 상에 상기 금속 질화막을 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  5. 제 1항에 있어서,
    상기 금속 질화막은 상기 금속 산화막과 동종의 금속원소를 포함하는 반도체 소자의 형성 방법.
  6. 제1 항에 있어서,
    상기 반도체 기판상에 물질막을 형성하는 것을 더 포함하되, 상기 물질막은 상기 금속산질화막의 일면과 접촉되는 반도체 소자의 형성방법.
  7. 제 6항에 있어서,
    상기 금속산질화막은 상기 물질막과 접촉된 표면에 인접한 질소 피크 영역을 포함하는 반도체 소자의 형성방법.
  8. 반도체 기판상에 배치된 물질막;
    상기 물질막에 접촉된 제1 면 및 상기 제1 면에 대향된 제2 면을 포함하는 금속산질화막을 포함하되, 상기 금속산질화막은 상기 제1 면에 인접한 질소 피크 영역을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 질소 피크 영역으로부터 상기 제2면으로 위치가 이동될수록 상기 금속산질화막의 질소농도가 감소되는 반도체 소자.
  10. 제8 항에 있어서,
    상기 제2 면과 접촉된 제2 물질막을 더 포함하되,
    상기 금속산질화막은 상기 제2 면에 인접한 질소 피크 영역을 더 포함하고,
    상기 제1 면에 인접한 질소 피크 영역 및 상기 제2면에 위치한 질소 피크 영역 사이의 상기 금속산질화막의 중앙부는 상기 질소 피크 영역들의 질소농도보다 낮은 반도체 소자.
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