JP2005317583A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 ＭＩＳＦＥＴのゲート絶縁膜の欠陥密度を抑え、充分な電気特性を得ながら、かつ、ゲート絶縁膜の酸化シリコン換算膜厚（ＥＯＴ）を１．０ｎｍ以下とする半導体装置を提供することである。
【解決手段】 シリコン基板１の主面に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３とを有し、ゲート絶縁膜２が、酸化金属層と酸化シリコン層とから形成された金属シリケート層を含み、その金属シリケート層が、前記シリコン基板１側から前記ゲート電極３側に向けて金属およびシリコンの濃度勾配を持って形成されることを特徴とするＭＩＳＦＥＴＱｎ、Ｑｐを形成する。
【選択図】 図４

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（ＭＩＳＦＥＴ）およびその製造技術に適用して有効な技術に関するものである。
半導体集積回路の高速化・高集積化に伴い、ＭＩＳＦＥＴのゲート絶縁膜の薄膜化が求められるが、ゲート絶縁膜として用いられる誘電率の低い酸化シリコン膜を薄膜化すると、直接トンネル現象によるゲートリーク電流の増加が問題となる。
このため、ゲート絶縁膜の酸化シリコン換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を抑えることができ、かつ、物理膜厚を稼いでゲートリーク電流を抑えることができるハフニウムシリケート（ＨｆＳｉＯX）膜などの高誘電率ゲート絶縁膜の導入が検討されている（特許文献１および２参照）。
特開平１１−１３５７７４号公報 特開２００３−３４７２９７号公報
ＭＩＳＦＥＴのゲート絶縁膜には信頼性向上のために非晶質が要求されており、それを達成するためにはゲート絶縁膜の製造プロセスにおける熱処理工程に伴う結晶化を抑制することが重要であると考えられる。
しかしながら、ＭＩＳＦＥＴとしての移動度などの電気特性を充分に得るためには、シリコンウェハ上に１．０ｎｍ程度の酸化シリコン層を形成する必要があった。このためにゲート絶縁膜のＥＯＴは約１．５ｎｍ以上と大きくなり、４５ｎｍテクノロジーノードで要求されているＥＯＴが１．０ｎｍ以下を達成することができない。なお、ゲート絶縁膜の形成方法として、一般的に使用されているスパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法などが挙げられるが、薄膜化への要求に応えることが難しいと考えられる。
本発明の目的は、ゲート絶縁膜の欠陥密度を抑え、ＭＩＳＦＥＴとしての充分な電気特性を得ながら、かつ、ゲート絶縁膜のＥＯＴを１．０ｎｍ以下とすることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、シリコン基板と、前記シリコン基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを備え、前記ゲート絶縁膜が、酸化金属層と酸化シリコン層とから形成された金属シリケート層を含み、前記金属シリケート層を構成するシリコンおよび金属は、前記シリコン基板側から前記ゲート電極側に向けて濃度勾配を持っていることを特徴とするものである。
また、本発明による半導体装置は、ゲート絶縁膜の酸化シリコン換算膜厚（ＥＯＴ）が、１．０ｎｍ以下であることを特徴とするものである。
また、本発明による半導体装置は、酸化金属層、または酸化シリコン層を、原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法により形成されることを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ゲート絶縁膜の欠陥密度を抑え、ＭＩＳＦＥＴとしての充分な電気特性を得ながら、かつ、ゲート絶縁膜のＥＯＴを１．０ｎｍ以下とすることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明の実施の形態１では、ゲート絶縁膜の構成元素が濃度分布を有するＭＩＳＦＥＴ、および、その製造技術について図１、図２および図３を用いて説明する。
図１（ａ）は、本実施の形態１におけるＭＩＳＦＥＴの要部断面図、同図（ｂ）は、ゲート絶縁膜の構成元素の濃度分布図である。
図１（ａ）に示すシリコン基板１は、希フッ酸処理が施されている。このシリコン基板１の主面上に、酸化シリコン（ＳｉＯ2）層２ａとハフニウムシリケート（ＨｆＳｉＯX）層２ｓｈとを有するゲート絶縁膜２が形成されている。このゲート絶縁膜２上には、ゲート電極３が、例えば、多結晶シリコンにより形成されている。なお、ハフニウムシリケート（ＨｆＳｉＯX）は、ハフニウム（Ｈｆ）を構成元素とする金属シリケートであり、その誘電率はハフニウムとシリコンとの組成比（Ｈｆ：Ｓｉ）により、約３．９（酸化シリコン：ＳｉＯ2の誘電率）〜約２５（酸化ハフニウム：ＨｆＯ2の誘電率）となっている。
ここで、本実施の形態１のゲート絶縁膜２が、シリコン基板１の主面上に形成されたときに、シリコン基板１とゲート絶縁膜２の界面に発生する欠陥を抑えることができる、ことを説明する。
このハフニウムシリケート層２ｓｈは、その構成元素であるシリコン（Ｓｉ）の濃度が、ゲート電極３側の領域よりシリコン基板１（酸化シリコン層２ａ）側の領域に、相対的に高くなるように形成され、シリコン基板１側からゲート電極３側の方向に、徐々に低い勾配を持った分布に形成されている。一方、ハフニウムシリケート層２ｓｈの構成元素であるハフニウム（Ｈｆ）の濃度が、ゲート電極３側の領域よりシリコン基板１（酸化シリコン層２ａ）側の領域に、相対的に低くなるように形成され、シリコン基板１側からゲート電極３側の方向に、徐々に高い勾配を持った分布にハフニウムシリケート層２ｓｈは形成されている。
したがって、図１（ｂ）に示すように、上記のような濃度分布を持ったハフニウムシリケート層２ｓｈを含んだゲート絶縁膜２は、シリコン基板１上に酸化シリコン層２ａを有するので、ゲート絶縁膜２の構成元素であるＳｉの濃度が、ゲート電極３側の領域よりシリコン基板１側の領域に、より相対的に高くなるように形成され、さらに、Ｓｉの濃度がシリコン基板１側からゲート電極３側の方向に、徐々に低い勾配を持った分布に形成されていることになる。一方で、上記のような濃度分布を持ったハフニウムシリケート層２ｓｈを含んだゲート絶縁膜２は、シリコン基板１上に酸化シリコン層２ａを有するので、構成元素であるＨｆの濃度が、ゲート電極３側の領域よりシリコン基板１側の領域に、より相対的に低くなるように形成され、さらに、Ｈｆの濃度がシリコン基板１側からゲート電極３側の方向に、徐々に高い勾配を持った分布に形成されている。
本実施の形態１のようなシリコン基板１側よりゲート電極３側に向けてゲート絶縁膜２の構成元素が連続的に濃度分布を持ったゲート絶縁膜２は、従来で問題となるＳｉＯ2層とＨｆＯ2成分層の急峻な界面で発生する欠陥に起因した固定電荷を抑制でき、かつ、Ｓｉ基板と接合しても良好な界面を形成できる欠陥密度が少ないＳｉＯ2成分が、シリコン基板１側に多く存在するので、ゲート絶縁膜２とシリコン基板１との界面において発生する欠陥の密度を低くすることができ、かつ、高誘電率絶縁膜であるＨｆＯ2成分が、ゲート電極３側に多く存在するので、誘電率が高い絶縁膜として利用することができる。
次に、本実施の形態１のゲート絶縁膜２が、ＥＯＴを１．０ｎｍ以下を達成することができる、ことを説明する。
ここで、本実施の形態１では、ハフニウムシリケート層２ｓｈの構成元素であるハフニウムとシリコンとの組成比（Ｈｆ：Ｓｉ比）が８：９、１２：１０、１６：１１となるように、ハフニウムシリケート層２ｓｈが形成される場合を示す。この場合、ハフニウムシリケート層２ｓｈの誘電率ｋは、Ｈｆ：Ｓｉ比が８：９では、ｋ＝１３程度、１２：１０ではｋ＝１４程度、１６：１１ではｋ＝１５程度となる。
このような条件下において、ゲート絶縁膜２のＥＯＴが１．０ｎｍ以下を達成するためには、ゲート絶縁膜２の物理膜厚、特にハフニウムシリケート層２ｓｈの物理膜厚を正確に制御する必要がある。
さらに、本発明が解決する課題に対して、上述したようにシリコン基板１とゲート絶縁膜２との界面に発生する欠陥を抑えるために、シリコン基板１よりゲート電極３に向けてゲート絶縁膜２の構成元素が濃度分布を持ように制御されたゲート絶縁膜２を形成する必要がある。
このため、ハフニウムシリケート層２ｓｈは、原子層レベルの精度で堆積できる方法で形成されなければならず、本実施の形態１では、例えば、原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を使用して形成される。このＡＬＤ法は、各原料ガスを同時ではなく交互に供給することで、シリコン１基板の主面上での各原料ガスの表面吸着と表面反応を単分子層レベルで制御して、原子層あるいは分子層を一層ごとに成長させる方法である。なお、本実施の形態１では、ＡＬＤ法を使用するが、間欠型ＣＶＤ法を使用してもよい。以下、図２を用いて、本実施の形態１で示すＭＩＳ構造をその製造技術と共に説明する。図２は、本実施の形態１におけるＭＩＳ構造の要部拡大断面図である。
図２に示すように、シリコン基板１の主面上の酸化シリコン層２ａは、例えば、ケミカル処理（ＮＨ4ＯＨ溶液など）によって、シリコン基板１の主面上に原子層で、例えば４Å程度となるように形成される。この酸化シリコン層２ａの厚さは、本実施の形態１において、ゲート絶縁膜２のＥＯＴを１．０ｎｍ以下とするため、かつ、ゲート絶縁膜２とシリコン基板１との界面にできる欠陥を抑制するために、最適化されるのが好ましい。なお、本実施の形態１では、ケミカル処理によってシリコン基板１の主面上に酸化シリコン層２ａを形成させているが、８００℃〜１０００℃程度の酸化性雰囲気中において熱処理によって形成されてもよい。
次に、この酸化シリコン層２ａ上には、ハフニウムシリケート層２ｓｈが形成されている。このハフニウムシリケート層２ｓｈは、ＡＬＤ法を使用して酸化シリコン層２ｓと酸化ハフニウム層２ｈが原子層レベルで交互に堆積されている。なお、酸化シリコン層２ｓおよび酸化ハフニウム層２ｈの後に示す括弧内の数字は、酸化シリコン層２ａから堆積された層が何層目であるかを示す。
図２に示すように、酸化シリコン層２ａ上には、酸化シリコン層２ｓ（１）が形成されている。この酸化シリコン層２ｓ（１）は、ＡＬＤ法を使用して、シリコン基板１の主面上に、Ｓｉ原料ガス、Ｎ2パージガス、Ｏ反応ガス、Ｎ2パージガスを順次導入し、これを１サイクルとして、３回（３サイクル）行うことにより、形成される。なお、Ｓｉ原料ガスには、例えば、テトラメトキシシランＳｉ（ＯＣＨ3）4、Ｏ反応ガスには、例えば、水Ｈ2Ｏを使用している。
この酸化シリコン層２ｓ（１）上には、酸化ハフニウム（ＨｆＯ2）層２ｈ（２）が形成されている。この酸化ハフニウム層２ｈ（２）は、ＡＬＤ法を使用して、シリコン基板１の主面上に、Ｈｆ原料ガス、Ｎ2パージガス、Ｏ反応ガス、Ｎ2パージガスを順次導入し、これを１サイクルとして、１回（１サイクル）行うことにより、形成される。なお、Ｈｆ原料ガスには、例えば、テトラジメチルアシドハフニウムＨｆ［Ｎ（ＣＨ3）2］4、Ｏ反応ガスには、例えば、水Ｈ2Ｏを使用している。
このようにＡＬＤ法を使用した場合、酸化シリコン層２ｓおよび酸化ハフニウム層２ｈを堆積させるサイクルの回数を任意に制御することで、ハフニウムシリケート層中のＨｆとＳｉの比を、所望の値とすることができ（本実施の形態１では、Ｈｆ：Ｓｉ比を８：９、１２：１０、１６：１１する）、かつ、酸化シリコン層２ｓおよび酸化ハフニウム層２ｈを順次堆積することで、ハフニウムシリケート層２ｓｈの構成元素であるＳｉとＨｆの濃度分布には、勾配を持たせて形成することができる。
以降同様にＡＬＤ法を使用して、酸化シリコン層２ｓおよび酸化ハフニウム層２ｈが、シリコン基板１の主面上に順次形成される。酸化ハフニウム層２ｈ（２）上には、２サイクル行われた酸化シリコン層２ｓ（３）が形成される。
次いで、酸化シリコン層２ｓ（３）上には、１サイクル行われた酸化ハフニウム層２ｈ（４）が形成される。
次いで、酸化ハフニウム層２ｈ（４）上には、１サイクル行われた酸化シリコン層２ｓ（５）が形成される。
次いで、酸化シリコン層２ｓ（５）上には、１サイクル行われた酸化ハフニウム層２ｈ（６）が形成される。
次いで、酸化ハフニウム層２ｈ（６）上には、１サイクル行われた酸化シリコン層２ｓ（７）が形成される。
次いで、酸化シリコン層２ｓ（７）上には、２サイクル行われた酸化ハフニウム層２ｈ（８）が形成される。
次いで、酸化ハフニウム層２ｈ（８）上には、１サイクル行われた酸化シリコン層２ｓ（９）が形成される。
次いで、酸化シリコン２ｓ（９）上には、３サイクル行われた酸化ハフニウム層２ｈ（１０）が形成される。
次いで、酸化ハフニウム層２ｈ（１０）上には、１サイクル行われた酸化シリコン層２ｓ（１１）が形成される。
次いで、酸化シリコン層２ｓ（１１）上には、４サイクル行われた酸化ハフニウム層２ｈ４（１２）が形成される。
次いで、酸化ハフニウム層２ｈ（１２）上には、１サイクル行われた酸化シリコン層２ｓ（１３）が形成される。
次いで、酸化シリコン層２ｓ（１３）上には、５サイクル行われた酸化ハフニウム層２ｈ（１４）が形成される。
次いで、酸化ハフニウム層２ｈ（１４）上には、１サイクル行われた酸化シリコン層２ｓ（１５）の順で形成される。
このように、酸化シリコン層２ａ上には、酸化シリコン層２ｓと酸化ハフニウム層２ｈが交互に積層されることによってハフニウムシリケート層２ｓｈが形成されている。よって、シリコン基板１の主面上には、酸化シリコン層２ａおよびハフニウムシリケート層２ｓｈを含むゲート絶縁膜２が形成される。
本実施の形態１では、ハフニウムシリケート層のＨｆ：Ｓｉ比を、８：９、１２：１０、１６：１１となるようにハフニウムシリケート層２ｓｈが形成されているが、そのときのハフニウムシリケート層２ｓｈの物理膜厚は、それぞれ１７Å（１層〜１１層）、２２Å（１層〜１３層）、および２７Å（１層〜１５層）程度堆積されている。したがって、酸化シリコン層２ａ（物理膜厚４Å程度）を含めたゲート絶縁膜２のＥＯＴは、それぞれ０．９ｎｍ、１．０ｎｍ、１．１ｎｍ程度とすることができる。
次に、ゲート絶縁膜２上には、ゲート電極３が形成される。この、ゲート電極３は、例えば、ＣＶＤ法を使用して多結晶シリコンにより形成される。
以上これまでの工程により、ＭＩＳ構造が略完成する。
なお、図２に示すＭＩＳ構造は、ハフニウムシリケート層２ｓｈが、酸化シリコン層２ｓと酸化ハフニウム層２ｈとで１５層（Ｈｆ：Ｓｉ比が１６：１１）堆積して形成され、その上面にゲート電極３が形成されているが、ハフニウムシリケート層２ｓｈが、酸化シリコン層２ｓと酸化ハフニウム層２ｈとで１５層（Ｈｆ：Ｓｉ比が１２：１０）あるいは１１層（Ｈｆ：Ｓｉ比が８：９）堆積して形成された場合は、その上面にゲート電極３が形成されて、ＭＩＳ構造が略完成する。
図３は、上述した本実施の形態１のＭＩＳ構造において、シリコン基板１の主面からゲート電極３方向に堆積されている層（酸化シリコン層２ａ、酸化シリコン層２ｓ、酸化ハフニウム層２ｈ）と、ＡＬＤサイクル数、および、ゲート絶縁膜２中の構成元素の濃度との関係を示している。なお、酸化シリコン層２ａは、ケミカル処理により形成されているが、酸化シリコン層２ａとハフニウムシリケート層２ｓｈとでゲート絶縁膜２を構成するため、併せて図示されている。
図３には、ハフニウムシリケート層２ｓｈを構成する元素であるハフニウム（Ｈｆ）およびシリコン（Ｓｉ）の濃度勾配を示す曲線が図示されている。このような濃度分布を持ったハフニウムシリケート層２ｓｈを含んだゲート絶縁膜２は、シリコン基板１上に酸化シリコン層２ａを有するので、構成元素であるＨｆの濃度が、ゲート電極３側の領域よりシリコン基板１側（酸化シリコン層２ａ側）の領域に、より相対的に低くなるように形成され、さらに、Ｈｆの濃度がシリコン基板１側からゲート電極３の方向に徐々に高くなるような勾配を持った分布となるように形成されている。一方で、上記のような濃度分布を持ったハフニウムシリケート層２ｓｈを含んだゲート絶縁膜２は、シリコン基板１上に酸化シリコン層２ａを有するので、ゲート絶縁膜２の構成元素であるＳｉの濃度が、ゲート電極３側の領域よりシリコン基板１側の領域に、より相対的に高くなるように形成され、さらに、Ｓｉの濃度がシリコン基板１側からゲート電極３側の方向に、徐々に低い勾配を持った分布に形成されている。なお、図１（ｂ）も同様の濃度分布となっている。
このことから、本実施の形態１で示した製造技術により、シリコン基板よりゲート電極に向けてゲート絶縁膜の構成元素が濃度分布を持った、ゲート絶縁膜を形成することができる。
また、シリコンウェハ上に１．０ｎｍ程度の酸化シリコン層を形成しなくとも、Ｈｆ：Ｓｉ比およびハフニウムシリケート層２ｓｈの物理膜厚を調整することで、ゲート絶縁膜２のＥＯＴが１．０ｎｍ以下を達成することができる。
したがって、シリコン基板１よりゲート電極３に向けて、ゲート絶縁膜２の構成元素が濃度分布を持つことで、シリコン基板１と高誘電率であるハフニウムシリケート層２ｓｈとの格子不整合性が抑制され、欠陥密度が低減し、キャリア散乱の影響が少なくなり、その結果、高い移動度を得ることができる。
以上述べたように、本実施の形態１で示したＭＩＳ構造となるＭＩＳＦＥＴは、ゲート絶縁膜としてシリコン基板上から逐次高濃度となるハフニウムシリケート層を有し、その濃度勾配が、原子層レベルで制御されている。したがって、従来のハフニウムとシリコンの組成比が一定で形成されたハフニウムシリケート膜がＳｉＯ2界面で急峻な濃度勾配による高い欠陥密度を有するのに対して、欠陥密度が少ない良好なゲート絶縁膜が形成できる。なお、ゲート絶縁膜に酸化シリコンを用いたＭＩＳＦＥＴの移動度に対して、本実施の形態１によるＭＩＳＦＥＴは、８０％以上を達成することができた。
また、この濃度勾配のあるハフニウムシリケート層が約１．０ｎｍ形成されていれば、そのハフニウムシリケート層上に他の種類の高誘電率膜、例えば、ハフニウム膜を形成した場合でも欠陥密度が少ない良好なゲート絶縁膜が形成できる。
（実施の形態２）
本発明の実施の形態２では、ゲート絶縁膜の構成元素が濃度分布を有するＭＩＳＦＥＴを含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造技術の一例について、図４を用いて工程順に説明する。
まず、図４に示すように、シリコン基板（円形の薄い板状に加工した半導体ウエハ）、例えば、単結晶シリコンにボロン（Ｂ）などのｐ型不純物を導入したシリコン基板１を用意する。なお、シリコン基板１の主面は、希フッ酸処理されている。
次に、シリコン基板１の主面上に、素子分離領域４を形成する。素子分離領域４は、
例えば、エッチング技術を使用してシリコン基板１の主面上に溝を形成した後、前記溝を埋め込むように、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して酸化シリコン膜を堆積し、層間絶縁膜の表面を、ＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化される。
次に、シリコン基板１内にｐ型ウェル５およびｎ型ウェル６を形成する。ｐ型ウェル５は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物をシリコン基板１内に導入することにより形成される。同様に、ｎ型ウェル６は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をシリコン基板１内に導入することにより形成される。
次に、シリコン基板１の主面上にゲート絶縁膜２を形成する。ゲート絶縁膜２は、酸化シリコン層２ａおよび酸化ハフニウムシリケート層２ｓｈを有する（図２参照）。
酸化シリコン層２ａは、シリコン基板１の主面上をケミカル処理、例えば、ＮＨ4ＯＨ溶液あるいはＮ2Ｏ2溶液による処理を行うことで、シリコン基板１の主面上に、例えば４Å程度形成される。
ハフニウムシリケート層２ｓｈは、原子層レベルの酸化シリコン層２ｓおよび酸化ハフニウム層２ｈを含み、その酸化シリコン層２ｓと酸化ハフニウム層２ｈとを交互に堆積することにより形成される。このハフニウムシリケート層２ｓｈは、原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を使用して、形成される。なお、ハフニウムシリケート層２ｓｈの形成過程は、実施の形態１で示されたＭＩＳ構造の製造工程と同様にして行われる。
実施の形態１で示したように、ハフニウムシリケート層２ｓｈの厚さが、Ｈｆ：Ｓｉ比、例えば８：９、１２：１０とした場合に、それぞれ１７Å、２２Å程度で形成され、ゲート絶縁膜２のＥＯＴが、１．０ｎｍ以下とすることができる。なお、このゲート絶縁膜２は、酸化シリコン層２ｓを形成する工程と、酸化ハフニウム層２ｈを形成する工程の繰り返す比率を変えることで、濃度勾配を有する。
このゲート絶縁膜２が形成された後、雰囲気ガスとして、例えば、アンモニアＮＨ3ガスを用いた熱処理を施すことにより、ゲート絶縁膜２に窒素（Ｎ）を添加する。ゲート絶縁膜２に窒素（Ｎ）を添加することにより、ゲート絶縁膜２の耐熱性を向上させることができる。なお、ゲート絶縁膜２を構成するシリコンおよび金属は、シリコン基板１側からゲート電極３側に向けて濃度勾配を持っているが、熱処理後においても、シリコン基板１側からゲート電極３側に向けて濃度勾配を持っている。
次に、図４に示すように、ゲート絶縁膜２上に、ゲート電極３を形成する。ゲート電極３は、例えば、ＣＶＤ法を使用して多結晶シリコンにより形成された後、フォトリソグラフィ技術およびイオン注入法を使用することにより導電型の作り分けがなされ、次いで、フォトリソグラフィ技術およびドライエッチングすることにより形成される。
次に、シリコン基板１内に、半導体領域である低濃度ｎ型不純物拡散領域７、低濃度ｐ型不純物拡散領域８を形成する。低濃度ｐ型不純物拡散領域８は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物をシリコン基板１内のｎ型ウェル６に導入することにより形成される。同様に、低濃度ｎ型不純物拡散領域７は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや、ヒ素などのｎ型不純物をシリコン基板１内のｐ型ウェル５に導入することにより形成される。
次に、シリコン基板１の主面上に、ゲート電極３の側壁にサイドウォール９を形成する。このサイドウォール９は、例えば、プラズマＣＶＤ法を使用して窒化シリコン膜を形成した後、この窒化シリコン膜に対して異方性エッチングすることにより形成される。なお、サイドウォール９を窒化シリコン膜より形成したが、これに限らず、例えば、酸化シリコン膜、酸窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
次に、サイドウォール９に整合して、シリコン基板１内の領域に高濃度ｎ型不純物拡散領域１０および高濃度ｐ型不純物拡散領域１１を形成する。高濃度ｐ型不純物領域１１は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｐ型不純物拡散領域８よりも高濃度にボロンなどのｐ型不純物が導入されている。同様に、高濃度ｎ型不純物拡散領域１０は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｎ型不純物領域７よりも高濃度にリンやヒ素などのｎ型不純物が導入されている。
次に、シリコン基板上１の主面上に、酸化シリコン膜からなる層間絶縁膜１２を形成する。この層間絶縁膜１２は、例えば、ＣＶＤ法を使用して形成することができる。その後、層間絶縁膜１２の表面を、ＣＭＰ法を使用して平坦化される。
次に、層間絶縁膜１２にプラグ１３を形成する。プラグ１３は、フォトリソグラフィ技術およびエッチング技術を使用して層間絶縁膜１２にコンタクトホール１４を形成した後、コンタクトホール１４の底面および内壁に、例えば、スパッタリング法を使用してチタン／窒化チタン膜を形成し、さらに、コンタクトホール１４を埋め込むように、例えば、ＣＶＤ法を使用してタングステン膜を堆積することで形成される。なお、シリコン基板１上に堆積された不要なチタン／窒化チタン膜およびタングステン膜は、例えば、ＣＭＰ法を使用して除去される。
次に、シリコン基板１の主面上に配線１５を形成する。この配線１５は、例えば、スパッタリング法によりシリコン基板１の主面上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜が堆積して形成される。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線１５が形成される。
ここまでの工程によってｎ型ウェル６にｐチャネル型ＭＩＳＦＥＴＱｐが形成され、ｐ型ウェル５にｎチャネル型ＭＩＳＦＥＴＱｎが形成することができる。なお、配線１５の形成後、上述した層間絶縁膜１２、プラグ１３、配線１５の工程と同様の工程を繰り返すことにより、配線１５の上部に多層に配線を形成し、最後にパッシベーション膜でシリコン基板１の全体を覆うことにより、ＣＭＯＳデバイスが略完成する。
本発明の濃度勾配を持ったゲート絶縁膜構造を有する半導体装置にすることで、欠陥密度の低減が可能となり、その結果高い移動度が得られ、その結果消費電力の低い半導体装置を製造することが可能となった。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、金属シリケート層に、ハフニウムシリケート（ＨｆＳｉＯX）を適用して説明したが、例えば、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｎｂ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕからなる群から選ばれる少なくとも一種を含む金属シリケート層としてもよい。
また、前記実施の形態では、半導体基板の主面上のゲート絶縁膜を形成するにあたり、原子層レベルの精度で堆積できる方法として、ＡＬＤ法を使用したが、間欠型ＣＶＤ法を使用してもよい。すなわち、パージガスを導入することで、酸化シリコン層および酸化ハフニウム層の成長速度を抑えることができ、ＡＬＤ法を使用した場合と同様に、原子層レベルで酸化シリコン層および酸化ハフニウム層が形成され、前記実施の形態で示した結果と同様の結果を得ることができる。
本発明のＭＩＳＦＥＴの製造技術は、半導体装置を製造する製造業に幅広く利用されるものである。本発明のＭＩＳＦＥＴの製造技術は、例えば、低消費電力用素子および低待機電力素子、並びに、高速素子に適用することができる。
（ａ）は本発明の実施の形態１であるＭＩＳＦＥＴの要部断面図、（ｂ）はゲート絶縁膜を構成する元素の濃度分布図である。 本実施の形態１におけるＭＩＳ構造の製造技術を示した断面図である。 本実施の形態１におけるゲート絶縁膜を構成する元素の濃度分布図である。 本発明の実施の形態２である半導体装置の製造工程を示した断面図である。
符号の説明
１ シリコン基板
２ ゲート絶縁膜
２ａ 酸化シリコン層
２ｓｈ ハフニウムシリケート層
２ｓ 酸化シリコン層
２ｈ 酸化ハフニウム層
３ ゲート電極
４ 素子分離領域
５ ｐ型ウェル
６ ｎ型ウェル
７ 低濃度ｐ型不純物拡散領域
８ 低濃度ｎ型不純物拡散領域
９ サイドウォール
１０ 高濃度ｐ型不純物拡散領域
１１ 高純度ｎ型不純物拡散領域
１２ 層間絶縁膜
１３ プラグ
１４ コンタクトホール
１５ 配線
ｋ 誘電率
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (5)

  1. シリコン基板と、前記シリコン基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体装置であって、
    前記ゲート絶縁膜は、酸化シリコン層と酸化金属層とから形成された金属シリケート層を含み、
    前記金属シリケート層を構成するシリコンおよび金属は、前記シリコン基板側から前記ゲート電極側に向けて濃度勾配を持っていることを特徴とする半導体装置。
  2. シリコン基板と、前記シリコン基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体装置であって、
    前記ゲート絶縁膜は、酸化シリコン層と酸化金属層とから形成された金属シリケート層を含み、
    前記金属シリケート層を構成するシリコンの濃度は、前記ゲート電極側の領域より前記シリコン基板側の領域が高く、
    前記金属シリケート層を構成する金属の濃度は、前記ゲート電極側の領域より前記シリコン基板側の領域が低く、
    前記ゲート絶縁膜の酸化シリコン換算膜厚（ＥＯＴ）は、１．０ｎｍ以下であることを特徴とする半導体装置。
  3. シリコン基板と、前記シリコン基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体装置であって、
    前記ゲート絶縁膜は、第１酸化シリコン層と酸化金属層とから形成された金属シリケート層と、第２酸化シリコン層とを含み、
    前記金属シリケート層を構成するシリコンの濃度は、前記ゲート電極側の領域より前記シリコン基板側の領域が高く、
    前記金属シリケート層を構成する金属の濃度は、前記ゲート電極側の領域より前記シリコン基板側の領域が低く、
    前記第２酸化シリコン層は、前記シリコン基板と前記金属シリケート層との間に形成され、
    前記ゲート絶縁膜の酸化シリコン換算膜厚（ＥＯＴ）は、１．０ｎｍ以下であることを特徴とする半導体装置。
  4. シリコン基板の主面上に形成された、金属、シリコンおよび酸素からなる金属シリケート層を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体装置の製造方法であって、
    前記ゲート絶縁膜を形成する工程が、
    （ａ）酸化シリコン層を形成する工程と、
    （ｂ）酸化金属層を形成する工程とを有し、
    前記（ａ）工程と前記（ｂ）工程とを交互に繰り返すことにより、前記シリコン基板側から前記ゲート電極側に向けた前記シリコンおよび前記金属の濃度勾配を持つ前記金属シリケート層を形成することを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記酸化シリコン層または前記酸化金属層を原子層制御成膜（ＡＬＤ）法により形成し、
    前記（ａ）工程を繰り返す回数と、前記（ｂ）工程とを繰り返す回数との比率を制御して、前記シリコンおよび前記金属の濃度勾配を持つ前記金属シリケート層を形成することを特徴とする半導体装置の製造方法。
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