CN105739202A - 阵列基板和显示装置 - Google Patents

Abstract

本发明公开了一种阵列基板和显示装置，属于显示器领域。所述阵列基板包括多个阵列基板行驱动GOA单元、多根时钟CLK走线以及多根中间引线，CLK走线与中间引线不同层设置，多个GOA单元中的每个GOA单元通过多根中间引线中的K根中间引线与多根CLK走线中的K根CLK走线连接，且每根中间引线只连接一个GOA单元和一根CLK走线，K大于0且K为偶数，阵列基板还包括多根CLK支线，多根CLK走线中的每根CLK走线的两端分别连接多根CLK支线中的至少一根CLK支线的两端，且多根CLK支线中的每根CLK支线只与多根CLK走线中的一根CLK走线连接，多根CLK走线设置在多根CLK支线和GOA单元之间。能够解决各个CLK走线传输时钟信号时延迟不一的问题，提高了显示画面品质。

Description

阵列基板和显示装置

技术领域

本发明涉及显示器领域，特别涉及一种阵列基扳和显示装置。

背景技术

阵列基板行驱动(GateDriveonArray，简称GOA)技术是一种将液晶显示器(LiquidCrystalDisplay，简称LCD)的栅极驱动(GateDriver)集成电路(IntegratedCircuit，简称IC)集成在阵列(Array)基板上的一种技术。

采用该技术的阵列基板通常包括像素显示区和像素显示区以外的驱动电路区。其中，像素显示区设置有多行像素单元，每行像素单元与一根栅线相连。驱动电路区通常布置有多个GOA单元、中间引线以及输送时钟(Clock，简称CLK)信号到GOA单元的CLK走线。多个GOA单元设置在像素显示区的同一侧且沿与栅线垂直的方向(简称竖直方向)排列。每个GOA单元通过引线与一行像素单元的栅线相连。多根CLK走线平行设置在GOA单元的外侧(即像素显示区的相反侧)，每根CLK走线沿竖直方向延伸，GOA单元通过中间引线与对应的CLK走线连接。

在上述布线结构中，中间引线在连接CLK走线和GOA单元时，会与位于所连接的CLK走线与GOA单元之间的CLK走线发生交叉，由于CLK走线与中间引线设置在不同层，因此在中间引线与CLK走线交叉处会产生寄生电容。

CLK走线上的寄生电容沿着CLK走线的延伸方向分布，因此一根CLK走线上的时钟信号传输到近端和远端时，由于经过的线路上的寄生电容数量的差别，导致传输到近端和远端的延迟相差很大；另外，距离GOA单元较远的CLK走线上的寄生电容的数量少于距离GOA单元较近的CLK走线上的寄生电容数量，导致不同CLK走线在将时钟信号传输到相同距离时，传输延迟也不一样，大大影响显示画面的品质。

发明内容

为了解决一根CLK走线传输时钟信号到CLK走线的近端和远端延迟差很大以及各个CLK走线之间信号传输延迟不同的问题，本发明实施例提供了一种阵列基板和显示装置。所述技术方案如下：

第一方面，本发明实施例提供了一种阵列基板，所述阵列基板包括多个阵列基板行驱动GOA单元、多根时钟CLK走线以及多根中间引线，所述CLK走线与所述中间引线不同层设置，所述多个GOA单元中的每个GOA单元通过所述多根中间引线中的K根中间引线与所述多根CLK走线中的K根CLK走线连接，且每根所述中间引线只连接一个所述GOA单元和一根所述CLK走线，K大于0且K为偶数，所述阵列基板还包括多根CLK支线，所述多根CLK走线中的每根CLK走线的两端分别连接所述多根CLK支线中的至少一根CLK支线的两端，且所述多根CLK支线中的每根CLK支线只与所述多根CLK走线中的一根CLK走线连接，所述多根CLK走线设置在所述多根CLK支线和所述GOA单元之间。

在本发明实施例的一种实现方式中，所述多根CLK走线和所述多根CLK支线均平行设置。

在本发明实施例的另一种实现方式中，所述多根CLK支线包括按照距离GOA单元由近到远的顺序依次排列的第1-第M根CLK支线，所述多根CLK走线包括按照距离GOA单元由远到近的顺序依次排列的第1-第M根CLK走线，第N根CLK支线与第N根CLK走线连接，M为大于1的整数，M≥N≥1且N为整数。

在本发明实施例的另一种实现方式中，所述CLK支线的远端与所述CLK走线的远端同层连接。

在本发明实施例的另一种实现方式中，所述CLK支线的近端通过过孔与所述CLK走线的近端连接。

在本发明实施例的另一种实现方式中，所述阵列基板还包括支线引线，所述支线引线通过过孔连接所述CLK支线与所述CLK走线。

在本发明实施例的另一种实现方式中，所述多根CLK走线和所述多根CLK支线中两端连接的CLK支线和CLK走线中部相连。

在本发明实施例的另一种实现方式中，所述CLK支线和所述CLK走线中部分别对应设置有1至3个连接点，所述CLK支线和所述CLK走线的对应的连接点相连。

在本发明实施例的另一种实现方式中，所述多个GOA单元和多根CLK走线设置在像素显示区两侧。

在本发明实施例的另一种实现方式中，所述每个GOA单元分别通过所述多根中间引线中的两根中间引线与所述多根CLK走线中的两根CLK走线连接。

第二方面，本发明实施例提供了一种显示装置，所述显示装置包括第一方面任一项所述的阵列基板。

本发明实施例提供的技术方案带来的有益效果是：

本发明通过设置多根CLK支线，多根CLK走线至少与一根CLK支线连接，由于CLK支线只在近端和远端与CLK走线连接，CLK支线上寄生电容少，使CLK走线输入的CLK信号可以通过CLK支线快速到达CLK走线远端，使一根CLK走线上的时钟信号传输到近端和远端的延迟差很小，且由于与每根CLK走线连接的CLK支线上的电容都很小，信号传输延迟相当，解决了各个CLK走线传输时钟信号时延迟不一的问题，提高了显示画面品质。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种阵列基板的结构示意图；

图2是本发明实施例提供的另一种阵列基板的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

图1是本发明实施例提供的一种阵列基板的结构示意图，参见图1，阵列基板包括多个GOA单元101、多根CLK走线102以及多根中间引线103，CLK走线102与中间引线103不同层设置，所述多个GOA单元101中的每个GOA单元101通过所述多根中间引线103中的K根中间引线103与所述多根CLK走线102中的K根CLK走线102连接，且每根中间引线103只连接一个GOA单元101和一根CLK走线102，K大于0且K为偶数。

阵列基板还包括多根CLK支线104，多根CLK走线102中的每根CLK走线102的两端分别连接多根CLK支线104中的至少一根CLK支线104的两端，且多根CLK支线104中的每根CLK支线104只与多根CLK走线102中的一根CLK走线102连接，多根CLK走线102设置在多根CLK支线104和GOA单元101之间。

本发明通过设置多根CLK支线104，多根CLK走线102至少与一根CLK支线104连接，由于CLK支线104只在近端和远端与CLK走线102连接，CLK支线104上寄生电容少，使CLK走线102输入的CLK信号可以通过CLK支线104快速到达CLK走线102远端，使一根CLK走线102上的时钟信号传输到近端和远端的延迟差很小，且由于与每根CLK走线102连接的CLK支线104上的电容都很小，信号传输延迟相当，解决了各个CLK走线102传输时钟信号时延迟不一的问题，提高了显示画面品质。

如图1所示，多个GOA单元101和多根CLK走线102可以设置在阵列基板的像素显示区两侧。这种设置方式仅为举例，多个GOA单元101和多根CLK走线102也可以设置在像素显示区的一侧。

图1所示的阵列基板，以每个GOA单元连接两根CLK走线102，每根CLK走线102连接一根CLK支线104为例，其中两根CLK走线102分别为一个GOA单元101提供一个正相CLK信号和一个反相CLK信号。当然，GOA单元101也可以连接4、6、8甚至更多的CLK走线102，连接的CLK走线102两根一组，一组CLK走线102用来提供一个正相CLK信号和一个反相CLK信号。一根CLK走线102也可以连接多根CLK支线104，但每根CLK走线102连接的CLK支线104的数量相同，为了方便布线，优选采用一根CLK走线102连接一根CLK支线104。

其中，CLK走线102与中间引线103设置在不同层，中间引线103通过过孔连接CLK走线102，如图1中圆形黑点所示。

需要说明的是，图1中的GOA单元101的数量仅为举例，本发明实施例对此不做限制。

如图1所示，多根CLK走线102平行设置，每根CLK支线104均与CLK走线102平行设置。通过将CLK支线104与CLK走线102平行设置，一方面保证CLK支线104不与CLK走线102交叉，另一方面，方便CLK支线104布线。

进一步地，每个GOA单元101与像素显示区的一根栅线连接，像素显示区同一侧的多个GOA单元101垂直于栅线的方向排列，上述CLK走线102延伸方向与多个GOA单元101排列方向相同。

在本发明实施例中，CLK支线104与CLK走线102同层设置，从而方便阵列基板的制作。

在本发明的一种实现方式中，多根CLK走线102与多根CLK支线104的连接顺序如下：多根CLK支线104包括按照距离GOA单元101由近到远(或由远到近)的顺序依次排列的第1-第M根CLK支线104，多根CLK走线102包括按照距离GOA单元101由远到近(或由近到远)的顺序依次排列的第1-第M根CLK走线102，第N根CLK支线104与第N根CLK走线102连接，M为大于1的整数，M≥N≥1且N为整数。这种连接设计方式可以方便布线。

如图1所示，阵列基板包括按照距离GOA单元101由近到远的顺序依次排列的4根CLK支线104：CLK1a(即第一根CLK支线)、CLK2a(即第二根CLK支线)、CLK3a(即第三根CLK支线)和CLK4a(即第四根CLK支线)，按照距离GOA单元101由远到近的顺序依次排列的4根CLK走线102：CLK1A(即第一根CLK走线)、CLK2A(即第二根CLK走线)、CLK3A(即第三根CLK走线)和CLK4A(即第四根CLK走线)，CLK1a和CLK1A连接，CLK2a和CLK2A连接，CLK3a和CLK3A连接，CLK4a和CLK4A连接。

如图1所示，CLK支线104在远端直接连接CLK走线102，即CLK支线104的远端与CLK走线102的远端同层连接。CLK支线104在CLK走线102远端直接与CLK走线102连接，避免开设过孔，既能节省制作步骤，又能减小寄生电容。其中，CLK走线102的远端是CLK走线102距离LCD的印制电路板(PrintedCircuitBoard，简称PCB)较远的一端，CLK支线104的远端是CLK支线104距离LCD的PCB较远的一端。

CLK走线102的近端是距离LCD的PCB较近的一端，且CLK走线102与PCB连接，用来接收CLK信号输入。由于CLK走线102的近端需要与LCD的印制电路板(PrintedCircuitBoard，简称PCB)连接，因此如果采用同层连接的方式，会导致线路之间存在交叉，所以CLK走线102的近端无法像远端一样直接与CLK支线104连接。故在本实施例中，CLK支线104的近端通过过孔与CLK走线102的近端连接。通过过孔连接CLK走线102和CLK支线104，避免线路出现交叉问题。

具体地，阵列基板还包括支线引线105，支线引线105通过过孔连接CLK支线104与CLK走线102。通过支线实现过孔连接，避免线路交叉。

进一步地，多根CLK走线102和多根CLK支线104中两端连接的CLK支线104和CLK走线102中部相连。CLK支线104在CLK走线102中部与CLK走线102连接，加快时钟信号传输到CLK走线102中部的速度，进一步均衡时钟信号传输到CLK走线102各个位置的延迟。

其中，CLK支线104和CLK走线102中部分别对应设置有1至3个连接点(例如图1所示的1个连接点)，CLK支线104和CLK走线102中部通过对应的连接点相连。连接的位置最多为3处，避免了连接位置过多，导致CLK支线104上电容过大的问题。当CLK支线104和CLK走线102中部通过一个以上连接点连接时，连接点均匀间隔分布在CLK支线104和CLK走线102上。

在本发明的另一种实现方式中，多根CLK走线102和多根CLK支线104的连接顺序，还可以不按照第N根CLK支线104与第N根CLK走线102连接的方式进行。

如图2所示，CLK1a和CLK2A连接，CLK2a和CLK1A连接，CLK3a和CLK3A连接，CLK4a和CLK3A连接。

图2的这种方式使得CLK走线102和CLK支线104无法在远端同层连接，因此在图2的连接方式中，CLK走线102和CLK支线104在远端通过过孔连接。

其次，在图2所示的连接方式中，CLK走线102和CLK支线104在中部没有连接。

优选地，CLK支线104和CLK走线102的材料可以相同，例如采用栅极金属制成。采用相同材料制作CLK走线102和CLK支线104，方便阵列基板的制作。当然，CLK支线104和CLK走线102的材料也可以不相同。

优选地，CLK支线104和CLK走线102的厚度可以相同。将CLK支线104和CLK走线102设计成相同厚度，便于阵列基板的制作。当然，CLK支线104和CLK走线102的厚度也可以不相同。

在本发明实施例中，支线引线105与中间引线103可以同层设置，方便阵列基板的制作。

优选地，支线引线105和中间引线103的材料可以相同，例如采用氧化铟锡(IndiumTinOxide，简称ITO)制成。采用相同材料制作支线引线105和中间引线103，方便阵列基板的制作。当然，支线引线105和中间引线103的材料也可以不相同。

优选地，支线引线105和中间引线103的厚度可以相同。将支线引线105和中间引线103设计成相同厚度，便于阵列基板的制作。当然，支线引线105和中间引线103的厚度也可以不相同。

本发明实施例还提供了一种显示装置，该显示装置包括图1或图2所示出的阵列基板。

在具体实施时，本发明实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明通过设置多根CLK支线，多根CLK走线至少与一根CLK支线连接，由于CLK支线只在近端和远端与CLK走线连接，CLK支线上寄生电容少，使CLK走线输入的CLK信号可以通过CLK支线快速到达CLK走线远端，使一根CLK走线上的时钟信号传输到近端和远端的延迟差很小，且由于与每根CLK走线连接的CLK支线上的电容都很小，信号传输延迟相当，解决了各个CLK走线传输时钟信号时延迟不一的问题，提高了显示画面品质。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种阵列基板，其特征在于，所述阵列基板包括多个阵列基板行驱动GOA单元、多根时钟CLK走线以及多根中间引线，所述CLK走线与所述中间引线不同层设置，所述多个GOA单元中的每个GOA单元通过所述多根中间引线中的K根中间引线与所述多根CLK走线中的K根CLK走线连接，且每根所述中间引线只连接一个所述GOA单元和一根所述CLK走线，K大于0且K为偶数，其特征在于，所述阵列基板还包括多根CLK支线，所述多根CLK走线中的每根CLK走线的两端分别连接所述多根CLK支线中的至少一根CLK支线的两端，且所述多根CLK支线中的每根CLK支线只与所述多根CLK走线中的一根CLK走线连接，所述多根CLK走线设置在所述多根CLK支线和所述GOA单元之间。

2.根据权利要求1所述的阵列基板，其特征在于，所述多根CLK走线和所述多根CLK支线均平行设置。

3.根据权利要求2所述的阵列基板，其特征在于，所述多根CLK支线包括按照距离GOA单元由近到远的顺序依次排列的第1-第M根CLK支线，所述多根CLK走线包括按照距离GOA单元由远到近的顺序依次排列的第1-第M根CLK走线，第N根CLK支线与第N根CLK走线连接，M为大于1的整数，M≥N≥1且N为整数。

4.根据权利要求3所述的阵列基板，其特征在于，所述CLK支线的远端与所述CLK走线的远端同层连接。

5.根据权利要求1所述的阵列基板，其特征在于，所述CLK支线的近端通过过孔与所述CLK走线的近端连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括支线引线，所述支线引线通过过孔连接所述CLK支线与所述CLK走线。

7.根据权利要求1所述的阵列基板，其特征在于，所述多根CLK走线和所述多根CLK支线中两端连接的CLK支线和CLK走线中部相连。

8.根据权利要求7所述的阵列基板，其特征在于，所述CLK支线和所述CLK走线中部分别对应设置有1至3个连接点，所述CLK支线和所述CLK走线的对应的连接点相连。

9.根据权利要求1所述的阵列基板，其特征在于，所述多个GOA单元和多根CLK走线设置在像素显示区两侧。

10.根据权利要求1所述的阵列基板，其特征在于，所述每个GOA单元分别通过所述多根中间引线中的两根中间引线与所述多根CLK走线中的两根CLK走线连接。

11.一种显示装置，其特征在于，所述显示装置包括权利要求1-10任一项所述的阵列基板。