CN101047022A - 用于避免由于分段字线驱动器电路中的浮动字线而导致的失灵的本地字线驱动器电路 - Google Patents

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CN101047022A CNA2007100842508A CN200710084250A CN101047022A CN 101047022 A CN101047022 A CN 101047022A CN A2007100842508 A CNA2007100842508 A CN A2007100842508A CN 200710084250 A CN200710084250 A CN 200710084250A CN 101047022 A CN101047022 A CN 101047022A
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Abstract

用于避免由于分段字线驱动器电路中的浮动字线而导致的失灵的本地字线驱动器电路。本发明的实施例通常提供一种用于存取分段存储器中的本地字线的方法。在一个实施例中，该方法包括，在对本地字线存取期间，经由位于本地字线的第一端的本地字线驱动器向本地字线施加第一电压。在完成存取之后，向本地字线施加第二电压，其中经由位于本地字线的与第一端相对的第二端的下拉电路向本地字线施加第二电压，以及其中一个或多个存储单元被附着在本地字线驱动器和字线下拉电路之间的本地字线上。

Description

用于避免由于分段字线驱动器电路中的浮动字线而导致的失灵的本地字线驱动器电路
技术领域
本发明的实施例通常涉及分段字线的设计和操作。特别地，实施例涉及减少分段字线驱动器电路中的故障。
背景技术
如数字音乐播放器、便携式数字助理(PDA)、蜂窝电话、和膝上型电脑之类的现代电子装置需要增大的存储量以处理装置的用户的计算要求。因此，现代电子装置典型地使用某类随机存取存储器(RAM)、例如动态随机存取存储器(DRAM)用于存储装置的数据。
DRAM中的存储器通常以存储单元的阵列方式被布置。存储器阵列中的地址(例如阵列中的存储单元行)可以通过经由连接于存储单元行的字线向存储单元行施加激活电压(被称为“字线开启电压(wordline on voltage)”，VWLON)而被存取。当激活存储单元行时，可以将数据经由连接于存储单元的位线写入到存储单元或从存储单元读取。然后，在存储单元已经被存取之后，可以通过将施加于存储单元的电压降低到低电压(字线关闭电压(wordline offvoltage)，VWLOFF)而去活存储单元行。
在某些情况下，存储器阵列可以被划分为段并且经由分段字线(segmentedwordline)被存取。分段字线可以包括一条主字线和经由主字线激活的多条本地字线。为了激活多条本地字线之一，行解码器可以被用于激活主字线，并且本地字线解码器可以被用于针对所激活的主字线选择本地字线之一。当主字线被激活并且本地字线已经被选择时，位于本地字线的一端的本地字线驱动器可以向本地字线施加VWLON。在本地字线已经被存取之后，主字线和本地字线解码器可以取消选定并去活本地字线驱动器。当本地字线驱动器被取消选定并被去活时，本地字线驱动器可以向本地字线施加VWLOFF。
在某些情况下，DRAM装置的制造中的不足可能导致本地字线驱动器中的、向本地字线驱动器或本地字线驱动器的控制电路所施加的控制信号中的缺陷。上述缺陷可能导致DRAM装置的不当操作。例如，本地字线驱动器中的缺陷可能导致本地字线驱动器不当地去活本地字线。例如，当本地字线被去活时代替向本地字线施加VWLOFF，本地字线驱动器可能代替地从VWLON和VWLOFF电断开本地字线(称为浮动本地字线)。
在某些情况下，当本地字线被去活并且浮动时，本地字线中的泄漏电流可能增大本地字线的电压。在本地字线电压增大的地方，经由本地字线存取的存储单元可能不注意地被存取(例如，当本地字线电压接近VWLON时)。在有缺陷的本地字线的存储单元不注意地被存取的地方，数据可能从所述存储单元中被读取或被写入其中，而同时其它存储单元(例如在其它存储器地址处)正在被存取。在某些情况下，将数据不注意地从有缺陷的本地字线的存储单元中读取或向其中写入可能干扰正在从存储器阵列中的其它存储单元中读取或向其中写的数据(例如，在不注意地被存取的存储单元和正确地被存取的存储单元中的数据可能相互冲突)，因而不正确地修改或破坏存储于其中的数据。
因此，需要一种用于存取分段存储器阵列中的本地字线的改进的方法和设备。
发明内容
本发明的实施例通常提供一种用于存取分段存储器中的本地字线的方法。在一个实施例中，该方法包括，在对本地字线存取期间，经由位于本地字线第一端的本地字线驱动器向本地字线施加第一电压。在完成存取之后，向本地字线施加第二电压，其中将第二电压经由位于本地字线的与第一端相对的第二端处的下拉电路施加于本地字线，以及其中使一个或多个存储单元附着在本地字线驱动器和字线下拉电路之间的本地字线上。
附图说明
为了能够更详细地理解本发明的上述特征，可以参照实施例对以上简要概括的本发明做出更详细的说明，其中部分实施例在附图中被图示。然而需要注意的是，附图仅仅示出本发明的典型实施例，因而不得被理解为对本发明范围的限制，因为本发明可以允许其它等效的实施例。
图1是描述根据本发明的一个实施例的存储装置的方框图。
图2是描述根据本发明的一个实施例的存储器阵列的方框图。
图3是描述根据本发明的一个实施例的本地字线驱动器和下拉晶体管的电路图。
图4是描述根据本发明的一个实施例的多个本地字线和下拉晶体管的方框图。
图5是描述根据本发明的一个实施例的改进的本地字线驱动器和下拉晶体管的方框图。
图6是描述根据本发明的一个实施例的具有下拉晶体管的存储器阵列的电路图。
图7是描述根据本发明的一个实施例的存储器阵列中的下拉晶体管的侧视图的电路图。
图8是描述根据本发明的一个实施例的用于存取具有下拉晶体管的存储器阵列的本地字线解码器的方框图。
具体实施方式
本发明的实施例通常提供一种用于存取分段存储器中的本地字线的方法。在一个实施例中，该方法包括，在对本地字线存取期间，经由位于本地字线的第一端的本地字线驱动器向本地字线施加第一电压。在完成存取之后，向本地字线施加第二电压，其中经由位于本地字线的与第一端相对的第二端(例如，从本地字线的两端)的下拉电路向本地字线施加第二电压，并且其中使一个或多个存储单元附着在本地字线驱动器和字线下拉电路之间的本地字线上。通过提供用于本地字线的下拉电路，可以避免本地字线驱动器中的任何缺陷，所述缺陷使得在存取后本地字线保持浮动并且可能导致对本地字线的不注意的存取。
为了便于理解，以下描述将涉及如动态随机存取存储(DRAM)装置之类的存储装置作为具体示例，但是不限制可以利用此处所描述的电路的装置的示例。进一步地，虽然以下描述可能将某些控制信号看作被确定到高逻辑信号或降低到低逻辑信号，但是所属领域技术人员将认识到这些信号电平仅仅是示例性的，而且此处所描述的任何电路都可以被配置用以使用任何极性和/或电压电平的任意数目的信号。同样地，虽然某些信号被认为源于给定的控制电路或装置，但是应该认识到任何描述的控制信号都可以源于任何给定的电路或装置。
此处描述的任何信号名称是示例性的，并且本发明的实施例通常可以通过具有任何(多个)名称的任何(多个)信号、和/或从一个或多个这种信号中导出的任何(多个)信号来实施。相似地，某些电路的所述实施方式仅仅是示例性的。在某些情况下，可以存在这些电路的简化实施方式，以便更好地解释本发明的实施例的各方面。然而，所属领域技术人员将认识到本发明的实施例可以适用于应用这些电路的任意实施方式或配置，其中包括这些电路的复杂的和/或商用的实施方式。
DRAM存储装置
图1是描述根据本发明的一个实施例的存储装置100的方框图。存储装置可以具有利用存储器I/O接口存取的控制电路102。控制电路102可以被用于存取存储器的一个或者多个存储器阵列104，并且可以向存储器阵列104内的部件发出控制信号。图2是描述示例性存储器阵列104和相关的存取电路的方框图。在一个实施例中，行解码器(row decoder)210和列解码器(columndecoder)220可以被用于存取存储器阵列104。每次存取存储器阵列104中的存储器地址时，地址都可以由行解码器210和列解码器220解码以确定存储器地址处于阵列中的哪一行(也称为字线或主字线240)和哪一列(也称为位线250)。其它元件(未示出)(例如读出放大器(sense amplifier))也可以被用于存取(例如读、写，或更新)存储器阵列104。
在某些情况下，存储装置100可以利用分段字线结构。在分段字线结构中，每个存储器阵列104都可以包括多个存储段230，并且每个段都可以包括存储单元218的一个阵列。为了激活每个存储段230中的存储单元218，行解码器210可以首先被用于解码存储器地址，并选择存储器阵列104内的段230。在已经选定段230之后，存储器地址可以进一步被解码以从存储器阵列104中选择主字线240。当已经选定主字线240时，可以随后由本地字线解码器214解码该存储器地址以选择并存取段230内的本地行(称为本地字线242)。解码存储器地址以选择段230、主字线240、和段230内的本地字线242的过程可以被称为分级解码。
每个本地字线242都可以具有本地字线驱动器216，其被连接于本地字线242的一端，并被用于驱动本地字线242。为了存取任意一个存储器地址，虽然多条主字线240和多条本地字线242未被激活，但一条主字线240和一条本地字线242可以被激活。所选择的主字线240和本地字线242可以处于被称为操作或激活模式的模式中。在某些情况下，未被选择的字线240和本地字线242可以处于被称为非激活状态或非激活模式(inactive mode)的状态或模式中。
当主字线240被选择时，用于选定的主字线240的主字线驱动器212可以降低施加于主字线240的反相主字线信号(bMWL)。由本地字线解码器214向每一个本地字线驱动器216输出的信号(称为WLRSTP)可以被用于确定用于选定的主字线216的本地字线驱动器216是否被激活。每一个本地字线解码器214都可以控制几个本地字线驱动器216(也称为本地字线驱动器216的列或簇)。当WLRSTP被降低到低电压并且bMWL是低电压时，本地字线驱动器216可以被激活。当WLRSTP被确定为高电压(例如VDD或另一高电压)，或者当bMWL被确定为高电压时，本地字线驱动器216和本地字线242可以是非激活的。当本地字线242是非激活的时，它可以通过利用字线复位信号WLRST(缓冲型的WLRSTP)被复位(例如被降低到低电压)。
图3是描述根据本发明的一个实施例的具有下拉晶体管308的本地字线驱动器216的电路图。本地字线驱动器216可以具有驱动本地字线242的反相器(PMOS上拉晶体管P1 302和NMOS下拉晶体管N1 304)、以及使本地字线242复位的复位晶体管(NMOS晶体管N2 306)。如下所述，下拉晶体管可以被用于去活本地字线242。反相器可以由bMWL信号控制，并且复位晶体管306可以由所述WLRST信号(缓冲式WLRSTP信号)驱动。
本地字线驱动器的操作
如果利用给定的主字线240和本地字线242进行存储器存取，则主字线240的字线驱动器212可以降低bMWL信号，因而选择主字线240。否则，用于未被选择的主字线240的bMWL信号可以保持在高电压。
当bMWL信号被降低时，字线驱动信号WLDV(WLRSTP信号的反相)可以通过PMOS晶体管302由本地字线驱动器216驱动。如果bMWL被降低并且本地字线242在存储器存取期间未被选择，则字线关闭电压(VWLOFF)可以被施加于WLDV并且被传送到本地字线242上。如果bMWL被降低并且本地字线242在存储器存取期间被选择，则本地字线驱动器216的本地字线解码器214可以降低WLRSTP信号，因而将WLDV信号确定为高电压(例如称为VPP或VWLON)。然后，所确定的WLDV信号被传送到本地字线242上，从而允许由本地字线242控制的存储单元通过位线250被存取。
在某些情况下，用于本地字线驱动器216的主字线240不能被选择(bMWL＝VPP)，但是由本地字线解码器214控制的、包括本地字线驱动器216的本地字线驱动器的列可以被选择(WLRSTP＝VPP)。在这种情况下，本地字线242未被选择，并且本地字线驱动器216的输出是VWLOFF。
当没有发生对主字线240的存取时，主字线240和本地字线242可以被取消选定。因此，对于主字线240，bMWL信号可以被提高至高逻辑值VPP。对于本地字线242，字线驱动信号WLRSTP信号可以被确定为高电压，因此将WLRST提高到高电压，将WLDV降低到低电压，并且使本地字线242被复位为字线关闭电压VWLOFF。在某些情况下，字线关闭电压VWLOFF可以是低电压VGND。在其它情况下，字线关闭电压可以是可由充电泵保持的向下驱动低电压(也称为向下推动低电压(downward-boosted low voltage))。在某些情况下，当未选择主字线240和本地字线242时，本地字线驱动器216可以处于等待模式。
利用用于本地字线的单独的下拉晶体管
如上所述，在某些情况下，本地字线驱动器216中的缺陷可能导致本地字线242不适当地被去活。例如，NMOS晶体管304和/或306可能有缺陷地被制造，或者施加于晶体管304、306的控制信号可能是有缺陷的(例如，控制线可能包括短路或间隙)。因此，在某些情况下，当本地字线242被去活(例如，当本地字线解码器214和主字线212取消选定本地字线242)时，代替适当地将本地字线242降低到字线关闭电压VWLOFF，本地字线242可能仅仅在电上被断开(称为浮动，例如晶体管304和306可能保持关闭并且非导通)。在某些情况下，浮动本地字线242可能向上浮动到高电压。例如，如果WLDV被确定并且bMWL也被确定，那么通过关闭的PMOS晶体管302的泄漏电流可能缓慢地对本地字线242充电。如上所述，当本地字线242向上浮动到高电压时，经由本地字线242被存取的存储单元可能不注意地被存取并且干扰和可能破坏在用于其它本地字线242的其它被正确存取的存储单元中正在被存取的数据。
在本发明的一个实施例中，为了最小化分段存储器阵列104中的浮动本地字线242的可能性，下拉晶体管308可以被连接到分段存储器阵列104中的本地字线242。如图3中所述，下拉晶体管可以被连接到本地字线242的与连接本地字线驱动器216的端相对的一端上。
通过将下拉晶体管连接到本地字线的相对端(例如，在位线250和经由本地字线242所存取的存储单元的另一侧)，在本地字线驱动器216中的任何局部化的制造缺陷都可能不影响下拉晶体管308，因而允许本地字线242被适当地降低到字线关闭电压VWLOFF，并防止不注意的数据损失。换句话说，因为存储器阵列中的缺陷可能趋向于局部化(例如，限于一个区域)，因此通过将下拉晶体管308置于远离本地字线驱动器216的区域中，使影响本地字线驱动器216的任何局部化缺陷将会影响下拉晶体管308的可能性小，反之亦然。因此，下拉晶体管308提供确保本地字线242不浮动到高电压从而使连接到本地字线的存储单元不注意地被存取的冗余。
如所述，下拉晶体管308可以由WL下拉信号控制。当WL下拉信号被确定时，NMOS下拉晶体管308可以将本地字线242连接到字线关闭电压VWLOFF。当WL下拉信号被降低到低电压时，下拉晶体管308可以将本地字线242从字线关闭电压VWLOFF断开，从而允许本地字线电压由本地字线驱动器216控制。
在某些情况下，WL下拉信号可以由WLRST信号或与之等效的来控制。WL下拉信号等效于WLRST信号的情况下，只要本地字线242没有被本地字线解码器214选择，下拉晶体管308就可以向本地字线242施加VWLOFF。在某些情况下，单个的解码器214可以被用于驱动WL下拉和WLRST。可选地，在某些情况下，如下所述，单独的解码器可以被用于控制WL下拉和WLRST。在本发明的另一个实施例中，当本地字线242所在的段230不是正在被存取时，例如当本地字线242所在的段230正在被预充电时，下拉晶体管308可以施加VWLOFF。
基于段存取控制下拉晶体管
图4是描述根据本发明的一个实施例的多个本地字线242和下拉晶体管308的方框图。如上所述，在一个实施例中，当本地字线242所在的段230不是正在被存取时，下拉晶体管308的每一个都可以被激活并且向本地字线242施加字线关闭电压VWLOFF。
如所述，段230中的下拉晶体管308的每一个都可以由单个控制线控制。在一个实施例中，控制信号FWL下拉1和FWL下拉2(浮动字线下拉)可以被用于控制下拉晶体管308。如通过时序图402所述，当段230不是正在被存取时(例如FWL下拉信号可以相对于与对给定的段230的存取相应的信号反相，例如当段230中的位线250正在被预充电时)，FWL下拉信号可以被确定。每次段230不是正在被存取时确定FWL下拉信号可以保证浮动字线242(即使有的话)的电压不增大到接近VWLON的电平。换句话说，通过周期性地确定FWL下拉以及将本地字线电压降低到VWLOFF，下拉晶体管可以防止任何浮动字线242的电压上升到可能引起上述数据损失的电压电平。
在本发明的一个实施例中，下拉晶体管308的控制线可以从每一端被驱动。例如，单独的、冗余的驱动器电路可以被用于驱动FWL下拉1和FWL下拉2。通过利用冗余的驱动器电路驱动FWL下拉1和FWL下拉2，在驱动器电路之一失灵(例如由于驱动器电路中的制造缺陷所导致)的情况下，其它驱动器电路仍然可以被用于确定FWL下拉信号，并且防止任何浮动本地字线242不注意地被存取。
在某些情况下，下拉晶体管308可以被用于代替本地字线驱动器216中的下拉晶体管。图5是描述根据本发明的一个实施例的改进的本地字线驱动器216和下拉晶体管308的方框图。如所述，改进的本地字线驱动器216可以包括由晶体管302和304组成并且由bMWL和WLDV信号控制的单个反相器。下拉晶体管308可以被连接到本地字线242的相对端并且由WLRST信号控制。每次本地字线242不是正在被存取时，WLRST信号可以被确定，因而将本地字线242的电压降低到VWLOFF。通过应用由WLRST驱动的单个下拉晶体管308，在利用下拉晶体管308的DRAM小片(die)上由下拉晶体管308所占用的空间可以被保存。
本地字线和下拉晶体管的示意性线路图
图6是描述根据本发明的一个实施例的具有下拉晶体管308的存储器阵列104的示意性线路图的电路图。在某些情况下，为了保存区域，例如通过将用于存储器阵列104中的每个其它本地字线的本地字线驱动器216置于位线250和由本地字线242存取的存储单元的相对侧，存储器阵列104中的本地字线242可以被交叉存取。在本发明的一个实施例中，通过将用于每个其它本地字线242的下拉晶体管308置于位线250和由本地字线242存取的存储单元的相对侧，下拉晶体管308可以相似地被交叉存取。如所述，电桥602(例如从栅极导电层706至第一金属层(M1层710)，和至激活层708)可以被用于将本地字线242连接到下拉晶体管308。
图7是描述根据本发明的一个实施例的存储器阵列中的下拉晶体管308的侧视图的电路图。如所述，本地字线242和下拉晶体管308之间的电桥602可以通过从栅极导电层706到M1层710的通路702而被连接到本地字线242的一端处的栅极导电层706。
电桥602可以通过从M1层710到激活层708的通路704被连接到下拉晶体管308的源极。下拉晶体管308的栅极可以通过从M1层710到栅极导电层706的通路702而被连接到WL下拉信号。下拉晶体管308的漏极可以通过从激活层708到M1层710的通路704而被连接。
在某些情况下，多个本地字线解码器214可以被用于激活分段存储器阵列104中的下拉晶体管308。图8是描述根据本发明的一个实施例的被用于控制存储器阵列104中的下拉晶体管308的附加的本地字线解码器2141的方框图。如所述，改变的本地字线242可以从存储器阵列104中的相对侧被驱动，从而允许本地字线驱动器216被交叉存取，并因而保存在存储器阵列104中的空间。同样地，被附着在从本地字线驱动器216的、本地字线242的相对侧的下拉晶体管308也可以被交叉存取。
如上所述，本地字线解码器214可以被用于生成由本地字线驱动器216用来选择要被存取的本地字线242的字线复位信号WLRSTP。相似地，附加的本地字线解码器2141可以被用于激活不是正在被存取的本地字线242的下拉晶体管308。例如，在一个实施例中，附加的本地字线解码器2141可以生成并施加WLRSTP信号给下拉晶体管308。当WLRSTP信号被确定时，下拉晶体管308可以降低不是正在被存取的本地字线242的电压，因而防止任何浮动本地字线242不注意地被存取，并且防止任何导致的存储损失。
通过应用附加的本地字线解码器2141控制下拉晶体管308，可以提供用于下拉晶体管308的冗余控制。因为下拉晶体管308可以被冗余地控制，所以本地字线解码器214、本地字线驱动器216、或向本地字线解码器216施加控制信号的控制线中的任何局部化的制造缺陷均不会影响附加的本地字线解码器2141，从而允许任何浮动本地字线242被正确地降低到字线关闭电压VWLOFF。
虽然以上关于下拉晶体管308进行描述，然而所属领域技术人员已知的任何适当的下拉电路都可以被用于向未被激活的字线施加字线关闭电压VWLOFF。同样地，虽然某些电压在以上被描述为向下驱动低电压(例如VWLOFF)或由充电泵驱动的推动高电压(例如VPP)，但是本发明的实施例可以被用于所述信号不由充电泵驱动的情况。本发明的实施例还可以被用于在所述向下驱动的或推动的信号(例如VWLOFF或VPP)用低电源电压或高电源电压(例如VGND或VDD)、或者用相对彼此不同的任何其它电压来替换的情况下实现。
进一步地，虽然前述内容针对本发明的实施例，然而在不脱离本发明的基本范围的情况下，本发明的其它和进一步的实施例可以被设计，并且本发明的范围由接着的权利要求书确定。

Claims (25)

1、一种用于存取分段存储器中的本地字线的方法，该方法包括：
在对本地字线存取期间，经由位于本地字线的第一端的本地字线驱动器向本地字线施加第一电压；以及
在完成存取之后，向本地字线施加第二电压，其中经由位于本地字线的与第一端相对的第二端的下拉电路向本地字线施加第二电压，以及其中一个或多个存储单元在本地字线驱动器和字线下拉电路之间被附着在本地字线上。
2、根据权利要求1的方法，其中在完成存取之后，进一步经由位于本地字线一端的本地字线驱动器施加第二电压。
3、根据权利要求1的方法，其中当本地字线所在的段不是正在被存取时，通过下拉电略施加第二电压。
4、根据权利要求1的方法，其中仅仅在本地字线所在的段的预充电状态期间，通过下拉电路施加第二电压。
5、根据权利要求1的方法，其中本地字线是由主字线控制的多个本地字线之一，以及其中当多个本地字线的另一个正在被存取时，通过下拉电路向本地字线施加第二电压。
6、一种用于存取分段存储器中的本地字线的方法，该方法包括：
接收存储器地址；
确定所接收到的存储器地址是否对应于本地字线；
如果所接收到的存储器地址对应于本地字线，则经由位于本地字线的一端的本地字线驱动器向本地字线施加第一电压；以及
如果所接收到的存储器地址不对应于本地字线，则向本地字线施加第二电压，其中经由位于本地字线的与本地字线的一端相对的端的下拉电路向本地字线施加第二电压，其中一个或多个存储单元在本地字线驱动器和字线下拉电路之间被附着在本地字线上。
7、根据权利要求6的方法，其中行解码器和第一本地字线解码器被用于确定所接收到的地址是否对应于本地字线，并且如果是如此，则激活主字线和用于本地字线的本地字线驱动器。
8、根据权利要求7的方法，其中第二本地字线解码器被用于确定所接收到的地址是否对应于本地字线，并且如果不对应，则激活下拉电路。
9、根据权利要求8的方法，其中激活下拉电路包括向晶体管的栅极施加高电压，其中晶体管的源极被连接到本地字线的相对端，以及其中晶体管的漏极被连接到第二电压。
10、根据权利要求6的方法，其中仅仅在本地字线所在的段的预充电状态期间，通过下拉电路施加第二电压。
11、一种存储装置，包括：
本地字线；
连接于本地字线的第一端的本地字线驱动器；
连接于本地字线的与第一端相对的第二端的下拉电路，其中一个或多个存储单元在本地字线的第一端和本地字线的第二端之间被附着在本地字线上；以及
电路，被配置用以：
在对本地字线存取期间，激活本地字线驱动器，因而向本地字线施加第一电压；以及
在对本地字线存取之后，激活下拉电路，因而向本地字线施加第二电压。
12、根据权利要求11的存储装置，其中本地字线驱动器由单个下拉晶体管和单个上拉晶体管构成，并且其中下拉电路由单个下拉晶体管构成。
13、根据权利要求11的存储装置，其中当本地字线所在的段不是正在被存取时，通过下拉电路向本地字线施加第二电压。
14、根据权利要求11的存储装置，其中仅仅在本地字线所在的段的预充电状态期间，通过下拉电路施加第二电压。
15、根据权利要求11的存储装置，其中下拉电路包括NMOS晶体管，其中NMOS晶体管的源极被连接到本地字线的第二端，NMOS晶体管的漏极被连接到第二电压，并且其中激活下拉电路包括向NMOS晶体管的栅极施加激活电压。
16、一种DRAM存储装置，包括：
存储器阵列，包括：
多个段，其中每个段包括：
i)多个本地字线，其中每个本地字线包括：
连接于本地字线的第一端的本地字线驱动器；以及
连接于本地字线的与第一端相对的第二端的下拉电路，其中一个或多个存储单元在每个本地字线的第一端和每个本地字线的第二端之间被分别附着在多个本地字线的每一个上；以及
ii)多个主字线，其中每个主字线被用于存取相应的多个本地字线；
解码器电路，其被配置用以：
接收存储器地址；
确定所接收到的存储器地址是否对应于多个本地字线中的一个；
如果所接收到的存储器地址对应于多个本地字线中的一个，则经由连接于一个本地字线的本地字线驱动器向一个本地字线施加第一电压；以及
如果所接收到的存储器地址不对应于一个本地字线，则经由一个本地字线的相应的下拉电路向一个本地字线施加第二电压。
17、根据权利要求16的DRAM存储装置，其中每个本地字线驱动器都由单个下拉晶体管和单个上拉晶体管构成，并且其中每一下拉电路都由单个NMOS下拉晶体管构成。
18、根据权利要求16的DRAM存储装置，其中仅仅在本地字线所在的段的预充电状态期间，向每一本地字线施加第二电压。
19、根据权利要求16的DRAM存储装置，其中当本地字线所在的段不是正在被存取时，经由用于本地字线的相应下拉电路向段中的每一本地字线施加第二电压。
20、根据权利要求16的DRAM存储装置，其中每一下拉电路都包括NMOS晶体管，其中NMOS晶体管的源极被连接于相应的本地字线，NMOS晶体管的漏极被连接于第二电压，以及其中施加第二电压包括向NMOS晶体管的栅极施加激活电压。
21、一种存储装置，包括：
本地字线；
连接于本地字线的第一端的用于驱动本地字线的装置；
连接于本地字线的与第一端相对的第二端的用于施加电压的装置，其中一个或多个存储单元在本地字线的第一端和本地字线的第二端之间被附着在本地字线上；以及
用于存取的装置，其被配置用以：
在对本地字线存取期间，激活本地字线驱动器，因而向本地字线施加第一电压；以及
在存取本地字线之后，激活下拉电路，因而向本地字线施加第二电压。
22、根据权利要求21的存储装置，其中用于驱动本地字线的装置由单个下拉晶体管和单个上拉晶体管构成，并且其中用于施加电压的装置由单个下拉晶体管构成。
23、根据权利要求21的存储装置，其中当本地字线所在的段不是正在被存取时，经由用于施加电压的装置向本地字线施加第二电压。
24、根据权利要求21的存储装置，其中仅仅在本地字线所在的段的预充电状态期间，由用于施加电压的装置施加第二电压。
25、根据权利要求21的存储装置，其中用于施加电压的装置包括NMOS晶体管，其中NMOS晶体管的源极被连接于本地字线的第二端，NMOS晶体管的漏极被连接于第二电压，以及其中激活用于施加电压的装置包括向NMOS晶体管的栅极施加激活电压。
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WD01 Invention patent application deemed withdrawn after publication

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