CN1622311A - 半导体器件的制造方法及半导体器件 - Google Patents

半导体器件的制造方法及半导体器件 Download PDF

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CN1622311A CNA031101984A CN03110198A CN1622311A CN 1622311 A CN1622311 A CN 1622311A CN A031101984 A CNA031101984 A CN A031101984A CN 03110198 A CN03110198 A CN 03110198A CN 1622311 A CN1622311 A CN 1622311A
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Abstract

本发明提供一种半导体器件的制造方法及半导体器件，能提高单位面积的电容器容量，能简化制造工序。通过在电容器形成区域的表面，形成至少不少于1个的凹凸的电容器形成槽(4a)，来增加电容器的表面积，可提高单位面积的电容器的容量。另外，通过利用同一工序形成上述电容器形成槽(4a)和在半导体衬底(1)的表面上形成的元件分离槽(4)，可以简化制造工序。另外，通过同一工序，形成在电容器形成区域的电容器的电介质膜(16a)和在MISFET区域的高耐压用栅极绝缘膜(16)。另外，通过同一工序，形成电容器形成区域的电容器的电介质膜(16a)、及存储单元形成区域的多晶硅层(10a)和多晶硅层(17)之间的存储器栅极层间膜(11)。

Description

半导体器件的制造方法及半导体器件
技术领域
本发明涉及半导体器件的制造技术及半导体器件，特别涉及电容器的形成方法。
背景技术
近年来，随半导体器件的微细化、低消费功耗化及集成化的进展，半导体器件也正向工作电压的低电压化、外部电源供给的电压的低电压化发展，在半导体器件上搭载充电泵电路等升压电路，用于从外部电源电压形成半导体器件工作电压。这种升压电路具有电容器(电容元件)，电容器例如由利用MISFET(金属绝缘体半导体场效应晶体管)作为电容器的MIS电容元件形成。
在日本特开2001-85633(以下称为例1)中公开了如下技术，在具有非易失性存储器的半导体器件中，通过将第1栅极和第2栅极间的第1电容与第1栅极和阱区域间的第2电容并联连接的电容结构，减少充电泵电路的面积。
在日本特开平11-251547(以下称为例2)中公开了如下技术，形成构成DRAM(动态随机存取存储器)存储单元的第1沟槽电容器、及在这之外的区域与第1沟槽电容器的结构大致相同的第2沟槽电容器，第2沟槽电容器也作为电容器在DRAM以外的区域使用。
在日本特开2002-222924(以下称为例3)中公开了如下技术，在半导体衬底上形成用于分离元件的沟槽，同时在形成电容元件的区域形成预期的图形。
在上述例1中，上升了的电压值与电容器的面积成比例，所以随微细化而实现的低面积化，第1栅极和第2栅极的面积减小，可得到的容量也变小。因此，为了形成在高电压下的安定的升压电路，必须增加充电泵电路需要的电容器的面积。
在上述例2中，存在如下问题点：为了形成与DRAM的存储单元结构大致相同的电容器，增加了制造工序。
在上述例3中，存在如下问题点：为了形成电容元件，形成电介质膜和布线层，增加了用于分别形成它们的制造工序。
发明内容
本发明的目的在于，提供一种能提高单位面积电容器容量的技术。
本发明的另一目的在于，提供一种能简化具有电容器的半导体器件的制造工序的技术。
可从本说明书的记述和附图，了解本发明的其他目的和新的特征。
以下，简单说明本申请公开的发明中的代表例的概要。
也就是说，本发明的半导体器件，在半导体衬底上具有MISFET等半导体元件和电容器(电容元件)，其中，通过在电容器形成区域形成的多个电容器形成槽、及在包含上述多个电容器形成槽内部的电容器形成区域上形成的电容器电介质膜和电容器电极，形成电容器(电容元件)。这样一来，使电容器的表面积增加，从而可以提高单位面积的电容器容量。
另外，一种半导体器件的制造方法，该半导体器件在半导体衬底上具有MISFET等半导体元件和电容器(电容元件)，其中，在上述半导体衬底上，通过形成对半导体器件之间进行分离的元件分离槽的工序，形成至少不小于1个的电容器形成槽。这样一来，可使电容器的表面积增加，从而可以提高单位面积的电容器容量，而且可以简化制造工序。上述电容器形成槽形成为孔状或条状。这样形成，能使电容器的表面积增加，能提高单位面积的电容器容量。
另外，本发明通过形成上述MISFET的栅极氧化膜的工序，形成在上述电容器形成槽形成的电容器电介质膜。这样一来，可以实现制造工序的简化。在这里，MISFET包含高耐压用MISFET和低耐压用MISFET，能分开使用高耐压用MISFET的栅极绝缘膜或低耐压用MISFET的栅极绝缘膜。
另外，本发明形成存储单元，该存储单元包含第1存储器栅极绝缘膜、在上述第1存储器栅极绝缘膜上形成的第1导电体膜、在上述第1导电体膜上形成的第2存储器栅极绝缘膜，通过同一工序形成上述第2存储器栅极绝缘膜和在上述电容器形成槽上形成的上述电容器电介质膜。这样一来，可以简化制造工序。另外，使用存储单元的第2存储器栅极绝缘膜，代替上述MISFET的栅极绝缘膜，来作为上述电容器电介质膜，可以提高电容器电介质膜的可靠性并简化制造工序。
附图说明
图1是本发明实施例1的半导体器件主要部分的俯视图。
图2是本发明实施例1的半导体器件主要部分的剖面图。
图3是本发明实施例1的半导体器件主要部分的剖面图。
图4是说明本发明实施例1的半导体器件的制造方法的主要部分的剖面图。
图5是接图4的半导体器件的制造工序中的主要部分剖面图。
图6是本发明实施例1的半导体器件的制造工序中的主要部分俯视图。
图7是本发明实施例1的半导体器件的制造工序中的主要部分俯视图。
图8是本发明实施例1的半导体器件的制造工序中的主要部分俯视图。
图9是接图5的半导体器件的制造工序中的主要部分剖面图。
图10是接图9的半导体器件的制造工序中的主要部分剖面图。
图11是接图10的半导体器件的制造工序中的主要部分剖面图。
图12是接图11的半导体器件的制造工序中的主要部分剖面图。
图13是接图12的半导体器件的制造工序中的主要部分剖面图。
图14是本发明实施例1的半导体器件的制造工序中的主要部分俯视图。
图15是接图13的半导体器件的制造工序中的主要部分剖面图。
图16是接图15的半导体器件的制造工序中的主要部分剖面图。
图17是本发明实施例1的半导体器件的制造工序中的主要部分俯视图。
图18是接图17的半导体器件的制造工序中的主要部分剖面图。
图19是接图18的半导体器件的制造工序中的主要部分剖面图。
图20是接图16的半导体器件的制造工序中的主要部分剖面图。
图21是接图20的半导体器件的制造工序中的主要部分剖面图。
图22是接图21的半导体器件的制造工序中的主要部分剖面图。
图23是接图22的半导体器件的制造工序中的主要部分剖面图。
图24是接图23的半导体器件的制造工序中的主要部分剖面图。
图25是本发明实施例1的半导体器件的制造工序中的主要部分俯视图。
图26是本发明实施例2的半导体器件的主要部分剖面图。
图27是说明本发明实施例2的半导体器件的制造方法的主要部分剖面图。
图28是本发明实施例2的半导体器件的制造工序中的主要部分俯视图。
图29是本发明实施例3的半导体器件的主要部分剖面图。
图30是说明本发明实施例3的半导体器件的制造方法的主要部分剖面图。
图31是接图30的半导体器件的制造工序中的主要部分剖面图。
图32是接图31的半导体器件的制造工序中的主要部分剖面图。
图33是本发明实施例3的半导体器件的制造工序中的主要部分剖面图。
图34是接图32的半导体器件的制造工序中的主要部分剖面图。
图35是接图33的半导体器件的制造工序中的主要部分剖面图。
图36是接图34的半导体器件的制造工序中的主要部分剖面图。
图37是本发明实施例4的半导体器件的主要部分剖面图。
图38是说明本发明实施例4的半导体器件的制造方法的主要部分剖面图。
图39是接图38的半导体器件的制造工序中的主要部分剖面图。
图40是接图39的半导体器件的制造工序中的主要部分剖面图。
图41是接图40的半导体器件的制造工序中的主要部分剖面图。
图42是接图41的半导体器件的制造工序中的主要部分剖面图。
图43是本发明实施例5的半导体器件的主要部分剖面图。
图44是说明本发明实施例5的半导体器件的制造方法的主要部分剖面图。
图45是接图44的半导体器件的制造工序中的主要部分剖面图。
图46是接图45的半导体器件的制造工序中的主要部分剖面图。
图47是接图46的半导体器件的制造工序中的主要部分剖面图。
图48是接图47的半导体器件的制造工序中的主要部分剖面图。
图49是接图48的半导体器件的制造工序中的主要部分剖面图。
图50是本发明实施例6的半导体器件的主要部分剖面图。
图51是说明本发明实施例6的半导体器件的制造方法的主要部分剖面图。
图52是接图51的半导体器件的制造工序中的主要部分剖面图。
图53是接图52的半导体器件的制造工序中的主要部分剖面图。
图54是接图53的半导体器件的制造工序中的主要部分剖面图。
图55是本发明的充电泵电路的一电路图。
具体实施方式
以下，根据附图说明本发明的具体实施方式。并且，在用于说明实施方式的全部附图中，具有同一功能的部件附带同一符号，并省略对它们的重复说明。
(实施例1)
图1是示出本发明的一实施例，即具有非易失性存储器的半导体器件的主要部分的俯视图。图1是示出左侧为非易失性存储器的存储单元、中央为MISFET、右侧为电容器(电容元件)的俯视图。图2是示出与图1相对应的左侧为存储单元、中央为高耐压用MISFET、左侧为电容器的剖面图，分别与图1中A-A′线、B-B′线和C-C′线方向的剖面图相对应。图2所示的电容器，使用高耐压用MISFET的栅极绝缘膜作为其电介质膜。
图3是示出左侧为低耐压用MISFET、右侧为电容器的剖面图，是与图1中B-B′线、C-C′线方向相对应的剖面图。图3所示的电容器，使用低耐压用MISFET的栅极绝缘膜作为其电介质膜。
如上所述，图2右侧所示是使用MISFET的高耐压用栅极绝缘膜作为电容器电介质膜的电容器形成区域，图3右侧所示是使用MISFET的低耐压用栅极绝缘膜作为电容器电介质膜的电容器形成区域。其中，在图3中只示出了与图2结构不同的MISFET、电容器。
首先，使用图1～图3说明本实施例1的基本结构。
在半导体衬底1上，形成非易失性存储器的存储单元、MISFET和电容器。并且，为了简化以下的说明，MISFET用N沟道型MISFET表示，不图示P沟道型MISFET。
存储单元主要由在形成于半导体衬底1上的P型杂质层(P型阱区)7上形成的存储器隧道绝缘膜(第1存储器栅极绝缘膜)9、作为电荷积蓄层的浮栅电极10、在浮栅电极10上形成的控制栅电极(存储器栅电极)17a、在控制栅电极17a上形成的氧化硅膜18、在浮栅电极10和控制栅电极17a之间形成的存储器栅极层间膜(第2存储器栅极绝缘膜)11、在存储器栅电极结构20的侧壁形成的侧壁26、在P型杂质层(P型阱区)7形成的作为漏区的N型杂质层23a、作为源极区域的N型杂质层23b构成。并且，存储器栅电极结构20由存储器隧道绝缘膜9、浮栅电极10、存储器栅极层间膜11、控制栅电极17a和氧化硅膜18构成。
存储器隧道绝缘膜(第1存储器栅极绝缘膜)9例如由热氧化膜构成，存储器栅极层间膜(第2存储器栅极绝缘膜)11例如由NONO膜构成，所谓NONO膜是指在氧化膜上形成氮化硅膜、在氮化硅膜上形成氧化膜、在氧化膜上形成氮化硅膜。
作为电荷积蓄层的浮栅电极10例如由多晶硅膜形成，控制栅电极(存储器栅电极)17a例如由多晶硅膜和硅化钴(CoSi)膜等硅化物膜的多层膜形成。
控制栅电极(存储器栅电极)17a与字线(word line)电连接。
布线层33构成位线(bit line)，与作为漏区的N型杂质层23a电连接。插头层(plug layer)33a形成源极线，与作为源区的N型杂质层23b电连接。布线层33和插头层33a例如由钨(W)、铜(Cu)等金属膜形成。
在上述存储单元中，数据的写入如下进行，例如，使源区为接地电压(0V)、向N型杂质层23a施加5V左右的电压、向控制栅电极17a施加10V左右的电压，向作为电荷积蓄层的浮栅电极10注入、积蓄热电子而进行。
消除数据时如下进行，例如，使P型杂质层(P型阱区)7为10V、源/漏区开路、向控制栅电极17a施加与写入时相反的电位-10V左右的高电压，从而使在作为电荷积蓄层的浮栅电极10中积蓄的电子，通过经由存储器隧道绝缘膜(第1存储器栅极绝缘膜)9的电子隧道，向P型杂质层(P型阱区)7抽出而进行。
数据的读出如下进行，例如，使源区为0V、向漏区施加1V左右的电压、向控制栅电极17a施加2～4V左右的电压而进行。
如上所述，非易失性存储单元的写入/消除动作，需要绝对值比接地电压(0V)高的电压。另一方面，随着微细化、低功耗化，正在向从外部电源供给的外部电源电压Vss为接地电压(0V)、外部电源电压Vcc为1.8～3.3V左右的低电压化方向发展。所以，在半导体衬底上设置充电泵电路等升压电路，由外部电源生成这些高电压。并且，高电压为绝对值比外部电源电压高的电压，本实施例的非易失性存储器中需要大致不小于10V的高电压。
为此，构成***电路的MISFET由作为栅极绝缘膜具有高耐压用栅极绝缘膜16的高耐压用MISFET和具有低耐压用栅极绝缘膜15的低耐压用MISFET构成，向栅电极或源/漏施加高电压的MISFET由高耐压用MISFET构成。
电容器(电容元件)具有利用高耐压用MISFET形成工序形成的MIS电容元件、及利用低耐压用MISFET形成工序形成的MIS电容元件。
由这些MISFET和电容器构成充电泵电路等的升压电路。并且，高耐压用栅极绝缘膜16的膜厚被构成为与低耐压用栅极绝缘膜15的膜厚相比厚。
低耐压用MISFET、高耐压用MISFET、电容器等半导体器件之间，由元件分离槽4和埋入元件分离槽中的元件分离绝缘膜分离。即，通过高耐压用MISFET形成区域、低耐压用MISFET形成区域、电容器形成区域等的半导体元件形成区域的元件分离槽4来分离元件。
N沟道型高耐压用MISFET主要在形成于半导体衬底1上的P型杂质层(P型阱区)7上，由作为MISFET栅极绝缘膜的高耐压用栅极绝缘膜16、在高耐压用MISFET栅极绝缘膜16上形成的MISFET栅电极17b、在由栅电极17b和氧化硅膜18构成的栅电极结构21的侧壁上形成的侧壁26、在P型杂质层(P型阱区)7形成的作为源/漏区的N型杂质层24a、27a形成。N型杂质层24a、27a与布线层34a电连接。
高耐压用栅电极17b利用与存储单元的控制栅电极(存储器栅电极)17a同层的导电膜形成。
利用高耐压用MISFET形成工序而形成的电容器(MIS电容元件)C主要在形成于半导体衬底1的N型杂质层(N型阱区)8上形成的电容器形成槽4a上，由通过形成高耐压用MISFET的栅极绝缘膜的工序形成的电容器电介质膜16a、及通过形成高耐压用MISFET的栅电极17b的工序形成的电容器电极17c构成。并且，电容器的上部电极结构22由电容器电极17c和氧化硅膜18形成。
也就是说，电容器形成槽4a通过与形成分离MISFET等的半导体元件间的元件分离槽4的工序相同的工序形成，在电容器形成槽4a的侧面和底面形成电容器的电介质膜16a，电容器电极17c经电容器的电介质膜16a埋入电容器形成槽4a而形成。
并且，在电容器(MIS电容元件)形成区域形成N型杂质层(N型阱区)8的工序，通过与在图未示出的p沟道MISFET形成区域形成N型杂质层(N型阱区)8的工序相同的工序形成。
通过与形成N沟道型高耐压用MISFET的栅电极17b的工序相同的工序形成的电容器电极17c成为电容器的上部电极，N型杂质层(N型阱区)8成为电容器的下部电极。N型杂质层(N型阱区)8通过使用p沟道MISFET的源/漏区形成工序形成的N型杂质层28a，与布线层35a电连接，电容器电极17c与布线层36a电连接。
低耐压用MISFET主要在形成于半导体衬底1的P型杂质层(P型阱区)7上，由作为MISFET栅极绝缘膜的低耐压用栅极绝缘膜15、在低耐压用MISFET栅极绝缘膜15上形成的MISFET栅电极17b、在由栅电极17b和氧化硅膜18构成的栅电极结构21的侧壁上形成的侧壁26、在P型杂质层(P型阱区)7形成的作为源/漏区的N型杂质层24a、27a形成。N型杂质层24a、27a与布线层34a电连接。
低耐压用栅电极17b利用与存储单元的控制栅电极(存储器栅电极)17a同层的导电膜形成。
利用低耐压用MISFET形成工序而形成的电容器(MIS电容元件)，主要在形成于半导体衬底1的N型杂质层(N型阱区)8上形成的电容器形成槽4a上，由通过形成低耐压用MISFET的栅极绝缘膜的工序形成的电容器电介质膜15a、及在形成低耐压用MISFET的栅电极17b的工序形成的电容器电极17c构成。并且，电容器的上部电极结构22由电容器电极17c和氧化硅膜18形成。
电容器形成槽4a使用与形成分离MISFET等半导体元件间的元件分离槽4的工序相同的工序形成，在电容器形成槽4a的侧面和底面形成电容器的电介质膜15a，电容器电极17c通过电容器的电介质膜15a埋入电容器形成槽4a而形成。
使用低耐压用MISFET的栅电极17b形成工序形成的电容器电极17c构成电容器的上部电极，N型杂质层(N型阱区)8构成电容器的下部电极。N型杂质层(N型阱区)8通过使用p沟道MISFET的源/漏区形成工序形成的N型杂质层28a，与布线层35a电连接，电容器电极17c与布线层36a电连接。
虽然由这些电容器构成充电泵电路等升压电路的电容元件，但为了提高升压电路的能力，必须提高电容器的容量，也就是必须增大MIS电容元件的占有面积，由此将导致在芯片中所占的升压电路的占有面积增加的问题。也就是说，需要增加单位面积的电容器的电容值，在本实施例中，采用元件分离槽形成工序在半导体衬底1的表面形成电容器形成槽4a，在其内部埋入电容器(MIS电容元件)C的电容器电极17c而形成，与在平坦的半导体衬底1表面上形成电容器(MIS电容元件)的情况相比较，电容器(MIS电容)的面积即电容器形成槽4a的侧面和底面成为MIS电容，所以可以提高单位面积的电容器容量，可以增大MIS电容。
另外，由在电容器形成区域形成的多个电容器形成槽4a、及在包含上述多个电容器形成槽4a内部的电容器形成区域上形成的电容器电介质膜15a和电容器电极17c，形成电容器(电容元件)。由此，可以使电容器的表面积增大，从而提高单位面积的电容器容量。
另外，上述电容器形成槽4a的深度实质上与上述元件分离槽4的深度相等，电容器形成槽4a使用形成元件分离槽4的工序形成。也就是说，电容器形成槽4a如下形成，在包含电容器形成区域在内的半导体衬底1上利用形成分离各半导体元件的元件分离槽4的工序，至少形成不少于1个的电容器形成槽4a，在埋入作为元件分离绝缘膜的氧化硅膜5之后，除去电容器形成区域的作为元件分离绝缘膜的氧化硅膜5。也就是说，通过形成元件分离槽4的同一工序，至少形成不少于1个的电容器形成槽4a。
另外，电容器的电介质膜15a、16a分别由与MISFET的低耐压用栅极绝缘膜15和高耐压用栅极绝缘膜16同层的绝缘膜形成，电容器电极17c由与MISFET的栅电极17b和控制栅电极17a同层的导电膜形成。也就是说，电容器的电介质膜15a、16a分别是通过与MISFET的低耐压用栅极绝缘膜15和高耐压用栅极绝缘膜16相同的形成工序形成的绝缘膜，电容器电极17c是通过与MISFET的栅电极17b和控制栅电极17a相同的形成工序形成的导电膜。由此，可以实现制造工序的简化，而且可以提高单位面积的电容器容量。
接着，说明本实施例中使用的充电泵电路的一个例子。如图55所示，充电泵电路100通过从外部接受的输入信号Φ、Φ和电容器C1、C2、…、Cn-1、Cn升压，产生高电压。电容器C1、C2、…、Cn-1、Cn由在上述电容器形成区域形成的电容器形成。晶体管T0、T1、…、Tn-1、Tn例如由上述高耐压用MISFET中N型MISFET形成，在源区27a和栅电极17b短路的状态下形成。如上所述的晶体管T0的源区27a与外部电压Vcc连接，漏区27a与下一级的晶体管T1和电容器C1连接。
在此，如果施加外部电压Vcc，则由第一级电容器C1升压的电荷通过晶体管T1对下一级电容器C2进行充电。由电容器C2升压的电荷通过晶体管T2对下一级电容器C3进行充电。如上所述反复升压，可从输出端得到内部电压Vpp。通过控制栅极的控制电路，向上述存储单元的控制栅电极17a施加如上的内部电压Vpp。在本实施例中，外部电压大致为1.8～3.3V，内部电压Vpp可升压至18V左右。
以下，说明本实施例1的半导体器件的制造方法。
首先，如图4所示，准备例如由P型单晶硅形成的半导体衬底1。然后，例如对该半导体衬底1进行热氧化，在其表面形成厚度大致为8～10nm的氧化硅膜2。
然后，例如使用CVD(化学气相淀积)法在氧化硅膜2的上层，淀积膜厚大致为130～150nm的氮化膜3作为保护膜，然后，如图4所示，以抗蚀图形为掩膜，顺次对氮化膜3、氧化硅膜2和半导体衬底1进行干法刻蚀，由此在半导体衬底1上形成元件分离槽4。这时，在电容器形成区域至少形成不少于1个的电容器形成槽4a，此时的电容器形成槽4a的平面形状形成为如图6所示的条状、或如图7所示的孔状、或如图8所示的格子状。
如上所述，通过同一工程形成元件分离槽4和电容器形成槽4a，可实现制造工序的简化。再有，通过在电容器形成区域的表面上形成不少于1个的电容器形成槽4a，可提高单位面积的电容器容量。另外，电容器形成槽4a的形成图形也可以不限于孔状、条状或格子状，在不超出本发明主旨的范围内，可进行改变。
接着，如图9所示，在半导体衬底1上，例如使用CVD法淀积氧化硅膜5作为绝缘膜。然后，通过化学机械研磨(CMP：ChemicalMechanical Polishing)法研磨氧化硅膜5，在元件分离槽4的内部残留并埋入氧化硅膜5，形成元件分离区域。同样在电容器形成槽4a的内部埋入氧化硅膜5。
接着，在例如使用热磷酸除去氮化硅膜3后，通过离子注入法向存储单元和N沟道型MISFET形成区域注入P型杂质，例如硼(B)，形成P型杂质层(P型阱区)7。另外，通过离子注入法向电容器和图未示出的P沟道型MISFET形成区域注入N型杂质，例如磷(P)或砷(As)，形成N型杂质层(N型阱区)8。
接着，如图10所示，例如对半导体衬底1进行热氧化，在表面形成大致8～12nm的氧化硅膜，由此形成存储单元的存储器隧道绝缘膜(第1存储器栅极绝缘膜)9。接着，利用CVD法在半导体衬底1的整个面，淀积成为存储单元的浮栅电极(电荷积蓄层)10的多晶硅层10a。
接着，如图11所示，在多晶硅层10a上的整个面，形成成为存储单元的存储器栅极层间膜(第2存储器栅极绝缘膜)的氧化硅膜和氮化硅膜的多层膜11a。进一步，在该多层膜11a上形成作为保护膜的氮化硅膜13，形成由多层膜11a和氮化硅膜13构成的存储器栅极层间膜11(以下，记为NONO膜11)。例如使用CVD法，顺次叠层形成膜厚大致为2～6nm的氧化硅膜、膜厚大致为5～9nm的氮化硅膜、膜厚大致为3～7nm的氧化硅膜、膜厚大致为5～15nm的氮化硅膜，从而形成NONO膜11。
接着，如图12所示，在使用抗蚀图形121覆盖存储单元形成区域的整个面之后，例如通过干法刻蚀，顺次除去在MISFET形成区域的整个面和电容器形成区域的整个面形成的NONO膜11、多晶硅层10a和存储器隧道绝缘膜9。
接着，如图13所示，以抗蚀图形122为掩膜，该抗蚀图形122用图14所示的平面图形在存储单元形成区域的整个面和MISFET形成区域的整个面上形成，例如通过干法刻蚀，选择除去埋入电容器的电容器形成槽4a中的氧化硅膜5。
接着，形成MISFET的栅极绝缘膜，其中，通过同层的电介质膜形成用于MISFET的栅极绝缘膜和用于电容器的电容器电介质膜。也就是说，在同一工序形成用于MISFET的栅极绝缘膜和用于电容器的电容器电介质膜。在本实施例中，说明了有关在同一制造工序内分开形成高耐压用栅极绝缘膜和低耐压用栅极绝缘膜的例子，说明了有关(a)形成电容器电介质膜的工序和形成高耐压用的栅极绝缘膜的工序为同一工序的情况、及(b)形成电容器电介质膜的工序和形成低耐压用的栅极绝缘膜的工序为同一工序的情况。
(a)如图15所示，例如通过对半导体衬底1进行热氧化，在包含MISFET形成区域和电容器形成槽4a在内的电容器形成区域，形成由MISFET的高耐压用栅极绝缘膜和电容器的电介质膜构成的、厚度大致为12～16nm的氧化硅膜14。
(b)接着，如图16和图17所示，在存储单元形成区域的整个面、及使用MISFET形成区域和电容器形成区域的高耐压用栅极绝缘膜的区域的整个面，形成抗蚀图形123。也就是说，形成抗蚀图形123，以便露出MISFET形成区域和电容器形成区域的使用高耐压用栅极绝缘膜的区域的整个面。
接着，如图18所示，例如利用干法刻蚀，除去在MISFET和电容器的使用低耐压用栅极绝缘膜的区域形成的氧化硅膜14。
接着，如图19所示，在除去抗蚀图形123之后，例如通过对半导体衬底1进行热氧化处理，形成由MISFET和电容器的低耐压用栅极绝缘膜形成的、厚度大致为4～8nm的氧化硅膜，由此形成低耐压用栅极绝缘膜15和电介质膜15a。
并且，如图20所示，通过该热氧化，MISFET和电容器的使用高耐压用栅极绝缘膜的区域的氧化膜14，由被氧化的膜厚大致为15～20nm的高耐压用栅极绝缘膜16和电介质膜16a构成。也就是说，在MISFET形成区域和电容器形成区域的使用高耐压用栅极绝缘膜的区域，形成上述高耐压栅极绝缘膜16。
另一方面，如图19所示，在MISFET形成区域和电容器形成区域的使用低耐压用栅极绝缘膜的区域，形成上述低耐压栅极绝缘膜15。由上述低耐压栅极绝缘膜15形成的氧化硅膜，具有作为MISFET的低耐压栅极绝缘膜和电容器的电容器电介质膜的功能。
在本实施例1中，主要记述了电容器电介质膜使用(a)与高耐压用的栅极绝缘膜相同的膜的情况，但在记述(b)低耐压用的栅极绝缘膜的情况时，这以后的制造方法用相同的步骤进行，故除去一部分省略其说明。
接着，如图21所示，在存储单元形成的NONO膜11上、及在MISFET和电容器上形成的低耐压用栅极绝缘膜15和高耐压用栅极绝缘膜16上，形成多晶硅层17，该多晶硅层17例如称为由存储单元的控制栅电极(存储器栅电极)17a(参照图2)。接着，在多晶硅层17上，例如通过CVD法淀积氧化硅膜18作为绝缘膜，该绝缘膜作为存储单元的间隙层。
接着，如图22所示，在氧化硅膜18上形成抗蚀图形124，从而干法刻蚀氧化硅膜18、多晶硅膜17、NONO膜11和多晶硅层10a，来形成存储单元的控制栅电极(存储器栅电极)17a、浮栅电极(电荷积蓄层)10、高耐压用和低耐压用MISFET的栅电极17b、电容器的电容器电极17c。通过到此为止的工序，形成存储器栅电极结构20，该存储器栅电极结构20由存储器隧道绝缘膜9、浮栅电极10、存储器栅极层间膜11、控制栅电极17a和氧化硅膜18构成。
并且，存储单元的控制栅电极(存储器栅电极)17a由在多晶硅层上形成的硅化钴(CoSi)膜等硅化物膜结构构成。
接着，如图23所示，在使用抗蚀剂覆盖MISFET形成区域和电容器形成区域的整个面之后，在存储单元形成区域通过离子注入法，例如对存储器栅电极结构20自调整地导入砷(As)等N型杂质，形成N型杂质层23a、23b，作为存储单元的源/漏区。接着，在使用抗蚀剂覆盖存储单元形成区域和电容器形成区域的整个面之后，在MISFET形成区域通过离子注入法，例如对栅电极部21自调整地导入磷(P)等N型杂质，形成N型杂质层24a，作为MISFET的源/漏区。
另外，在MISFET的栅极绝缘膜是低耐压用栅极绝缘膜15的情况，利用离子注入法导入砷(As)，形成N型杂质层24a(参照图3)。
接着，如图24所示，在主面也就是存储单元形成区域、MISFET形成区域和电容器形成区域的整个面，例如通过CVD法淀积厚度大致为110～150nm的氮化硅膜25。接着，在使用抗蚀剂覆盖存储单元形成区域的整个面之后，对MISFET形成区域和电容器形成区域的氮化硅膜25进行各向异性的干法刻蚀，在MISFET的栅电极和电容器电极的侧壁形成侧壁26。
接着，对MISFET的栅电极部21、电容器上部电极部22和侧壁26，通过离子注入法，自调整地导入砷(As)等N型杂质，形成N型杂质层27作为MISFET的源/漏区，并形成N型杂质区域28a作为电容器的下部电极引出部的扩散层。
接着，在主面也就是存储单元形成区域、MISFET和电容器形成区域的整个面，例如通过CVD法淀积氧化硅膜(参照图2和图3)作为层间绝缘膜29，然后通过CMP法使其表面平坦化。
接着，在使用抗蚀剂覆盖MISFET形成区域和电容器形成区域的整个面之后，对层间绝缘膜29进行图形化，在层间绝缘膜29上形成连接孔CONT1(参照图2)，该连接孔CONT1到达存储单元形成区域的N型杂质层23a、23b。
接着，如图25所示，在使用抗蚀剂覆盖存储单元形成区域的整个面之后，对层间绝缘膜29进行图形化，形成连接孔CONT2、连接孔CONT3(参照图2和图3)和连接孔CONT4(参照图2和图3)，该连接孔CONT2露出MISFET形成区域的N型杂质层24a、27a，该连接孔CONT3到达电容器的下部电极引出部的N型杂质层28a，该连接孔CONT4到达电容器上部电极结构22。
接着，在包含连接孔CONT1～4内部的层间绝缘膜29上，例如使用溅射法淀积TiN膜。然后，使用CVD法在该TiN膜上淀积W膜而使用该W膜埋入连接孔CONT1～4。接着，通过CMP法除去层间绝缘膜29上的W膜和TiN膜，在连接孔CONT1～4内残留W膜和TiN膜，形成由W膜和TiN膜构成的插头部分。
接着，在层间绝缘膜29和插头层33a上，例如使用CVD法淀积由氧化硅膜构成的层间绝缘膜32(参照图2和图3)。接着，形成向插头层33a引出的布线孔33b(参照图2和图3)，然后例如通过溅射法在该引出布线孔33b中埋入W膜，通过刻蚀该W膜，形成与在电容器上形成的N型杂质层23a、23b电连接的布线层33(参照图2)、与在高耐压用MISFET形成的N型杂质层24a、27a电连接的布线层34(参照图2)、与在低耐压用MISFET形成的N型杂质层24a、27a电连接的布线层34b(参照图3)、与在电容器上形成的N型杂质层28a、28b电连接的布线层35a(参照图2)和35b(参照图3)、与电容器上部电极17c电连接的布线层36a(参照图2)和布线层36b(参照图3)。
根据上述实施例，可以形成图2所示的结构。并且，MISFET的栅极绝缘膜和电容器的电容器电介质膜使用了低耐压用栅极绝缘膜的情况的图如图3所示。
根据如上所述的实施例1，可以在同一工序形成元件分离槽4和电容器形成槽4a。并且，形成MISFET的高耐压用栅极绝缘膜16或低耐压用栅极绝缘膜15的工序、与形成电容器的电介质膜16a或电介质膜15的工序可以是同一工序。也就是说，通过同一工序形成绝缘膜，该绝缘膜用于形成高耐压用栅极绝缘膜16或低耐压用栅极绝缘膜15、及电容器的电介质膜16a或电介质膜15a。并且，形成MISFET的栅电极17b的工序，可以与形成电容器电极17c的工序是同一工序。也就是说，通过同一工序，形成用于形成MISFET的栅电极17b和电容器电极17c的导体膜。由此，可以简化本实施1的半导体器件的制造工序。
(实施例2)
以下，本实施例2的半导体器件的主要部分在图25中示出。
在上述实施例1中，如图9所示，在除去埋入电容器形成槽4a的氧化硅膜5的工序中，虽然使用了图14所示的掩膜作为抗蚀图形，但在本实施例2中，使用图27和图28所示的掩膜进行图形化，也可以将元件分离槽4的一部分作为电容器形成区域的一部分使用。
并且，为了易于理解说明，在以下的工艺中，省略与上述实施例1相同的部分。
首先，在上述实施例1中的图12示出的工序之后，在埋入元件分离槽4(参照图12)和至少不少于1个的电容器形成槽4a中的氧化硅膜5上，形成图27和28示出的抗蚀图形125，以抗蚀图形为掩膜进行干法刻蚀，除去埋入电容器形成槽4a和元件分离槽4的一部分中的氧化硅膜5。
接着，与上述实施例1的图15以后所示的工序相同，形成MISFET的栅极绝缘膜(低耐压用栅极绝缘膜15或高耐压用栅极绝缘膜16)。
由于以下的工序与上述实施例1形同，故省略说明。
在如上所述的本实施例2中，可以不增加制造工序，通过利用元件分离槽4的一部分作为电容器形成区域的一部分，可以增加电容器的单位面积的容量。
另外，本实施例2是根据上述实施例1进行说明的，通过以下的实施方式也同样可以实施。
(实施例3)
本发明实施例3的半导体器件的主要部分的构造如图29所示。
在上述实施例1中，形成MISFET的栅极绝缘膜(低耐压用栅极绝缘膜15和高耐压用栅极绝缘膜16)的工序、与形成电容器电介质膜15a、16a的工序为同一工序，但在本实施例3中，利用同层的电介质膜，形成NONO膜11和电容器的电容器电介质膜，该NONO膜11作为存储单元的存储器栅极层间膜(第2存储器栅极绝缘膜)。也就是说，形成作为存储单元的存储器栅极层间膜(第2存储器栅极绝缘膜)的NONO膜11的工序、与形成电容器的电容器电介质膜的工序是同一工序。
并且，为了易于理解说明，在以下的工艺中，省略与上述实施例1相同的部分的说明。并且，MISFET也和实施例1一样将栅极绝缘膜分为高耐压用和低耐压用进行制造，但主要以高耐压用为主进行说明。
在上述实施例1中，在形成图10所示的作为存储单元的浮栅电极(电极电荷积蓄层)而形成的多晶硅层10a的工序之后，在形成了多晶硅层10a的状态下，使用抗蚀剂覆盖存储单元和MISFET形成区域的整个面之后，通过干法刻蚀除去在电容器形成区域形成的多晶硅层10a。
接着，如图30所示，在使用抗蚀图形126覆盖了存储单元形成区域和MISFET形成区域的整个面和除去电容器形成区域的电容器形成槽4a的区域之后，通过干法刻蚀顺次除去在电容器形成区域的存储器隧道绝缘膜9和埋入电容器形成槽4a的氧化硅膜5。
接着，如图31所示，通过与实施例1相同的工序，在存储单元形成区域的整个面、MISFET形成区域和电容器形成区域的整个面，形成作为存储单元栅极层间膜的NONO11。也就是说，通过同一工序形成绝缘膜，该绝缘膜用于形成存储器栅极层间膜11和电容器的电介质膜。
接着，如图32所示，在使用抗蚀剂127覆盖存储单元和电容器形成区域的整个面之后，通过干法刻蚀除去在MISFET形成区域形成的NONO膜11、多晶硅层10a和存储器隧道绝缘膜9。另外，如图33所示，在形成低耐压用栅极绝缘膜15的区域也同样除去。
接着，在MISFET形成区域形成高耐压用栅极绝缘膜16和低耐压栅极绝缘膜15。有关形成高耐压用栅极绝缘膜16和低耐压栅极绝缘膜15的方法，与上述实施例1相同，分开制作(a)高耐压用栅极绝缘膜、(b)低耐压栅极绝缘膜。由于有关其制造方法相同，故省略说明(参照图34和图25)。
接着，如图36所示，在形成于存储单元和电容器形成区域的NONO膜11上、及在形成于MISFET形成区域的栅极绝缘膜上，采用CVD法顺次淀积成为存储单元的控制栅电极(存储器栅电极)17a的多晶硅膜和成为覆盖层的氧化硅膜18。
接着，形成抗蚀图形128，通过使用该抗蚀图形128的干法刻蚀，形成存储器栅电极结构20、MISFET的栅电极结构21和电容器上部电极结构22。也就是说，通过同一工序形成用于形成存储器栅电极结构20、MISFET的栅电极结构21和电容器上部电极结构22的导电体膜。
以下，可以经过与上述实施例1同样的制造工序，形成具有图29示出的非易失性存储器的半导体器件，故省略其说明。
如上所述，利用同一工序形成电容器的电容器电介质膜和存储单元的存储器栅极层间膜，实现制造工序的简化。并且，作为电容器的电容器电介质膜，可通过使用NONO膜11代替MISFET的低耐压用栅极绝缘膜15或高耐压用栅极绝缘膜16，作为可靠性高的电容器电介质膜。
(实施例4)
接着，图37所示为本实施例4的半导体器件的主要部分的结构。
在上述实施例1中，如图10～22所示的存储单元的形成工序，形成多晶硅层10a作为存储单元的电荷积蓄层，但本实施例使用氮化硅膜41作为电荷积蓄层。并且，通过捕获氮化硅膜41诱捕的电子，氮化硅膜41积蓄电荷。
并且，为了易于说明，在以下的工艺中，省略与上述实施例1相同的部分的说明。
在上述实施例1的图10示出的工序之后，如图38所示，例如使用CVD法，在存储器隧道绝缘膜9上顺次淀积氮化硅膜41、氧化硅膜42。该氮化硅膜41代替存储单元的浮栅电极，实现积蓄电荷的功能。
接着，如图39所示，使用抗蚀图形129覆盖存储单元形成区域的整个面，顺次刻蚀并除去在MISFET形成区域和电容器形成区域形成的氧化硅膜42、氮化硅膜41和存储器隧道绝缘膜9。接着，形成上述实施例1的图14示出的抗蚀图形122，除去埋入电容器形成槽4a的氧化硅膜5。
接着，如图40所示，通过与上述实施例1一样的工序，在MISFET形成区域和电容器形成区域，分别形成MISFET的栅极绝缘膜(低耐压用栅极绝缘膜15和高耐压用栅极绝缘膜16)和电介质膜16a。
接着，如图41所示，在形成于存储单元形成区域的氧化硅膜41上、及在MISFET形成区域和电容器形成区域形成的低耐压用栅极绝缘膜15或高耐压用栅极绝缘膜16上，使用CVD法顺次淀积多晶硅膜44和氧化硅膜45。
接着，如图42所示，以抗蚀图形130为掩膜进行图形化，形成存储器栅电极44a、MISFET的栅电极44b和电容器的上部电极44c。也就是说，通过同层的导电体膜，构成存储器栅电极44a、MISFET的栅电极44b和电容器的上部电极44c，通过同一工序，形成用于形成存储器栅电极44a、MISFET的栅电极44b和电容器的上部电极44c的导电体膜。通过到此为止的工序，可以形成由存储器隧道绝缘膜9、氮化硅膜41、氧化硅膜42、存储器栅电极44a和氧化硅膜45构成的存储器栅电极结构40。
从这以后，可以经过与上述实施例1同样的制造工序，形成具有图37示出的非易失性存储器的半导体器件，故省略其说明。
在如上所述的实施例4中，使用氮化硅膜41形成存储单元的电荷积蓄层来代替上述实施例1中的多晶硅层10a，但与在作为连续导电膜的多晶硅层10a上积蓄电荷的情况比较，氮化硅膜41中的电子俘获是非连续、离散的，所以，即使在存储器隧道绝缘膜9的局部发生了气泡等电荷泄露漏通的情况，积蓄的电荷也不会全部消失，可本质地强固记忆特性。
并且，也可以使用由直径为几纳米的硅球形成的所谓硅纳米点(dot)形成电荷积蓄层，以代替该氮化硅膜41，这时也可以得到与上述实施例4相同的效果。
(实施例5)
接着，图43示出本实施例5的半导体器件的主要部分的结构。
在上述实施例4中，作为上述实施例1的变化例，形成存储器栅电极结构40来代替存储器栅电极结构20，但本实施例5像图43示出的存储器栅电极结构50那样，是通过所谓分离栅型形成的。
并且，为了易于说明，在以下的工艺中，省略与上述实施例1相同的部分的说明。
在上述实施例1的图10示出的工序之后，如图44所示，例如使用CVD法，在存储器隧道绝缘膜9上顺次淀积多晶硅膜51和氧化硅膜52。并且，氧化硅膜52也可以通过对多晶硅膜51的表面进行热氧化而形成。
接着，如图45所示，在形成于存储单元形成区域的氧化硅膜52上形成抗蚀图形131后，对氧化硅膜52、多晶硅膜51和存储器隧道绝缘膜9顺次进行图形化并选择地除去。存储单元的电荷积蓄层由多晶硅膜51形成。
接着，如图46所示，使用与上述事实例1中的图14示出的掩膜相同的掩膜形成抗蚀图形132，选择地除去在电容器的电容器形成槽4a形成的氧化硅膜5。
接着，如图47所示，例如使用CVD法形成作为MISFET的栅极绝缘膜52的氧化硅膜。另外，也可以通过与形成上述实施例1的高耐压用栅极绝缘膜16(参照图2)和低耐压用栅极绝缘膜15(参照图3)相同的工序，分开形成作为MISFET栅极绝缘膜53的氧化硅膜。
接着，如图48所示，在栅极绝缘膜53上，例如使用CVD法顺次淀积多晶硅膜54和氧化硅膜55。
接着，如图49所示，形成抗蚀图形133，通过图形化选择地除去氧化硅膜55和多晶硅膜54，可以形成存储器栅电极54a、MISFET的栅电极54b和电容器的上部电极54c。通过到此为止的工序，可以形成由存储器隧道绝缘膜9、多晶硅膜51、氧化硅膜52、栅极绝缘膜53、存储器栅电极54a和氧化硅膜55构成的存储器栅电极结构50。
以下，经与上述实施例1同样的制造工序，可以形成具有图43示出的非易失性存储器的半导体器件，故省略其说明。
如上所述，在存储器栅电极部如本实施例5示出的结构的情况，也可以得到与上述实施例1一样的效果。
(实施例6)
接着，本实施例6的半导体器件的主要部分的结构如图50所示。
在上述实施例1中，在MISFET的栅电极和电容器的上部电极上使用作为存储单元控制栅电极17a(参照图2)的多晶硅层17(参照图21)，但在本实施例6中，是使用作为上述存储单元的浮栅电极10(参照图2)的多晶硅层10a和作为控制栅电极17a的多晶硅层17而形成的。
并且，为了易于说明，在以下的工艺中，省略与上述实施例1相同的部分的说明。
在上述实施例1的图9示出的工序之后，如图51所示，使用抗蚀图形134覆盖电容器形成槽4a以外的区域，刻蚀并除去埋入电容器形成槽4a的氧化硅膜5。
接着，如图52所示，通过例如对半导体衬底1进行热氧化，在MISFET形成区域形成栅极绝缘膜60，同时在电容器形成槽4a上形成栅极绝缘膜60。在此，栅极绝缘膜60也可以通过与上述实施例1的形成高耐压用栅极绝缘膜16(参照图2)和低耐压用栅极绝缘膜15(参照图3)的工序相同的工序分开形成。并且，这时，在存储单元形成区域形成与栅极绝缘膜60同样的氧化膜。
接着，在用抗蚀剂覆盖MISFET形成区域和电容器形成区域的整个面之后，刻蚀并除去存储单元形成区域的表面的上述氧化膜。然后，通过对半导体衬底1进行热氧化，在存储单元形成区域形成作为存储器隧道绝缘膜的氧化硅膜61。
接着，如图53所示，使用CVD法在半导体衬底1的整个面淀积成为存储单元的浮栅电极(电荷积蓄层)的多晶硅膜63后，在多晶硅膜63上形成作为存储器栅极层间膜的NONO膜64。
接下来，如图54所示，在有选择地除去在MISFET形成区域以及电容器形成区域形成的NONO膜64的一部分之后，在露出的多晶硅膜63和NONO膜64上，用CVD法顺次沉积成为存储单元的控制栅电极(存储器栅电极)的多晶硅膜65以及成为覆盖层(cap layer)的氧化硅膜66。这样，可以使在MISFET形成区域和电容器形成区域形成的多晶硅膜63与多晶硅膜65导通。其后，使用了抗蚀图形的干法刻蚀，通过图形化有选择地除去氧化硅膜66、多晶硅膜65、NONO膜64、多晶硅膜63和氧化硅膜61，可以形成如图50所示的存储器栅电极63a、65a、MISFET的栅电极63b、65b、电容器上部电极63c、65c。
以下，经过和上述实施例1相同的制造方法，可以形成图50所示的本实施例6的具有不挥发性存储器的半导体器件，因此省略其说明。
如上所述，在同一工序形成存储单元的浮栅电极和存储器栅电极、及MISFET的栅电极和电容器上部电极。即，由同层的导电体膜构成存储单元的浮栅电极和存储器栅电极、及MISFET的栅电极和电容器上部电极，在同一工序形成用于形成存储单元的浮栅电极和存储器栅电极、及MISFET的栅电极和电容器上部电极的导电体膜。通过这样的形成过程，可以简化制造工序。
如上所述，采用成为上述存储单元浮栅电极的多晶硅膜和成为控制栅电极的多晶硅膜这两种膜，替代只由成为存储单元控制栅电极的多晶硅膜形成MISFET的栅电极和电容器上部电极的情况，也可以得到与上述实施例1～5同样的效果。
以上，根据发明的实施例来具体说明本发明人的发明，但本发明并不限于上述实施例，在不脱离其宗旨的范围内当然可以进行各种变化。例如，也可以分别把上述实施例1～6与其它实施例中的一个或者多个进行组合。
发明的效果
对根据本申请提出的发明之中有代表性的例子可以达到的效果，加以简单说明如下。
电容器(电容元件)由形成于电容器形成区域的多个电容器形成槽和在包含上述多个电容器形成槽内部的电容器形成区域上形成的电容器电介质膜和电容器电极形成，因此随着电容器的表面积增加，可以提高单位面积的电容器容量。
在半导体衬底上，在同一个工序形成元件分离槽和形成电容器的电容器形成槽，因此可以简化半导体器件的制造工序。
另外，在同一工序形成MISFET的栅极绝缘膜和电容器形成槽上的电容器电介质膜，因此可以简化半导体器件的制造工序。
另外，在同一工序形成电容器形成区域的电容器电介质膜和存储单元的存储栅极层间膜，因此可以简化半导体器件的制造工序。
另外，用存储单元的存储栅极层间膜(NONO膜)替代MISFET的栅极绝缘膜形成电容器的电介质膜，因此可以形成高可靠性的电介质膜。

Claims (40)

1.一种半导体器件的制造方法，该半导体器件具有半导体元件、对上述半导体元件之间进行分离的元件分离槽、电容器形成槽、及在上述电容器形成槽内通过电介质膜形成的电容器电极，其特征在于：
通过在半导体衬底上形成上述元件分离槽的工序，形成上述电容器形成槽。
2.一种具有MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序：
在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；及
在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序。
3.一种具有MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序：
在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；
在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；及
在上述栅极绝缘膜上形成栅电极、在上述电容器电介质膜上形成电容器电极的工序。
4.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序：
在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；
在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；
在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；及
在上述第1存储器栅极绝缘膜上形成电荷积蓄层、在上述栅极绝缘膜上形成栅电极、在上述电容器电介质膜上形成电容器电极的工序。
5.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序：
在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；
在MISFET形成区域形成上述MISFET的栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；
在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；
在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；
在上述电荷积蓄层上，形成第2存储器栅极绝缘膜的工序；及
在上述第2存储器栅极绝缘膜上形成存储器栅电极、在上述栅极绝缘膜上形成栅电极、及在上述电容器电介质膜上形成电容器电极的工序。
6.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序：
在半导体衬底上形成对上述MISFET之间进行分离的元件分离槽、及在电容器形成区域形成电容器形成槽的工序；
在MISFET形成区域，形成上述MISFET的栅极绝缘膜的工序；
在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；
在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；
在上述电荷积蓄层上形成第2存储器栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；及
在上述第2存储器栅极绝缘膜上形成存储器栅电极、在上述栅极绝缘膜上形成栅电极、及在上述电容器电介质膜上形成电容器电极的工序。
7.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序：
在半导体衬底上形成元件分离槽、及在电容器形成区域形成电容器形成槽的工序；
在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；
在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；及
在上述电荷积蓄层上形成第2存储器栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序。
8.一种具有存储单元、MISFET和电容器的半导体器件的制造方法，其特征在于，具有以下工序：
在半导体衬底上形成元件分离槽、及在电容器形成区域形成电容器形成槽的工序；
在上述存储单元形成区域，形成第1存储器栅极绝缘膜的工序；
在上述第1存储器栅极绝缘膜上，形成电荷积蓄层的工序；
在上述电荷积蓄层上形成第2存储器栅极绝缘膜、在上述电容器形成槽上形成电容器电介质膜的工序；及
在上述第2存储器栅极绝缘膜上形成存储器栅电极、及在上述电容器电介质膜上形成电容器电极的工序。
9.如权利要求1所述的半导体器件的制造方法，其特征在于：
上述电容器形成槽的形状为孔状、条状或格子状。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，具有以下工序：
在上述元件分离槽和上述电容器形成槽，埋入绝缘膜的工序；及
除去已埋入上述电容器形成槽中的上述绝缘膜的工序。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，具有以下工序：
在上述元件分离槽和上述电容器形成槽，埋入绝缘膜的工序；及
除去已埋入上述元件分离槽中的上述绝缘膜的一部分、及已埋入上述电容器形成槽中的上述绝缘膜的工序。
12.如权利要求2所述的半导体器件的制造方法，其特征在于：
上述MISFET包含高耐压用第1 MISFET和低耐压用第2 MISFET，
上述第1 MISFET的栅极绝缘膜的膜厚比上述第2 MISFET的栅极绝缘膜的膜厚要厚。
13.如权利要求5所述的半导体器件的制造方法，其特征在于：
上述第2存储器栅极绝缘膜和上述电容器电介质膜，包含由氧化硅膜和氮化硅构成的多层膜。
14.如权利要求5所述的半导体器件的制造方法，其特征在于：
上述电荷积蓄层包含氮化硅膜或Si纳米点。
15.如权利要求5所述的半导体器件的制造方法，其特征在于：
上述电荷积蓄层包含多晶硅膜。
16.如权利要求5所述的半导体器件的制造方法，其特征在于：
上述存储器栅电极包含多晶硅膜。
17.如权利要求1所述的半导体器件的制造方法，其特征在于：
上述电容器电介质膜和电容器电极在多个电容器形成槽上形成。
18.如权利要求17所述的半导体器件的制造方法，其特征在于：
上述多个电容器形成槽的形状为孔状、条状或格子状。
19.一种半导体器件，具有：半导体元件、对上述半导体元件之间进行分离的元件分离槽、电容器形成槽、及在上述电容器形成槽内通过电介质膜形成的电容器电极，其特征在于：通过在半导体衬底上形成上述元件分离槽的工序，形成上述电容器形成槽。
20.一种半导体器件，具有：半导体元件、对上述半导体元件之间进行分离的元件分离槽、在上述半导体元件的MISFET形成的栅极绝缘膜、电容器形成槽、在上述电容器形成槽内形成的电容器电介质膜、及在上述电容器电介质膜上形成的电容器电极，其特征在于：上述电容器电介质膜和上述栅极绝缘膜通过同层的电介质膜形成。
21.一种半导体器件，具有：半导体元件、对上述半导体元件之间进行分离的元件分离槽、在上述半导体元件的MISFET形成的栅极绝缘膜、在上述栅极膜上形成的栅电极、电容器形成槽、在上述电容器形成槽内形成的电容器电介质膜、及在上述电容器电介质膜上形成形成的电容器电极，其特征在于：上述电容器电极和上述栅电极通过同层的电介质膜形成。
22.一种半导体器件，具有：半导体元件、存储单元、对上述半导体元件之间进行分离的元件分离槽、在上述存储单元形成的电荷积蓄层、在上述电荷积蓄层上形成的存储器栅极绝缘膜、电容器形成槽、在上述电容器形成槽内形成的电容器电介质膜、及在上述电容器形成槽上形成的电容器电极，其特征在于：上述电容器电介质膜和上述存储器栅极绝缘膜通过同层的电介质膜形成。
23.一种半导体器件，具有：半导体元件、存储单元、对上述半导体元件之间进行分离的元件分离槽、在上述存储单元形成的电荷积蓄层、电容器形成槽、在上述电容器形成槽内形成的电容器电介质膜、及在上述电容器电介质膜上形成的电容器电极，其特征在于：上述电容器电电极和上述电荷积蓄层通过同层的导电体膜形成。
24.一种半导体器件，具有：半导体元件、存储单元、对上述半导体元件之间进行分离的元件分离槽、在上述存储单元形成的电荷积蓄层、在上述电荷积蓄层上形成的存储器栅极绝缘膜、在上述存储器栅极绝缘膜上形成的存储器栅电极、电容器形成槽、在上述电容器形成槽内形成的电容器电介质膜、及在上述电容器电介质膜上形成的电容器电极，其特征在于：上述电容器电极和上述存储器栅电极通过同层的导电体膜形成。
25.一种半导体器件，具有：半导体元件、对上述半导体元件之间进行分离的元件分离槽、在上述半导体元件的MISFET形成的栅极绝缘膜、在上述栅极绝缘膜上形成的栅电极、存储单元、对上述半导体元件之间进行分离的元件分离槽、在上述存储单元形成的电荷积蓄层、在上述电荷积蓄层上形成的存储器栅极绝缘膜、在上述存储器栅极绝缘膜上形成的存储器栅电极、电容器形成槽、在上述电容器形成槽内形成的电容器电介质膜、及在上述电容器电介质膜上形成的电容器电极，其特征在于：上述电容器电极、上述栅电极和上述存储器栅电极通过同层的导电体膜形成。
26.如权利要求19所述的半导体器件，其特征在于：上述电容器形成槽的深度实质上与上述元件分离槽的深度相等。
27.如权利要求19所述的半导体器件，其特征在于：上述电容器形成槽的形状形成为孔状、条状或格子状。
28.如权利要求20所述的半导体器件，其特征在于：
上述MISFET包含高耐压用第1 MISFET和低耐压用第2 MISFET；
上述第1 MISFET的栅极绝缘膜的膜厚比上述第2 MISFET的栅极绝缘膜的膜厚要厚。
29.如权利要求25所述的半导体器件，其特征在于：上述存储器栅极绝缘膜和上述电容器电介质膜，包含由氧化硅膜和氮化硅膜构成的多层膜。
30.如权利要求25所述的半导体器件，其特征在于：上述电荷积蓄层包含氮化硅膜或Si纳米点。
31.如权利要求25所述的半导体器件，其特征在于：上述电荷积蓄层由多晶硅膜形成。
32.如权利要求25所述的半导体器件，其特征在于：上述存储器栅电极包含多晶硅膜。
33.如权利要求19所述的半导体器件，其特征在于：上述电容器电介质膜和电容器电极在多个电容器形成槽上形成。
34.如权利要求33所述的半导体器件，其特征在于：上述多个电容器形成槽的形状形成为孔状、条状或格子状。
35.一种半导体器件，其特征在于，具有：
电容器，该电容器具有在上述电容器形成区域形成的多个电容器形成槽、及在包含上述多个电容器形成槽内部的电容器形成区域上形成的电容器电介质膜和电容器电极。
36.如权利要求35所述的半导体器件，其特征在于：
上述多个电容器形成槽形成在阱区内，
上述阱区形成上述电容器的一个电极，
上述电容器电极形成上述电容器的另一个电极。
37.如权利要求35所述的半导体器件，其特征在于：上述多个电容器形成槽的形状为孔状、条状或格子状。
38.如权利要求5所述的半导体器件的制造方法，其特征在于，具有以下工序：
由多个上述MISFET和多个上述电容器形成充电泵电路的工序；及
使上述充电泵电路与上述存储器栅极电连接的工序。
39.如权利要求6所述的半导体器件的制造方法，其特征在于，具有以下工序：
由多个上述MISFET和多个上述电容器形成充电泵电路的工序；及
使上述充电泵电路与上述存储器栅电极电连接的工序。
40.如权利要求25所述的半导体器件，其特征在于，具有：
电容器，包含上述电容器形成槽、电容器电介质膜和电容器电极；及
充电泵电路，包含多个上述电容器和多个上述MISFET而形成；
上述充电泵电路与上述存储器栅电极电连接。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101661961A (zh) * 2008-08-25 2010-03-03 精工电子有限公司 半导体器件
US7760512B2 (en) 2005-06-21 2010-07-20 Seiko Epson Corporation Electronic board, method of manufacturing the same, and electronic device
CN102254952A (zh) * 2010-05-17 2011-11-23 常忆科技股份有限公司 双多晶硅闪存的堆叠式电容器及其制造方法
CN103094362A (zh) * 2011-11-04 2013-05-08 台湾积体电路制造股份有限公司 3d电容器及其制造方法
CN104752422A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN105938838A (zh) * 2015-03-03 2016-09-14 瑞萨电子株式会社 半导体装置的制造方法
CN105977254A (zh) * 2015-03-11 2016-09-28 瑞萨电子株式会社 半导体器件及其制造方法
US10047411B2 (en) 2015-01-23 2018-08-14 Nippon Steel & Sumitomo Metal Corporation Rail
CN109307701A (zh) * 2017-07-27 2019-02-05 台湾积体电路制造股份有限公司 BioFET器件及其制造方法和传感器阵列

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050009269A1 (en) * 2003-05-21 2005-01-13 Hiroki Shinkawata Semiconductor device and method of manufacturing semiconductor device
US7091089B2 (en) * 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
US7091130B1 (en) 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
KR100702307B1 (ko) * 2004-07-29 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 디램 및 그 제조 방법
JP4673589B2 (ja) * 2004-08-16 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7361543B2 (en) * 2004-11-12 2008-04-22 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
JP4837943B2 (ja) * 2005-05-30 2011-12-14 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
DE102005030585B4 (de) * 2005-06-30 2011-07-28 Globalfoundries Inc. Halbleiterbauelement mit einem vertikalen Entkopplungskondensator und Verfahren zu seiner Herstellung
JP2007019191A (ja) * 2005-07-06 2007-01-25 Fujitsu Ltd 半導体装置とその製造方法
JP4731262B2 (ja) * 2005-09-22 2011-07-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および、不揮発性半導体記憶装置の製造方法
JP4810392B2 (ja) 2005-11-15 2011-11-09 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US7671396B2 (en) * 2006-01-04 2010-03-02 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
JP4868864B2 (ja) * 2006-01-31 2012-02-01 株式会社東芝 半導体装置の製造方法
KR100876881B1 (ko) 2006-02-24 2008-12-31 주식회사 하이닉스반도체 반도체 소자의 패드부
JP4998934B2 (ja) * 2006-03-30 2012-08-15 ルネサスエレクトロニクス株式会社 半導体記憶装置の製造方法
KR100833180B1 (ko) * 2006-07-06 2008-05-28 삼성전자주식회사 Ｓｔｉ 구조를 갖는 반도체 장치 및 그 제조방법
US7432158B1 (en) 2006-07-25 2008-10-07 Freescale Semiconductor, Inc. Method for retaining nanocluster size and electrical characteristics during processing
US7445984B2 (en) 2006-07-25 2008-11-04 Freescale Semiconductor, Inc. Method for removing nanoclusters from selected regions
US7700994B2 (en) * 2006-12-07 2010-04-20 Tower Semiconductor Ltd. Single poly CMOS logic memory cell for RFID application and its programming and erasing method
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7679119B2 (en) * 2006-12-11 2010-03-16 Tower Semiconductor Ltd. CMOS inverter based logic memory
JP5086626B2 (ja) * 2006-12-15 2012-11-28 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
JP2007201494A (ja) * 2007-03-26 2007-08-09 Toshiba Corp 不揮発性半導体記憶装置
JP4877017B2 (ja) * 2007-03-30 2012-02-15 Ｔｄｋ株式会社 薄膜コンデンサ
JP5214909B2 (ja) * 2007-05-22 2013-06-19 ローム株式会社 半導体装置の製造方法
JP2009088241A (ja) * 2007-09-28 2009-04-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP5303938B2 (ja) * 2008-01-18 2013-10-02 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5758729B2 (ja) * 2011-07-27 2015-08-05 ローム株式会社 半導体装置
TWI521664B (zh) * 2013-09-03 2016-02-11 瑞昱半導體股份有限公司 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
FR3025335B1 (fr) 2014-08-29 2016-09-23 Stmicroelectronics Rousset Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
JP6613183B2 (ja) 2016-03-22 2019-11-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9812580B1 (en) * 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
US10833206B2 (en) 2018-12-11 2020-11-10 Micron Technology, Inc. Microelectronic devices including capacitor structures and methods of forming microelectronic devices
JP2019071462A (ja) * 2019-01-09 2019-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5996762A (ja) * 1982-11-26 1984-06-04 Hitachi Ltd 半導体装置
JPS60211969A (ja) * 1984-04-06 1985-10-24 Hitachi Ltd 半導体装置
JPS6118167A (ja) * 1984-07-04 1986-01-27 Hitachi Ltd 半導体装置
JPS6346758A (ja) * 1986-08-15 1988-02-27 Oki Electric Ind Co Ltd Ｍｏｓコンデンサ及びその製造方法
JPS6418249A (en) * 1987-07-14 1989-01-23 Seiko Epson Corp Semiconductor device
JPH0199231A (ja) * 1987-10-12 1989-04-18 Nec Corp 半導体装置の製造方法
JPH01147855A (ja) * 1987-12-04 1989-06-09 Nissan Motor Co Ltd 半導体装置
JP2623293B2 (ja) * 1988-05-20 1997-06-25 日本テキサス・インスツルメンツ株式会社 半導体集積回路装置
JPH05110017A (ja) * 1991-10-18 1993-04-30 Hitachi Ltd 半導体装置とその製造方法
JPH05343509A (ja) * 1992-06-05 1993-12-24 Hitachi Ltd 半導体集積回路装置の製造方法
JPH07211861A (ja) * 1994-01-24 1995-08-11 Fuji Electric Co Ltd 半導体装置の製造方法
US5731619A (en) * 1996-05-22 1998-03-24 International Business Machines Corporation CMOS structure with FETS having isolated wells with merged depletions and methods of making same
JPH1187545A (ja) * 1997-07-08 1999-03-30 Sony Corp 半導体不揮発性記憶装置およびその製造方法
JPH11251547A (ja) 1998-02-27 1999-09-17 Toshiba Corp 半導体集積回路とその製造方法
US6087214A (en) * 1998-04-29 2000-07-11 Vlsi Technology, Inc. Arrangement and method for DRAM cell using shallow trench isolation
JP2000100963A (ja) * 1998-09-18 2000-04-07 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP4536180B2 (ja) * 1999-03-12 2010-09-01 富士通セミコンダクター株式会社 半導体集積回路装置の製造方法
JP2001085633A (ja) 1999-09-10 2001-03-30 Hitachi Ltd 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置
JP2001196470A (ja) * 2000-01-13 2001-07-19 Sharp Corp 半導体装置の製造方法
JP2002222924A (ja) 2001-01-25 2002-08-09 Sharp Corp 半導体装置の製造方法
JP2003031693A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760512B2 (en) 2005-06-21 2010-07-20 Seiko Epson Corporation Electronic board, method of manufacturing the same, and electronic device
US8191247B2 (en) 2005-06-21 2012-06-05 Seiko Epson Corporation Electronic board, method of manufacturing the same, and electronic device
CN101661961A (zh) * 2008-08-25 2010-03-03 精工电子有限公司 半导体器件
CN102254952A (zh) * 2010-05-17 2011-11-23 常忆科技股份有限公司 双多晶硅闪存的堆叠式电容器及其制造方法
CN102254952B (zh) * 2010-05-17 2014-01-22 常忆科技股份有限公司 双多晶硅闪存的堆叠式电容器及其制造方法
CN103094362A (zh) * 2011-11-04 2013-05-08 台湾积体电路制造股份有限公司 3d电容器及其制造方法
CN103094362B (zh) * 2011-11-04 2016-05-18 台湾积体电路制造股份有限公司 3d电容器及其制造方法
CN104752422B (zh) * 2013-12-30 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN104752422A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10047411B2 (en) 2015-01-23 2018-08-14 Nippon Steel & Sumitomo Metal Corporation Rail
CN105938838A (zh) * 2015-03-03 2016-09-14 瑞萨电子株式会社 半导体装置的制造方法
CN105977254A (zh) * 2015-03-11 2016-09-28 瑞萨电子株式会社 半导体器件及其制造方法
CN105977254B (zh) * 2015-03-11 2021-12-24 瑞萨电子株式会社 半导体器件及其制造方法
CN109307701A (zh) * 2017-07-27 2019-02-05 台湾积体电路制造股份有限公司 BioFET器件及其制造方法和传感器阵列
US10876997B2 (en) 2017-07-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Bio-field effect transistor device
US11808731B2 (en) 2017-07-27 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Bio-field effect transistor device

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