CN1542974A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1542974A
CN1542974A CNA2004100372231A CN200410037223A CN1542974A CN 1542974 A CN1542974 A CN 1542974A CN A2004100372231 A CNA2004100372231 A CN A2004100372231A CN 200410037223 A CN200410037223 A CN 200410037223A CN 1542974 A CN1542974 A CN 1542974A
Authority
CN
China
Prior art keywords
film
dielectric film
gate electrode
semiconductor device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100372231A
Other languages
English (en)
Other versions
CN100411147C (zh
Inventor
筱原正昭
渡部浩三
大和田福夫
ʷ
青山卓史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1542974A publication Critical patent/CN1542974A/zh
Application granted granted Critical
Publication of CN100411147C publication Critical patent/CN100411147C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体器件及其制造方法。根据本发明，提供一种使用简化的步骤制造半导体器件的方法，同时提高半导体器件中的每个元件的电性能。在其上形成有存储栅电极、控制栅电极和栅电极的半导体衬底上依次形成氧化硅膜、氮化硅膜、以及氧化硅膜。然后通过湿刻蚀除去在栅电极上形成的氧化硅膜。通过各向异性干刻蚀依次除去在半导体衬底上形成的氧化硅膜、氮化硅膜和氧化硅膜，由此形成具有相对大的宽度和相对小的宽度的侧壁隔片。

Description

半导体器件及其制造方法
本申请要求2004年1月28日申请的日本专利申请JP2004-020210和2003年4月28申请的日本专利申请JP 2003-124244的优先权，在此通过参考引入这些申请的内容。
技术领域
本发明涉及半导体器件及其制造技术，特别涉及具有非易失性存储器和应用其制造技术时的技术效果的半导体器件。
背景技术
常规半导体芯片(下面简单地称为“芯片”)在其电路中具有半导体元件，如需要电流驱动性能的MOS(金属氧化物半导体)晶体管和与之前MOS晶体管相比需要更高的击穿电压和在更高的电压下工作的另外的MOS晶体管。
作为用来制造这些MOS晶体管的第一相关技术，可以给出以下方法。在需要电流驱动性能的MOS晶体管的栅电极和需要高击穿电压的另一个MOS晶体管的栅电极形成之后，形成覆盖这些栅电极的绝缘膜。用抗蚀剂膜覆盖需要高击穿电压的MOS晶体管的栅电极，接着进行湿刻蚀，由此减小形成来覆盖需要电流驱动性能的MOS晶体管的栅电极的绝缘膜的厚度。然后执行各向异性干刻蚀，以在需要电流驱动性能的MOS晶体管的栅电极侧壁上形成相对窄的侧壁隔片。当除去覆盖需要高击穿电压的MOS晶体管的栅电极的抗蚀剂膜时，用抗蚀剂膜覆盖需要电流驱动性能的MOS晶体管的栅电极。进行各向异性干刻蚀，以在需要高击穿电压的MOS晶体管的栅电极上方形成相对宽的侧壁隔片(例如涉及专利文献1和专利文献2)。
以下是第二相关技术。在需要高击穿电压的MOS晶体管的栅电极和需要电流驱动性能的另外的MOS晶体管的栅电极形成之后，依次形成覆盖这些栅电极的氧化硅膜、氮化硅膜和氧化硅膜。用抗蚀剂膜覆盖需要高击穿电压的MOS晶体管的栅电极。然后执行湿刻蚀，以除去已形成覆盖需要电流驱动性能的MOS晶体管的栅电极的第三层的氧化硅膜。通过各向异性刻蚀除去形成覆盖需要电流驱动性能的MOS晶体管的栅电极的氧化硅膜和氮化硅膜，氧化硅膜作为第一层，氮化硅膜作为第二层，以形成相对窄的侧壁隔片。然后除去覆盖需要电流驱动性能的MOS晶体管的栅电极的抗蚀剂膜。通过各向异性刻蚀除去三个薄膜层，以形成相对宽的侧壁隔片，三个薄膜层是形成以覆盖需要高击穿电压的MOS晶体管的栅电极的氧化硅膜、氮化硅膜以及氧化硅膜(例如，参考专利文献3)。
[专利文献1]日本未审查的专利公开No.Hei7(1995)-176729(第4至5页，图4至5)
[专利文献2]日本未审查的专利公开No.Hei6(1994)-181293(第9至10页，图2)
[专利文献3]日本未审查的专利公开No.Hei5(1993)-102428(第2至3页，图10至13)
发明内容
具有需要电流驱动性能的MOS晶体管和需要高击穿电压的另一个MOS晶体管，以及包括可重写非易失性存储单元的半导体器件的制造要求尽可能采用简单的步骤同时提高每个元件的电性能，例如写入可重写非易失性存储单元的写性能。
在上述第一相关技术中，通过湿刻蚀减小了在需要电流驱动性能的MOS晶体管的栅电极上方形成的绝缘膜的薄膜厚度。但是通过湿刻蚀控制薄膜厚度是困难的且当采用湿刻蚀时制造步骤变得复杂。
在上述第二相关技术中，侧壁隔片形成步骤包括在需要高击穿电压的MOS晶体管的栅电极上方形成抗蚀剂膜的步骤，以及在需要电流驱动性能的MOS晶体管上方形成抗蚀剂膜的后续步骤。该技术与通过一个掩模形成两个侧壁隔片的技术相比需要两个以上的掩模，因此使制造步骤复杂。
本发明的目的是提供一种能通过简化的步骤同时改进每个元件的电性能的制造半导体器件的方法，该半导体器件具有在低电压下工作且需要相对高的电流驱动性能用于高速操作的MOS晶体管和需要高击穿电压的另外的MOS晶体管，以及包括可重写非易失性存储单元。
本发明的另一个目的是提供一种半导体器件，该半导体器件具有在低电压下工作且需要相对高的电流驱动性能用于高速操作的MOS晶体管和需要高击穿电压的另外的MOS晶体管，以及包括可重写非易失性存储单元；而且可以通过简化的步骤制造同时提高每个元件的电性能。
通过在此的描述和附图将使本发明的上述和其他目的以及新的特点变得明显。
下面简要地概述通过本申请公开的本发明的代表性发明。
在本发明的一个方面，提供一种半导体器件，该半导体器件具有可重写非易失性存储单元，可重写非易失性存储单元包括用于存储的第一场效应晶体管和电路，该电路包括在半导体衬底上方的不同区域中形成的第二场效应晶体管，半导体器件包括(a)第一场效应晶体管的第一栅电极，(b)形成在第一栅电极的侧壁上方的第一侧壁隔片，(c)第二场效应晶体管的第二栅电极，以及(d)形成在第二栅电极的侧壁上方的第二侧壁隔片，其中第一侧壁隔片的宽度不同于第二侧壁隔片。
在本发明的另一方面，也提供一种半导体器件，该半导体器件具有形成在半导体衬底上方的电可重写非易失性存储单元，该非易失性存储单元包括(a)形成在半导体衬底上方的第一栅绝缘膜，(b)形成在第一栅绝缘膜上方的电荷存储膜，(c)直接或通过层间绝缘膜形成在电荷存储膜上方的第一栅电极，以及(d)形成在第一栅电极的侧壁上方的第一侧壁隔片，其中第一侧壁隔片由其中包含氮化硅膜的薄膜叠层形成；以及其中在氮化硅膜和半导体衬底以及第一栅电极之间和电荷存储膜之间存在的非电荷存储膜。
在本发明的再一方面，还提供一种半导体器件的制造工艺，用于可重写非易失性存储单元和电路的形成，该可重写非易失性存储单元包括用于存储的第一场效应晶体管，该电路包括在半导体衬底上方的不同区域中的第二场效应晶体管，该工艺包括以下步骤：(a)形成第一场效应晶体管的第一栅电极，(b)形成第二场效应晶体管的第二栅电极，以及(c)在第一栅电极的侧壁上方形成第一侧壁隔片，同时在第二栅电极的侧壁上方形成第二侧壁隔片，步骤(c)还包括以下子步骤：(c1)形成覆盖第一栅电极和第二栅电极的第一绝缘膜，(c2)在第一绝缘膜上方形成第二绝缘膜，(c3)在第二绝缘膜上方形成第三绝缘膜；(c4)除去形成覆盖第二栅电极的第三绝缘膜，而不除去形成覆盖第一栅电极的第三绝缘膜，(c5)除去第三绝缘膜，同时留下第一栅电极上的侧壁上方的第三绝缘膜，(c6)除去第二绝缘膜，而不除去第二栅电极的侧壁上方形成的第二绝缘膜，以及(c7)除去在第二栅电极的侧壁上方形成的第二绝缘膜，以及除去第一绝缘膜，同时在第一栅电极的侧壁和第二栅电极的侧壁上方留下形成的第一绝缘膜，以形成由第一绝缘膜、第二绝缘膜和第三绝缘膜构成的第一侧壁隔片和由第一绝缘膜构成的第二侧壁隔片。
在本发明的又一方面，还提供一种半导体器件的制造方法，包括以下步骤：(a)在半导体衬底上方的第一区中形成第一栅绝缘膜；(b)在第一栅极绝缘膜上方形成电荷存储膜；(c)直接或通过层间绝缘膜在电荷存储膜上方形成第一栅电极；(d)在半导体衬底上方的第二区中形成第二栅绝缘膜；(e)在第二栅绝缘膜上方形成第二栅电极；(f)在包括第一区和第二区的半导体衬底上方淀积第一绝缘膜以覆盖第一栅电极和第二栅电极；(g)在第一绝缘膜上方淀积第二绝缘膜；(h)在第二绝缘膜上方淀积第三绝缘膜；(i)处理第三绝缘膜；(j)从第二区除去处理的第三绝缘膜；(k)处理第二绝缘膜；以及(l)处理第一绝缘膜以在第一栅电极的侧壁上方形成由第一绝缘膜、第二绝缘膜和第三绝缘膜制成的第一侧壁隔片，在第二栅电极的侧壁上方形成由第一绝缘膜和第二绝缘膜制成的第二侧壁隔片。
下面简要描述通过本申请公开的本发明当中由代表性发明可得到的优点。
在包括可重写非易失性存储单元的半导体器件中，可以改进每个元件的电性能。
可以通过简化的步骤制造包括可重写非易失性存储单元的半导体器件。
附图说明
图1图示了根据本发明的实施例1的半导体芯片的布局的俯视图；
图2图示了EEPROM的结构的示意图；
图3是根据本发明的实施例1的半导体器件的剖面图；
图4图示了图3中的MONOS晶体管；
图5图示了存储单元中的晶体管电路；
图6示出了存储器单元操作时施加到各个点的电压的图表；
图7是说明根据本发明的实施例1的半导体器件的制造步骤的剖面图；
图8是说明图7的步骤之后半导体器件的制造步骤的剖面图；
图9是说明图8的步骤之后半导体器件的制造步骤的剖面图；
图10是说明图9的步骤之后半导体器件的制造步骤的剖面图；
图11是说明图10的步骤之后半导体器件的制造步骤的剖面图；
图12是说明图11的步骤之后半导体器件的制造步骤的剖面图；
图13是说明图12的步骤之后半导体器件的制造步骤的剖面图；
图14(a)是说明图13的步骤之后半导体器件的制造步骤的剖面图，图14(b)是说明图14(a)的步骤之后半导体器件的制造步骤的剖面图；
图15是说明图14(b)的步骤之后半导体器件的制造步骤的剖面图；
图16是说明图15的步骤之后半导体器件的制造步骤的剖面图；
图17是说明图16的步骤之后半导体器件的制造步骤的剖面图；
图18是说明图17的步骤之后半导体器件的制造步骤的剖面图；
图19是说明半导体芯片上方形成的构图的抗蚀剂膜；
图20是说明图18的步骤之后半导体器件的制造步骤的剖面图；
图21图示了干刻蚀设备的结构示意图；
图22是说明图20的步骤之后半导体器件的制造步骤的剖面图；
图23是说明图22的步骤之后半导体器件的制造步骤的剖面图；
图24是说明图23的步骤之后半导体器件的制造步骤的剖面图；
图25是说明图24的步骤之后半导体器件的制造步骤的剖面图；
图26是说明根据本发明的实施例2的半导体器件的制造步骤的剖面图；
图27是说明图26的步骤之后半导体器件的制造步骤的剖面图；
图28是说明图27的步骤之后半导体器件的制造步骤的剖面图；
图29是说明图28的步骤之后半导体器件的制造步骤的剖面图；
图30是说明图29的步骤之后半导体器件的制造步骤的剖面图；
图31是说明图30的步骤之后半导体器件的制造步骤的剖面图；
图32是说明图31的步骤之后半导体器件的制造步骤的剖面图；以及
图33是说明根据本发明的实施例3的半导体器件的制造步骤的剖面图。
具体实施方式
下面根据附图具体描述本发明的实施例。在用于描述下述实施例的所有附图中，具有相同功能的元件将标识为相同的参考数字并且重复的描述将省略。
(实施例1)
在实施例1中，描述本发明的应用于半导体器件的例子，该半导体器件具有低压MIS晶体管和高压MIS晶体管以及包括可重写非易失性存储单元，低压MIS晶体管是需要高电流驱动能力以及在相对低的电压下工作用于高速操作的MIS(金属绝缘体半导体)晶体管(场效应晶体管)，高压MIS晶体管在相对高的电压下工作以能够高压操作；以及描述本发明的制造该器件的方法。
参考图1至3，将描述根据实施例1的半导体器件的结构。
图1图示了在芯片(半导体衬底)1上形成的元件的布局俯视图。在图1中，芯片1具有CPU(中央处理器)2、ROM(只读存储器)3、RAM(随机存取存储器)4、EEPROM(电可擦可编程只读存储器)5、模拟电路6，以及静电保护电路7a至7g。
CPU(电路)2也叫作中央处理器且是计算机的中心。该CPU 2从存储器件读出指令并根据它们执行各种的操作或控制。它需要高速处理。在芯片1上方形成的元件之中构成CPU 2的MIS晶体管需要相对高的电流驱动能力。换句话说，CPU 2由低压MIS晶体管形成。
ROM(电路)4是以永久形式储存数据的存储器，没有能力改变数据。它叫只读存储器。ROM 3具有两种结构，亦即，其中MIS晶体管是串联的与非型和其中MIS晶体管是并联的或非型。当需要高集成度时使用与非型，当需要高运算速度时使用或非型。对于该ROM 3来说高速操作也是必要的，以致构成ROM 3的MIS晶体管必须具有相对高的电流驱动能力。换句话说，只读存储器3由低压MIS晶体管形成。
RAM(电路)4是能读出存储数据或随意地，换言之，与计时无关，写入新数据的存储器。它叫随机存取存储器。RAM作为IC存储器具有两种类型，亦即，使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)。DRAM是需要存储器维持操作的随机存取存储器，同时SRAM是不需要存储器维持操作的随机存取存储器。由于RAM 4需要高速工作，构成RAM 4的MIS晶体管需要相对高的电流驱动能力。换句话说，它由低压MIS晶体管形成。
EEPROM 5是电可重写写入和擦除操作的非易失性存储器的一种。它也叫电可擦可编程只读存储器。该EEPROM 5的存储单元具有用于存储单元选择的MIS晶体管如用于存储的MONOS(金属氧化物氮化物氧化物半导体)晶体管或MNOS(金属氮化物氧化物半导体)晶体管。用于存储单元选择的MIS晶体管由高压MIS晶体管形成。例如EEPROM5在写入操作时利用热电子的注入或Fowler-Nordheim隧道现象，在擦除操作时利用Fowler-Nordheim隧道现象或热空穴的注入。不用说，热电子的注入和热空穴的注入可以相反。
当写入到EEPROM 5时，在用于存储的MONOS晶体管中产生高电电位差(约12V)，以致作为用于存储的MONOS晶体管，相对高电压的晶体管是必要的。
模拟电路6是处理随着时间的推移连续改变的电压或电流信号，亦即模拟信号的电路。它具有例如放大电路、反相电路、调制电路、振荡电路和电源电路。至于这些模拟电路6，在芯片1上方形成的元件之中，采用相对高电压的MIS晶体管。
静电保护电路7a到7g是安装在外部端子上的电路，以便当从充电电荷放电时因为通过电压或生成的热量损坏元件或绝缘膜引起的内部电路破坏时进行保护。电荷的例子包括在物体内或物质中积聚的静电电荷。静电保护电路7a，7c安装在输入/输出端，而静电保护电路7b安装在监控端。静电保护电路7d安装在Vss端，而静电保护电路7e安装在CLK(时钟)端。静电保护电路7f安装在RST(复位)端，而静电保护电路7g安装在Vcc端。由于高电压施加到这些静电保护电路7a至7g，在芯片1上方形成的元件之中，它们采用具有相对高击穿电压的MIS晶体管。
图2中说明图1中示出的EEPROM 5的一个内部结构例子。在图2中，EEPROM 5具有存储器阵列10和存储器阵列10的直接***电路单元11和间接***电路单元12，作为用于驱动存储器阵列10的驱动电路。
存储器阵列10是EEPROM 5的存储器部分，它具有以二维矩阵形式布置的多个存储单元。存储单元是用于存储1位的单元信息的电路且由存储部分的MONOS晶体管和用于从存储器阵列选择存储单元的MIS晶体管组成。
驱动电路是用于驱动存储器阵列10的电路且它具有用于产生几倍于电源电压的电压的升压电路、用于升压的时钟发生器电路、电压箝位电路、用于选择行和列的列译码器或行译码器、列锁存电路和阱控制电路，作为直接***电路单元11。构成直接***电路单元11的MIS晶体管是相对于形成在芯片1上方的其他元件需要相对高击穿电压的MIS晶体管。
间接***电路单元12形成为存储器阵列的重写控制器电路，它具有配置电路、用于常规使用的重写时钟发生器、用于高速使用的重写时钟发生器、重写定时控制器电路。构成间接***电路单元12的MIS晶体管由相对于形成在芯片1上方的其他元件在低电压下工作的低压MIS晶体管构成。
在图3中，示出了形成在芯片1上方的MONOS晶体管Q1和MIS晶体管Q2至Q5的剖面图。在图3，左侧的区域是EEPROM(可重写非易失性存储器)5中的存储单元形成区，其中形成了MONOS晶体管Q1和MIS晶体管Q2。中心区是其中形成了需要高电流驱动能力以获得高速操作的低压MIS晶体管Q3和Q4的区域。如上所述，CPU 2和RAM 4的形成区可以作为其中已形成这种低压MIS晶体管的中心区的例子。右侧的区域是其中形成了高压MIS晶体管Q5的区域。它的例子包括模拟电路6的形成区、静电保护电路7a至7g的形成区以及其中已形成驱动电路的EEPROM 5中的区域。
在芯片1的半导体衬底20的每个区域，形成用于隔离元件的元件隔离区21。在由元件隔离区21隔离的有源区中形成p阱22、23和25以及n阱24。
在存储单元形成区的p阱22上方形成MONOS晶体管Q1和MIS晶体管Q2。MONOS晶体管Q1是用于存储1位的晶体管，MIS晶体管Q2是用于选择存储单元的晶体管。
在中心区中的p阱23上方形成MIS晶体管Q3，而MIS晶体管Q4形成在n阱24上方。这些MIS晶体管Q3和Q4是与高压MIS晶体管Q2和Q5相比具有较高电流驱动能力的低压MIS晶体管，以便完成更高的速度操作。
在右侧的区域中的p阱25上方形成MIS晶体管Q5。该MIS晶体管Q5与低压MIS晶体管Q3和Q4相比增加了高击穿电压。
接着描述图3所示的MONOS晶体管Q1和MIS晶体管Q2至Q5的结构。
首先，形成在存储单元形成区中的MONOS晶体管Q1具有如下结构。具体描述，栅极绝缘膜(第一栅绝缘膜)26形成在p阱22上方，p阱22形成在半导体衬底20中，电荷存储膜27形成在该栅绝缘膜26上方。在电荷存储膜27上方形成绝缘膜28(层间绝缘膜)，在该绝缘膜28上方，形成由导电薄膜制成的存储栅电极(第一栅电极)34。存储栅电极34具有层叠结构，其中，例如在多晶硅膜29上方形成硅化钴膜68作为硅化物膜，用于实现电阻降低。在存储栅电极34的侧壁上方，形成由例如绝缘膜制成的侧壁隔片(第一侧壁隔片)A以构成LDD(轻掺杂漏区)结构。不用说硅化物膜不局限于硅化钴，而是可以由硅化镍形成。
在侧壁隔片A下面的半导体衬底20中，形成低浓度n型杂质扩散区(第一杂质区)46和47，以及其外部形成高浓度n型杂质扩散区(第二杂质区)59和60作为半导体区。在高浓度n型杂质扩散区59和60上方，例如，形成硅化钴薄膜68作为硅化物薄膜，用于降低电阻。
在这样构成的MONOS晶体管Q1中，例如形成氧化硅膜的栅绝缘膜26，且它还起隧道绝缘膜的作用。例如，通过栅绝缘膜26从半导体衬底20注入电子到电荷存储膜27或将电荷存储膜27中这样堆积的电子排放到半导体衬底20，该MONOS晶体管Q1存储或擦除数据。因此栅绝缘膜26起隧道绝缘膜作用。之后详细描述使用电子的这种隧道效应的存储单元的写入、擦除和读出操作。
电荷存储膜27是形成来堆积有助于数据的存储的电荷的膜，它由例如氮化硅膜形成。
通常，主要使用多晶硅膜作为电荷存储膜27。但是，当多晶硅膜用作电荷存储膜27时，因为电荷存储膜27是导体，所以包围电荷存储膜27的氧化膜中的部分缺陷导致异常泄漏。这些可能导致堆积在电荷存储膜27中的所有电荷消失。
如上所述，因此使用是绝缘体的氮化硅膜作为电荷存储膜27。在此情况下，有助于数据存储的电荷堆积在存在于氮化硅膜中的离散俘获能级。即使在包围电荷存储膜27的氧化膜中出现部分缺陷，所有电荷都不会从电荷存储膜27泄漏，因为它们保存在电荷存储膜27的离散俘获能级中。这些使之可以提高数据保持的可靠性。
因为上述原因，通过使用包括离散的俘获能级和氮化硅膜的薄膜作为电荷存储膜27可以提高数据保持的可靠性。
形成侧壁隔片A，以致形成源区(第一源区)和漏区(第一漏区)，是作为LDD结构的MONOS晶体管Q1的半导体区。具体描述为，MONOS晶体管Q1的源区具有低浓度n型杂质扩散区46和高浓度n型杂质扩散区59，同时它的漏区具有低浓度n型杂质扩散区47和高浓度n型杂质扩散区60。通过在侧壁隔片A的下面形成源区和漏区作为低浓度n型杂质扩散区46和47可以抑制存储栅电极34端部下面的电场集中。
接着描述MIS晶体管Q2的结构。在图3中，MIS晶体管Q2具有如下结构。具体描述，在p阱22上方形成栅绝缘膜(第三栅绝缘膜)37，在该栅绝缘膜37上方形成控制栅电极(第三栅电极)42。控制栅电极42具有多晶硅膜39，此外其上方形成硅化钴膜68作为硅化物薄膜，用于降低电阻。
在控制栅电极42的侧壁上方，形成侧壁隔片(第三侧壁隔片)B，用于作为LDD结构构成MIS晶体管Q2的源区和漏区。在低浓度n型杂质扩散区47和48外，形成高浓度n型杂质扩散区60和61，高浓度n型杂质扩散区60和61是半导体区。
接着，将描述需要相对高电流驱动能力的低压MIS晶体管Q3的结构。在图3中，MIS晶体管Q3具有如下结构。具体描述，在p阱23上方形成栅绝缘膜(第二绝缘膜)36，在该栅绝缘膜36上方形成栅电极(第二栅电极)43。这些栅电极43由具有n型杂质如磷(P)引入其中的多晶硅膜39和在多晶硅膜39上方形成的硅化钴膜68形成，硅化钴膜用于减小电阻。栅电极43在栅极长度方向的长度比MONOS晶体管Q1和MIS晶体管Q2的各个栅电极34和42在栅极长度方向的长度短。硅化物膜例如是由硅化钴、硅化钛或硅化镍制成的薄膜。
在栅电极43的侧壁上方形成侧壁隔片(第二侧壁隔片)C，它在栅极长度方向的宽度小于侧壁隔片A和B的每个的宽度。在侧壁隔片C下面，形成低浓度n型杂质扩散区(第三杂质区)49和50，低浓度n型杂质扩散区是半导体区。在低浓度n型杂质扩散区49和50外部，形成高浓度n型杂质扩散区(第四杂质区)62和63。如上所述，在MIS晶体管Q3中，形成由低浓度n型杂质扩散区49和高浓度n型杂质扩散区62构成的源区(第二源区)和由低浓度n型杂质扩散区50和高浓度n型杂质扩散区63构成的漏区(第二漏区)。
MIS晶体管Q4具有形成在n阱24上方的栅绝缘膜36、栅电极(第二栅电极)44、侧壁隔片(第二侧壁隔片)D、由低浓度p型杂质扩散区51和高浓度p型杂质扩散区64构成的源区以及由低浓度p型杂质扩散区52和高浓度p型杂质扩散区65构成的漏区。在与用来形成MIS晶体管Q3的栅绝缘膜36一样的相同步骤中形成这些栅绝缘膜36，如之后所述。栅电极44由具有p型杂质如引入其中的硼(B)的多晶硅膜39和硅化钴膜68构成。因为在MIS晶体管Q3中，栅电极44在栅极长度方向的长度比MONOS晶体管Q1和MIS晶体管Q2的各个栅电极34和42的长度短，因为如上所述，MIS晶体管Q3的沟道长度必须尽可能设计短，以便实现高速操作。在与用来形成MIS晶体管Q3的侧壁隔片C的相同的步骤中形成侧壁隔片D且它在栅极长度方向的宽度小于侧壁隔片A和B的每个的宽度。在与侧壁隔片D对准的n阱24中形成MIS晶体管Q4的源区和漏区且如上所述，它们具有低浓度p型杂质扩散区51和52和高浓度p型杂质扩散区64和65。
MIS晶体管Q5具有形成在p阱25上方的栅绝缘膜38、栅电极(第四栅电极)45、侧壁隔片(第四侧壁隔片)E、由低浓度n型杂质扩散区53和高浓度n型杂质扩散区66构成的源区以及由低浓度n型杂质扩散区54和高浓度n型杂质扩散区67构成的漏区。在与用来形成MIS晶体管Q2的栅绝缘膜37一样的相同步骤中形成这些栅绝缘膜36，如之后所述。栅电极45由具有例如引入其中的n型杂质的多晶硅膜39和硅化钴膜68构成。栅电极45在栅极长度方向的长度比MIS晶体管Q3和MIS晶体管Q4的各个栅电极43和44的长度长。在用来形成MONOS晶体管Q1和MIS晶体管Q2的侧壁隔片A和B的相同步骤中形成侧壁隔片E且它在栅极长度方向的宽度比侧壁隔片C和D的每一个的宽度宽。在与侧壁隔片E对准的p阱25中形成MIS晶体管Q5的源区和漏区，如上所述它们具有低浓度n型杂质扩散区53和54和高浓度n型杂质扩散区66和67。
接下来将描述MONOS晶体管Q1和MIS晶体管Q2至Q5之间的差异。
根据MONOS晶体管Q1和MIS晶体管Q2至Q5的结构他们之间的第一差异是侧壁隔片的宽度。
如图3所示，MONOS晶体管Q1的侧壁隔片A的宽度，MIS晶体管Q2的侧壁隔片B的宽度，MIS晶体管Q3的侧壁隔片C的宽度，MIS晶体管Q4的侧壁隔片D的宽度以及MIS晶体管Q5的侧壁隔片E的宽度分别规定为L1、L2，L3、L4和L5。
如图3明显看出，用于存储的MONOS晶体管Q1和MIS晶体管Q2和Q5的侧壁隔片A、B和E的宽度L1、L2和L5是比每个需要电流驱动能力的MIS晶体管Q3的侧壁隔片C的宽度L3和MIS晶体管Q4的侧壁隔片D的宽度L4宽。在需要相对高电流驱动能力的低压MIS晶体管Q3和Q4中，通过使侧壁隔片C和D的宽度L3和L4减窄，降低源区(第二源区)和漏区(第二漏区)之间的电阻，且由此缩小源区和漏区之间的距离。简而言之，降低源区和漏区之间的电阻以提高电流驱动能力。以此方式，可以实现MIS晶体管Q3和Q4的高速操作。此外，由于形成侧壁隔片A、B和E的各个宽度L1、L2和L5大于侧壁隔片C和D的宽度L3和L4，在栅长度方向，有可能形成为MONOS晶体管Q1和MIS晶体管Q2到Q5的低浓度n型杂质区46、47、48、53和54的长度比在栅长度方向，为MIS晶体管Q3到Q4形成的低浓度n型杂质区49和50的和低浓度p型杂质区51和52长度短。因此，通过加宽侧壁隔片A、B和E的宽度L1、L2和L5，可以增强源区和半导体衬底之间的pn结的击穿电压或漏区和半导体之间的pn结的击穿电压。
MONOS晶体管Q1和MIS晶体管Q2和Q5的侧壁隔片A、B和E的宽度L1、L2和L5每个例如约190nm，而MIS晶体管Q3和Q4的侧壁隔片C和D的宽度L3和L4每个例如是约120nm。
用MONOS晶体管Q1作为一个例子，参考图4描述通过加宽侧壁隔片A的宽度L1使得pn结的击穿电压增强。图4图示了用于存储的MONOS晶体管Q1。在图4中，用于存储的MONOS晶体管Q1具有LDD结构。具体描述，源区和漏区由低浓度n型杂质扩散区46和47以及高浓度n型杂质扩散区59和60构成。在接近存储栅电极34的区域，形成低浓度n型杂质扩散区46和47。在接近存储栅电极34的区域中形成低浓度n型杂质扩散区域46和47，以便防止在存储栅电极34的两个边缘下面的区域中电场集中。低浓度n型杂质扩散区域46和47中的载流子的数目比高浓度n型杂质扩散区59和60中的少。在前者的区域中，通过电流不平稳且因此电阻比高浓度n型杂质扩散区59和60的高。这些使之可以增强源区和漏区之间的栅击穿电压。此外，接近低浓度n型杂质扩散区46和47的耗尽层可以延伸，以致可以减轻待成为漏区的低浓度n型杂质扩散区47端部的电场。
由侧壁隔片A的宽度L1限定低浓度n型杂质扩散区46和47和高浓度n型杂质扩散区59和60之间的边界。
例如通过离子注入形成低浓度n型杂质扩散区46和47和高浓度n型杂质扩散区59和60。离子注入之后，执行热处理以激活这样注入的离子。特别当高浓度n型杂质扩散区59和60形成时，通过执行的热处理，如此注入的离子扩散到低浓度n型杂质扩散区46和47中。一些注入的离子从高浓度n型杂质扩散区59和60转移到低浓度n型杂质扩散区46和47，如图4的箭头指示。
因为侧壁隔片A的宽度L1制得比图4中所示的窄，因此高浓度n型杂质扩散区59和60接近存储栅电极34的边缘下面的区域。然后，离子甚至也迁移到存储栅电极34的边缘下面的区域，在此处易于发生电场集中。通过增加该边缘下的区域中的杂质浓度，发生电场集中，导致源区和半导体衬底之间或漏区和半导体衬底之间的pn结的击穿电压降低。
在根据实施例1的半导体器件中，用于存储的MONOS晶体管Q1的侧壁隔片A的宽度L1比低压MIS晶体管Q3和Q4的每个侧壁隔片C和D的宽度L3和L4宽。这相对加宽了高浓度n型杂质扩散区59和60以及存储栅电极34的边缘下面的区域之间的距离。离子因此不容易达到边缘下面的区域，与MIS晶体管Q3和Q4相比使之可以增强用于存储的MONOS晶体管Q1的pn结的击穿电压。换句话说，可以使MONOS晶体管Q1中的源区(第一源区)和半导体衬底之间或漏区(第一漏区)和半导体衬底之间的pn结的击穿电压大于MIS晶体管Q3和Q4的源区(第二源区)和半导体衬底或漏区(第二漏区)和半导体衬底之间的pn结的击穿电压。
假定侧壁隔片A的宽度L1几乎等于MIS晶体管Q3和Q4的侧壁隔片C和D的每个宽度L3和L4，那么低浓度n型杂质扩散区46和47的宽度变小，低浓度n型杂质扩散区46和47是高阻区，这便于半导体衬底的表面附近的电流通过，以及随后发生存储栅电极34的边缘下面的电场集中。通过这种电场集中的发生，已集中在存储栅电极34的边缘部分的一些载流子中出现高能量的空穴(热空穴)。当电压施加到存储栅电极34时，这种热空穴趋于为电压所吸引且注入到电荷存储层，这不可避免地导致一个问题如数据的意外擦除。施加到用于存储的MONOS晶体管Q1的存储栅电极34的电压高于施加到低压MIS晶体管Q3和Q4的电压，以致在前一种情况下易于发生电场集中。为了避免这种问题，用于存储的MONOS晶体管Q1的侧壁隔片A形成为具有比低压MIS晶体管Q3和Q4的侧壁隔片C和D的宽度L3和L4更大的宽度L1。
在根据实施例1的半导体器件中，可以增强每个元件的电性能。在操作时由于仅相对低的电压(约1.5V)在操作时施加到MIS晶体管Q3和Q4，通过相对地减窄侧壁隔片C和D的宽度L3和L4趋于改进高速操作。另一方面，在操作如写入时，在用于存储的MONOS晶体管Q1中出现比较高的电位差(约1.2V)，以致通过相对地加宽侧壁隔片A的宽度L1增强写入操作等的可靠性，且由此增强源区和半导体衬底之间或漏区和半导体衬底之间的pn结的击穿电压。
MIS晶体管Q5是高压MIS晶体管，以致侧壁隔片E的宽度L5等于MONOS晶体管Q1的侧壁隔片A的宽度L1。MIS晶体管Q2的侧壁隔片B的宽度L2也等于MONOS晶体管Q1的侧壁隔片A的宽度L1。
根据MONOS晶体管Q1和MIS晶体管Q2至Q5的结构他们之间的第二差异是栅极长度。
如图3所示，MONOS晶体管Q1的栅极长度和MIS晶体管Q2至Q5的栅极长度分别定义为G1和G2至G5。在图3中，MIS晶体管Q3和Q4的栅极长度G3和G4比其它任何一个的栅极长度都短，以便减小源区和漏区之间的电阻，且由此提高电流驱动能力。
MONOS晶体管Q1的栅极长度G1是所有栅极长度中最长的，因为如果它几乎等于MIS晶体管Q3和Q4的栅极长度G3和G4，那么因为约12V的电压施加到MONOS晶体管Q1，所以在源区和漏区之间发生击穿现象。
MIS晶体管Q2和Q5的栅极长度G2和G5每个均大于栅极长度G3和G4，但是小于栅极长度长度G1。如果用数字表示，例如，MONOS晶体管Q1的栅极长度G1约为0.60μm，用于存储选择的MIS晶体管Q2的栅极长度G2约为0.40μm，MIS晶体管Q3和Q4的栅极长度G3和G4每个约为0.16μm以及MIS晶体管Q5的栅极长度G5约为0.40μm。
在根据实施例1的半导体器件中，通过用相对长的长度形成MONOS晶体管Q1的栅极长度G1可以防止击穿。换句话说，是相对高的电压施加到MONOS晶体管Q1的存储栅电极34，以致晶体管必须具有足够长的栅极长度。另外，通过用相对短的长度形成栅极长度G3和G4可以提高MIS晶体管Q3和Q4的电流驱动能力，意味着尽可能小的形成MIS晶体管Q3和Q4的栅极长度，因为相对低的电压施加到它们，以实现高速操作。换句话说，通过在MONOS晶体管Q1的栅电极34下面形成比MIS晶体管Q3和Q4的栅电极43和44下面的沟道(第二沟道)更长的沟道(第一沟道)，防止MONOS晶体管Q1的击穿，且同时可以实现增强MIS晶体管Q3和Q4的电流驱动能力。
根据MIS晶体管Q2至Q5的结构，它们之间的第三差异是栅绝缘膜的厚度。
在图3中，与MIS晶体管Q3和Q4相比更高的电压施加到MIS晶体管Q2和Q5，以致栅绝缘膜37和38比MIS晶体管Q3和Q4的栅绝缘膜36厚。这种结构使之可以增强MIS晶体管Q2和Q5的栅绝缘膜38的击穿电压。
根据实施例1的半导体器件具有如上所述的结构。接下来参考图3、5和6简要地描述具有MONOS晶体管Q1和MIS晶体管Q2的电可重写非易失性存储单元中的操作的一个例子。
在图5中，左侧上的元件是图3的MONOS晶体管Q1，而右侧上的元件是用于存储选择的MIS晶体管Q2。
在图6中，在可重写非易失性存储单元中写入、擦除或读出时施加到源区(高浓度n型杂质扩散区59(第一半导体区))、存储栅电极34、控制栅电极42、漏区(高浓度n型杂质扩散区61)以及半导体衬底20的电压分别表示为Vs、Vmg、Vcg、Vd以及Vsub。
首先描述写操作。在此情况下，约1.5V的电压施加到存储栅电极34和控制栅电极42，同时约-10.5V的电压施加到源区(高浓度n型杂质扩散区59)、漏区(高浓度n型杂质扩散区61)和半导体衬底20。这些导通MIS晶体管Q2并选择其存储单元。由于MONOS晶体管Q1的存储栅电极34和半导体衬底20之间约+12V的电位差，因此半导体衬底20中的电子隧道通过栅绝缘膜26并保存在电荷存储膜27的俘获能级中。以此方式，进行写操作。
接下来描述擦除操作。在此情况下，约1.5V的电压施加到源区(高浓度n型杂质扩散区59)、控制栅电极42、漏区(高浓度n型杂质扩散区61)以及半导体衬底20，同时约-8.5V的电压施加到存储栅电极34。这将导通MIS晶体管Q2并选择其存储单元。保存在MONOS晶体管Q1的电荷存储膜27中的电子隧道通过栅绝缘膜26并转移到半导体衬底20中。通过施加约-8.5V到存储栅电极34以及约1.5V到半导体衬底20，半导体衬底20相对于存储栅电极34的电位差约为+10V。保存在电荷存储膜27中的电子吸入半导体衬底20，而空穴堆积在电荷存储膜7中。
接下来描述读操作。在此情况下，约0V的电压施加到源区(高浓度n型杂质扩散区59)、存储栅电极34、半导体衬底20，同时约-2.0V和约0.8V的电压分别施加到控制栅电极42和漏电极。这将导通MIS晶体管Q2并选择其存储单元。当电子存储在MONOS晶体管Q1的电荷存储膜27中时，MONOS晶体管Q1的阈值电压超过0V，以致当约0V施加到存储栅电极时，在源电极和漏电极之间没有电流通过。当空穴堆积在MONOS晶体管Q1的电荷存储膜27中时(包括不存储电荷的情况)，另一方面，MONOS晶体管Q1的阈值电压变为0V或更小，导致当约0V施加到存储栅电极时，源电极和漏电极之间没有电流通过。因此，根据电流的通过，可以存储1位信息。
接下来根据附图描述实施例1的半导体器件的制造方法。
如图7所示，制备通过引入p型杂质如硼(B)到单晶硅中获得的半导体衬底20。然后，在半导体衬底20的主表面上方形成元件隔离区21。该元件隔离区21由例如氧化硅膜构成，且它由STI(浅沟槽隔离)或LOCOS(硅的局部氧化)形成。图7示出了通过STI方法形成的元件隔离区21，亦即，通过在半导体衬底20中形成的沟槽中嵌入氧化硅膜。
在半导体衬底20上方形成p阱22、24和25以及n阱24。通过使用光刻和离子注入以及引入p型杂质形成p阱22、23和25。待引入的p型杂质的例子包括硼和氟化硼。同样，通过使用光刻和离子注入并引入n型杂质形成n阱24。n型杂质的例子包括磷和砷。
如图8所示，在半导体衬底20的主表面上方形成栅绝缘膜(第一栅绝缘膜)26。栅绝缘膜26具有约1.1nm的厚度。栅绝缘膜26由例如氧化硅膜构成，且它可以通过热氧化方法形成。在栅绝缘膜26上方，形成电荷存储膜27。电荷存储膜27由例如氮化硅膜构成，且它可以由利用硅烷气体(SiH4)和氨气(NHs)之间化学反应的CVD(化学气相淀积)形成。或者，可以采用ALD(原子层淀积)制备它。电荷存储膜27具有约16.5nm的厚度。氮化硅膜用作电荷存储膜27，但是不仅它而且可能使用其中包含俘获能级的薄膜如氮氧化硅膜(SiON)。也可以使用硅纳点(nanodot)制备电荷存储膜27。
在电荷存储膜27上方，形成绝缘膜28。绝缘膜28由例如氧化硅膜制成，且可以由利用硅烷气体和氧气(O2)之间化学反应的CVD形成。绝缘膜28具有约3.0nm的薄膜厚度。
在绝缘膜28上方，形成多晶硅膜29。多晶硅膜29可以由例如利用氮气(N2)中的硅烷气体的热分解的CVD形成。当形成多晶硅膜29时，添加导电杂质如磷。或者，在多晶硅膜29的形成完成之后，通过离子注入可以将导电杂质注入多晶硅膜29。
在绝缘膜29上方，形成帽盖绝缘膜。帽盖绝缘膜由例如氧化硅膜30、氮化硅膜31以及氧化硅膜32的薄膜层叠构成。这些薄膜可以由例如CVD形成。帽盖绝缘膜用来保护在以后的步骤中将形成的存储栅电极34。
在涂敷抗蚀剂膜33到帽盖绝缘膜之后，通过曝光和显影构图抗蚀剂膜33。执行构图，以在待形成存储栅电极34的区域中留下抗蚀剂膜33。通过用构图的抗蚀剂膜33作为掩模刻蚀，形成如图9所示的存储栅电极(第一栅绝缘膜)34。
如图10所示，在半导体衬底20的主表面上方形成栅绝缘膜35。栅绝缘膜35由例如氧化硅膜构成，且它可以通过热氧化方法形成。然后，如图11所示，从其中将形成需要相对大的电流驱动能力的低压MIS晶体管Q3和Q4的区域(图10的中心区域)(第二区域)除去栅绝缘膜35。至于栅绝缘膜35的除去，可以采用光刻和刻蚀。
如图12所示，在栅绝缘膜35和半导体衬底20上方形成栅绝缘膜(第二栅绝缘膜)36。该栅绝缘膜36可以由例如CVD形成。以此方式，可以在存储单元形成区(左侧上的区域)  (第一区)和其中将形成高压MIS晶体管Q5的区域(右侧上的区域)中形成相对厚的栅绝缘膜(第三绝缘膜)37和栅绝缘膜38。
栅绝缘膜37和栅绝缘膜38每个具有栅绝缘膜35和栅绝缘膜36的总厚度。在其中将形成需要相对大的电流驱动能力的低压MIS晶体管Q3和Q4的区域中，形成具有相对小的厚度的绝缘膜36。
氧化硅薄膜用作栅绝缘膜36到38，但是不限于它，可以使用具有比氧化硅更高的介电常数的材料，即所谓的高k膜来代替。例如，可以由氧化铝、氧化铪、氧化锆或氮化硅形成这些栅绝缘膜。
如图13所示，在半导体衬底20的整个主表面上方形成多晶硅膜(导体膜)39作为导电薄膜。该多晶硅薄膜可以由例如上所述的CVD形成。在多晶硅膜39的形成过程中或之后，添加导电杂质。引入该导电杂质是为了降低多晶硅膜39的电阻。
在多晶硅39上方，形成帽盖绝缘膜。该帽盖绝缘膜具有保护在以后步骤中将形成的栅电极的功能。它由例如氧化硅膜40形成。氧化硅膜40的形成方法，例如采用CVD。
在氧化硅膜40上方涂敷抗蚀剂膜41之后，通过曝光和显影构图抗蚀剂膜41。执行构图以在其中待形成存储栅电极34的区域中留下抗蚀剂膜41。通过用构图的抗蚀剂膜41作为掩模刻蚀，形成如图14(a)所示的控制栅电极(第三栅电极)42、栅电极(第二栅电极)43、栅电极(第二栅电极)44以及栅电极45。
在它们之中，栅电极43和44具有最短的栅极长度，而上述存储栅电极34具有最长的栅极长度。控制栅电极42和栅电极45的栅极长度每个大于栅电极43和44的栅极长度但是小于存储栅电极34的栅极长度。
通过形成具有相对长的栅极长度的存储栅电极34可得到的能防止穿通的晶体管。同时，通过形成具有相对短的栅极长度的栅电极43和44可以获得具有增强电流驱动能力的晶体管。
如图14(a)所示，在已经形成存储栅电极34的侧壁上方不能很好地进行刻蚀，存在多晶硅膜39的刻蚀残留物。
如图14(a)所示，在除栅电极43和44下面的区域以外的区域中形成的栅绝缘膜36留在需要高电流驱动能力的MIS晶体管Q3和Q4的形成区域。在存储单元形成区或高压MIS晶体管Q5的形成区，栅绝缘膜37和38也留在除控制栅电极42和栅电极45下面的区域以外的区域中，但是通过刻蚀减小这些膜的厚度。
如图14(b)所示，在用抗蚀剂膜45a覆盖MIS晶体管Q3、Q4和Q5的形成区之后，再次进行刻蚀，以便除去形成在存储栅电极34的侧壁上方的刻蚀残留物，以及如图15所示，除去作为刻蚀残留物的多晶硅膜39。进行该刻蚀时，因为栅绝缘膜37留在除存储单元形成区中的控制栅电极42下面的区域以外的区域中，所以可以避免下面的半导体衬底20的刻蚀。换句话说，剩下的栅绝缘膜37具有抑制半导体衬底20的过度刻蚀的功能，且因此防止半导体衬底20的平坦度退化。与栅绝缘膜36的厚度相比通过形成具有相对大的厚度的栅绝缘膜37，增强了介电击穿，且同时在制造步骤过程中可以起保护膜的作用。
如图16所示，通过光刻和离子注入形成低浓度n型杂质扩散区46至50、53以及54。可以通过引入n型杂质如磷或砷到半导体衬底20然后进行用于激活这样引入的n型杂质的热处理形成低浓度n型杂质扩散区46至50、53以及54。以类似方式，形成低浓度p型杂质扩散区51和52。
如图17所示，然后例如形成氧化硅膜(第一绝缘膜)55作为半导体衬底20的整个主表面上方的绝缘膜。换句话说，在存储单元形成区(MONOS晶体管Q1和MIS晶体管Q2的形成区)、低压MIS晶体管Q3和Q4的形成区以及高压MIS晶体管Q5的形成区上方形成氧化硅膜55。
可以通过例如CVD形成氧化硅膜55，且它的薄膜厚度约150nm。
然后形成氮化硅膜(第二绝缘膜)56作为氧化硅膜55上方的绝缘膜。可以通过例如CVD形成氮化硅膜56，且它的厚度例如约30nm。
在氮化硅膜56上方形成氧化硅膜(第三绝缘膜)57作为例如绝缘膜。可以以用来形成氧化硅膜55的类似方法例如通过CVD形成氧化硅膜。氧化硅膜57的厚度例如是100nm。如上述方法中，在半导体衬底20的整个主表面上方形成由氧化硅膜55、氮化硅膜56和氧化硅膜57构成的薄膜叠层，氮化硅膜56是该薄膜叠层的第二层，从上述可以理解，氮化硅膜56具有所有三个层的最小厚度。
形成比MONOS晶体管Q1的栅绝缘膜26的厚度更大厚度的氧化硅薄膜55。至于EEPROM 5的写操作，采用通过利用热电子的注入或Fowler-Nordheim隧道现象注入电子(或空穴)到MONOS晶体管Q1的电荷存储薄膜27的办法，以致形成有更大厚度的氧化硅膜55可以防止电子(或空穴)注入到侧壁隔片A的氮化硅膜56中。这样形成的氧化硅膜55作为非电荷存储膜。
如图18所示，在氧化硅膜57上涂敷抗蚀剂膜58，接着通过曝光和显影构图。该构图旨在仅仅在低压MIS晶体管Q3和Q4的形成区中制成开口。换句话说，进行构图以在存储单元形成区和高压MIS晶体管Q5的形成区中留下抗蚀剂膜58。
利用构图的抗蚀剂膜58作为掩模，进行氧化硅膜57的湿刻蚀(第一刻蚀步骤)。通过该湿刻蚀，除去在MIS晶体管Q3和Q4的形成区中淀积的氧化硅膜57。换句话说，除去形成覆盖栅电极43和44的不必要的氧化硅膜57，而不用除去形成覆盖存储栅电极34和控制栅电极42的氧化硅膜57。
在氧化硅膜57下面形成氮化硅膜56。该氮化硅膜56起湿刻蚀的停止层膜的作用。代替氮化硅膜56，可以形成用于氧化硅膜57的湿刻蚀的其它停止层膜。对于停止层膜的种类没有具体的限制，只要足够的刻蚀选择率即可。当湿刻蚀时考虑到选择率必须决定用于湿刻蚀的停止层膜的厚度。
在第一刻蚀步骤中，通过刻蚀除去低压MIS晶体管Q3和Q4的区域中的绝缘膜(氧化硅膜57)。在该步骤中，侧壁隔片C和D的宽度必须减窄，以致进行各向同性刻蚀如湿刻蚀，以完全除去绝缘膜(氮化硅膜56)上方的绝缘膜(氧化硅膜57)。
为了简化起见在图17上和之后的附图中没有图示栅绝缘膜36、37和38，在存储栅电极34和栅电极42、43、44以及45的下面形成的栅绝缘膜除外。
图19图示了将用抗蚀剂膜58覆盖的每个区域。在图19中，将用抗蚀剂膜58覆盖的区域是EEPROM 5、模拟电路6的形成区、以及静电保护电路7a和7c至7g的形成区。在这些区域中，形成需要增强高击穿电压的晶体管。为了便于理解，用抗蚀剂膜58覆盖的区域画阴影线。该阴影线不表示它们的截面。
如图20所示，除去已覆盖存储单元形成区和高压MIS晶体管Q5的形成区的抗蚀剂膜58。以此方式，在曾用抗蚀剂膜覆盖的区域中形成由氧化硅膜55、氮化硅膜56和氧化硅膜57构成的三个叠层，同时在未用抗蚀剂膜58覆盖的区域中可以形成由氧化硅膜55和氮化硅膜56制成的两个薄膜叠层。
然后将具有这种薄膜叠层形成在其上的半导体衬底20传送到如21所示的用于各向异性干刻蚀的干刻蚀设备。
图21图示了干刻蚀设备100的结构的示意图。在图21中，干刻蚀设备100具有室101，上电极102，高频电源103、底电极104、高频电源105和直流电源106。
室101是密封室，用于刻蚀在半导体衬底20上方形成的薄膜，且它在其内部具有上电极102和底电极104。室101具有用于排出由反应放出的气体的排气口。
上电极102起用于引入各向异性干刻蚀的原材料气体到室101的进料口的作用。高频电源103接到上电极102。该高频电源103具有将从上电极102引入的原材料气体转变为等离子体的功能，亦即将原材料气体转变为离子或原子团。
底电极104具有允许处理其上方的半导体衬底20且从底部引入惰性气体(如氦气)到半导体衬底20的结构。由于在等离子体的发射过程中室101内部的温度变高，引入氦气以便保持底电极104和半导体衬底20之间良好的导热性，即使由于半导体衬底20的轻微翘曲，半导体衬底20和底电极104之间存在空间。换句话说，在室101几乎真空条件下，半导体衬底20的热传导不能顺畅进行，以致通过氦气的引入改善底电极104和半导体衬底20之间的热接触。通过引入氦气，半导体衬底20可以冷却且不弯曲，由此尽可能使半导体衬底20和底电极104之间的接触面积均匀。
高频电源105和直流电源106连接到底电极104。安装高频电源105以便吸引离子或原子团到半导体衬底20，而安装直流电源106以便防止由于室101中产生的静电，半导体衬底20与底电极104隔开，且因此将半导体衬底20粘附到底电极104。
在具有这种结构的干刻蚀设备100中，如图20所示其上方形成有薄膜的半导体衬底20放置在底电极104上。然后，从上电极102将等离子体形式的C4F8、O2和Ar的原材料气体混合物引入室101中。通过室101中引入的离子或原子团，形成在半导体衬底20上方的薄膜经受各向异性干刻蚀。通过离子进行刻蚀主要地通过它们与薄膜撞击，而通过原子团进行刻蚀通过它们与薄膜化学反应。
通过用C4F8、O2和Ar作为原材料气体的各向异性干刻蚀，主要刻蚀氧化硅薄膜，氮化硅膜几乎没有被刻蚀。换句话说，以氮化硅膜的刻蚀速率小于氧化硅膜的刻蚀速率的预定刻蚀选择率(第一刻蚀选择率)进行各向异性刻蚀。如图22所示，刻蚀(第二刻蚀步骤)淀积在存储单元形成区和高压MIS晶体管Q5的形成区中的氧化硅膜57。这里采用的蚀刻法是各向异性干刻蚀，以致如图22所示，氧化硅膜57留在存储栅电极34、控制栅电极42以及栅电极45的侧壁上方。
在该刻蚀步骤中MONOS晶体管Q1和高压MIS晶体管Q2和Q5的区域中的侧壁隔片A、B和E必须形成大的厚度，以致使用各向异性刻蚀除去氧化硅膜57，而留下存储栅电极34、控制栅电极42和栅电极的侧壁上方的氧化硅膜57。
半导体衬底20的温度设为0℃，用CHF3、O2和Ar作为原材料气体进行各向异性干刻蚀。通过该刻蚀，主要除去氮化硅膜，而氧化硅膜几乎没有被刻蚀(第三刻蚀步骤)。换句话说，以氧化硅膜的刻蚀率小于氮化硅膜的刻蚀率的预定刻蚀选择率(第二刻蚀选择率)进行各向异性刻蚀。如图23所示，刻蚀在半导体衬底20上方露出的氮化硅膜56。这里采用的刻蚀是各向异性刻蚀，以致氮化硅膜56留在栅电极43和栅电极44的侧壁上方。通过该步骤，除去通过氧化硅膜57而除去露出的氮化硅膜56，而不除去形成在栅电极43和44的侧壁上方的氮化硅膜56。
形成在存储栅电极34、控制栅电极42和栅电极45的侧壁上方的氧化硅膜57防止已形成在该氧化硅膜57下面且没有露出的氮化硅膜56被除去。
当半导体衬底20的温度设为0℃时，用CF4、CHF3和Ar作为原材料气体进行各向异性干刻蚀(第四刻蚀步骤)。当刻蚀绝缘膜(氧化硅膜55)时，通过刻蚀必须除去剩下的绝缘膜(氮化硅膜56)。在第四刻蚀步骤中，在氧化硅膜55和氮化硅膜56之间的刻蚀选择率的差值小于第二刻蚀步骤中的刻蚀选择率的差值的条件下进行刻蚀。第四刻蚀步骤中的刻蚀还可以在氧化硅膜55和氮化硅膜56之间的刻蚀选择率无差别的条件下进行。在后者情况，当氧化硅膜和氮化硅膜的刻蚀速率基本上相等时，进行各向异性刻蚀。通过该步骤，因此可能除去栅电极43和44的侧壁上方形成的氮化硅膜同时除去氧化硅膜55，而留下存储栅电极34、控制栅电极42和栅电极43至45的侧壁上方的氧化硅膜55。如图24所示，侧壁隔片A、侧壁隔片B、侧壁隔片C、侧壁隔片D和侧壁隔片E分别形成在存储栅电极34的侧壁、控制栅电极42的侧壁、栅电极43的侧壁、栅电极44的侧壁以及栅电极45的侧壁上方。
侧壁隔片A、B和E由氧化硅膜55、氮化硅膜56以及氧化硅膜57构成，而侧壁隔片C和D由氧化硅膜55构成。由此，侧壁隔片A、B和E与侧壁隔片C和D相比每个可以形成相对大的宽度。因此，通过控制在三个干刻蚀步骤(第二至第四刻蚀步骤)之前淀积的膜的厚度可以决定侧壁隔片A至E的最终宽度。
在该步骤中，在氧化硅膜和氮化硅膜之间的刻蚀速率几乎没有差异的情况下进行刻蚀。或者，可以以这些薄膜之间刻蚀速率不同的预定刻蚀选择率进行刻蚀。上述三个刻蚀步骤的刻蚀选择率例如是彼此不同的，且每个刻蚀步骤可以采用最佳值。
在上述例子中，分别采用氧化硅膜55、氮化硅膜56以及氧化硅膜57作为第一、第二和第三层绝缘膜。该绝缘膜不特别限于它们，而只要第一层绝缘膜和第二层绝缘膜有不同的刻蚀速率以及第二层绝缘膜和第三层绝缘膜有不同的刻蚀速率或第一层绝缘膜、第二层绝缘膜和第三层绝缘膜有不同的刻蚀速率就可以使用。例如，可能使用氮化硅膜形成第一层和第三层绝缘膜以及用氧化硅膜形成第二层绝缘膜。代替氧化硅膜或氮化硅膜，可以使用氮氧化硅膜用于形成绝缘膜。也可以由氮氧化硅形成第一层和第三层绝缘膜的至少一个或由氮氧化硅膜形成第二层绝缘膜。
如上所述形成在MONOS晶体管Q1的侧壁上方的侧壁隔片A由氧化硅膜55、氮化硅膜56和氧化硅膜57制成。接下来描述在氮化硅膜56和每个半导体衬底20、电荷存储膜27和存储栅电极34之间***氧化硅膜55的理由。在MONOS晶体管Q1中，通过从半导体衬底20注入电荷到电荷存储膜27进行写操作。当氮化硅膜56直接与半导体衬底20接近时，在数据写入时，电子或空穴不可避免地不仅注入到电荷存储膜27而且注入到将成为侧壁隔片的氮化硅膜56。这些可能在MONOS晶体管Q1中带来导致可靠性退化的错误。为了避免氮化硅膜56与半导体衬底20的直接接触，存储栅电极34和电荷存储膜27、氧化硅膜55布置作为其中不堆积电荷的非电荷存储膜。此时，用比MONOS晶体管Q1的栅绝缘膜26的厚度更大的厚度形成构成侧壁隔片A的氧化硅薄膜55。在EEPROM 5的写入操作时，通过利用热电子的注入或Fowler-Nordheim隧道现象注入电子(或空穴)到MONOS晶体管Q1的电荷存储薄膜27，这样形成具有更大的薄膜厚度的氧化硅膜55可以防止电子注入侧壁A的氮化硅膜56中。简而言之，氧化硅膜55形成有当EEPROM 5的写入操作时足以防止电子(或空穴)注入氮化硅膜56的厚度。这些使之可能防止MONOS晶体管Q1的错误，且因此提高半导体器件的可靠性。
如图25所示，通过使用光刻和离子注入在半导体衬底20中形成高浓度n型杂质扩散区59至63、66和67。可以通过引入n型杂质如磷或砷到半导体衬底20，接着进行用于激活这样引入的n型杂质的热处理，可以形成这些高浓度n型杂质扩散区59至63、66以及67。按类似方式，可以形成高浓度p型杂质扩散区64和65。
在上述方法中，可以制造MONOS晶体管Q1和MIS晶体管Q2至Q5。
然后，例如在半导体衬底20的整个主表面上方形成钴膜作为难熔金属膜。例如可以通过溅射或CVD形成钴膜。通过它的热处理，在存储栅电极34、控制栅电极42、栅电极43至45、高浓度n型杂质扩散区59至63、66以及67和高浓度p型杂质扩散区64和65上方形成硅化钻薄膜68，如图3所示。形成这些硅化钴薄膜68用于降低电阻。通过淀积钴薄膜、热处理该薄膜然后除去钴薄膜未反应的部分，可以在存储栅电极34、控制栅电极42、栅电极43至45、高浓度n型杂质扩散区59至63、66以及67和高浓度p型杂质扩散区64和65上方形成硅化钴薄膜68。作为难熔金属膜，使用钛膜或镍膜代替钴膜，由此可以形成硅化钛膜或硅化镍膜。
如图3所示，在半导体衬底20的主表面上方形成氮化硅膜69。可以由例如CVD形成氮化硅膜69。在氮化硅膜69上方形成氧化硅膜70。可以由例如CVD形成该氧化硅膜70。然后，通过例如CMP(化学机械处理)平整氧化硅膜70的表面。
通过光刻和刻蚀，在氧化硅膜70中制成接触孔71。在包括接触孔71的底面和内壁的氧化硅膜70上方形成钛/氮化钛膜72a。可以由例如溅射形成由钛膜和氮化钛膜的薄膜叠层构成的该钛/氮化钛膜72a。钛/氮化钛膜72a具有防止钨扩散到硅中的功能，亦即具有所谓的阻挡性能，钨是在以后的步骤将嵌入的材料。
然后，在半导体衬底20的整个主表面上方形成钨膜72b，以便在接触孔71中嵌入钨膜。可以由例如CVD形成该钨膜72b。然后通过CMP除去形成在氧化硅膜70上方的钛/氮化钛膜72a和钨膜72b的不必要的部分，以形成栓塞72。
在氧化硅膜70和栓塞72上方依次形成钛/氮化钛膜73a、铝膜73b和钛/氮化钛膜73c。可以由例如溅射形成这些薄膜。然后通过光刻和刻蚀构图它们以形成互连73。在互连73上方形成另一个互连，但是这里省略了关于它的描述。
在上述方法中，可能在一个芯片1上方形成MONOS晶体管Q1和MIS晶体管Q2和Q5和MIS晶体管Q3和Q4，MONOS晶体管Q1和MIS晶体管Q2和Q5每个具有相对宽的侧壁如侧壁隔片A、B和E，MIS晶体管Q3和Q4每个具有相对窄的侧壁隔片如侧壁隔片C和D。换句话说，通过相对地加宽侧壁隔片A、B和E的每个的宽度，可以形成MONOS晶体管Q1和MIS晶体管Q2和Q5，每个在源区和半导体衬底20之间、漏区和半导体衬底20之间具有增强的pn结击穿电压，而通过相对减窄侧壁隔片C和D的每个的宽度可以形成提高了电流驱动能力的MIS晶体管Q3和Q4。
根据实施例1的半导体器件的制造方法通过多使用一个掩模与具有相同宽度的侧壁隔片的场效应晶体管的形成相比使之可以在芯片1上方形成侧壁隔片的宽度不同的场效应晶体管成为可能。如图18所示，根据实施例1的半导体器件的制造方法具有用抗蚀剂膜58遮蔽存储单元形成区和高压MIS晶体管Q5的形成区，然后通过湿刻蚀除去淀积在需要电流驱动能力的MIS晶体管Q3和Q4的形成区上方的氧化硅膜57的步骤。因此在该方法中使用的多个掩模的数目增加一个。但是在后续三个干刻蚀步骤中不使用掩模。通过多使用一个掩模的简单步骤，可以形成侧壁宽度不同的场效应晶体管。通过根据实施例1的半导体器件的制造方法，因此，可以以简化的步骤制造具有增强电性能的场效应晶体管。
通过简化的步骤可以制造该实施例1的半导体器件，以致可以抑制产品的成品率的减少。
由于实施例1的半导体器件的制造方法不包括复杂的步骤，由此制造的产品在电性能如pn结的击穿电压和电流驱动能力方面较少变化。
(实施例2)
在实施例2中，采用不同于实施例1的方法形成侧壁隔片的宽度不同的场效应晶体管。接下来描述该方法。
在该实施例中同样采用图7至图16说明的步骤。如图26所示，在半导体衬底20的元件形成表面上方依次淀积氧化硅膜55、氮化硅膜56和氧化硅膜57。通过该步骤，形成覆盖存储栅电极34、控制栅电极42和栅电极43至45的氧化硅膜55、氮化硅膜56和氧化硅膜57。
至于氧化硅膜55、氮化硅膜56和氧化硅膜57的形成，一种能在尽可能低的温度下形成均匀薄膜而不影响在下面的膜的步骤差的方法是合乎需要的。形成不受在下面的薄膜的步骤差影响的均匀膜的理由是例如，必须防止在存储栅电极34的侧壁上方形成的隔片的宽度发生改变。
设置用于这些膜的形成的温度尽可能低的理由是因为必须防止场效应晶体管的电性能退化。一般，在设计阶段模拟将成为源区和漏区的杂质扩散区的轮廓且根据模拟结果，决定离子注入和热处理的条件。当新步骤加到该实施例2中的场效应晶体管的制造步骤时，但是，如果该附加的步骤包括高温处理，那么将引起杂质扩散区的轮廓毁坏，导致场效应晶体管的电性能退化。因此在低温形成薄膜是必要的。
根据这种观点，因此通过能在相对低的温度形成薄膜的低压CVD方法形成氧化硅膜55、氮化硅膜56氧化硅膜57。具体描述，在约640℃时通过低压CVD形成氧化硅膜55和氧化硅膜57，而在约700℃时通过低压CVD形成氮化硅膜56，低于常规采用的780℃的温度。根据实施例2的半导体器件的制造工艺，可以抑制场效应晶体管的电性能退化。
在该步骤淀积的氧化硅膜55例如约10nm厚。形成具有这种薄膜厚度的氧化硅膜55是因为以下理由。首先，形成在氧化硅膜55上方的氮化硅膜56在之后描述的步骤中将被深腐蚀(etch back)，且进行该深腐蚀时，薄膜用作刻蚀停止层成为必要。换句话说，通过形成用作刻蚀停止层的氧化硅膜55防止半导体衬底20被刻蚀。
第二理由是当氮化硅膜56与半导体衬底20、存储栅电极34和电荷存储膜27直接接触时，电子或空穴注入到将成为侧壁隔片的氮化硅膜56。在MONOS晶体管Q1中，例如通过从半导体衬底20注入电荷到电荷存储膜27进行写操作。在写操作时，当氮化硅膜56与半导体衬底20直接接触时，电子或空穴不可避免地不仅注入到电荷存储膜27而且也注入到将成为侧壁隔片的氮化硅膜56。这些引起MONOS晶体管Q1的错误，导致它的可靠性退化。为了避免氮化硅膜56与半导体衬底20的直接接触，存储栅电极34和电荷存储膜27、氧化硅膜55形成为其中不存储电荷的非电荷存储膜。但是，如果该氧化硅膜55没有足够的厚度，那么通过隧道电流把电子或空穴注入到氧化硅膜55上方形成的氮化硅膜56。因此调整氧化硅膜55的厚度为约10nm，该厚度是不允许隧道电流通过的厚度。将成为侧壁隔片的氧化硅膜55形成有比MONOS晶体管Q1的栅绝缘膜26的宽度更大的宽度。换句话说，调整它的厚度以致在EEPROM 5的写操作时防止电子(空穴)注入到氮化硅膜56。这些使之可能防止MONOS晶体管Q1的错误且因此提高半导体器件的可靠性。
形成在氧化硅膜55上方的氮化硅膜56的厚度约为100nm，且大于实施例1中的氮化硅膜56的厚度(约30nm)。因为以下理由增加薄膜厚度。当氮化硅膜具有如实施例1所述的厚度时，例如形成在存储栅电极34上方的侧壁隔片凹陷，使之难以处理侧壁。在实施例1中，通过干刻蚀在MONOS晶体管Q1的形成区中除去氮化硅膜56上方形成的氧化硅膜57。由于通过本发明人检查，已发现在存储栅电极34的台肩部分(侧壁的上部)，存在当干刻蚀时氮化硅膜56上方的氧化硅膜57的选择率变得比预想的选择率低得多的潜在危险。以下是通过本发明人进行的检查。
如实施例1所述，当氮化硅膜56制得比氧化硅膜55和57更薄时，在存储栅电极34的台肩部分，不仅氧化硅膜57而且在下面的氮化硅膜56也被刻蚀。由于氮化硅膜56的部分缺少，存在位于氮化硅膜56下面的氧化硅膜55被刻蚀的可能性。在存储栅电极34的侧壁的底部(平坦部分)，另一方面，可以保证氮化硅膜56上方的氧化硅膜57足够的选择率。由此，发现存在侧壁具有从存储栅电极34的上部朝着侧壁的中部的方向凹入的形状以及在存储栅电极34的侧壁的底部如角一样的突出的可能性。这些可能防止隔片的平滑处理。为了防止存储栅电极34的台肩部分缺少氮化硅膜56，在该实施例2中氮化硅膜56形成有大的厚度。
在氮化硅膜56上方形成的氧化硅膜57的厚度例如是160nm，该厚度比氧化硅膜55和氮化硅膜56厚。侧壁隔片的宽度取决于形成作为顶层膜的氧化硅膜57的厚度，以致具有这种厚度的顶氧化硅膜57允许有希望的宽度的侧壁隔片形成。
在具有预定厚度的氧化硅膜55、氮化硅膜56和氧化硅膜57形成之后，刻蚀形成为顶层膜的氧化硅膜57，如图27所示。在该步骤中采用的刻蚀的是各向异性干刻蚀，以致，氧化硅膜57留在存储栅电极34、控制栅电极以及栅电极43至45的侧壁上，如图27所示。
如图28所示，然后涂敷抗蚀剂膜58到半导体衬底20，接着曝光和显影，以构图抗蚀剂膜58。进行构图，以使低压MIS晶体管Q3和Q4的形成区开口。换句话说，进行构图，以在存储单元形成区和高压MIS晶体管Q5的形成区中留下抗蚀剂膜58。
如图29所示，用构图的抗蚀剂膜58作为掩模，除去留在栅电极43和栅电极44的侧壁上的氧化硅膜57。氧化硅膜57的除去采用湿刻蚀。进行湿刻蚀时，氮化硅膜56用作刻蚀停止层。
在该实施例2中，首先，通过各向异性干刻蚀刻蚀氧化硅膜57，接着通过湿刻蚀除去留在栅电极43和栅电极44的侧壁上方的氧化硅膜57。在已开口的低压MIS晶体管Q3和Q4的形成区中，湿刻蚀氮化硅膜56，而它在除栅电极43和栅电极44的侧壁以外的区域中露出。在氮化硅膜56的露出区域中，必须通过形成厚度大于实施例1的氮化硅膜56避免蚀刻剂渗透到氮化硅膜56中。
如图30所示，刻蚀从半导体衬底20露出的氮化硅膜56。这里采用的刻蚀是各向异性干刻蚀，以致氮化硅膜56留在栅电极43和栅电极44的侧壁上方。因此，通过该步骤，除去从除栅电极43和栅电极44的侧壁以外的区域露出的氮化硅膜56，而留下形成在栅电极43和栅电极44的侧壁上方的氮化硅膜56。
由于氧化硅膜57形成在存储栅电极34、控制栅电极42和栅电极45的侧壁上方，因此不除去在氧化硅膜57下面形成的和不从那露出的氮化硅膜56。因此在存储栅电极34、控制栅电极42以及栅电极45的侧壁上方形成氧化硅膜55、氮化硅膜56和氧化硅膜57。在栅电极43和栅电极44的侧壁上方，仅形成氧化硅膜55和氮化硅膜56。
如图31所示，通过刻蚀除去从半导体衬底20露出的氧化硅膜55。这里采用的刻蚀是各向异性干刻蚀，以致除去从半导体衬底20的表面露出的氧化硅膜55，而不除去在控制栅电极42和栅电极45上形成的氧化硅膜57。但是通过该各向异性刻蚀，在存储栅电极34、控制栅电极42和栅电极45的侧壁上方形成的氧化硅膜57被少许刻蚀。图31图示了通过该刻蚀除去形成在存储栅电极34的侧壁上方的氧化硅膜57的衬底。氧化硅膜57有时留在存储栅电极34的侧壁上，但是它在MONOS晶体管Q1、用于存储选择的MIS晶体管Q2和高压MIS晶体管Q5的电性能和可靠性方面不带来任何特别的缺点。
以此方式，在存储栅电极34的侧壁、控制栅电极42的侧壁、栅电极43的侧壁、栅电极44的侧壁以及栅电极45的侧壁上方分别形成侧壁隔片A、侧壁隔片B、侧壁隔片C、侧壁隔片D和侧壁隔片E。
侧壁隔片A由氧化硅膜55和氮化硅膜56形成，侧壁隔片B和E的每个由氧化硅膜55、氮化硅膜56和氧化硅膜57制成，侧壁隔片C和D的每个由氧化硅膜55和氮化硅膜56形成。通过氮化硅膜56的刻蚀没有刻蚀侧壁隔片A的氮化硅膜56，因为其上方存在氧化硅膜57。通过氮化硅膜56的各向异性干刻蚀，形成侧壁隔片C和D的氮化硅膜56。它比侧壁隔片A的氮化硅膜56更薄。侧壁隔片A的宽度(在一侧上的侧壁隔片的宽度)大于侧壁隔片B的宽度。更具体地说，侧壁隔片A的宽度例如约为160nm，而侧壁隔片B的宽度例如为100nm。侧壁隔片B和E的每个由三层制成，亦即氧化硅膜55、氮化硅膜56和氧化硅膜57，以致它们比侧壁隔片A、C和D宽。例如它们具有180nm的宽度。
侧壁隔片A的氧化硅膜55制得比MONOS晶体管Q1的栅绝缘膜26厚得多，以便防止EEPROM 5中的写误差。这些使之可能提高该半导体器件的可靠性。
如图32所示，通过使用光刻和离子注入在半导体衬底20中形成高浓度n型杂质扩散区59至63、66和67。可以通过，例如，引入n型杂质如磷或砷到半导体衬底20然后通过热处理激活n型杂质形成高浓度n型杂质扩散区59至63、66和67。同样，可以形成高浓度p型杂质扩散区64和65。
在上述方法中，可以形成侧壁隔片的宽度不同的MONOS晶体管Q1和MIS晶体管Q2至Q5。后续步骤类似于实施例1采用的步骤，从而省略它们。
根据实施例2，通过相对地增加侧壁隔片A、B和E的每个的宽度，MONOS晶体管Q1和MIS晶体管Q2至Q5的每个在源区和半导体衬底20之间、漏区和半导体衬底20之间具有增强的pn结击穿电压，同时相对减窄侧壁隔片C和D的每个的宽度，可以形成具有增强的电流驱动能力的MIS晶体管Q3和Q4。
此外，通过使用比形成具有相同宽度的侧壁的常规步骤多一个掩模的简单步骤可以形成侧壁隔片宽度不同的场效应晶体管。由此，通过简化的步骤可能制造场效应晶体管同时改进它们的电性能。
根据实施例2，因为可能通过简化的步骤制造半导体器件，所以可以抑制产品的成品率的减少。
根据实施例2，可能减小产品的电性能变化，如pn结的击穿电压和电流驱动能力，因为复杂的步骤不是制造所必需的。
根据实施例2，与实施例1相比可以获得如下所述的有用的优点。
在实施例1中，通过湿刻蚀，从低压MIS晶体管Q3和Q4的形成区除去氧化硅膜57，然后，通过各向异性干刻蚀从存储单元形成区和高压MIS晶体管Q5的形成区除去氧化硅膜57。
在实施例2中，另一方面，形成在晶圆的整个表面上方的氧化硅膜57经受各向异性干刻蚀，接着通过湿刻蚀除去留在栅电极43和栅电极44的侧壁上方的氧化硅膜57。因此，在实施例2和实施例1中以相反顺序进行湿刻蚀步骤和干刻蚀步骤。
在实施例1的方法中，湿刻蚀之后，进行干刻蚀时，氮化硅膜56从低压MIS晶体管Q3和Q4的形成区露出。换句话说，当形成在存储单元形成区和高压MIS晶体管Q5中的氧化硅膜57的干刻蚀时，氮化硅膜56从低压MIS晶体管Q3和Q4的形成区露出。在氧化硅膜57的各向异性干刻蚀时，氧化硅膜57上方的氮化硅膜56需要高选择率。但是，在干刻蚀中有时难以保证高选择率，当形成在存储单元形成区和高压MIS晶体管Q5的形成区中的氧化硅膜57的干刻蚀时，形成在低压MIS晶体管Q3和Q4的形成区中的氮化硅膜56被刻蚀。这种现象在形成在存储单元形成区和高压MIS晶体管Q5的形成区中的氮化硅膜56和形成在低压MIS晶体管Q3和Q4的形成区中的氮化硅膜56之间不被希望地产生厚度差。具体描述，当形成在存储单元形成区和高压MIS晶体管Q5的形成区中的氧化硅膜57的干刻蚀时，位于氧化硅膜57底下的氮化硅膜56被氧化硅膜57保护直到干刻蚀接近完成，而形成在低压MIS晶体管Q3和Q4的形成区中的氮化硅膜56进行刻蚀时，因为它从那里露出，导致氮化硅膜的厚度差。由区域的氮化硅膜56的这种厚度差引起在氮化硅膜56的后续刻蚀步骤中刻蚀的终止时间差。不能确定刻蚀的终止时间。导致晶圆之中氮化硅膜56的蚀刻时间变化，结果侧壁隔片的宽度变化。例如，在每个晶圆中形成的存储栅电极34的侧壁隔片的宽度出现变化。
在实施例2中，另一方面，首先通过各向异性干刻蚀刻蚀半导体衬底20的整个表面。在该刻蚀时，不仅在存储单元形成区和高压MIS晶体管Q5的形成区中形成氧化硅膜57作为顶层而且在低压MIS晶体管Q3和Q4的形成区中也形成氧化硅膜57作为顶层。不同于实施例1，氮化硅膜56不从低压MIS晶体管Q3和Q4的形成区露出。具体描述，在氧化硅膜57刻蚀时，氮化硅膜56上方的氧化硅膜57的厚度在存储单元形成区和高压MIS晶体管Q5的形成区之间以及在低压MIS晶体管Q3和Q4的形成区之间没有不同。通过氧化硅膜57的各向异性干刻蚀，因此在存储单元形成区和高压MIS晶体管Q5的形成区中形成的氮化硅膜56和在低压MIS晶体管Q3和Q4的形成区中形成的氮化硅膜56之间厚度不出现差异。干刻蚀之后，通过湿刻蚀除去留在栅电极43和栅电极44的侧壁上方的氧化硅膜57。在湿刻蚀中，与干刻蚀相比容易保证氮化硅膜56上方的氧化硅膜57的适当的选择率。通过湿刻蚀不除去低压MIS晶体管Q3和Q4的形成区中露出的氮化硅膜56。因此，甚至在湿刻蚀之后，氮化硅膜56的厚度在各区上也没有出现差异。
在实施例2中，氮化硅膜56具有均匀的厚度以致在氮化硅膜56刻蚀时，刻蚀的终止时间几乎不出现差异且可以明确地确定终止时间。因此通过晶圆可能抑制侧壁隔片的宽度变化。实施例2不包括通过各向异性干刻蚀除去形成在存储单元形成区和高压MIS晶体管Q5的形成区中的氧化硅膜57同时从低压MIS晶体管Q3和Q4的形成区露出氮化硅膜的步骤。在该实施例中不需要实施例1中需要的高刻蚀选择率。
(实施例3)
在实施例1和2中，描述了具有用于存储的MONOS晶体管Q1和用于单元选择的MIS晶体管Q2的存储单元。在实施例3中，将描述仅具有MONOS晶体管Q1的存储单元。
图33图示了根据实施例3的MONOS晶体管Q1和MIS晶体管Q3至Q5的制造步骤的剖面图。在图33中，在存储栅电极34的侧壁、栅电极43的侧壁、栅电极44的侧壁以及栅电极45的侧壁上方分别形成侧壁隔片A、侧壁隔片C、侧壁隔片D和侧壁隔片E。
在根据实施例3的MONOS晶体管Q1中进行写操作时的电压类似于实施例1。具体描述，约-10.5V的电压施加到存储栅电极34、源区(高浓度n型杂质扩散区59)、漏区(高浓度n型杂质扩散区60)和半导体衬底20。由于MONOS晶体管Q1的存储栅电极34和半导体衬底20之间的电位差约为+12V，因此半导体衬底20中的电子隧道通过栅绝缘膜26并存储在电荷存储膜27的俘获能级中。
该实施例中的擦除操作类似于实施例1。具体描述，约1.5V的电压施加到源区(高浓度n型杂质扩散区59)、漏区(高浓度n型杂质扩散区60)以及半导体衬底20，同时约-8.5V的电压施加到存储栅电极34。半导体衬底20与存储栅电极34的电位差约为+10V。存储在MONOS晶体管Q1的电荷存储膜27中的电子隧道通过栅绝缘膜26并转移到半导体衬底20中。电荷存储膜27中的电子被吸入半导体衬底20，而空穴堆积在电荷存储膜27中。
接下来描述读操作。在此情况下，约0V的电压施加到源区(高浓度n型杂质扩散区59)和存储栅电极34。约-2.0V的电压施加到半导体衬底20，同时约1.0V的电压施加到漏区(高浓度n型杂质扩散区60)。当电子存储在MONOS晶体管Q1的电荷存储膜27中时，MONOS晶体管Q1的阈值电压超过0V，以致当约0V施加到存储栅电极时，源电极和漏电极之间没有电流通过。另一方面，当空穴堆积在MONOS晶体管Q1的电荷存储膜27中(包括不存储电荷的情况)时，MONOS晶体管Q1的阈值电压变为0V或更小，以致当约0V施加到存储栅电极时，电流在源区和漏区通过。因此，根据电流的通过，可以存储1位信息。
以如实施例2所述的类似步骤形成侧壁隔片A和侧壁隔片C至E。具体描述，侧壁隔片A、C和D的每个由氧化硅膜55和氮化硅膜56形成，而侧壁E的每个由氧化硅膜55、氮化硅膜56和氧化硅膜57制成。如实施例2所述，侧壁隔片A的氮化硅膜56的厚度大于侧壁隔片C和D的氮化硅膜56的厚度。因此侧壁隔片A的宽度大于侧壁隔片C和D的宽度。侧壁E是由氧化硅膜55、氮化硅膜56和氧化硅膜57制成的三层膜，以致侧壁E具有大于侧壁隔片A的宽度。
如实施例1和2，使侧壁隔片A的氧化硅膜55比MONOS晶体管Q1的栅绝缘膜26厚，因此可得到类似的优点。
通过使用实施例2的步骤，即使存储单元仅由MONOS晶体管Q1构成，也可能区分MONOS晶体管Q1和MIS晶体管Q3至Q5之间的侧壁隔片的宽度。
根据某些实施例具体描述了本发明人研究的本发明。但是应该考虑到本发明不受它们限制。不用说在不脱离本发明的范围内可以进行改进。
在实施例1中，形成侧壁隔片宽度不同的两个晶体管。本发明不局限于它们，而是可以形成侧壁隔片宽度不同的至少三个晶体管。通过形成n个(n代表2或更大的整数)用于湿刻蚀的停止层可能形成n+1个侧壁宽度不同的晶体管。
在实施例1至3中，MONOS晶体管用作用于可重写非易失性存储单元的存储的晶体管的例子，但是可以使用具有在电荷存储膜上直接形成栅电极的MNOS晶体管代替。
如实施例1至3所述，希望使用氮化硅膜为电荷存储膜，但是可以使用多晶硅膜代替作为电荷存储膜。
下面简要描述在通过本申请公开的实施例当中通过代表性实施例可得到的优点。
可能提高具有需要高电流驱动能力用于实现高速操作的MOS晶体管和需要高击穿电压的MOS晶体管以及包括可重写非易失性存储单元的半导体器件中的各个元件的电性能。
可能以简化的步骤制造具有需要高电流驱动能力用于实现高速操作的MOS晶体管和需要高击穿电压的MOS晶体管以及包括可重写非易失性存储单元的半导体器件，同时提高每个元件的电性能。
本发明可以广泛地用于半导体器件制造工业。

Claims (56)

1.一种半导体器件，包括：可重写非易失性存储单元，具有用于存储的第一场效应晶体管；以及电路，该电路具有在半导体衬底上方的不同区域中形成的第二场效应晶体管，所述半导体器件包括：
(a)所述第一场效应晶体管的第一栅电极；
(b)在所述第一栅电极的侧壁上方形成的第一侧壁隔片；
(c)所述第二场效应晶体管的第二电极；以及
(d)在所述第二栅电极的侧壁上方形成的第二侧壁隔片，
其中所述第一侧壁隔片的宽度不同于所述第二侧壁隔片的宽度。
2.一种半导体器件，包括：可重写非易失性存储单元，具有用于存储的第一场效应晶体管；以及电路，该电路具有在半导体衬底上方的不同区域中形成的第二场效应晶体管，所述半导体器件包括：
(a)所述第一场效应晶体管的第一栅电极；以及
(b)所述第二场效应晶体管的第二栅电极，
其中形成在所述第一栅电极下面的所述半导体衬底中的第一沟道的沟道长度不同于形成在所述第二栅电极下面的所述半导体衬底中的第二沟道的沟道长度。
3.一种半导体器件，包括：可重写非易失性存储单元，具有用于存储的第一场效应晶体管；以及电路，该电路具有在半导体衬底上方的不同区域中形成的第二场效应晶体管，所述半导体器件包括：
(a)所述第一场效应晶体管的第一栅电极；
(b)在所述半导体衬底内的所述第一栅电极的一侧的区域中形成的第一源区和第一漏区；
(c)所述第二场效应晶体管的第二栅电极；以及
(d)在所述半导体衬底内的所述第二栅电极的一侧的区域中形成的第二源区和第二漏区，
其中所述第一漏区和所述半导体衬底之间的pn结的击穿电压不同于所述第二漏区和所述半导体衬底之间的pn结的击穿电压。
4.根据权利要求1的半导体器件，
其中所述第一侧壁隔片的每一个比所述第二侧壁隔片的每一个宽。
5.根据权利要求2的半导体器件，其中所述第一沟道的沟道长度比所述第二沟道的沟道长度长。
6.根据权利要求3的半导体器件，
其中所述第一漏区和所述半导体衬底之间的pn结的击穿电压大于所述第二漏区和所述半导体衬底之间的pn结的击穿电压。
7.根据权利要求1的半导体器件，
其中所述可重写非易失性存储单元具有用于存储单元选择的第三场效应晶体管，所述的第三效应晶体管包括：
(e)第三栅电极；以及
(f)形成在所述第三栅电极的侧壁上方的第三侧壁隔片，所述第三侧壁隔片比所述第二侧壁隔片宽。
8.根据权利要求1的半导体器件，
其中在所述半导体衬底和所述第一栅电极之间，所述第一场效应晶体管具有：
(a)形成在所述半导体衬底上方的第一栅绝缘膜；以及
(b)形成在所述第一栅绝缘膜上方的用于堆积有助于所述非易失性存储单元的数据存储的电荷的电荷存储膜。
9.根据权利要求2的半导体器件，
其中在所述半导体衬底和所述第一栅电极之间，所述第一场效应晶体管具有：
(a)形成在所述半导体衬底上方的第一栅绝缘膜；以及
(b)形成在所述第一栅绝缘膜上方的用于堆积有助于数据存储的电荷的电荷存储膜，以及
所述电荷存储膜包括离散的俘获能级。
10.根据权利要求3的半导体器件，
其中在所述半导体衬底和所述第一栅电极之间，所述第一场效应晶体管具有：
(a)形成在所述半导体衬底上方的第一栅绝缘膜；以及
(b)形成在所述第一栅绝缘膜上方的用于堆积有助于数据存储的电荷的电荷存储膜，以及
其中所述电荷存储膜由氮化硅膜构成。
11.根据权利要求1的半导体器件，还包括：
(e)与所述第一栅电极对准形成的第一杂质区；
(f)与所述第一侧壁隔片对准形成的第二杂质区，且具有比所述第一杂质区更高的浓度。
(g)与所述第二栅电极对准形成的第三杂质区；以及
(h)与所述第二侧壁隔片对准形成的第四杂质区，且具有比所述第三杂质区更高的浓度，
其中所述第一杂质区在所述栅极长度方向的宽度比所述第三杂质区在所述栅极长度方向的宽度宽。
12.根据权利要求1的半导体器件，
其中所述可重写非易失性存储单元具有用于存储单元选择的第三场效应晶体管；
所述第二场效应晶体管包括：
(a)形成在所述半导体衬底上方的第二栅绝缘膜；以及
(b)形成在所述第二栅绝缘膜上方的第二栅电极，
所述第三场效应晶体管包括：
(c)形成在所述半导体衬底上方的第三栅绝缘膜；以及
(d)形成在所述第三栅绝缘膜上方的第三栅电极，
其中所述第二栅绝缘膜的厚度不同于所述第三栅绝缘膜的厚度。
13.根据权利要求1的半导体器件，
其中所述第二场效应晶体管包括在所述电路中，所述电路在低于包括在所述可重写非易失性存储单元中的所述第一场效应晶体管的电压的电压下工作。
14.根据权利要求1的半导体器件，还包括：
形成在与所述第一栅电极对准的所述半导体衬底上方的第一杂质区；
形成在与所述第一侧壁隔片对准的所述半导体衬底上方且具有比所述第一杂质区更高浓度的第二杂质区；
形成在与所述第二栅电极对准的所述半导体衬底上方的第三杂质区；
形成在与所述第二侧壁隔片对准的所述半导体衬底上方且具有比所述第三杂质区更高浓度的第四杂质区，
其中所述第一杂质区的宽度比所述第三杂质区在栅极长度方向的宽度宽。
15.根据权利要求1的半导体器件，
其中所述第一侧壁隔片每个均由至少三层的薄膜叠层制成。
16.根据权利要求1的半导体器件，
其中所述第一侧壁隔片每个均由使用氧化硅膜、氮化硅膜和氮氧化硅膜组合的薄膜叠层制成。
17.根据权利要求1的半导体器件，还包括：
在所述可重写非易失性存储单元中用于存储单元选择的第三场效应晶体管；以及
一个电路，包括在所述半导体衬底上方的区域中的第四场效应晶体管，但是其中已形成所述非易失性存储单元和包括所述第二场效应晶体管的所述电路的区域除外，
其中所述第三场效应晶体管包括：
(e)第三栅电极；以及
(f)形成在所述第三栅电极的所述侧壁上方的第三侧壁隔片，
其中，所述第四场效应晶体管包括：
(g)第四栅电极；以及
(h)形成在所述第四栅电极的所述侧壁上方的第四侧壁隔片，
其中所述第一栅电极、所述第三栅电极和所述第四栅电极的每个的栅极长度比所述第二栅电极的栅极长度长，以及
其中所述第一侧壁隔片、所述第三侧壁隔片和所述第四侧壁隔片的每个的宽度大于所述第二侧壁隔片的宽度。
18.根据权利要求17的半导体器件，
其中包括所述第二场效应晶体管的电路包括在用于所述非易失性存储单元的时钟发生器电路和重写定时控制器电路的至少任意一个中，以及
其中包括所述第四场效应晶体管的电路包括在所述非易失性存储单元的升压电路和解码器的至少至少任意一个中。
19.根据权利要求17的半导体器件，
其中包括所述第二场效应晶体管的所述电路是在所述半导体衬底上方形成的CPU、RAM和ROM的至少任意一个中包括的电路，
其中包括所述第四场效应晶体管的所述电路是在所述半导体衬底上方形成的模拟电路和静电保护电路的至少任意一个中包括的电路。
20.根据权利要求17的半导体器件，
其中所述第二侧壁隔片由单层薄膜构成，以及
其中所述第一侧壁隔片、所述第三侧壁隔片和所述第四侧壁隔片每个由至少三层的薄膜叠层制成。
21.根据权利要求17的半导体器件，
其中所述第二侧壁隔片每个均由氧化硅膜、氮化硅膜和氮氧化硅膜的任意一个制成，
其中所述第一侧壁隔片、所述第三侧壁隔片以及所述第四侧壁隔片每个由使用氧化硅膜、氮化硅膜和氮氧化硅膜组合的薄膜叠层制成。
22.一种半导体器件的制造方法，用于形成包括用于存储的第一场效应晶体管的可重写非易失性存储器单元，以及用于形成包括在半导体衬底上方的不同区域中的第二场效应晶体管的电路，该方法包括以下步骤：
(a)形成所述第一场效应晶体管的第一栅电极；
(b)形成所述第二场效应晶体管的第二栅电极；以及
(c)在所述第一栅电极的侧壁上方形成第一侧壁隔片和在所述第二栅电极的侧壁上方形成第二侧壁隔片，
其中在步骤(c)中，形成所述第一侧壁隔片和第二侧壁隔片，从而它们的宽度不同。
23.一种半导体器件的制造方法，用于形成包括用于存储的第一场效应晶体管的可重写非易失性存储器单元，以及用于形成包括在半导体衬底上方的不同区域中的第二场效应晶体管的电路，包括以下步骤：
(a)形成所述第一场效应晶体管的第一栅电极；
(b)形成所述第二场效应晶体管的第二栅电极；以及
(c)在所述第一栅电极的侧壁上方形成第一侧壁隔片和在所述第二栅电极侧壁上方形成第二侧壁隔片，
所述的步骤(c)还包括以下子步骤：
(c1)形成覆盖所述第一栅电极和所述第二栅电极的第一绝缘膜；
(c2)在所述第一绝缘膜上方形成第二绝缘膜；
(c3)在所述第二绝缘膜上方形成第三绝缘膜；
(c4)除去形成覆盖所述第二栅电极的所述第三绝缘膜而留下形成覆盖所述第一栅电极的所述第三绝缘膜；
(c5)除去所述第三绝缘膜而留下所述第一栅电极的侧壁上方的第三绝缘膜；
(c6)除去所述第二绝缘膜而留下所述第二栅电极的侧壁上方形成的第二绝缘膜；以及
(c7)除去在所述第二栅电极的侧壁上方形成的所述第二绝缘膜，以及除去所述第一绝缘膜而留下在所述第一栅电极的侧壁和所述第二栅电极的侧壁上方形成的所述第一绝缘膜，由此形成由所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜制成的所述第一侧壁隔片，以及形成由所述第一绝缘膜制成的所述第二侧壁隔片。
24.根据权利要求22的半导体器件的制造方法，
其中执行步骤(c)以便所述第一侧壁隔片比所述第二侧壁隔片宽。
25.根据权利要求22的半导体器件的制造方法，
其中所述第一栅电极的栅极长度比所述第二栅电极的栅极长度长。
26.根据权利要求22的半导体器件的制造方法，
其中所述非易失性存储单元包括用于存储单元选择的第三场效应晶体管；
其中在形成所述第二栅电极的步骤中形成所述第三场效应晶体管的第三栅电极，以及
其中在形成所述第一侧壁隔片的步骤中在所述第三栅电极的侧壁上方形成第三侧壁隔片。
27.根据权利要求22的半导体器件的制造方法，还包括以下步骤：
(d)形成与所述第一栅电极对准的第一杂质区；
(e)形成第二杂质区，具有比与所述第一侧壁隔片对准形成的所述第一杂质区的浓度更高的浓度；
(f)形成与所述第二栅电极对准的第三杂质区；以及
(g)形成第四杂质区，具有比与所述第二侧壁隔片对准形成的所述第三杂质区更高的浓度，
其中所述第一杂质区在栅极长度方向的宽度比所述第三杂质区在栅极长度方向的宽度宽。
28.根据权利要求23的半导体器件的制造方法，
其中当通过湿刻蚀除去所述第三绝缘膜时，所述第二绝缘膜是停止层薄膜，以及
其中在子步骤(c4)中，在所述可重写非易失性存储单元的形成区上方形成光刻胶膜，接着通过用所述光刻胶膜作为掩模进行湿刻蚀，除去形成覆盖所述第二栅电极的所述第三绝缘膜。
29.根据权利要求23的半导体器件的制造方法，
其中在子步骤(c5)中，以所述第二绝缘膜的刻蚀速率小于所述第三绝缘膜的刻蚀速率的第一刻蚀选择率进行各向异性干刻蚀，
其中在子步骤(c6)中，以所述第一绝缘膜的刻蚀速率小于所述第二绝缘膜的刻蚀速率的第二刻蚀选择率进行各向异性干刻蚀，
其中在子步骤(c7)，以所述第二绝缘膜的刻蚀速率不同于所述第一绝缘膜的刻蚀速率的第三刻蚀选择率进行各向异性干刻蚀，以及
其中第一刻蚀选择率、第二刻蚀选择率以及第三刻蚀选择率彼此不同。
30.根据权利要求23的半导体器件的制造方法，
其中当通过湿刻蚀除去所述第三绝缘膜时，所述第二绝缘膜是停止层薄膜，
其中在子步骤(c4)中，在所述可重写非易失性存储单元的所述形成区上方形成光刻胶膜，接着进行用所述光刻胶膜作为掩模进行湿刻蚀，
其中在子步骤(c5)中，以所述第二绝缘膜的刻蚀速率小于所述第三绝缘膜的刻蚀速率的第一刻蚀选择率进行各向异性干刻蚀，
其中在子步骤(c6)，以所述第一绝缘膜的刻蚀速率小于所述第二绝缘膜的刻蚀速率的第二刻蚀选择率进行各向异性干刻蚀，以及
其中在子步骤(c7)，在设置所述第二绝缘膜的刻蚀速率基本上等于所述第一绝缘膜的刻蚀速率的同时进行各向异性干刻蚀。
31.根据权利要求23的半导体器件的制造方法，
其中在步骤(c4)和(c5)中，在除去所述第三绝缘膜时所述第二绝缘膜起停止层薄膜的作用。
32.根据权利要求22的半导体器件的制造方法，还包括以下步骤：
形成电荷存储薄膜，用于在其中存储有助于所述半导体衬底和所述第一栅电极之间的所述非易失性存储单元的数据存储的电荷。
33.根据权利要求23的半导体器件的制造方法，还包括以下步骤：
形成电荷存储薄膜，用于在其中存储有助于所述半导体衬底和所述第一栅电极之间的所述非易失性存储单元的数据存储的电荷，
其中所述电荷存储膜包含离散的俘获能级。
34.根据权利要求22的半导体器件的制造方法，还包括以下步骤：
在所述半导体衬底和所述第一栅电极之间形成氮化硅膜。
35.根据权利要求23的半导体器件的制造方法，其中所述第二绝缘膜的宽度是所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜中最小的。
36.根据权利要求23的半导体器件的制造方法，
其中所述第一绝缘膜和所述第三绝缘膜每个均由氧化硅膜制成，以及
其中所述第二绝缘膜由氮化硅膜构成。
37.根据权利要求23的半导体器件的制造方法，还包括以下步骤：
(d)形成与所述第一栅电极对准的第一杂质区；
(e)形成第二杂质区，具有比与所述第一侧壁隔片对准形成的所述第一杂质区的浓度更高的浓度；
(f)形成与所述第二栅电极对准的第三杂质区；以及
(g)形成第四杂质区，具有比与所述第二侧壁隔片对准形成的所述第三杂质区更高的浓度，
其中所述第一杂质区在栅极长度方向的宽度比所述第三杂质区在栅极长度方向的宽度宽。
38.一种半导体器件的制造方法，用于形成可重写非易失性存储器单元，所述可重写非易失性存储器单元包括在半导体衬底的第一区域上方用于存储的第一场效应晶体管和用于存储选择的第三场效应晶体管；并用于形成电路，所述电路包括在所述半导体衬底的第二区域上方的第二场效应晶体管，该方法包括以下步骤：
(a)在所述半导体衬底的第一区域形成所述第一场效应晶体管的第一栅电极；
(b)在处于所述半导体衬底的所述第一区域且不同于其中已形成所述第一栅电极的区域的区域中形成第三绝缘膜；
(c)在所述半导体衬底的所述第二区域形成比所述第三栅绝缘膜更薄的第二栅绝缘膜；
(d)在所述第二和所述第三栅绝缘膜上方形成覆盖所述第一栅电极的导体膜；
(e)在所述导体膜上方形成构图的抗蚀剂膜；
(f)通过用所述抗蚀剂膜作为掩模进行刻蚀，形成所述第二场效应晶体管的第二栅电极和所述第三场效应晶体管的第三栅电极。
(g)在掩蔽所述半导体衬底的所述第二区域之后，除去在步骤(f)之后留在所述第一栅电极的侧壁上方的刻蚀残留物，而留下所述第一区域中的所述第三栅绝缘膜；以及
(h)在所述第一栅电极的侧壁上方形成第一侧壁隔片，在所述第二栅电极的侧壁上方形成第二侧壁隔片，以及在所述第三栅电极上方形成第三侧壁隔片，
其中所述第一和第三侧壁隔片的每一个的宽度不同于所述第二侧壁隔片的宽度。
39.根据权利要求38的半导体器件的制造方法，
其中所述第一和第三侧壁隔片的每一个的宽度大于所述第二侧壁隔片的宽度。
40.一种半导体器件，具有在半导体衬底上方形成的电可重写和非易失性存储单元，所述非易失性存储单元包括：
(a)形成在所述半导体衬底上方的第一栅绝缘膜；
(b)形成在所述第一栅绝缘膜上方的电荷存储膜；
(c)直接或通过层间绝缘膜形成在所述电荷存储膜上方的第一栅电极；以及
(d)形成在所述第一栅电极的侧壁上方的第一侧壁隔片，
其中所述第一侧壁隔片每个均由包含氮化硅膜的薄膜叠层形成，以及
其中在所述氮化硅膜和所述半导体衬底、所述第一栅电极和所述电荷存储膜的每一个之间***非电荷存储膜。
41.根据权利要求40的半导体器件，
还包括形成在与所述第一侧壁隔片对准的所述半导体衬底上方的第一半导体区，
其中通过施加正电压到所述第一栅电极和施加负电压到所述第一半导体区执行所述非易失性存储单元的写操作，且因此注入电子到所述电荷存储膜中。
42.根据权利要求40的半导体器件，
还包括形成在半导体衬底上方但是不同于所述非易失性存储器单元的所述形成区的区域中形成的场效应晶体管，
所述场效应晶体管包括：
(e)形成在所述半导体衬底上方的第二栅绝缘膜；
(f)形成在所述第二栅绝缘膜上方的第二栅电极；以及
(g)形成在所述第二栅电极的侧壁上方的第二侧壁隔片，
其中在所述第二栅电极的所述栅极长度方向，所述第一侧壁隔片的长度比所述第二侧壁隔片的长度长。
43.根据权利要求42的半导体器件，
其中所述场效应晶体管用于所述非易失性存储单元的时钟信号发生器电路和可重写定时控制电路的至少任意一个。
44.根据权利要求40的半导体器件，
其中所述非易失性存储单元还包括用于存储选择的场效应晶体管。
45.根据权利要求40的半导体器件，
其中所述非电荷存储膜由氧化硅膜构成。
46.一种半导体器件的制造方法，用于在半导体衬底上方形成电可重写非易失性存储单元，该方法包括以下步骤：
(a)在所述半导体衬底上方形成所述非易失性存储单元的栅绝缘膜；
(b)在所述栅绝缘膜上方形成电荷存储膜；
(c)直接或通过层间绝缘膜在所述电荷存储膜上方形成所述非易失性存储单元的栅电极；以及
(d)在所述栅电极的侧壁上方形成侧壁隔片，
其中所述侧壁隔片由包括氮化硅膜的薄膜叠层形成，以及
其中在所述氮化硅膜和所述半导体衬底之间和在所述栅电极和所述电荷存储膜之间***非电荷存储膜。
47.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底上方的第一区中形成第一栅绝缘膜；
(b)在所述第一栅绝缘膜上方形成电荷存储膜；
(c)直接或通过层间绝缘膜在所述电荷存储膜上方形成第一栅电极；
(d)在所述半导体衬底上方的第二区中形成第二栅绝缘膜；
(e)在所述第二栅绝缘膜上方形成第二栅电极；
(f)在包括所述第一区和所述第二区的所述半导体衬底上方淀积第一绝缘膜以覆盖所述第一栅电极和所述第二栅电极；
(g)在所述第一绝缘膜上方淀积第二绝缘膜；
(h)在所述第二绝缘膜上方淀积第三绝缘膜；
(i)处理所述第三绝缘膜；
(j)从所述第二区除去处理的第三绝缘膜；
(k)处理所述第二绝缘膜；以及
(l)处理所述第一绝缘膜以在所述第一栅电极的所述侧壁上方形成由所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜构成的第一侧壁隔片，在所述第二栅电极的侧壁上方形成由所述第一绝缘膜和所述第二绝缘膜构成的第二侧壁隔片。
48.根据权利要求47的半导体器件的制造方法，
其中在步骤(h)中，所述第三绝缘膜形成有大于所述第一绝缘膜和所述第二绝缘膜的每个的厚度。
49.根据权利要求47的半导体器件的制造方法，
其中在所述第一栅电极的所述栅极长度方向，所述第一侧壁隔片的宽度大于所述第二侧壁隔片的宽度。
50.根据权利要求49的半导体器件的制造方法，
其中在步骤(l)中，已除去所述第三绝缘膜。
51.根据权利要求47的半导体器件的制造方法，
其中所述第二绝缘膜由氮化硅膜构成。
52.根据权利要求47的半导体器件的制造方法，
其中所述第二绝缘膜由氮化硅膜构成，所述第一绝缘膜和所述第三绝缘膜每个均由氧化硅膜构成。
53.根据权利要求47的半导体器件的制造方法，
其中在步骤(i)中，采用于刻蚀。
54.根据权利要求53的半导体器件的制造方法，
其中在步骤(i)中，所述第二绝缘膜起刻蚀停止层的作用。
55.根据权利要求47的半导体器件的制造方法，
其中在步骤(j)中，采用湿刻蚀。
56.根据权利要求55的半导体器件的制造方法，
其中在步骤(j)中，第二绝缘膜起刻蚀停止层的作用。
CNB2004100372231A 2003-04-28 2004-04-27 半导体器件及其制造方法 Expired - Lifetime CN100411147C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003124244 2003-04-28
JP124244/2003 2003-04-28
JP2004020210A JP4477886B2 (ja) 2003-04-28 2004-01-28 半導体装置の製造方法
JP020210/2004 2004-01-28

Publications (2)

Publication Number Publication Date
CN1542974A true CN1542974A (zh) 2004-11-03
CN100411147C CN100411147C (zh) 2008-08-13

Family

ID=33302272

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100372231A Expired - Lifetime CN100411147C (zh) 2003-04-28 2004-04-27 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US7118972B2 (zh)
JP (1) JP4477886B2 (zh)
KR (1) KR20040093404A (zh)
CN (1) CN100411147C (zh)
TW (1) TWI350589B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533803B (zh) * 2008-03-14 2011-05-25 瑞萨电子株式会社 非易失性半导体存储装置的制造方法和非易失性半导体存储装置
CN103187368A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 嵌入式闪存中晶体管的形成方法
CN106298795A (zh) * 2016-10-10 2017-01-04 上海华虹宏力半导体制造有限公司 改善存储器装置中记忆体单元和高压器件漏电的方法
CN107039454A (zh) * 2016-02-03 2017-08-11 瑞萨电子株式会社 半导体器件及其制造方法
CN109148465A (zh) * 2017-06-19 2019-01-04 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN110061004A (zh) * 2015-03-26 2019-07-26 三重富士通半导体股份有限公司 半导体器件
CN110770898A (zh) * 2019-04-15 2020-02-07 长江存储科技有限责任公司 具有处理器和动态随机存取存储器的键合半导体器件及其形成方法
CN112510031A (zh) * 2019-04-30 2021-03-16 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
US11158604B2 (en) 2019-04-15 2021-10-26 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
US11367729B2 (en) 2019-04-30 2022-06-21 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and NAND flash memory and methods for forming the same
US11694993B2 (en) 2019-04-15 2023-07-04 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003345854A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp デザインルール作成システム
US7018925B2 (en) * 2003-01-06 2006-03-28 Texas Instruments Incorporated Post high voltage gate oxide pattern high-vacuum outgas surface treatment
JP2004349377A (ja) * 2003-05-21 2004-12-09 Sharp Corp 半導体装置及びその製造方法
JP2004356562A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7091089B2 (en) * 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
US7091130B1 (en) * 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
TWI247391B (en) * 2004-09-23 2006-01-11 Powerchip Semiconductor Corp Method of fabricating a non-volatile memory
US7361543B2 (en) 2004-11-12 2008-04-22 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
JP4971593B2 (ja) * 2005-01-11 2012-07-11 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US7183159B2 (en) * 2005-01-14 2007-02-27 Freescale Semiconductor, Inc. Method of forming an integrated circuit having nanocluster devices and non-nanocluster devices
JP5001522B2 (ja) * 2005-04-20 2012-08-15 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100684899B1 (ko) * 2005-05-18 2007-02-20 삼성전자주식회사 비휘발성 기억 장치
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
JP4316540B2 (ja) * 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US8003470B2 (en) 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
JP2007103862A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
JP2007109954A (ja) * 2005-10-14 2007-04-26 Sharp Corp 半導体記憶装置、その製造方法及びその動作方法
KR20070053071A (ko) * 2005-11-19 2007-05-23 삼성전자주식회사 다층의 터널링층을 포함한 비휘발성 메모리 소자
JP5013050B2 (ja) * 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
US7432158B1 (en) 2006-07-25 2008-10-07 Freescale Semiconductor, Inc. Method for retaining nanocluster size and electrical characteristics during processing
US7445984B2 (en) 2006-07-25 2008-11-04 Freescale Semiconductor, Inc. Method for removing nanoclusters from selected regions
CN101123252B (zh) * 2006-08-10 2011-03-16 松下电器产业株式会社 半导体装置及其制造方法
JP5059437B2 (ja) * 2007-02-06 2012-10-24 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
TW200839891A (en) * 2007-03-30 2008-10-01 Promos Technologies Inc Method for preparing a MOS transistor
KR101191818B1 (ko) 2007-07-31 2012-10-16 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
US7745344B2 (en) * 2007-10-29 2010-06-29 Freescale Semiconductor, Inc. Method for integrating NVM circuitry with logic circuitry
US8394683B2 (en) 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
US20100127331A1 (en) * 2008-11-26 2010-05-27 Albert Ratnakumar Asymmetric metal-oxide-semiconductor transistors
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP5202473B2 (ja) * 2009-08-18 2013-06-05 シャープ株式会社 半導体装置の製造方法
JP5550286B2 (ja) * 2009-08-26 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5331618B2 (ja) 2009-08-28 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20110147837A1 (en) * 2009-12-23 2011-06-23 Hafez Walid M Dual work function gate structures
JP5610930B2 (ja) * 2010-08-30 2014-10-22 三菱電機株式会社 半導体装置
JP6045873B2 (ja) * 2012-10-05 2016-12-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8871598B1 (en) * 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9076681B2 (en) 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9082651B2 (en) 2013-09-27 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of forming same
US8999833B1 (en) * 2013-10-04 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for controlling gate dimensions of memory devices
US9559177B2 (en) 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9524982B2 (en) * 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
JP6385873B2 (ja) * 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5934416B1 (ja) * 2015-06-01 2016-06-15 株式会社フローディア メモリセルおよび不揮発性半導体記憶装置
JP6880595B2 (ja) * 2016-08-10 2021-06-02 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2018166133A (ja) 2017-03-28 2018-10-25 ルネサスエレクトロニクス株式会社 半導体装置およびその動作方法
JP6875188B2 (ja) * 2017-04-25 2021-05-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN112582408A (zh) * 2020-12-09 2021-03-30 长江先进存储产业创新中心有限责任公司 一种半导体器件及其制作方法
CN113097138B (zh) * 2021-03-27 2023-04-18 长江存储科技有限责任公司 半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102428A (ja) * 1991-10-07 1993-04-23 Sony Corp 半導体メモリ装置及びその製造方法
JPH06181293A (ja) * 1992-12-14 1994-06-28 Seiko Epson Corp 半導体装置及びその製造方法
JPH07176729A (ja) * 1993-12-17 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5674762A (en) * 1995-08-28 1997-10-07 Motorola, Inc. Method of fabricating an EPROM with high voltage transistors
TW420874B (en) * 1998-05-04 2001-02-01 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device
JP3240999B2 (ja) * 1998-08-04 2001-12-25 日本電気株式会社 半導体記憶装置及びその製造方法
JP4304778B2 (ja) * 1998-09-08 2009-07-29 株式会社デンソー 半導体装置
US6319775B1 (en) * 1999-10-25 2001-11-20 Advanced Micro Devices, Inc. Nitridation process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533803B (zh) * 2008-03-14 2011-05-25 瑞萨电子株式会社 非易失性半导体存储装置的制造方法和非易失性半导体存储装置
CN103187368A (zh) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 嵌入式闪存中晶体管的形成方法
CN110061004A (zh) * 2015-03-26 2019-07-26 三重富士通半导体股份有限公司 半导体器件
CN110061004B (zh) * 2015-03-26 2023-08-29 联华电子日本株式会社 半导体器件
CN107039454A (zh) * 2016-02-03 2017-08-11 瑞萨电子株式会社 半导体器件及其制造方法
CN107039454B (zh) * 2016-02-03 2021-12-10 瑞萨电子株式会社 半导体器件及其制造方法
CN106298795A (zh) * 2016-10-10 2017-01-04 上海华虹宏力半导体制造有限公司 改善存储器装置中记忆体单元和高压器件漏电的方法
CN109148465A (zh) * 2017-06-19 2019-01-04 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
US11158604B2 (en) 2019-04-15 2021-10-26 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
US11430766B2 (en) 2019-04-15 2022-08-30 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same
US11562985B2 (en) 2019-04-15 2023-01-24 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same
US11694993B2 (en) 2019-04-15 2023-07-04 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
CN110770898A (zh) * 2019-04-15 2020-02-07 长江存储科技有限责任公司 具有处理器和动态随机存取存储器的键合半导体器件及其形成方法
US11749641B2 (en) 2019-04-15 2023-09-05 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
US12002788B2 (en) 2019-04-15 2024-06-04 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same
CN112510031A (zh) * 2019-04-30 2021-03-16 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
US11367729B2 (en) 2019-04-30 2022-06-21 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and NAND flash memory and methods for forming the same
US11864367B2 (en) 2019-04-30 2024-01-02 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and NAND flash memory and methods for forming the same

Also Published As

Publication number Publication date
US7663179B2 (en) 2010-02-16
TW200503272A (en) 2005-01-16
JP2004349680A (ja) 2004-12-09
TWI350589B (en) 2011-10-11
US20040212019A1 (en) 2004-10-28
US20060214256A1 (en) 2006-09-28
CN100411147C (zh) 2008-08-13
KR20040093404A (ko) 2004-11-05
US7118972B2 (en) 2006-10-10
JP4477886B2 (ja) 2010-06-09

Similar Documents

Publication Publication Date Title
CN1542974A (zh) 半导体器件及其制造方法
CN1310332C (zh) 非易失性半导体存储器
CN1252832C (zh) 半导体器件及其制造方法
CN101030556A (zh) 半导体器件的制造方法
CN1320655C (zh) 非易失半导体存储器及其制造方法
CN1291461C (zh) 电介质膜、半导体器件及它们的制造方法
CN1205664C (zh) 半导体装置及其制造方法
CN1230905C (zh) 半导体器件
CN1534768A (zh) 半导体器件及其制造方法
CN1501455A (zh) 半导体器件的制造方法
CN1210780C (zh) 槽型元件分离结构
CN1524297A (zh) 半导体器件
CN1905213A (zh) 非易失性半导体存储器、半导体器件和非易失性半导体存储器的制造方法
CN1617353A (zh) 半导体器件的制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1674285A (zh) 非易失性半导体存储器及其制造方法
CN1404150A (zh) 半导体存储单元和半导体存储装置
CN101047192A (zh) 非易失性半导体存储器件
CN1192051A (zh) 半导体器件及其制造方法
CN1677675A (zh) 非易失性半导体存储器件
CN1591904A (zh) 半导体器件及其制造方法
CN1941301A (zh) 制造晶体管的方法和形成存储设备的方法
CN1622311A (zh) 半导体器件的制造方法及半导体器件
CN1303127A (zh) 非易失性半导体存储器及其制造方法
CN1943037A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100920

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20100920

Address after: Kanagawa

Patentee after: Renesas Electronics Corp.

Address before: Tokyo, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corp.

Address before: Kanagawa

Patentee before: Renesas Electronics Corp.

CP02 Change in the address of a patent holder
CX01 Expiry of patent term

Granted publication date: 20080813

CX01 Expiry of patent term