JPS6346758A - Ｍｏｓコンデンサ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩ等の半導体集積回路に使用されるＭ　
ＯＳ　（Ｍｅｔａｌ　−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄ
ａｃｔｏｒ　）　コンデンサ及びその製造方法に関する
ものである。

〔従来の技術〕

従来、ＭＯＳコンデンサは主に平板状の構造全層するも
のであった。この製造方法を第３図について説明する。

まず第３図（ａ）に示す如く、シリコン基板３１上に熱
酸化によりシリコン酸化膜（Ｓｉ０２）　３２を所望す
る膜厚にして形成する。次に第３図（ｂ）の如く、真空
蒸着によシ５ｉＯ１膜３２上に金属膜３３を形成する。

次いで第３図（ｃ）に示すように、公知のフォトリング
ラフィ技術を用いて金属膜３３　ｆ　／＃ターニングし
、所望する面積金層する電極３４を形成する。

しかる後、不活性ガス雰囲気中で５００℃程度の熱処理
を施す。

以上により、Δ＝１ＯＳコンデンサの製造方法を完了す
る。

ここべおいて、静′４容量の異なるＭＯＳコンデンサは
、熱酸化処理による５ｉ０２１ｉ莫３２の膜厚変更と、
金属膜３３金パターニングして形成する電極３４の面積
の変更とにより製造するものである。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来のＭＯＳコンデンサにおい
ては、構造が平板型であるので誘′１に体の素材を固定
した場合、静電容量の制御は誘電体である５ｉ０２膜（
誘電率εユ３．０〜３．５）の膜厚と電極面積とに大き
く依存することとなる。

この為、例えばＳｉＯ□膜の膜厚に９Ｘ１０３人とし、
静或容ｉを８ｐＦから２４ｐＦと３倍にするには、電極
面積？７．３Ｘ１０’μｍ２から２．２　Ｘ　１０１０
５ｔｔと比例的に３倍要することとなり、容量増加に伴
いチップ面積が大になるという問題がある。

また逆に、′這極面、績全２．２　Ｘ　１０５μｍ２と
し、静電容量を２４ｐＦから８ｐＦと１／３にするには
、ｓｉｏ、膜の、＠厚は３Ｘ１０３＾から９×１０３又
と逆比例的に３倍要するので、容量減少に対し熱酸化処
理時間が長大となるという問題がある。

従って、本発明は以上述べた問題を解消し、静電容量を
広範囲にとれる小型大容量のＭ　ＯＳコンデンサ及びそ
の製造方法全提供すること全目的とする。

〔問題点を解決するための手段〕

特許請求の範囲記載の第１の発明のＭＯＳコンデンサは
、表面に多数の溝を有する半導体基板と、この半導体基
板上に形成された誘電体酸化膜と、この誘電体酸化膜上
に形成された電極とを含むものである。

特許請求の範囲記載の第２の発明は、上記第１の発明の
ＭＯＳコンデンサ金製造する方法の発明であって、半導
体基板にエツチングを施して表面に多数の＃全形成した
後、この基板上に誘電体酸化膜を形成し、しかる後に誘
電体酸化膜上に電極全形成するようにしたものである。

〔作用〕

以上のように、本発明によれば、エツチングによって形
成された多数の溝を有する半導体基板上に、誘電体酸化
模全形成するようにしている。この為、溝のエツチング
量によって半導体基板の表面積全増加し制御できるので
、これによジＭＯＳコンデンサの静電容量全任意設定す
ることができる。また、表面積の増加に伴い電極寸法を
縮少できるので、例えば静電容量を減少する場合には、
電極寸法を縮少できる分だけ誘電体酸化膜の膜厚増加を
低減でき、その変更が容易となる。

〔実施例〕

以下、第１図（ｅ）に基き、第１の発明であるＭＯＳコ
ンデンサの一実施例について詳細に説明する。

同図において、１１はシリコン基板から成る半導体基板
で、その表面積は、例えばエツチングによりストライプ
状または格子状に形成された多数の溝１１ａによって、
所望する程度に設定されている。また、１３はシリコン
ｊ夜化膜（Ｓ’０！　ｒ　’と３．０〜３．５）から成
る誘′ｉ［体酸化膜であり、薄板金熱酸化することによ
り所望する膜厚に形成されている。史に、１４ａは所定
寸法となるようツクターニングして形成された電極であ
る。

上記実施例では、ストライプ状または格子状にＴｐｉ　
１１　ａ　ｆ設けるようにしているが、この他、例えば
格子状に設ける場合には、第２図に示すように、更に斜
め方向（同図では右下り方向）の１３１１ｂを加えた構
成とすることもできる。

このように溝１１ａのパターンは、本発明の技術的忠恕
からすればストライブ状、格子状等に限定されるもので
はなく、半導体基板１１のエツチング量によって規則性
、不規則性を問わず多数形成され、その表面積を増大し
制御できるようなパターンであれば良い。

また溝１１ａは、必要に応じテーパー形状とすることも
できる。

次に第１図（ａ）ないし第１図（ｅ）に基き、第２の発
明である上述した構造のＭＯＳコンデンサの製造方法に
ついて説明する。

まず第１図（ａ）に示す如く、シリコン基板から成る半
２３体基板１１上にレジストに塗布し、マスク合せ、露
光、現像を行って・！ターニングすることによりレジス
トマスク１２全形成する。次に第１図（ｂ）の釦く、レ
ジストマスク１２を介してシリコン基＆１１にエツチン
グして、ストライプ状または格子状にｆ４１１　ａを形
成し底面を凹凸状態とした後、レジストマスク１２を除
去する。

次いで第１図（Ｃ）の如く、基板に熱酸化処理を施して
シリコン酸化Ｂ　（Ｓｔ　Ｏｘ　）から成る誘電体酸化
膜１３？所望する膜厚にして形成する。しかる後。

第１図（ｄ）に示すように、真空蒸着により５１０８膜
１３上に金属膜１４を被着する。

この後、第１図（６）の如く、公知のフオ）　ＩＪソグ
ラフイ技術により金属膜１４　ｆ　／＃ターニングして
、所定の面積全層する電極１４ａを形成する。更に不活
性がス雰囲気中にて、５００℃程度の熱処理を施しオー
ミック特性を改善する。

ここにおいて、本発明のＭＯＳコンデンサの利点につい
て説明する。

まず、電極マスク面積を２．２　Ｘ　１０５μｍ２とし
て、シリコン基板１１に幅５μｍ、深さ５１１ｍ、間隔
が１０μｍのストライプ状の＄Ｉｌａを形成したＭＯＳ
コンデンサの場合を例にとって説明すると、電極有効面
積は４．４　Ｘ　１０５μｍ２となり、電極マスク面積
の２倍となる。従って、電極マスク面積を同一とした場
合、従来の平板型コンデンサに比べ静電容量全２倍にす
ることができる。換言すれば、同一容量のＭＯＳコンデ
ンサｔｉ造する場合、従来に比べ１１！極寸法ヲ１／２
と小型にすることができる。

また、５ｉＯｆｆｉ膜１３の膜厚コントロールの点から
すれば、従来の場合は、前述したよりにｔａ電極面噴ｋ
　２　、２　Ｘ　１０’　ｐｍ２とし、静電容ｆｎ２４
ｐＦのものを８ｐＦにするには５ｉｆｔ膜１３の膜厚を
３倍にする必要があった。しかし、上記寸法のストライ
プ状の溝１１ａｔ形成して製造した本発明のＭＯＳコン
デンサでは、静電容量２４ｐＦのもの全電極マスク寸法
を変えずに８ｐＦとするには、電極面積が従来の１／２
で済むのでＳｉｏ、膜工３の膜厚全１．５倍にするだけ
で良く、作業性の点で優れている。

このような、寸法縮少及び作業性上の利点等は、溝１１
ａがストライプ状の場合のみでなく、上述し之他のパタ
ーンについても同様にいえることは勿論である。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば、溝のエ
ツチング貴、即ち溝の形成度合いによって半導体基板の
表面種を増加し制御するようにしている。

従って、ＭＯＳコンデンサの静電容ｆｉｔ広題囲に任意
設定でき、同コンデンサの小型大容量化全容易に実現す
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一笑施例の説明図、第２図は本発明の
他の実施例の説明図、第３図は従来例を説明する工程断
面図でおる。 １１・・・半導体基板、ｌｌａ・・・溝、１３・・・誘
電体酸化膜、１４ａ・・・電極。 特許出願人　沖電気工業株式会社、−−−１□′。 ！！・半導体基板 ｆｆａ、ｌｆｂ：鷹 オに１５５月ぬイヤニのつ；オヒイグ１１の畜Ｉ月灰］
第２図

Claims (2)

【特許請求の範囲】
1. （１）表面に多数の溝を有する半導体基板と、この半導
   体基板上に形成された誘電体酸化膜と、この誘電体酸化
   膜上に形成された電極 とを具備することを特徴とするＭＯＳコンデンサ。
2. （２）（ａ）半導体基板にエッチングを施して表面に多
   数の溝を形成する工程と、 （ｂ）この半導体基板上に誘電体酸化膜を形成する工程
   と、 （ｃ）しかる後に上記誘電体酸化膜上に電極を形成する
   工程 とを含むことを特徴とするＭＯＳコンデンサの製造方法
   。