JPH01147855A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01147855A JPH01147855A JP62305954A JP30595487A JPH01147855A JP H01147855 A JPH01147855 A JP H01147855A JP 62305954 A JP62305954 A JP 62305954A JP 30595487 A JP30595487 A JP 30595487A JP H01147855 A JPH01147855 A JP H01147855A
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- cmos
- mosfet
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、例えばハイサイドスイッチ用等の半導体装
置に関し、特に高集積化を図ったものである。
置に関し、特に高集積化を図ったものである。
(従来の技術)
近年、各種車載重負荷等のスイッチング素子として用い
られる電力用の縦形MOSFET(以下VDMO8とい
う)と、その周辺回路となるCMOSとを1チツプ上に
集積した半導体装置く以下これをパワーICとも云う)
が提案されている。
られる電力用の縦形MOSFET(以下VDMO8とい
う)と、その周辺回路となるCMOSとを1チツプ上に
集積した半導体装置く以下これをパワーICとも云う)
が提案されている。
そしてこのような半導体装置において、その素子分離方
式はコスト低減等を図る上で有利な自己分離方式が採用
されており、このため、VDMO3はソースフォロワで
負荷を駆動するいわゆるハイサイドスイッチとして使用
されている。ハイサイドスイッチによる負荷駆動方式は
、車載電力負荷の駆動制御に使用されるときは車体が接
地として使用されるので配線が比較的容易になる等の利
点も有している。
式はコスト低減等を図る上で有利な自己分離方式が採用
されており、このため、VDMO3はソースフォロワで
負荷を駆動するいわゆるハイサイドスイッチとして使用
されている。ハイサイドスイッチによる負荷駆動方式は
、車載電力負荷の駆動制御に使用されるときは車体が接
地として使用されるので配線が比較的容易になる等の利
点も有している。
第3図および第4図は、このような自動車用のパワーI
Cとして開発された従来例を示している(1986.
IEEE International 5ol
id−3tate C1rcuits (:、 o
nference P 22 )。
Cとして開発された従来例を示している(1986.
IEEE International 5ol
id−3tate C1rcuits (:、 o
nference P 22 )。
第3図中、71はn+基板であり、n+基板71上には
、n形エピタキシャル層72が形成されている。そして
、n形エピタキシャル層72の各領域にパワーICを構
成する次のような各素子が形成されている。
、n形エピタキシャル層72が形成されている。そして
、n形エピタキシャル層72の各領域にパワーICを構
成する次のような各素子が形成されている。
即ち、n形エピタキシャル層72中には、このn形エピ
タキシャル層72を実質的なドレイン領域としてVDM
O873が形成されている。74はそのトレイン電極で
あり、n+基板71の裏面に設けられている。また、n
形エピタキシャル層72には、このn形nエピタキシャ
ル層72を基板領域として低耐圧pチャネルMOSFE
T (以下LVpMO3という)75及び高耐圧pチャ
ネルMOSFET (以下)−I V p M OSと
いう)77が直接形成されている。さらにn形エピタキ
シャル層72に、pウェル79.80が拡散形成され、
pウェル79内に低耐圧nチャネルMOSFET(以下
LVnMO8という)76が形成され、他のpウェル8
0内に高耐圧nチャネルMOSFET(以下HVnMO
8という)78が形成されている。
タキシャル層72を実質的なドレイン領域としてVDM
O873が形成されている。74はそのトレイン電極で
あり、n+基板71の裏面に設けられている。また、n
形エピタキシャル層72には、このn形nエピタキシャ
ル層72を基板領域として低耐圧pチャネルMOSFE
T (以下LVpMO3という)75及び高耐圧pチャ
ネルMOSFET (以下)−I V p M OSと
いう)77が直接形成されている。さらにn形エピタキ
シャル層72に、pウェル79.80が拡散形成され、
pウェル79内に低耐圧nチャネルMOSFET(以下
LVnMO8という)76が形成され、他のpウェル8
0内に高耐圧nチャネルMOSFET(以下HVnMO
8という)78が形成されている。
パワーICは、ドレイン電極74から供給される電源電
圧vbbにより、n+基板71及びn形エピタキシャル
層72が装置内の最高電位に接続されており、各素子の
形成領域とn形エピタキシャル層72との間に形成され
ている各pn接合が逆バイアスされ、各素子は電気的に
分離されて独立して動作する。
圧vbbにより、n+基板71及びn形エピタキシャル
層72が装置内の最高電位に接続されており、各素子の
形成領域とn形エピタキシャル層72との間に形成され
ている各pn接合が逆バイアスされ、各素子は電気的に
分離されて独立して動作する。
第4図は、上述のパワーtCによる負荷駆動回路をブロ
ック図で示したものであり、過電流及び過温度に対する
保護回路81、過電圧に対する保護回路82等の各種保
護機能回路を有し、また、負荷駆動時にVDMO873
のソース電位が上昇して電力損失が増えるのを防止する
目的でチャージポンプ(ゲート昇圧回路)83を有して
いる。
ック図で示したものであり、過電流及び過温度に対する
保護回路81、過電圧に対する保護回路82等の各種保
護機能回路を有し、また、負荷駆動時にVDMO873
のソース電位が上昇して電力損失が増えるのを防止する
目的でチャージポンプ(ゲート昇圧回路)83を有して
いる。
このうち、前述+7)HVpMO877とHVnMO8
78とは、高電圧のかかるチャージポンプ83の構成素
子として用いられており、その他の回路はLvpMO8
75及びLVnMO876からなる低耐圧CMOS(以
下LVCMOSのようにいう)で構成されている。
78とは、高電圧のかかるチャージポンプ83の構成素
子として用いられており、その他の回路はLvpMO8
75及びLVnMO876からなる低耐圧CMOS(以
下LVCMOSのようにいう)で構成されている。
次C)で、第5図は、上述の負荷駆動回路を、前記第3
図における各素子を用いて示し、またLVCMOS85
と電源vbbとの間には、バイポーラトランジスタ88
、抵抗89及びツェナダイオード90で構成されたボル
テージレギュレータが付設された例を示している。86
はHVCMOSであり、負荷87はVDMO873のソ
ースと接地GNDとの間に接続されている。
図における各素子を用いて示し、またLVCMOS85
と電源vbbとの間には、バイポーラトランジスタ88
、抵抗89及びツェナダイオード90で構成されたボル
テージレギュレータが付設された例を示している。86
はHVCMOSであり、負荷87はVDMO873のソ
ースと接地GNDとの間に接続されている。
電源電圧vbbは、例えば自動車用の場合、12〜16
v程度テアリ、LVCMOS85に加えられる電圧VD
Dは、ボルテージレギュレータにより例えば5Vに設定
されている。このため、LVCMOS85を形成してい
るLVnMO376は上記の設定電圧VDD以上の耐圧
が必要とされ、また、LVpMO875L1:、fff
HTl 圧V b b カ加えられるn形エピタキシ
ャル層72に直接形成されているので、その耐圧は電源
電圧vbb以上が必要とされている。
v程度テアリ、LVCMOS85に加えられる電圧VD
Dは、ボルテージレギュレータにより例えば5Vに設定
されている。このため、LVCMOS85を形成してい
るLVnMO376は上記の設定電圧VDD以上の耐圧
が必要とされ、また、LVpMO875L1:、fff
HTl 圧V b b カ加えられるn形エピタキシ
ャル層72に直接形成されているので、その耐圧は電源
電圧vbb以上が必要とされている。
(発明が解決しようとする問題点)
ところでパワーICが車載負荷の駆f7J制御に用いら
れたときは、ロードダンプサージ等により電源電圧が6
0V程度まで上昇する場合がある。こノタメ、LVCM
OS851,:加、t6電圧vDDは、ボルテージレギ
ュレータにより例えば5Vに設定しても、このLvCM
oS85を構成するLVpMO875の耐圧は60V程
度以上としなければならず、このような高耐圧構造とす
るためには、素子構造′に低濃度ドレイン領域のような
拡散領域を付設しなければならないのでLVpMO87
5の素子面積が大きくなり、パワーICのチップ上で、
その占有面積の大きいLVCMOS85の面積が大きく
なって、高集積化が困難となりチップサイズが大きくな
ってコスト高を招くという問題点があった。
れたときは、ロードダンプサージ等により電源電圧が6
0V程度まで上昇する場合がある。こノタメ、LVCM
OS851,:加、t6電圧vDDは、ボルテージレギ
ュレータにより例えば5Vに設定しても、このLvCM
oS85を構成するLVpMO875の耐圧は60V程
度以上としなければならず、このような高耐圧構造とす
るためには、素子構造′に低濃度ドレイン領域のような
拡散領域を付設しなければならないのでLVpMO87
5の素子面積が大きくなり、パワーICのチップ上で、
その占有面積の大きいLVCMOS85の面積が大きく
なって、高集積化が困難となりチップサイズが大きくな
ってコスト高を招くという問題点があった。
この発明は、このような問題点に着目してなされたもの
で、cvosは格別高耐圧構造とする必要がなく、その
構成素子の面積を小さくすることができて高集積化が可
能となり、チップサイズを小さくすることができて低コ
スト化を図ることのできる半導体装置を提供することを
目的とする。
で、cvosは格別高耐圧構造とする必要がなく、その
構成素子の面積を小さくすることができて高集積化が可
能となり、チップサイズを小さくすることができて低コ
スト化を図ることのできる半導体装置を提供することを
目的とする。
(問題点を解決するための手段)
この発明は上記問題点を解決するために、縦形MOSF
ETと該縦形MO3FETの周辺回路等を構成するCM
OSとを同一の半導体基板上に集積した半導体装置にお
いて、前記CMOSよりも高耐圧構造とされるとともに
当該CMOSの電源電圧に関連したゲート電圧で駆動さ
れ該電源電圧が所定値以下のときオン状態となり該電源
電圧が所定値を越えたときにオフに転じるMOSFET
を前記半導体基板上に形成し、該MOSFETを前記C
MO3の低電位側に直列接続したことを要旨とする。
ETと該縦形MO3FETの周辺回路等を構成するCM
OSとを同一の半導体基板上に集積した半導体装置にお
いて、前記CMOSよりも高耐圧構造とされるとともに
当該CMOSの電源電圧に関連したゲート電圧で駆動さ
れ該電源電圧が所定値以下のときオン状態となり該電源
電圧が所定値を越えたときにオフに転じるMOSFET
を前記半導体基板上に形成し、該MOSFETを前記C
MO3の低電位側に直列接続したことを要旨とする。
(作用)
通常動作時には、半導体基板に加えられた電源電圧によ
りVDMO8と0MO8とは電気的に分離され、また高
耐圧のMOSFETはオン状態となってVDMO8はソ
ースフォロワで負荷を駆動するハイサイドスイッチ等と
して動作する。
りVDMO8と0MO8とは電気的に分離され、また高
耐圧のMOSFETはオン状態となってVDMO8はソ
ースフォロワで負荷を駆動するハイサイドスイッチ等と
して動作する。
電源電圧に高圧サージ等が入って、電源電圧が所定値を
越えたときには、高耐圧のMOS F E Tがオフに
転じ、0MO8が過電圧から保護される。
越えたときには、高耐圧のMOS F E Tがオフに
転じ、0MO8が過電圧から保護される。
したがって0MO8は格別高耐圧構造とする必要がない
ので、その構成素子の面積を小さくすることができ、高
集積化が可能となってチップサイズが小さくなり低コス
ト化が図られる。
ので、その構成素子の面積を小さくすることができ、高
集積化が可能となってチップサイズが小さくなり低コス
ト化が図られる。
(実施例)
以下、この発明の実施例を第1図及び第2図に基づいて
説明する。
説明する。
まず、半導体装置の構成を説明すると、第1図中、1は
n4基板、2はn形エピタキシャル層であり、このn+
基板1及びn形エピタキシャル層2によりエピタキシャ
ル半導体基板が形成されている。
n4基板、2はn形エピタキシャル層であり、このn+
基板1及びn形エピタキシャル層2によりエピタキシャ
ル半導体基板が形成されている。
そして、n形エピタキシャル層2の各領域にパワーIC
を構成するための各素子が次のように形成されている。
を構成するための各素子が次のように形成されている。
即ち、まずn形エピタキシャル層2の一領域には、その
n形エピタキシャル層2を実質的なドレイン領域とする
VDMO8IOが形成されている。
n形エピタキシャル層2を実質的なドレイン領域とする
VDMO8IOが形成されている。
3はp形チャネル領域であり、p形チャネル領域3内に
は、n+ソース領域4及びp+チャネルコンタクト領域
5が形成されている。また、n4pソース領域4とn形
エピタキシャルH2との間におけるp形チャネル領域3
上には、p形チャネル領域3の表面層にチャネルを誘起
させるためのゲート電極7がゲート酸化膜6を介して形
成されている。8はPSG等からなる中間絶縁膜、9は
フィールド酸化膜、11はソース電極であり、ソース電
極11はn+ソース饋域4及びp+チャネルコンタクト
領1i!5を介してp形チャネル領域3に接続されてい
る。12はドレイン電極であり、n+基板1の裏面に設
けられている。
は、n+ソース領域4及びp+チャネルコンタクト領域
5が形成されている。また、n4pソース領域4とn形
エピタキシャルH2との間におけるp形チャネル領域3
上には、p形チャネル領域3の表面層にチャネルを誘起
させるためのゲート電極7がゲート酸化膜6を介して形
成されている。8はPSG等からなる中間絶縁膜、9は
フィールド酸化膜、11はソース電極であり、ソース電
極11はn+ソース饋域4及びp+チャネルコンタクト
領1i!5を介してp形チャネル領域3に接続されてい
る。12はドレイン電極であり、n+基板1の裏面に設
けられている。
また、n形エピタキシャル層2には、このn形エピタキ
シャル層2を実質的なコレクタ領域とする縦形のnpn
バイポーラトランジスタ20が形成されている。13は
ウェル状のp形ベース領域であり、p形ベース領域13
内には、n+エミッタ領域14及びp+ベースコンタク
ト領域15が形成されている。16はエミッタ電極、1
7はベース電極で−ある。
シャル層2を実質的なコレクタ領域とする縦形のnpn
バイポーラトランジスタ20が形成されている。13は
ウェル状のp形ベース領域であり、p形ベース領域13
内には、n+エミッタ領域14及びp+ベースコンタク
ト領域15が形成されている。16はエミッタ電極、1
7はベース電極で−ある。
次いで、n形エピタキシャル層2には、VDMosio
の周辺回路となるLVCMOS30を構成するLVpM
O8及びLVnMO8が形JLl’している。即ち、n
形エピタキシャル層2に直接形成されたp+ソース領域
18、p+ドレイン領域19、ゲート酸化膜21上に形
成されたゲート電極22、ソース電極23及びドレイン
電極24等によりLVpMO8が形成されている。また
、n形エピタキシャル層2にpウェル25が形成され、
このpウェル25内に形成されたn+ソース領域26、
n+ドレイン領域27、p+ウェルコンタクト領域28
、ゲート耐化It!29上に形成されたゲート電極31
、ソース電極32及びドレイン電極33等によりLVn
MO8が形成されている。
の周辺回路となるLVCMOS30を構成するLVpM
O8及びLVnMO8が形JLl’している。即ち、n
形エピタキシャル層2に直接形成されたp+ソース領域
18、p+ドレイン領域19、ゲート酸化膜21上に形
成されたゲート電極22、ソース電極23及びドレイン
電極24等によりLVpMO8が形成されている。また
、n形エピタキシャル層2にpウェル25が形成され、
このpウェル25内に形成されたn+ソース領域26、
n+ドレイン領域27、p+ウェルコンタクト領域28
、ゲート耐化It!29上に形成されたゲート電極31
、ソース電極32及びドレイン電極33等によりLVn
MO8が形成されている。
そして、さらにn形エピタキシャル層には、LVClv
lO830(7)fjl用並(Fk:HVCMO3構成
用としてのトIVpMO835と、コ(7) HV O
M 0835とともにHVCMOSを構成するためのH
VnMO840とが形成されている。即ち、n形エピタ
キシャル層2に直接形成されたp+ソース領域36、p
+ドレイン領域37、p形低濃度ドレイン領域38、n
+基板コンタクト領域39、ゲート酸化膜41上に形成
されたゲート電極42、ソース電極43及びドレイン電
極44等によりHVpMO835が形成されている。ま
た、n形エピタキシャル層2にpウェル45が形成され
、このρウェル45内に形成されたn+ソース領域46
、n1ドレイン領域47、n形低濃度ドレイン領域48
、p+ウェルコンタクト領域49、ゲート酸化膜51上
に形成されたゲート電極52、ソース電極53及びドレ
イン電極54等により)−IVnMO840が形成され
ている。
lO830(7)fjl用並(Fk:HVCMO3構成
用としてのトIVpMO835と、コ(7) HV O
M 0835とともにHVCMOSを構成するためのH
VnMO840とが形成されている。即ち、n形エピタ
キシャル層2に直接形成されたp+ソース領域36、p
+ドレイン領域37、p形低濃度ドレイン領域38、n
+基板コンタクト領域39、ゲート酸化膜41上に形成
されたゲート電極42、ソース電極43及びドレイン電
極44等によりHVpMO835が形成されている。ま
た、n形エピタキシャル層2にpウェル45が形成され
、このρウェル45内に形成されたn+ソース領域46
、n1ドレイン領域47、n形低濃度ドレイン領域48
、p+ウェルコンタクト領域49、ゲート酸化膜51上
に形成されたゲート電極52、ソース電極53及びドレ
イン電極54等により)−IVnMO840が形成され
ている。
第2図は、上述のように構成されたパワーICによる負
荷56の駆動回路を示すものであり、負荷56はVDM
O810のソース電極11と接地GNDとの間に接続さ
れて、VDMO810はソースフォロワで負荷56を駆
動するいわゆるハイサイドスイッチとして使用されてい
る。この■DMO810(7)周辺回路とな8LVCM
OS30(7)電源端子と電源vbbとの間には、バイ
ポーラトランジスタ20.抵抗57及び第1のツェナダ
イオード58で構成されたボルテージレギュレータ60
が接続されている。
荷56の駆動回路を示すものであり、負荷56はVDM
O810のソース電極11と接地GNDとの間に接続さ
れて、VDMO810はソースフォロワで負荷56を駆
動するいわゆるハイサイドスイッチとして使用されてい
る。この■DMO810(7)周辺回路とな8LVCM
OS30(7)電源端子と電源vbbとの間には、バイ
ポーラトランジスタ20.抵抗57及び第1のツェナダ
イオード58で構成されたボルテージレギュレータ60
が接続されている。
ボルテージレギュレータ60で設定される電圧VDDは
、第1のツェナダイオード58のツェナ電圧をVZI
、バイポーラトランジスタ20のベース・エミッタ聞の
順方向電圧をVbeとすると次式で表わされる。
、第1のツェナダイオード58のツェナ電圧をVZI
、バイポーラトランジスタ20のベース・エミッタ聞の
順方向電圧をVbeとすると次式で表わされる。
V D D = V Z + −V b e
−(+)したがって、LVCMOS30を構成して
いるLVnMO8は上記の設定電圧VDD以上の耐圧が
必要とされ、また、LVpMO8は、電源電圧vbbが
加えられるn形エピタキシャル層2中に直接形成されて
いるので、その耐圧は電源電圧Vbb以上が必要とされ
る。
−(+)したがって、LVCMOS30を構成して
いるLVnMO8は上記の設定電圧VDD以上の耐圧が
必要とされ、また、LVpMO8は、電源電圧vbbが
加えられるn形エピタキシャル層2中に直接形成されて
いるので、その耐圧は電源電圧Vbb以上が必要とされ
る。
また、LVCMOS30(7)低電位側ト接地GNDと
の間には、HVnMO840の1個が直列接続サレ、そ
のゲート電152 &: t、t、HVCMOS50の
出力端子が接続されている。HVCMOS50の電源端
子には電源vbbが直接接続され、また、その前段には
、第2のツェナダイオード59及び抵抗61で構成され
たゲート駆動回路が配設されている。ゲート駆動回路に
おける第2のツェナダイオード59のカソードは、電源
vbbに接続され、第2のツェナダイオード59と抵抗
61との接続点が)−IVcMO850の入力端子に接
続されている。
の間には、HVnMO840の1個が直列接続サレ、そ
のゲート電152 &: t、t、HVCMOS50の
出力端子が接続されている。HVCMOS50の電源端
子には電源vbbが直接接続され、また、その前段には
、第2のツェナダイオード59及び抵抗61で構成され
たゲート駆動回路が配設されている。ゲート駆動回路に
おける第2のツェナダイオード59のカソードは、電源
vbbに接続され、第2のツェナダイオード59と抵抗
61との接続点が)−IVcMO850の入力端子に接
続されている。
第2のツェナダイオード59のツェナ電圧を■Z 2
、HV CM OS 50の論理閾値電圧vthとする
と、 V b b −V Z 2 > V t tl
= (2)の条件で、)lVcMO850の出力
はLレベルとなる。
、HV CM OS 50の論理閾値電圧vthとする
と、 V b b −V Z 2 > V t tl
= (2)の条件で、)lVcMO850の出力
はLレベルとなる。
次に、上述のように構成されたパワーICの動作を説明
する。
する。
いま、パワーICにおけるVDMO810は、自動車用
電力負荷56のハイサイドスイッチとして使用されてい
るものとする。
電力負荷56のハイサイドスイッチとして使用されてい
るものとする。
自動車用の場合、電源電圧vbbは、12〜16v程度
であり、ボルテージレギュレータ60において、その出
力電圧VDDが例えば5■となるように第1のツェナダ
イオード58のツェナ電圧VZ+が選ばれているとすれ
ばLVCMOS30の電源端子には5vの電圧が印加さ
れる。
であり、ボルテージレギュレータ60において、その出
力電圧VDDが例えば5■となるように第1のツェナダ
イオード58のツェナ電圧VZ+が選ばれているとすれ
ばLVCMOS30の電源端子には5vの電圧が印加さ
れる。
一方、トIVCMOS50の論理閾値電圧vthが6V
1.:設定され、また、そのゲート駆動回路における第
2のツェナダイオード59は、そのツェナ電圧がVZ2
=14Vのものが選ばれているとすれば、電源電圧vb
bが正常なとき、前記(2)式の関係から)−IVcM
O850の入力電圧は論理量値電圧vth以下となって
、その出力電圧は、電′m電圧vbbとほぼ等しいHレ
ベルとなる。このためl−I V n M OS 40
はオン状態となって、LVCMOS30の低電位側が接
地GNDに通じ、LVCMOS30は動作可能状態に設
定される。
1.:設定され、また、そのゲート駆動回路における第
2のツェナダイオード59は、そのツェナ電圧がVZ2
=14Vのものが選ばれているとすれば、電源電圧vb
bが正常なとき、前記(2)式の関係から)−IVcM
O850の入力電圧は論理量値電圧vth以下となって
、その出力電圧は、電′m電圧vbbとほぼ等しいHレ
ベルとなる。このためl−I V n M OS 40
はオン状態となって、LVCMOS30の低電位側が接
地GNDに通じ、LVCMOS30は動作可能状態に設
定される。
このようにして、通常動作時には、LVCMOS30に
より■DMO810が制御すtL、VDM0810がハ
イサイドスイッチとして動作して負荷56が駆動される
。
より■DMO810が制御すtL、VDM0810がハ
イサイドスイッチとして動作して負荷56が駆動される
。
そして、自動車用の場合、例えばロードダンプサージ等
の時には、電源電圧が60V程度まで上昇する。このと
きには、前記(2)式の関係からHVCMOS50の入
力電圧が、その論理閾値電圧■thを越えてその出力電
圧がLレベルとなり、HVnMO840がオフに転じる
。したがってLVCMOS30には過電圧が加わること
がなくなり、過電圧による破壊から保護される。
の時には、電源電圧が60V程度まで上昇する。このと
きには、前記(2)式の関係からHVCMOS50の入
力電圧が、その論理閾値電圧■thを越えてその出力電
圧がLレベルとなり、HVnMO840がオフに転じる
。したがってLVCMOS30には過電圧が加わること
がなくなり、過電圧による破壊から保護される。
前記のように、HVCMOS50の論理閾値電圧vth
が6Vで、第2のツェナダイオード59のツェナ電圧■
z2が14Vに設定されているとすると、HVCMOS
50の出力がLレベルとなる電源電圧vbbの値は、前
記(2)式から、vbb≧20Vである。
が6Vで、第2のツェナダイオード59のツェナ電圧■
z2が14Vに設定されているとすると、HVCMOS
50の出力がLレベルとなる電源電圧vbbの値は、前
記(2)式から、vbb≧20Vである。
したがって、上記の電圧設定例で云えばLVCMOS3
0の電源端子には通常動作時には5■の電圧が印加され
、最大印加電圧は20Vに抑えられる。このため、LV
CMOS30を構成しているLVnMO8の耐圧は5■
以上あればよく、LVpMO8の耐圧は、20V以上あ
ればよいことになる。
0の電源端子には通常動作時には5■の電圧が印加され
、最大印加電圧は20Vに抑えられる。このため、LV
CMOS30を構成しているLVnMO8の耐圧は5■
以上あればよく、LVpMO8の耐圧は、20V以上あ
ればよいことになる。
このことから、ロードダンプサージ等の異常時には電源
電圧に過電圧が発生するような用途にJゴいても、LV
CMOS30の耐圧は必要以上に高く設定する必要がな
くなる。そして、この実施例では、I−I V n M
OS 40及びHVCMOS50の各1個が必要とさ
れるが、パワーICのチップ上でその面積の大部分を占
めるのはLVCMOS30の集積部分であるので、この
LVCMOS30を構成するLVpMO8及びLVnM
O8の素子面積を小さくすることができることから、高
集積化が可能となってチップサイズの縮小化が図られる
。そしてさらに、この実施例の半導体装置は、自己分離
法を採用しているので、特別な製造プロセスの追加、変
更等は一切必要ではなく、標準的なIC!FJ造工程で
製造できることとも相まってコスト低減が図られる。
電圧に過電圧が発生するような用途にJゴいても、LV
CMOS30の耐圧は必要以上に高く設定する必要がな
くなる。そして、この実施例では、I−I V n M
OS 40及びHVCMOS50の各1個が必要とさ
れるが、パワーICのチップ上でその面積の大部分を占
めるのはLVCMOS30の集積部分であるので、この
LVCMOS30を構成するLVpMO8及びLVnM
O8の素子面積を小さくすることができることから、高
集積化が可能となってチップサイズの縮小化が図られる
。そしてさらに、この実施例の半導体装置は、自己分離
法を採用しているので、特別な製造プロセスの追加、変
更等は一切必要ではなく、標準的なIC!FJ造工程で
製造できることとも相まってコスト低減が図られる。
[発明の効果]
以上説明したように、この発明によれば、0MO8より
も高Iff構造f7)MOS F E TヲCMOSの
低電位側に直接接続し、このMOSFETを0MO8の
電源電圧に関連したゲート電圧で駆動して電源電圧が所
定値以下のときはオン状態とし、所定値を越えたときに
はオフに転じるようにしたので、電源電圧に高圧サージ
等が入って過電圧が生じたときには、MOSFETがオ
フとなって0MO8が過電圧から保護される。したがっ
て0MO8は格別高耐圧構造とする必要がなく、その構
成素子の面積を小さくすることができて高集積化が可能
となり、チップサイズが小さくなって低コスト化を図る
ことができるという利点がある。
も高Iff構造f7)MOS F E TヲCMOSの
低電位側に直接接続し、このMOSFETを0MO8の
電源電圧に関連したゲート電圧で駆動して電源電圧が所
定値以下のときはオン状態とし、所定値を越えたときに
はオフに転じるようにしたので、電源電圧に高圧サージ
等が入って過電圧が生じたときには、MOSFETがオ
フとなって0MO8が過電圧から保護される。したがっ
て0MO8は格別高耐圧構造とする必要がなく、その構
成素子の面積を小さくすることができて高集積化が可能
となり、チップサイズが小さくなって低コスト化を図る
ことができるという利点がある。
第1図はこの発明に係る半導体装置の実施例を示す縦断
面図、第2図は同上実施例による負荷駆動回路を示す回
路図、第3図は従来の半導体装置の縦断面図、第4図は
同上従来例のブロック図、第5図は同上従来例による負
荷駆動回路を示す回路図である。 1:n+基板、 2:n+基板とともにエピタキシャル半導体基板を形成
するn形エピタキシャル層、 10:縦形MOSFET。
面図、第2図は同上実施例による負荷駆動回路を示す回
路図、第3図は従来の半導体装置の縦断面図、第4図は
同上従来例のブロック図、第5図は同上従来例による負
荷駆動回路を示す回路図である。 1:n+基板、 2:n+基板とともにエピタキシャル半導体基板を形成
するn形エピタキシャル層、 10:縦形MOSFET。
Claims (1)
- 縦形MOSFETと該縦形MOSFETの周辺回路等
を構成するCMOSとを同一の半導体基板上に集積した
半導体装置において、前記CMOSよりも高耐圧構造と
されるとともに当該CMOSの電源電圧に関連したゲー
ト電圧で駆動され該電源電圧が所定値以下のときオン状
態となり該電源電圧が所定値を越えたときにオフに転じ
るMOSFETを前記半導体基板上に形成し、該MOS
FETを前記CMOSの低電位側に直列接続したことを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62305954A JPH01147855A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62305954A JPH01147855A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01147855A true JPH01147855A (ja) | 1989-06-09 |
Family
ID=17951293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62305954A Pending JPH01147855A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01147855A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04117661U (ja) * | 1991-03-30 | 1992-10-21 | 能美防災株式会社 | 消火栓装置 |
JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
-
1987
- 1987-12-04 JP JP62305954A patent/JPH01147855A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04117661U (ja) * | 1991-03-30 | 1992-10-21 | 能美防災株式会社 | 消火栓装置 |
JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
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