JP4998934B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP4998934B2 JP4998934B2 JP2006095285A JP2006095285A JP4998934B2 JP 4998934 B2 JP4998934 B2 JP 4998934B2 JP 2006095285 A JP2006095285 A JP 2006095285A JP 2006095285 A JP2006095285 A JP 2006095285A JP 4998934 B2 JP4998934 B2 JP 4998934B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- film
- region
- transistor
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 60
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000007667 floating Methods 0.000 claims description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 54
- 229920005591 polysilicon Polymers 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 34
- 238000009792 diffusion process Methods 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 28
- 239000012535 impurity Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
図1は、本実施の形態に係る不揮発性メモリの構造を示す断面図である。図1には、不揮発性メモリセルとして用いられるメモリセルトランジスタMCと、リファレンストランジスタRTが示されている。リファレンストランジスタRTは、メモリセルトランジスタMCに記憶されたデータのセンスに用いられる基準電流Irefを生成するためのトランジスタである。
次に、本実施の形態に係る不揮発性メモリの動作例を説明する。図2は、プログラム動作を概念的に示している。プログラムは、チャネルホットエレクトロン(CHE:Channel Hot Electron)方式で行われる。この時、拡散層60bがソースとなり、拡散層60aがドレインとなる。例えば、制御ゲート50(CG)には+1.8Vの電圧が印加され、ソース60bには約0.25Vの電圧が印加され、ドレイン60aには+9.5Vの電圧が印加される。ソース60bから放出された電子は、チャネル領域の強電界により加速され、チャネルホットエレクトロンとなる。特に、ドレイン60aと浮遊ゲート20とのカップリングによって浮遊ゲート20の電位も高くなっており、制御ゲート50と浮遊ゲート20との間の狭いギャップには強電界が発生する。その強電界により生成された高エネルギーのチャネルホットエレクトロンが、ゲート絶縁膜2を通して浮遊ゲート20(FG)に注入される。そのような注入は、ソースサイドインジェクション(SSI: Source Side Injection)と呼ばれている。SSIによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。浮遊ゲート20に電子が注入されることにより、メモリセルトランジスタMCの閾値電圧が上昇する。
3−1.メモリセルトランジスタ
図6A〜図6Oを参照して、本実施の形態に係るメモリセルトランジスタMCの製造工程の一例を説明する。まず、基板1としてシリコン基板が提供され、その基板1中にPウエル1aが形成される。そして、図6Aに示されるように、基板1(Pウエル1a)上に、ゲート絶縁膜2が成膜される。続いて、ゲート絶縁膜2上に、第1ゲートポリシリコン膜3が形成される。後に示されるように、第1ゲートポリシリコン膜3は、浮遊ゲート20となる。
図7A〜図7Cを参照して、リファレンストランジスタRTの製造工程の第1の実施形態を説明する。例えば、第1領域R1に上述のメモリセルトランジスタMCが形成された後、第2領域R2にリファレンストランジスタRTが形成される。
リファレンストランジスタRTは、上述のメモリセルトランジスタMCの製造工程の一部を利用して形成することもできる。つまり、メモリセルトランジスタMCの形成と同時に、リファレンストランジスタRTをも形成することが可能である。図8A〜図8Dを参照して、リファレンストランジスタRTの製造工程の第2の実施形態を説明する。
第2の実施の形態において、更に、論理回路で用いられるロジックトランジスタLTが製造されてもよい。そのロジックトランジスタLTは、上述のリファレンストランジスタRTと全く同一の工程により、同時に形成されてもよい。その場合、製造されるリファレンストランジスタRT及びロジックトランジスタLTは、ほぼ同じ特性を有するようになる。また、ロジックトランジスタLTに対してリファレンストランジスタよりも高い加工精度が要求される場合、ロジックトランジスタLTは、リファレンストランジスタRTと独立して製造されてもよい。その場合のプロセスの一例を以下に説明する。
1a、101a、201a ウエル
2 ゲート絶縁膜
3 第1ゲートポリシリコン膜
4 窒化膜
5 レジストマスク
6 第1酸化膜
7 第1スペーサ
8 第2酸化膜
9 第2スペーサ
10 コンタクト
20 浮遊ゲート
20a チップ部
30 トンネル酸化膜
40 第2ゲートポリシリコン膜
50 制御ゲート
60,160,260 拡散層(ソース/ドレイン)
71 レジストマスク
72 マスク
130,230 ゲート絶縁膜
140,240 ゲートポリシリコン膜
141,142,241,242 レジストマスク
150,250 ゲート電極
MC メモリセルトランジスタ
RT リファレンストランジスタ
LT ロジックトランジスタ
SA センスアンプ
Claims (7)
- (A)第1領域と第2領域と第3領域を有する基板の前記第1領域に第1絶縁膜を介して浮遊ゲートを形成する工程と、
(B)前記浮遊ゲートを形成した後、前記浮遊ゲートと前記基板を覆うように第2絶縁膜を形成する工程と、
(C)前記第2絶縁膜上に第1ポリシリコン膜を形成する工程と、
(D)前記第1ポリシリコン膜を形成した後、前記基板の前記第3領域の前記第1ポリシリコン膜と前記第2絶縁膜を除去する工程と、
(E)前記第1ポリシリコン膜と前記第2絶縁膜を除去した後、前記第1ポリシリコン膜と前記第3領域の前記基板を覆うように第3絶縁膜を形成する工程と、
(F)前記第3絶縁膜を形成した後、前記第3絶縁膜を覆うように第2ポリシリコン膜を形成する工程と、
(G)前記第2ポリシリコン膜を形成した後、前記第1領域と前記第2領域の前記第2ポリシリコン膜と前記第3絶縁膜と前記第1ポリシリコン膜をエッチングし、前記第1領域においては、前記第2絶縁膜を介して前記浮遊ゲートに対向する位置に前記第1ポリシリコン膜からなる制御ゲートを自己整合的に形成し、前記第2領域においては、前記基板上に前記第2絶縁膜を介して、前記第2ポリシリコン膜と前記第3絶縁膜と前記第1ポリシリコン膜からなる第1ゲート電極を形成する工程と、
(H)前記制御ゲートと前記第1ゲート電極を形成した後、前記第3領域に形成された第2ポリシリコン膜をエッチングし、前記基板上に前記第3絶縁膜を介して、前記第2ポリシリコン膜からなる第2ゲート電極を形成する工程と、
(I)前記第1ゲート電極に対して、前記第2ポリシリコン膜と前記第3絶縁膜とを貫通するようにコンタクト領域を形成する工程と、
を有する半導体装置の製造方法。 - 前記第1ゲート電極を形成した後、前記第1領域と前記第2領域に同時にイオン注入を行い前記基板に拡散層を形成する工程
を更に有する請求項1に記載の半導体装置の製造方法。 - 前記第2絶縁膜は酸化膜である
請求項1又は2に記載の半導体装置の製造方法。 - 前記第1ゲート電極は、センスアンプに接続されるリファレンストランジスタのゲートとして形成される
請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。 - 前記第2絶縁膜は、前記第1ゲート電極のゲート絶縁膜となるように形成される
請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。 - 前記第3絶縁膜は前記第2ゲート電極のゲート絶縁膜となるように形成される
請求項1乃至5のいずれか一項に記載の半導体装置の製造方法。 - 前記(A)工程は、
(a1)前記基板上に前記第1絶縁膜を介して第4ポリシリコン膜を形成する工程と、
(a2)前記第4ポリシリコン膜上に窒化膜を形成する工程と、
(a3)前記窒化膜の一部と前記第4ポリシリコン膜の一部を、エッチングにより除去する工程と、
(a4)工程(a3)の後、前記基板上に第1酸化膜を堆積する工程と、
(a5)前記第1酸化膜をエッチバックすることにより、前記第4ポリシリコン膜を露出させ、前記第4ポリシリコン膜の一部上に第1スペーサを自己整合的に形成する工程と、
(a6)前記第1スペーサを残した状態で、前記第1スペーサで挟まれた前記第4ポリシリコン膜をエッチングする工程と、
(a7)工程(a6)の後、第2酸化膜を堆積する工程と、
(a8)前記第2酸化膜をエッチバックすることにより、前記第1領域中の前記第4ポリシリコン膜に隣接する第2スペーサを自己整合的に形成する工程と、
(a9)工程(a8)の後、前記窒化膜を除去する工程と、
(a10)工程(a9)の後、前記第1スペーサを残した状態で、前記第4ポリシリコン膜をエッチングすることにより、前記浮遊ゲートを自己整合的に形成する工程と
を含む
請求項1乃至6のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006095285A JP4998934B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体記憶装置の製造方法 |
US11/504,689 US7928491B2 (en) | 2006-03-30 | 2006-08-16 | Semiconductor memory device having reference transistor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006095285A JP4998934B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007273593A JP2007273593A (ja) | 2007-10-18 |
JP4998934B2 true JP4998934B2 (ja) | 2012-08-15 |
Family
ID=38557526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006095285A Active JP4998934B2 (ja) | 2006-03-30 | 2006-03-30 | 半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7928491B2 (ja) |
JP (1) | JP4998934B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011040626A (ja) | 2009-08-13 | 2011-02-24 | Renesas Electronics Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
US9837322B2 (en) * | 2013-05-28 | 2017-12-05 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and method of forming |
US9136393B2 (en) * | 2013-11-15 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | HK embodied flash memory and methods of forming the same |
US9876086B2 (en) * | 2013-12-13 | 2018-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile memory device with floating gate having a tip corner |
CN111508843B (zh) * | 2019-01-31 | 2023-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
CN112185970B (zh) * | 2019-07-02 | 2024-05-28 | 硅存储技术公司 | 形成***栅存储器单元的方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5721702A (en) * | 1995-08-01 | 1998-02-24 | Micron Quantum Devices, Inc. | Reference voltage generator using flash memory cells |
JPH0992734A (ja) | 1995-09-25 | 1997-04-04 | Rohm Co Ltd | スプリットゲート型半導体装置の製造方法 |
FR2753829B1 (fr) * | 1996-09-24 | 1998-11-13 | Circuit de lecture pour memoire non volatile fonctionnant avec une basse tension d'alimentation | |
JP3920415B2 (ja) * | 1997-03-31 | 2007-05-30 | 三洋電機株式会社 | 不揮発性半導体メモリ装置 |
JPH1168070A (ja) * | 1997-08-26 | 1999-03-09 | Sanyo Electric Co Ltd | 半導体集積回路及びその製造方法 |
JP3344313B2 (ja) * | 1998-03-25 | 2002-11-11 | 日本電気株式会社 | 不揮発性半導体メモリ装置 |
KR100270958B1 (ko) * | 1998-07-10 | 2000-11-01 | 윤종용 | 비휘발성 반도체 소자 및 그 제조방법 |
US6282145B1 (en) * | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
US6180456B1 (en) * | 1999-02-17 | 2001-01-30 | International Business Machines Corporation | Triple polysilicon embedded NVRAM cell and method thereof |
US6407946B2 (en) * | 1999-12-08 | 2002-06-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device |
JP2001229686A (ja) * | 1999-12-08 | 2001-08-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
JP2002184190A (ja) * | 2000-12-11 | 2002-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR100397176B1 (ko) * | 2001-07-26 | 2003-09-06 | 삼성전자주식회사 | 불휘발성 메모리 장치의 평탄화 방법 |
JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
TW594944B (en) * | 2003-06-05 | 2004-06-21 | Taiwan Semiconductor Mfg | Method of forming an embedded flash memory device |
KR100505714B1 (ko) * | 2003-11-26 | 2005-08-03 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법 |
KR100604875B1 (ko) * | 2004-06-29 | 2006-07-31 | 삼성전자주식회사 | 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법 |
-
2006
- 2006-03-30 JP JP2006095285A patent/JP4998934B2/ja active Active
- 2006-08-16 US US11/504,689 patent/US7928491B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007273593A (ja) | 2007-10-18 |
US7928491B2 (en) | 2011-04-19 |
US20070228444A1 (en) | 2007-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3055426B2 (ja) | 分離トランジスタを有するeepromセルとその製造・動作方法 | |
US7518912B2 (en) | Multi-level non-volatile memory | |
US7199424B2 (en) | Scalable flash EEPROM memory cell with notched floating gate and graded source region | |
JP4282248B2 (ja) | 半導体記憶装置 | |
JP5306115B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US9691866B2 (en) | Memory cell having a vertical selection gate formed in an FDSOI substrate | |
US7382654B2 (en) | Trapping storage flash memory cell structure with inversion source and drain regions | |
JP5781733B2 (ja) | 不揮発性メモリセル及びその製造方法 | |
US7675787B2 (en) | Two-bits per cell not-and-gate (NAND) nitride trap memory | |
US6639836B1 (en) | Method for reading flash memory with silicon-oxide/nitride/oxide-silicon (SONOS) structure | |
JPH09321156A (ja) | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ | |
JP4998934B2 (ja) | 半導体記憶装置の製造方法 | |
US20100163965A1 (en) | Flash memory device and manufacturing method of the same | |
JP2009105090A (ja) | 不揮発性半導体メモリ及びデータプログラム/消去方法 | |
US20090086548A1 (en) | Flash memory | |
US7728378B2 (en) | Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device | |
JP2005236139A (ja) | 不揮発性半導体記憶装置およびその駆動方法並びに不揮発性半導体記憶装置の製造方法 | |
US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
US7875926B2 (en) | Non-volatile memory cell | |
TW200534361A (en) | A split-gate p-channel flash memory cell with programming by band-to-band hot electron method | |
JP2004006549A (ja) | 不揮発性半導体記憶装置における情報の消去方法 | |
JP2005286185A (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
KR101079872B1 (ko) | 이이피롬 셀 및 그 제조 방법 | |
TW447124B (en) | Split-gate flash memory unit | |
JP2007242067A (ja) | 不揮発性半導体メモリデバイスおよびその電荷注入方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120203 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120329 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120509 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120509 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4998934 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150525 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |