JP4731262B2 - 不揮発性半導体記憶装置および、不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
図1から図15を用いて、本実施の形態1に係る不揮発性半導体記憶装置100について説明する。図1は、本実施の形態1に係る不揮発性半導体記憶装置100の平面図である。この図1に示されるように、半導体基板1の主表面上には、複数のアシストゲートAGが互いに間隔を隔てて一方向に向けて延在しており、また、複数のコントロールゲートCGがアシストゲートAGと交差する方向に互いに間隔を隔てて延在している。さらに、アシストゲートAG間に位置する半導体基板1の主表面上であって、コントロールゲートCG下に位置する領域には、フローティングゲートFGが形成されている。このため、半導体基板1の主表面上には、複数のメモリセルMCが形成されている。そして、アシストゲートAGが延在する方向に隣接する方向に隣接するフローティングゲートFG間に位置する半導体基板1の主表面上には、エアギャップGAが形成されている。
図16から図32を用いて、本実施の形態2に係る半導体装置200について説明する。図16は、本実施の形態2に係る半導体装置200の平面図である。この図16に示されるように、半導体装置200は、半導体基板1と、この半導体基板1の主表面上に形成された配線L1と、この配線L1に沿って延在する配線L2とを備えている。
Claims (7)
- 半導体基板と、
前記半導体基板の主表面上に、第1絶縁膜を介して形成された第1フローティングゲートと、
前記半導体基板の主表面上に、第2絶縁膜を介して形成された第2フローティングゲートと、
前記第1フローティングゲート上に、第3絶縁膜を介して形成され、前記半導体基板の主表面と平行な方向の幅が前記第1フローティングゲートより広い第1幅広部を有する第1コントロールゲートと、
前記第2フローティングゲート上に、第4絶縁膜を介して形成され、前記半導体基板の主表面と平行な方向の幅が前記第2フローティングゲートより広い第2幅広部を有する第2コントロールゲートと、
前記第1コントロールゲートと、前記第2コントロールゲートとを覆うように形成された層間絶縁膜と、
前記層間絶縁膜において、少なくとも、前記第1フローティングゲートと前記第2フローティングゲートとの間に位置する部分に形成された空隙部と、
を備えた不揮発性半導体記憶装置。 - 前記空隙部は、前記層間絶縁膜のうち、前記第1幅広部を覆う部分と、前記層間絶縁膜のうち、前記第2幅広部を覆う部分との接触部より下方に形成された、請求項1に記載の不揮発性半導体記憶装置。
- 前記第3絶縁膜の前記半導体基板の主表面と平行な方向の幅は、前記第1フローティングゲートの前記半導体基板の主表面と平行な方向の幅よりも広く形成され、
前記第4絶縁膜の前記半導体基板の主表面と平行な方向の幅は、前記第2フローティングゲートの前記半導体基板の主表面と平行な方向の幅よりも広く形成され、
前記第1コントロールゲートは、前記第1フローティングゲートの前記半導体基板の主表面と平行な方向の幅より広く形成された第1導電膜と、該第1導電膜の上面上に形成され、該第1導電膜の前記半導体基板の主表面と平行な方向の幅より狭く形成された第2導電膜とを有し、
前記第2コントロールゲートは、前記第2フローティングゲートの前記半導体基板の主表面と平行な方向の幅より広く形成された第3導電膜と、該第3導電膜の上面上に形成され、該第3導電膜の前記半導体基板の主表面と平行な方向の幅より狭く形成された第4導電膜とを有し、
前記第1幅広部は、前記第1導電膜とされ、
前記第2幅広部は、前記第3導電膜とされた、請求項1または請求項2に記載の不揮発性半導体記憶装置。 - 前記第1導電膜と前記第2導電膜とが接触し、
前記第3導電膜と前記第4導電膜とが接触し、
前記第1導電膜のイオン化傾向は、前記第2導電膜のイオン化傾向より低く、
前記第3導電膜のイオン化傾向は、前記第4導電膜のイオン化傾向より低い、請求項3に記載の不揮発性半導体記憶装置。 - 半導体基板の主表面上に、第1絶縁膜を介して第1フローティングゲートを形成し、前記半導体基板の主表面上に、第2絶縁膜を介して第2フローティングゲートを形成する工程と、
前記第1フローティングゲートの上面上に、第3絶縁膜を介して第1コントロールゲートを形成すると共に、前記第2フローティングゲートの上面上に、第4絶縁膜を介して第2コントロールゲートを形成する工程と、
前記第1フローティングゲートと、前記第1コントロールゲートの一部とを前記半導体基板の主表面と平行な方向に膜減りさせて、前記膜減りした第1フローティングゲートの前記半導体基板の主表面と平行な方向の幅よりも前記幅が広い第1幅広部を前記第1コントロールゲートに形成すると共に、
前記第2フローティングゲートと、前記第2コントロールゲートの一部とを前記半導体基板の主表面と平行な方向に膜減りさせて、前記膜減りした第2フローティングゲートの前記半導体基板の主表面と平行な方向の幅よりも前記幅が広い第2幅広部を前記第2コントロールゲートに形成する工程と、
前記第1コントロールゲートと、前記第2コントロールゲートとを覆う層間絶縁膜を形成し、該層間絶縁膜のうち、前記第1幅広部を覆う部分と、前記第2幅広部を覆う部分とを接触させて、前記第1フローティグゲートと前記第2フローティングゲートとの間に空隙部を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。 - 前記膜減りさせる工程は、
前記第1フローティングゲートの側面のうち、前記第1コントロールゲートと直交する方向にならぶ側面を膜減りさせると共に、前記第2フローティングゲートの側面のうち、前記第2コントロールゲートと直交する方向にならぶ側面を膜減りさせる工程を含む、請求項5に記載の不揮発性半導体記憶装置の製造方法。 - 前記第1コントロールゲートを形成する工程は、
第3絶縁膜の上面上に第1導電膜を形成する工程と、
前記第1導電膜の上面上に、前記第1導電膜よりイオン化傾向の大きい第2導電膜を形成する工程とを含み、
前記第2コントロールゲートを形成する工程は、
前記第3絶縁膜の上面上に第3導電膜を形成する工程と、
前記第3導電膜の上面上に、前記第3導電膜よりイオン化傾向の大きい第4導電膜を形
成する工程とを含み、
前記膜減りさせる工程は、前記第1フローティングゲート、前記第2フローティングゲート、前記第1コントロールゲートおよび、前記第2コントロールゲートとの間で酸化還元反応可能な処理液を用いて、前記第2フローティングゲート、前記第1コントロールゲートおよび、前記第2コントロールゲートを膜減りさせる工程を含む、請求項5または請求項6に記載の不揮発性半導体記憶装置の製造方法。
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